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WO2017043480A1 - 半導体パッケージ - Google Patents

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Publication number
WO2017043480A1
WO2017043480A1 PCT/JP2016/076166 JP2016076166W WO2017043480A1 WO 2017043480 A1 WO2017043480 A1 WO 2017043480A1 JP 2016076166 W JP2016076166 W JP 2016076166W WO 2017043480 A1 WO2017043480 A1 WO 2017043480A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor chip
substrate
semiconductor
film substrate
wiring
Prior art date
Application number
PCT/JP2016/076166
Other languages
English (en)
French (fr)
Inventor
楠本　馨一
Original Assignee
株式会社ソシオネクスト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社ソシオネクスト filed Critical 株式会社ソシオネクスト
Publication of WO2017043480A1 publication Critical patent/WO2017043480A1/ja

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    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Definitions

  • the present invention relates to a semiconductor package.
  • Patent Document 1 discloses a semiconductor package that can relieve external stress and can be mounted on a mounting board (motherboard) having a curved mounting surface.
  • an interposer 30 made of a flexible resin film provided with wiring and bent with a support block 20 sandwiched is formed on an element forming surface 10b which is the lower surface of the semiconductor chip 10. Electrically connected.
  • the surface of the interposer 30 opposite to the semiconductor chip 10 is electrically connected to the mounting substrate 50 with a plurality of solder balls 40 interposed therebetween.
  • the element formation surface 10b of the semiconductor chip 10 faces the substrate 50 and is flip-chip mounted.
  • the arrangement area of the plurality of solder balls 40 in the interposer 30 is substantially equal to the area where the element formation surface 10b of the semiconductor chip 10 faces.
  • the interval between the bent portions of the interposer 30, that is, the thickness of the support block 20 is smaller than the thickness of the semiconductor chip 10. Further, the support block 20 is disposed along the inside of a portion where the interposer 30 is bent, and this portion is limited to the edge portions of the two opposing sides of the semiconductor chip 10.
  • the semiconductor chip on the interposer made of a flexible resin film is pressed, and the semiconductor chip is broken by the pressure at the time of pressing.
  • the wiring formed on the interposer made of a bent film is easy to cut.
  • the flexible resin film which comprises an interposer also has the problem that it is difficult to maintain a bending shape by a restoring force depending on the composition.
  • the height of the upper surface of the semiconductor chip becomes higher than the surface of the mounting substrate due to the interposer formed of the bent film with the support block interposed.
  • An object of the present invention is to obtain a semiconductor package in which the wiring in the film substrate) does not break, the bent shape of the interposer can be maintained, and the height from the mounting substrate is suppressed.
  • the present invention covers a semiconductor substrate and a package substrate on a main surface of a package substrate or lead frame on which a semiconductor chip with an element formation surface facing up is mounted by a film substrate having wiring. And it is set as the structure electrically connected mutually.
  • a package substrate a first semiconductor chip held on a main surface of the package substrate and having an element formation surface on the opposite side to the package substrate, and a first semiconductor
  • a film substrate that covers the chip and is held on the element forming surface of the first semiconductor chip and the upper surface of the package substrate is provided.
  • a first connection portion is provided on the element forming surface of the first semiconductor chip, and a second connection portion is provided on the upper surface of the package substrate.
  • the film substrate has wiring provided on the side facing the first semiconductor chip, and the first connection portion of the first semiconductor chip is electrically connected to the wiring of the film substrate.
  • the film substrate and the wiring are extended to the outside of the first semiconductor chip, and the wiring is electrically connected to the second connection portion of the package substrate.
  • a lead frame a first semiconductor chip that is held on a main surface of the lead frame and has an element forming surface on the opposite side to the lead frame, and covers the first semiconductor chip and the first semiconductor chip.
  • a film substrate held on the element formation surface of the first semiconductor chip and the upper surface of the lead frame.
  • a first connection portion is provided on the element forming surface of the first semiconductor chip, and a second connection portion is provided on the upper surface of the lead frame.
  • the film substrate has wiring provided on the side facing the first semiconductor chip, and the first connection portion of the first semiconductor chip is electrically connected to the wiring of the film substrate.
  • the film substrate and the wiring are extended to the outside of the first semiconductor chip, and the wiring is electrically connected to the second connection portion of the lead frame.
  • the semiconductor package of the present invention even if the number of signal lines from the semiconductor chip increases, the configuration of the substrate does not become complicated, the semiconductor chip does not break at the time of manufacture, and alignment is easy. In addition, it is possible to obtain a semiconductor package in which the wiring in the interposer (film substrate) does not break, the bent shape of the interposer can be maintained, and the height from the mounting substrate is suppressed.
  • FIG. 1 is a plan view showing a semiconductor package according to the first embodiment of the present disclosure.
  • FIG. 2 is a sectional view taken along line II-II in FIG.
  • FIG. 3 is a bottom view and a partially enlarged view showing the semiconductor package according to the first embodiment of the present disclosure.
  • FIG. 4 is a plan view showing the semiconductor package manufacturing method according to the first embodiment, and shows a chip connection region and a partially enlarged view of the semiconductor chip in a wafer state.
  • FIG. 5 is a cross-sectional view taken along line VV of the partially enlarged view of FIG.
  • FIG. 6 is a plan view showing a film substrate and a partial enlarged view thereof, which is a method for manufacturing a semiconductor package according to the first embodiment.
  • FIG. 1 is a plan view showing a semiconductor package according to the first embodiment of the present disclosure.
  • FIG. 2 is a sectional view taken along line II-II in FIG.
  • FIG. 3 is a bottom view and a partially enlarged view showing
  • FIG. 7 is a partial cross-sectional view taken along line VII-VII in FIG.
  • FIG. 8 is a plan view showing a package substrate in a board state and a partially enlarged view thereof, which is a method for manufacturing a semiconductor package according to the first embodiment.
  • FIG. 9 is an enlarged plan view showing a substrate connecting portion in the package substrate of FIG.
  • FIG. 10A to FIG. 10D are cross-sectional views in order of steps showing the method of manufacturing the semiconductor package according to the first embodiment.
  • FIG. 11 is a partial cross-sectional view showing a connection portion between a film substrate and a semiconductor chip, which is a method for manufacturing a semiconductor package according to the first embodiment.
  • FIG. 12 is a partial cross-sectional view showing the connection portion between the film substrate and the package substrate in the semiconductor package manufacturing method according to the first embodiment.
  • FIG. 13 is a plan view showing a one-step package substrate in a semiconductor package according to a third modification of the manufacturing method of the first embodiment.
  • FIG. 14A to FIG. 14C are cross-sectional views in order of steps showing the main part of the semiconductor package manufacturing method according to the third modification of the manufacturing method of the first embodiment.
  • FIG. 15A and FIG. 15B are cross-sectional views in order of steps showing the main part of the semiconductor package manufacturing method according to the fourth modification of the manufacturing method of the first embodiment.
  • FIG. 16C are cross-sectional views in order of steps showing the main part of the semiconductor package manufacturing method according to the fifth modification of the manufacturing method of the first embodiment.
  • FIG. 17 is a plan view showing a first modification of the film substrate constituting the semiconductor package according to the first embodiment.
  • FIG. 18 is a plan view showing a second modification of the film substrate constituting the semiconductor package according to the first embodiment.
  • FIG. 19 is a plan view showing a third modification of the film substrate constituting the semiconductor package according to the first embodiment.
  • FIG. 20 is a plan view showing a fourth modification of the film substrate constituting the semiconductor package according to the first embodiment.
  • FIG. 21 is a cross-sectional view illustrating a semiconductor package according to the second embodiment of the present disclosure.
  • FIG. 22 is a plan view showing a film substrate constituting a semiconductor package according to the second embodiment, a first semiconductor chip and a second semiconductor chip, and an enlarged view of an inter-chip connection region of each semiconductor chip.
  • 23 is a partial cross-sectional view taken along line XXIII-XXIII in the enlarged view of FIG.
  • FIG. 24A to FIG. 24C are cross-sectional views in order of steps showing the main part of the method of manufacturing a semiconductor package according to the second embodiment.
  • FIG. 25 is a plan view showing a semiconductor package according to the third embodiment of the present disclosure. 26 is a cross-sectional view taken along line XXVI-XXVI in FIG. FIG.
  • FIG. 27 is a plan view showing a lead frame in a board (aggregate) state and a partially enlarged view thereof, which is a semiconductor package manufacturing method according to the third embodiment.
  • FIG. 28A to FIG. 28C are cross-sectional views in order of steps showing the main part of the method of manufacturing a semiconductor package according to the third embodiment.
  • FIG. 29A and FIG. 29B are cross-sectional views in order of steps showing the main part of the semiconductor package manufacturing method according to the third embodiment.
  • FIG. 30 is a cross-sectional view showing a semiconductor package according to the fourth embodiment of the present disclosure.
  • FIG. 31A to FIG. 31C are cross-sectional views in order of steps showing the main part of the method of manufacturing a semiconductor package according to the fourth embodiment.
  • FIG. 1 shows a planar configuration of the semiconductor package according to the first embodiment
  • FIG. 2 shows a cross-sectional configuration taken along line II-II in FIG. 1
  • FIG. 3 shows a bottom configuration of the semiconductor package.
  • a semiconductor package 90 includes a package substrate 100 configured as a wiring substrate having a plurality of wiring layers therein, and a silver plate on the main surface of the package substrate 100.
  • the semiconductor chip 200 is fixed or bonded by an adhesive such as resin and has an element formation surface 200a on the opposite side of the package substrate 100, and covers the semiconductor chip 200 and straddles the element formation surface 200a and the upper surface of the package substrate 100.
  • the film substrate 300 is fixed or bonded.
  • the package substrate 100 has, for example, a plurality of laminated insulating resin layers, and a plurality of wirings 110 selectively disposed along the plurality of insulating resin layers.
  • a known resin material can be used.
  • an epoxy (glass epoxy) resin or a bismaleidotriazine monomer (BT) resin can be used.
  • a chip connection part 200b as a first connection part is provided on the element formation surface 200a of the semiconductor chip 200.
  • a plurality of wirings 110 are selectively formed, and a substrate connection portion 100a as a second connection portion is provided.
  • a plurality of wirings 110 are also selectively formed on the bottom surface of the package substrate 100, and the wirings 110 of different layers are connected to each other by vias or vias 111.
  • the film substrate 300 is provided with a wiring layer 320 on the side facing the element formation surface 200 a of the semiconductor chip 200 and the main surface of the package substrate 100.
  • the chip connection part 200b of the semiconductor chip 200 can be easily electrically connected to the wiring layer 320 of the film substrate 300.
  • the film substrate 300 and the wiring layer 320 are extended to the outside of the semiconductor chip 200, and the electrical connection between the substrate connecting portion 100a of the package substrate 100 and the wiring layer 320 is facilitated.
  • the wiring layer 320 is provided on the side of the film substrate 300 facing the element formation surface 200a of the semiconductor chip 200, but the wiring layer 320 is provided on both the front and back surfaces of the film substrate 300. It is possible to provide it. However, in this case, it is necessary to provide vias penetrating the front and back surfaces of the film substrate 300 in the chip connection part 200b and the substrate connection part 100a so as to establish conduction with the wiring layer on the upper surface.
  • each solder ball 120 is electrically connected to a wiring 110 connected to a via 111 provided on the package substrate 100.
  • the film substrate 300 includes a film body 310 having flexibility or rigid flexibility, the above-described wiring layer 320, and an anisotropic conductive film (ACF) 330. Is done.
  • the film main body 310 has a thickness of 15 ⁇ m to 120 ⁇ m, preferably about 30 ⁇ m, and can use thermosetting polyimide, thermoplastic polyimide, polyamide, polyester, or the like as a main composition. Details of the wiring layer 320 will be described later.
  • the anisotropic conductive film 330 is formed by mixing conductive particles such as metal in an insulating thermoplastic resin material, and is conductive only in a region where pressure is partially applied in the film thickness direction, that is, selectively applied. It is a film that produces Here, although the thickness of the anisotropic conductive film 330 is not specifically limited, For example, it can be 20 micrometers.
  • the film substrate 300 including the wiring layer 320 is provided on the main surface of the package substrate 100 so as to spread outside the periphery of the semiconductor chip 200.
  • the wiring layer 320 of the film substrate 300 has a minimum wiring pitch in the substrate connection part 100a of the package substrate 100, and the chip connection part of the semiconductor chip 200. It can be made larger than the minimum wiring pitch in the region facing 200b.
  • the minimum arrangement pitch of the solder balls is set on the semiconductor chip. It is difficult to make it larger than the minimum wiring pitch. As a result, although it is necessary to increase the number of wiring layers provided in the interposer, it is not easy to form a multilayer wiring structure in a film-like interposer.
  • the semiconductor package 90 according to the present embodiment can increase the minimum wiring pitch in the substrate connection portion 100a, the number of wiring layers of the package substrate 100 can be reduced. As a result, the package substrate 100 can be easily manufactured, and the manufacturing cost of the semiconductor package 90 can be suppressed.
  • the wiring layer 320 of the film substrate 300 is provided only on the side facing the element forming surface 200 a of the semiconductor chip 200 and the side facing the main surface of the package substrate 100. That is, the wiring layer 320 of the film substrate 300 is formed only on the surface facing the semiconductor chip 200 and the package substrate 100. Thereby, the formation of the wiring layer 320 is facilitated, that is, the production of the film substrate 300 is facilitated.
  • the thickness of the semiconductor chip 200 including the silver pod mounted on the package substrate 100 is the height from the main surface of the package substrate 100.
  • the semiconductor chip 200 with the element formation surface 200a facing upward is generally smaller in thickness than a semiconductor chip to be flip-chip mounted.
  • the amount of bending of the film substrate 300 on the package substrate 100 can be made extremely small.
  • it does not wrap completely as in Patent Document 1.
  • damage due to bending of the wiring layer 320 of the film substrate 300, that is, cutting, can be prevented, and the bending process itself of the film substrate 300 is facilitated.
  • the semiconductor chip 200 is mounted on the package substrate 100.
  • the semiconductor package 90 according to the present embodiment can suppress the height from the bottom surface of the package substrate 100 to the top surface of the film substrate 300, it can suppress interference with other components during mounting on the mounting substrate. Can be made compact.
  • the semiconductor chip 200 is mounted upward with respect to the main surface of the package substrate 100. Therefore, the alignment of the semiconductor chip 200 on the main surface of the package substrate 100 can be easily and highly accurately performed using the alignment mark on the element formation surface of the semiconductor chip 200.
  • the semiconductor chip 200 is a semiconductor chip including a logic system circuit, for example.
  • the semiconductor chip 200 is not limited to a logic chip.
  • a plurality of chip connection part regions 210 are provided at the periphery of each semiconductor chip region 200 ⁇ / b> B in a semiconductor wafer 200 ⁇ / b> A partitioned into a plurality of semiconductor chip regions 200 ⁇ / b> B.
  • FIG. 5 which is a partial enlarged view of the chip connection portion area 210 of FIG. 4 and a cross-sectional view taken along the line VV of the partial enlarged view, A protective (passivation) film 211 made of (Si 2 N 3 ) is formed.
  • regions corresponding to the external electrodes (not shown) of the semiconductor chip region 200B in the protective film 211 are etched by lithography and etching methods to expose a plurality of external electrodes.
  • electrode pads 212 made of aluminum (Al) are formed by, eg, sputtering, and the mask film is removed.
  • solder bumps 213 are formed on the electrode pads 212 by, for example, a transfer method.
  • copper (Cu) pillars 213 may be used. In the case of the copper pillar, it can be formed with a finer pitch than the solder bump.
  • the Cu pillar 213 is formed by, for example, forming a new resist mask that exposes the central portion of each electrode pad 212 and forming columnar copper plating by electroplating. Subsequently, solder bumps are formed on the upper surface of the copper plating, and the resist mask is removed. Thereafter, a predetermined reflow process is performed to form the Cu pillar 213.
  • FIG. 6 and FIG. 7 which is a cross-sectional view taken along the line VII-VII of FIG. 6, a film substrate 300 is produced.
  • a copper foil is bonded on one surface of the film body 310.
  • a plurality of wirings (wiring patterns) 320a and a plurality of connection terminals 320b are formed from the bonded copper foil by a known subtractive method.
  • the plurality of connection terminals 320 b are electrically connected to the chip connection part 200 b of the semiconductor chip 200 or the substrate connection part 100 a of the package substrate 100.
  • a protective film 325 made of an insulating resin or the like for protecting the wiring 320a is formed on the film main body 310, and is again formed into a roll shape. Then, the anisotropic conductive film 330 is bonded so that the protective film 325 and each connection terminal 320b may be covered. Subsequently, the film main body 310 on which the wiring 320a, the connection terminal 320b, the protective film 325, and the anisotropic conductive film 330 are formed is cut into a plurality of film substrates 300 to be separated into pieces.
  • a chip covering region 300 ⁇ / b> A that is a region covering the semiconductor chip 200 is provided on the individual film substrate 300.
  • Each wiring 320a and each connection terminal 320b overlaps a chip connection region 300B that overlaps the chip coating region 300A, a substrate narrow pitch connection portion 300C1 that overlaps a narrow pitch portion in the package substrate 100, and a wide pitch portion in the package substrate 100. It is included in any one of the board wide pitch connection portions 300C2.
  • the wiring pitch of the substrate wide pitch connection portion 300C2 that is separated from the chip connection region 300B, that is, disposed at the peripheral edge of the film substrate 300 is the chip connection region 300B. Is larger than the wiring pitch of the substrate narrow pitch connection portion 300C1 adjacent to the substrate.
  • the wiring 320a in the film substrate 300 can be wired so as to expand toward the outside, and the overhanging length of the film substrate 300 can be shortened, so that the manufacturing cost of the film substrate 300 can be suppressed.
  • the substrate wide pitch connection portion 300C2 is not necessarily provided, and may be configured by only the substrate narrow pitch connection portion 300C1. In this case, the extending distance to the outside of the film substrate 300 is longer than that in the case where the substrate wide pitch connection portion 300C2 is provided.
  • FIG. 8 and FIG. 9 which is a partially enlarged plan view of FIG. 8, a package substrate 100 is manufactured.
  • a package substrate board 100A including a plurality of package substrate 100 formation regions arranged in a matrix is prepared.
  • a substrate board for producing a ball grid array (BGA) or the like can be used.
  • BGA ball grid array
  • one package substrate 100 is provided with a chip mounting region 100B for mounting the semiconductor chip 200 at the center thereof, and the film substrate 300 is mounted so as to cover the chip mounting region 100B.
  • a film substrate mounting area 100C to be mounted is provided.
  • a plurality of substrate connection portions 100 a that extend linearly over the main surface of the film substrate mounting region 100 ⁇ / b> C and the package substrate 100 are provided outside the peripheral portion of the chip mounting region 100 ⁇ / b> B.
  • FIG. 9 shows an enlarged view of one of the plurality of substrate connecting portions 100a.
  • one substrate connection portion 100 a arranged so as to extend outward from the chip mounting region 100 ⁇ / b> B of the package substrate 100 includes a wiring 110 connected to each of the plurality of through holes 111, and a wiring 110 of each wiring 110.
  • the substrate connection portion 100 a is composed of an electrode pad 112 made of Al and solder bumps or Cu pillars 113 formed on the electrode pad 112. However, there may be a case where the substrate connecting portion 100a does not include the electrode pad 112.
  • Each solder bump or Cu pillar 113 is electrically connected to each corresponding connection terminal 320b shown in FIG. Therefore, the arrangement pitch of the substrate connection portions 100a is larger in the region connected to the substrate wide pitch connection portion 300C2 than in the region connected to the substrate narrow pitch connection portion 300C1 of the film substrate 300.
  • the semiconductor chip 200 is provided on the element formation surface on the main surface of the package substrate board 100A on which the wiring (not shown) and the substrate connection portion 100a are formed. Secure using the alignment mark. At this time, a silver candy or a resin-based adhesive can be used as the adhesive 201.
  • the main surface of the package substrate board 100A is covered with the protective film 125 except for the substrate connection portion 100a.
  • the separated film substrate 300 is placed by being aligned with the semiconductor chip 200 and the package substrate board 100A.
  • the film substrate 300 and the semiconductor chip 200, and the film substrate 300 and the package are used by using the heating / pressurizing head 400 to which the special elastic body head 410 having thermal conductivity is attached.
  • the substrate board 100A is held together and heated and pressurized. Thereby, the wiring layer (connection terminal) 320 of the film substrate 300 and the connection terminal of the semiconductor chip 200, and the wiring layer 320 of the film substrate 300 and the substrate connection portion 100a of the package substrate board 100A are joined.
  • a plurality of solder balls 120 are formed on the back surface of the package substrate board 100A. Thereafter, the package substrate board 100A is singulated to obtain a desired semiconductor package 90.
  • FIG. 11 shows a cross-sectional configuration of electrical connection between the film substrate 300 and the semiconductor chip 200.
  • the connection terminal 320 b formed on the film substrate 300 is electrically connected to the chip connection part 200 b exposed from the protective film 211 formed on the element formation surface 200 a of the semiconductor chip 200. More specifically, solder bumps or gold (Au) bumps or Cu pillars 213 constituting the chip connection part 200b selectively compress the anisotropic conductive film 330 constituting the film substrate 300 in the film thickness direction. Accordingly, the connection terminal 320b of the film substrate 300 is electrically connected.
  • FIG. 12 shows a cross-sectional configuration of electrical connection between the film substrate 300 and the package substrate 100.
  • the connection terminal 320 b formed on the film substrate 300 is electrically connected to the substrate connection part 100 a exposed from the protective film 125 formed on the main surface of the package substrate 100.
  • the solder bumps or Au bumps or Cu pillars 113 constituting the substrate connection part 100a selectively compress the anisotropic conductive film 330 constituting the film substrate 300 in the film thickness direction, thereby It is electrically connected to the connection terminal 320b of the film substrate 300.
  • the film substrate 300 including the anisotropic conductive film 330 is formed in advance into a shape connected to the semiconductor chip 200 and the package substrate 100 using an upper mold and a lower mold. Also good. In this way, it is possible to prevent the displacement of the bonding position when the film substrate 300 is bonded to the package substrate 100, so that the defect rate in the bonding process can be reduced.
  • solder bumps, Au bumps or Cu pillars 113 instead of forming solder bumps, Au bumps or Cu pillars 113 on the element formation surface 200a of the semiconductor chip 200 and the main surface of the package substrate 100, a wiring layer constituting the film substrate 300 Solder bumps, Au bumps, or Cu pillars 113 may be formed on 320. In this way, solder bumps, Au bumps, or Cu pillars 113 can be collectively formed on the wiring layer 320 of the film substrate 300, and the manufacturing process can be simplified.
  • any of solder bumps, Au bumps, and Cu pillars 113 is provided on the element formation surface 200a of the semiconductor chip 200 and the main surface of the package substrate 100. Not provided. Furthermore, the anisotropic conductive film 330 constituting the film substrate 300 is used only on the element forming surface 200a of the semiconductor chip 200 and the region covering the substrate connecting portion 100a in the package substrate 100.
  • the anisotropic conductive film 330 is bonded to the area on the chip which is the element formation surface 200a of the semiconductor chip 200.
  • solder bumps, Au bumps, or Cu pillars 113 are formed on the wiring layers 320 constituting the film substrate 300 in regions corresponding to the chip connection portion 200b and the substrate connection portion 100a, respectively.
  • the wiring 110 is formed on the main surface of the package substrate board 100A, while none of the solder bumps, Au bumps, and Cu pillars 113 are formed. Thereafter, for example, the anisotropic conductive film 330 separated into four pieces is bonded to the region on the substrate which is the substrate connecting portion 100a connected to the film substrate 300 on the main surface of the package substrate board 100A.
  • the semiconductor chip 200 is aligned and fixed to the chip mounting region on the main surface of the package substrate board 100A.
  • the individualized film substrate 300 is placed by being aligned with the semiconductor chip 200 and the package substrate board 100A.
  • the film substrate 300 and the semiconductor chip 200, and the film substrate 300 and the package substrate board 100A are bundled using the heating and pressurizing head having the special elastic body head described above. Hold and heat and pressurize. Thereby, the wiring layer 320 of the film substrate 300, the connection terminal of the semiconductor chip 200, and the substrate connection part 100a of the package substrate board 100A are bonded to each other. Subsequently, a plurality of solder balls 120 are formed on the back surface of the package substrate board 100A, and then the package substrate board 100A is singulated to obtain a desired semiconductor package 90.
  • the anisotropic conductive film 330 is divided into the chip connection portion of the semiconductor chip 200 and the substrate connection portion of the package substrate 100. The amount used can be reduced.
  • the semiconductor chip 200 may be bonded to the film substrate 300, and then the film substrate 300 bonded to the semiconductor chip 200 may be bonded to the package substrate 100.
  • the film substrate 300 and the semiconductor chip 200 are bonded using a support base 420 and a heating / pressurizing head 401 whose surfaces facing each other are flat. Can do.
  • the elastic film 202 is provided on the back surface of the semiconductor chip 200 supported by the support base 420, the occurrence rate of chip cracking can be suppressed.
  • the film substrate 300 and the package substrate 100 are joined using a heating / pressurizing head 401 having a planar shape that presses only the substrate connection portion 100 a in the package substrate 100. be able to.
  • the bonding between the film substrate 300 and the semiconductor chip 200 and the bonding between the film substrate 300 and the package substrate 100 are performed in separate steps, whereby the mutual alignment can be performed in each step.
  • the accuracy of the alignment can be relaxed, the defect rate at the time of assembly can be reduced.
  • solder bump or a solder film melted and attached instead of the solder bump for bonding the film substrate 300 and the semiconductor chip 200 and bonding the film substrate 300 and the package substrate 100 is used. It may be used. If it does in this way, since it can form cheaper than Cu pillar, manufacturing cost can be reduced.
  • a solder bump or a solder film is formed on the element forming surface of the semiconductor chip 200 by a transfer method or the like.
  • the film substrate 300 and the semiconductor chip 200 are joined using the support table 420 and the heating and pressing head 401 described above.
  • the anisotropic conductive film 330 is not used, the solder bump formed on the semiconductor chip 200 is sealed with the resin material 203. Thereafter, the film substrate 300 to which the semiconductor chip 200 is bonded is placed in alignment with the package substrate 100.
  • the film substrate 300 is bonded to the package substrate board 100A using the heating and pressing head 401 described above.
  • solder bumps 113 and the electrode pads 112 formed on the package substrate board 100A may be sealed with a resin material 203. Thereafter, solder balls are formed on the back surface of the package substrate board 100A and separated into individual pieces.
  • FIG. 17 shows a planar shape according to a first modification of the film substrate 300.
  • the film substrate 300 according to this modification is provided with notches 300a that reach the four corners of the chip covering region 300A of the semiconductor chip. In this way, the difference between the height of the semiconductor chip connecting portion 200a in the film substrate 300 and the height of the substrate connecting portion 100a of the package substrate 100 in the film substrate 300 causes the film substrate 300 to be bonded to the package substrate 100. Twist can be prevented.
  • the notch 300a is provided in all four corners of the chip covering region 300A. However, if at least one notch 300a is provided, an effect can be obtained.
  • the notch 300a does not necessarily reach the corner of the chip covering region 300A.
  • FIG. 18 shows a planar shape according to a second modification of the film substrate 300.
  • the film substrate 300 according to the present modified example is a notch that is notched with a narrower width than the first modified example from its four corners toward each corner of the chip covering region 300A.
  • a portion 300a is provided.
  • the film substrate 300 can form wirings in directions other than the direction perpendicular to the boundary line of the chip covering region 300A. For this reason, the pitch of the wiring from the chip connection portion of the semiconductor chip 200 to the substrate connection portion of the package substrate 100 can be increased.
  • the notch 300a does not necessarily reach the corner of the chip covering region 300A.
  • FIG. 19 shows a planar shape according to a third modification of the film substrate 300.
  • a narrow notched portion that reaches from each side of the film substrate 300 to the opposite side of the chip covering region 300A.
  • a portion 300b is provided. In this way, even when the element formation surface, which is the upper surface of the semiconductor chip 200, and the main surface of the package substrate 100 are not parallel, twisting during bonding of the film substrate 300 to the package substrate 100 is prevented. be able to.
  • notches 300a and 300b do not necessarily need to reach the chip covering region 300A.
  • FIG. 20 shows a planar shape according to a fourth modification of the film substrate 300.
  • the cutout portions 300a and 300b are the same as in the third modified example, but the film substrate 300 is provided with two chip covering regions 300A. That is, a semiconductor package in which two semiconductor chips 200 are mounted side by side on the main surface of the package substrate 100 is assumed.
  • the wiring provided on the film substrate 300 has a wiring pitch smaller than that of the package substrate 100, the number of wirings that can be connected between the two semiconductor chips 200 can be easily increased. Thereby, a coplanar waveguide can be provided, and a signal including a high frequency can be easily transmitted.
  • FIG. 21 shows a cross-sectional configuration of a semiconductor package according to the second embodiment
  • FIG. 22 shows a connection portion between two stacked semiconductor chips, an enlarged plan view thereof, and a plan configuration of an opening portion of a film substrate passing therethrough
  • FIG. 23 shows a cross-sectional configuration along the line XXIII-XXIII in FIG.
  • the same components as those in the first embodiment are denoted by the same reference numerals.
  • the semiconductor package 91 according to the second embodiment is formed by interposing a film substrate 300 on a semiconductor chip 200 (hereinafter referred to as the first semiconductor chip 200 in the present embodiment). 2 A configuration in which a semiconductor chip 250 is mounted is adopted. The second semiconductor chip 250 is bonded to the film substrate 300 with an adhesive 201 such as a thermosetting resin.
  • the second semiconductor chip 250 is assumed to be a memory chip.
  • the first semiconductor chip 200 is not limited to a logic chip
  • the second semiconductor chip 250 is not limited to a memory chip.
  • an inter-chip connection region 210a is formed at the center of the element formation surface 200a of the first semiconductor chip 200 and the center of the element formation surface 250a of the second semiconductor chip 250 according to the present embodiment. Is provided.
  • the film substrate 300 is provided with an opening 300c that exposes the inter-chip connection region 210a.
  • the second semiconductor chip 250 is a chip-on-chip that is flip-chip mounted on the first semiconductor chip 200.
  • each inter-chip connecting portion 200c includes, for example, an electrode pad 212 made of Al, a Cu pillar 213 formed thereon, and a solder bump 214 formed on the top surface of the Cu pillar 213. It consists of.
  • each inter-chip connection unit 200 c corresponds to a third connection unit in the first semiconductor chip 200.
  • the same effects as those of the first embodiment can be obtained, and even if the second semiconductor chip 250 is stacked on the first semiconductor chip 200, the heat dissipation of the first semiconductor chip 200 is achieved. Can be secured by the wiring layer 320 of the film substrate 300.
  • the inter-chip connection part 200c with the second semiconductor chip 250 is formed for the first semiconductor chip 200.
  • the chip connection part 200b and the inter-chip connection are formed.
  • the part 200c includes a Cu pillar 213 and a solder bump 214 shown in FIG.
  • the inter-chip connection portion 200 c including the Cu pillar 213 and the solder bump 214 is formed also for the inter-chip connection region 210 a in the second semiconductor chip 250.
  • an opening 300c corresponding to the inter-chip connection region 210a is provided at the center of the chip mounting region 300A in the film substrate 300.
  • the first semiconductor chip 200 and the film substrate 300 are bonded onto the package substrate 100.
  • the second semiconductor chip 250 is positioned and placed on the film substrate 300, and the second semiconductor chip 250 is heated and pressed by the heating and pressing head 401.
  • the second semiconductor chip 250 is bonded to the first semiconductor chip 200.
  • an adhesive 201 made of a resin or the like is injected between the second semiconductor chip 250 and the film substrate 300 and bonded to each other.
  • a plurality of solder balls 120 are formed on the back surface of the package substrate board 100A, and then the package substrate board 100A is singulated to obtain a desired semiconductor package 91.
  • FIG. 25 illustrates a planar configuration of the semiconductor package according to the third embodiment
  • FIG. 26 illustrates a cross-sectional configuration taken along line XXVI-XXVI in FIG.
  • the same components as those in the first embodiment are denoted by the same reference numerals.
  • the semiconductor package 92 uses a lead frame 500 shown in FIG. 27 as a package substrate.
  • the lead frame 500 for example, QFP (Quad Flat Package), TQFP (Thin Quad Flat Package), QFN (Quad Flat Non-Leaded Package), or the like can be used.
  • the semiconductor chip 200 is fixed by an adhesive material 201 such as silver candy.
  • the configuration of the chip connection part 200b in the semiconductor chip 200 is the same as that of the first embodiment.
  • solder bumps, Au bumps, or Cu pillars 513 are provided in the lead connection portions 500a that are electrical connection portions with the film substrate 300 in the respective leads 500c.
  • a holding frame 550 made of a planar rectangular resin material is bonded to the periphery of the film substrate 300 in each lead 500 c so as to surround the film substrate 300.
  • the holding frame 550 is used for holding the individual leads 500c when the lead frame 500 is singulated, and when the outer end of each lead 500c is cut off, and the outer end is used as the external connection portion 500b.
  • the same effects as those of the first embodiment can be obtained, and a low-cost lead frame 550 such as QFP can be used as a package substrate. Therefore, the manufacturing cost of the semiconductor package 92 can be reduced. Can be reduced.
  • the semiconductor chip mounted on the lead frame 550 is sealed with ceramic or sealing resin, but in this embodiment, since it is covered with the thin film substrate 300, it has excellent heat dissipation characteristics, In addition, noise mixed in the electric signal is also reduced.
  • the plate-like metal member including the lead 500c with the periphery cut off and the die pad 500B is also referred to as a lead frame for convenience.
  • two or more semiconductor chips 200 may be mounted on one die pad 500B.
  • a lead frame aggregate 500A is prepared in which a plurality of lead frames 500 in a state before the QFP lead frame 500 is singulated are included in a matrix.
  • each lead frame 500 has a die pad 500B, which is a chip mounting area, at the center, and a plurality of lead frames 500 arranged radially extending from the periphery of the die pad 500B to the outside.
  • a lead 500c is shown in FIG. 27, for example, a lead frame aggregate 500A is prepared in which a plurality of lead frames 500 in a state before the QFP lead frame 500 is singulated are included in a matrix.
  • each lead frame 500 has a die pad 500B, which is a chip mounting area, at the center, and a plurality of lead frames 500 arranged radially extending from the periphery of the die pad 500B to the outside.
  • a lead 500c is a lead frame aggregate 500A in which a plurality of lead frames 500 in a state before the QFP lead frame 500 is singulated are included
  • the lead frame 500 is provided with a film substrate mounting area 500C for mounting the film substrate 300 so as to cover the die pad 500B.
  • the film substrate mounting area 500C is disposed inside a dam bar 500d provided in the vicinity of the outer end of each lead 500c. Note that the dam bar 500d is provided for holding the leads in the lead frame state between adjacent ones, and usually for preventing the sealing resin from flowing out when the sealing resin is injected.
  • solder bumps, Au bumps, or Cu pillars 513 are formed on the periphery of the film substrate mounting area 500C on each lead 500c.
  • a solder film melted and attached instead of the solder bump may be used. In this case, since it can be formed at a lower cost than any of the solder bump, Au bump, and Cu pillar 513, the manufacturing cost can be reduced.
  • the semiconductor chip 200 is fixed on the lead frame aggregate 500A with an adhesive 201 such as a silver candy using an alignment mark provided on the element formation surface 200a. To do.
  • the separated film substrate 300 is placed by being aligned with the semiconductor chip 200 and the lead frame assembly 500A.
  • the film substrate 300 and the semiconductor chip 200, and the film substrate 300 and the leads are read using the heating / pressurizing head 400 to which the special elastic body head 410 having thermal conductivity is attached.
  • the frame aggregate 500A is held together and heated and pressurized. Thereby, the wiring layer 320 of the film substrate 300 and the connection terminal of the semiconductor chip 200, and the wiring layer 320 of the film substrate 300 and the lead connection portion 500a of the lead frame assembly 500A are joined.
  • the peripheral portion of the lead frame 500 is cut off to separate each lead 500c, and then the outside of each lead 500c is bent downward. As a result, a desired individual semiconductor package 92 can be obtained from the lead frame assembly 500A.
  • FIG. 30 illustrates a cross-sectional configuration of the semiconductor package according to the fourth embodiment.
  • the same components as those in the first to third embodiments are denoted by the same reference numerals.
  • the semiconductor package 93 uses a lead frame 500 such as QFP shown in FIG. 27 as a package substrate, as in the third embodiment.
  • a lead frame 500 such as QFP shown in FIG. 27 as a package substrate
  • Cu pillars 213 exposed from the opening 300c provided in the film substrate 300 are disposed, as in the second embodiment.
  • a connected second semiconductor chip 250 is mounted.
  • the second semiconductor chip 250 is bonded to the film substrate 300 with an adhesive 201 such as a thermosetting resin.
  • the first semiconductor chip 200 is assumed to be a logic chip, for example, and the second semiconductor chip 250 is assumed to be a memory chip, for example.
  • the combination of the first semiconductor chip 200 and the second semiconductor chip 250 is not limited to this.
  • the same effects as those of the second embodiment and the third embodiment can be obtained. Since the thin film substrate 300 is interposed, a chip-on-chip structure can be easily performed.
  • an interchip connection portion with the second semiconductor chip 250 is formed for the first semiconductor chip 200.
  • the chip connection portion and the interchip connection portion are:
  • the structure includes the Cu pillar 213 and the solder bump 214 shown in FIG.
  • an inter-chip connection portion including the Cu pillar 213 and the solder bump 214 is also formed in the inter-chip connection region in the second semiconductor chip 250.
  • an opening corresponding to the inter-chip connection region is provided at the center of the chip mounting region 300A in the film substrate 300.
  • the first semiconductor chip 200 and the film substrate 300 are bonded onto the lead frame 500.
  • the second semiconductor chip 250 is positioned and placed on the film substrate 300, and the second semiconductor chip 250 is heated and pressed by the heating and pressing head 401.
  • the second semiconductor chip 250 is bonded to the first semiconductor chip 200.
  • an adhesive 201 made of resin or the like is injected between the second semiconductor chip 250 and the film substrate 300 to adhere to each other.
  • the periphery of the lead frame 500 is cut off to separate each lead 500c, and then the outside of each lead 500c is bent downward. As a result, a desired individual semiconductor package 93 can be obtained from the lead frame assembly 500A.
  • the semiconductor package according to the present invention is useful as a semiconductor package having a package substrate with high resistance to external stress and a simple structure.

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Abstract

半導体パッケージは、パッケージ基板の上に保持され、該パッケージ基板と反対側に素子形成面を有する半導体チップと、該半導体チップを覆うと共にその素子形成面及びパッケージ基板の上面に保持されたフィルム基板とを備えている。半導体チップの素子形成面には、チップ接続部が設けられ、パッケージ基板の上面には基板接続部が設けられており、フィルム基板は半導体チップと対向する側に設けられた配線を有する。半導体チップのチップ接続部は、フィルム基板の配線と電気的に接続され、フィルム基板及び配線は半導体チップの外側に延伸され、配線は基板接続部と電気的に接続されている。

Description

半導体パッケージ
　本発明は、半導体パッケージに関する。
　外部からの応力を緩和でき、さらには実装面が曲面状の実装基板（マザーボード）にも実装が可能な半導体パッケージが、例えば特許文献１に記載されている。
　特許文献１の図８に示すように、半導体チップ１０の下面である素子形成面１０ｂには、配線が設けられた可撓性樹脂フィルムからなり、支持ブロック２０を挟んで屈曲されたインターポーザ３０が電気的に接続されている。インターポーザ３０における半導体チップ１０と反対側の面は、複数の半田ボール４０を介在させて実装用の基板５０と電気的に接続されている。
　半導体チップ１０の素子形成面１０ｂは、上述したように、基板５０と対向しており、フリップチップ実装されている。インターポーザ３０における複数の半田ボール４０の配置領域は、半導体チップ１０の素子形成面１０ｂの対向する領域とほぼ同等である。インターポーザ３０の屈曲された部分の間隔、すなわち支持ブロック２０の厚さは、半導体チップ１０の厚さよりも小さい。また、支持ブロック２０は、インターポーザ３０を屈曲する部位の内側に沿って配置されており、この部位は半導体チップ１０の対向する２辺の縁部に限られる。
国際公開第２００７／０５８１３４号(図８)
　しかしながら、前記従来の可撓性を有する半導体パッケージは、第１に、半導体チップから引き出される信号線の数が増えると半田ボールの配置ピッチが小さくなる。このため、基板の配線ピッチも同様に小さくなるので、基板の構成及び製造が複雑となるという問題がある。
　第２に、半導体パッケージを基板上に実装する際に、可撓性樹脂フィルムからなるインターポーザ上の半導体チップを押下することとなり、この押下時の圧力によって半導体チップが割れてしまうという問題がある。
　第３に、半導体チップの素子形成面が下面となるため、該半導体チップをインターポーザと接続する工程での位置合わせが困難であるという問題もある。
　第４に、屈曲したフィルムからなるインターポーザに形成された配線が切断しやすい。さらには、インターポーザを構成する可撓性樹脂フィルムは、その組成によっては復元力により屈曲形状を維持しにくいという問題もある。また、支持ブロックを介在させた屈曲したフィルムからなるインターポーザによって、半導体チップの上面の高さが実装基板の表面から高くなってしまう。
　本発明は、かかる点に鑑み、半導体チップからの信号線の数が増えても基板の構成が複雑にならず、且つ、製造時に半導体チップが割れることなく、しかも位置合わせが容易で、インターポーザ（フィルム基板）内の配線に断線が生じず、該インターポーザの屈曲形状の維持が可能で、且つ、実装基板からの高さが抑制された半導体パッケージを得られるようにすることを目的とする。
　なお、上記の複数の目的は、少なくとも１つが達成されれば良い。
　上記の課題を解決するため、本発明は、素子形成面を上にした半導体チップを主面に搭載したパッケージ基板又はリードフレームの主面を、配線を有するフィルム基板によって半導体チップ及びパッケージ基板を覆うと共に、互いに電気的に接続する構成とする。
　具体的には、本発明の第１の態様は、パッケージ基板と、パッケージ基板の主面上に保持され、パッケージ基板に対して反対側に素子形成面を有する第１半導体チップと、第１半導体チップを覆うと共に該第１半導体チップの素子形成面及びパッケージ基板の上面に保持されたフィルム基板とを備えている。第１半導体チップの素子形成面には、第１接続部が設けられ、パッケージ基板の上面には、第２接続部が設けられている。フィルム基板は、第１半導体チップと対向する側に設けられた配線を有し、第１半導体チップの第１接続部は、フィルム基板の配線と電気的に接続されている。フィルム基板及び配線は、第１半導体チップの外側に延伸され、配線はパッケージ基板の第２接続部と電気的に接続されている。
　本発明の第２の態様は、リードフレームと、リードフレームの主面上に保持され、リードフレームに対して反対側に素子形成面を有する第１半導体チップと、第１半導体チップを覆うと共に該第１半導体チップの素子形成面及びリードフレームの上面に保持されたフィルム基板とを備えている。第１半導体チップの素子形成面には、第１接続部が設けられ、リードフレームの上面には、第２接続部が設けられている。フィルム基板は、第１半導体チップと対向する側に設けられた配線を有し、第１半導体チップの第１接続部は、フィルム基板の配線と電気的に接続されている。フィルム基板及び配線は、第１半導体チップの外側に延伸され、配線はリードフレームの第２接続部と電気的に接続されている。
　本発明に係る半導体パッケージによると、半導体チップからの信号線の数が増えても基板の構成が複雑にならず、且つ、製造時に半導体チップが割れることなく、しかも、位置合わせが容易となる。さらに、インターポーザ（フィルム基板）内の配線に断線が生じず、該インターポーザの屈曲形状の維持が可能で、且つ、実装基板からの高さが抑制された半導体パッケージを得ることができる。
図１は本開示の第１の実施形態に係る半導体パッケージを示す平面図である。 図２は図１のII－II線における断面図である。 図３は本開示の第１の実施形態に係る半導体パッケージを示す底面図及びその部分拡大図である。 図４は第１の実施形態に係る半導体パッケージの製造方法であって、ウエハ状態にある半導体チップにおけるチップ接続領域とその部分拡大図とを示す平面図である。 図５は図４の部分拡大図のＶ－Ｖ線における断面図である。 図６は第１の実施形態に係る半導体パッケージの製造方法であって、フィルム基板とその部分拡大図とを示す平面図である。 図７は図６のVII－VII線における部分的な断面図である。 図８は第１の実施形態に係る半導体パッケージの製造方法であって、ボード状態にあるパッケージ基板とその部分拡大図とを示す平面図である。 図９は図８のパッケージ基板における基板接続部を示す拡大平面図である。 図１０（ａ）～図１０（ｄ）は第１の実施形態に係る半導体パッケージの製造方法を示す工程順の断面図である。 図１１は第１の実施形態に係る半導体パッケージの製造方法であって、フィルム基板と半導体チップとの接続部を示す部分的な断面図である。 図１２は第１の実施形態に係る半導体パッケージの製造方法であって、フィルム基板とパッケージ基板との接続部を示す部分的な断面図である。 図１３は第１の実施形態の製造方法の第３変形例に係る半導体パッケージにおける一工程のパッケージ基板を示す平面図である。 図１４（ａ）～図１４（ｃ）は第１の実施形態の製造方法の第３変形例に係る半導体パッケージの製造方法の要部を示す工程順の断面図である。 図１５（ａ）及び図１５（ｂ）は第１の実施形態の製造方法の第４変形例に係る半導体パッケージの製造方法の要部を示す工程順の断面図である。 図１６（ａ）～図１６（ｃ）は第１の実施形態の製造方法の第５変形例に係る半導体パッケージの製造方法の要部を示す工程順の断面図である。 図１７は第１の実施形態に係る半導体パッケージを構成するフィルム基板の第１変形例を示す平面図である。 図１８は第１の実施形態に係る半導体パッケージを構成するフィルム基板の第２変形例を示す平面図である。 図１９は第１の実施形態に係る半導体パッケージを構成するフィルム基板の第３変形例を示す平面図である。 図２０は第１の実施形態に係る半導体パッケージを構成するフィルム基板の第４変形例を示す平面図である。 図２１は本開示の第２の実施形態に係る半導体パッケージを示す断面図である。 図２２は第２の実施形態に係る半導体パッケージを構成するフィルム基板と、第１半導体チップ及び第２半導体チップと、各半導体チップのチップ間接続領域の拡大図とを示す平面図である。 図２３は図２２の拡大図のXXIII－XXIII線における部分的な断面図である。 図２４（ａ）～図２４（ｃ）は第２の実施形態に係る半導体パッケージの製造方法の要部を示す工程順の断面図である。 図２５は本開示の第３の実施形態に係る半導体パッケージを示す平面図である。 図２６は図２５のXXVI－XXVI線における断面図である。 図２７は第３の実施形態に係る半導体パッケージの製造方法であって、ボード（集合体）状態にあるリードフレームとその部分拡大図とを示す平面図である。 図２８（ａ）～図２８（ｃ）は第３の実施形態に係る半導体パッケージの製造方法の要部を示す工程順の断面図である。 図２９（ａ）及び図２９（ｂ）は第３の実施形態に係る半導体パッケージの製造方法の要部を示す工程順の断面図である。 図３０は本開示の第４の実施形態に係る半導体パッケージを示す断面図である。 図３１（ａ）～図３１（ｃ）は第４の実施形態に係る半導体パッケージの製造方法の要部を示す工程順の断面図である。
　本開示の実施形態を図面に基づいて説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本開示、その適用物又はその用途を制限することを意図しない。
　（第１の実施形態）
　本開示の第１の実施形態に係る半導体パッケージについて図１～図３を参照しながら説明する。図１は第１の実施形態に係る半導体パッケージの平面構成を表し、図２は図１のII－II線における断面構成を表し、図３は該半導体パッケージの底面構成を表している。
　図１及び図２に示すように、本実施形態に係る半導体パッケージ９０は、内部に複数の配線層を有する配線基板として構成されたパッケージ基板１００と、該パッケージ基板１００の主面上に銀鑞又は樹脂等の接着材により固着又は接合され、パッケージ基板１００と反対側に素子形成面２００ａを有する半導体チップ２００と、該半導体チップ２００を覆うと共にその素子形成面２００ａ及びパッケージ基板１００の上面に跨がって固着又は接合されたフィルム基板３００とを有している。
　パッケージ基板１００は、例えば、積層された複数の絶縁性樹脂層と、該複数の絶縁性樹脂層に沿って内部に選択的に配設された複数の配線１１０とを有している。絶縁性樹脂には、公知の樹脂材を用いることができ、例えば、エポキシ（ガラスエポキシ）樹脂又はビスマレイドトリアジンモノマ（ＢＴ）樹脂等を用いることができる。
　半導体チップ２００の素子形成面２００ａには、第１接続部としてのチップ接続部２００ｂが設けられている。パッケージ基板１００の主面上には、複数の配線１１０が選択的に形成され、第２接続部としての基板接続部１００ａが設けられている。また、パッケージ基板１００の底面上にも複数の配線１１０が選択的に形成され、異なる層の配線１１０は、ビア（via）又は貫通孔１１１によって互いに接続されている。
　図２に示すように、フィルム基板３００には、半導体チップ２００の素子形成面２００ａ及びパッケージ基板１００の主面と対向する側に配線層３２０が設けられている。これにより、半導体チップ２００のチップ接続部２００ｂは、フィルム基板３００の配線層３２０との電気的な接続が容易となる。また、フィルム基板３００及び配線層３２０は、半導体チップ２００の外側にまで延伸され、パッケージ基板１００の基板接続部１００ａと配線層３２０との電気的な接続が容易となる。
　なお、本実施形態に係る半導体パッケージ９０は、フィルム基板３００における半導体チップ２００の素子形成面２００ａと対向する側に配線層３２０を設けているが、フィルム基板３００の表裏の両面に配線層３２０を設けることは可能である。但し、この場合、チップ接続部２００ｂ及び基板接続部１００ａには、フィルム基板３００の表裏面を貫通するビアを設けて、上面の配線層との導通を図る必要がある。
　図３に示すように、パッケージ基板１００の底面上には、例えば、複数の半田ボール１２０が行列状に配置されている。図３の部分拡大図に示すように、各半田ボール１２０は、パッケージ基板１００に設けられたビア１１１に接続された配線１１０とそれぞれ電気的に接続されている。
　フィルム基板３００は、詳細には、可撓性又はリジッドフレクシブル（rigid flexible）性を有するフィルム本体３１０と、上述の配線層３２０と、異方性導電フィルム（ＡＣＦ：anisotropic conductive film）３３０とから構成される。フィルム本体３１０は、例えば、厚さが１５μｍ～１２０μｍ、好ましくは３０μｍ程度で、熱硬化性を有するポリイミド、又は熱可塑性を有するポリイミド、ポリアミド若しくはポリエステル等を主な組成として用いることができる。配線層３２０の詳細は後述する。
　異方性導電フィルム３３０は、絶縁性の熱可塑性樹脂材に金属等の導電性粒子が混入されてなり、圧力が膜厚方向に部分的、すなわち選択的に引加された領域にのみ導電性を生じるフィルムである。ここで、異方性導電フィルム３３０の厚さは、特に限定されないが、例えば２０μｍとすることができる。
　以上説明したように、本実施形態に係る半導体パッケージ９０は、パッケージ基板１００の主面上において、配線層３２０を含むフィルム基板３００が半導体チップ２００の周囲の外側に拡がって設けられている。これにより、半導体チップ２００からの信号線の数が増えた場合でも、フィルム基板３００の配線層３２０においては、パッケージ基板１００の基板接続部１００ａにおける最小の配線ピッチを、半導体チップ２００のチップ接続部２００ｂと対向する領域の最小配線ピッチよりも大きくすることができる。
　例えば、前述した引用文献１のように、インターポーザの裏面の半田ボールの配置面積が半導体チップとの対向面積とほぼ同一の構成である場合は、半田ボールの最小の配置ピッチを、半導体チップ上の最小配線ピッチよりも大きくすることは困難である。その結果、インターポーザに設ける配線層の層数を増やす必要が生じるものの、フィルム状のインターポーザでは、多層配線構造とすることも容易ではない。
　一方、本実施形態に係る半導体パッケージ９０は、基板接続部１００ａにおける最小の配線ピッチを大きくすることが可能となるので、パッケージ基板１００の配線層の層数を減らすことができる。その結果、パッケージ基板１００の製造が容易となるので、半導体パッケージ９０の製造コストを抑えることができる。
　また、フィルム基板３００の配線層３２０は、半導体チップ２００の素子形成面２００ａと対向する側、及びパッケージ基板１００の主面と対向する側にのみ設けている。すなわち、フィルム基板３００の配線層３２０は、半導体チップ２００及びパッケージ基板１００と対向する側の面にのみ形成されている。これにより、配線層３２０の形成は容易となり、すなわち、フィルム基板３００の製造も容易となる。
　また、パッケージ基板１００上に搭載された銀鑞を含む半導体チップ２００の厚さが、パッケージ基板１００の主面からの高さとなる。その上、素子形成面２００ａを上に向けた半導体チップ２００は、一般に、フリップチップ実装される半導体チップよりもその厚さが小さい。これにより、フィルム基板３００のパッケージ基板１００上での曲げ量を極めて小さくすることが可能となる。ましてや、特許文献１のように完全に折り返すこともない。その結果、フィルム基板３００の配線層３２０の曲げによる損傷、すなわち切断を防ぐことができ、フィルム基板３００の曲げ工程自体も容易となる。さらに、本実施形態においては、半導体チップ２００がパッケージ基板１００上に搭載されている。このため、フィルム基板３００の復元力による応力又は可撓性による外部からの応力を受け難いので、フィルム基板３００による半導体チップ２００の損傷、すなわち割れを防ぐことができる。また、本実施形態に係る半導体パッケージ９０は、パッケージ基板１００の底面からフィルム基板３００の上面までの高さを抑えることができるので、実装基板への実装時に他の部品等との干渉を抑えることができ、コンパクト化が容易となる。
　また、本実施形態においては、半導体チップ２００をパッケージ基板１００の主面に対して上向きに搭載している。このため、半導体チップ２００の素子形成面における位置合わせマークを用いて、パッケージ基板１００の主面上への半導体チップ２００の位置合わせを容易に且つ高精度に行うことができる。
　（製造方法）
　以下、第１の実施形態に係る半導体パッケージの製造方法について、図４～図１６を参照しながら説明する。
　ここでは、半導体チップ２００は、例えばロジック系回路を含む半導体チップとする。但し、半導体チップ２００はロジック系チップに限られない。図４に示すように、複数の半導体チップ領域２００Ｂに区画された半導体ウエハ２００Ａにおける各半導体チップ領域２００Ｂの周縁部には、複数のチップ接続部領域２１０が設けられている。図４のチップ接続部領域２１０における部分拡大図及び該部分拡大図のＶ－Ｖ線における断面図である図５に示すように、各半導体チップ領域２００Ｂのチップ接続部領域２１０に、例えば窒化シリコン（Ｓｉ２Ｎ３）からなる保護（パッシべーション）膜２１１を成膜する。
　続いて、リソグラフィ法及びエッチング法により、保護膜２１１における半導体チップ領域２００Ｂの外部電極（図示せず）とそれぞれ対応する領域をエッチングして、複数の外部電極を露出する。その後、例えば、保護膜２１１のみがマスクされた状態で、例えばスパッタ法により、アルミニウム（Ａｌ）からなる電極パッド２１２をそれぞれ形成し、マスク膜を除去する。続いて、例えば転写法により、各電極パッド２１２の上に半田バンプ２１３を形成する。ここで、半田バンプ２１３に代えて、銅（Ｃｕ）ピラー２１３を用いてもよい。銅ピラーの場合は、半田バンプと比べて、さらに微細なピッチで形成することが可能となる。Ｃｕピラー２１３の形成は、例えば、各電極パッド２１２の中央部を露出する新たなレジストマスクを形成し、電界めっき法により柱状の銅めっきを形成する。続いて、銅めっきの上面に半田バンプを形成し、レジストマスクを除去する。その後、所定のリフロー処理を行ってＣｕピラー２１３を形成する。
　次に、図６及び該図６のVII－VII線における断面図である図７に示すように、フィルム基板３００を作製する。
　まず、フィルム本体３１０の一の面上に銅箔を貼り合わせる。このとき、ロール状のフィルム本体３１０を用い、銅箔を貼り合わせた後、再度ロール状としてもよい。その後、図６の部分拡大平面図及び図７に示すように、例えば、公知のサブトラクティブ法により、貼り合わせた銅箔から、複数の配線（配線パターン）３２０ａ及び複数の接続端子３２０ｂを形成する。複数の接続端子３２０ｂは、半導体チップ２００のチップ接続部２００ｂ又はパッケージ基板１００の基板接続部１００ａと電気的に接続される。
　続いて、フィルム本体３１０の上に、配線３２０ａを保護する絶縁性樹脂等からなる保護膜３２５を形成し、再度ロール状とする。その後、保護膜３２５及び各接続端子３２０ｂを覆うように、異方性導電フィルム３３０を貼り合わせる。続いて、配線３２０ａ、接続端子３２０ｂ、保護膜３２５及び異方性導電フィルム３３０が形成されたフィルム本体３１０を複数のフィルム基板３００に切断してそれぞれ個片化する。
　図６に示すように、個片化されたフィルム基板３００には、その半導体チップ２００を覆う領域であるチップ被覆領域３００Ａが設けられる。また、各配線３２０ａ及び各接続端子３２０ｂは、チップ被覆領域３００Ａと重なるチップ接続領域３００Ｂと、パッケージ基板１００における狭ピッチ部と重なる基板狭ピッチ接続部３００Ｃ１と、パッケージ基板１００における広ピッチ部と重なる基板広ピッチ接続部３００Ｃ２との、いずれかに含まれる。
　本実施形態においては、各配線３２０ａ及び各接続端子３２０ｂにおいて、チップ接続領域３００Ｂから離れた、すなわちフィルム基板３００の周縁部に配置された基板広ピッチ接続部３００Ｃ２の配線ピッチは、チップ接続領域３００Ｂと隣接する基板狭ピッチ接続部３００Ｃ１の配線ピッチよりも大きい。これにより、フィルム基板３００における配線３２０ａは、外側に向かうに連れて拡がるように配線でき、フィルム基板３００の張り出し長さを短くすることができるので、フィルム基板３００の製造コストを抑えることができる。
　なお、基板広ピッチ接続部３００Ｃ２は、必ずしも設ける必要はなく、基板狭ピッチ接続部３００Ｃ１のみで構成してもよい。この場合には、フィルム基板３００の外側への延伸距離が基板広ピッチ接続部３００Ｃ２を設ける場合よりも長くなる。
　次に、図８及び該図８の部分拡大平面図である図９に示すように、パッケージ基板１００を作製する。
　まず、図８に示すように、行列状に配置された複数のパッケージ基板１００の形成領域を含むパッケージ基板ボード１００Ａを用意する。パッケージ基板ボード１００Ａには、ボールグリッドアレイ（ＢＧＡ）等を作製する基板ボードを用いることができる。その部分拡大平面図に示すように、１つのパッケージ基板１００には、その中央部に半導体チップ２００を搭載するチップ搭載領域１００Ｂが設けられ、該チップ搭載領域１００Ｂを覆うように、フィルム基板３００を搭載するフィルム基板搭載領域１００Ｃが設けられる。また、チップ搭載領域１００Ｂの周縁部から外側には、フィルム基板搭載領域１００Ｃ及びパッケージ基板１００の主面上にわたって直線状に延びる複数の基板接続部１００ａが設けられる。
　図９は複数の基板接続部１００ａのうちの１つを拡大して示している。図９に示すように、パッケージ基板１００のチップ搭載領域１００Ｂから外側に延びるように配置された１つの基板接続部１００ａは、複数の貫通孔１１１とそれぞれ接続された配線１１０と、各配線１１０の端部と接続された基板接続部１００ａとを有している。該基板接続部１００ａは、Ａｌからなる電極パッド１１２と、該電極パッド１１２の上に形成された半田バンプ又はＣｕピラー１１３とから構成される。但し、基板接続部１００ａは、電極パッド１１２を介さない場合もあり得る。各半田バンプ又はＣｕピラー１１３は、図６に示した、それぞれ対応する各接続端子３２０ｂと電気的に接続される。従って、基板接続部１００ａの配置ピッチは、フィルム基板３００の基板狭ピッチ接続部３００Ｃ１と接続される領域よりも、基板広ピッチ接続部３００Ｃ２と接続される領域の方が大きい。
　次に、図１０（ａ）～図１０（ｄ）を参照しながら、上述のように作製された半導体チップ２００、フィルム基板３００及びパッケージ基板１００から、半導体パッケージ９０を組み立てる工程を説明する。
　まず、図１０（ａ）に示すように、配線（図示せず）及び基板接続部１００ａが形成されたパッケージ基板ボード１００Ａの主面上に、半導体チップ２００をその素子形成面上に設けられた位置合わせマークを用いて固着する。このとき、接着材２０１として銀鑞又は樹脂系の接着材を用いることができる。ここで、パッケージ基板ボード１００Ａの主面は、基板接続部１００ａを除いて、保護膜１２５によって覆われている。
　次に、図１０（ｂ）に示すように、個片化したフィルム基板３００を、半導体チップ２００及びパッケージ基板ボード１００Ａに対してそれぞれ位置合わせを行って載置する。
　次に、図１０（ｃ）に示すように、熱伝導性を有する特殊弾性体ヘッド４１０が装着された加熱加圧用ヘッド４００を用いて、フィルム基板３００と半導体チップ２００、及びフィルム基板３００とパッケージ基板ボード１００Ａとを一括して保持し、加熱及び加圧を行う。これにより、フィルム基板３００の配線層（接続端子）３２０と半導体チップ２００の接続端子、及びフィルム基板３００の配線層３２０とパッケージ基板ボード１００Ａの基板接続部１００ａとがそれぞれ接合される。
　次に、図１０（ｄ）に示すように、パッケージ基板ボード１００Ａの裏面に複数の半田ボール１２０を形成する。その後、パッケージ基板ボード１００Ａを個片化して、所望の半導体パッケージ９０を得る。
　図１１にフィルム基板３００と半導体チップ２００との電気的な接続の断面構成を示す。図１１に示すように、フィルム基板３００に形成された接続端子３２０ｂは、半導体チップ２００の素子形成面２００ａ上に形成された保護膜２１１から露出するチップ接続部２００ｂと電気的に接続される。より詳細には、チップ接続部２００ｂを構成する半田バンプ若しくは金（Ａｕ）バンプ又はＣｕピラー２１３が、フィルム基板３００を構成する異方性導電フィルム３３０をその膜厚方向に選択的に圧縮することにより、該フィルム基板３００の接続端子３２０ｂと電気的に接続される。
　図１２にフィルム基板３００とパッケージ基板１００との電気的な接続の断面構成を示す。図１２に示すように、フィルム基板３００に形成された接続端子３２０ｂは、パッケージ基板１００の主面上に形成された保護膜１２５から露出する基板接続部１００ａと電気的に接続される。より詳細には、基板接続部１００ａを構成する半田バンプ若しくはＡｕバンプ又はＣｕピラー１１３が、フィルム基板３００を構成する異方性導電フィルム３３０をその膜厚方向に選択的に圧縮することにより、該フィルム基板３００の接続端子３２０ｂと電気的に接続される。
　以下、製造方法の種々の変形例について適宜図面を交えて説明する。
　（製造方法の第１変形例）
　製造方法の第１変形例として、あらかじめ上部金型及び下部金型を用いて、異方性導電膜３３０を含むフィルム基板３００を、半導体チップ２００及びパッケージ基板１００と接続される形状に成形してもよい。このようにすると、フィルム基板３００をパッケージ基板１００に接合する際の接合位置の位置ずれを防止することができるので、接合工程における不良率を低減することができる。
　（製造方法の第２変形例）
　製造方法の第２変形例として、半導体チップ２００の素子形成面２００ａ上及びパッケージ基板１００の主面上に半田バンプ若しくはＡｕバンプ又はＣｕピラー１１３を形成する代わりに、フィルム基板３００を構成する配線層３２０の上に、半田バンプ若しくはＡｕバンプ又はＣｕピラー１１３を形成してもよい。このようにすると、フィルム基板３００の配線層３２０の上に半田バンプ若しくはＡｕバンプ又はＣｕピラー１１３を一括に形成でき、製造プロセスを簡略化することができる。
　（製造方法の第３変形例）
　製造方法の第３変形例は、第２変形例と同様に、半導体チップ２００の素子形成面２００ａ上及びパッケージ基板１００の主面上には、半田バンプ、Ａｕバンプ及びＣｕピラー１１３のいずれをも設けない。さらに、フィルム基板３００を構成する異方性導電フィルム３３０を、半導体チップ２００の素子形成面２００ａ及びパッケージ基板１００における基板接続部１００ａを覆う領域上にのみ使用する。
　すなわち、まず、半導体チップ２００の素子形成面２００ａであるチップ上領域に異方性導電フィルム３３０を貼り合わせる。
　続いて、フィルム基板３００を構成する配線層３２０の上に、チップ接続部２００ｂ及び基板接続部１００ａとそれぞれ対応する領域に半田バンプ若しくはＡｕバンプ又はＣｕピラー１１３を形成する。
　続いて、図１３に示すように、パッケージ基板ボード１００Ａの主面上に、配線１１０を形成する一方、半田バンプ、Ａｕバンプ及びＣｕピラー１１３のいずれをも形成しない。その後、パッケージ基板ボード１００Ａの主面上におけるフィルム基板３００と接続する基板接続部１００ａである基板上領域に、例えば四片に個片化された異方性導電フィルム３３０を貼り合わせる。
　続いて、図１４（ａ）に示すように、パッケージ基板ボード１００Ａの主面上のチップ搭載領域に半導体チップ２００を位置合わせして固着する。
　続いて、図１４（ｂ）に示すように、個片化したフィルム基板３００を、半導体チップ２００及びパッケージ基板ボード１００Ａに対してそれぞれ位置合わせを行って載置する。
　続いて、図１４（ｃ）に示すように、上述した特殊弾性体ヘッドを有する加熱加圧用ヘッドを用いて、フィルム基板３００と半導体チップ２００、及びフィルム基板３００とパッケージ基板ボード１００Ａとを一括して保持し、加熱及び加圧を行う。これにより、フィルム基板３００の配線層３２０と、半導体チップ２００の接続端子及びパッケージ基板ボード１００Ａの基板接続部１００ａとをそれぞれ接合する。続いて、パッケージ基板ボード１００Ａの裏面に複数の半田ボール１２０を形成し、その後、パッケージ基板ボード１００Ａを個片化して、所望の半導体パッケージ９０を得る。
　このように、第３変形例によると、異方性導電フィルム３３０を、半導体チップ２００のチップ接続部とパッケージ基板１００の基板接続部とに分割して配置するため、異方性導電フィルム３３０の使用量を削減することができる。
　（製造方法の第４変形例）
　製造方法の第４変形例として、フィルム基板３００に半導体チップ２００を接合し、その後、半導体チップ２００を接合したフィルム基板３００をパッケージ基板１００に接合してもよい。
　具体的には、図１５（ａ）に示すように、フィルム基板３００と半導体チップ２００との接合には、互いの対向面が平坦な支持台４２０と加熱加圧用ヘッド４０１とを用いて行うことができる。このとき、支持台４２０に支持される半導体チップ２００の裏面に弾性膜２０２を設けておくと、チップ割れの発生率を抑えることができる。
　また、図１５（ｂ）に示すように、フィルム基板３００とパッケージ基板１００との接合には、パッケージ基板１００における基板接続部１００ａのみを押圧する平面形状を有する加熱加圧用ヘッド４０１を用いて行うことができる。
　このように、フィルム基板３００と半導体チップ２００との接合、及びフィルム基板３００とパッケージ基板１００との接合を別々の工程で行うことにより、それぞれの工程で互いの位置合わせを行うことができる。その結果、当該位置合わせの精度を緩和することができるので、組み立て時の不良率を低減することができる。
　（製造方法の第５変形例）
　製造方法の第５変形例として、フィルム基板３００と半導体チップ２００との接合、及びフィルム基板３００とパッケージ基板１００との接合に、半田バンプ又は該半田バンプに代えて溶融し付着させた半田膜を用いてもよい。このようにすると、Ｃｕピラーよりも安価に形成できるため、製造コストを削減することができる。
　具体的には、まず、半導体チップ２００の素子形成面に、半田バンプ又は半田膜を転写法等により形成する。
　次に、図１６（ａ）に示すように、フィルム基板３００と半導体チップ２００とを、上述した支持台４２０と加熱加圧用ヘッド４０１とを用いて接合する。第５変形例においては、異方性導電フィルム３３０を用いないため、半導体チップ２００に形成された半田バンプを樹脂材２０３により封止する。その後、半導体チップ２００を接合したフィルム基板３００を、パッケージ基板１００と位置合わせをして載置する。
　次に、図１６（ｂ）に示すように、上述した加熱加圧用ヘッド４０１を用いて、フィルム基板３００をパッケージ基板ボード１００Ａと接合する。
　次に、図１６（ｃ）に示すように、パッケージ基板ボード１００Ａに形成された半田バンプ１１３及び電極パッド１１２を樹脂材２０３により封止してもよい。その後は、パッケージ基板ボード１００Ａの裏面に半田ボールを形成して個片化する。
　（フィルム基板の変形例）
　－第１変形例－
　図１７にフィルム基板３００の第１変形例に係る平面形状を示す。図１７に示すように、本変形例に係るフィルム基板３００は、半導体チップのチップ被覆領域３００Ａの４つの角部に達する切り欠き部３００ａが設けられている。このようにすると、フィルム基板３００における半導体チップ接続部２００ａの高さと、フィルム基板３００におけるパッケージ基板１００の基板接続部１００ａとの高さとの違いによって、フィルム基板３００のパッケージ基板１００への接合時の撚れを防止することができる。
　なお、本変形例では、切り欠き部３００ａをチップ被覆領域３００Ａの４つの角部の全てに設けたが、少なくとも１つの切り欠き部３００ａを設ければ効果を得ることができる。
　また、切り欠き部３００ａは、必ずしもチップ被覆領域３００Ａの角部に達する必要はない。
　－第２変形例－
　図１８にフィルム基板３００の第２変形例に係る平面形状を示す。図１８に示すように、本変形例に係るフィルム基板３００は、その４つの角部からチップ被覆領域３００Ａの各角部に向かって、第１変形例よりも狭い幅で切り欠かれた切り欠き部３００ａが設けられている。このようにすると、フィルム基板３００は、チップ被覆領域３００Ａの境界線に対して垂直な方向以外にも配線を形成できるようになる。このため、半導体チップ２００のチップ接続部からパッケージ基板１００の基板接続部への配線のピッチを大きくすることができる。
　なお、本変形例においても、少なくとも１つの切り欠き部３００ａを設ければ効果を得ることができる。
　また、切り欠き部３００ａは、必ずしもチップ被覆領域３００Ａの角部に達する必要はない。
　－第３変形例－
　図１９にフィルム基板３００の第３変形例に係る平面形状を示す。図１９に示すように、本変形例においては、第２変形例として設けた切り欠き部３００ａに加え、フィルム基板３００の各辺からチップ被覆領域３００Ａの対向する辺に達する、幅が狭い切り欠き部３００ｂを設けている。このようにすると、半導体チップ２００の上面である素子形成面と、パッケージ基板１００の主面とが平行でない場合であっても、フィルム基板３００のパッケージ基板１００への接合時の撚れを防止することができる。
　なお、本変形例においても、切り欠き部３００ａ、３００ｂは、少なくとも１つを設ければ有効である。
　また、切り欠き部３００ａ、３００ｂは、必ずしもチップ被覆領域３００Ａに達する必要はない。
　－第４変形例－
　図２０にフィルム基板３００の第４変形例に係る平面形状を示す。
　図２０に示すように、本変形例においては、各切り欠き部３００ａ、３００ｂは、第３の変形例と同様ではあるが、フィルム基板３００には２つのチップ被覆領域３００Ａが設けられている。すなわち、パッケージ基板１００の主面上には、２つの半導体チップ２００が並置して搭載される半導体パッケージを想定している。
　このようにすると、フィルム基板３００に設けられる配線は、パッケージ基板１００の配線よりも配線ピッチが小さいため、２つの半導体チップ２００間で接続できる配線の本数を容易に増やすことができる。これにより、コプレーナ導波路を設けることもでき、高周波を含む信号を容易に伝送することができる。
　なお、上述したフィルム基板の平面形状の各変形例は、第１の実施形態に限られず、後述する第２の実施形態、第３の実施形態及び第４の実施形態に係る半導体パッケージのいずれにも適用が可能である。
（第２の実施形態）
　本開示の第２の実施形態に係る半導体パッケージについて図２１～図２３を参照しながら説明する。図２１は第２の実施形態に係る半導体パッケージの断面構成を表し、図２２は積層された２つの半導体チップ同士の接続部及びその拡大平面図並びにそれを貫通するフィルム基板の開口部の平面構成を表し、図２３は図２２のXXIII－XXIII線における断面構成を表している。第２の実施形態においては、第１の実施形態と同一の構成部材には同一の符号を付している。
　図２１に示すように、第２の実施形態に係る半導体パッケージ９１は、半導体チップ２００（以下、本実施形態において第１半導体チップ２００と呼ぶ。）の上に、フィルム基板３００を介在させて第２半導体チップ２５０が搭載された構成を採る。第２半導体チップ２５０は、フィルム基板３００とは、例えば熱硬化性樹脂等の接着材２０１によって接着されている。
　第１半導体チップ２００を、例えばロジック系のチップとすると、第２半導体チップ２５０はメモリ系のチップが想定される。但し、第１半導体チップ２００はロジック系チップに限られず、また、第２半導体チップ２５０はメモリ系チップに限られない。
　図２２に示すように、本実施形態に係る第１半導体チップ２００の素子形成面２００ａの中央部、及び第２半導体チップ２５０の素子形成面２５０ａの中央部には、それぞれチップ間接続領域２１０ａが設けられている。フィルム基板３００には、これらチップ間接続領域２１０ａを露出する開口部３００ｃが設けられている。従って、第２半導体チップ２５０は、第１半導体チップ２００に対してフリップチップ実装されたチップオンチップである。
　次に、図２２のチップ間接続領域２１０ａの拡大図に示すように、複数のチップ間接続部２００ｃが、例えば行列状に配置される。各チップ間接続部２００ｃは、図２３に示すように、例えばＡｌからなる電極パッド２１２と、その上に形成されたＣｕピラー２１３と、該Ｃｕピラー２１３の頂面上に形成された半田バンプ２１４とから構成される。また、各チップ間接続部２００ｃは、第１半導体チップ２００においては第３接続部に相当する。
　第２の実施形態によると、第１の実施形態と同様の効果を得られる上に、第２半導体チップ２５０を第１半導体チップ２００の上に積層しても、該第１半導体チップ２００の放熱は、フィルム基板３００の配線層３２０によって確保することができる。
　（製造方法）
　以下、第２の実施形態に係る半導体パッケージの製造方法について、図２４（ａ）～図２４（ｃ）を参照しながらその要部を説明する。
　まず、第１半導体チップ２００に対して、フィルム基板３００とのチップ接続部２００ｂに加え、第２半導体チップ２５０とのチップ間接続部２００ｃを形成する、ここでは、チップ接続部２００ｂ及びチップ間接続部２００ｃは、図２３に示すＣｕピラー２１３及び半田バンプ２１４を含む構成とする。また、第２半導体チップ２５０におけるチップ間接続領域２１０ａに対しても、Ｃｕピラー２１３及び半田バンプ２１４を含むチップ間接続部２００ｃを形成する。また、フィルム基板３００におけるチップ搭載領域３００Ａの中央部に、チップ間接続領域２１０ａと対応する開口部３００ｃを設ける。
　続いて、第１の実施形態の製造方法と同様に、第１半導体チップ２００とフィルム基板３００とを、パッケージ基板１００の上に接合する。
　次に、図２４（ａ）に示すように、フィルム基板３００上に、第２半導体チップ２５０を位置合わせして載置し、加熱加圧用ヘッド４０１によって第２半導体チップ２５０を加熱及び加圧して、第２半導体チップ２５０を第１半導体チップ２００と接合する。
　次に、図２４（ｂ）に示すように、第２半導体チップ２５０とフィルム基板３００との間に、樹脂等からなる接着材２０１を注入して互いに接着する。
　次に、図２４（ｃ）に示すように、パッケージ基板ボード１００Ａの裏面に複数の半田ボール１２０を形成し、その後、パッケージ基板ボード１００Ａを個片化して、所望の半導体パッケージ９１を得る。
　（第３の実施形態）
　本開示の第３の実施形態に係る半導体パッケージについて図２５及び図２６を参照しながら説明する。図２５は第３の実施形態に係る半導体パッケージの平面構成を表し、図２６は図２５のXXVI－XXVI線における断面構成を表している。第３の実施形態においても、第１の実施形態と同一の構成部材には同一の符号を付している。
　図２５及び図２６に示すように、第３の実施形態に係る半導体パッケージ９２は、パッケージ基板として、図２７に示すリードフレーム５００を用いている。リードフレーム５００には、例えば、ＱＦＰ（Quad Flat Package）、ＴＱＦＰ（Thin Quad Flat Package）又はＱＦＮ（Quad Flat Non-Leaded Package）等を用いることができる。
　リードフレーム５００のダイパッド５００Ｂの上には、半導体チップ２００が銀鑞等の接着材２０１により固着されている。半導体チップ２００におけるチップ接続部２００ｂの構成は、第１の実施形態と同様である。
　図２６に示すように、各リード５００ｃにおけるフィルム基板３００との電気的な接続部であるリード接続部５００ａには、半田バンプ若しくはＡｕバンプ又はＣｕピラー５１３が設けられている。また、各リード５００ｃにおけるフィルム基板３００の周辺部には、該フィルム基板３００を囲むように、平面方形状の樹脂材からなる保持枠５５０が接着されている。該保持枠５５０は、リードフレーム５００を個片化した際の個々のリード５００ｃの保持用であり、また、各リード５００ｃの外側の端部を切り落とす際、及び外側の端部を外部接続部５００ｂとして屈曲させる際の治具の支持用部材となる。
　第３の実施形態によると、第１の実施形態と同様の効果を得られる上に、ＱＦＰのような低コストのリードフレーム５５０をパッケージ基板として用いることができるので、半導体パッケージ９２の製造コストを低減することができる。
　また、通常、リードフレーム５５０に搭載された半導体チップは、セラミック又は封止樹脂により封止されるが、本実施形態においては、膜厚が薄いフィルム基板３００によって覆われるため、放熱特性に優れ、且つ電気信号に混入するノイズも低減される。
　なお、本明細書においては、周囲が切り落とされた状態のリード５００ｃと、ダイパッド５００Ｂとを含む板状金属部材を便宜上リードフレームとも呼ぶ。
　また、本実施形態においても、１つのダイパッド５００Ｂの上に２つ以上の半導体チップ２００を搭載してもよい。
　（製造方法）
　以下、第３の実施形態に係る半導体パッケージの製造方法の要部について、図２７～図２９を参照しながら説明する。
　まず、図２７に示すように、例えば、ＱＦＰ用のリードフレーム５００の個片化される前の状態の複数のリードフレーム５００が行列状に含まれるリードフレーム集合体５００Ａを用意する。各リードフレーム５００は、その部分拡大平面図に示すように、中央部にチップ搭載領域であるダイパッド５００Ｂと、該ダイパッド５００Ｂの周囲から間隔をおいて外側に放射状に延びるように配置された複数のリード５００ｃとを有している。
　リードフレーム５００には、ダイパッド５００Ｂを覆うように、フィルム基板３００を搭載するフィルム基板搭載領域５００Ｃが設けられている。該フィルム基板搭載領域５００Ｃは、各リード５００ｃの外側の端部の近傍に設けられたダムバー５００ｄの内側に配置される。なお、ダムバー５００ｄは、リードフレーム状態にあるリードを隣接間で保持すると共に、通常、封止用樹脂を注入する際の該封止用樹脂の流出防止用に設けられる。
　続いて、各リード５００ｃ上におけるフィルム基板搭載領域５００Ｃの周縁部に、半田バンプ若しくはＡｕバンプ又はＣｕピラー５１３を形成する。または、半田バンプに代えて溶融し付着させた半田膜を用いてもよい。このようにすると、半田バンプ、Ａｕバンプ及びＣｕピラー５１３のいずれよりも安価に形成できるため、製造コストを削減することができる。
　次に、図２８（ａ）に示すように、リードフレーム集合体５００Ａの上に、半導体チップ２００をその素子形成面２００ａに設けられた位置合わせマークを用いて銀鑞等の接着材２０１で固着する。
　次に、図２８（ｂ）に示すように、個片化したフィルム基板３００を、半導体チップ２００及びリードフレーム集合体５００Ａに対してそれぞれ位置合わせを行って載置する。
　次に、図２８（ｃ）に示すように、熱伝導性を有する特殊弾性体ヘッド４１０が装着された加熱加圧用ヘッド４００を用いて、フィルム基板３００と半導体チップ２００、及びフィルム基板３００とリードフレーム集合体５００Ａとを一括して保持し、加熱及び加圧を行う。これにより、フィルム基板３００の配線層３２０と半導体チップ２００の接続端子、及びフィルム基板３００の配線層３２０とリードフレーム集合体５００Ａのリード接続部５００ａとがそれぞれ接合される。
　次に、図２９（ａ）に示すように、リードフレーム集合体５００Ａにおける各リードフレーム５００に対して、上金型４３０及び下金型４３１を用いてフィルム基板３００の周囲に樹脂からなる保持枠５５０を配置して接着する。
　次に、図２９（ｂ）に示すように、リードフレーム５００の周縁部を切り落として、各リード５００ｃを個片化し、続いて、各リード５００ｃの外側を下方に屈曲させる。これにより、リードフレーム集合体５００Ａから、個片化された所望の半導体パッケージ９２を得ることができる。
　（第４の実施形態）
　本開示の第４の実施形態に係る半導体パッケージについて図３０を参照しながら説明する。図３０は第４の実施形態に係る半導体パッケージの断面構成を表している。第４の実施形態においては、第１～第３の実施形態と同一の構成部材には同一の符号を付している。
　図３０に示すように、第４の実施形態に係る半導体パッケージ９３は、第３の実施形態と同様に、パッケージ基板として、図２７に示したＱＦＰ等のリードフレーム５００を用いている。半導体チップ２００（以下、本実施形態において第１半導体チップ２００と呼ぶ。）の上には、第２の実施形態と同様に、フィルム基板３００に設けた開口部３００ｃから露出するＣｕピラー２１３同士で接続された第２半導体チップ２５０が搭載されている。第２半導体チップ２５０は、フィルム基板３００とは、例えば熱硬化性樹脂等の接着材２０１によって接着される。
　第１半導体チップ２００は、例えばロジック系チップが想定され、第２半導体チップ２５０は、例えばメモリ系チップが想定される。但し、第１半導体チップ２００及び第２半導体チップ２５０の組み合わせはこれに限られない。
　第４の実施形態によると、第２の実施形態及び第３の実施形態と同様の効果を得られ、
膜厚が薄いフィルム基板３００を介しているため、チップオンチップ構造を容易に行える。
　（製造方法）
　以下、第４の実施形態に係る半導体パッケージの製造方法について、図３１（ａ）～図３１（ｃ）を参照しながらその要部を説明する。
　まず、第１半導体チップ２００に対して、フィルム基板３００とのチップ接続部に加え、第２半導体チップ２５０とのチップ間接続部を形成する、ここでは、チップ接続部及びチップ間接続部は、図２３に示すＣｕピラー２１３及び半田バンプ２１４を含む構成とする。また、第２半導体チップ２５０におけるチップ間接続領域に対しても、Ｃｕピラー２１３及び半田バンプ２１４を含むチップ間接続部を形成する。また、フィルム基板３００におけるチップ搭載領域３００Ａの中央部に、チップ間接続領域と対応する開口部を設ける。
　続いて、第１の実施形態と同様に、第１半導体チップ２００とフィルム基板３００とをリードフレーム５００の上に接合する。
　次に、図３１（ａ）に示すように、フィルム基板３００上に、第２半導体チップ２５０を位置合わせして載置し、加熱加圧用ヘッド４０１によって第２半導体チップ２５０を加熱及び加圧して、第２半導体チップ２５０を第１半導体チップ２００と接合する。
　次に、図３１（ｂ）に示すように、第２半導体チップ２５０とフィルム基板３００との間に、樹脂等からなる接着材２０１を注入して互いに接着する。
　次に、図３１（ｃ）に示すように、リードフレーム集合体５００Ａにおける各リードフレーム５００に対して、上金型４３０及び下金型４３１を用いてフィルム基板３００の周囲に樹脂からなる保持枠５５０を配置して接着する。
　次に、リードフレーム５００の周縁部を切り落として、各リード５００ｃを個片化し、続いて、各リード５００ｃの外側を下方に屈曲させる。これにより、リードフレーム集合体５００Ａから、個片化された所望の半導体パッケージ９３を得ることができる。
　本発明に係る半導体パッケージは、外部からの応力に対して耐性が高く、且つ、構造が簡単なパッケージ基板を有する半導体パッケージとして有用である。
９０、９１、９２、９３　　半導体パッケージ
１００　　パッケージ基板
１００Ａ　パッケージ基板ボード
１００Ｂ　チップ搭載領域
１００ａ　基板接続部（第２接続部）
１００Ｃ　フィルム基板搭載領域
１１０　　配線
１１１　　貫通孔
１１２　　電極パッド
１１３　　半田バンプ／銅（Ｃｕ）ピラー／金（Ａｕ）バンプ／半田膜
１２０　　半田ボール
２００　　半導体チップ（第１半導体チップ）
２００Ａ　半導体ウエハ
２００Ｂ　半導体チップ領域
２００ａ　素子形成面
２００ｂ　チップ接続部（第１接続部）
２００ｃ　チップ間接続部（第３接続部）
２０１　　接着材
２０２　　弾性膜
２０３　　樹脂材
２１０　　チップ接続部領域
２１０ａ　チップ間接続領域
２１１　　保護膜
２１２　　電極パッド
２１３　　半田バンプ／銅（Ｃｕ）ピラー
２１４　　半田バンプ
２５０　　第２半導体チップ
２５０ａ　素子形成面
３００　　フィルム基板
３００Ａ　チップ被覆領域
３００Ｂ　チップ接続領域
３００Ｃ１　基板狭ピッチ接続部
３００Ｃ２　基板広ピッチ接続部
３００ａ、３００ｂ　切り欠き部
３００ｃ　開口部
３１０　　フィルム本体
３２０　　配線層
３２０ａ　配線（配線パターン）
３２０ｂ　接続端子
３３０　　異方性導電フィルム（ＡＦＣ）
５００　　リードフレーム
５００Ａ　リードフレーム集合体
５００Ｂ　ダイパッド（チップ搭載領域）
５００Ｃ　フィルム基板搭載領域
５００ａ　リード接続部（第２接続部）
５００ｂ　外部接続部
５００ｃ　リード
５１３　　半田バンプ／銅（Ｃｕ）ピラー／金（Ａｕ）バンプ／半田膜

Claims (20)

  1. 　パッケージ基板と、
    　前記パッケージ基板の主面上に保持され、前記パッケージ基板に対して反対側に素子形成面を有する第１半導体チップと、
    　前記第１半導体チップを覆うと共に該第１半導体チップの前記素子形成面及び前記パッケージ基板の上面に保持されたフィルム基板とを備え、
    　前記第１半導体チップの前記素子形成面には、第１接続部が設けられ、
    　前記パッケージ基板の上面には、第２接続部が設けられており、
    　前記フィルム基板は、前記第１半導体チップと対向する側に設けられた配線を有し、
    　前記第１半導体チップの前記第１接続部は、前記フィルム基板の前記配線と電気的に接続されており、
    　前記フィルム基板及び前記配線は、前記第１半導体チップの外側に延伸され、
    　前記配線は、前記パッケージ基板の前記第２接続部と電気的に接続されている半導体パッケージ。
  2. 　請求項１に記載の半導体パッケージにおいて、
    　前記フィルム基板の前記配線は、前記第１半導体チップと対向する側にのみ設けられている半導体パッケージ。
  3. 　請求項１又は２に記載の半導体パッケージにおいて、
    　前記フィルム基板の前記配線は、前記パッケージ基板の前記第２接続部の周辺領域における配線ピッチが、前記第１半導体チップの前記第１接続部の周辺領域における配線ピッチよりも大きい半導体パッケージ。
  4. 　請求項１～３のいずれか１項に記載の半導体パッケージにおいて、
    　前記フィルム基板の前記配線は、異方性導電膜によって覆われており、
    　前記配線における前記第１接続部及び前記第２接続部との電気的な接続は、それぞれ前記異方性導電膜における選択的な異方性接続である半導体パッケージ。
  5. 　請求項４に記載の半導体パッケージにおいて、
    　前記異方性導電膜は、前記第１半導体チップの前記素子形成面の上に配置されるチップ上領域と、前記パッケージ基板の前記第２接続部の上に配置される基板上領域とに分割されている半導体パッケージ。
  6. 　請求項１～３のいずれか１項に記載の半導体パッケージにおいて、
    　前記フィルム基板の前記配線は、前記第１接続部及び前記２接続部とそれぞれ半田によって接続されている半導体パッケージ。
  7. 　請求項１～６のいずれか１項に記載の半導体パッケージにおいて、
    　前記第１半導体チップは、前記パッケージ基板の主面上に少なくとも２つ配置されており、
    　前記フィルム基板及び前記配線は、前記少なくとも２つの第１半導体チップの外側に延伸されている半導体パッケージ。
  8. 　請求項１～７のいずれか１項に記載の半導体パッケージにおいて、
    　前記第１半導体チップの上に前記フィルム基板を介在させて保持された第２半導体チップをさらに備え、
    　前記第１半導体チップは、前記素子形成面に第３接続部を有しており、
    　前記第２半導体チップは、前記フィルム基板に設けられた開口部から露出する前記第３接続部と電気的に接続されている半導体パッケージ。
  9. 　請求項１～８のいずれか１項に記載の半導体パッケージにおいて、
    　前記フィルム基板は、前記第１半導体チップにおける少なくとも１つの角部と対向する部位に切り欠き部を有している半導体パッケージ。
  10. 　請求項９に記載の半導体パッケージにおいて、
    　前記フィルム基板は、前記第１半導体チップにおける少なくとも１つの辺と対向する部位に切り欠き部を有している半導体パッケージ。
  11. 　リードフレームと、
    　前記リードフレームの主面上に保持され、前記リードフレームに対して反対側に素子形成面を有する第１半導体チップと、
    　前記第１半導体チップを覆うと共に該第１半導体チップの前記素子形成面及び前記リードフレームの上面に保持されたフィルム基板とを備え、
    　前記第１半導体チップの前記素子形成面には、第１接続部が設けられ、
    　前記リードフレームの上面には、第２接続部が設けられており、
    　前記フィルム基板は、前記第１半導体チップと対向する側に設けられた配線を有し、
    　前記第１半導体チップの前記第１接続部は、前記フィルム基板の前記配線と電気的に接続されており、
    　前記フィルム基板及び前記配線は、前記第１半導体チップの外側に延伸され、
    　前記配線は、前記リードフレームの前記第２接続部と電気的に接続されている半導体パッケージ。
  12. 　請求項１１に記載の半導体パッケージにおいて、
    　前記フィルム基板の前記配線は、前記第１半導体チップと対向する側にのみ設けられている半導体パッケージ。
  13. 　請求項１１又は１２に記載の半導体パッケージにおいて、
    　前記フィルム基板の前記配線は、前記リードフレームの前記第２接続部の周辺領域における配線ピッチが、前記第１半導体チップの前記第１接続部の周辺領域における配線ピッチよりも大きい半導体パッケージ。
  14. 　請求項１１～１３のいずれか１項に記載の半導体パッケージにおいて、
    　前記フィルム基板の前記配線は、異方性導電膜によって覆われており、
    　前記配線における前記第１接続部及び前記第２接続部との電気的な接続は、それぞれ前記異方性導電膜における選択的な異方性接続である半導体パッケージ。
  15. 　請求項１４に記載の半導体パッケージにおいて、
    　前記異方性導電膜は、前記第１半導体チップの前記素子形成面の上に配置されるチップ上領域と、前記リードフレームの前記第２接続部の上に配置される基板上領域とに分割されている半導体パッケージ。
  16. 　請求項１１～１３のいずれか１項に記載の半導体パッケージにおいて、
    　前記フィルム基板の前記配線は、前記第１接続部及び前記第２接続部とそれぞれ半田によって接続されている半導体パッケージ。
  17. 　請求項１１～１６のいずれか１項に記載の半導体パッケージにおいて、
    　前記第１半導体チップは、前記リードフレームの主面上に少なくとも２つ配置されており、
    　前記フィルム基板及び前記配線は、前記少なくとも２つの第１半導体チップの外側に延伸されている半導体パッケージ。
  18. 　請求項１１～１７のいずれか１項に記載の半導体パッケージにおいて、
    　前記第１半導体チップの上に前記フィルム基板を介在させて保持された第２半導体チップをさらに備え、
    　前記第１半導体チップは、前記素子形成面に第３接続部を有しており、
    　前記第２半導体チップは、前記フィルム基板に設けられた開口部から露出する前記第３接続部と電気的に接続されている半導体パッケージ。
  19. 　請求項１１～１８のいずれか１項に記載の半導体パッケージにおいて、
    　前記フィルム基板は、前記第１半導体チップにおける少なくとも１つの角部と対向する部位に切り欠き部を有している半導体パッケージ。
  20. 　請求項１９に記載の半導体パッケージにおいて、
    　前記フィルム基板は、前記第１半導体チップにおける少なくとも１つの辺と対向する部位に切り欠き部を有している半導体パッケージ。
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