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WO2016208219A1 - 光電変換装置 - Google Patents

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WO2016208219A1
WO2016208219A1 PCT/JP2016/055365 JP2016055365W WO2016208219A1 WO 2016208219 A1 WO2016208219 A1 WO 2016208219A1 JP 2016055365 W JP2016055365 W JP 2016055365W WO 2016208219 A1 WO2016208219 A1 WO 2016208219A1
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WO
WIPO (PCT)
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amorphous semiconductor
semiconductor layer
type amorphous
photoelectric conversion
type
Prior art date
Application number
PCT/JP2016/055365
Other languages
English (en)
French (fr)
Inventor
真臣 原田
東　賢一
神川　剛
敏彦 酒井
督章 國吉
和也 辻埜
柳民 鄒
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
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Priority to CN201680035963.2A priority patent/CN107710420B/zh
Priority to JP2017524658A priority patent/JP6639496B2/ja
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    • Y02E10/548—Amorphous silicon PV cells

Definitions

  • the present invention relates to a photoelectric conversion device.
  • Japanese Patent Application Laid-Open No. 2010-283406 discloses a back electrode type solar cell.
  • an amorphous silicon layer is formed on the back surface of a single crystal silicon substrate, and n-type amorphous semiconductor layers and p-type amorphous semiconductor layers are alternately formed thereon using a metal mask. Is formed.
  • An electrode is formed on each of the n-type amorphous semiconductor layer and the p-type amorphous semiconductor layer using a metal mask.
  • An object of the present invention is to provide a photoelectric conversion device capable of reducing the stress of an electrode and suppressing warpage and bending of the semiconductor substrate even when a thin semiconductor substrate is used. .
  • a photoelectric conversion device includes a semiconductor substrate and a first amorphous semiconductor layer formed on at least one surface of the semiconductor substrate and having at least one first amorphous semiconductor layer having a first conductivity type. Different from the first conductivity type, formed on the one side of the semiconductor substrate and adjacent to the first amorphous semiconductor portion in the in-plane direction of the semiconductor substrate A second amorphous semiconductor portion in which at least one second amorphous semiconductor layer having the second conductivity type is formed; and a plurality of second amorphous semiconductor portions disposed on the first amorphous semiconductor portion and spaced apart from each other A plurality of second electrodes spaced apart from each other on the second amorphous semiconductor portion, and a plurality of second electrodes disposed on the first amorphous semiconductor layer.
  • the first electrode is disposed, and a plurality of the second electrodes are disposed on one second amorphous semiconductor layer. It is. According to the present invention, even when a semiconductor substrate having a small thickness is used, it is possible to reduce the stress of the electrode and to suppress warping and bending of the semiconductor substrate.
  • FIG. 1 is a schematic diagram illustrating a plane of the photoelectric conversion device according to the first embodiment.
  • FIG. 2 is a schematic diagram illustrating an AA cross section of the photoelectric conversion device illustrated in FIG.
  • FIG. 3A is a schematic view illustrating the cross-sectional structure of a p-type amorphous semiconductor layer.
  • FIG. 3B is a schematic view illustrating another cross-sectional structure of the p-type amorphous semiconductor layer.
  • FIG. 3C is a schematic view illustrating another cross-sectional structure of the p-type amorphous semiconductor layer.
  • FIG. 3D is a schematic diagram showing the result of measuring the film thickness from the interface between the i-type amorphous semiconductor layer and the surface of the silicon substrate to the surface of the amorphous semiconductor layer.
  • FIG. 3D (b) is a schematic diagram showing the result of re-plotting the film thickness shown in FIG. 3D (a).
  • FIG. 4 is a schematic diagram illustrating a plane of the wiring sheet in the first embodiment.
  • (A) of FIG. 5A is a figure which shows the result of having measured the electric current obtained by irradiating the photoelectric conversion apparatus whose distance d1 between p-type electrodes is 300 micrometers and 500 micrometers to a laser beam.
  • FIG. 5B is a cross-sectional view of the photoelectric conversion device to be measured in FIG. FIG.
  • 5B is a diagram illustrating a result of measuring a current obtained by irradiating a photoelectric conversion device having a distance d1 of 200 ⁇ m to 700 ⁇ m with laser light.
  • 6A is a diagram illustrating a manufacturing process of the photoelectric conversion device shown in FIG. 1, and is a cross-sectional view in a state where a texture is formed on a silicon substrate.
  • 6B is a cross-sectional view showing a state in which an antireflection film is formed on the light receiving surface of the silicon substrate shown in FIG. 6A.
  • 6C is a cross-sectional view showing a state where an i-type amorphous semiconductor layer and a p-type amorphous semiconductor layer are formed on the back surface of the silicon substrate shown in FIG.
  • FIG. 6B is a cross-sectional view showing a state where an n-type amorphous semiconductor layer is formed on the back surface of the silicon substrate shown in FIG. 6C.
  • FIG. 6E is a cross-sectional view showing a state where electrodes are formed on the p-type amorphous semiconductor layer and the n-type amorphous semiconductor layer shown in FIG. 6D.
  • FIG. 7 is a schematic diagram showing a plane of a metal mask used when forming a p-type amorphous semiconductor layer in the step of FIG. 6C.
  • FIG. 8 is a schematic diagram showing a plane of a metal mask used when forming an n-type amorphous semiconductor layer in the step of FIG. 6D.
  • FIG. 7 is a schematic diagram showing a plane of a metal mask used when forming a p-type amorphous semiconductor layer in the step of FIG. 6C.
  • FIG. 8 is a schematic diagram showing a plane of a metal mask used when forming an
  • FIG. 9 is a schematic diagram showing a plane of a metal mask used when forming an electrode in the step of FIG. 6E.
  • FIG. 10A is a schematic view illustrating the shape of an end portion of an electrode formed using a metal mask.
  • FIG. 10B is a schematic view illustrating the shape of the end portion of the electrode formed using the metal mask.
  • FIG. 10C is a schematic view illustrating the shape of the end portion of the electrode formed using the metal mask.
  • FIG. 11 is a diagram showing the relationship between the aspect ratio of a metal mask on which a metal mask can be placed with a predetermined positional accuracy on a silicon substrate and the magnetic field.
  • FIG. 12A is a schematic diagram illustrating a plane of a photoelectric conversion device according to the second embodiment.
  • FIG. 12B is a schematic diagram illustrating a CC cross section of the photoelectric conversion device illustrated in FIG. 12A.
  • FIG. 13A is a schematic diagram illustrating a plane of a metal mask used when forming the p-type amorphous semiconductor layer of the photoelectric conversion device illustrated in FIG. 12A.
  • FIG. 13B is a schematic diagram illustrating a plane of a metal mask used when forming the n-type amorphous semiconductor layer of the photoelectric conversion device illustrated in FIG. 12A.
  • FIG. 14A is a schematic diagram illustrating a plane of a photoelectric conversion device according to the third embodiment.
  • 14B is a schematic diagram illustrating a DD cross section of the photoelectric conversion device illustrated in FIG. 14A.
  • FIG. 15 is a schematic diagram illustrating a plane of a metal mask used when forming the electrode of the photoelectric conversion device illustrated in FIG. 14A.
  • FIG. 16A is a schematic diagram illustrating a plane of a photoelectric conversion device according to the fourth embodiment.
  • FIG. 16B is a schematic diagram illustrating an EE cross section of the photoelectric conversion device illustrated in FIG. 16A.
  • FIG. 17A is a schematic diagram illustrating a plane of a metal mask used when forming the p-type amorphous semiconductor layer of the photoelectric conversion device illustrated in FIG. 16A.
  • FIG. 17B is a schematic diagram showing the FF cross section of the metal mask shown in FIG.
  • FIG. 18A is a schematic diagram illustrating a plane of a photoelectric conversion device according to the fifth embodiment.
  • FIG. 18B is a schematic diagram illustrating a GG cross section of the photoelectric conversion device illustrated in FIG. 18A.
  • FIG. 19 is a cross-sectional view showing a state where an i-type amorphous semiconductor layer is formed on the back surface of the silicon substrate.
  • FIG. 20 is a cross-sectional view of a state in which a p-type amorphous semiconductor layer is formed on the i-type amorphous semiconductor layer shown in FIG.
  • FIG. 21 is a schematic diagram illustrating a configuration of a photoelectric conversion module according to the sixth embodiment.
  • FIG. 22A is a schematic diagram illustrating a configuration of a photovoltaic power generation system including the photoelectric conversion device according to the sixth embodiment.
  • FIG. 22B is a schematic diagram illustrating another configuration example of the photovoltaic power generation system illustrated in FIG. 22A.
  • FIG. 23 is a schematic diagram illustrating a configuration of the photoelectric conversion module array illustrated in FIG. 22A.
  • FIG. 24A is a schematic diagram illustrating a configuration of a photovoltaic power generation system including the photoelectric conversion device according to the seventh embodiment.
  • FIG. 24B is a schematic diagram illustrating another configuration example of the photovoltaic power generation system illustrated in FIG. 24A.
  • a photoelectric conversion device includes a semiconductor substrate and at least one first amorphous semiconductor layer formed on one side of the semiconductor substrate and having a first conductivity type.
  • a first amorphous semiconductor portion formed on the one surface side of the semiconductor substrate and adjacent to the first amorphous semiconductor portion in an in-plane direction of the semiconductor substrate;
  • a second amorphous semiconductor portion in which at least one second amorphous semiconductor layer having a second conductivity type different from the conductivity type is formed, and the first amorphous semiconductor portion are spaced apart from each other.
  • a plurality of the first electrodes are disposed on the second amorphous semiconductor layer.
  • a second electrode is disposed (a first configuration).
  • the first amorphous semiconductor portion is formed adjacent to the first amorphous semiconductor portion and the second amorphous semiconductor portion in the in-plane direction on one surface side of the substrate.
  • the second amorphous semiconductor portion at least one first amorphous semiconductor layer and second amorphous semiconductor layer are formed.
  • a plurality of first electrodes are arranged apart from each other on the first amorphous semiconductor part, and a plurality of second electrodes are arranged apart from each other on the second amorphous semiconductor part.
  • a plurality of first electrodes are arranged on one first amorphous semiconductor layer, and a plurality of second electrodes are arranged on one second amorphous semiconductor layer.
  • an inter-electrode region between the first electrode and the first electrode or between the second electrode and the second electrode is formed in one first amorphous semiconductor layer and one second amorphous semiconductor layer. Is done.
  • the inter-electrode region reduces the stress due to the weight of the first electrode and the second electrode and the internal stress of these electrodes, so that it is possible to suppress warping and bending of the semiconductor substrate due to the stress of the electrodes.
  • the first amorphous semiconductor portion in the first configuration, includes a plurality of first amorphous semiconductor layers arranged apart from each other, At least one first electrode is disposed on each of the first amorphous semiconductor layers, and the second amorphous semiconductor portion includes a plurality of second amorphous semiconductor layers disposed apart from each other. And at least one second electrode may be disposed on each of the plurality of second amorphous semiconductor layers.
  • the first amorphous semiconductor portion is formed by separating the plurality of first amorphous semiconductor layers, and the second amorphous semiconductor portion is formed by the plurality of second amorphous semiconductor layers. They are spaced apart. Therefore, the warpage of the semiconductor substrate due to the stress of the first amorphous semiconductor layer and the second amorphous semiconductor layer is compared with the case where the first amorphous semiconductor layer and the second amorphous semiconductor layer are formed in one line. And bending are suppressed.
  • the photoelectric conversion device is the first configuration, wherein at least one of the first amorphous semiconductor portion and the second amorphous semiconductor portion is the first amorphous semiconductor portion in the semiconductor portion.
  • the semiconductor layer of the first amorphous semiconductor layer or the second amorphous semiconductor layer has at least one first groove-shaped portion formed along the in-plane direction, and the first groove-shaped portion is At least one of the first electrode or the second electrode may be disposed on each of the upper surfaces of the semiconductor layers adjacent to each other.
  • the first groove-shaped portion is formed in the semiconductor layer in at least one of the first amorphous semiconductor portion and the second amorphous semiconductor portion.
  • the thickness of the semiconductor layer in the first groove-like portion becomes thinner than the region other than the first groove-like portion, the stress of the semiconductor layer is relieved, and the warp of the semiconductor substrate due to the stress of the semiconductor layer is reduced. And flexure is reduced.
  • the film thickness of the semiconductor layer in the first groove-shaped portion is reduced, the dopant concentration in this portion is higher than in other regions. As a result, the conductivity of the semiconductor layer is increased, and the collection efficiency of carriers generated in the first groove portion of the semiconductor layer can be improved.
  • the one surface of the semiconductor substrate, the first amorphous semiconductor portion, and the second amorphous semiconductor portion An intrinsic amorphous semiconductor layer formed therebetween may be provided, and the intrinsic amorphous semiconductor layer may have a second groove portion at a position corresponding to the first groove portion.
  • the second groove-shaped portion is formed at a position corresponding to the first groove-shaped portion in the intrinsic amorphous semiconductor layer. Therefore, compared with the case where the second groove-shaped portion is not provided in the intrinsic amorphous semiconductor layer, the film thickness in the second groove-shaped portion on one surface of the semiconductor substrate is reduced, and the intrinsic amorphous semiconductor The stress of the layer is reduced, and the stress applied to the semiconductor substrate can be further suppressed.
  • the photoelectric conversion device may be configured such that, in any one of the first to fourth configurations, the adjacent first electrode and the first electrode, or the adjacent second electrode and the first The distance between the two electrodes may be 500 ⁇ m or less.
  • the fifth configuration between the first electrode and the first electrode on the first amorphous semiconductor portion, or between the second electrode and the second electrode on the second amorphous semiconductor.
  • the collection efficiency of carriers generated in the area can be improved.
  • the semiconductor substrate has the first conductivity type and is disposed on the first amorphous semiconductor portion.
  • the number of the first electrodes may be larger than the number of the second electrodes disposed on the second amorphous semiconductor portion.
  • the sixth configuration it is possible to suppress the warping and bending of the semiconductor substrate due to the stress of the electrode while suppressing the disappearance of carriers.
  • a photoelectric conversion device is the photoelectric conversion device according to any one of the first to sixth configurations, wherein at least one of the first amorphous semiconductor layer and the second amorphous semiconductor layer, or the The length in the arrangement direction of the plurality of first electrodes or the plurality of second electrodes in at least one of the first electrode and the second electrode is not more than 300 times the length in the direction orthogonal to the arrangement direction. It is good also as being.
  • the seventh configuration it is possible to relieve the stress applied to the semiconductor substrate and to suppress warping and bending of the semiconductor substrate.
  • the photoelectric conversion device includes a photoelectric conversion element, a photoelectric conversion module using the photoelectric conversion element, and a solar cell power generation system including the photoelectric conversion module.
  • the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.
  • the configuration is shown in a simplified or schematic manner, or some components are omitted. Further, the dimensional ratio between the constituent members shown in each drawing does not necessarily indicate an actual dimensional ratio.
  • FIG. 1 is a schematic view showing a plane of the photoelectric conversion device according to the first embodiment of the present invention.
  • FIG. 2 is a schematic diagram showing an AA section of the photoelectric conversion device 1 shown in FIG.
  • the photoelectric conversion device 1 includes a silicon substrate 101, an i-type amorphous silicon layer 102i, an n-type amorphous semiconductor portion 102n, a p-type amorphous semiconductor portion 102p, an electrode 103, An antireflection film 104 is provided.
  • the silicon substrate 101 is, for example, an n-type single crystal silicon substrate.
  • the thickness of the silicon substrate 101 is, for example, 100 to 150 ⁇ m.
  • an antireflection film 104 is formed so as to cover one surface (Z-axis negative direction side) of the silicon substrate 101.
  • the antireflection film 104 is formed by, for example, laminating a silicon oxide film having a thickness of about 20 nm and a silicon nitride film having a thickness of about 60 nm in this order.
  • the antireflection film 104 decreases the surface reflectance of the silicon substrate 101 and increases the short circuit current.
  • the surface on which the antireflection film 104 is formed is referred to as a light receiving surface, and the other surface (Z-axis positive direction side) is referred to as a back surface.
  • an i-type amorphous semiconductor layer 102 i is formed on the back surface of the silicon substrate 101.
  • the i-type amorphous semiconductor layer 102i is a film of an amorphous semiconductor that is substantially intrinsic and contains hydrogen.
  • the i-type amorphous semiconductor layer 102i includes, for example, i-type amorphous silicon, i-type amorphous silicon germanium, i-type amorphous germanium, i-type amorphous silicon carbide, i-type amorphous silicon nitride. , I-type amorphous silicon oxide, i-type amorphous silicon carbon oxide, and the like.
  • the i-type amorphous semiconductor layer 102i has a thickness of 10 nm or less, for example.
  • the thickness of the i-type amorphous semiconductor layer 102i is less than 10 nm, the passivation property is lowered.
  • the thickness of the i-type amorphous semiconductor layer 102i is increased, the series resistance component is increased. Therefore, in consideration of passivation properties and series resistance components, the film thickness of the i-type amorphous semiconductor layer 102i is desirably 10 nm or less.
  • a p-type amorphous semiconductor portion 102p and an n-type amorphous semiconductor portion 102n are formed on the i-type amorphous semiconductor layer 102i. As shown in FIG. 1, p-type amorphous semiconductor portions 102p and n-type amorphous semiconductor portions 102n are alternately arranged on the silicon substrate 101 in the Y-axis direction.
  • the p-type amorphous semiconductor portion 102p As shown in FIG. 1, in the p-type amorphous semiconductor portion 102p, three p-type amorphous semiconductor layers 1020p having a substantially rectangular shape are formed. Further, four n-type amorphous semiconductor layers 1020n having a substantially rectangular shape are formed in the n-type amorphous semiconductor portion 102n.
  • the p-type amorphous semiconductor portion 102 and the n-type amorphous semiconductor portion 102n only need to have at least one p-type amorphous semiconductor layer 1020p and n-type amorphous semiconductor layer 1020n formed,
  • the number of p-type amorphous semiconductor layers 1020p and n-type amorphous semiconductor layers 1020n is not limited to this.
  • the three p-type amorphous semiconductor layers 1020p and the four n-type amorphous semiconductor layers 1020n are respectively spaced apart in the X-axis direction. Further, a position between adjacent n-type amorphous semiconductor layer 1020n and n-type amorphous semiconductor layer 1020n, and a position between adjacent p-type amorphous semiconductor layer 1020p and p-type amorphous semiconductor layer 1020p. Are displaced in the X-axis direction.
  • the distance between adjacent n-type amorphous semiconductor layers 1020n and the distance between adjacent p-type amorphous semiconductor layers 1020p are each about 2 mm or less, and carriers generated in the silicon substrate 101 ( Shorter than the diffusion length (for example, about 2 mm) of electrons and holes). Therefore, by configuring in this way, carrier recombination can be suppressed and carrier collection efficiency can be improved.
  • the n-type amorphous semiconductor layer 1020n is an n-type amorphous semiconductor layer containing hydrogen.
  • the n-type amorphous semiconductor layer 1020n includes, for example, n-type amorphous silicon, n-type amorphous silicon germanium, n-type amorphous germanium, and n-type amorphous silicon carbide containing phosphorus (P) as an impurity.
  • N-type amorphous silicon nitride, n-type amorphous silicon oxide, n-type amorphous silicon oxynitride, n-type amorphous silicon carbon oxide, and the like may be used.
  • the thickness of the n-type amorphous semiconductor layer 1020n is, for example, 5 to 20 nm.
  • the p-type amorphous semiconductor layer 1020p is a p-type amorphous semiconductor layer containing hydrogen.
  • the p-type amorphous semiconductor layer 1020p includes, for example, p-type amorphous silicon, p-type amorphous silicon germanium, p-type amorphous germanium, and p-type amorphous silicon carbide containing boron (B) as an impurity.
  • B boron
  • the thickness of the p-type amorphous semiconductor layer 1020p is, for example, 5 to 20 nm.
  • the amorphous semiconductor may contain a microcrystalline phase.
  • the microcrystalline phase includes crystals having an average particle size of 1 to 50 nm.
  • an electrode 103 having a substantially rectangular shape is formed on each of the p-type amorphous semiconductor layer 1020p and the n-type amorphous semiconductor layer 1020n.
  • the p-type electrode 103p and the n-type electrode are used. This is represented as an electrode 103n.
  • the number of p-type electrodes 103p arranged on one p-type amorphous semiconductor portion 102p is equal to or greater than the number of p-type amorphous semiconductor layers 1020p in the p-type amorphous semiconductor portion 102p.
  • the p-type electrode 103p is disposed on each p-type amorphous semiconductor layer 1020p.
  • the number of n-type electrodes 103n disposed on one n-type amorphous semiconductor portion 102n is equal to or greater than the number of n-type amorphous semiconductor layers 1020n in the n-type amorphous semiconductor portion 102n.
  • N-type electrode 103n is arranged on each n-type amorphous semiconductor layer 1020n.
  • two p-type electrodes 103p are provided on each of the three p-type amorphous semiconductor layers 1020p in one p-type amorphous semiconductor portion 102p, and p-type non-crystalline semiconductor layers 1020p are provided.
  • the p-type electrodes 103p that are equal to or larger than the number of the crystalline semiconductor layers 1020p are arranged.
  • One or two n-type electrodes 103n are provided on each of the four n-type amorphous semiconductor layers 1020n in one n-type amorphous semiconductor portion 102n, and the n-type amorphous semiconductor layer 1020n is provided.
  • the n-type electrode 103n is arranged in a number equal to or greater than the number n.
  • the p-type amorphous semiconductor layer 1020p in the p-type amorphous semiconductor portion 102p is disposed separately, and the n-type amorphous semiconductor layer 1020n in the n-type amorphous semiconductor portion 102n is separated. Are arranged.
  • isolation region Sp a region between the p-type amorphous semiconductor layer 1020p and the p-type amorphous semiconductor layer 1020p
  • an n-type amorphous semiconductor layer 1020n an n-type amorphous semiconductor layer
  • an n-type amorphous semiconductor layer an n-type amorphous semiconductor layer
  • an n-type amorphous semiconductor layer relaxes the stress of the p-type amorphous semiconductor layer 1020p and the n-type amorphous semiconductor layer 1020n applied to the silicon substrate 101, and Warpage and bending can be further suppressed.
  • the electrode 103 is preferably disposed on each of the p-type amorphous semiconductor layer 102p and the n-type amorphous semiconductor layer 102n.
  • the electrode 103 is formed in the gap region, the separation region Sp, and the separation region Sn between the adjacent p-type amorphous semiconductor portion 102p and the n-type amorphous semiconductor portion 102n, the i-type amorphous semiconductor is formed in these regions. This is because the leakage current of the pn junction increases through the quality semiconductor layer 102i.
  • adjacent n-type electrode 103n and p-type electrode 103 are formed with a distance L therebetween.
  • the p-type electrodes 103p disposed on one p-type amorphous semiconductor portion 102p are formed with a distance d1 therebetween.
  • the n-type electrodes 103n disposed on the one n-type amorphous semiconductor portion 102n are formed with a distance d1 therebetween.
  • the distance d1 is preferably about 500 ⁇ m or less.
  • the n-type electrode 103n and the p-type electrode 103p are, for example, Ag (silver), Ni (nickel), Al (aluminum), Cu (copper), Sn (tin), Pt (platinum), Au (gold), Ti ( A metal such as titanium), an oxide conductor film such as ITO, an alloy of these metals, or a laminated film of these metals.
  • the n-type electrode 103n and the p-type electrode 103p are preferably made of a metal having high conductivity.
  • the thickness of the n-type electrode 103n and the p-type electrode 103p is, for example, about 50 nm to 1 ⁇ m.
  • the p-type amorphous semiconductor layer 1020p may have a cross-sectional structure shown in FIG. 3A.
  • this cross-sectional structure will be specifically described.
  • the p-type amorphous semiconductor layer 1020p has a flat region FT and a film thickness reduction region TD in the in-plane direction (width direction) of the p-type amorphous semiconductor layer 1020p.
  • the flat region FT is formed of a portion of the p-type amorphous semiconductor layer 1020p that has the thickest film thickness and is substantially constant.
  • the film thickness The decrease region TD is a region from point A to point B in the in-plane direction of the p-type amorphous semiconductor layer 1020p.
  • the film thickness reduction regions TD are disposed on both sides of the flat region FT in the in-plane direction of the p-type amorphous semiconductor layer 1020p.
  • the p-type amorphous semiconductor layer 1020p has the film thickness reduction region TD is that, as will be described later, the p-type amorphous semiconductor layer 1020p is formed by a plasma CVD method using a metal mask. Since the film thickness reduction region TD has a thinner film thickness than the flat region FT, the dopant concentration of the film thickness reduction region TD is higher than the dopant concentration of the flat region FT.
  • the electrode 103p is disposed in contact with the entire flat region FT of the p-type amorphous semiconductor layer 1020p and a part of the film thickness reduction region TD.
  • 3A illustrates the p-type amorphous semiconductor layer 1020p, but in the embodiment of the present invention, at least one of the p-type amorphous semiconductor layer 1020p and the n-type amorphous semiconductor layer 1020n is a film. What is necessary is just to have a thickness reduction
  • the n-type electrode 103n is formed on the entire flat region FT of the n-type amorphous semiconductor layer 1020n and a part of the film thickness reduction region TD. Arranged in contact.
  • the resistance when carriers (holes) reach the p-type electrode 103p through the p-type amorphous semiconductor layer 1020p has a constant film thickness in the in-plane direction of the i-type amorphous semiconductor layer 102i.
  • the resistance is lower than that in the case where the p-type amorphous semiconductor layer is formed.
  • the resistance when carriers (electrons) reach the n-type electrode 103n through the n-type amorphous semiconductor layer 1020n is n having a constant film thickness in the in-plane direction of the i-type amorphous semiconductor layer 102i.
  • the resistance is lower than that in the case where a type amorphous semiconductor layer is formed. Therefore, the conversion efficiency of the photoelectric conversion device 1 can be improved.
  • the p-type electrode 103p may be in contact with the entire thickness reduction region TD of the p-type amorphous semiconductor layer 1020p, and the n-type electrode 103n is the thickness reduction region of the n-type amorphous semiconductor layer 1020n. It may be in contact with the entire TD.
  • the p-type amorphous semiconductor layer 1020p may have, for example, the cross-sectional structure shown in FIG. 3B instead of the cross-sectional structure shown in FIG. 3A.
  • the photoelectric conversion device 1 includes a p-type amorphous semiconductor layer 1021p instead of the p-type amorphous semiconductor layer 1020p, and includes a p-type electrode 1031p instead of the p-type electrode 103p. May be.
  • the point at which the film thickness is maximum is C point, and the film thickness decrease rate changes from the first rate of decrease to the second rate of decrease which is larger than the first rate of decrease.
  • the point be point D.
  • the film thickness reduction region TD is a region from the point C to the point D in the in-plane direction of the p-type amorphous semiconductor layer 1021p.
  • the p-type amorphous semiconductor layer 1021p has two film thickness reduction regions TD in the in-plane direction of the p-type amorphous semiconductor layer 1021p.
  • the two film thickness reduction regions TD are arranged in contact with each other in the in-plane direction of the p-type amorphous semiconductor layer 1021p.
  • the p-type electrode 1031p is disposed in contact with a part of one film thickness reduction area TD and a part of the other film thickness reduction area TD among the two film thickness reduction areas TD.
  • the photoelectric conversion device 1 may include an n-type amorphous semiconductor layer having the same structure as the p-type amorphous semiconductor layer 1021p shown in FIG. 3B instead of the n-type amorphous semiconductor layer 1020n. .
  • the resistance when carriers (holes) reach the p-type electrode 1031p via the p-type amorphous semiconductor layer 1021p is in the in-plane direction of the i-type amorphous semiconductor layer 102i.
  • the resistance is lower than when a p-type amorphous semiconductor layer having a certain thickness is formed.
  • the resistance when carriers (electrons) reach the n-type electrode through the n-type amorphous semiconductor layer having the same structure as that of the p-type amorphous semiconductor layer 1021p is the resistance of the i-type amorphous semiconductor layer 102i.
  • the resistance is lower than when an n-type amorphous semiconductor layer having a constant film thickness in the in-plane direction is formed. Therefore, the conversion efficiency of the photoelectric conversion device 1 can be improved.
  • the p-type electrode 1031p includes two p-type amorphous semiconductor layers 1021p and n-type amorphous semiconductor layers having the same structure as the p-type amorphous semiconductor layer 1021p. It may be arranged in contact with.
  • the p-type amorphous semiconductor layer 1020p may have, for example, the cross-sectional structure shown in FIG. 3C instead of the cross-sectional structure shown in FIG. 3A.
  • the photoelectric conversion device 1 includes a p-type amorphous semiconductor layer 1022p instead of the p-type amorphous semiconductor layer 1020p, and includes a p-type electrode 1032p instead of the p-type electrode 103p. May be.
  • the point at which the film thickness is maximum is taken as an E point, and the film thickness decrease rate changes from the first decrease rate to a second decrease rate larger than the first decrease rate.
  • the point be the F point, and let the point where the sign of the rate of change of the film thickness changes from negative to positive.
  • the film thickness reduction region TD1 is a region from the point E to the point F in the in-plane direction of the p-type amorphous semiconductor layer 1022p
  • the film thickness reduction region TD2 is the region of the p-type amorphous semiconductor layer 1022p. This is the region from point E to point G in the in-plane direction.
  • the p-type amorphous semiconductor layer 1022p has two film thickness reduction regions TD1 and two film thickness reduction regions TD2 in the in-plane direction of the p-type amorphous semiconductor layer 1022p.
  • the two film thickness reduction regions TD2 are arranged so that the film thickness distribution in the in-plane direction of the p-type amorphous semiconductor layer 1022p is symmetric with respect to a line passing through the G point.
  • the two film thickness reduction regions TD1 are disposed on both sides of the two film thickness reduction regions TD2 in the in-plane direction of the p-type amorphous semiconductor layer 1022p.
  • the p-type electrode 1032p is disposed in contact with the entire two film thickness reduction regions TD2, a part of one film thickness reduction region TD1, and a part of the other film thickness reduction region TD1.
  • the photoelectric conversion device 1 may include an n-type amorphous semiconductor layer having the same structure as the p-type amorphous semiconductor layer 1022p shown in FIG. 3C, instead of the n-type amorphous semiconductor layer 1020n. .
  • the resistance when carriers (electrons) reach the n-type electrode 103n through the n-type amorphous semiconductor layer is constant in the in-plane direction of the i-type amorphous semiconductor layer 102i.
  • the resistance is lower than when an n-type amorphous semiconductor layer having a thickness is formed.
  • the resistance when carriers (holes) reach the p-type electrode 1032p through the p-type amorphous semiconductor layer 1022p has a constant film thickness in the in-plane direction of the i-type amorphous semiconductor layer 102i.
  • the resistance is lower than when an n-type amorphous semiconductor layer is formed. Therefore, the conversion efficiency of the photoelectric conversion device 1 can be improved.
  • the p-type electrode 1032p includes two p-type amorphous semiconductor layers 1022p and n-type amorphous semiconductor layers having the same structure as the p-type amorphous semiconductor layer 1022p.
  • the two film thickness reduction regions TD2 may be disposed in contact with each other.
  • the photoelectric conversion device 1 includes the p-type amorphous semiconductor layer and the n-type amorphous semiconductor layer having the film thickness reduction region TD (TD1, TD2).
  • the film thickness reduction region is one of the film thickness reduction regions TD, TD1, and TD2.
  • the first point is the point where the film thickness of the p-type amorphous semiconductor layer or the n-type amorphous semiconductor layer is the maximum, and the in-plane of the p-type amorphous semiconductor layer or the n-type amorphous semiconductor layer In the direction, a point at which the film thickness decrease rate changes from the first decrease rate to a second decrease rate larger than the first decrease rate, or a point at which the sign of the film thickness change rate changes from negative to positive.
  • the film thickness reduction region is a region from the first point to the second point in the in-plane direction of the p-type amorphous semiconductor layer or the n-type amorphous semiconductor layer.
  • the texture is not formed on the silicon substrate 101 due to the influence of etching or the like performed to remove the damaged layer.
  • a method for measuring the film thickness of the amorphous semiconductor layer when the surface of the silicon substrate 101 is uneven will be described.
  • a 1020n or p-type amorphous semiconductor layer 1020p is formed. Then, a cross-sectional photograph of the silicon substrate 101 is taken using a scanning electron microscope (SEM) or a transmission electron microscope (TEM). From the imaging result, the interface between the i-type amorphous semiconductor layer 102i and the silicon substrate 101 can be easily confirmed.
  • SEM scanning electron microscope
  • TEM transmission electron microscope
  • each film thickness h shown in FIG. 3D (a) can be expressed as shown in FIG. 3D (b). That is, the film thickness of the amorphous semiconductor layer (n-type amorphous semiconductor layer, p-type amorphous semiconductor layer) can be specified on the assumption that the surface of the silicon substrate 101 is substantially flat.
  • the film thickness reduction region is determined by measuring and re-plotting the film thickness on the texture by the same method as described above. be able to.
  • the surface of the silicon wafer where the texture structure is not formed has a height difference of about 2 ⁇ m at the maximum, but the height difference is very large compared to the surface where the texture structure is formed (a height difference of several tens of ⁇ m at the maximum). Small and almost flat.
  • the i-type amorphous semiconductor layer 102i, the n-type amorphous semiconductor layer 1020n, and The p-type amorphous semiconductor layer 1020p and the like are preferably originally formed on a relatively flat back surface (a surface on which no texture structure is formed).
  • a texture is formed on the back surface of the silicon substrate 101.
  • the silicon substrate 101 has a texture structure. The surface area increases (about 1.7 times), and the contact resistance can be lowered.
  • the texture structure is provided only on one surface of the silicon substrate 101, a step for protecting the surface on which the texture is not formed is necessary when performing anisotropic etching.
  • the texture structure is formed on both sides of the silicon substrate 101, it is not necessary to protect both sides of the silicon substrate 101, so that the number of process steps can be reduced.
  • FIG. 4 is an enlarged schematic view of a part of the wiring sheet in the present embodiment.
  • the wiring sheet 300 has an n-type wiring material 302n and a p-type wiring material 302p formed on an insulating substrate 301.
  • the insulating substrate 301 may be any insulating material.
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PPS polyphenylene sulfide
  • PVF polyvinyl fluoride
  • the thickness of the insulating substrate 301 is not particularly limited, but is preferably about 25 ⁇ m or more and 150 ⁇ m or less.
  • the insulating substrate 301 may have a single layer structure or a multilayer structure of two or more layers.
  • the n-type wiring member 302n and the p-type wiring member 302p have a comb shape and are alternately arranged with a predetermined interval.
  • the n-type electrode 103n and the p-type electrode 103p formed on the back surface of the photoelectric conversion device 1 are joined to the n-type wiring material 302n and the p-type wiring material 302p, respectively.
  • Connection wiring (not shown) is formed on the surface of the insulating substrate 301.
  • the n-type wiring material 302n and the p-type wiring material 302p of the adjacent photoelectric conversion device 1 are electrically connected by the connection wiring, and the adjacent photoelectric conversion devices 1 on the wiring sheet 300 are electrically connected to each other. Has been. Thereby, the current generated by the light incident on the light receiving surface of the photoelectric conversion device 1 can be extracted to the outside through the p-type wiring member 302p and the n-type wiring member 302n.
  • the n-type wiring material 302n and the p-type wiring material 302p may be made of a conductive material, and may be any metal such as Cu, Al, Ag, or any one of these.
  • An alloy containing a metal as a main component may be used.
  • the film thickness of the n-type wiring material 302n and the p-type wiring material 302p is not particularly limited, but is preferably 10 ⁇ m or more and 100 ⁇ m or less, for example. If the film thickness of the n-type wiring material 302n and the p-type wiring material 302p is thinner than 10 ⁇ m, the wiring resistance may increase. If the thickness is greater than 100 ⁇ m, it is necessary to apply heat when bonding the n-type wiring member 302n and the p-type wiring member 302p to the photoelectric conversion device 1.
  • the warpage of the wiring sheet 300 increases due to the difference in thermal expansion coefficient between the n-type wiring material 302n and the p-type wiring material 302p and the silicon substrate 101 of the photoelectric conversion device 1.
  • the film thickness of the n-type wiring material 302n and the p-type wiring material 302p is more preferably 100 ⁇ m or less.
  • a conductive material such as nickel, gold, platinum, palladium, silver, tin, indium, or ITO may be formed on part of the surface of the n-type wiring member 302n and the p-type wiring member 302p.
  • the n-type wiring member 302n and the p-type wiring member 302p are electrically connected to the n-type electrode 103n and the p-type electrode 103p of the photoelectric conversion device 1, and the n-type wiring member is provided.
  • the weather resistance of 302n and the p-type wiring material 302p is improved.
  • the n-type wiring material 302n and the p-type wiring material 302p may have a single-layer structure or a multilayer structure of two or more layers.
  • the distance d1 between the electrodes 103 described above is preferably 500 ⁇ m or less will be specifically described.
  • the distance d1 between the p-type electrodes 103p is irradiated with laser light along the X-axis direction of the photoelectric conversion device having 300 ⁇ m and 500 ⁇ m, respectively.
  • LBIC Laser
  • FIG. 5A (a) indicates the measurement result of the photoelectric conversion device B, and the broken line indicates the measurement result of the photoelectric conversion device A.
  • the horizontal axis of (a) of FIG. 5A has shown the position of the cross section of the photoelectric conversion apparatuses A and B in the X-axis direction.
  • the vertical axis represents 100% of the current generated in the p-type amorphous semiconductor layer 1020p in the region where the p-type electrode 103p is formed in the photoelectric conversion devices A and B, and each of the photoelectric conversion devices A and B The value (%) which normalized the electric current in the electrode area
  • regions Dpa and Dpb is shown.
  • the generated current decreases in the interelectrode regions Dpa and Dpb.
  • the farther away from the p-type electrode 103p the smaller the generated current in the interelectrode regions Dpa and Dpb.
  • the generated current at a substantially intermediate position between the p-type electrode 103p and the p-type electrode 103p is reduced to about 70%.
  • the generated current at a substantially intermediate position between the p-type electrode 103p and the p-type electrode 103p is reduced to about 80%. That is, the decreasing rate of the generated current in the interelectrode regions Dpa and Dpb is proportional to the distance from the p-type electrode 103p.
  • a region where the p-type electrode 103p is formed and a region where the p-type electrode 103p is not formed each generate an equivalent current when irradiated with laser light.
  • the rate at which the generated carriers disappear before reaching the p-type electrode 103p is large, the collection rate of the generated carriers decreases, and the generated current decreases in the interelectrode region Dp. Conceivable.
  • FIG. 5B shows a result of manufacturing a photoelectric conversion device in which the distance d1 is changed between 200 ⁇ m and 700 ⁇ m separately from FIG. 5A, and irradiating each photoelectric conversion device with laser light and measuring the generated current in the same manner as described above.
  • the p-type amorphous semiconductor layer 1020p has a length in the X-axis direction of about 30 mm
  • the p-type electrode 103p has a length in the X-axis direction of about 5 mm.
  • the total generated current in the p-type amorphous semiconductor layer 1020p having a length in the X-axis direction of 30 mm is set to 100%, and the X-axis direction of other photoelectric conversion devices
  • the total generated current of the p-type amorphous semiconductor layer 1020p having a length of 30 mm is normalized.
  • the distance d1 500 ⁇ m is an inflection point at which the decrease rate of the generated current changes.
  • the distance d1 is 500 ⁇ m or less
  • the rate at which the generated carriers disappear is smaller than when the distance d1 is greater than 500 ⁇ m. Therefore, by making the distance d1 500 ⁇ m or less, the disappearance of generated carriers can be reduced, and the conversion efficiency can be improved. More preferably, by setting the distance d1 to 400 ⁇ m or less, it becomes possible to collect more carriers.
  • a wafer having a thickness of 100 to 300 ⁇ m is cut out from bulk silicon, and etching for removing a damaged layer on the wafer surface and etching for adjusting the thickness are performed.
  • a protective film is formed on one side of these etched wafers.
  • the protective film is made of, for example, silicon oxide or silicon nitride.
  • the wafer on which the protective film is formed is subjected to wet etching using an alkaline solution such as NaOH or KOH (for example, an aqueous solution of KOH: 1 to 5 wt%, isopropyl alcohol: 1 to 10 wt%).
  • an alkaline solution such as NaOH or KOH (for example, an aqueous solution of KOH: 1 to 5 wt%, isopropyl alcohol: 1 to 10 wt%).
  • a texture structure is formed on the surface 101a where the protective film is not formed by anisotropic etching.
  • an antireflection film 104 is formed on the light receiving surface 101 a of the silicon substrate 101.
  • the antireflection film 104 has a stacked structure in which a silicon oxide film and a silicon nitride film are stacked will be described.
  • the surface of the silicon substrate 101 is thermally oxidized to form an oxide film on the light receiving surface 101a.
  • an antireflection film 104 is formed by forming a silicon nitride film on the oxide film of the light receiving surface 101a.
  • wet treatment for example, the silicon substrate 101 is immersed in hydrogen peroxide, nitric acid, ozone water, or the like, and then heated to 800 to 1000 ° C. in a dry atmosphere.
  • thermal oxidation treatment for example, the silicon substrate 101 is heated to 900 to 1000 ° C. in an atmosphere of oxygen or water vapor.
  • the silicon nitride film can be formed by sputtering, EB (Electron-Beam) deposition, TEOS (TetraEthOxySilane), or the like. Note that the i-type amorphous semiconductor layer 102 i and the n-type amorphous semiconductor layer 1020 n may be sequentially formed and sandwiched between the silicon substrate 101 and the silicon nitride film. I do.
  • an i-type amorphous semiconductor layer 102i is formed on the back surface of the silicon substrate 101 opposite to the light receiving surface 101a.
  • the i-type amorphous semiconductor layer 102i is formed by using, for example, a plasma chemical vapor deposition (CVD) method.
  • the reaction gas introduced into the reaction chamber provided in the plasma CVD apparatus is silane gas or hydrogen gas.
  • the temperature of the silicon substrate 101 is 130 to 210 ° C.
  • the hydrogen gas flow rate is 0 to 100 sccm
  • the silane gas (SiH 4 ) flow rate is about 40 sccm
  • the pressure in the reaction chamber is 40 to 120 Pa
  • the high frequency (13.56 MHz) power density The film may be formed using a condition of 5 to 15 mW / cm 2 .
  • the i-type amorphous semiconductor layer 102 i is formed on the entire back surface of the silicon substrate 101.
  • a metal mask 500 shown in FIG. 7 is disposed on the i-type amorphous semiconductor layer 102i to form a p-type amorphous semiconductor layer 1020p.
  • the metal mask 500 has a plurality of openings 501 for forming the p-type amorphous semiconductor layer 1020p. As shown in FIG. 7, the plurality of openings 501 are spaced apart in the X-axis direction and are spaced at a constant interval in the Y-axis direction. A gap GA between the opening 501 and the opening 501 adjacent in the Y-axis direction is about 2 mm or less.
  • the diffusion length of carriers (electrons and holes) generated in the silicon substrate 101 is about 2 mm. If the gap GA between the p-type amorphous semiconductor portions 102p is larger than the diffusion length (about 2 mm) of carriers (electrons and holes), the distance between the p-type amorphous semiconductor portion 102p and the p-type amorphous semiconductor portion 102p is increased. Carriers disappear and photoelectric conversion efficiency decreases. In this embodiment, since the gap GA is 2 mm or less, carriers can be eliminated and the photoelectric conversion efficiency can be improved.
  • the metal mask 500 may be made of a metal such as stainless steel, copper, nickel, an alloy containing nickel (for example, SUS430, 42 alloy, or Invar material), molybdenum, or the like.
  • a metal such as stainless steel, copper, nickel, an alloy containing nickel (for example, SUS430, 42 alloy, or Invar material), molybdenum, or the like.
  • a mask made of glass, ceramic (alumina, zirconia, etc.), an organic film, or the like may be used.
  • a mask obtained by etching a silicon substrate may be used.
  • the thickness of the metal mask 500 is preferably about 50 ⁇ m to 300 ⁇ m, for example. In this case, the metal mask 500 is not easily bent or floated by a magnetic force.
  • the metal mask 500 is more preferably 42 alloy. Regarding the thickness of the metal mask 500, considering the manufacturing cost, it becomes a problem to dispose the metal mask 500 once. Since the running cost of production can be suppressed by using the metal mask 500 many times, it is preferable to recycle the metal mask 500 and use it many times. In this case, the film deposited on the metal mask 500 is removed using hydrofluoric acid or NaOH.
  • the p-type amorphous semiconductor layer 1020p is formed by using, for example, a plasma CVD method.
  • the reaction gas introduced into the reaction chamber provided in the plasma CVD apparatus is silane gas, hydrogen gas, and diborane gas diluted with hydrogen (diborane concentration is about 2%, for example).
  • the hydrogen gas flow rate is 0 to 100 sccm
  • the silane gas flow rate is 40 sccm
  • the diborane gas flow rate is 40 sccm
  • the temperature of the silicon substrate 101 is 150 to 210 ° C.
  • the pressure in the reaction chamber is 40 to 120 Pa
  • the high-frequency power density is 5 to 15 mW / it may be formed using the conditions to cm 2.
  • the p-type amorphous semiconductor layer 1020p doped with boron (B) is formed on the i-type amorphous semiconductor layer 102i so as to be separated in the Y-axis direction. Note that the p-type amorphous semiconductor layer 1020p is also formed apart in the X-axis direction.
  • an n-type amorphous semiconductor layer 1020n is formed on the i-type amorphous semiconductor layer 102i.
  • the n-type amorphous semiconductor layer 1020n is formed using, for example, a plasma CVD method with the metal mask 600 shown in FIG. 8 disposed on the back side of the semiconductor substrate 101.
  • the metal mask 600 has a plurality of openings 601 for forming the n-type amorphous semiconductor layer 1020n. As shown in FIG. 8, the plurality of openings 601 are arranged apart from each other in the X-axis direction and arranged at a constant interval in the Y-axis direction. The interval GB between the openings 601 adjacent in the Y-axis direction is about 500 to 1500 ⁇ m.
  • the metal mask 600 may have the same material and thickness as the metal mask 500 described above.
  • the n-type amorphous semiconductor layer 1020n is formed using, for example, plasma CVD.
  • the reaction gas introduced into the reaction chamber provided in the plasma CVD apparatus is silane gas, hydrogen gas, and phosphine gas diluted with hydrogen (phosphine concentration is 1%, for example).
  • the temperature of the silicon substrate 101 is about 170 ° C.
  • the hydrogen gas flow rate is 0 to 100 sccm
  • the silane gas flow rate is about 40 sccm
  • the phosphine gas flow rate is about 40 sccm
  • the pressure in the reaction chamber is about 40 Pa
  • the high-frequency power density is about 8. You may form into a film using the conditions set as 33 mW / cm ⁇ 2 >.
  • phosphorus-doped n-type amorphous semiconductor layer 1020n is formed apart in the X-axis direction and the Y-axis direction.
  • the n-type amorphous semiconductor layer 1020n and the p-type amorphous semiconductor layer 1020p do not need to overlap, and the n-type amorphous semiconductor layer 1020n and the p-type amorphous semiconductor layer 1020p partially overlap. Also good. In the case where the n-type amorphous semiconductor layer 1020n and the p-type amorphous semiconductor layer 1020p do not overlap, as shown in FIG. 6D, the p-type amorphous semiconductor layer 1020p and the n-type amorphous semiconductor layer 1020n are spaced apart from each other. K is formed apart.
  • n-type amorphous semiconductor layer 1020n and the p-type amorphous semiconductor layer 1020p partially overlap, these semiconductors are interposed between the p-type amorphous semiconductor layer 1020p and the n-type amorphous semiconductor layer 1020n.
  • An overlap region is formed where the layers partially overlap.
  • the conductivity of the p-type amorphous semiconductor layer 1020p and the n-type amorphous semiconductor layer 1020n is low, a current flows between the p-type amorphous semiconductor layer 1020p and the n-type amorphous semiconductor layer 1020n. In other words, a short circuit of the pn junction does not occur.
  • the p-type electrode 103p and the n-type are formed on the p-type amorphous semiconductor layer 1020p and the n-type amorphous semiconductor layer 1020n.
  • Each of the electrodes 103n is formed.
  • the p-type electrode 103p and the n-type electrode 103n are formed by depositing a metal mask 700 shown in FIG. 9 on the silicon substrate 101, for example, by vapor deposition or sputtering.
  • the metal mask 700 has a plurality of openings 701n for forming the n-type electrode 103n and a plurality of openings 701p for forming the p-type electrode 103p.
  • the long side WL has a length of 5 mm to 40 mm
  • the short side WC has a length of 0.3 mm to 2 mm.
  • a gap GC1 between the electrodes 103 adjacent to each other in the direction of the short side WC, that is, a gap width L between the p-type electrode 103p and the n-type electrode 103n is about 100 to 300 ⁇ m.
  • the film thickness of the n-type electrode 103n and the p-type electrode 103p is preferably 50 nm to 1 ⁇ m, and more preferably 50 nm to 500 nm. This is because as the electrode 103 becomes thicker, the stress applied to the silicon substrate 101 becomes stronger, causing warpage of the silicon substrate 101. Thereby, the photoelectric conversion apparatus 1 is formed.
  • the metal mask 700 is made of a material such as metal, ceramic, glass, or organic matter, like the metal mask 500 described above. Depending on the material and processing method used for the metal mask 700, the end portion of the electrode 103 formed using the metal mask 700 is unlikely to have an angular shape like the openings 701p and 701n of the metal mask 700. It may be a shape.
  • FIGS. 10A to 10C are schematic views of the electrode 103 formed on the p-type amorphous semiconductor layer 1020p or the n-type amorphous semiconductor layer 1020n using the metal mask 700 as viewed from above.
  • the end portion of the electrode 103 illustrated in FIG. 10A is formed so as to protrude in an arc shape toward the outside of the electrode 103, and has a rounded shape.
  • the end portion of the electrode 103 illustrated in FIG. 10B has a shape recessed in an arc shape toward the inside of the electrode 103.
  • an end portion of the electrode 103 illustrated in FIG. 10C has a sharp shape toward the outside of the electrode 103.
  • the length between the tips indicated by the broken line frame at the end of the adjacent electrode 103 is the distance d1 between the electrodes.
  • the shortest distance connecting the two electrodes 103 is defined as an interelectrode distance d1.
  • the metal mask is adhered to the silicon substrate 101 using a magnet. Let If the magnetic field generated by the magnet is too strong, the metal mask will bend and it will be difficult to form the p-type amorphous semiconductor layer 1020p, the n-type amorphous semiconductor layer 1020n, and the electrode 103 in the desired shape.
  • FIG. 11 is a diagram showing the relationship between the strength of the magnetic field by the magnet, the ratio of the length of the long side to the short side of the opening of the metal mask (aspect ratio), and the amount of deflection of the metal mask.
  • 42 alloy is used as a material, and a metal mask having a thickness of 300 ⁇ m is used.
  • a curve J in FIG. 11 represents the intensity of each magnetic field on the horizontal axis, and when a metal mask having each aspect ratio on the vertical axis is arranged on the silicon substrate 101, the curve J is within a range of 10 ⁇ m based on a predetermined position on the silicon substrate 101. The boundary of whether or not it can be arranged is shown.
  • a region A to the right or above the curve J is a region in which the metal mask cannot be disposed within a predetermined range, and a region B to the left or below the curve J is a region in which the metal mask can be disposed within a predetermined range. .
  • the influence of the magnetic field applied to the metal mask is strong, and the metal mask cannot be disposed within a predetermined range of the silicon substrate 101, and the p-type amorphous semiconductor layer and the n-type amorphous semiconductor layer having a desired shape are formed. And the electrode cannot be formed.
  • region B the influence of the magnetic field applied to the metal mask is weak, and the metal mask can be disposed within a predetermined range of the silicon substrate 101, and a desired shape of the p-type amorphous semiconductor layer and the n-type amorphous semiconductor layer can be obtained.
  • a semiconductor layer and an electrode can be formed.
  • the metal masks 500, 600, and 700 preferably have an aspect ratio of 300 or less as shown in FIG.
  • the ratio (aspect ratio) of the length between the long side and the short side of the p-type amorphous semiconductor layer 1020p, the n-type amorphous semiconductor layer 1020n, and the electrode 103 formed by using these metal masks is 300 or less.
  • a plurality of n-type amorphous semiconductor layers 1020n are arranged on the i-type amorphous semiconductor layer 102i formed on the entire back surface of the silicon substrate 101 so as to be separated from each other.
  • the n-type amorphous semiconductor portions 102n thus formed and the p-type amorphous semiconductor portions 102p in which a plurality of p-type amorphous semiconductor layers 1020p are spaced apart are alternately formed in the in-plane direction.
  • a plurality of n-type electrodes 103n and a plurality of p-type electrodes 103p are arranged on each of the n-type amorphous semiconductor portion 102n and the p-type amorphous semiconductor portion 102p, and one p-type amorphous semiconductor is provided.
  • a plurality of p-type electrodes 103p are arranged on the crystalline semiconductor layer 1020p, and a plurality of n-type electrodes 103n are arranged on one n-type amorphous semiconductor layer 1020n.
  • an interelectrode region Dp is formed on one p-type amorphous semiconductor layer 1020p, and an interelectrode region Dn is formed on the n-type amorphous semiconductor portion 102n. Therefore, when there is no interelectrode region Dp, Dn, that is, compared to the case where a continuous electrode is formed on the p-type amorphous semiconductor layer 1020p and the n-type amorphous semiconductor layer 1020n, the interelectrode region Dp , Dn reduces the stress due to the weight of the electrode 103 and the internal stress of the electrode 103, and even if the thickness of the silicon substrate 101 is 200 ⁇ m or less, the warp and the deflection of the silicon substrate 101 can be reduced.
  • a plurality of p-type amorphous semiconductor layers 1020p and a plurality of n-type amorphous semiconductor layers 1020n are arranged apart from each other.
  • separation regions Sp and Sn of the p-type amorphous semiconductor layer 1020p and the n-type amorphous semiconductor layer 1020n are formed.
  • the isolation regions Sp and Sn when there are no isolation regions Sp and Sn on the silicon substrate 101, that is, in the p-type amorphous semiconductor portion 102p and the n-type amorphous semiconductor portion 102n, a continuous p-type amorphous semiconductor layer 1020p, n Compared to the case where the type amorphous semiconductor layer 1020n is disposed, the isolation regions Sp and Sn reduce the stress caused by the p type amorphous semiconductor portion 102p and the n type amorphous semiconductor portion 102n, and the silicon substrate 101 It is possible to further reduce the warpage and the bending.
  • the distance d1 between the electrodes between the adjacent p-type electrodes 103p or between the adjacent n-type electrodes 103n is 500 ⁇ m or less. , The collection efficiency of the generated carriers in Dn is improved, and the conversion efficiency can be improved.
  • the ratio (aspect ratio) of the lengths of the long sides to the short sides of the opening regions of the metal masks 500, 600, and 700 used in the manufacturing process of the photoelectric conversion device 1 of the first embodiment described above is 300 or less. Therefore, when these metal masks are closely attached to the silicon substrate 101 using a magnetic field, the metal masks are not easily bent due to the influence of the magnetic field, and the metal mask can be closely attached to the silicon substrate 101 with a certain accuracy. As a result, the p-type amorphous semiconductor layer 1020p, the n-type amorphous semiconductor layer 1020n, and the electrode 103 having a desired shape are formed using these metal masks.
  • FIG. 12A is a schematic diagram illustrating a plane of the photoelectric conversion device according to the second embodiment.
  • 12B is a schematic diagram showing a CC cross section of the photoelectric conversion device 1A shown in FIG. 12A.
  • the photoelectric conversion device 1A differs from the photoelectric conversion device 1 of the first embodiment (see FIG. 1) in the following points.
  • the photoelectric conversion device 1A includes a p-type amorphous semiconductor portion 112p in which a continuous p-type amorphous semiconductor layer 1120p is formed, and a continuous n-type amorphous semiconductor. And an n-type amorphous semiconductor portion 112n in which a layer 1120n is formed. That is, the photoelectric conversion device 1A is different from the first embodiment in that the separation regions Sp and Sn are not formed on the silicon substrate 101.
  • the photoelectric conversion device 1A according to the present embodiment is formed by the same manufacturing method as that of the first embodiment, but the metal mask used in the steps of FIGS. 6C and 6D is different from that of the first embodiment. That is, in the step of FIG. 6C for forming the p-type amorphous semiconductor layer 1120p, the metal mask 510 shown in FIG. 13A is used instead of the metal mask 500. The metal mask 510 has a plurality of openings 511 for forming the p-type amorphous semiconductor layer 1120p. In the step of FIG. 6D for forming the n-type amorphous semiconductor layer 1120n, a metal mask 610 shown in FIG. 13B is used instead of the metal mask 600.
  • the metal mask 610 has a plurality of openings 611 for forming the n-type amorphous semiconductor layer 1120n.
  • the first embodiment The same metal mask 700 as in the embodiment is used, but a metal mask provided with a number of openings corresponding to the electrodes 103 arranged in the p-type amorphous semiconductor layer 1120p and the n-type amorphous semiconductor layer 1120n is used. That's fine.
  • the ratio of the long side to the short side (aspect ratio) of the openings 511 and 611 of the metal masks 510 and 610 is 300 or less as in the first embodiment.
  • the silicon substrate 101 is more susceptible to the stress of the n-type amorphous semiconductor portion 112n and the p-type amorphous semiconductor layer 112p than the photoelectric conversion device 1.
  • a plurality of p-type electrodes 103p are formed on one p-type amorphous semiconductor layer 1120p, and one n-type amorphous semiconductor portion 112n has one n-type.
  • a plurality of n-type electrodes 103n are formed on the type amorphous semiconductor layer 1120n. Note that the distance d1 between the electrodes in the photoelectric conversion device 1A is 500 ⁇ m or less.
  • interelectrode regions Dp and Dn corresponding to the number of electrodes 103 are formed on each of the p-type amorphous semiconductor 112p and the n-type amorphous semiconductor portion 112n. Therefore, the stress due to the weight of the electrode 103 and the internal stress of the electrode 103 are relieved by the interelectrode regions Dp and Dn, and the warp and the deflection of the silicon substrate 101 due to the stress of the electrode 103 can be reduced.
  • the photoelectric conversion device 1A has no isolation regions Sp and Sn, and the p-type amorphous semiconductor layer 1120p or the n-type amorphous semiconductor layer 1120n is formed in all the inter-electrode regions Dp and Dn. Therefore, the passivation property of the silicon substrate 101 is not impaired, and the generated carriers in the interelectrode regions Dp and Dn are not easily lost, so that the conversion efficiency can be improved.
  • FIG. 14A is a schematic diagram illustrating a plane of the photoelectric conversion device according to the third embodiment.
  • 14B is a schematic diagram showing a DD cross section of the photoelectric conversion device 1A shown in FIG. 14A.
  • the photoelectric conversion device 1B is different from that of the second embodiment in that the number of electrodes 103 arranged on the p-type amorphous semiconductor portion 112p and the n-type amorphous semiconductor portion 112n is different. Different from the photoelectric conversion device 1A (FIG. 12A).
  • the number of n-type electrodes 103n arranged on the n-type amorphous semiconductor part 112n is larger than the number of p-type electrodes 103p arranged on the p-type amorphous semiconductor part 112p.
  • the interelectrode region Dn formed in the n-type amorphous semiconductor portion 112n is larger than the interelectrode region Dp formed in the p-type amorphous semiconductor portion 112p.
  • an n-type single crystal silicon substrate is used as the silicon substrate 101, electrons generated by light are majority carriers. Therefore, even in such a configuration, the influence of the disappearance of carriers is small, and the conversion efficiency is hardly lowered.
  • the interelectrode region Dp in the p-type amorphous semiconductor portion 112p is less than that in the photoelectric conversion device 1A, but the silicon substrate 101 is formed by the interelectrode region Dn in the n-type amorphous semiconductor portion 112n.
  • the stress due to the electrode 103 is relaxed, and warpage and bending of the silicon substrate 101 can be reduced.
  • a metal mask 710 shown in FIG. 15 is used instead of the metal mask 710 described above.
  • the metal mask 710 has a plurality of openings 711p for forming the p-type electrode 103p and a plurality of openings 711n for forming the n-type electrode 103n.
  • the ratio of the long side to the short side (aspect ratio) of the openings 711p and 711n of the metal mask 710 is 300 or less as in the first embodiment.
  • FIG. 16A is a schematic diagram illustrating a plane of a photoelectric conversion device according to the fourth embodiment.
  • FIG. 16B is a schematic diagram showing an EE cross section of the photoelectric conversion device 1C shown in FIG. 16A.
  • symbol as 1st Embodiment is attached
  • a configuration different from the first embodiment will be described.
  • a p-type amorphous semiconductor layer 1220p in the p-type amorphous semiconductor portion 122p and an n-type amorphous semiconductor layer in the n-type amorphous semiconductor portion 122n. 1220n is different from the photoelectric conversion device 1 of the first embodiment in that a plurality of groove-shaped portions 1221 formed in a groove shape along the Y-axis direction are provided.
  • the film thickness T1 of the groove-like portion 1221 is about 50% of the film thickness T2 of other regions where the groove-like portion 1221 is not formed.
  • the film thickness of the groove-shaped portion 1221 in the n-type amorphous semiconductor layer 1220n is also about 50% of the film thickness of other regions where the groove-shaped portion 1221 is not formed.
  • the film thickness of the groove-shaped portion 1221 is thinner than other regions, compared to the case of the continuous p-type amorphous semiconductor layer 1220p and the n-type amorphous semiconductor layer 1220n where the groove-shaped portion 1221 is not provided, The stress of the p-type amorphous semiconductor layer 1220p and the n-type amorphous semiconductor layer 1220n applied to the silicon substrate 101 is reduced, and warping and bending of the silicon substrate 101 are suppressed.
  • the photoelectric conversion device 1C is formed by performing the same manufacturing process as that of the first embodiment. However, the p-type amorphous semiconductor layer 1220p and the n-type amorphous semiconductor shown in FIGS. 6C and 6D are used. The step of forming the semiconductor layer 1220n is different from the first embodiment. In this embodiment, as in the step of FIG. 6C, after forming the i-type amorphous semiconductor layer 102i, the p-type amorphous semiconductor layer is formed by plasma CVD using the metal mask 520 shown in FIG. 1220p is formed. FIG. 17B is a schematic diagram showing the FF cross section of the metal mask 520.
  • the metal mask 520 has an opening region 521 for forming the p-type amorphous semiconductor layer 1220p.
  • the opening region 521 has an opening 521a for forming the p-type amorphous semiconductor layer 1220p other than the groove-shaped portion 1221 and a convex portion 521b for forming the groove-shaped portion 1221.
  • the convex portion 521b is half-etched so that the depth (the length in the Z-axis direction) is about 1 ⁇ 2 of the length of the opening 521a in the Z-axis direction.
  • the length of the convex portion 521b in the X-axis direction is 200 ⁇ m or more and 600 ⁇ m or less, and the length in the Y-axis direction is 200 ⁇ m or more and 1500 ⁇ m or less.
  • the convex portion 521b by providing the convex portion 521b, the ratio of the length of the long side to the short side (aspect ratio) of the opening region 521 can be reduced. As a result, the mechanical strength of the metal mask 520 is increased, and the warp of the metal mask 520 can be suppressed even when the metal mask is cleaned or heated.
  • the reactive gas flows under the half-etched convex portion 521b, and the p-type non-crystalline layer is formed in the opening 521a.
  • a p-type amorphous semiconductor layer 1220p having a thickness smaller than that of the crystalline semiconductor layer 1220p is formed below the convex portion 521b.
  • the thickness of the p-type amorphous semiconductor layer 1220p formed below the protrusion 521b is p-type amorphous formed in the opening 521a. It may be about 30% to 80% of the semiconductor layer 1220p.
  • the step of forming the n-type amorphous semiconductor layer 1220n may be formed by plasma CVD using a metal mask having an opening region for forming the n-type amorphous semiconductor layer 1220n. Then, after forming the n-type amorphous semiconductor layer 1220n, the process shown in FIG. 6E of the first embodiment is performed. Thereby, the photoelectric conversion apparatus 1C is formed.
  • the concentration of boron in the groove-like portion 1221 of the p-type amorphous semiconductor layer 1220p of the photoelectric conversion device 1C is higher than that of other regions, and the concentration of phosphorus in the groove-like portion 1221 of the n-type amorphous semiconductor layer 1220n is different from that of other regions. Higher than the area. That is, the thickness of the p-type amorphous semiconductor layer 1220p and the n-type amorphous semiconductor layer 1220n in the groove-shaped portion 1221 is thin, but the dopant concentration is higher than that of other regions.
  • the conductivity in the long side direction (X-axis direction) of the p-type amorphous semiconductor layer 1220p and the n-type amorphous semiconductor layer 1220n is increased, and carriers generated in the groove-shaped portion 1221 are efficiently collected. Can do.
  • the example in which the groove-like portion 1221 is formed in both the p-type amorphous semiconductor layer 1220p and the n-type amorphous semiconductor layer 1220n has been described. It is only necessary that the groove-like portion 1221 be formed in at least one of the amorphous semiconductor layers of the layer 1220p and the n-type amorphous semiconductor layer 1220n. Even in such a configuration, the stress caused by one of the amorphous semiconductor layers is reduced, so that warpage and bending of the silicon substrate 101 can be reduced.
  • FIG. 18A is a schematic diagram illustrating a plane of a photoelectric conversion device in the fifth embodiment.
  • 18B is a schematic diagram showing a GG section of the photoelectric conversion device 1D shown in FIG. 18A.
  • symbol as 4th Embodiment is attached
  • a configuration different from the fourth embodiment will be described.
  • the photoelectric conversion device 1D includes a p-type amorphous semiconductor layer 1220p and an n-type amorphous semiconductor layer 1220n, in which a groove-shaped portion 1221 similar to that of the fourth embodiment is formed.
  • a groove 1222 is formed along the Y-axis direction at a position corresponding to the groove 1221.
  • the film thickness M1 of the groove-shaped portion 1222 in the i-type amorphous semiconductor layer 122i is smaller than the film thickness M2 of the region other than the groove-shaped portion 1222, so that it covers the silicon substrate 101.
  • the stress of the i-type amorphous semiconductor layer 122i is reduced, and the warpage and bending of the silicon substrate 101 can be further suppressed.
  • the photoelectric conversion device 1D is formed by performing the same manufacturing process as that of the first embodiment. However, the i-type amorphous semiconductor layer 122i and the p-type amorphous semiconductor illustrated in FIGS. 6C and 6D are used.
  • the step of forming the crystalline semiconductor layer 1220p and the n-type amorphous semiconductor layer 1220n is different from that of the first embodiment. That is, in this embodiment, after the step of FIG. 6A, after the antireflection film 104 is formed on the light receiving surface of the silicon substrate 101 (see FIG. 6B), i is formed on the back surface of the silicon substrate 101 as in the first embodiment.
  • a type amorphous semiconductor layer 102i is formed.
  • a resist is applied and patterned on the i-type amorphous semiconductor layer 102i, and the region where the groove 1222 is to be formed is half-etched. Remove. As a result, an i-type amorphous semiconductor layer 122i having a thin groove 1222 formed on the back surface of the silicon substrate 101 is formed (see FIG. 19).
  • a metal mask 710 is disposed on the i-type amorphous semiconductor layer 122i and the p-type amorphous semiconductor layer is formed by plasma CVD as in the fourth embodiment. 1220p is formed (see FIG. 20).
  • an n-type amorphous semiconductor layer 1220n is formed in the same manner as in the fourth embodiment, and the process of FIG. 6E of the first embodiment is performed. Thereby, the photoelectric conversion device 1D is formed.
  • the groove-like portion 1221 is formed in the p-type amorphous semiconductor layer 1220p and the n-type amorphous semiconductor layer 1220n, and the groove-like portion 1222 is formed in the i-type amorphous semiconductor layer 122i. Is formed. Therefore, in addition to the stress of the p-type amorphous semiconductor layer 1220p and the n-type amorphous semiconductor layer 1220n, the stress of the i-type amorphous semiconductor layer 122i is relieved, and the warping and bending of the silicon substrate 101 are further suppressed. .
  • the example in which the groove-shaped portion 1221 is formed in the p-type amorphous semiconductor layer 1220p and the n-type amorphous semiconductor layer 1220n has been described. It is only necessary that the groove-shaped portion 1221 be formed in at least one of the n-type amorphous semiconductor layers 1220n.
  • the groove portion 1222 may be formed at a position corresponding to the groove portion 1221 formed in one of the amorphous semiconductor layers. Even in this case, the stress due to one of the amorphous semiconductor layers is small, and the stress of the i-type amorphous semiconductor layer 122i is also smaller than when the groove 1222 is not formed. Warpage and deflection of the silicon substrate 101 can be reduced.
  • FIG. 21 is a schematic diagram illustrating a configuration of a photoelectric conversion module according to the sixth embodiment.
  • the photoelectric conversion module 1000 includes a plurality of photoelectric conversion devices 1001, a cover 1002, and output terminals 1003 and 1004.
  • any of the photoelectric conversion devices 100 for example, one in which a wiring sheet is bonded to any one of the photoelectric conversion devices 1, 1A to 1D may be applied. Also, any of the photoelectric conversion devices may be arranged in an array on the wiring sheet and connected in series. Instead of connecting in series, parallel connection or a combination of series and parallel is connected. It may be done.
  • the cover 1002 is made of a weather resistant cover and covers the plurality of photoelectric conversion devices 1001.
  • the cover 1002 includes, for example, a transparent base material (for example, glass) provided on the light receiving surface side of the photoelectric conversion device 1001 and a back base material (for example, glass, resin sheet) provided on the back surface of the photoelectric conversion device 1001. And a sealing material (for example, EVA) that fills a gap between the transparent substrate and the resin substrate.
  • a transparent base material for example, glass
  • a back base material for example, glass, resin sheet
  • the output terminal 1003 is connected to a photoelectric conversion device 1001 disposed at one end of a plurality of photoelectric conversion devices 1001 connected in series.
  • the output terminal 1004 is connected to the photoelectric conversion device 1001 arranged at the other end of the plurality of photoelectric conversion devices 1001 connected in series.
  • the photoelectric conversion module 1000 is not limited to the above configuration as long as at least one of the plurality of photoelectric conversion devices 1001 includes any of the photoelectric conversion devices of the first to fifth embodiments, and can take any configuration.
  • FIG. 22A is a schematic diagram illustrating a configuration of a photovoltaic power generation system according to the seventh embodiment.
  • the photovoltaic power generation system 1100 includes a photoelectric conversion module array 1101, a connection box 1102, a power conditioner 1103, a distribution board 1104, and a power meter 1105.
  • Functions such as “Home Energy Management System (HEMS)” and “Building Energy Management System (BEMS)” are added to the photovoltaic power generation system 1100.
  • HEMS Home Energy Management System
  • BEMS Building Energy Management System
  • connection box 1102 is connected to the photoelectric conversion module array 1101.
  • the power conditioner 1103 is connected to the connection box 1102.
  • Distribution board 1104 is connected to power conditioner 1103 and electrical equipment 1110.
  • the power meter 1105 is connected to the distribution board 1104 and the commercial power system.
  • the photoelectric conversion module array 1101 converts sunlight into electricity to generate DC power, and supplies the generated DC power to the connection box 1102.
  • connection box 1102 receives the DC power generated by the photoelectric conversion module array 1101 and supplies the received DC power to the power conditioner 1103.
  • the power conditioner 1103 converts the DC power received from the connection box 1102 into AC power, and supplies the converted AC power to the distribution board 1104.
  • Distribution board 1104 supplies AC power received from power conditioner 1103 and / or commercial power received via power meter 1105 to electrical equipment 1110. Further, when the AC power received from the power conditioner 1103 is larger than the power consumption of the electric device 1110, the distribution board 1104 supplies the surplus AC power to the commercial power system via the power meter 1105.
  • the power meter 1105 measures the power in the direction from the commercial power system to the distribution board 1104 and measures the power in the direction from the distribution board 1104 to the commercial power system.
  • FIG. 23 is a schematic diagram showing the configuration of the photoelectric conversion module array 1101 shown in FIG. 22A.
  • photoelectric conversion module array 1101 includes a plurality of photoelectric conversion modules 1120 and output terminals 1121 and 1122.
  • the plurality of photoelectric conversion modules 1120 are arranged in an array and connected in series. Each of the plurality of photoelectric conversion modules 1120 includes a photoelectric conversion module 1000 shown in FIG.
  • the output terminal 1121 is connected to a photoelectric conversion module 1120 located at one end of a plurality of photoelectric conversion modules 1120 connected in series.
  • the output terminal 1122 is connected to the photoelectric conversion module 1120 located at the other end of the plurality of photoelectric conversion modules 1120 connected in series.
  • the photoelectric conversion module array 1101 generates sunlight by converting sunlight into electricity, and supplies the generated DC power to the power conditioner 1103 via the connection box 1102.
  • the power conditioner 1103 converts the DC power received from the photoelectric conversion module array 1101 into AC power, and supplies the converted AC power to the distribution board 1104.
  • the distribution board 1104 supplies the AC power received from the power conditioner 1103 to the electrical device 1110 when the AC power received from the power conditioner 1103 is greater than or equal to the power consumption of the electrical device 1110. Distribution board 1104 supplies surplus AC power to the commercial power system via power meter 1105.
  • the distribution board 1104 receives the AC power received from the commercial power system and the AC power received from the power conditioner 1103 to the electric device 1110. Supply.
  • the photovoltaic power generation system according to the present embodiment is not limited to the configuration illustrated in FIG. 22A, but may have any configuration as long as any one of the photoelectric conversion devices according to the first to fifth embodiments is used. Good.
  • a storage battery 1106 may be connected to the power conditioner 1103. In this case, output fluctuation due to fluctuations in the amount of sunlight can be suppressed, and power stored in the storage battery 1106 can be supplied even in a time zone without sunlight.
  • the storage battery 1106 may be built in the power conditioner 1103.
  • FIG. 24A is a schematic diagram illustrating a configuration of a photovoltaic power generation system according to the eighth embodiment.
  • the photovoltaic power generation system 1200 includes subsystems 1201 to 120n (n is an integer of 2 or more), power conditioners 1211 to 121n, and a transformer 1221.
  • the photovoltaic power generation system 1200 is a photovoltaic power generation system having a larger scale than the photovoltaic power generation system 1100 illustrated in FIGS. 22A and 22B.
  • the power conditioners 1211 to 121n are connected to the subsystems 1201 to 120n, respectively.
  • the transformer 1221 is connected to the power conditioners 1211 to 121n and the commercial power system.
  • Each of the subsystems 1201 to 120n includes module systems 1231 to 123j (j is an integer of 2 or more).
  • Each of the module systems 1231 to 123j includes photoelectric conversion module arrays 1301 to 130i (i is an integer of 2 or more), connection boxes 1311 to 131i, and a current collection box 1321.
  • Each of the photoelectric conversion module arrays 1301 to 130i has the same configuration as the photoelectric conversion module array 1101 shown in FIG. 22A.
  • connection boxes 1311 to 131i are connected to the photoelectric conversion module arrays 1301 to 130i, respectively.
  • the current collection box 1321 is connected to the connection boxes 1311 to 131i. Also, j current collection boxes 1321 of the subsystem 1201 are connected to the power conditioner 1211. The j current collection boxes 1321 of the subsystem 1202 are connected to the power conditioner 1212. Hereinafter, similarly, j current collection boxes 1321 of the subsystem 120n are connected to the power conditioner 121n.
  • the i photoelectric conversion module arrays 1301 to 130i of the module system 1231 generate sunlight by converting sunlight into electricity, and the generated DC power is collected through the connection boxes 1311 to 131i, respectively.
  • the i photoelectric conversion module arrays 1301 to 130i of the module system 1232 generate sunlight by converting sunlight into electricity, and the generated DC power is collected through the connection boxes 1311 to 131i, respectively.
  • the i photoelectric conversion module arrays 1301 to 130i of the module system 123j convert sunlight into electricity to generate DC power, and the generated DC power is connected to the connection boxes 1311 to 131i, respectively. To the current collection box 1321.
  • the j current collection boxes 1321 of the subsystem 1201 supply DC power to the power conditioner 1211.
  • the j current collection boxes 1321 of the subsystem 1202 supply DC power to the power conditioner 1212 in the same manner.
  • the j current collecting boxes 1321 of the subsystem 120n supply DC power to the power conditioner 121n.
  • the power conditioners 1211 to 121n convert the DC power received from the subsystems 1201 to 120n into AC power, and supply the converted AC power to the transformer 1221.
  • the transformer 1221 receives AC power from the power conditioners 1211 to 121n, converts the voltage level of the received AC power, and supplies it to the commercial power system.
  • the photovoltaic power generation system according to the present embodiment is not limited to the configuration illustrated in FIG. 24A, but may have any configuration as long as any one of the photoelectric conversion devices according to the first to fifth embodiments is used. Good.
  • a storage battery 1213 may be connected to the power conditioners 1211 to 121n, or the storage battery 1213 may be built in the power conditioners 1211 to 121n.
  • the power conditioners 1211 to 121n can appropriately convert part or all of the direct-current power received from the current collection box 1321, and store it in the storage battery 1213.
  • the electric power stored in the storage battery 1213 is appropriately supplied to the power conditioners 1211 to 121n according to the power generation amount of the subsystems 1201 to 120n, and is appropriately converted into electric power and supplied to the transformer 1221.
  • the antireflection film 104 is formed on the light receiving surface of the silicon substrate 101 .
  • the antireflection film 104 is formed. It does not have to be.
  • an n + layer in which a high concentration n-type dopant is diffused may be formed.
  • an n + layer in which a high-concentration n-type dopant is diffused may be formed between the light receiving surface of the silicon substrate 101 and the antireflection film 104.
  • the i-type amorphous semiconductor layer 102 i and the n-type amorphous semiconductor layer 102 n may be sequentially formed and sandwiched between the silicon substrate 101 and the antireflection film 104.
  • an i-type amorphous semiconductor layer is formed on the entire back surface of the silicon substrate 101, and then the i-type amorphous semiconductor layer is formed.
  • the p-type amorphous semiconductor layer is formed, and then the n-type amorphous semiconductor layer is formed.
  • the order of forming the p-type amorphous semiconductor layer and the n-type amorphous semiconductor layer is as follows. It is not limited to.
  • an n-type amorphous semiconductor layer is formed on the i-type amorphous semiconductor layer, and then a p-type amorphous semiconductor layer is formed into an i-type amorphous semiconductor layer. You may form on a semiconductor layer.

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Abstract

光電変換装置（１）において、半導体基板（１０１）の一方の面の側に、第１非晶質半導体部（１０２ｎ）と第２非晶質半導体部（１０２ｐ）とが交互に配置されている。第１非晶質半導体部（１０２ｎ）と第２非晶質半導体部（１０２ｐ）には、少なくとも１つの第１非晶質半導体層（１０２０ｎ）と第２非晶質半導体層（１０２０ｐ）がそれぞれ配置されている。一の第１非晶質半導体層（１０２０ｎ）の上には、複数の第１電極（１０３ｎ）が離間して配置され、一の第２非晶質半導体層（１０２０ｐ）の上には、複数の第２電極（１０３ｐ）が離間して配置されている。

Description

光電変換装置
　本発明は、光電変換装置に関する。
　特開２０１０－２８３４０６号公報には、裏面電極型太陽電池が開示されている。この裏面電極型太陽電池は、単結晶シリコン基板の裏面に、アモルファスシリコン層が形成され、その上に、メタルマスクを用いて、ｎ型非晶質半導体層とｐ型非晶質半導体層が交互に形成されている。そして、メタルマスクを用い、ｎ型非晶質半導体層とｐ型非晶質半導体層のそれぞれの上に、電極が形成されている。
　特開２０１０－２８３４０６号公報において、ｐ型非晶質半導体層、ｎ型非晶質半導体層、及び電極を形成する際、シリコン基板の厚さが薄いほど、ｐ型非晶質半導体層、ｎ型非晶質半導体層、及び電極の応力によってシリコン基板が反ったり、撓んだりする。特に、電極は、ｐ型非晶質半導体層及びｎ型非晶質半導体層と比べて応力が大きいため、電極の応力による影響が大きい。
　本発明の目的は、厚みが薄い半導体基板を用いた場合であっても、電極の応力を軽減し、半導体基板の反りや撓みを抑制することができる光電変換装置を提供することを目的とする。
　本発明に係る光電変換装置は、半導体基板と、前記半導体基板の一方の面の側に形成され、第１導電型を有する第１非晶質半導体層が少なくとも１つ形成された第１非晶質半導体部と、前記半導体基板の前記一方の面の側に形成され、かつ前記半導体基板の面内方向において前記第１非晶質半導体部に隣接して形成され、前記第１導電型と異なる第２導電型を有する第２非晶質半導体層が少なくとも１つ形成された第２非晶質半導体部と、前記第１非晶質半導体部の上に、互いに離間して配置された複数の第１電極と、前記第２非晶質半導体部の上に、互いに離間して配置された複数の第２電極と、を備え、一の前記第１非晶質半導体層の上に、複数の前記第１電極が配置され、一の前記第２非晶質半導体層の上に、複数の前記第２電極が配置されている。
　本発明によれば、厚みが薄い半導体基板を用いた場合であっても、電極の応力を軽減し、半導体基板の反りや撓みを抑制することができる。
図１は、第１実施形態に係る光電変換装置の平面を表す模式図である。 図２は、図１に示す光電変換装置のＡ－Ａ断面を示す模式図である。 図３Ａは、ｐ型非晶質半導体層の断面構造を例示した模式図である。 図３Ｂは、ｐ型非晶質半導体層の他の断面構造を例示した模式図である。 図３Ｃは、ｐ型非晶質半導体層の他の断面構造を例示した模式図である。 図３Ｄの（ａ）は、ｉ型非晶質半導体層とシリコン基板の表面との界面から非晶質半導体層の表面までの膜厚を測定した結果を表す模式図である。図３Ｄの（ｂ）は、図３Ｄの（ａ）に示す膜厚をプロットし直した結果を表す模式図である。 図４は、第１実施形態における配線シートの平面を表す模式図である。 図５Ａの（ａ）は、ｐ型電極間の距離ｄ１が３００μｍと５００μｍである光電変換装置にレーザー光を照射して得られた電流を測定した結果を示す図である。図５Ａの（ｂ）は、図５Ａの（ａ）の測定対象となる光電変換装置の断面図である。 図５Ｂは、距離ｄ１が２００μｍ～７００μｍの間の光電変換装置にレーザー光を照射して得られた電流を測定した結果を示す図である。 図６Ａは、図１に示す光電変換装置の製造工程を説明する図であって、シリコン基板にテクスチャが形成された状態の断面図である。 図６Ｂは、図６Ａに示すシリコン基板の受光面に反射防止膜が形成された状態を示す断面図である。 図６Ｃは、図６Ｂに示すシリコン基板の裏面にｉ型非晶質半導体層とｐ型非晶質半導体層とが形成された状態の断面図である。 図６Ｄは、図６Ｃに示すシリコン基板の裏面にｎ型非晶質半導体層が形成された状態の断面図である。 図６Ｅは、図６Ｄに示すｐ型非晶質半導体層及びｎ型非晶質半導体層の上に電極が形成された状態の断面図である。 図７は、図６Ｃの工程においてｐ型非晶質半導体層を形成する際に用いるメタルマスクの平面を表す模式図である。 図８は、図６Ｄの工程においてｎ型非晶質半導体層を形成する際に用いるメタルマスクの平面を表す模式図である。 図９は、図６Ｅの工程において電極を形成する際に用いるメタルマスクの平面を表す模式図である。 図１０Ａは、メタルマスクを用いて形成された電極の端部の形状を例示した模式図である。 図１０Ｂは、メタルマスクを用いて形成された電極の端部の形状を例示した模式図である。 図１０Ｃは、メタルマスクを用いて形成された電極の端部の形状を例示した模式図である。 図１１は、シリコン基板上に所定の位置精度でメタルマスクを配置可能なメタルマスクのアスペクト比と磁場との関係を示す図である。 図１２Ａは、第２実施形態に係る光電変換装置の平面を表す模式図である。 図１２Ｂは、図１２Ａに示す光電変換装置のＣ－Ｃ断面を示す模式図である。 図１３Ａは、図１２Ａに示す光電変換装置のｐ型非晶質半導体層を形成する際に用いるメタルマスクの平面を表す模式図である。 図１３Ｂは、図１２Ａに示す光電変換装置のｎ型非晶質半導体層を形成する際に用いるメタルマスクの平面を表す模式図である。 図１４Ａは、第３実施形態に係る光電変換装置の平面を表す模式図である。 図１４Ｂは、図１４Ａに示す光電変換装置のＤ－Ｄ断面を示す模式図である。 図１５は、図１４Ａに示す光電変換装置の電極を形成する際に用いるメタルマスクの平面を表す模式図である。 図１６Ａは、第４実施形態に係る光電変換装置の平面を表す模式図である。 図１６Ｂは、図１６Ａに示す光電変換装置のＥ－Ｅ断面を示す模式図である。 図１７の（ａ）は、図１６Ａに示す光電変換装置のｐ型非晶質半導体層を形成する際に用いるメタルマスクの平面を表す模式図である。図１７の（ｂ）は、図１７の（ａ）に示すメタルマスクのＦ－Ｆ断面を示す模式図である。 図１８Ａは、第５実施形態に係る光電変換装置の平面を表す模式図である。 図１８Ｂは、図１８Ａに示す光電変換装置のＧ－Ｇ断面を示す模式図である。 図１９は、シリコン基板の裏面にｉ型非晶質半導体層が形成された状態の断面図である。 図２０は、図１９に示すｉ型非晶質半導体層の上にｐ型非晶質半導体層が形成された状態の断面図である。 図２１は、第６実施形態に係る光電変換モジュールの構成を示す概略図である。 図２２Ａは、第６実施形態による光電変換装置を備える太陽光発電システムの構成を示す概略図である。 図２２Ｂは、図２２Ａに示す太陽光発電システムの他の構成例を示す概略図である。 図２３は、図２２Ａに示す光電変換モジュールアレイの構成を示す概略図である。 図２４Ａは、第７実施形態による光電変換装置を備える太陽光発電システムの構成を示す概略図である。 図２４Ｂは、図２４Ａに示す太陽光発電システムの他の構成例を示す概略図である。
　本発明の一実施形態に係る光電変換装置は、半導体基板と、前記半導体基板の一方の面の側に形成され、第１導電型を有する第１非晶質半導体層が少なくとも１つ形成された第１非晶質半導体部と、前記半導体基板の前記一方の面の側に形成され、かつ前記半導体基板の面内方向において前記第１非晶質半導体部に隣接して形成され、前記第１導電型と異なる第２導電型を有する第２非晶質半導体層が少なくとも１つ形成された第２非晶質半導体部と、前記第１非晶質半導体部の上に、互いに離間して配置された複数の第１電極と、前記第２非晶質半導体部の上に、互いに離間して配置された複数の第２電極と、を備え、一の前記第１非晶質半導体層の上に、複数の前記第１電極が配置され、一の前記第２非晶質半導体層の上に、複数の前記第２電極が配置されている（第１の構成）。
　第１の構成によれば、基板の一方の面の側に、第１非晶質半導体部と第２非晶質半導体部が面内方向に隣接して形成され、第１非晶質半導体部と第２非晶質半導体部は、少なくとも１つの第１非晶質半導体層と第２非晶質半導体層がそれぞれ形成されている。第１非晶質半導体部の上には、複数の第１電極が互いに離間して配置され、第２非晶質半導体部の上には、複数の第２電極が互いに離間して配置されている。一の第１非晶質半導体層の上には複数の第１電極が配置され、一の第２非晶質半導体層の上には複数の第２電極が配置されている。そのため、一の第１非晶質半導体層と、一の第２非晶質半導体層において、第１電極と第１電極の間や、第２電極と第２電極の間の電極間領域が形成される。電極間領域によって、第１電極と第２電極の自重による応力やこれら電極の内部応力が小さくなるため、電極の応力による半導体基板の反りや撓みを抑制することができる。
　第２の構成に係る光電変換装置は、第１の構成において、前記第１非晶質半導体部は、互いに離間して配置された複数の第１非晶質半導体層が形成され、前記複数の第１非晶質半導体層のそれぞれの上に、少なくとも１つの前記第１電極が配置され、前記第２非晶質半導体部は、互いに離間して配置された複数の第２非晶質半導体層が形成され、前記複数の第２非晶質半導体層のそれぞれの上に、少なくとも１つの前記第２電極が配置されていることとしてもよい。
　第２の構成によれば、第１非晶質半導体部は複数の第１非晶質半導体層が離間して形成され、第２非晶質半導体部は複数の第２非晶質半導体層が離間して形成されている。そのため、第１非晶質半導体層と第２非晶質半導体層が一つながりに形成される場合と比べ、第１非晶質半導体層と第２非晶質半導体層の応力による半導体基板の反りや撓みが抑制される。
　また、第３の構成に係る光電変換装置は、第１の構成において、前記第１非晶質半導体部、及び前記第２非晶質半導体部の少なくとも一方の半導体部は、当該半導体部における第１非晶質半導体層又は第２非晶質半導体層の半導体層において、前記面内方向に沿って形成された第１の溝状部を少なくとも１つ有し、前記第１の溝状部を挟んで隣接する前記半導体層の上面のそれぞれの上に、少なくとも１つの前記第１電極又は前記第２電極が配置されていることとしてもよい。
　第３の構成によれば、第１非晶質半導体部と第２非晶質半導体部の少なくとも一方の半導体部における半導体層に第１の溝状部が形成されている。これにより、第１の溝状部における半導体層の膜厚は第１の溝状部以外の領域と比べて薄くなり、当該半導体層の応力が緩和され、当該半導体層の応力による半導体基板の反りや撓みが軽減される。また、第１の溝状部における半導体層の膜厚は薄くなるため、この部分におけるドーパント濃度は他の領域よりも高くなる。その結果、当該半導体層の導電性が高くなり、当該半導体層の第１の溝状部において発生したキャリアの収集効率を向上させることができる。
　また、第４の構成に係る光電変換装置は、第３の構成において、さらに、前記半導体基板の前記一方の面と、前記第１非晶質半導体部及び前記第２非晶質半導体部との間に形成された真性非晶質半導体層を備え、前記真性非晶質半導体層は、前記第１の溝状部に対応する位置に第２の溝状部を有することとしてもよい。
　第４の構成によれば、真性非晶質半導体層において第１の溝状部に対応する位置に第２の溝状部が形成されている。そのため、真性非晶質半導体層において第２の溝状部が設けられていない場合と比べ、半導体基板の一方の面上の第２の溝状部における膜厚は薄くなり、真性非晶質半導体層の応力が軽減され、半導体基板にかかる応力をさらに抑制することができる。
　また、第５の構成に係る光電変換装置は、第１から第４のいずれかの構成において、隣接する前記第１電極と前記第１電極の間、又は、隣接する前記第２電極と前記第２電極の間の距離は５００μｍ以下であることとしてもよい。
　第５の構成によれば、第１非晶質半導体部の上における第１電極と第１電極の間や、第２非晶質半導体の上における第２電極と第２電極の間の電極間領域に発生するキャリアの収集効率を向上させることができる。
　第６の構成に係る光電変換装置は、第１から第５のいずれかの構成において、前記半導体基板は、前記第１導電型を有し、前記第１非晶質半導体部の上に配置される前記第１電極の数は、前記第２非晶質半導体部の上に配置される前記第２電極の数よりも多いこととしてもよい。
　第６の構成によれば、キャリアの消滅を抑制しつつ、電極の応力による半導体基板の反りや撓みを抑制することができる。
　第７の構成に係る光電変換装置は、第１から第６のいずれかの構成において、前記第１非晶質半導体層及び前記第２非晶質半導体層の少なくとも一方の半導体層、又は、前記第１電極及び前記第２電極の少なくとも一方の電極における、前記複数の第１電極又は前記複数の第２電極の配列方向の長さは、前記配列方向に直交する方向の長さの３００倍以下であることとしてもよい。
　第７の構成によれば、半導体基板にかかる応力を緩和し、半導体基板の反りや撓みを抑制することができる。
　以下、図面を参照し、本発明の光電変換装置の実施の形態を詳しく説明する。本明細書において、光電変換装置は、光電変換素子、光電変換素子を用いた光電変換モジュール、光電変換モジュールを備えた太陽電池発電システム、を含む。図中同一または相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。
　＜第１実施形態＞
　図１は、本発明の第１実施形態に係る光電変換装置の平面を示す模式図である。また、図２は、図１に示す光電変換装置１のＡ－Ａ断面を示す模式図である。
　図１、図２に示すように、光電変換装置１は、シリコン基板１０１、ｉ型非晶質シリコン層１０２ｉ、ｎ型非晶質半導体部１０２ｎ、ｐ型非晶質半導体部１０２ｐ、電極１０３、反射防止膜１０４を備える。
　シリコン基板１０１は、例えば、ｎ型の単結晶シリコン基板である。シリコン基板１０１の厚さは、例えば、１００～１５０μｍである。
　図２に示すように、シリコン基板１０１の一方（Ｚ軸負方向側）の面を覆うように反射防止膜１０４が形成されている。反射防止膜１０４は、例えば、厚さ２０ｎｍ程度の酸化シリコン膜と、厚さ６０ｎｍ程度の窒化シリコン膜をこの順に積層したものである。反射防止膜１０４は、シリコン基板１０１の表面反射率を低下させ、短絡電流を増加させる。以下の説明において、反射防止膜１０４が形成された面を受光面と称し、他方（Ｚ軸正方向側）の面を裏面と称する。
　また、シリコン基板１０１の裏面には，ｉ型非晶質半導体層１０２ｉが形成されている。ｉ型非晶質半導体層１０２ｉは、実質的に真性で、水素を含有する非晶質半導体の膜である。ｉ型非晶質半導体層１０２ｉは、例えば、ｉ型非晶質シリコン、ｉ型非晶質シリコンゲルマニウム、ｉ型非晶質ゲルマニウム、ｉ型非晶質シリコンカーバイド、ｉ型非晶質シリコンナイトライド、ｉ型非晶質シリコンオキサイド、ｉ型非晶質シリコンカーボンオキサイド等からなる。ｉ型非晶質半導体層１０２ｉの厚さは、例えば、１０ｎｍ以下である。ｉ型非晶質半導体層１０２ｉの膜厚が１０ｎｍよりも薄くなるとパッシベーション性は低下するが、ｉ型非晶質半導体層１０２ｉの膜厚を厚くすると直列抵抗成分が高くなる。そのため、パッシベーション性及び直列抵抗成分を考慮すると、ｉ型非晶質半導体層１０２ｉの膜厚は１０ｎｍ以下が望ましい。
　ｉ型非晶質半導体層１０２ｉの上には、ｐ型非晶質半導体部１０２ｐとｎ型非晶質半導体部１０２ｎが形成されている。図１に示すように、ｐ型非晶質半導体部１０２ｐとｎ型非晶質半導体部１０２ｎは、シリコン基板１０１上において、Ｙ軸方向に交互に配置されている。
　図１に示すように、ｐ型非晶質半導体部１０２ｐには、略長方形の形状を有する３つのｐ型非晶質半導体層１０２０ｐが形成されている。また、ｎ型非晶質半導体部１０２ｎには、略長方形の形状を有する４つのｎ型非晶質半導体層１０２０ｎが形成されている。なお、ｐ型非晶質半導体部１０２とｎ型非晶質半導体部１０２ｎは、少なくとも１つのｐ型非晶質半導体層１０２０ｐとｎ型非晶質半導体層１０２０ｎがそれぞれ形成されていればよく、ｐ型非晶質半導体層１０２０ｐとｎ型非晶質半導体層１０２０ｎの数はこれに限られない。
　図１に示すように、シリコン基板１０１上において、３つのｐ型非晶質半導体層１０２０ｐと４つのｎ型非晶質半導体層１０２０ｎはそれぞれ、Ｘ軸方向に離間して配置されている。また、隣接するｎ型非晶質半導体層１０２０ｎとｎ型非晶質半導体層１０２０ｎの間の位置と、隣接するｐ型非晶質半導体層１０２０ｐとｐ型非晶質半導体層１０２０ｐの間の位置とがＸ軸方向においてずれている。この例において、隣接するｎ型非晶質半導体層１０２０ｎの間の距離と、隣接するｐ型非晶質半導体層１０２０ｐの間の距離はそれぞれ約２ｍｍ以下であり、シリコン基板１０１で発生するキャリア（電子及び正孔）の拡散長（例えば約２ｍｍ）よりも短い。よって、このように構成することにより、キャリアの再結合が抑制され、キャリアの収集効率を向上させることができる。
　ｎ型非晶質半導体層１０２０ｎは、水素を含有するｎ型の非晶質半導体層である。ｎ型非晶質半導体層１０２０ｎは、例えばリン（Ｐ）を不純物として含有する、ｎ型非晶質シリコン、ｎ型非晶質シリコンゲルマニウム、ｎ型非晶質ゲルマニウム、ｎ型非晶質シリコンカーバイド、ｎ型非晶質シリコンナイトライド、ｎ型非晶質シリコンオキサイド、ｎ型非晶質シリコンオキシナイトライド、ｎ型非晶質シリコンカーボンオキサイド等であってもよい。ｎ型非晶質半導体層１０２０ｎの厚さは、例えば、５～２０ｎｍである。
　ｐ型非晶質半導体層１０２０ｐは、水素を含有するｐ型の非晶質半導体層である。ｐ型非晶質半導体層１０２０ｐは、例えばボロン（Ｂ）を不純物として含有する、ｐ型非晶質シリコン、ｐ型非晶質シリコンゲルマニウム、ｐ型非晶質ゲルマニウム、ｐ型非晶質シリコンカーバイド、ｐ型非晶質シリコンナイトライド、ｐ型非晶質シリコンオキサイド、ｐ型非晶質シリコンオキシナイトライド、ｐ型非晶質シリコンカーボンオキサイド等であってもよい。ｐ型非晶質半導体層１０２０ｐの厚さは、例えば、５～２０ｎｍである。
　なお、本明細書において、非晶質半導体には、微結晶相が含まれても良いものとする。微結晶相は、平均粒子径が１～５０ｎｍである結晶を含む。
　そして、図１及び図２に示すように、ｐ型非晶質半導体層１０２０ｐとｎ型非晶質半導体層１０２０ｎのそれぞれの上には、略長方形の形状を有する電極１０３が形成されている。以下、ｐ型非晶質半導体層１０２ｐの上に形成された電極１０３と、ｎ型非晶質半導体層１０２ｎの上に形成された電極１０３とを区別するときは、ｐ型電極１０３ｐ及びｎ型電極１０３ｎと表す。
　本実施形態では、一のｐ型非晶質半導体部１０２ｐの上に配置されるｐ型電極１０３ｐの数が、当該ｐ型非晶質半導体部１０２ｐにおけるｐ型非晶質半導体層１０２０ｐの数以上になるように、各ｐ型非晶質半導体層１０２０ｐの上に、ｐ型電極１０３ｐが配置されている。
　また、同様に、一のｎ型非晶質半導体部１０２ｎの上に配置されるｎ型電極１０３ｎの数が、当該ｎ型非晶質半導体部１０２ｎにおけるｎ型非晶質半導体層１０２０ｎの数以上になるように、各ｎ型非晶質半導体層１０２０ｎの上に、ｎ型電極１０３ｎが配置されている。
　つまり、図１の例では、一のｐ型非晶質半導体部１０２ｐにおける３つのｐ型非晶質半導体層１０２０ｐのそれぞれの上には、ｐ型電極１０３ｐが２つずつ設けられ、ｐ型非晶質半導体層１０２０ｐの数以上のｐ型電極１０３ｐが配置されている。また、一のｎ型非晶質半導体部１０２ｎにおける４つのｎ型非晶質半導体層１０２０ｎのそれぞれの上には、ｎ型電極１０３ｎが１又は２つ設けられ、ｎ型非晶質半導体層１０２０ｎの数以上のｎ型電極１０３ｎが配置されている。
　このように構成することで、ｐ型非晶質半導体部１０２ｐの上には、ｐ型電極１０３ｐとｐ型電極１０３ｐの間の電極間領域が５つ形成され、ｎ型非晶質半導体部１０２ｎの上には、ｎ型電極１０３ｎとｎ型電極１０３ｎの間の電極間領域が５つ形成される。電極間領域が多く存在するほど電極１０３の自重による応力や電極１０３の内部応力を小さくすることができ、厚みが２００μｍ以下のシリコン基板１０１を用いた場合でもシリコン基板１０１の反りや撓みを抑制できる。
　また、この例では、ｐ型非晶質半導体部１０２ｐにおけるｐ型非晶質半導体層１０２０ｐが分離されて配置され、ｎ型非晶質半導体部１０２ｎのｎ型非晶質半導体層１０２０ｎが分離されて配置されている。そのため、ｐ型非晶質半導体層１０２０ｐとｐ型非晶質半導体層１０２０ｐの間の領域（以下、分離領域Ｓｐと称する）や、ｎ型非晶質半導体層１０２０ｎとｎ型非晶質半導体層１０２０ｎの間の領域（以下、分離領域Ｓｎと称する）の存在によって、シリコン基板１０１にかかるｐ型非晶質半導体層１０２０ｐ及びｎ型非晶質半導体層１０２０ｎの応力が緩和され、シリコン基板１０１の反りや撓みがさらに抑制できる。
　なお、電極１０３は、ｐ型非晶質半導体層１０２ｐ及びｎ型非晶質半導体層１０２ｎのそれぞれの上に配置されていることが好ましい。隣接するｐ型非晶質半導体部１０２ｐとｎ型非晶質半導体部１０２ｎの間のギャップ領域、分離領域Ｓｐ、及び分離領域Ｓｎに電極１０３が形成されると、これら領域において、ｉ型非晶質半導体層１０２ｉを介してｐｎ接合のリーク電流が増大するからである。
　また、図１に示すように、隣接するｎ型電極１０３ｎとｐ型電極１０３は、距離Ｌを隔てて形成されている。また、図２に示すように、一のｐ型非晶質半導体部１０２ｐの上に配置されるｐ型電極１０３ｐはそれぞれ、距離ｄ１を隔てて形成されている。また、一のｎ型非晶質半導体部１０２ｎの上に配置されるｎ型電極１０３ｎはそれぞれ、距離ｄ１を隔てて形成されている。後述する理由により、距離ｄ１は約５００μｍ以下が好ましい。
　ｎ型電極１０３ｎ、ｐ型電極１０３ｐは、例えば、Ａｇ（銀）、Ｎｉ（ニッケル）、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｓｎ（錫）、Ｐｔ（プラチナ）、Ａｕ（金）、Ｔｉ（チタン）等の金属、ＩＴＯ等の酸化物導電体膜、又はこれらの金属の合金、又はこれら金属の積層膜で構成されている。ｎ型電極１０３ｎ及びｐ型電極１０３ｐは、導電率の高い金属により構成されていることが好ましい。ｎ型電極１０３ｎ及びｐ型電極１０３ｐの厚さは、例えば５０ｎｍ～１μｍ程度である。
　本実施形態において、例えば、ｐ型非晶質半導体層１０２０ｐは、図３Ａに示す断面構造を有していてもよい。以下、この断面構造について具体的に説明する。図３Ａに示すように、ｐ型非晶質半導体層１０２０ｐは、ｐ型非晶質半導体層１０２０ｐの面内方向（幅方向）において、フラット領域ＦＴと、膜厚減少領域ＴＤとを有する。フラット領域ＦＴは、ｐ型非晶質半導体層１０２０ｐのうち、最も厚い膜厚を有し、かつ、膜厚がほぼ一定である部分からなる。
　フラット領域ＦＴの両端の点をＡ点とし、膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点をＢ点としたとき、膜厚減少領域ＴＤは、ｐ型非晶質半導体層１０２０ｐの面内方向においてＡ点からＢ点までの領域である。
　そして、膜厚減少領域ＴＤは、ｐ型非晶質半導体層１０２０ｐの面内方向においてフラット領域ＦＴの両側に配置される。
　ｐ型非晶質半導体層１０２０ｐが膜厚減少領域ＴＤを有するのは、後述するように、ｐ型非晶質半導体層１０２０ｐは、メタルマスクを用い、プラズマＣＶＤ法によって形成されるからである。膜厚減少領域ＴＤは、フラット領域ＦＴよりも薄い膜厚を有するので、膜厚減少領域ＴＤのドーパント濃度は、フラット領域ＦＴのドーパント濃度よりも高い。
　そして、電極１０３ｐは、ｐ型非晶質半導体層１０２０ｐのフラット領域ＦＴの全体と膜厚減少領域ＴＤの一部とに接して配置される。
　なお、図３Ａでは、ｐ型非晶質半導体層１０２０ｐを例示しているが、本発明の実施形態において、ｐ型非晶質半導体層１０２０ｐおよびｎ型非晶質半導体層１０２０ｎの少なくとも一方が膜厚減少領域を有していればよい。ｎ型非晶質半導体層１０２０ｎが図３Ａと同様の構造を有する場合、ｎ型電極１０３ｎは、ｎ型非晶質半導体層１０２０ｎのフラット領域ＦＴの全体と膜厚減少領域ＴＤの一部とに接して配置される。
　その結果、キャリア（正孔）がｐ型非晶質半導体層１０２０ｐを介してｐ型電極１０３ｐへ到達するときの抵抗は、ｉ型非晶質半導体層１０２ｉの面内方向において一定の膜厚を有するｐ型非晶質半導体層が形成される場合に比べ低抵抗になる。また、キャリア（電子）がｎ型非晶質半導体層１０２０ｎを介してｎ型電極１０３ｎへ到達するときの抵抗は、ｉ型非晶質半導体層１０２ｉの面内方向において一定の膜厚を有するｎ型非晶質半導体層が形成される場合に比べ低抵抗になる。従って、光電変換装置１の変換効率を向上できる。
　なお、ｐ型電極１０３ｐは、ｐ型非晶質半導体層１０２０ｐの膜厚減少領域ＴＤの全体に接していてもよく、ｎ型電極１０３ｎは、ｎ型非晶質半導体層１０２０ｎの膜厚減少領域ＴＤの全体に接していてもよい。
　また、ｐ型非晶質半導体層１０２０ｐは、図３Ａに示す断面構造に代えて、例えば、図３Ｂに示す断面構造を有していてもよい。図３Ｂを参照して、光電変換装置１は、ｐ型非晶質半導体層１０２０ｐに代えて、ｐ型非晶質半導体層１０２１ｐを備え、ｐ型電極１０３ｐに代えてｐ型電極１０３１ｐを備えていてもよい。
　ｐ型非晶質半導体層１０２１ｐにおいて、膜厚が最大である点をＣ点とし、膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点をＤ点とする。この場合、膜厚減少領域ＴＤは、ｐ型非晶質半導体層１０２１ｐの面内方向においてＣ点からＤ点までの領域である。
　そして、ｐ型非晶質半導体層１０２１ｐは、ｐ型非晶質半導体層１０２１ｐの面内方向において２つの膜厚減少領域ＴＤを有する。２つの膜厚減少領域ＴＤは、ｐ型非晶質半導体層１０２１ｐの面内方向において相互に接して配置される。
　ｐ型電極１０３１ｐは、２つの膜厚減少領域ＴＤのうち、一方の膜厚減少領域ＴＤの一部と他方の膜厚減少領域ＴＤの一部とに接して配置される。
　また、光電変換装置１は、ｎ型非晶質半導体層１０２０ｎに代えて、図３Ｂに示すｐ型非晶質半導体層１０２１ｐと同じ構造からなるｎ型非晶質半導体層を備えていてもよい。
　このように構成することにより、キャリア（正孔）がｐ型非晶質半導体層１０２１ｐを介してｐ型電極１０３１ｐへ到達するときの抵抗は、ｉ型非晶質半導体層１０２ｉの面内方向において一定の膜厚を有するｐ型非晶質半導体層が形成される場合に比べ低抵抗になる。また、キャリア（電子）がｐ型非晶質半導体層１０２１ｐと同じ構造を有するｎ型非晶質半導体層を介してｎ型電極へ到達するときの抵抗は、ｉ型非晶質半導体層１０２ｉの面内方向において一定の膜厚を有するｎ型非晶質半導体層が形成される場合に比べ低抵抗になる。従って、光電変換装置１の変換効率を向上できる。
　なお、ｐ型電極１０３１ｐは、ｐ型非晶質半導体層１０２１ｐと、ｐ型非晶質半導体層１０２１ｐと同じ構造を有するｎ型非晶質半導体層とにおいて、２つの膜厚減少領域ＴＤの全体に接して配置されていてもよい。
　また、ｐ型非晶質半導体層１０２０ｐは、図３Ａに示す断面構造に代えて、例えば、図３Ｃに示す断面構造を有していてもよい。図３Ｃを参照して、光電変換装置１は、ｐ型非晶質半導体層１０２０ｐに代えてｐ型非晶質半導体層１０２２ｐを備え、ｐ型電極１０３ｐに代えて、ｐ型電極１０３２ｐを備えていてもよい。
　ｐ型非晶質半導体層１０２２ｐにおいて、膜厚が最大である点をＥ点とし、膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点をＦ点とし、膜厚の変化率の符号が負から正に変化する点をＧ点とする。この場合、膜厚減少領域ＴＤ１は、ｐ型非晶質半導体層１０２２ｐの面内方向においてＥ点からＦ点までの領域であり、膜厚減少領域ＴＤ２は、ｐ型非晶質半導体層１０２２ｐの面内方向においてＥ点からＧ点までの領域である。
　よって、ｐ型非晶質半導体層１０２２ｐは、ｐ型非晶質半導体層１０２２ｐの面内方向において２つの膜厚減少領域ＴＤ１と２つの膜厚減少領域ＴＤ２とを有する。
　２つの膜厚減少領域ＴＤ２は、ｐ型非晶質半導体層１０２２ｐの面内方向における膜厚分布がＧ点を通る線に対して対称になるように配置される。２つの膜厚減少領域ＴＤ１は、ｐ型非晶質半導体層１０２２ｐの面内方向において２つの膜厚減少領域ＴＤ２の両側に配置される。
　ｐ型電極１０３２ｐは、２つの膜厚減少領域ＴＤ２の全体と、一方の膜厚減少領域ＴＤ１の一部と、他方の膜厚減少領域ＴＤ１の一部とに接して配置される。
　また、光電変換装置１は、ｎ型非晶質半導体層１０２０ｎに代えて、図３Ｃに示すｐ型非晶質半導体層１０２２ｐと同じ構造からなるｎ型非晶質半導体層を備えていてもよい。
　このように構成することにより、キャリア（電子）がｎ型非晶質半導体層を介してｎ型電極１０３ｎへ到達するときの抵抗は、ｉ型非晶質半導体層１０２ｉの面内方向において一定の膜厚を有するｎ型非晶質半導体層が形成される場合に比べ低抵抗になる。また、キャリア（正孔）がｐ型非晶質半導体層１０２２ｐを介してｐ型電極１０３２ｐへ到達するときの抵抗は、ｉ型非晶質半導体層１０２ｉの面内方向において一定の膜厚を有するｎ型非晶質半導体層が形成される場合に比べ低抵抗になる。従って、光電変換装置１の変換効率を向上できる。
　なお、ｐ型電極１０３２ｐは、ｐ型非晶質半導体層１０２２ｐと、ｐ型非晶質半導体層１０２２ｐと同じ構造を有するｎ型非晶質半導体層とにおいて、２つの膜厚減少領域ＴＤ１の全体と、２つの膜厚減少領域ＴＤ２の全体とに接して配置されていてもよい。
　このように、光電変換装置１は、膜厚減少領域ＴＤ（ＴＤ１，ＴＤ２）を有するｐ型非晶質半導体層およびｎ型非晶質半導体層を備える。そして、この発明の実施の形態においては、膜厚減少領域は、膜厚減少領域ＴＤ，ＴＤ１，ＴＤ２のいずれかからなる。
　従って、ｐ型非晶質半導体層またはｎ型非晶質半導体層の膜厚が最大である点を第１の点とし、ｐ型非晶質半導体層またはｎ型非晶質半導体層の面内方向において、膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点、または膜厚の変化率の符号が負から正に変化する点を第２の点としたとき、膜厚減少領域は、ｐ型非晶質半導体層またはｎ型非晶質半導体層の面内方向において、第１の点から第２の点までの領域である。
　上記の例では、シリコン基板１０１の表面が平坦である場合について説明したが、実際には、シリコン基板１０１には、ダメージ層を除去するために行うエッチングの影響等によって、テクスチャが形成されていない面にも１μｍ程度の凹凸が存在する場合がある。ここで、シリコン基板１０１の表面に凹凸がある場合の非晶質半導体層の膜厚の測定方法について説明する。
　表面に凹凸が形成されているシリコン基板１０１上に、ｉ型非晶質半導体層１０２ｉを形成し、ｉ型非晶質半導体層１０２ｉの上に膜厚減少領域を有するｎ型非晶質半導体層１０２０ｎ又はｐ型非晶質半導体層１０２０ｐを形成する。そして、走査電子顕微鏡（ＳＥＭ）又は透過電子顕微鏡（ＴＥＭ）を用いて、そのシリコン基板１０１の断面写真を撮影する。撮影結果から、ｉ型非晶質半導体層１０２ｉとシリコン基板１０１との界面を容易に確認することができる。図３Ｄの（ａ）は、ｉ型非晶質半導体層１０２ｉとシリコン基板１０１の表面との界面Ｓからｎ型非晶質半導体層１０２０ｎ又はｐ型非晶質半導体層１０２０ｐの表面までの膜厚ｈを測定した結果を表す模式図である。図３Ｄの（ａ）に示す各膜厚ｈをプロットし直すことにより、図３Ｄの（ａ）に示す各膜厚ｈを、図３Ｄの（ｂ）に示すように表すことができる。つまり、シリコン基板１０１の表面が略平坦なものとして非晶質半導体層（ｎ型非晶質半導体層、ｐ型非晶質半導体層）の膜厚を特定できる。
　また、シリコン基板１０１の両面にテクスチャが形成されている基板を用いた場合においても、上記と同様の方法でテクスチャ上の膜厚を測定してプロットし直すことで、膜厚減少領域を判断することができる。
　なお、シリコンウェハーのテクスチャ構造が形成されていない面は、最大で２μｍ程度の高低差を有するが、テクスチャ構造が形成された面（最大で数１０μｍの高低差）に比べると、高低差が非常に小さく、ほぼフラットである。
　従って、後述する配線シート等の外部配線とのコンタクトのし易さ、および電極１０３間の短絡の生じ難さを考慮すると、ｉ型非晶質半導体層１０２ｉ、ｎ型非晶質半導体層１０２０ｎおよびｐ型非晶質半導体層１０２０ｐ等は、本来、比較的フラットである裏面（テクスチャ構造が形成されていない面）上に形成されるのが好ましい。しかし、入射光を効率よくシリコン基板１０１に閉じ込めるためには、シリコン基板１０１の裏面にテクスチャが形成されることが好ましく、更に、シリコン基板１０１の裏面にテクスチャ構造を有することで、シリコン基板１０１の表面積が増加し（１．７倍程度）、コンタクト抵抗を下げることができる。また、シリコン基板１０１の片面にだけテクスチャ構造を有する場合には、異方性エッチングを行う際、テクスチャを形成しない面を保護する工程が必要となる。一方、シリコン基板１０１の両面にテクスチャ構造を形成する場合には、シリコン基板１０１の両面を保護する必要がないので、プロセス工数を低減することができる。
　次に光電変換装置１のモジュール化を行う場合の構成について説明する。光電変換装置１をモジュール化する際、光電変換装置１を外部配線回路（以下、配線シート）と電気的に接続する。図４は、本実施形態における配線シートの一部を拡大した模式図である。
　配線シート３００は、絶縁性基板３０１の上に、ｎ型用配線材３０２ｎと、ｐ型用配線材３０２ｐとが形成されている。
　絶縁性基板３０１は、絶縁性の材料であればよく、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリフェニレンサルファイド（ＰＰＳ）、ポリビニルフルオライド（ＰＶＦ）、ポリイミド等を用いてもよい。絶縁性基板３０１の膜厚は特に限定されないが、２５μｍ以上、１５０μｍ以下程度が好ましい。また、絶縁性基板３０１は、１層構造でもよいし、２層以上の多層構造であってもよい。
　ｎ型用配線材３０２ｎと、ｐ型用配線材３０２ｐは、櫛歯形状を有し、所定の間隔を隔てて交互に配置されている。光電変換装置１の裏面に形成されたｎ型電極１０３ｎとｐ型電極１０３ｐは、それぞれ、ｎ型用配線材３０２ｎ、ｐ型用配線材３０２ｐと接合される。絶縁性基板３０１の表面には、接続用配線（図示略）が形成されている。接続用配線によって、隣接する光電変換装置１のｎ型用配線材３０２ｎとｐ型用配線材３０２ｐとが電気的に接続され、配線シート３００上の隣接する光電変換装置１は互いに電気的に接続されている。これにより、光電変換装置１の受光面に光が入射することによって発生した電流を、ｐ型用配線材３０２ｐ、及びｎ型用配線材３０２ｎを介して外部に取り出すことができる。
　ｎ型用配線材３０２ｎと、ｐ型用配線材３０２ｐは、導電性の材料で構成されていればよく、例えば、Ｃｕ、Ａｌ、Ａｇ等のいずれかの金属でもよいし、又はこれらいずれかの金属を主成分とする合金等であってもよい。
　ｎ型用配線材３０２ｎと、ｐ型用配線材３０２ｐの膜厚は特に限定されないが、例えば、１０μｍ以上、１００μｍ以下が好ましい。ｎ型用配線材３０２ｎと、ｐ型用配線材３０２ｐの膜厚が１０μｍよりも薄くなると配線抵抗が高くなることがある。また、１００μｍよりも厚くなると、ｎ型用配線材３０２ｎ及びｐ型用配線材３０２ｐと光電変換装置１とを貼り合せる際に熱をかける必要がある。その結果、１００μｍよりも厚くなるとｎ型用配線材３０２ｎ及びｐ型用配線材３０２ｐと、光電変換装置１のシリコン基板１０１の熱膨張係数の違いなどにより、配線シート３００の反りが大きくなるため、ｎ型用配線材３０２ｎ及びｐ型用配線材３０２ｐの膜厚は１００μｍ以下がより好ましい。
　また、ｎ型用配線材３０２ｎ及びｐ型用配線材３０２ｐの表面の一部には、ニッケル、金、白金、パラジウム、銀、錫、インジウム、ＩＴＯなどの導電性材料が形成されていてもよい。このように構成することで、ｎ型用配線材３０２ｎ及びｐ型用配線材３０２ｐと光電変換装置１のｎ型電極１０３ｎ及びｐ型電極１０３ｐとの電気的接続が良好となり、ｎ型用配線材３０２ｎ及びｐ型用配線材３０２ｐの耐候性が向上する。ｎ型用配線材３０２ｎ及びｐ型用配線材３０２ｐは、１層構造でもよいし、２層以上の多層構造であってもよい。
　ここで、上述した電極１０３間の距離ｄ１が５００μｍ以下であることが好ましい理由を具体的に説明する。
　図５Ａの（ａ）は、図５Ａの（ｂ）に示すように、ｐ型電極１０３ｐ間の距離ｄ１が３００μｍと５００μｍの光電変換装置のＸ軸方向に沿ってレーザー光を照射し、それぞれの光電変換装置に生じるレーザー光線誘起電流（ＬＢＩＣ：Laser Beam Induced Current）を測定した結果を示す図である。以下、距離ｄ１＝３００μｍの光電変換装置を光電変換装置Ａ、距離ｄ１＝５００μｍの光電変換装置を光電変換装置Ｂとする。
　図５Ａの（ａ）の実線は、光電変換装置Ｂの測定結果を示し、破線は、光電変換装置Ａの測定結果を示している。図５Ａの（ａ）の横軸は、光電変換装置Ａ、Ｂの断面のＸ軸方向の位置を示している。また、縦軸は、光電変換装置Ａ、Ｂにおけるｐ型電極１０３ｐが形成されている領域のｐ型非晶質半導体層１０２０ｐで生じた電流を１００％とし、光電変換装置Ａ、Ｂのそれぞれの電極間領域Ｄｐａ、Ｄｐｂにおける電流を規格化した値（％）を示している。
　図５Ａの（ａ）における実線及び破線で示すように、電極間領域Ｄｐａ、Ｄｐｂでは、生成された電流が減少していることが分かる。特に、ｐ型電極１０３ｐから離れるほど、電極間領域Ｄｐａ、Ｄｐｂにおける生成電流は小さくなっている。光電変換装置Ｂの場合、ｐ型電極１０３ｐとｐ型電極１０３ｐの間の略中間の位置における生成電流は約７０％近くまで減少している。また、光電変換装置Ａの場合には、ｐ型電極１０３ｐとｐ型電極１０３ｐの間の略中間の位置における生成電流は約８０％近くまで減少している。つまり、電極間領域Ｄｐａ、Ｄｐｂにおける生成電流の減少率は、ｐ型電極１０３ｐからの距離に比例する。
　ｐ型非晶質半導体層１０２０ｐにおいてｐ型電極１０３ｐが形成されている領域と、ｐ型電極１０３ｐが形成されていない領域は、それぞれ、レーザー光が照射されたときは同等の電流が生成される。しかしながら、電極間領域Ｄｐでは、生成されたキャリアがｐ型電極１０３ｐに到達するまでに消滅する割合が大きく、生成したキャリアの収集割合が減少し、電極間領域Ｄｐにおいて生成電流が減少するものと考えられる。
　図５Ｂは、図５Ａとは別に、２００μｍ～７００μｍの間で距離ｄ１を変えた光電変換装置を作製し、各光電変換装置にレーザー光を照射して上記と同様に生成電流を測定した結果を示している。ここでの光電変換装置は、ｐ型非晶質半導体層１０２０ｐのＸ軸方向の長さが約３０ｍｍ、ｐ型電極１０３ｐのＸ軸方向の長さが約５ｍｍである。図５Ｂでは、距離ｄ１が５００μｍの光電変換装置で、Ｘ軸方向の長さが３０ｍｍのｐ型非晶質半導体層１０２０ｐにおける生成電流の合計を１００％とし、他の光電変換装置のＸ軸方向の長さ３０ｍｍのｐ型非晶質半導体層１０２０ｐの生成電流の合計を規格化している。
　図５Ｂに示す電流値から、距離ｄ１が小さくなるほど、ｐ型非晶質半導体層１０２０ｐ上のｐ型電極１０３ｐが占める面積が増加し、電極間領域Ｄｐにおける生成キャリアが収集されやすくなることが分かる。また、図５Ｂに示すように、距離ｄ１＝５００μｍを境に、距離ｄ１が５００μｍよりも小さい場合の生成電流の減少率よりも、距離ｄ１が５００μｍよりも大きい場合の生成電流の減少率が大きくなっている。つまり、距離ｄ１＝５００μｍは、生成電流の減少率が変化する変曲点であり、距離ｄ１が５００μｍ以下では、距離ｄ１が５００μｍより大きい場合よりも生成キャリアが消滅する割合が小さくなる。従って、距離ｄ１を５００μｍ以下にすることで生成キャリアの消滅を低減することができ、変換効率を向上させることができる。より好ましくは、距離ｄ１を４００μｍ以下にすることで、さらに多くのキャリアを収集することが可能となる。
　次に、図６Ａ～６Ｆを参照し、光電変換装置１の製造方法の一例について説明する。
　まず、バルクのシリコンから１００～３００μｍの厚さのウェハを切り出し、ウェハ表面のダメージ層を除去するためのエッチングと、厚さを調整するためのエッチングとを行う。これらのエッチングされたウェハの片面に保護膜を形成する。保護膜は、例えば、酸化シリコン、窒化シリコン等からなる。保護膜が形成されたウェハを、ＮａＯＨ、ＫＯＨ等のアルカリ溶液（例えば、ＫＯＨ：１～５ｗｔ％、イソプロピルアルコール：１～１０ｗｔ％の水溶液）を用いてウェットエッチングを行う。このとき、異方性エッチングによって、保護膜が形成されていない面１０１ａにテクスチャ構造が形成される。エッチング後に保護膜を除去することにより、図６Ａに示すシリコン基板１０１が生成される。
　続いて、図６Ｂに示すように、シリコン基板１０１の受光面１０１ａに、反射防止膜１０４を形成する。以下、反射防止膜１０４は、酸化シリコン膜と窒化シリコン膜とを積層した積層構造である場合について説明する。
　この場合、まず、シリコン基板１０１の表面を熱酸化させ、受光面１０１ａに酸化膜を形成する。その後、受光面１０１ａの酸化膜の上に窒化シリコン膜を形成することにより反射防止膜１０４を形成する。シリコン基板１０１の酸化は、ウェット処理および熱酸化処理のいずれを用いてもよい。ウェット処理の場合、例えば、シリコン基板１０１を過酸化水素、硝酸、又はオゾン水等に浸漬し、その後、ドライ雰囲気で８００～１０００℃に加熱する。また、熱酸化処理の場合には、例えば、シリコン基板１０１を酸素又は水蒸気の雰囲気で９００～１０００℃に加熱する。窒化シリコン膜の形成は、スパッタ法、ＥＢ（Electron Beam）蒸着法、ＴＥＯＳ（TetraEthOxySilane）法等によって行うことができる。なお、シリコン基板１０１と窒化シリコン膜の間に、ｉ型非晶質半導体層１０２ｉ及びｎ型非晶質半導体層１０２０ｎを順次形成して挟んでもよいが、この場合には、低温プロセスでスパッタ処理を行う。
　次に、シリコン基板１０１の受光面１０１ａと反対側の裏面に、ｉ型非晶質半導体層１０２ｉを形成する。ｉ型非晶質半導体層１０２ｉの成膜は、例えば、プラズマＣＶＤ（Plasma Chemical Vapor Deposition）法を用いて行う。この場合、プラズマＣＶＤ装置が備える反応室に導入される反応ガスは、シランガス、水素ガスである。そして、例えば、シリコン基板１０１の温度を１３０～２１０℃、水素ガス流量を０～１００ｓｃｃｍ、シランガス（ＳｉＨ4）流量を約４０ｓｃｃｍ、反応室内の圧力を４０～１２０Ｐａ、高周波（１３．５６ＭＨｚ）電力密度を５～１５ｍＷ／ｃｍ2とする条件を用いて成膜してもよい。これにより、図６Ｃに示すように、シリコン基板１０１の裏面全体に、ｉ型非晶質半導体層１０２ｉが形成される。
　続いて、ｉ型非晶質半導体層１０２ｉの上に、図７に示すメタルマスク５００を配置し、ｐ型非晶質半導体層１０２０ｐを形成する。メタルマスク５００は、ｐ型非晶質半導体層１０２０ｐを形成するための複数の開口部５０１を有する。図７に示すように、複数の開口部５０１は、Ｘ軸方向に離間して配置されるとともに、Ｙ軸方向に一定の間隔を隔てて配置されている。Ｙ軸方向に隣接する開口部５０１と開口部５０１の間隔ＧＡは、約２ｍｍ以下である。
　シリコン基板１０１で発生するキャリア（電子及び正孔）の拡散長は２ｍｍ程度である。ｐ型非晶質半導体部１０２ｐの間隔ＧＡがキャリア（電子及び正孔）の拡散長（約２ｍｍ）より大きければ、ｐ型非晶質半導体部１０２ｐとｐ型非晶質半導体部１０２ｐの間でキャリアが消滅し、光電変換効率が低下する。本実施形態では、間隔ＧＡが２ｍｍ以下であるため、キャリアを消滅させず、光電変換効率を向上させることができる。
　メタルマスク５００は、ステンレス鋼、銅、ニッケル、ニッケルを含む合金（例えば、ＳＵＳ４３０、４２アロイ、又はインバー材等）、モリブデン等の金属で構成されていてもよい。上記メタルマスク５００に代えて、ガラス、セラミック（アルミナ、ジルコニア等）、有機フィルム等で構成されたマスクを用いてもよい。また、シリコン基板をエッチングしたマスクを用いてもよい。また、メタルマスク５００の厚さは、例えば５０μｍ～３００μｍ程度が好ましい。この場合、メタルマスク５００が磁力で曲がったり、浮いたりしにくい。
　シリコン基板１０１の熱膨張係数と、原料コストとを考慮するとメタルマスク５００は４２アロイがより好ましい。メタルマスク５００の厚さに関し、製造コストを考慮すると、メタルマスク５００を１回で使い捨てることは問題となる。メタルマスク５００を何度も使用することによって生産のランニングコストを抑制することができるため、メタルマスク５００を再生して多数回使用することが好ましい。この場合、メタルマスク５００に付着する成膜物を、弗酸やＮａＯＨを用いて除去する。
　ｐ型非晶質半導体層１０２０ｐは、例えばプラズマＣＶＤ法を用いて形成される。プラズマＣＶＤ装置が備える反応室に導入される反応ガスは、シランガス、水素ガス、及び水素希釈されたジボランガス（ジボラン濃度は例えば約２％）である。この場合、水素ガス流量を０～１００ｓｃｃｍ、シランガス流量を４０ｓｃｃｍ、ジボランガス流量を４０ｓｃｃｍ、シリコン基板１０１の温度を１５０～２１０℃とし、反応室内の圧力を４０～１２０Ｐａ、高周波電力密度を５～１５ｍＷ／ｃｍ2とする条件を用いて成膜してもよい。これにより、図６Ｃに示すように、ｉ型非晶質半導体層１０２ｉの上に、ボロン（Ｂ）がドープされたｐ型非晶質半導体層１０２０ｐがＹ軸方向に離間して形成される。なお、ｐ型非晶質半導体層１０２０ｐは、Ｘ軸方向にも離間して形成される。
　次に、図６Ｄに示すように、ｉ型非晶質半導体層１０２ｉの上に、ｎ型非晶質半導体層１０２０ｎを形成する。ｎ型非晶質半導体層１０２０ｎは、図８に示すメタルマスク６００を半導体基板１０１の裏面側に配置し、例えば、プラズマＣＶＤ法を用いて形成される。メタルマスク６００は、ｎ型非晶質半導体層１０２０ｎを形成するための複数の開口部６０１を有する。図８に示すように、複数の開口部６０１は、Ｘ軸方向に離間して配置されるとともに、Ｙ軸方向に一定の間隔を隔てて配置されている。Ｙ軸方向に隣接する開口部６０１の間隔ＧＢは、約５００～１５００μｍである。メタルマスク６００は、上述したメタルマスク５００と同様の材料及び厚さを有するものとしてもよい。
　ｎ型非晶質半導体層１０２０ｎは、例えば、プラズマＣＶＤを用いて形成される。プラズマＣＶＤ装置が備える反応室に導入される反応ガスは、シランガス、水素ガス、及び水素で希釈されたホスフィンガス（ホスフィン濃度は例えば１％）である。この場合、シリコン基板１０１の温度を例えば約１７０℃、水素ガス流量を０～１００ｓｃｃｍ、シランガス流量を約４０ｓｃｃｍ、ホスフィンガス流量を約４０ｓｃｃｍ、反応室内の圧力を約４０Ｐａ、高周波電力密度を約８．３３ｍＷ／ｃｍ2とする条件を用いて成膜してもよい。これにより、図６Ｄに示すように、リンがドープされたｎ型非晶質半導体層１０２０ｎがＸ軸方向及びＹ軸方向に離間して形成される。
　ｎ型非晶質半導体層１０２０ｎとｐ型非晶質半導体層１０２０ｐは、重ならなくてもよいし、ｎ型非晶質半導体層１０２０ｎとｐ型非晶質半導体層１０２０ｐの一部が重なってもよい。ｎ型非晶質半導体層１０２０ｎとｐ型非晶質半導体層１０２０ｐとが重ならない場合、図６Ｄに示すように、ｐ型非晶質半導体層１０２０ｐとｎ型非晶質半導体層１０２０ｎは、間隔Ｋを隔てて形成される。ｐ型非晶質半導体層１０２０ｐとｎ型非晶質半導体層１０２０ｎの間の領域は、ｉ型非晶質半導体層１０２ｉによってパッシベーションされているため、シリコン基板１０１中で発生したキャリアが殆ど消滅しない。
　一方、ｎ型非晶質半導体層１０２０ｎとｐ型非晶質半導体層１０２０ｐとが一部重なる場合、ｐ型非晶質半導体層１０２０ｐとｎ型非晶質半導体層１０２０ｎとの間に、これら半導体層が一部重なるオーバーラップ領域が形成される。しかしながら、ｐ型非晶質半導体層１０２０ｐとｎ型非晶質半導体層１０２０ｎは導電率が低いため、ｐ型非晶質半導体層１０２０ｐとｎ型非晶質半導体層１０２０ｎとの間で電流は流れず、ｐｎ接合の短絡は生じない。
　次に、ｎ型非晶質半導体層１０２０ｎの形成後、図６Ｅに示すように、ｐ型非晶質半導体層１０２０ｐ及びｎ型非晶質半導体層１０２０ｎの上に、ｐ型電極１０３ｐとｎ型電極１０３ｎをそれぞれ形成する。
　ｐ型電極１０３ｐとｎ型電極１０３ｎは、シリコン基板１０１の上に、図９に示すメタルマスク７００を配置し、例えば、蒸着法やスパッタ法によって形成される。メタルマスク７００は、ｎ型電極１０３ｎを形成するための複数の開口部７０１ｎと、ｐ型電極１０３ｐを形成するための複数の開口部７０１ｐとを有する。開口部７０１ｐ，７０１ｎは、長辺ＷＬは５ｍｍ～４０ｍｍの長さを有し、短辺ＷＣは０．３ｍｍ～２ｍｍの長さを有する。短辺ＷＣ方向に隣接する電極１０３と電極１０３の間隔ＧＣ１、つまり、ｐ型電極１０３ｐとｎ型電極１０３ｎのギャップ幅Ｌは、約１００～３００μｍである。
　ｎ型電極１０３ｎ及びｐ型電極１０３ｐの膜厚は、５０ｎｍ～１μｍが好ましく、５０ｎｍ～５００ｎｍがさらに好ましい。電極１０３が厚くなるとシリコン基板１０１にかかる応力が強くなり、シリコン基板１０１の反りの原因となるからである。これにより、光電変換装置１が形成される。
　メタルマスク７００は、上述のメタルマスク５００と同様、金属、セラミック、ガラス、有機物等の材料が用いられる。メタルマスク７００に用いられる材料や加工方法によって、メタルマスク７００を用いて形成された電極１０３の端部は、メタルマスク７００の開口部７０１ｐ、７０１ｎのように角張った形状になりにくく、以下に示す形状となる場合がある。
　図１０Ａ～図１０Ｃは、メタルマスク７００を用いてｐ型非晶質半導体層１０２０ｐ又はｎ型非晶質半導体層１０２０ｎの上に形成された電極１０３を上から見た模式図である。図１０Ａに例示する電極１０３の端部は、電極１０３の外側に向かって円弧状に突出するように形成され、丸みを帯びた形状を有する。また、図１０Ｂに例示する電極１０３の端部は、電極１０３の内側に向かって円弧状に凹んだ形状を有する。また、図１０Ｃに例示する電極１０３の端部は、電極１０３の外側に向かって尖った形状を有する。図１０Ａ～１０Ｃの場合、隣接する電極１０３の端部の破線枠で示す先端の間の長さが電極間の距離ｄ１となる。このように２つの電極１０３の間を結ぶ最短距離を電極間距離ｄ１とする。
　なお、メタルマスク５００、６００、７００を用いて、ｐ型非晶質半導体層１０２０ｐ、ｎ型非晶質半導体層１０２０ｎ、電極１０３を形成する際、磁石を用いてメタルマスクをシリコン基板１０１に密着させる。磁石による磁場が強すぎるとメタルマスクが撓み、ｐ型非晶質半導体層１０２０ｐ、ｎ型非晶質半導体層１０２０ｎ、電極１０３を所望する形状に形成することが難しい。
　図１１は、磁石による磁場の強さと、メタルマスクの開口部の長辺と短辺の長さの比（アスペクト比）と、メタルマスクの撓み量の関係とを示す図である。なお、この例では、材料に４２アロイを用い、３００μｍの厚みを有するメタルマスクを用いている。
　図１１における曲線Ｊは、横軸の各磁場の強さで、縦軸の各アスペクト比を有するメタルマスクをシリコン基板１０１に配置する際、シリコン基板１０１における所定位置を基準として１０μｍの範囲内に配置できるか否かの境界を示している。曲線Ｊより右又は上側の領域Ａは、メタルマスクを所定の範囲内に配置できない領域であり、曲線Ｊより左又は下側の領域Ｂは、メタルマスクを所定の範囲内に配置できる領域である。つまり、領域Ａでは、メタルマスクが受ける磁場の影響が強く、メタルマスクをシリコン基板１０１の所定範囲内に配置できず、所望の形状のｐ型非晶質半導体層、ｎ型非晶質半導体層、及び電極を形成することができない。一方、領域Ｂでは、メタルマスクが受ける磁場の影響が弱く、メタルマスクをシリコン基板１０１の所定範囲内に配置することができ、所望の形状のｐ型非晶質半導体層、ｎ型非晶質半導体層、及び電極を形成することができる。
　なお、メタルマスクをシリコン基板１０１の上に配置する際、０．１ｍＴ未満の磁場を制御することは難しいため、少なくとも０．１ｍＴ以上の磁場を用いることが好ましいが、光電変換装置を量産する上では、１．０ｍＴ程度以上の磁場を用いることがより好ましい。従って、０．１ｍＴ以上の磁場を用い、一定の精度で所望の形状を得るためには、図１１に示すように、メタルマスク５００、６００、７００のアスペクト比は３００以下であることが好ましい。従って、これらメタルマスクによって形成されるｐ型非晶質半導体層１０２０ｐ、ｎ型非晶質半導体層１０２０ｎ、及び電極１０３の長辺と短辺の長さの比（アスペクト比）も３００以下となる。
　上述した第１実施形態における光電変換装置１は、シリコン基板１０１の裏面全体に形成されたｉ型非晶質半導体層１０２ｉの上に、複数のｎ型非晶質半導体層１０２０ｎが離間して配置されたｎ型非晶質半導体部１０２ｎと、複数のｐ型非晶質半導体層１０２０ｐが離間して配置されたｐ型非晶質半導体部１０２ｐとが面内方向に交互に形成される。そして、ｎ型非晶質半導体部１０２ｎ及びｐ型非晶質半導体部１０２ｐのそれぞれの上に、複数のｎ型電極１０３ｎと複数のｐ型電極１０３ｐが配置されており、一のｐ型非晶質半導体層１０２０ｐの上には、複数のｐ型電極１０３ｐが配置され、一のｎ型非晶質半導体層１０２０ｎの上には、複数のｎ型電極１０３ｎが配置されている。これにより、一のｐ型非晶質半導体層１０２０ｐの上に電極間領域Ｄｐが形成され、ｎ型非晶質半導体部１０２ｎの上に電極間領域Ｄｎが形成される。そのため、電極間領域Ｄｐ、Ｄｎが無い場合、つまり、ｐ型非晶質半導体層１０２０ｐ及びｎ型非晶質半導体層１０２０ｎの上に一つながりの電極が形成される場合と比べ、電極間領域Ｄｐ、Ｄｎによって、電極１０３の自重による応力や電極１０３の内部応力が小さくなり、シリコン基板１０１の厚みが２００μｍ以下であってもシリコン基板１０１の反りや撓みを低減することができる。
　また、ｐ型非晶質半導体部１０２ｐとｎ型非晶質半導体部１０２ｎは、それぞれ、複数のｐ型非晶質半導体層１０２０ｐと複数のｎ型非晶質半導体層１０２０ｎが離間して配置され、シリコン基板１０１上に、ｐ型非晶質半導体層１０２０ｐとｎ型非晶質半導体層１０２０ｎの分離領域Ｓｐ、Ｓｎが形成される。そのため、シリコン基板１０１上に分離領域Ｓｐ、Ｓｎが無い場合、つまり、ｐ型非晶質半導体部１０２ｐとｎ型非晶質半導体部１０２ｎにおいて、一つながりのｐ型非晶質半導体層１０２０ｐ、ｎ型非晶質半導体層１０２０ｎがそれぞれ配置されている場合と比べ、分離領域Ｓｐ、Ｓｎによって、ｐ型非晶質半導体部１０２ｐとｎ型非晶質半導体部１０２ｎによる応力が小さくなり、シリコン基板１０１の反りや撓みをさらに低減することができる。
　また、上述した第１実施形態の光電変換装置１において、隣接するｐ型電極１０３ｐの間や、隣接するｎ型電極１０３ｎの間の電極間の距離ｄ１が５００μｍ以下であるため、電極間領域Ｄｐ、Ｄｎにおける生成キャリアの収集効率が向上し、変換効率を向上させることができる。
　また、上述した第１実施形態の光電変換装置１の製造工程に用いるメタルマスク５００、６００、７００の開口領域の長辺と短辺の長さの比（アスペクト比）は３００以下である。そのため、これらメタルマスクを、磁場を用いてシリコン基板１０１に密着させる際、メタルマスクが磁場の影響によって撓みにくく、一定の精度でメタルマスクをシリコン基板１０１に密着させることができる。その結果、これらメタルマスクによって、所望の形状のｐ型非晶質半導体層１０２０ｐ、ｎ型非晶質半導体層１０２０ｎ、及び電極１０３が形成される。
　＜第２実施形態＞
　図１２Ａは、第２実施形態に係る光電変換装置の平面を示す模式図である。また、図１２Ｂは、図１２Ａに示す光電変換装置１ＡのＣ－Ｃ断面を示す模式図である。光電変換装置１Ａは、第１実施形態の光電変換装置１（図１参照）と以下の点で異なる。
　図１２Ａ及び図１２Ｂに示すように、光電変換装置１Ａは、一つながりのｐ型非晶質半導体層１１２０ｐが形成されたｐ型非晶質半導体部１１２ｐと、一つながりのｎ型非晶質半導体層１１２０ｎが形成されたｎ型非晶質半導体部１１２ｎとを備える。つまり、光電変換装置１Ａは、シリコン基板１０１上に分離領域Ｓｐ、Ｓｎが形成されていない点で第１実施形態と異なる。
　本実施形態に係る光電変換装置１Ａは、第１実施形態と同様の製造方法によって形成されるが、図６Ｃ、６Ｄの工程において用いるメタルマスクが第１実施形態と異なる。つまり、ｐ型非晶質半導体層１１２０ｐを形成する図６Ｃの工程において、メタルマスク５００に替えて、図１３Ａに示すメタルマスク５１０を用いる。メタルマスク５１０は、ｐ型非晶質半導体層１１２０ｐを形成するための複数の開口部５１１を有する。また、ｎ型非晶質半導体層１１２０ｎを形成する図６Ｄの工程では、メタルマスク６００に替えて、図１３Ｂに示すメタルマスク６１０を用いる。メタルマスク６１０は、ｎ型非晶質半導体層１１２０ｎを形成するための複数の開口部６１１を有する。なお、この例では、ｐ型非晶質半導体層１１２０ｐとｎ型非晶質半導体層１１２０ｎに配置される電極１０３の数は、第１実施形態と同様であるため、本実施形態では、第１実施形態と同様のメタルマスク７００を用いるが、ｐ型非晶質半導体層１１２０ｐとｎ型非晶質半導体層１１２０ｎに配置される電極１０３に応じた数の開口部が設けられたメタルマスクを用いればよい。これらメタルマスク５１０、６１０の開口部５１１、６１１の長辺と短辺の比（アスペクト比）は、第１実施形態と同様に３００以下である。
　光電変換装置１Ａの場合、光電変換装置１と比べ、シリコン基板１０１は、ｎ型非晶質半導体部１１２ｎ及びｐ型非晶質半導体層１１２ｐの応力を受けやすい。しかしながら、光電変換装置１Ａにおいても、一のｐ型非晶質半導体層１１２０ｐの上には、複数のｐ型電極１０３ｐが形成され、ｎ型非晶質半導体部１１２ｎの上には、一のｎ型非晶質半導体層１１２０ｎの上には、複数のｎ型電極１０３ｎが形成されている。なお、光電変換装置１Ａにおける電極間の距離ｄ１は５００μｍ以下である。従って、光電変換装置１Ａにおいても、ｐ型非晶質半導体１１２ｐ及びｎ型非晶質半導体部１１２ｎのそれぞれの上に、電極１０３の数に応じた電極間領域Ｄｐ、Ｄｎが形成される。そのため、電極間領域Ｄｐ、Ｄｎによって、電極１０３の自重による応力や電極１０３の内部応力が緩和され、電極１０３の応力によるシリコン基板１０１の反りや撓みを低減することができる。
　また、光電変換装置１Ａは、分離領域Ｓｐ、Ｓｎが無く、全ての電極間領域Ｄｐ、Ｄｎにｐ型非晶質半導体層１１２０ｐ又はｎ型非晶質半導体層１１２０ｎが形成されている。そのため、シリコン基板１０１のパッシベーション性が損なわれず、電極間領域Ｄｐ、Ｄｎにおける生成キャリアが消滅しにくいので、変換効率を向上させることができる。
　＜第３実施形態＞
　図１４Ａは、第３実施形態に係る光電変換装置の平面を示す模式図である。また、図１４Ｂは、図１４Ａに示す光電変換装置１ＡのＤ－Ｄ断面を示す模式図である。
　図１４Ａに示すように、光電変換装置１Ｂは、ｐ型非晶質半導体部１１２ｐとｎ型非晶質半導体部１１２ｎの上に配置されている電極１０３の数が異なる点で第２実施形態の光電変換装置１Ａ（図１２Ａ）と異なる。
　つまり、光電変換装置１Ｂは、ｎ型非晶質半導体部１１２ｎの上に配置されるｎ型電極１０３ｎの数がｐ型非晶質半導体部１１２ｐの上に配置されるｐ型電極１０３ｐの数よりも多い。そのため、ｎ型非晶質半導体部１１２ｎに形成される電極間領域Ｄｎは、ｐ型非晶質半導体部１１２ｐに形成される電極間領域Ｄｐよりも多い。この例において、シリコン基板１０１は、ｎ型の単結晶シリコン基板が用いられているため、光によって生成される電子は多数キャリアである。そのため、このように構成した場合であっても、キャリアの消滅の影響が小さく、変換効率が低下しにくい。
　また、光電変換装置１Ｂでは、光電変換装置１Ａに比べてｐ型非晶質半導体部１１２ｐにおける電極間領域Ｄｐが少ないが、ｎ型非晶質半導体部１１２ｎにおける電極間領域Ｄｎによって、シリコン基板１０１にかかる電極１０３による応力が緩和され、シリコン基板１０１の反りや撓みを低減することができる。
　なお、光電変換装置１Ｂの電極１０３を形成する工程では、上述したメタルマスク７１０に替えて、図１５に示すメタルマスク７１０を用いる。メタルマスク７１０は、ｐ型電極１０３ｐを形成するための複数の開口部７１１ｐと、ｎ型電極１０３ｎを形成するための複数の開口部７１１ｎとを有する。メタルマスク７１０の開口部７１１ｐ、７１１ｎの長辺と短辺の比（アスペクト比）は、第１実施形態と同様に３００以下である。
　＜第４実施形態＞
　図１６Ａは、第４実施形態における光電変換装置の平面を示す模式図である。また、図１６Ｂは、図１６Ａに示す光電変換装置１ＣのＥ－Ｅ断面を示す模式図である。図１６Ａ及び１６Ｂにおいて、第１実施形態と同様の構成には、第１実施形態と同じ符号を付している。以下、第１実施形態と異なる構成について説明する。
　本実施形態では、図１６Ａ及び図１６Ｂに示すように、ｐ型非晶質半導体部１２２ｐにおけるｐ型非晶質半導体層１２２０ｐと、ｎ型非晶質半導体部１２２ｎにおけるｎ型非晶質半導体層１２２０ｎにおいて、Ｙ軸方向に沿って溝状に形成された溝状部１２２１を複数設けられている点で第１実施形態の光電変換装置１と異なる。
　図１６Ｂに示すように、ｐ型非晶質半導体層１２２０ｐにおいて、溝状部１２２１の膜厚Ｔ１は、溝状部１２２１が形成されていない他の領域の膜厚Ｔ２の５０％程度の厚みを有する。図示を省略するが、ｎ型非晶質半導体層１２２０ｎにおける溝状部１２２１の膜厚も、溝状部１２２１が形成されていない他の領域の膜厚の５０％程度の厚みを有する。溝状部１２２１における膜厚は他の領域よりも薄いため、溝状部１２２１が設けられていない一つながりのｐ型非晶質半導体層１２２０ｐ、ｎ型非晶質半導体層１２２０ｎの場合と比べ、シリコン基板１０１にかかるｐ型非晶質半導体層１２２０ｐとｎ型非晶質半導体層１２２０ｎの応力が軽減され、シリコン基板１０１の反りや撓みが抑制される。
　本実施形態に係る光電変換装置１Ｃは、第１実施形態と同様の製造工程を行うことによって形成されるが、図６Ｃ及び図６Ｄに示すｐ型非晶質半導体層１２２０ｐ及びｎ型非晶質半導体層１２２０ｎを形成する工程が第１実施形態と異なる。本実施形態では、図６Ｃの工程と同様、ｉ型非晶質半導体層１０２ｉを形成した後、図１７の（ａ）に示すメタルマスク５２０を用い、プラズマＣＶＤ法によってｐ型非晶質半導体層１２２０ｐを形成する。図１７の（ｂ）は、メタルマスク５２０のＦ－Ｆ断面を示す模式図である。
　図１７の（ａ）（ｂ）に示すように、メタルマスク５２０は、ｐ型非晶質半導体層１２２０ｐを形成するための開口領域５２１を有する。開口領域５２１は、溝状部１２２１以外のｐ型非晶質半導体層１２２０ｐを形成するための開口部５２１ａと、溝状部１２２１を形成するための凸部５２１ｂとを有する。
　凸部５２１ｂは、深さ（Ｚ軸方向の長さ）が、開口部５２１ａのＺ軸方向の長さの約１／２のとなるようにハーフエッチングされている。凸部５２１ｂのＸ軸方向の長さは２００μｍ以上、６００μｍ以下であり、Ｙ軸方向の長さは２００μｍ以上、１５００μｍ以下である。
　このように、凸部５２１ｂが設けられることにより、開口領域５２１の長辺と短辺の長さの比（アスペクト比）を小さくすることができる。その結果、メタルマスク５２０の機械的強度が増し、メタルマスクの洗浄や加熱を行った場合でも、メタルマスク５２０の反りを抑制することができる。
　また、プラズマＣＶＤ法を用いてｐ型非晶質半導体層１２２０ｐを成膜することにより、ハーフエッチングされた凸部５２１ｂの下側に反応ガスが回り込み、開口部５２１ａに成膜されるｐ型非晶質半導体層１２２０ｐよりも膜厚が薄いｐ型非晶質半導体層１２２０ｐが凸部５２１ｂの下側に成膜される。なお、凸部５２１ｂの大きさにもよるが、凸部５２１ｂの下側に成膜されるｐ型非晶質半導体層１２２０ｐの膜厚は、開口部５２１ａに成膜されるｐ型非晶質半導体層１２２０ｐの３０％～８０％程度であってもよい。
　なお、ｎ型非晶質半導体層１２２０ｎを形成する工程の具体的な説明は省略するが、ｎ型非晶質半導体層１２２０ｎを形成する場合も、ｐ型非晶質半導体層１２２０ｐを形成する工程と同様、ｎ型非晶質半導体層１２２０ｎを形成するための開口領域を有するメタルマスクを用い、プラズマＣＶＤ法によってｎ型非晶質半導体層１２２０ｎを成膜すればよい。そして、ｎ型非晶質半導体層１２２０ｎの形成後、第１実施形態の図６Ｅに示す工程を行う。これにより、光電変換装置１Ｃが形成される。
　光電変換装置１Ｃのｐ型非晶質半導体層１２２０ｐの溝状部１２２１におけるボロンの濃度は他の領域よりも高く、ｎ型非晶質半導体層１２２０ｎの溝状部１２２１におけるリンの濃度は他の領域よりも高い。つまり、溝状部１２２１におけるｐ型非晶質半導体層１２２０ｐとｎ型非晶質半導体層１２２０ｎの膜厚は薄くなっているが、ドーパント濃度は他の領域よりも高くなる。そのため、ｐ型非晶質半導体層１２２０ｐ及びｎ型非晶質半導体層１２２０ｎの長辺方向（Ｘ軸方向）の導電性は高くなり、溝状部１２２１において生成されたキャリアを効率良く収集することができる。
　なお、第４実施形態では、ｐ型非晶質半導体層１２２０ｐ、及びｎ型非晶質半導体層１２２０ｎの両方において溝状部１２２１が形成されている例を説明したが、ｐ型非晶質半導体層１２２０ｐとｎ型非晶質半導体層１２２０ｎの少なくとも一方の非晶質半導体層に溝状部１２２１が形成されていればよい。このように構成した場合であっても、一方の非晶質半導体層による応力が小さくなるため、シリコン基板１０１の反りや撓みを軽減することができる。
　＜第５実施形態＞
　図１８Ａは、第５実施形態における光電変換装置の平面を示す模式図である。また、図１８Ｂは、図１８Ａに示す光電変換装置１ＤのＧ－Ｇ断面を示す模式図である。図１８Ａ、１８Ｂにおいて、第４実施形態と同様の構成には、第４実施形態と同じ符号を付している。以下、第４実施形態と異なる構成について説明する。
　図１８Ｂに示すように、光電変換装置１Ｄは、ｐ型非晶質半導体層１２２０ｐ、ｎ型非晶質半導体層１２２０ｎにおいて第４実施形態と同様の溝状部１２２１が形成され、さらに、ｉ型非晶質半導体層１２２ｉにおいて、溝状部１２２１に対応する位置にＹ軸方向に沿って溝状部１２２２が形成されている。
　図１８Ｂに示すように、ｉ型非晶質半導体層１２２ｉにおける溝状部１２２２の膜厚Ｍ１は、溝状部１２２２以外の領域の膜厚Ｍ２よりも薄くなっているため、シリコン基板１０１にかかるｉ型非晶質半導体層１２２ｉの応力が軽減され、シリコン基板１０１の反りや撓みをさらに抑制することができる。
　本実施形態に係る光電変換装置１Ｄは、第１実施形態と同様の製造工程を行うことにより形成されるが、図６Ｃ及び図６Ｄに示す、ｉ型非晶質半導体層１２２ｉ及びｐ型非晶質半導体層１２２０ｐとｎ型非晶質半導体層１２２０ｎをそれぞれ形成する工程が第１実施形態と異なる。つまり、本実施形態では、図６Ａの工程の後、シリコン基板１０１の受光面に反射防止膜１０４を形成した後（図６Ｂ参照）、第１実施形態と同様、シリコン基板１０１の裏面に、ｉ型非晶質半導体層１０２ｉを成膜する。そして、ｉ型非晶質半導体層１０２ｉの成膜後、ｉ型非晶質半導体層１０２ｉの上にレジストを塗布してパターニングし、溝状部１２２２を形成する領域をハーフエッチングした後、レジストを除去する。これにより、シリコン基板１０１の裏面において、膜厚が薄い溝状部１２２２が形成されたｉ型非晶質半導体層１２２ｉが形成される（図１９参照）。
　そして、ｉ型非晶質半導体層１２２ｉの形成後、第４実施形態と同様、ｉ型非晶質半導体層１２２ｉの上にメタルマスク７１０を配置し、プラズマＣＶＤ法によりｐ型非晶質半導体層１２２０ｐを形成する（図２０参照）。
　ｐ型非晶質半導体層１２２０ｐの形成後、第４実施形態と同様にｎ型非晶質半導体層１２２０ｎを形成し、第１実施形態の図６Ｅの工程を行う。これにより光電変換装置１Ｄが形成される。
　上述の第５実施形態では、ｐ型非晶質半導体層１２２０ｐ、ｎ型非晶質半導体層１２２０ｎにおいて溝状部１２２１が形成されているとともに、ｉ型非晶質半導体層１２２ｉに溝状部１２２２が形成されている。そのため、ｐ型非晶質半導体層１２２０ｐとｎ型非晶質半導体層１２２０ｎの応力に加え、ｉ型非晶質半導体層１２２ｉの応力が緩和され、シリコン基板１０１の反りや撓みがさらに抑制される。
　なお、第５実施形態において、ｐ型非晶質半導体層１２２０ｐ、ｎ型非晶質半導体層１２２０ｎにおいて溝状部１２２１が形成されている例を説明したが、ｐ型非晶質半導体層１２２０ｐとｎ型非晶質半導体層１２２０ｎの少なくとも一方の非晶質半導体層に溝状部１２２１が形成されていればよい。この場合には、ｉ型非晶質半導体層１２２ｉにおいて、一方の非晶質半導体層に形成された溝状部１２２１に対応する位置に溝状部１２２２が形成されていればよい。このように構成した場合であっても、一方の非晶質半導体層による応力が小さくなり、溝状部１２２２が形成されていない場合よりｉ型非晶質半導体層１２２ｉの応力も小さくなるため、シリコン基板１０１の反りや撓みを軽減することができる。
　＜第６実施形態＞
　本実施形態では、上述した第１実施形態から第５実施形態の少なくとも１つの光電変換装置を備えた光電変換モジュールについて説明する。図２１は、第６実施形態に係る光電変換モジュールの構成を示す概略図である。光電変換モジュール１０００は、複数の光電変換装置１００１と、カバー１００２と、出力端子１００３，１００４とを備える。
　複数の光電変換装置１００１は、例えば、光電変換装置１、１Ａ～１Ｄのいずれかに配線シートが接合されたものを適用してもよい。また、配線シート上にいずれかの光電変換装置がアレイ状に配置され、直列に接続されたものあってもよいし、直列に接続する代わりに、並列接続、または、直列と並列を組み合わせて接続されたものでもよい。
　カバー１００２は、耐候性のカバーからなり、複数の光電変換装置１００１を覆う。カバー１００２は、例えば、光電変換装置１００１の受光面側に設けられた透明基材（例えばガラス等）と、光電変換装置１００１の裏面に設けられた裏面基材（例えば、ガラス、樹脂シート等）と、前記透明基材と前記樹脂基材との間の隙間を埋める封止材（例えばＥＶＡ等）とを含む。
　出力端子１００３は、直列に接続された複数の光電変換装置１００１の一方端に配置される光電変換装置１００１に接続される。
　出力端子１００４は、直列に接続された複数の光電変換装置１００１の他方端に配置される光電変換装置１００１に接続される。
　なお、光電変換モジュール１０００は、複数の光電変換装置１００１の少なくとも１つが第１～第５実施形態の光電変換装置のいずれかからなる限り、上記構成に限定されず、いかなる構成も取り得る。
　＜第７実施形態＞
　図２２Ａは、第７実施形態に係る太陽光発電システムの構成を示す概略図である。太陽光発電システム１１００は、光電変換モジュールアレイ１１０１と、接続箱１１０２と、パワーコンディショナー１１０３と、分電盤１１０４と、電力メーター１１０５とを備える。太陽光発電システム１１００には、「ホーム・エネルギー・マネジメント・システム（ＨＥＭＳ：Ｈｏｍｅ　Ｅｎｅｒｇｙ　Ｍａｎａｇｅｍｅｎｔ　Ｓｙｓｔｅｍ）」、「ビルディング・エネルギー・マネジメント・システム（ＢＥＭＳ：Ｂｕｉｌｄｉｎｇ　Ｅｎｅｒｇｙ　Ｍａｎａｇｅｍｅｎｔ　Ｓｙｓｔｅｍ）」等の機能を付加することができる。これにより、太陽光発電システム１１００の発電量の監視、太陽光発電システム１１００に接続される各電気機器類の消費電力量の監視・制御等を行うことができ、エネルギー消費量を削減することができる。
　接続箱１１０２は、光電変換モジュールアレイ１１０１に接続される。パワーコンディショナー１１０３は、接続箱１１０２に接続される。分電盤１１０４は、パワーコンディショナー１１０３および電気機器１１１０に接続される。電力メーター１１０５は、分電盤１１０４および商用電力系統に接続される。
　光電変換モジュールアレイ１１０１は、太陽光を電気に変換して直流電力を発電し、その発電した直流電力を接続箱１１０２に供給する。
　接続箱１１０２は、光電変換モジュールアレイ１１０１が発電した直流電力を受け、その受けた直流電力をパワーコンディショナー１１０３へ供給する。
　パワーコンディショナー１１０３は、接続箱１１０２から受けた直流電力を交流電力に変換し、その変換した交流電力を分電盤１１０４に供給する。
　分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力および／または電力メーター１１０５を介して受けた商用電力を電気機器１１１０へ供給する。また、分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力よりも多いとき、余った交流電力を、電力メーター１１０５を介して、商用電力系統へ供給する。
　電力メーター１１０５は、商用電力系統から分電盤１１０４へ向かう方向の電力を計測するとともに、分電盤１１０４から商用電力系統へ向かう方向の電力を計測する。
　図２３は、図２２Ａに示す光電変換モジュールアレイ１１０１の構成を示す概略図である。図２３を参照して、光電変換モジュールアレイ１１０１は、複数の光電変換モジュール１１２０と、出力端子１１２１，１１２２とを含む。
　複数の光電変換モジュール１１２０は、アレイ状に配列され、直列に接続される。複数の光電変換モジュール１１２０の各々は、図２１に示す光電変換モジュール１０００からなる。
　出力端子１１２１は、直列に接続された複数の光電変換モジュール１１２０の一方端に位置する光電変換モジュール１１２０に接続される。
　出力端子１１２２は、直列に接続された複数の光電変換モジュール１１２０の他方端に位置する光電変換モジュール１１２０に接続される。
　太陽光発電システム１１００における動作を説明する。光電変換モジュールアレイ１１０１は、太陽光を電気に変換して直流電力を発電し、その発電した直流電力を、接続箱１１０２を介してパワーコンディショナー１１０３へ供給する。
　パワーコンディショナー１１０３は、光電変換モジュールアレイ１１０１から受けた直流電力を交流電力に変換し、その変換した交流電力を分電盤１１０４へ供給する。
　分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力以上であるとき、パワーコンディショナー１１０３から受けた交流電力を電気機器１１１０に供給する。そして、分電盤１１０４は、余った交流電力を、電力メーター１１０５を介して商用電力系統へ供給する。
　また、分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力よりも少ないとき、商用電力系統から受けた交流電力およびパワーコンディショナー１１０３から受けた交流電力を電気機器１１１０へ供給する。
　なお、本実施形態による太陽光発電システムは、図２２Ａに示す構成に限らず、第１実施形態から第５実施形態に係る光電変換装置のいずれかを用いる限り、どのような構成であってもよい。また、図２２Ｂに示すようにパワーコンディショナー１１０３には蓄電池１１０６が接続されていてもよい。この場合、日照量の変動による出力変動を抑制することができるとともに、日照のない時間帯であっても蓄電池１１０６に蓄電された電力を供給することができる。蓄電池１１０６はパワーコンディショナー１１０３に内蔵されていてもよい。
　＜第８実施形態＞
　図２４Ａは、第８実施形態に係る太陽光発電システムの構成を示す概略図である。太陽光発電システム１２００は、サブシステム１２０１～１２０ｎ（ｎは２以上の整数）と、パワーコンディショナー１２１１～１２１ｎと、変圧器１２２１とを備える。太陽光発電システム１２００は、図２２Ａ、２２Ｂに示す太陽光発電システム１１００よりも規模が大きい太陽光発電システムである。
　パワーコンディショナー１２１１～１２１ｎは、それぞれ、サブシステム１２０１～１２０ｎに接続される。
　変圧器１２２１は、パワーコンディショナー１２１１～１２１ｎおよび商用電力系統に接続される。
　サブシステム１２０１～１２０ｎの各々は、モジュールシステム１２３１～１２３ｊ（ｊは２以上の整数）からなる。
　モジュールシステム１２３１～１２３ｊの各々は、光電変換モジュールアレイ１３０１～１３０ｉ（ｉは２以上の整数）と、接続箱１３１１～１３１ｉと、集電箱１３２１とを含む。
　光電変換モジュールアレイ１３０１～１３０ｉの各々は、図２２Ａに示す光電変換モジュールアレイ１１０１と同じ構成からなる。
　接続箱１３１１～１３１ｉは、それぞれ、光電変換モジュールアレイ１３０１～１３０ｉに接続される。
　集電箱１３２１は、接続箱１３１１～１３１ｉに接続される。また、サブシステム１２０１のｊ個の集電箱１３２１は、パワーコンディショナー１２１１に接続される。サブシステム１２０２のｊ個の集電箱１３２１は、パワーコンディショナー１２１２に接続される。以下、同様にして、サブシステム１２０ｎのｊ個の集電箱１３２１は、パワーコンディショナー１２１ｎに接続される。
　モジュールシステム１２３１のｉ個の光電変換モジュールアレイ１３０１～１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力を、それぞれ接続箱１３１１～１３１ｉを介して集電箱１３２１へ供給する。モジュールシステム１２３２のｉ個の光電変換モジュールアレイ１３０１～１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ、接続箱１３１１～１３１ｉを介して集電箱１３２１へ供給する。以下、同様にして、モジュールシステム１２３ｊのｉ個の光電変換モジュールアレイ１３０１～１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ、接続箱１３１１～１３１ｉを介して集電箱１３２１へ供給する。
　そして、サブシステム１２０１のｊ個の集電箱１３２１は、直流電力をパワーコンディショナー１２１１へ供給する。
　サブシステム１２０２のｊ個の集電箱１３２１は、同様にして直流電力をパワーコンディショナー１２１２へ供給する。
　以下、同様にして、サブシステム１２０ｎのｊ個の集電箱１３２１は、直流電力をパワーコンディショナー１２１ｎへ供給する。
　パワーコンディショナー１２１１～１２１ｎは、それぞれ、サブシステム１２０１～１２０ｎから受けた直流電力を交流電力に変換し、その変換した交流電力を変圧器１２２１へ供給する。
　変圧器１２２１は、パワーコンディショナー１２１１～１２１ｎから交流電力を受け、その受けた交流電力の電圧レベルを変換して商用電力系統へ供給する。
　なお、本実施形態による太陽光発電システムは、図２４Ａに示す構成に限らず、第１実施形態から第５実施形態に係る光電変換装置のいずれかを用いる限り、どのような構成であってもよい。
　また、図２４Ｂに示すようにパワーコンディショナー１２１１～１２１ｎに蓄電池１２１３が接続されていてもよいし、蓄電池１２１３がパワーコンディショナー１２１１～１２１ｎに内蔵されていてもよい。この場合、パワーコンディショナー１２１１～１２１ｎは、集電箱１３２１から受けた直流電力の一部または全部を適切に電力変換して、蓄電池１２１３に蓄電することができる。蓄電池１２１３に蓄電された電力は、サブシステム１２０１～１２０ｎの発電量に応じて適宜パワーコンディショナー１２１１～１２１ｎ側に供給され、適切に電力変換されて変圧器１２２１へ供給される。
　＜変形例＞
　以上、本発明の第１～第５実施形態にかかる光電変換装置、及び、第６～第８実施形態において、第１～第５実施形態のいずれかの光電変換装置を用いた光電変換モジュール、及び太陽光発電システムについて説明した。本発明の光電変換装置は上述の各実施形態のみに限定されず、発明の範囲内で種々の変更が可能である。また、各実施形態は、適宜組み合わせて実施することが可能である。
　（１）上述した第１実施形態～第８実施形態において、光電変換装置におけるシリコン基板１０１の導電型がｎ型の場合を説明したが、シリコン基板１０１はｐ型であってもよい。
　（２）上述した第１実施形態～第８実施形態の光電変換装置は、シリコン基板１０１の受光面に反射防止膜１０４が形成されている例を説明したが、反射防止膜１０４が形成されていなくてもよい。また、反射防止膜１０４に代えて、高濃度のｎ型ドーパントが拡散されたｎ+層が形成されていてもよい。あるいは、シリコン基板１０１の受光面と反射防止膜１０４との間に、高濃度のｎ型ドーパントが拡散されたｎ+層が形成されていてもよい。または、シリコン基板１０１と反射防止膜１０４との間に、ｉ型非晶質半導体層１０２ｉ及びｎ型非晶質半導体層１０２ｎを順次形成して挟んでもよい。
　（３）上述した第１実施形態～第５実施形態の光電変換装置は、シリコン基板１０１の裏面の全面に、ｉ型非晶質半導体層を形成した後、ｉ型非晶質半導体層の上にｐ型非晶質半導体層を形成し、その後、ｎ型非晶質半導体層を形成する例を説明したが、ｐ型非晶質半導体層とｎ型非晶質半導体層の形成順序はこれに限定されない。例えば、ｉ型非晶質半導体層を形成した後、ｎ型非晶質半導体層をｉ型非晶質半導体層の上に形成し、その後、ｐ型非晶質半導体層をｉ型非晶質半導体層の上に形成してもよい。
　（４）上述した第１実施形態～第８実施形態の光電変換装置は、シリコン基板１０１の受光面にテクスチャが形成されている例を説明したが、シリコン基板１０１の裏面にテクスチャが形成されていてもよい。

Claims (5)

  1. 　半導体基板と、
    　前記半導体基板の一方の面の側に形成され、第１導電型を有する第１非晶質半導体層が少なくとも１つ形成された第１非晶質半導体部と、
    　前記半導体基板の前記一方の面の側に形成され、かつ前記半導体基板の面内方向において前記第１非晶質半導体部に隣接して形成され、前記第１導電型と異なる第２導電型を有する第２非晶質半導体層が少なくとも１つ形成された第２非晶質半導体部と、
    　前記第１非晶質半導体部の上に、互いに離間して配置された複数の第１電極と、
    　前記第２非晶質半導体部の上に、互いに離間して配置された複数の第２電極と、を備え、
    　一の前記第１非晶質半導体層の上に、複数の前記第１電極が配置され、一の前記第２非晶質半導体層の上に、複数の前記第２電極が配置されている、光電変換装置。
  2. 　請求項１に記載の光電変換装置において、
    　前記第１非晶質半導体部は、互いに離間して配置された複数の第１非晶質半導体層が形成され、前記複数の第１非晶質半導体層のそれぞれの上に、少なくとも１つの前記第１電極が配置され、
    　前記第２非晶質半導体部は、互いに離間して配置された複数の第２非晶質半導体層が形成され、前記複数の第２非晶質半導体層のそれぞれの上に、少なくとも１つの前記第２電極が配置されている、光電変換装置。
  3. 　請求項１又は２に記載の光電変換装置において、
    　隣接する前記第１電極と前記第１電極の間、又は、隣接する前記第２電極と前記第２電極の間の距離は５００μｍ以下である、光電変換装置。
  4. 　請求項１から３のいずれか一項に記載の光電変換装置において、
    　前記半導体基板は、前記第１導電型を有し、
    　前記第１非晶質半導体部の上に配置される前記第１電極の数は、前記第２非晶質半導体部の上に配置される前記第２電極の数よりも多い、光電変換装置。
  5. 　請求項１から４のいずれか一項に記載の光電変換装置において、
    　前記第１非晶質半導体層及び前記第２非晶質半導体層の少なくとも一方の半導体層、又は、前記第１電極及び前記第２電極の少なくとも一方の電極における、前記複数の第１電極又は前記複数の第２電極の配列方向の長さは、前記配列方向に直交する方向の長さの３００倍以下である、光電変換装置。
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