[go: up one dir, main page]

WO2015141121A1 - 貼り合わせウェーハの製造方法 - Google Patents

貼り合わせウェーハの製造方法 Download PDF

Info

Publication number
WO2015141121A1
WO2015141121A1 PCT/JP2015/000635 JP2015000635W WO2015141121A1 WO 2015141121 A1 WO2015141121 A1 WO 2015141121A1 JP 2015000635 W JP2015000635 W JP 2015000635W WO 2015141121 A1 WO2015141121 A1 WO 2015141121A1
Authority
WO
WIPO (PCT)
Prior art keywords
wafer
film
heat treatment
thin film
rta
Prior art date
Application number
PCT/JP2015/000635
Other languages
English (en)
French (fr)
Inventor
徳弘 小林
阿賀　浩司
Original Assignee
信越半導体株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 信越半導体株式会社 filed Critical 信越半導体株式会社
Priority to CN201580011892.8A priority Critical patent/CN106062924B/zh
Priority to US15/120,905 priority patent/US9773694B2/en
Priority to KR1020167024282A priority patent/KR102361311B1/ko
Priority to SG11201607286TA priority patent/SG11201607286TA/en
Priority to EP15764527.6A priority patent/EP3104395B1/en
Publication of WO2015141121A1 publication Critical patent/WO2015141121A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26533—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching

Definitions

  • the present invention relates to a method for manufacturing a bonded wafer using an ion implantation separation method, and in particular, after a silicon single crystal wafer implanted with hydrogen ions or the like is bonded to a base wafer serving as a support substrate via an oxide film, the separation is performed.
  • the present invention relates to a method for manufacturing an SOI wafer.
  • a method for manufacturing an SOI wafer is a method of manufacturing an SOI wafer by peeling an ion-implanted wafer after bonding (ion implantation separation method: smart cut). Law (registered trademark)).
  • an oxide film is formed on at least one of two silicon wafers, and gas ions such as hydrogen ions or rare gas ions are implanted from the upper surface of one silicon wafer (bond wafer), After a microbubble layer (encapsulation layer) is formed inside the bond wafer, the surface into which ions are implanted is brought into close contact with the other silicon wafer (base wafer) through an oxide film, and then heat treatment (peeling heat treatment) is performed.
  • Patent Document 1 This is a technique (Patent Document 1) in which a bonded wafer is peeled into a thin film using a microbubble layer as a cleavage plane (peeling surface), and further heat-treated (bonding heat treatment) to be firmly bonded to form an SOI wafer.
  • the cleaved surface becomes the surface of the SOI layer, and an SOI wafer having a thin SOI film thickness and high film thickness uniformity can be obtained relatively easily.
  • both the bond wafer and the base wafer are bonded together without forming an oxide film on the surface.
  • Patent Document 2 a method of performing heat treatment (rapid heating / rapid cooling heat treatment (RTA treatment)) in a reducing atmosphere containing hydrogen without polishing the surface of the SOI layer after the peeling heat treatment (or after the bonding heat treatment).
  • RTA treatment rapid cooling heat treatment
  • Patent Document 3 after the peeling heat treatment (or after the bonding heat treatment), an oxide film is formed on the SOI layer by heat treatment in an oxidizing atmosphere, and then the oxide film is removed (sacrificial oxidation treatment), and then reduced.
  • Patent Documents 4 to 6 propose a method of performing a sacrificial oxidation process after performing an RTA process, and a method of performing the RTA process and the sacrificial oxidation process a plurality of times.
  • an SOI wafer is manufactured by an ion implantation delamination method
  • the thickness of the SOI layer such as sacrificial oxidation treatment or polishing is increased.
  • a process of adjusting to the target film thickness is performed (Patent Documents 4 to 6).
  • a process of cleaning the SOI wafer is performed.
  • an SOI layer such as SC1 (mixed aqueous solution of NH 4 OH and H 2 O 2 ) is used.
  • cleaning is performed by immersing the surface in a cleaning liquid having a function of etching a small amount.
  • the film thickness distribution of the SOI layer influences the threshold voltage of the device in addition to the very thin film thickness of the SOI layer of about 10 nm.
  • the uniformity of the film thickness range of 1 nm or less (Range (Max-Min) ⁇ 1 nm) is required.
  • the film thickness uniformity of the SOI layer is good at the stage of peeling the bond wafer as described above, it is performed after the planarization heat treatment performed to improve the surface roughness of the SOI layer surface after peeling. This is because the film thickness uniformity of the SOI layer is deteriorated in the cleaning process.
  • the SOI layer is surely reduced in thickness by etching, and the in-plane film thickness uniformity of the SOI layer tends to deteriorate depending on the cleaning conditions.
  • a planarization heat treatment such as an RTA treatment that is taken out of the heat treatment furnace while the surface of the SOI layer is activated by the heat treatment, there is a problem that the in-plane film thickness uniformity of the SOI layer is likely to deteriorate.
  • Such deterioration of the in-plane film thickness uniformity of the SOI layer is a particularly serious problem when manufacturing an SOI wafer having a film thickness range of 1 nm or less as described above.
  • the present invention has been made to solve the above problems, and provides a method for manufacturing a bonded wafer that can maintain the in-plane film thickness uniformity of a thin film even after RTA treatment and subsequent cleaning. For the purpose.
  • At least one kind of gas ion of hydrogen ion or rare gas ion is ion-implanted from the surface of the bond wafer to form an ion-implanted layer inside the wafer.
  • the protective film is formed on the surface of the thin film in the heat treatment furnace after the temperature is lowered from the maximum temperature of the RTA treatment and the bonded wafer is taken out from the heat treatment furnace, and then the bonding in which the protective film is formed.
  • a method for producing a bonded wafer in which a wafer is taken out from the heat treatment furnace and then cleaned using a cleaning solution capable of etching the protective film and the thin film.
  • the surface of the thin film can be obtained even after RTA treatment and subsequent cleaning by forming a protective film uniformly on the surface of the thin film flattened by RTA treatment.
  • a bonded wafer in which the inner film thickness uniformity is well maintained can be manufactured.
  • the protective film is formed by changing the hydrogen gas-containing atmosphere in the heat treatment furnace to one of an oxidizing atmosphere, a nitriding atmosphere, and an oxynitriding atmosphere during the temperature drop from the maximum temperature of the RTA treatment.
  • an oxide film, a nitride film, or an oxynitride film is formed on the surface of the thin film It is preferable. In this way, a protective film can be easily formed on the surface of the thin film.
  • a mixed aqueous solution (SC1) of NH 4 OH and H 2 O 2 may be used as the cleaning liquid. If it is this invention, even when it wash
  • the thickness of the protective film is preferably 0.7 to 3 nm. With such a thickness, the effect of the protective film can be sufficiently obtained, and the productivity of the RTA process is not significantly reduced.
  • the protective film can be easily formed on the surface of the thin film flattened by the RTA process, and the film is uniformly formed on the surface of the thin film.
  • this protective film it is possible to manufacture a bonded wafer in which the in-plane film thickness uniformity of the thin film after the cleaning is well maintained even when cleaning using SC1 having etching properties is performed after the RTA treatment.
  • the in-plane film thickness of the SOI layer in the cleaning process including SC1 cleaning performed thereafter.
  • the high-temperature RTA treatment is performed in an atmosphere containing H 2 having a high leveling effect
  • the in-plane film thickness of the SOI layer is obtained in the subsequent cleaning process including SC1 cleaning.
  • the film thickness of the SOI layer immediately after the RTA treatment was measured, the in-plane film thickness distribution of the SOI layer showed a more uniform distribution than after the cleaning including the SC1 cleaning. From this, it is considered that the cause of the deterioration in the uniformity of the SOI layer thickness is the RTA process, and the cleaning including SC1 is expanding the factor.
  • the film thickness of the SOI layer decreases after the RTA process and cleaning, while the film thickness of the SOI layer decreases between apparatuses. It has been found that there are devices with different areas, such as a device in which the SOI layer is thinned at the center of the wafer and a device in which the SOI layer is thinned at the periphery of the wafer.
  • the SOI layer becomes thin at the wafer center, and if the wafer contact part is at the wafer periphery, the SOI at the wafer periphery. Since the layer was thin, it was found that the SOI layer was thin at the position of the wafer contact portion of the wafer handling robot.
  • the present inventors have improved the in-plane film thickness uniformity of the thin film (SOI layer) after cleaning by suppressing the formation of a natural oxide film having a non-uniform film thickness formed after the RTA process.
  • a protective film oxide film, nitride film, oxynitride film, etc.
  • the present invention has been completed by finding that the properties can be maintained well.
  • At least one kind of gas ion of hydrogen ion and rare gas ion is ion-implanted from the surface of the bond wafer to form an ion-implanted layer inside the wafer, and the ion-implanted surface of the bond wafer and the base wafer Then, the bonded wafer having a thin film on the base wafer is manufactured by peeling off the bond wafer with the ion-implanted layer.
  • the protective film is formed on the surface of the thin film in the heat treatment furnace after the temperature is lowered from the maximum temperature of the RTA treatment and the bonded wafer is taken out from the heat treatment furnace, and then the bonding in which the protective film is formed.
  • This is a method for manufacturing a bonded wafer, in which a wafer is taken out from the heat treatment furnace and then cleaned using a cleaning solution capable of etching the protective film and the thin film.
  • FIG. 1 is a flowchart showing an example of a method for producing a bonded wafer according to the present invention.
  • the manufacturing method of the bonded wafer of this invention is demonstrated along the flowchart of FIG.
  • a bond wafer and a base wafer are prepared, and an ion implantation layer is formed on the bond wafer (FIG. 1A).
  • the silicon single crystal wafer by which mirror polishing was carried out can be used conveniently.
  • the bond wafer and the base wafer those having an oxide film (insulating film) formed on the wafer surface by thermal oxidation may be used.
  • the ion-implanted layer in the bond wafer can be formed by injecting at least one kind of gas ion of hydrogen ion or rare gas ion from the surface of the bond wafer to form an ion-implanted layer inside the wafer. Just do it.
  • the bond wafer on which the ion-implanted layer is formed and the base wafer are bonded together (FIG. 1B).
  • the bond wafer ion-implanted surface and the base wafer surface are bonded directly, or when an insulating film is formed on the bond wafer or base wafer as described above, the bonding is performed via the insulating film. .
  • the bond wafer is peeled off by the ion implantation layer (FIG. 1C).
  • the peeling of the bond wafer is not particularly limited, but can be performed by a heat treatment (peeling heat treatment) in an inert gas atmosphere such as Ar.
  • peeling heat treatment in an inert gas atmosphere such as Ar.
  • the plasma treatment to the surfaces to be bonded in advance, the bonding strength of the wafers adhered at room temperature is increased, and without performing the peeling process (or only performing the low temperature heat treatment that does not cause peeling).
  • the bonded wafer which has a thin film on a base wafer is obtained by peeling a bond wafer with an ion implantation layer.
  • an RTA process is performed on the obtained bonded wafer (FIG. 1D).
  • the surface of the thin film is planarized by performing an RTA process in an atmosphere containing hydrogen gas.
  • a bonding heat treatment for example, 900 to 1,000 ° C., 30 minutes to 2 hours, oxidizing atmosphere
  • a treatment for removing the film can also be performed.
  • the hydrogen gas-containing atmosphere may be, for example, a 100% H 2 gas atmosphere or a mixed gas atmosphere of H 2 and Ar.
  • the maximum temperature of the RTA treatment is preferably 1,100 ° C. or more, and the treatment time (the maximum temperature holding time) is preferably about 1 to 30 seconds.
  • a protective film is formed on the surface of the thin film in the heat treatment furnace until the temperature is lowered from the maximum temperature of the RTA process and the bonded wafer is taken out from the heat treatment furnace ( FIG. 1 (e)).
  • the protective film is formed by switching the hydrogen gas-containing atmosphere in the heat treatment furnace to one of an oxidizing atmosphere, a nitriding atmosphere, and an oxynitriding atmosphere while the temperature is lowered from the maximum temperature of the RTA process. It is preferable to form one of an oxide film, a nitride film, and an oxynitride film on the surface of the thin film by exposing the wafer to any of an oxidizing atmosphere, a nitriding atmosphere, and an oxynitriding atmosphere. In this way, a protective film can be easily formed on the surface of the thin film.
  • the protective film may be formed at a temperature lower than the maximum temperature of the RTA treatment, and is not particularly limited.
  • the above-described oxidizing atmosphere, nitriding atmosphere, and oxynitriding property are performed at 300 to 900 ° C. for about 5 to 30 seconds. This can be done by exposing the bonded wafer to an atmosphere or the like, and it may be adjusted to a desired film thickness.
  • the thickness of the protective film to be formed is not particularly limited, but is preferably in the range of 0.7 to 3 nm. By setting the thickness to 0.7 nm or more, the effect of the protective film can be sufficiently obtained. Further, if the thickness is 3 nm or less, the time required for forming the protective film does not become too long, so that the productivity is not significantly reduced even in the RTA process which is a single wafer process.
  • the bonded wafer is cleaned using a cleaning solution capable of etching the protective film and the thin film (FIG. 1G).
  • a mixed aqueous solution (SC1) of NH 4 OH and H 2 O 2 may be used as the cleaning liquid.
  • SC1 mixed aqueous solution
  • the cleaning liquid is not limited to this, and it is also possible to use NaOH, KOH, etc., or to perform cleaning in combination with cleaning using a non-etching cleaning liquid (for example, SC2 (mixed aqueous solution of HCl and H 2 O 2 )). It is.
  • sacrificial oxidation treatment using a batch furnace resistance heating type heat treatment furnace
  • heat treatment in a non-oxidizing atmosphere for example, high-temperature Ar annealing treatment
  • the film thickness may be adjusted by sacrificial oxidation treatment or the like, which is not particularly limited, and may be performed by a known method.
  • the protective film can be easily formed on the surface of the thin film flattened by the RTA process, and the film is uniformly formed on the surface of the thin film.
  • this protective film even when cleaning using SC1 is performed after the RTA treatment, a bonded wafer in which the in-plane film thickness uniformity of the thin film after cleaning is well maintained can be manufactured.
  • Example 2 A bond wafer cut out from a silicon single crystal having a diameter of 300 mm was prepared, and an oxide film was grown on the bond wafer so as to have a film thickness of 150 nm at 950 ° C. Then, hydrogen ions were increased to 40 keV, 6.0 ⁇ 10 16 / cm. Injection was performed under the conditions of 2 . Next, a base wafer cut out from a silicon single crystal having a diameter of 300 mm was prepared and bonded to a bond wafer.
  • the bonded wafer was subjected to peeling heat treatment at 500 ° C./30 minutes to produce a bonded SOI wafer, and the average film thickness and film thickness range of the SOI layer of the SOI wafer immediately after peeling were measured.
  • RTA processing first planarization heat treatment
  • an annealing treatment of 1,100 ° C./30 seconds was performed in an H 2 atmosphere.
  • an annealing treatment of 1,100 ° C./30 seconds was performed in an H 2 atmosphere.
  • to drive off the H 2 gas from the chamber performs cooling while purging with Ar gas, further switches the O 2 gas (an oxidizing atmosphere) at 600 °C 600 °C / 10 seconds
  • an oxide film was formed as a protective film on the surface of the SOI layer.
  • the SOI wafer was taken out from the heat treatment furnace with a wafer handling robot, and the thickness of the oxide film on the SOI layer was measured on the SOI wafer immediately after the RTA treatment.
  • the SOI wafer taken out from the heat treatment furnace is cleaned using SC1, then sacrificial oxidation treatment, high-temperature Ar annealing treatment at 1200 ° C./60 minutes (second planarization heat treatment), SOI layer A sacrificial oxidation process for adjusting the film thickness was performed to obtain an SOI wafer after planarization and film thickness adjustment.
  • the average film thickness and film thickness range of the SOI layer of the obtained SOI wafer after planarization and film thickness adjustment were measured.
  • Table 1 shows the conditions of the above-described processes in the examples.
  • An RTA process (first planarization heat treatment) was performed on the SOI wafer manufactured by performing the operations up to the peeling heat treatment in the same manner as in the example, based on the RTA temperature profile of FIG.
  • this RTA process after annealing and purging with Ar gas, the atmosphere was not switched to an oxidizing atmosphere, and an oxide film as a protective film was not formed.
  • the SOI wafer was taken out from the heat treatment furnace with a wafer handling robot, and the thickness of the oxide film on the SOI layer was measured on the SOI wafer immediately after the RTA treatment in the same manner as in the example.
  • the wafer handling robot used in the examples and comparative examples was a system that chucks the wafer center, but as shown in FIG. 5, in the example in which an oxide film was formed as a protective film, the SOI layer immediately after the RTA treatment The upper oxide film thickness was uniform in the plane. On the other hand, in the comparative example in which the protective film was not formed, the oxide film (natural oxide film) on the SOI layer immediately after the RTA treatment tended to be thin at the center of the wafer.
  • Table 2 shows the results of measuring the average film thickness and film thickness range of the SOI layer of the SOI wafer immediately after peeling and the SOI wafer after flattening and film thickness adjustment in the examples and comparative examples.
  • the film thickness range of the SOI layer maintained the same good value as that immediately after peeling even after the planarization and film thickness adjustment.
  • the film thickness range of the SOI layer was thin at the wafer center, and the in-plane film thickness uniformity was deteriorated.
  • a protective film can be easily formed on the surface of the thin film flattened by the RTA process, and the film is uniformly formed on the surface of the thin film. It has been clarified that this protective film can maintain the in-plane thickness uniformity of the thin film after the cleaning well even when the cleaning using SC1 is performed after the RTA treatment.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has any configuration that has substantially the same configuration as the technical idea described in the claims of the present invention and that exhibits the same effects. Are included in the technical scope.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Element Separation (AREA)

Abstract

　本発明は、ボンドウェーハの表面から水素イオン等のガスイオンをイオン注入してイオン注入層を形成し、ボンドウェーハとベースウェーハとを貼り合わせた後、イオン注入層でボンドウェーハを剥離させることにより、ベースウェーハ上に薄膜を有する貼り合わせウェーハを作製し、貼り合わせウェーハに対し、水素ガス含有雰囲気下でＲＴＡ処理を行う貼り合わせウェーハの製造方法において、ＲＴＡ処理の最高温度から降温して熱処理炉から貼り合わせウェーハを取り出すまでの間に、熱処理炉内で薄膜の表面に保護膜を形成し、その後保護膜が形成された貼り合わせウェーハを熱処理炉から取り出して、その後保護膜及び薄膜のエッチングが可能な洗浄液を用いて洗浄する貼り合わせウェーハの製造方法である。これにより、ＲＴＡ処理とその後の洗浄を行った後も薄膜の膜厚の面内均一性を良好に維持できる貼り合わせウェーハの製造方法が提供される。

Description

貼り合わせウェーハの製造方法
　本発明は、イオン注入剥離法を用いた貼り合わせウェーハの製造方法に関し、特には、水素イオン等を注入したシリコン単結晶ウェーハを支持基板となるベースウェーハと酸化膜を介して貼り合わせた後に剥離してＳＯＩウェーハを製造する方法に関する。
　ＳＯＩウェーハの製造方法、特に先端集積回路の高性能化を可能とする薄膜ＳＯＩウェーハの製造方法として、イオン注入したウェーハを接合後に剥離してＳＯＩウェーハを製造する方法（イオン注入剥離法：スマートカット法（登録商標）とも呼ばれる技術）が注目されている。
　このイオン注入剥離法は、二枚のシリコンウェーハの内、少なくとも一方に酸化膜を形成すると共に、一方のシリコンウェーハ（ボンドウェーハ）の上面から水素イオン又は希ガスイオン等のガスイオンを注入し、ボンドウェーハ内部に微小気泡層（封入層）を形成させた後、イオンを注入した方の面を、酸化膜を介して他方のシリコンウェーハ（ベースウェーハ）と密着させ、その後熱処理（剥離熱処理）を行って微小気泡層を劈開面（剥離面）としてボンドウェーハを薄膜状に剥離し、さらに熱処理（結合熱処理）を行って強固に結合してＳＯＩウェーハとする技術（特許文献１）である。この段階では、劈開面がＳＯＩ層の表面となり、ＳＯＩ膜厚が薄くてかつ膜厚均一性も高いＳＯＩウェーハが比較的容易に得られている。なお、ＳＯＩウェーハではなく直接接合した貼り合わせウェーハを得る場合は、ボンドウェーハ及びベースウェーハともに表面に酸化膜を形成することなく直接密着させて貼り合わせる。
　しかし、剥離後のＳＯＩウェーハ表面にはイオン注入によるダメージ層が存在し、また、表面粗さが通常のシリコンウェーハの鏡面に比べて大きなものとなっている。従って、イオン注入剥離法では、このようなダメージ層と表面粗さを除去することが必要になる。
　従来、このダメージ層等を除去するために、結合熱処理後の最終工程において、タッチポリッシュと呼ばれる研磨しろの極めて少ない鏡面研磨（取りしろ：１００ｎｍ程度）が行われていた。ところが、ＳＯＩ層に機械加工的要素を含む研磨をしてしまうと、研磨の取りしろが均一でないために、水素イオンなどの注入と剥離によって達成されたＳＯＩ層の膜厚均一性が悪化してしまうという問題が生じる。
　このような問題点を解決する方法として、タッチポリッシュの代わりに高温熱処理を行って表面粗さを改善する平坦化処理が行われるようになってきている。
　例えば特許文献２では、剥離熱処理後（又は結合熱処理後）に、ＳＯＩ層の表面を研磨することなく水素を含む還元性雰囲気下の熱処理（急速加熱・急速冷却熱処理（ＲＴＡ処理））を行う方法が提案されている。さらに、特許文献３では、剥離熱処理後（又は結合熱処理後）に、酸化性雰囲気下の熱処理によりＳＯＩ層に酸化膜を形成した後に該酸化膜を除去し（犠牲酸化処理）、次に還元性雰囲気下のＲＴＡ処理を行う方法が提案されている。また、特許文献４～６では、ＲＴＡ処理を行った後に犠牲酸化処理を行う方法や、ＲＴＡ処理と犠牲酸化処理を複数回行う方法が提案されている。
　また、一般的にイオン注入剥離法によってＳＯＩウェーハを製造する際に、上記のＲＴＡ処理等の剥離面を平坦化する熱処理を行った後は、犠牲酸化処理や研磨などのＳＯＩ層の膜厚を目的の膜厚に調整する処理が行われる（特許文献４～６）。
　そのような膜厚調整処理に投入する前には、ＳＯＩウェーハを洗浄する工程が行われ、洗浄工程では、例えばＳＣ１（ＮＨ４ＯＨとＨ２Ｏ２の混合水溶液）のような、ＳＯＩ層の表面を微量にエッチングする作用を有する洗浄液に浸漬する洗浄が行われることが一般的である。
特開平５－２１１１２８号公報 特開平１１－３０７４７２号公報 特開２０００－１２４０９２号公報 特開２００９－０３２９７２号公報 特開２０１２－２２２２９４号公報 特開２０１３－１４３４０７号公報
　一方、近年の携帯型端末の普及に伴い、半導体デバイスの低消費電力化、微細化、高機能化が必要となっており、デザインルールで２２ｎｍ世代以降の有力な候補として、ＳＯＩウェーハを用いた完全空乏型のデバイス開発が行われている。この完全空乏型デバイスでは、ＳＯＩ層の膜厚が１０ｎｍ程度と非常に薄くなることに加えて、ＳＯＩ層の膜厚分布がデバイスの閾値電圧に影響することから、ＳＯＩ層の面内膜厚分布として膜厚レンジが１ｎｍ以下（Ｒａｎｇｅ（Ｍａｘ－Ｍｉｎ）≦１ｎｍ）の均一性が求められている。
　しかしながら、このような膜厚レンジの小さいＳＯＩウェーハを製造する場合に、平坦化・膜厚調整後のＳＯＩ層の面内及びウェーハ間の膜厚均一性を良好に維持することは難しい。これは、上述のようにボンドウェーハを剥離した段階ではＳＯＩ層の膜厚均一性は良好であるが、剥離後のＳＯＩ層表面の表面粗さを改善するために行う平坦化熱処理の後に行われる洗浄工程において、ＳＯＩ層の膜厚均一性が悪化してしまうためである。
　特に、洗浄液としてＳＣ１を用いて洗浄を行う場合は、確実にＳＯＩ層がエッチングにより減厚されることから、洗浄条件によってはＳＯＩ層の面内膜厚均一性が悪化しやすい。また、熱処理によってＳＯＩ層表面が活性な状態で熱処理炉から取り出されるＲＴＡ処理等の平坦化熱処理と組み合せる場合、特にＳＯＩ層の面内膜厚均一性が悪化しやすいという問題があった。
　このようなＳＯＩ層の面内膜厚均一性の悪化は、上述のような膜厚レンジが１ｎｍ以下のＳＯＩウェーハを製造する場合においては、特に大きな問題となる。
　本発明は、上記問題を解決するためになされたものであり、ＲＴＡ処理とその後の洗浄を行った後も薄膜の面内膜厚均一性を良好に維持できる貼り合わせウェーハの製造方法を提供することを目的とする。
　上記課題を解決するために、本発明では、ボンドウェーハの表面から水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してウェーハ内部にイオン注入層を形成し、前記ボンドウェーハのイオン注入した表面とベースウェーハの表面とを直接あるいは絶縁膜を介して貼り合わせた後、前記イオン注入層でボンドウェーハを剥離させることにより、前記ベースウェーハ上に薄膜を有する貼り合わせウェーハを作製し、該貼り合わせウェーハに対し、水素ガス含有雰囲気下でＲＴＡ処理を行うことによって前記薄膜の表面を平坦化する貼り合わせウェーハの製造方法において、
　前記ＲＴＡ処理の最高温度から降温して熱処理炉から前記貼り合わせウェーハを取り出すまでの間に、前記熱処理炉内で前記薄膜の表面に保護膜を形成し、その後該保護膜が形成された貼り合わせウェーハを前記熱処理炉から取り出して、その後前記保護膜及び前記薄膜のエッチングが可能な洗浄液を用いて洗浄する貼り合わせウェーハの製造方法を提供する。
　このような貼り合わせウェーハの製造方法であれば、ＲＴＡ処理によって平坦化された薄膜の表面に保護膜を面内均一に形成することで、ＲＴＡ処理とその後の洗浄を行った後も薄膜の面内膜厚均一性が良好に維持された貼り合わせウェーハを製造することができる。
　またこのとき、前記保護膜の形成は、前記ＲＴＡ処理の最高温度からの降温中に、前記熱処理炉内の水素ガス含有雰囲気を酸化性雰囲気、窒化性雰囲気、及び酸窒化性雰囲気のいずれかに切替え、前記貼り合わせウェーハを前記酸化性雰囲気、窒化性雰囲気、及び酸窒化性雰囲気のいずれかに晒すことにより、前記薄膜の表面に酸化膜、窒化膜、及び酸窒化膜のいずれかを形成することが好ましい。
　このようにすれば、薄膜の表面に容易に保護膜を形成することができる。
　またこのとき、前記洗浄液として、ＮＨ４ＯＨとＨ２Ｏ２の混合水溶液（ＳＣ１）を用いてもよい。
　本発明であれば、洗浄に一般的に用いられるエッチング性のあるＳＣ１を用いて洗浄を行った場合も、洗浄後の薄膜の面内膜厚均一性を良好に維持することができる。
　またこのとき、前記保護膜の厚さを０．７～３ｎｍとすることが好ましい。
　このような厚さであれば、保護膜の効果が充分に得られ、またＲＴＡ処理の生産性が大幅に低下することがない。
　以上のように、本発明の貼り合わせウェーハの製造方法であれば、ＲＴＡ処理によって平坦化された薄膜の表面に容易に保護膜を形成することができ、薄膜表面に面内均一に形成されたこの保護膜によって、ＲＴＡ処理後にエッチング性のあるＳＣ１を用いた洗浄を行った場合も、洗浄後の薄膜の面内膜厚均一性が良好に維持された貼り合わせウェーハを製造することができる。
本発明の貼り合わせウェーハの製造方法の一例を示すフロー図である。 実施例のＲＴＡ処理におけるＲＴＡ温度プロファイルを示す図である。 比較例のＲＴＡ処理におけるＲＴＡ温度プロファイルを示す図である。 実施例及び比較例における、ＲＴＡ処理直後のＳＯＩ層上の酸化膜の膜厚を測定する際の測定方向を示す図である。 実施例及び比較例における、ＲＴＡ処理直後のＳＯＩ層上の酸化膜の膜厚を測定した結果を比較したグラフである。
　本発明者らが上記問題点について検討を行ったところ、平坦化熱処理を抵抗加熱式のバッチ炉で行う場合には、その後に行われるＳＣ１洗浄を含む洗浄工程において、ＳＯＩ層の面内膜厚均一性が悪化する傾向はほとんど見られないが、平坦化効果の高いＨ２含有雰囲気での高温ＲＴＡ処理を行うと、その後に行われるＳＣ１洗浄を含む洗浄工程において、ＳＯＩ層の面内膜厚均一性が悪化する傾向が見られた。また、ＲＴＡ処理直後のＳＯＩ層の膜厚を測定すると、ＳＯＩ層の面内膜厚分布は、ＳＣ１洗浄を含む洗浄を行った後に比べて均一な分布を示していた。このことから、ＳＯＩ層の膜厚均一性が悪化する原因はＲＴＡ処理にあり、ＳＣ１を含む洗浄はその要因を拡大させていると考えられる。
　また、同じ装置を用いてＲＴＡ処理を行った場合、ＲＴＡ処理及び洗浄後にＳＯＩ層の膜厚が薄くなるのは常に特定の領域であり、一方で、装置間でＳＯＩ層の膜厚が薄くなる領域は異なり、ウェーハ中心部でＳＯＩ層が薄くなる装置、ウェーハ周辺部でＳＯＩ層が薄くなる装置等があることが分かった。
　さらに検討を行ったところ、ＲＴＡ処理後にウェーハを取り出すウェーハハンドリングロボットのウェーハ接触部がウェーハ中央であればウェーハ中央でＳＯＩ層が薄くなり、ウェーハ接触部がウェーハ周辺部であればウェーハ周辺部でＳＯＩ層が薄くなっていることから、ウェーハハンドリングロボットのウェーハ接触部の位置でＳＯＩ層が薄くなることが分かった。
　この原因は以下のように考えられる。ＲＴＡ処理後の高温のウェーハに低温のウェーハハンドリングロボットが接触することによりその部分が低温化し、その低温化した部分では成長する酸化膜（自然酸化膜）が他の領域より薄くなる。その後のＳＣ１を含む洗浄では酸化膜が薄い部分が他の領域より短時間にエッチングされるため、結果として、酸化膜が薄い部分では下地のＳｉ（ＳＯＩ層）はよりエッチングされ、ＳＯＩ層が薄くなる。
　以上のことから、本発明者らは、ＲＴＡ処理後に形成される膜厚が不均一な自然酸化膜の形成を抑制することで、洗浄後の薄膜（ＳＯＩ層）の面内膜厚均一性を良好に維持できることに想到し、具体的には、ＲＴＡ処理のアニール終了後、Ｈ２をパージしてから薄膜上に強制的に保護膜（酸化膜、窒化膜、酸窒化膜等）を成長させることにより、その後の取り出し時にウェーハハンドリングロボットが接触して温度低下が起こっても、保護膜によって膜厚が不均一な自然酸化膜の形成を抑制できるため、洗浄後の薄膜の面内膜厚均一性を良好に維持できることを見出し、本発明を完成させた。
　即ち、本発明は、ボンドウェーハの表面から水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してウェーハ内部にイオン注入層を形成し、前記ボンドウェーハのイオン注入した表面とベースウェーハの表面とを直接あるいは絶縁膜を介して貼り合わせた後、前記イオン注入層でボンドウェーハを剥離させることにより、前記ベースウェーハ上に薄膜を有する貼り合わせウェーハを作製し、該貼り合わせウェーハに対し、水素ガス含有雰囲気下でＲＴＡ処理を行うことによって前記薄膜の表面を平坦化する貼り合わせウェーハの製造方法において、
　前記ＲＴＡ処理の最高温度から降温して熱処理炉から前記貼り合わせウェーハを取り出すまでの間に、前記熱処理炉内で前記薄膜の表面に保護膜を形成し、その後該保護膜が形成された貼り合わせウェーハを前記熱処理炉から取り出して、その後前記保護膜及び前記薄膜のエッチングが可能な洗浄液を用いて洗浄する貼り合わせウェーハの製造方法である。
　以下、本発明について詳細に説明するが、本発明はこれらに限定されるものではない。
　図１は、本発明の貼り合わせウェーハの製造方法の一例を示すフロー図である。以下、図１のフロー図に沿って本発明の貼り合わせウェーハの製造方法について説明する。
　本発明の貼り合わせウェーハの製造方法では、まずボンドウェーハ及びベースウェーハを用意し、ボンドウェーハにイオン注入層を形成する（図１（ａ））。
　ボンドウェーハ及びベースウェーハとしては、特に限定されないが、例えば鏡面研磨されたシリコン単結晶ウェーハを好適に用いることができる。
　また、ボンドウェーハ及びベースウェーハとしては、熱酸化によりウェーハ表面に酸化膜（絶縁膜）が形成されたものを用いてもよい。
　ボンドウェーハにおけるイオン注入層の形成は、ボンドウェーハの表面から水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入して、ウェーハ内部にイオン注入層を形成すればよく、公知の方法で行えばよい。
　次に、イオン注入層を形成したボンドウェーハとベースウェーハを貼り合わせる（図１（ｂ））。貼り合わせる際は、ボンドウェーハのイオン注入した表面とベースウェーハの表面とを直接、あるいは上述のようにボンドウェーハやベースウェーハに絶縁膜を形成したものを用いる場合は、絶縁膜を介して貼り合わせる。
　次に、イオン注入層でボンドウェーハを剥離させる（図１（ｃ））。このボンドウェーハの剥離は、特に限定されないが、例えばＡｒ等の不活性ガス雰囲気下での熱処理（剥離熱処理）によって行うことができる。なお、貼り合わせる面に予めプラズマ処理を施して貼り合わせることによって、室温で密着されたウェーハの結合強度を高め、剥離処理を行わずに（あるいは、剥離が発生しない程度の低温熱処理のみを行って）、機械的に剥離することもできる。
　このようにしてイオン注入層でボンドウェーハを剥離させることで、ベースウェーハ上に薄膜を有する貼り合わせウェーハが得られる。
　次に、得られた貼り合わせウェーハに対し、ＲＴＡ処理を行う（図１（ｄ））。この工程では、水素ガス含有雰囲気下でＲＴＡ処理を行うことによって、薄膜の表面を平坦化する。なお、ＲＴＡ処理の前に、貼り合わせウェーハの結合強度を高めるための結合熱処理（例えば、９００～１，０００℃、３０分～２時間、酸化性雰囲気）を行い、表面に形成された熱酸化膜を除去する処理を行うこともできる。
　水素ガス含有雰囲気は、例えば１００％Ｈ２ガス雰囲気や、Ｈ２とＡｒの混合ガス雰囲気とすればよい。
　また、ＲＴＡ処理の最高温度は１，１００℃以上、処理時間（最高温度の保持時間）は１～３０秒程度とすることが好ましい。
　ここで、本発明の貼り合わせウェーハの製造方法では、ＲＴＡ処理の最高温度から降温して熱処理炉から貼り合わせウェーハを取り出すまでの間に、熱処理炉内で薄膜の表面に保護膜を形成する（図１（ｅ））。
　このとき、保護膜の形成は、ＲＴＡ処理の最高温度からの降温中に、熱処理炉内の水素ガス含有雰囲気を酸化性雰囲気、窒化性雰囲気、及び酸窒化性雰囲気のいずれかに切替え、貼り合わせウェーハを酸化性雰囲気、窒化性雰囲気、及び酸窒化性雰囲気のいずれかに晒すことにより、薄膜の表面に酸化膜、窒化膜、及び酸窒化膜のいずれかを形成することが好ましい。このようにすれば、薄膜の表面に容易に保護膜を形成することができる。
　また、保護膜の形成は、ＲＴＡ処理の最高温度未満で行えばよく、特に限定されないが例えば、３００～９００℃で５～３０秒程度、上記の酸化性雰囲気、窒化性雰囲気、及び酸窒化性雰囲気等に貼り合わせウェーハを晒すことで行うことができ、所望の膜厚となるよう調整すればよい。
　また、形成する保護膜の厚さは、特に限定されないが、０．７～３ｎｍの範囲とすることが好ましい。厚さを０．７ｎｍ以上とすることで、保護膜の効果が充分に得られる。また、厚さが３ｎｍ以下であれば、保護膜の形成に要する時間が長くなり過ぎないため、枚葉処理であるＲＴＡ処理においても生産性が大幅に低下することがない。
　ＲＴＡ処理によって平坦化された薄膜の表面に、面内均一にこのような保護膜を形成することで、膜厚が不均一な自然酸化膜の形成を抑制でき、結果として、後述のＲＴＡ処理後のＳＣ１等による洗浄において面内のエッチング量のばらつきを抑制できるため、洗浄後も薄膜の面内膜厚均一性を良好に維持することができる。
　次に、上述のようにして保護膜を形成した後、保護膜が形成された貼り合わせウェーハを熱処理炉から取り出す（図１（ｆ））。
　その後、保護膜及び薄膜のエッチングが可能な洗浄液を用いて貼り合わせウェーハを洗浄する（図１（ｇ））。
　このとき、洗浄液として、ＮＨ４ＯＨとＨ２Ｏ２の混合水溶液（ＳＣ１）を用いてもよい。本発明であれば、ＳＣ１を用いて洗浄を行った場合も、洗浄後の薄膜の面内膜厚均一性を良好に維持することができる。もちろん、洗浄液としてはこれに限定されず、ＮａＯＨ、ＫＯＨ等を用いたり、非エッチング性の洗浄液（例えばＳＣ２（ＨＣｌとＨ２Ｏ２の混合水溶液））による洗浄と組み合わせて洗浄を行うことも可能である。
　また、上述の洗浄を行った後に、必要に応じて、バッチ炉（抵抗加熱式熱処理炉）を用いた犠牲酸化処理や、非酸化性雰囲気下の熱処理（例えば高温Ａｒアニール処理）等を行ってもよく、これらは特に限定されず、公知の方法で行えばよい。
　また、その後、犠牲酸化処理等による膜厚の調整を行ってもよく、これも特に限定されず、公知の方法で行えばよい。
　以上のように、本発明の貼り合わせウェーハの製造方法であれば、ＲＴＡ処理によって平坦化された薄膜の表面に容易に保護膜を形成することができ、薄膜表面に面内均一に形成されたこの保護膜によって、ＲＴＡ処理後にＳＣ１を用いた洗浄を行った場合も、洗浄後の薄膜の面内膜厚均一性が良好に維持された貼り合わせウェーハを製造することができる。
　以下、実施例及び比較例を用いて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例）
　直径３００ｍｍのシリコン単結晶から切り出したボンドウェーハを用意し、このボンドウェーハに９５０℃で膜厚１５０ｎｍとなるように酸化膜の成長を行い、その後水素イオンを４０ｋｅＶ、６．０×１０１６／ｃｍ２の条件で注入した。次に、直径３００ｍｍのシリコン単結晶から切り出したベースウェーハを用意し、ボンドウェーハとの貼り合わせを行った。その後、貼り合わせたウェーハに５００℃／３０分の剥離熱処理を行い、貼り合わせＳＯＩウェーハを作製し、剥離直後のＳＯＩウェーハの、ＳＯＩ層の平均膜厚と膜厚レンジを測定した。
　次に、作製したＳＯＩウェーハに対し、図２のＲＴＡ温度プロファイルに基づいて、ＲＴＡ処理（１回目の平坦化熱処理）を行った。ＲＴＡ処理では、まずＨ２雰囲気で１，１００℃／３０秒のアニール処理を行った。最高温度で所定時間保持するアニール終了後、Ｈ２ガスをチャンバーから追い出すため、Ａｒガスでパージしながら降温を行い、さらに６００℃でＯ２ガス（酸化性雰囲気）に切替えて６００℃／１０秒の酸化を行い、ＳＯＩ層の表面に保護膜として酸化膜を形成した。
　その後、ウェーハハンドリングロボットで熱処理炉からＳＯＩウェーハを取り出し、ＲＴＡ処理直後のＳＯＩウェーハに対して、ＳＯＩ層上の酸化膜の膜厚を測定した。
　次に、熱処理炉から取り出したＳＯＩウェーハに対し、ＳＣ１を用いて洗浄を行い、続いて犠牲酸化処理、１，２００℃／６０分の高温Ａｒアニール処理（２回目の平坦化熱処理）、ＳＯＩ層の膜厚調整のための犠牲酸化処理を行い、平坦化・膜厚調整後のＳＯＩウェーハを得た。得られた平坦化・膜厚調整後のＳＯＩウェーハの、ＳＯＩ層の平均膜厚と膜厚レンジを測定した。
　実施例における上記の各処理の条件を表１に示す。
Figure JPOXMLDOC01-appb-T000001
（比較例）
　実施例と同様に剥離熱処理までの操作を行って作製したＳＯＩウェーハに対し、図３のＲＴＡ温度プロファイルに基づいて、ＲＴＡ処理（１回目の平坦化熱処理）を行った。なお、このＲＴＡ処理では、アニール後Ａｒガスでパージした後、酸化性雰囲気に切り替えず、保護膜としての酸化膜の形成を行わなかった。ＲＴＡ処理後、ウェーハハンドリングロボットで熱処理炉からＳＯＩウェーハを取り出し、実施例と同様にＲＴＡ処理直後のＳＯＩウェーハに対して、ＳＯＩ層上の酸化膜の膜厚を測定した。
　その後のＳＣ１での洗浄、平坦化・膜厚調整処理も実施例と同様に行って、平坦化・膜厚調整後のＳＯＩウェーハを得た。得られた平坦化・膜厚調整後のＳＯＩウェーハの、ＳＯＩ層の平均膜厚と膜厚レンジを測定した。
　なお、実施例及び比較例において、ＲＴＡ処理直後のＳＯＩウェーハのＳＯＩ層上の酸化膜厚を測定する際は、図４の矢印方向で測定した。測定結果を比較したグラフを図５に示す。
　実施例及び比較例で用いたウェーハハンドリングロボットはウェーハ中心部をチャックする方式であったが、図５に示されるように、保護膜として酸化膜を形成した実施例では、ＲＴＡ処理直後のＳＯＩ層上の酸化膜厚は面内で均一であった。
　一方、保護膜を形成しなかった比較例では、ＲＴＡ処理直後のＳＯＩ層上の酸化膜（自然酸化膜）はウェーハ中心部で薄くなる傾向を示した。
　また、実施例及び比較例において、剥離直後のＳＯＩウェーハと平坦化・膜厚調整後のＳＯＩウェーハの、ＳＯＩ層の平均膜厚と膜厚レンジを測定した結果を表２に示す。
Figure JPOXMLDOC01-appb-T000002
　表２に示されるように、保護膜を形成した実施例では、平坦化・膜厚調整後にもＳＯＩ層の膜厚レンジが剥離直後と同等の良好な値を維持していた。
　一方、保護膜を形成しなかった比較例では、ＳＯＩ層の膜厚レンジはウェーハ中心部で薄くなり、面内膜厚均一性が悪化していた。
　以上のことから、本発明の貼り合わせウェーハの製造方法であれば、ＲＴＡ処理によって平坦化された薄膜の表面に容易に保護膜を形成することができ、薄膜表面に面内均一に形成されたこの保護膜によって、ＲＴＡ処理後にＳＣ１を用いた洗浄を行った場合も、洗浄後の薄膜の面内膜厚均一性を良好に維持できることが明らかとなった。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (4)

  1. 　ボンドウェーハの表面から水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してウェーハ内部にイオン注入層を形成し、前記ボンドウェーハのイオン注入した表面とベースウェーハの表面とを直接あるいは絶縁膜を介して貼り合わせた後、前記イオン注入層でボンドウェーハを剥離させることにより、前記ベースウェーハ上に薄膜を有する貼り合わせウェーハを作製し、該貼り合わせウェーハに対し、水素ガス含有雰囲気下でＲＴＡ処理を行うことによって前記薄膜の表面を平坦化する貼り合わせウェーハの製造方法において、
    　前記ＲＴＡ処理の最高温度から降温して熱処理炉から前記貼り合わせウェーハを取り出すまでの間に、前記熱処理炉内で前記薄膜の表面に保護膜を形成し、その後該保護膜が形成された貼り合わせウェーハを前記熱処理炉から取り出して、その後前記保護膜及び前記薄膜のエッチングが可能な洗浄液を用いて洗浄することを特徴とする貼り合わせウェーハの製造方法。
  2. 　前記保護膜の形成は、前記ＲＴＡ処理の最高温度からの降温中に、前記熱処理炉内の水素ガス含有雰囲気を酸化性雰囲気、窒化性雰囲気、及び酸窒化性雰囲気のいずれかに切替え、前記貼り合わせウェーハを前記酸化性雰囲気、窒化性雰囲気、及び酸窒化性雰囲気のいずれかに晒すことにより、前記薄膜の表面に酸化膜、窒化膜、及び酸窒化膜のいずれかを形成することを特徴とする請求項１に記載の貼り合わせウェーハの製造方法。
  3. 　前記洗浄液として、ＮＨ４ＯＨとＨ２Ｏ２の混合水溶液を用いることを特徴とする請求項１又は請求項２に記載の貼り合わせウェーハの製造方法。
  4. 　前記保護膜の厚さを０．７～３ｎｍとすることを特徴とする請求項１から請求項３のいずれか一項に記載の貼り合わせウェーハの製造方法。
PCT/JP2015/000635 2014-03-18 2015-02-12 貼り合わせウェーハの製造方法 WO2015141121A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN201580011892.8A CN106062924B (zh) 2014-03-18 2015-02-12 贴合式晶圆的制造方法
US15/120,905 US9773694B2 (en) 2014-03-18 2015-02-12 Method for manufacturing bonded wafer
KR1020167024282A KR102361311B1 (ko) 2014-03-18 2015-02-12 접합웨이퍼의 제조방법
SG11201607286TA SG11201607286TA (en) 2014-03-18 2015-02-12 Method for manufacturing bonded wafer
EP15764527.6A EP3104395B1 (en) 2014-03-18 2015-02-12 Method for manufacturing laminated wafer

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014054427A JP6036732B2 (ja) 2014-03-18 2014-03-18 貼り合わせウェーハの製造方法
JP2014-054427 2014-03-18

Publications (1)

Publication Number Publication Date
WO2015141121A1 true WO2015141121A1 (ja) 2015-09-24

Family

ID=54144113

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2015/000635 WO2015141121A1 (ja) 2014-03-18 2015-02-12 貼り合わせウェーハの製造方法

Country Status (8)

Country Link
US (1) US9773694B2 (ja)
EP (1) EP3104395B1 (ja)
JP (1) JP6036732B2 (ja)
KR (1) KR102361311B1 (ja)
CN (1) CN106062924B (ja)
SG (1) SG11201607286TA (ja)
TW (1) TWI604502B (ja)
WO (1) WO2015141121A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3051968B1 (fr) 2016-05-25 2018-06-01 Soitec Procede de fabrication d'un substrat semi-conducteur a haute resistivite
US20180019169A1 (en) * 2016-07-12 2018-01-18 QMAT, Inc. Backing substrate stabilizing donor substrate for implant or reclamation
JP6531743B2 (ja) * 2016-09-27 2019-06-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP6686962B2 (ja) * 2017-04-25 2020-04-22 信越半導体株式会社 貼り合わせウェーハの製造方法
JP6760245B2 (ja) * 2017-11-06 2020-09-23 信越半導体株式会社 薄膜ｓｏｉ層を有するｓｏｉウェーハの製造方法
JP7088125B2 (ja) * 2019-05-14 2022-06-21 信越半導体株式会社 被覆物の厚さ測定方法及び研削方法
JP7251419B2 (ja) * 2019-09-11 2023-04-04 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
US11282739B2 (en) * 2019-12-13 2022-03-22 Globalwafers Co., Ltd. Methods for removing an oxide film from a SOI structure and methods for preparing a SOI structure
FR3106236B1 (fr) * 2020-01-15 2021-12-10 Soitec Silicon On Insulator Procédé de fabrication d’un capteur d’image
JP2021166267A (ja) * 2020-04-08 2021-10-14 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP7711625B2 (ja) * 2022-05-17 2025-07-23 信越半導体株式会社 シリコンウェーハの熱処理方法
JP2024168899A (ja) * 2023-05-25 2024-12-05 信越半導体株式会社 δドープ層を有する高移動度基板及び高移動度基板の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11307472A (ja) * 1998-04-23 1999-11-05 Shin Etsu Handotai Co Ltd 水素イオン剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP2009027124A (ja) * 2007-06-21 2009-02-05 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
WO2010122023A2 (en) * 2009-04-21 2010-10-28 S.O.I.Tec Silicon On Insulator Technologies Method to thin a silicon-on-insulator substrate
WO2011113775A1 (en) * 2010-03-18 2011-09-22 S.O.I.Tec Silicon On Insulator Technologies Method for finishing a substrate of the semiconductor-on-insulator type

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
CN100454552C (zh) * 2001-07-17 2009-01-21 信越半导体株式会社 贴合晶片的制造方法及贴合晶片、以及贴合soi晶片
JP4509488B2 (ja) * 2003-04-02 2010-07-21 株式会社Sumco 貼り合わせ基板の製造方法
CN100437912C (zh) * 2003-08-25 2008-11-26 松下电器产业株式会社 杂质导入层的形成方法和器件的制造方法
US7563697B2 (en) * 2003-09-05 2009-07-21 Sumco Corporation Method for producing SOI wafer
EP1710836A4 (en) * 2004-01-30 2010-08-18 Sumco Corp METHOD FOR PRODUCING AN SOI WATER
KR101440930B1 (ko) * 2007-04-20 2014-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작방법
JP5135935B2 (ja) 2007-07-27 2013-02-06 信越半導体株式会社 貼り合わせウエーハの製造方法
JP5703920B2 (ja) 2011-04-13 2015-04-22 信越半導体株式会社 貼り合わせウェーハの製造方法
JP5927894B2 (ja) * 2011-12-15 2016-06-01 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP2013143407A (ja) 2012-01-06 2013-07-22 Shin Etsu Handotai Co Ltd 貼り合わせｓｏｉウェーハの製造方法
JP5991284B2 (ja) * 2013-08-23 2016-09-14 信越半導体株式会社 シリコンウェーハの熱処理方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11307472A (ja) * 1998-04-23 1999-11-05 Shin Etsu Handotai Co Ltd 水素イオン剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP2009027124A (ja) * 2007-06-21 2009-02-05 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
WO2010122023A2 (en) * 2009-04-21 2010-10-28 S.O.I.Tec Silicon On Insulator Technologies Method to thin a silicon-on-insulator substrate
WO2011113775A1 (en) * 2010-03-18 2011-09-22 S.O.I.Tec Silicon On Insulator Technologies Method for finishing a substrate of the semiconductor-on-insulator type

Also Published As

Publication number Publication date
KR20160134661A (ko) 2016-11-23
JP2015177150A (ja) 2015-10-05
KR102361311B1 (ko) 2022-02-10
EP3104395A1 (en) 2016-12-14
TW201546875A (zh) 2015-12-16
SG11201607286TA (en) 2016-10-28
US9773694B2 (en) 2017-09-26
EP3104395B1 (en) 2020-09-09
CN106062924A (zh) 2016-10-26
CN106062924B (zh) 2019-02-15
US20160365273A1 (en) 2016-12-15
JP6036732B2 (ja) 2016-11-30
EP3104395A4 (en) 2017-10-04
TWI604502B (zh) 2017-11-01

Similar Documents

Publication Publication Date Title
JP6036732B2 (ja) 貼り合わせウェーハの製造方法
JP4828230B2 (ja) Ｓｏｉウェーハの製造方法
TWI357101B (en) Method for producing bonded wafer
KR101229760B1 (ko) Ｓｏｉ 웨이퍼의 제조방법 및 이 방법에 의해 제조된ｓｏｉ 웨이퍼
WO2013102968A1 (ja) 貼り合わせｓｏｉウェーハの製造方法
WO2015136834A1 (ja) 貼り合わせｓｏｉウェーハの製造方法
CN107615445B (zh) 绝缘体上硅晶圆的制造方法
US10600677B2 (en) Method for manufacturing bonded SOI wafer
JP2016201454A (ja) Ｓｏｉウェーハの製造方法
WO2016059748A1 (ja) 貼り合わせウェーハの製造方法
JP4624812B2 (ja) Ｓｏｉウエーハの製造方法
JP5766901B2 (ja) 貼り合わせウェーハの製造方法
EP3029730B1 (en) Bonded wafer manufacturing method
JP6152829B2 (ja) Ｓｏｉウェーハの製造方法
JP7251419B2 (ja) 貼り合わせｓｏｉウェーハの製造方法
JP2006013179A (ja) Ｓｏｉウェーハの製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15764527

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 15120905

Country of ref document: US

ENP Entry into the national phase

Ref document number: 20167024282

Country of ref document: KR

Kind code of ref document: A

REEP Request for entry into the european phase

Ref document number: 2015764527

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2015764527

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE