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WO2015115126A1 - 窒化物半導体積層体およびその製造方法並びに窒化物半導体装置 - Google Patents

窒化物半導体積層体およびその製造方法並びに窒化物半導体装置 Download PDF

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Publication number
WO2015115126A1
WO2015115126A1 PCT/JP2015/050129 JP2015050129W WO2015115126A1 WO 2015115126 A1 WO2015115126 A1 WO 2015115126A1 JP 2015050129 W JP2015050129 W JP 2015050129W WO 2015115126 A1 WO2015115126 A1 WO 2015115126A1
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WO
WIPO (PCT)
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nitride semiconductor
layer
substrate
degrees
angle
Prior art date
Application number
PCT/JP2015/050129
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English (en)
French (fr)
Inventor
淳 小河
学 遠崎
陽介 藤重
伸之 伊藤
舞 岡崎
雄史 井上
雅之 田尻
信明 寺口
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
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Priority to US15/100,557 priority patent/US20160329419A1/en
Priority to CN201580003367.1A priority patent/CN105849868B/zh
Publication of WO2015115126A1 publication Critical patent/WO2015115126A1/ja

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    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Definitions

  • the present invention relates to a nitride semiconductor laminate, a method of manufacturing the same, and a nitride semiconductor device.
  • Nitride semiconductor is represented by the general formula In x Al y Ga 1-x -y N (0 ⁇ x ⁇ 1,0 ⁇ y ⁇ 1,0 ⁇ x + y ⁇ 1).
  • This nitride semiconductor can be changed in band gap in the range of 1.95 eV to 6 eV depending on its composition, and is researched and developed as a material for light emitting devices in a wide wavelength range ranging from the ultraviolet region to the infrared region, and put to practical use It is done.
  • control devices using nitride semiconductors are used for power devices that operate at high frequency and high output, and, among them, as a control device suitable for amplification in a high frequency band, for example, high electron mobility field effect transistor FETs such as (HEMT) are known.
  • HEMT high electron mobility field effect transistor
  • Patent Document 1 As a conventional nitride semiconductor laminate, there is one described in Japanese Patent Application Laid-Open No. 2008-166349 (Patent Document 1).
  • an AlN layer as a barrier layer As a buffer layer in which the Al composition is changed in the layer thickness direction, and a GaN layer are epitaxially grown on a Si substrate in this order.
  • an Si layer and a Ga layer are easily reacted, and thus an AlN layer is provided as a barrier layer between the Si substrate and the GaN layer.
  • an AlN layer is provided as a barrier layer between the Si substrate and the GaN layer.
  • Warping and cracking are likely to occur, and a good GaN layer can not be obtained. Therefore, an AlGaN layer in which the Al composition is changed in the layer thickness direction is sandwiched between the AlN layer and the GaN layer.
  • an object of the present invention is to provide a nitride semiconductor device capable of suppressing an increase in on-resistance by improving the mobility of electrons generated near the 2DEG layer.
  • the nitride semiconductor laminate of the present invention is A Si substrate whose main surface is a surface inclined at an off angle of 0 degrees or more and 4.0 degrees or less from the (111) plane; And a nitride semiconductor layer formed on the Si substrate.
  • a nitride semiconductor for example, GaN, AlN, AlGaN, refers to InGaN or the like, and more particularly, the general formula In x Al y Ga 1-x -y N (0 ⁇ x ⁇ It refers to a semiconductor represented by 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the mobility of electrons generated in the vicinity of the 2 DEG layer can be improved, so that the increase in the on-resistance of the nitride semiconductor device can be suppressed, and the current collapse can be reduced.
  • FIG. 1 is a schematic cross-sectional view of a nitride semiconductor stack according to a first embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view of a nitride semiconductor stack according to a second embodiment of the present invention.
  • FIG. 3 is a schematic cross-sectional view of a nitride semiconductor stack according to a third embodiment of the present invention.
  • FIG. 4 is a schematic cross-sectional view of a nitride semiconductor stack according to a fourth embodiment of the present invention.
  • FIG. 5 is a schematic cross-sectional view of a nitride semiconductor device according to a fifth embodiment of the present invention.
  • FIG. 6 is a schematic top view of the nitride semiconductor device.
  • 7 is an enlarged view of the top schematic view of FIG.
  • FIG. 8 is a schematic view showing the Si atomic layer step of the nitride semiconductor device.
  • FIG. 1 shows a schematic cross-sectional view of a nitride semiconductor stack according to a first embodiment of the present invention.
  • the nitride semiconductor stack according to the first embodiment includes a Si substrate 101 and a nitride semiconductor layer 110 formed on the Si substrate 101.
  • An AlN buffer layer 102 is formed on the main surface of the Si substrate 101.
  • the main surface of the Si substrate 101 is a surface inclined at an off angle of 0.8 degrees or more and 2.7 degrees or less in the (011) direction from the (111) plane. Further, the surface of the Si substrate 101 is processed to be uneven so that the main surface is present in 30% of the area of the surface.
  • the AlN buffer layer 102 is an AlN layer whose half width of a rocking curve in X-ray diffraction of the (0002) plane is 1900 arcsec.
  • an AlGaN buffer layer 106 in which an AlGaN-1 layer 103, an AlGaN-2 layer 104, and an AlGaN-3 layer 105 are sequentially stacked is formed.
  • a GaN layer 107 is formed on the AlGaN buffer layer 106, and an AlGaN barrier layer 108 is formed on the GaN layer 107.
  • the AlN buffer layer 102, the AlGaN buffer layer 106, the GaN layer 107, and the AlGaN barrier layer 108 constitute the nitride semiconductor layer 110.
  • the surface oxide film of the Si substrate 101 is removed with diluted hydrofluoric acid.
  • the Si substrate 101 is introduced into a reactor of a MOCVD (Metal Organic Chemical Vapor Deposition) apparatus. Then, after raising the temperature of the Si substrate 101 to 1100 ° C., NH 3 (ammonia) and TMA (trimethylaluminum) are supplied, and the main surface of the Si substrate 101 is epitaxially grown to a thickness of 400 nm / hr. A 180 nm thick AlN buffer layer 102 is formed.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • NH 3 , TMA, and TMG trimethylgallium
  • an AlGaN-1 layer 103 having a thickness of 200 nm is formed on the AlN buffer layer 102 by epitaxial growth.
  • a 300 nm thick AlGaN-2 layer 104 and a 400 nm thick AlGaN-3 layer 105 are sequentially formed.
  • the Al composition ratio of the AlGaN buffer layer 106 is 50%.
  • NH 3 and TMG are supplied, and a GaN layer 107 with a thickness of 1000 nm is formed on the AlGaN buffer layer 106 by epitaxial growth.
  • the temperature of the Si substrate 101 is set to 1050 ° C., NH 3 , TMA, and TMG are supplied, and an AlGaN barrier layer 108 having a thickness of 30 nm is formed on the GaN layer 107 by epitaxial growth.
  • the nitride semiconductor stack of the first embodiment is manufactured.
  • Comparative Example 1-- as a sample in Comparative Example 1 to Example 1-1 to Example 1-5 as samples in the nitride semiconductor laminated body according to the first embodiment of the present invention and the first embodiment. Eight samples of 1 to Comparative Example 1-3 were manufactured.
  • Example 1-1 As the Si substrate 101, four Si substrates having a main surface that is inclined at an off angle of 0.8 degrees to 1.1 degrees in the (011) direction from the (111) plane are prepared. A nitride semiconductor layer is formed on each Si substrate 101 by the manufacturing method of the first embodiment to manufacture a sample of the nitride semiconductor laminate.
  • Example 1-2 As the Si substrate 101, four Si substrates having a main surface that is inclined at an off angle of 1.2 degrees to 1.5 degrees in the (011) direction from the (111) plane are prepared. A nitride semiconductor layer is formed on each Si substrate 101 by the manufacturing method of the first embodiment to manufacture a sample of the nitride semiconductor laminate.
  • Example 1-2 has the same structure as the nitride semiconductor stack of Example 1-1 except that the off angle of the Si substrate 101 is different from that of Example 1-1.
  • Example 1-3 As the Si substrate 101, four Si substrates having a main surface that is inclined at an off angle of 1.6 degrees to 1.9 degrees in the (011) direction from the (111) plane are prepared. A nitride semiconductor layer is formed on each Si substrate 101 by the manufacturing method of the first embodiment to manufacture a sample of the nitride semiconductor laminate.
  • Example 1-3 has the same structure as the nitride semiconductor laminate of Example 1-1 except that the off angle of the Si substrate 101 is different from that of Example 1-1.
  • Example 1-4 As the Si substrate 101, four Si substrates each having a main surface that is inclined at an off angle of 2.0 degrees to 2.3 degrees in the (011) direction from the (111) plane are prepared. A nitride semiconductor layer is formed on each Si substrate 101 by the manufacturing method of the first embodiment to manufacture a sample of the nitride semiconductor laminate. Thus, Example 1-4 has the same structure as the nitride semiconductor stack of Example 1-1 except that the off angle of the Si substrate 101 is different from that of Example 1-1.
  • Example 1-5 As the Si substrate 101, four Si substrates having a main surface that is inclined at an off angle of 2.4 degrees to 2.7 degrees in the (011) direction from the (111) plane are prepared. A nitride semiconductor layer is formed on each Si substrate 101 by the manufacturing method of the first embodiment to manufacture a sample of the nitride semiconductor laminate.
  • Example 1-5 has the same structure as the nitride semiconductor stack of Example 1-1 except that the off angle of the Si substrate 101 is different from that of Example 1-1.
  • Comparative Example 1-1 As the Si substrate 101, four Si substrates each having a main surface that is inclined at an off angle of 0.5 degrees to 0.7 degrees in the (011) direction from the (111) plane are prepared. A nitride semiconductor layer is formed on each Si substrate 101 by the manufacturing method of the first embodiment to manufacture a sample of the nitride semiconductor laminate. As described above, Comparative Example 1-1 has the same structure as the nitride semiconductor laminate of Example 1-1 except that the off angle of the Si substrate 101 is different from that of Example 1-1.
  • Comparative Example 1-2 As the Si substrate 101, four Si substrates having a main surface that is inclined at an off angle of 2.8 degrees to 3.1 degrees in the (011) direction from the (111) plane are prepared. A nitride semiconductor layer is formed on each Si substrate 101 by the manufacturing method of the first embodiment to manufacture a sample of the nitride semiconductor laminate. As described above, Comparative Example 1-2 has the same structure as the nitride semiconductor laminate of Example 1-1 except that the off angle of the Si substrate 101 is different from that of Example 1-1.
  • Comparative Example 1-3 As the Si substrate 101, four Si substrates having a main surface that is inclined at an off angle of 3.2 degrees to 3.5 degrees in the (011) direction from the (111) plane are prepared. A nitride semiconductor layer is formed on each Si substrate 101 by the manufacturing method of the first embodiment to manufacture a sample of the nitride semiconductor laminate. Thus, Comparative Example 1-3 has the same structure as the nitride semiconductor laminate of Example 1-1 except that the off angle of the Si substrate 101 is different from that of Example 1-1.
  • Example 1-1 to Example 1-5 and Comparative Example 1-1 to Comparative Example 1-3 an area per 100 ⁇ m ⁇ 100 ⁇ m area was measured using AFM (Atomic Force Microscope).
  • the surface flatness was calculated and is shown in Table 1.
  • the surface flatness is a value obtained by averaging the difference between the maximum height of the projections on the surface of the area and the minimum height of the recesses.
  • the surface flatness of the samples of Examples 1-1 to 1-5 is 25.2 nm or less.
  • the planar flatness of the sample of Example 1-1 is about half that of the sample of Comparative Example 1-1.
  • the reason for this is that the terrace width of the growth surface is shorter than when the main surface of the Si substrate is a surface inclined at an off angle smaller than 0.8 degrees in the (011) direction from the (111) plane.
  • Precursors (precursors) that are atoms or molecules before growth have a short migration distance even when the growth temperature is relatively low, so step-flow growth becomes easy, stops along the terrace, and a crystal orientation different from that of step flow There is less tendency to initiate nucleation. As a result, the growth of hillock-like projections is suppressed, and the surface unevenness is reduced.
  • the surface flatness of the sample of Comparative Example 1-2 is about three times the surface flatness of the sample of Example 1-5.
  • the reason is that the terrace width of the growth surface becomes too short when the main surface of the Si substrate is inclined at an off angle greater than 2.7 degrees in the (011) direction from the (111) plane, and the step flow growth
  • the step flow growth and the balance of atoms detached from the surface are broken, and abnormal growth proceeds such that the group III atoms enter the position where the group V site should originally enter. Then, this abnormal growth is a factor of surface roughness such as growth of hillock-like protrusions.
  • the main surface of the Si substrate 101 preferably has an off angle of 0.8 degrees or more and 2.7 degrees or less from the (111) plane.
  • the terrace width of the growth surface is shorter than when the off angle is smaller than 0.8 degrees from the (111) plane.
  • Step flow growth becomes easy because the migration distance is short even if the precursor (precursor) which is an atom or molecule before growth has a relatively low growth temperature, and it stops in the middle of the terrace, and the crystal orientation differs from that of step flow. There is less tendency to initiate nucleation. As a result, the growth of hillock-like protrusions can be suppressed, and surface irregularities can be reduced.
  • the terrace width is not too short compared to when the off angle is larger than 2.7 degrees from the (111) plane, step flow growth proceeds too much, and the balance between step flow growth and atoms detached from the surface is broken. It is possible to prevent abnormal growth such as a group III atom entering a position where a group V site should originally enter. As a result, the growth of hillock-like protrusions can be suppressed, and surface irregularities can be reduced.
  • the surface flatness of the nitride semiconductor layer 110 can be improved, and a high performance nitride semiconductor stack can be manufactured.
  • asperity processing is performed so that the main surface of the Si substrate 101 is present in the area of 30% of the area of the surface. Therefore, the terrace width of the growth surface becomes short in the above region, and warpage of the Si substrate 101 due to the lattice constant difference between Si and AlN can be more reliably suppressed, and the application of strain stress to the AlN buffer layer 102 can be suppressed. , The occurrence of pits can be reduced more reliably. Therefore, the growth of hillock-like projections can be suppressed, the surface flatness of nitride semiconductor layer 110 can be more reliably improved, and a high performance nitride semiconductor stack can be more reliably manufactured.
  • FIG. 2 shows a schematic cross-sectional view of the nitride semiconductor stack of the second embodiment.
  • the nitride semiconductor stack according to the second embodiment is formed by the same method as the manufacturing method according to the first embodiment. That is, the AlN buffer layer 202 is formed on the main surface of the Si substrate 201, and the AlN buffer layer 202 is an AlN layer whose half width of the rocking curve in X-ray diffraction of the (0002) plane is 1900 arcsec.
  • An AlGaN buffer layer 206 in which an AlGaN-1 layer 203, an AlGaN-2 layer 204, and an AlGaN-3 layer 205 are sequentially stacked is formed on the AlN buffer layer 202.
  • the Al composition ratio of the AlGaN buffer layer 206 is 50%.
  • a GaN layer 207 having a thickness of 1000 nm is formed on the AlGaN buffer layer 206, and an AlGaN barrier layer 208 is formed on the GaN layer 207.
  • the AlN buffer layer 202, the AlGaN buffer layer 206, the GaN layer 207, and the AlGaN barrier layer 208 constitute the nitride semiconductor layer 210.
  • Example 2-1 As the Si substrate 201, four Si substrates each having a main surface that is inclined at an off angle of 2.0 degrees in the (011) direction from the (111) plane are prepared. A nitride semiconductor layer 210 is formed on each Si substrate 201 by the above-described manufacturing method to manufacture a sample of a nitride semiconductor laminate.
  • the thickness of the AlN buffer layer 202 is 50 nm.
  • Example 2-2 has the same structure as the nitride semiconductor stack of Example 2-1 except that the thickness of the AlN buffer layer 202 is 100 nm.
  • Example 2-3 has the same structure as the nitride semiconductor laminate of Example 2-1 except that the thickness of the AlN buffer layer 202 is 180 nm.
  • Example 2-4 has the same structure as the nitride semiconductor laminate of Example 2-1 except that the thickness of the AlN buffer layer 202 is 400 nm.
  • the comparative example 2-1 has the same structure as the nitride semiconductor laminate of the example 2-1 except that the thickness of the AlN buffer layer 202 is 40 nm.
  • the comparative example 2-2 has the same structure as the nitride semiconductor laminate of the example 2-1 except that the thickness of the AlN buffer layer 202 is 450 nm.
  • the comparative example 2-3 has the same structure as the nitride semiconductor laminate of the example 2-1 except that the thickness of the AlN buffer layer 202 is 500 nm.
  • the surface state of the AlGaN buffer layer 206 in each of the samples of Example 2-1 to Example 2-4 and Comparative Example 2-1 to Comparative Example 2-3 was observed by SEM (Scanning Electron Microscope: scanning electron microscope). Then, the average number of pits per 100 ⁇ m 2 area on the surface of the AlGaN buffer layer 206 was calculated. The average number is shown in Table 2. Here, the pits have a diameter of 10 nm or more and 50 nm or less in the area. The pits adversely affect the characteristics of the nitride semiconductor stack, such as leakage.
  • the number of pits in the samples of Examples 2-1 to 2-4 is 1.4 or less.
  • the number of pits in the sample of Comparative Example 2-1 is 25.6, which is about 20 times the number of pits in the sample of Example 2-1.
  • the thickness of the AlN buffer layer 202 is less than 50 nm, the AlN buffer layer 202 does not function sufficiently as a cover layer. Therefore, it is considered that the TMG Ga used for epitaxial growth of the AlGaN buffer layer 206 reacts with the Si substrate 201 to roughen the surface of the Si substrate 201 and to easily generate threading dislocations that cause generation of pits and the like.
  • the number of pits in the sample of Comparative Example 2-2 is 13.8, which is about 10 times the number of pits of the sample of Example 2-4.
  • the reason for this is that when the thickness of the AlN buffer layer 202 is greater than 400 nm, the warpage of the Si substrate 201 is caused by the lattice constant difference between Si and AlN while the AlN buffer layer 202 and the AlGaN buffer layer 206 are grown. growing. Then, strain stress is applied to the AlN buffer layer 202 and the AlGaN buffer layer 206, and it is considered that pits are easily generated in the AlN buffer layer 202.
  • the thickness of the AlN buffer layer 202 on the Si substrate 201 is preferably 50 nm or more and 400 nm or less.
  • the AlN buffer layer 202 sufficiently functions as a cover layer. Therefore, when the GaN layer 207 is stacked on the AlN buffer layer 202, the reaction between Si and Ga can be suppressed, and the growth of hillock-like protrusions can be further suppressed, and the generation of threading dislocations causing the generation of pits It can be reduced.
  • the thickness of the AlN buffer layer 202 is 400 nm or less, warpage of the Si substrate 201 due to the lattice constant difference between Si and AlN can be suppressed, and strain stress applied to the AlN buffer layer 202 can be reduced. Can reduce the occurrence of pits.
  • FIG. 3 shows a schematic cross-sectional view of the nitride semiconductor stack of the third embodiment.
  • the nitride semiconductor stack of the third embodiment is formed by the same method as the manufacturing method of the first embodiment. That is, the AlN buffer layer 302 having a thickness of 180 nm is formed on the main surface of the Si substrate 301, and the AlGaN-1 layer 303, the AlGaN-2 layer 304, and the AlGaN-3 layer 305 are sequentially formed on the AlN buffer layer 302. A stacked AlGaN buffer layer 306 is formed. The Al composition ratio of the AlGaN buffer layer 306 is 50%.
  • a GaN layer 307 having a thickness of 1000 nm is formed on the AlGaN buffer layer 306, and an AlGaN barrier layer 308 is formed on the GaN layer 307.
  • the AlN buffer layer 302, the AlGaN buffer layer 306, the GaN layer 307, and the AlGaN barrier layer 308 constitute the nitride semiconductor layer 310.
  • Example 3-1 As the Si substrate 301, four Si substrates each having a main surface that is inclined at an off angle of 2.0 degrees in the (011) direction from the (111) plane are prepared. A nitride semiconductor layer 310 is formed on each Si substrate 301 by the above-described manufacturing method to manufacture a sample of a nitride semiconductor laminate.
  • the growth speed of the AlN buffer layer 302 is changed, and the half width of the rocking curve in the X-ray diffraction of the (0002) plane of the AlN buffer layer 302 is 1900 arcsec.
  • the FWHM of the rocking curve in the X-ray diffraction of the (0002) plane of the AlN buffer layer 302 changes the growth rate on the Si substrate as a preliminary experiment, and the AlN buffer layer has a layer thickness of 180 nm.
  • the result of X-ray diffraction evaluation of the semiconductor laminate on which Y was grown is reflected.
  • Example 3-2 has the same structure as the nitride semiconductor stack of Example 3-1 except that the half value width of the rocking curve in the X-ray diffraction of the (0002) plane of the AlN buffer layer 302 is 2200 arcsec.
  • Example 3-3 has the same structure as the nitride semiconductor stack of Example 3-1 except that the half value width of the rocking curve in the X-ray diffraction of the (0002) plane of the AlN buffer layer 302 is 2500 arcsec.
  • Comparative Example 3-1 has the same structure as the nitride semiconductor stack of Example 3-1 except that the half value width of the rocking curve in the X-ray diffraction of the (0002) plane of the AlN buffer layer 302 is 2650 arcsec.
  • Example 3-1 to Example 3-3 and Comparative Example 3-1 The surface state of the AlGaN buffer layer 306 in each sample of Example 3-1 to Example 3-3 and Comparative Example 3-1 was observed by SEM. Then, the average number of the pits per 100 ⁇ m 2 area on the surface of the AlGaN buffer layer 306 was calculated. The average number is shown in Table 3.
  • the number of pits in the samples of Examples 3-1 to 3-3 is 1.8 or less.
  • the number of pits in the sample of Comparative Example 3-1 is 12.3 which is about seven times the number of pits of the sample in Example 3-3.
  • the reason is that the half value width of the rocking curve in the X-ray diffraction of the (0002) plane of the AlN buffer layer 302 is larger than 2500 arcsec and the crystallinity of the AlN buffer layer 302 is poor. It is considered to be easier.
  • the half value width of the rocking curve in the X-ray diffraction of the (0002) plane of the AlN buffer layer 302 is 2500 arcsec or less.
  • the half width of the rocking curve is 2500 arcsec or less, occurrence of dislocation can be reduced, and when the GaN layer 307 is stacked on the AlN buffer layer 302, the reaction between Si and Ga can be suppressed.
  • the half width of the rocking curve is equal to or less than 2500 arcsec, the crystallinity of the AlN buffer layer 302 is good, the occurrence of dislocation can be reduced, and the occurrence of pits can be reduced. Therefore, the surface flatness of nitride semiconductor layer 310 can be more reliably improved, and a high performance nitride semiconductor stack can be manufactured more reliably.
  • FIG. 4 shows a schematic cross-sectional view of the nitride semiconductor stack of the fourth embodiment.
  • the nitride semiconductor stack of the fourth embodiment is formed by the same method as the manufacturing method of the first embodiment. That is, the AlN buffer layer 402 is formed on the main surface of the Si substrate 401.
  • the AlN buffer layer 102 is an AlN buffer layer whose half width of a rocking curve in X-ray diffraction of the (0002) plane is 1900 arcsec.
  • an AlGaN buffer layer 406 in which an AlGaN-1 layer 403, an AlGaN-2 layer 404, and an AlGaN-3 layer 405 are sequentially stacked is formed.
  • a GaN layer 407 is formed on the AlGaN buffer layer 406, and an AlGaN barrier layer 408 is formed on the GaN layer 407.
  • the AlN buffer layer 402, the AlGaN buffer layer 406, the GaN layer 407, and the AlGaN barrier layer 408 constitute a nitride semiconductor layer 410.
  • an AlN buffer layer 402 having a thickness of 180 nm is formed on the main surface of the Si substrate 401, and a thickness is formed on the AlN buffer layer 402.
  • a 200 nm AlGaN-1 layer 403, a 300 nm thick AlGaN-2 layer 404, and a 400 nm thick AlGaN-3 layer 405 are sequentially formed.
  • the Al composition ratio of the AlGaN buffer layer 406 is 20%.
  • NH 3 and TMG are supplied, and a GaN layer 407 having a thickness of 200 nm is formed on the AlGaN buffer layer 406 by epitaxial growth.
  • NH 3 , TMG and TMA are supplied while keeping the temperature of the Si substrate 401 at 1100 ° C., and an AlGaN barrier layer having a thickness of 25 nm on the GaN layer 407 and an Al composition ratio of 10% by epitaxial growth.
  • Form 408 NH 3 , TMG and TMA are supplied while keeping the temperature of the Si substrate 401 at 1100 ° C., and an AlGaN barrier layer having a thickness of 25 nm on the GaN layer 407 and an Al composition ratio of 10% by epitaxial growth.
  • the nitride semiconductor stack of the fourth embodiment is manufactured.
  • Example 4-1 As the Si substrate 401, four Si substrates each having a main surface that is inclined at an off angle of 2.0 degrees in the (011) direction from the (111) plane are prepared. A nitride semiconductor layer 410 is formed on each Si substrate 401 by the manufacturing method of the fourth embodiment to manufacture a sample of a nitride semiconductor laminate.
  • Example 4-2 has the same structure as the nitride semiconductor stack of Example 4-1 except that the Al composition ratio of the AlGaN buffer layer 406 is 20%.
  • Example 4-3 has the same structure as the nitride semiconductor stack of Example 4-1 except that the Al composition ratio of the AlGaN buffer layer 406 is 30%.
  • Example 4-4 has the same structure as the nitride semiconductor stack of Example 4-1 except that the Al composition ratio of the AlGaN buffer layer 406 is 50%.
  • Example 4-5 has the same structure as the nitride semiconductor stack of Example 4-1 except that the Al composition ratio of the AlGaN buffer layer 406 is 80%.
  • the comparative example 4-1 has the same structure as the nitride semiconductor stack of the example 4-1 except that the Al composition ratio of the AlGaN buffer layer 406 is 7.0%.
  • Comparative Example 4-2 has the same structure as the nitride semiconductor stack of Example 4-1 except that the Al composition ratio of the AlGaN buffer layer 406 is 90%.
  • the number of pits in the samples of Examples 4-1 to 4-5 is 2.1 or less.
  • the number of pits in the sample of Comparative Example 4-1 is 8.1, which is about four times the number of pits in the sample of Example 4-1. The reason for this is considered that when the Al composition is low, the balance of strain stress with Si and other layers is lost, and pits are easily generated from dislocations.
  • the number of pits in the sample of Comparative Example 4-2 is 12.3 which is about six times the number of pits of the sample of Example 4-5.
  • the reason for this is considered that, as described above, even when the Al composition is too high, the balance of strain stress with Si and other layers is lost, and pits are easily generated from dislocations.
  • the Al composition ratio of the AlGaN buffer layer 406 is preferably 10% or more and 80% or less.
  • the reaction between Si and Ga can be suppressed to suppress the warpage of the entire substrate.
  • the distortion which the said curvature gives to the nitride semiconductor layer 410 can be reduced, and generation
  • the nitride semiconductor laminate according to the fifth embodiment of the present invention is the nitride according to the fourth embodiment except that an Si substrate having an off angle of 2.0 degrees from the (111) plane is used as the Si substrate 401. It has the same structure as the semiconductor laminate.
  • the thickness of the GaN layer 407 was changed, and the surface flatness per area of 100 ⁇ 100 ⁇ m was calculated using AFM as in the first embodiment.
  • the surface flatness is shown in Table 5.
  • the surface flatness is a value obtained by averaging the difference between the maximum height of the projections on the surface of the area and the minimum height of the recesses.
  • the surface flatness is greatly improved when the GaN thickness is 100 nm or more. As the reason for this, it is conceivable that the lateral growth during the growth of GaN is promoted and the unevenness such as hillock is suppressed by the increase of the GaN thickness.
  • the AlN buffer layer 1102, the AlGaN buffer layer 1103, the super lattice layer 1104, the base GaN layer 1105, the channel GaN layer 1106 and the 2 DEG barrier layer 1107 are examples of nitride semiconductor layers.
  • the channel GaN layer 1106 and the 2DEG barrier layer 1107 constitute a GaN-based laminate 1110 having a heterojunction, and a 2DEG layer (two-dimensional electron gas) is formed at the interface between the channel GaN layer 1106 and the 2DEG barrier layer 1107. Layer) 1111 is generated.
  • a recess reaching the channel GaN layer 1106 is formed in the GaN-based laminate 1110, and a source electrode 1201 and a drain electrode 1203 are formed as an ohmic electrode in this recess.
  • the source electrode 1201 and the drain electrode 1203 are, for example, a Ti / Al / TiN electrode in which, for example, a Ti layer, an Al layer, and a TiN layer are sequentially stacked.
  • the gate electrode 1202 is formed on the 2DEG barrier layer 1107.
  • the gate electrode 1202 is, for example, a Schottky electrode which forms a Schottky junction with the 2 DEG barrier layer 1107, and is made of, for example, TiN.
  • the gate electrode 1202 may be formed on an insulating film to have an insulated gate electrode structure.
  • An interlayer insulating film (not shown) is formed on the 2DEG barrier layer 1107, the source electrode 1201, the drain electrode 1203 and the gate electrode 1202, and a drain electrode pad, a source electrode pad and a gate electrode pad (not shown) are provided on the interlayer insulating film. ing.
  • the source electrode 1201, the drain electrode 1203, and the gate electrode 1202 are electrically connected to the drain electrode pad, the source electrode pad, and the gate electrode pad, respectively, through via holes (not shown).
  • the Si substrate 1101 has an off angle with respect to the (111) plane, and as shown in FIG. 6, an orientation flat portion 1121 (hereinafter referred to as an orientation flat portion) is provided on the (1-10) plane.
  • the nitride semiconductor device passes through the center of gravity 1211 of the source electrode 1201 and the center of gravity 1213 of the drain electrode 1203 as shown in FIG. 7 and in the direction from the source electrode 1201 to the drain electrode 1203
  • the straight line L0 of the direction) and the orientation flat portion 1121 are configured to be parallel to each other.
  • the source electrode 1201, the drain electrode 1203, and the gate electrode 1202 are disposed in order in the direction ⁇ 1-12> parallel to the orientation flat portion 1121.
  • the straight line L1 on the (111) plane of the Si substrate 1101 in the direction forming the angle ⁇ with respect to the straight line L0 is used as the rotation axis.
  • Nitriding in which a periodic super lattice layer 1104, a base GaN layer 1105 having a layer thickness of 600 nm, a channel GaN layer 1106 having a layer thickness of 600 nm, and a 2DEG barrier layer 1107 having a layer thickness of 32 nm of Al 0.17 Ga 0.83 A multilayer semiconductor substrate (nitride semiconductor epitaxial substrate) was used.
  • the same electrodes (the source electrode 1201, the drain electrode 1203, and the gate electrode 1202) were used, and they were arranged in the same manner. Further, as shown in FIG. 6, straight lines L0 in the electrode arrangement direction and straight lines L1 on the (111) plane of the Si substrate 1101 in the direction forming an angle ⁇ with respect to the straight lines L0 They were arranged to intersect on the outer periphery of the substrate 1101.
  • the Hall (Hall) effect measurement was performed in the electrode 1201, 1202, 1203 vicinity.
  • the median value of mobility is ⁇ Sample 1-1 is 1815 cm 2 / V ⁇ sec, ⁇ The sample 1-2 is 1783 cm2 / V ⁇ sec, ⁇ Sample 1-3 is 1762 cm 2 / V ⁇ sec, ⁇ The sample 1-4 is 1748cm2 / V ⁇ sec, ⁇ The sample 1-5 is 1726 cm 2 / V ⁇ sec, ⁇ The sample 1-6 is 1658 cm 2 / V ⁇ sec, ⁇ Sample 1-7 is 1580 cm 2 / V ⁇ sec, Met.
  • the median value of the current collapse value which is the rate of change of on-resistance, is ⁇ Sample 1-1 is 1.05, ⁇ Sample 1-2 is 1.09, ⁇ The sample 1-3 is 1.11, ⁇ The sample 1-4 is 1.10. ⁇ The sample 1-5 is 1.14, ⁇ Samples 1-6 are 1.28, ⁇ Sample 1-7 is 1.32, Met.
  • the boundary between the step 1301 and the terrace 1302 in the Si atomic layer extends in a direction substantially parallel to the straight line L1 which is the rotation axis of the off angle.
  • the extension direction of the boundary between this step and the terrace hardly changes even in the vicinity of the 2DEG layer 1111 in which the nitride semiconductor is grown on the Si substrate 1101. Therefore, as the angle ⁇ is closer to 0 °, the straight line L0 in the electrode alignment direction and the straight line L2 indicating the extension direction of the boundary between the step and the terrace approach parallel, and there is a relation with the electrode alignment direction “The direction in which the carrier moves when voltage is applied” and the direction in which the boundary between the step and the terrace extends approaches parallel.
  • the 2DEG layer is formed by setting the straight line L1 on the (111) plane of the Si substrate 1101 in the direction forming an angle ⁇ of 0 degrees or more and 30 degrees or less with respect to the straight line L0 in the electrode arrangement direction. Since the mobility of electrons generated in the vicinity of 1111 can be improved, an increase in the on resistance of the nitride semiconductor device can be suppressed, and current collapse can be reduced.
  • the rotation angle of the Si substrate 1101 is the straight line L1 on the (111) plane of the Si substrate 1101 in the direction forming an angle ⁇ of 0 degree or more and 30 degrees or less with respect to the straight line L0 in the electrode alignment direction. There is.
  • the straight line L1 may be a straight line that forms an angle ⁇ of 0 degrees or more and 30 degrees or less with respect to the straight line L0, and can be arbitrarily disposed on the Si substrate 1101.
  • the off angle is provided at an angle of 0 degrees or more and 4.0 degrees or less from the (111) plane.
  • the off angle is 4.0 degrees or less, the warpage of the Si substrate 1101 at room temperature is 100 ⁇ m or less, which enables process processing.
  • the off angle is 2.7 degrees or less, the warpage of the Si substrate 1101 at room temperature becomes 70 ⁇ m or less, which facilitates the process processing. Therefore, the off angle is preferably equal to or less than 2.7 degrees, and more preferably equal to or less than 1.7 degrees.
  • the off angle is preferably 0.1 degrees or more, and more preferably 0.3 degrees or more.
  • the nitride semiconductor device of the seventh embodiment is not shown, the AlN buffer layer 1102 in the nitride semiconductor device of the sixth embodiment is configured to have a layer thickness of 30 nm or more and 400 nm or less.
  • the same components as those in the sixth embodiment are denoted by the same reference numerals, and the description of the sixth embodiment is used.
  • a nitride semiconductor epitaxial substrate in which a layer 1104, a base GaN layer 1105 having a layer thickness of 600 nm, a channel GaN layer 1106 having a layer thickness of 600 nm, and a 2DEG barrier layer 1107 having a layer thickness of 32 nm of Al 0.17 Ga 0.83 are sequentially stacked. was used.
  • AFM atomic force microscope
  • ⁇ Sample 2-1 is 113 nm
  • ⁇ Sample 2-2 is 48 nm
  • the sample 2-3 is 41 nm
  • ⁇ Sample 2-4 is 31 nm
  • ⁇ Samples 2-5 are 36 nm
  • Sample 2-7 is 121 nm, Met.
  • the layer thickness of the AlN buffer layer 1102 is less than 30 nm or exceeds 400 nm, the difference between the maximum height and the minimum height of the surface of the AlN buffer layer 1102 for growing the nitride semiconductor layer becomes large. I found it too.
  • the Si substrate in the direction forming an angle ⁇ of 0 degrees or more and 30 degrees or less with respect to the straight line L0 in the electrode arrangement direction.
  • the straight line L1 on the (111) plane of 1101 is taken as the rotation axis of the off angle, “direction of carrier movement at the time of voltage application” and extension of boundary between step and terrace which seems to be related It is assumed that the direction deviates from parallel and the mobility of the carrier at the time of voltage application decreases. Therefore, the layer thickness of the AlN buffer layer 1102 is set to 30 nm or more and 400 nm or less.
  • the layer thickness of the AlN buffer layer 1102 By setting the layer thickness of the AlN buffer layer 1102 to 30 nm or more and 400 nm or less, it is possible to suppress a decrease in mobility of carriers at the time of voltage application due to the surface shape of the AlN buffer layer 1102. As a result, the increase in the on-resistance of the nitride semiconductor device can be suppressed, and the current collapse can be reduced.
  • the half width of the rocking curve in the X-ray diffraction of the (0002) plane of the AlN buffer layer 1102 in the nitride semiconductor device of the sixth embodiment is 2500 arcsec or less It is configured as follows. The same components as those in the sixth embodiment are denoted by the same reference numerals, and the description of the sixth embodiment is used.
  • the nitride semiconductor device of the ninth embodiment is not shown, but on the AlN buffer layer 1102 of the nitride semiconductor device of the sixth embodiment, an AlGaN buffer layer 1103 and an AlN / AlGaN having an Al composition of 10% to 80%.
  • a superlattice layer 1104 is provided, and a base GaN layer 1105 having a thickness of 100 nm or more is stacked on the superlattice layer 1104.
  • the same components as those in the sixth embodiment are denoted by the same reference numerals, and the description of the sixth embodiment is used.
  • nitride semiconductor device of the ninth embodiment warpage of the entire nitride semiconductor multilayer substrate can be suppressed, and a nitride semiconductor layer, that is, an AlN buffer layer 1102, an AlGaN buffer layer 1103, a super lattice layer 1104,
  • the generation of dislocation can be suppressed by reducing the strain stress applied to the base GaN layer 1105, the channel GaN layer 1106 and the 2 DEG barrier layer 1107.
  • it is possible to suppress a decrease in carrier mobility due to dislocation it is possible to suppress an increase in the on-resistance of the nitride semiconductor device and to reduce current collapse.
  • the nitride semiconductor device of the tenth embodiment is not shown, but an angle of 0 degrees or more and 30 degrees or less with respect to the straight line L0 in the electrode arrangement direction on the surface of the Si substrate 1101 in the nitride semiconductor device of the sixth embodiment.
  • the straight line L1 in the direction that forms ⁇ as the rotation axis, the surface is inclined such that the surface inclined at an off angle of 0 ° or more and 4.0 ° or less from the (111) plane is 30% or more of the surface of the Si substrate 1101 It is a thing.
  • the same components as those in the sixth embodiment are denoted by the same reference numerals, and the description of the sixth embodiment is used.
  • the rotation axis is a straight line L1 forming an angle ⁇ of 0 ° to 30 ° with respect to the straight line L0 in the electrode alignment direction, and the rotation axis is 0 ° to 4.0 ° from the (111) plane.
  • the main surfaces of the Si substrates 201, 301, and 401 are surfaces inclined at an off angle of 2.0 degrees from the (111) plane to the (011) direction, It is not restricted to this.
  • the main surface of the Si substrate may be a surface inclined at an off angle of 0.8 degrees or more and 2.7 degrees or less in the (011) direction from the (111) plane.
  • the thickness of the AlN buffer layers 102, 302, and 402 is 180 nm, but is not limited thereto.
  • the thickness of the AlN buffer layer may be 50 nm or more and 400 nm or less.
  • the AlN buffer layers 102, 202, and 402 are AlN buffer layers whose half width of the rocking curve in X-ray diffraction of the (0002) plane is 1900 arcsec. However, it is not limited to this.
  • the half width of the rocking curve in the X-ray diffraction of the (0002) plane of the AlN buffer layer may be 2500 arcsec or less.
  • the thickness of the GaN layers 107, 207, and 307 is 1000 nm, and in the fourth embodiment, the thickness of the GaN layer 407 is 200 nm.
  • the present invention is not limited thereto.
  • the thickness of the GaN layer may be 100 nm or more.
  • the surface of the Si substrate 101, 201, 301, 401 is processed to be uneven so that the main surface is present in the area of 30% or more of the area of the surface.
  • the present invention is not limited to this, as long as the main surface of the Si substrate is present in the area of 30% or more of the area of the surface of the Si substrate.
  • the surface of the Si substrate 101, 201, 301, 401 may not be processed to be uneven.
  • the respective layers are grown by MOCVD using MOCVD apparatus.
  • MOCVD hydrogen vapor phase growth
  • MBE molecular beam epitaxial
  • the growth conditions of each layer may be appropriately set according to the configuration of a semiconductor device manufactured using this nitride semiconductor laminate.
  • the GaN-based laminate 1110 includes the channel GaN layer 1106 and the 2DEG barrier layer 1107 of Al 0.17 Ga 0.83 stacked on the channel GaN layer 1106. Although it comprises, it is not restricted to this. GaN-based layered body, whether formed by laminating a GaN-based semiconductor layer represented by In x Al y Ga 1-x -y N (0 ⁇ x ⁇ 1,0 ⁇ y ⁇ 1,0 ⁇ x + y ⁇ 1) Just do it.
  • the GaN-based laminate includes, in addition to GaN and AlGaN, for example, InGaN, which is a mixed crystal of GaN and indium nitride (InN), or AlInGaN, which is a mixed crystal of GaN, AlN and InN, or the like. It may be.
  • InGaN which is a mixed crystal of GaN and indium nitride (InN)
  • AlInGaN which is a mixed crystal of GaN, AlN and InN, or the like. It may be.
  • the recess reaching the channel GaN layer 1106 is formed in the 2 DEG barrier layer 1107, and the source electrode 1201 and the drain electrode 1203 are formed as ohmic electrodes in this recess. Absent.
  • the source electrode and the drain electrode are formed on the 2DEG barrier layer on the channel GaN layer without forming the recess, and the layer thickness of the 2DEG barrier layer is reduced to form the drain electrode and the source electrode as an ohmic electrode. It may be
  • the nitride semiconductor device is, for example, a HEMT (high electron mobility transistor), a MISFET (metal-insulator-semiconductor field effect transistor: metal insulator semiconductor field effect transistor), a junction type FET, an LED (light emission) It may be a diode), a semiconductor laser or the like.
  • the electrode is a drain electrode, a source electrode, a gate electrode, an emitter electrode, a collector electrode, a base electrode, an anode electrode, a cathode electrode or the like according to the type of the nitride semiconductor device.
  • the orientation flat portion 1121 of the Si substrate 1101 is provided in parallel to ⁇ 11-2>, but the present invention is not limited to this.
  • the orientation flat portion may be provided in parallel with ⁇ 1-10>, or may be provided in other directions.
  • the AlN buffer layer 1102 is used as the barrier layer, but instead, for example, a layer made of p-GaN, p-AlGaN, or the like can be used. Further, in the AlGaN buffer layer 1103 as a buffer layer, the Al composition may be changed in the layer thickness direction as in Patent Document 1.
  • the nitride semiconductor laminate of the present invention is Si substrates 101, 201, 301, 401, and 1101 whose main surfaces are surfaces inclined at an off angle of 0 degrees or more and 4.0 degrees or less from the (111) plane;
  • the semiconductor device is characterized by including the nitride semiconductor layers 110, 210, 310, 410, 1102, 1103, 1104, 1105, 1106, and 1107 formed on the Si substrates 101, 201, 301, 401, and 1101, respectively.
  • the Si substrates 101, 201, 301, 401, and 1101 have the main surface that is inclined at an off angle of 0 degrees or more and 4.0 degrees or less from the (111) plane. There is.
  • nitride semiconductor stacked body and source and drain electrodes provided on the nitride semiconductor layers 1102, 1103, 1104, 1105, 1106, 1107 and spaced apart from each other by a predetermined distance, and And the straight line L1 on the Si substrate 101, 201, 301, 401, and 1101 in a direction forming an angle of 0 degrees to 30 degrees with respect to the straight line L0 in the direction from the center of gravity of the source electrode to the center of gravity of the drain electrode.
  • the mobility of electrons generated in the vicinity of the 2DEG layer 1111 can be improved by setting the rotation axis at the above-mentioned off-angle. Therefore, the increase in the on resistance of the nitride semiconductor device can be suppressed, and the current collapse can be reduced.
  • the conventional nitride semiconductor laminate includes an AlN layer formed on a Si substrate, an AlGaN layer having a composition ratio of Al of 30% to 60%, and an AlGaN layer formed on the AlN layer, and the AlGaN layer. And a GaN layer formed thereon.
  • the present inventors faced the problem that when the AlN layer is grown on the Si substrate, irregularities derived from hillocks or step bunching are easily generated on the surface of the AlN layer or the surface of the AlGaN layer on the AlN layer.
  • this inventor estimated as follows. That is, when the off-angle of the main surface of the Si substrate is small, the number of steps on the substrate surface at the atomic level decreases. On the terrace, atoms such as Al stop in the middle of surface migration, from which nucleation occurs, and crystal nuclei different from ordinary step flow growth grow. It is considered that this crystal nucleus is a generation factor of hillock-like protrusions.
  • another object of the present invention is to provide a high performance nitride semiconductor laminate capable of improving the surface flatness of the nitride semiconductor layer and a method of manufacturing the same.
  • the off-angle of the main surface of the Si substrate is 0.8 degrees or more and 2.7 degrees or less from the (111) plane.
  • the main surfaces of the Si substrates 101, 201, 301, and 401 have off angles of 0.8 degrees or more and 2.7 degrees or less from the (111) plane. ing. Therefore, the terrace width of the growth surface is shorter than when the off angle is smaller than 0.8 degrees from the (111) plane.
  • the precursor (precursor) which is an atom or molecule before growth has a relatively low growth temperature, step flow growth becomes easy, stops on the terrace, and is different from step flow There is less tendency to initiate nucleation of crystallographic orientation. As a result, the growth of hillock-like protrusions can be suppressed, and surface irregularities can be reduced.
  • the terrace width is not too short compared to when the off angle is larger than 2.7 degrees from the (111) plane, step flow growth proceeds too much, and the balance between step flow growth and atoms detached from the surface is broken. It is possible to prevent abnormal growth such as a group III atom entering a position where a group V site should originally enter. As a result, the growth of hillock-like protrusions can be suppressed, and surface irregularities can be reduced.
  • the surface flatness of the nitride semiconductor layers 110, 210, 310, and 410 can be improved, and a high performance nitride semiconductor stack can be manufactured.
  • the nitride semiconductor layer includes AlN layers 102, 202, 302, 402 formed on the main surface of the Si substrates 101, 201, 301, 401, The thicknesses of the AlN layers 102, 202, 302, and 402 are 50 nm or more and 400 nm or less.
  • the AlN layers 102, 202, 302, 402 since the thickness of the AlN layers 102, 202, 302, 402 is 50 nm or more, the AlN layers 102, 202, 302, 402 sufficiently function as a cover layer. Therefore, when the GaN layers 107, 207, 307, and 407 are stacked on the AlN layers 102, 202, 302, and 402, the reaction between Si and Ga can be suppressed, so that the growth of hillock-like protrusions can be suppressed and the pits are formed. It is possible to reduce the occurrence of threading dislocation which causes the occurrence.
  • the thickness of the AlN layers 102, 202, 302, and 402 is 400 nm or less, the warpage of the Si substrates 101, 201, 301, and 401 due to the lattice constant difference between Si and AlN is suppressed. It is possible to suppress the application of strain stress to 202, 302, and 402, and to reduce the occurrence of pits.
  • the half value width of the rocking curve in the X-ray diffraction of the (0002) plane of the AlN layers 102, 202, 302 and 402 is 2500 arcsec or less.
  • the half value width of the rocking curve in the X-ray diffraction of the (0002) plane of the AlN layers 102, 202, 302, 402 is 2500 arcsec or less. Therefore, the occurrence of dislocation can be reduced, and when the GaN layers 107, 207, 307, and 407 are stacked on the AlN layers 102, 202, 302, and 402, the reaction between Si and Ga can be suppressed.
  • the crystallinity of the AlN layers 102, 202, 302, and 402 is good, it is possible to reduce the occurrence of dislocations and to reduce the occurrence of pits. Therefore, the surface flatness of nitride semiconductor layers 110, 210, 310, and 410 can be more reliably improved, and a high performance nitride semiconductor stack can be manufactured more reliably.
  • the Al composition ratio of the AlGaN layers 106, 206, 306, and 406 is 10% or more and 80% or less.
  • the thickness of the GaN layers 107, 207, 307, and 407 is 100 nm or more.
  • the Al composition ratio of the AlGaN layers 106, 206, 306, 406 is 10% or more and 80% or less, and the thickness of the GaN layers 107, 207, 307, 407 is 100 nm or more It is. Therefore, when the AlGaN layers 106, 206, 306, and 406 are stacked on the AlN layers 102, 202, 302, and 402, the reaction between Si and Ga can be suppressed to suppress warpage of the entire substrate. And the distortion which the said curvature gives to nitride semiconductor layer 110, 210, 310, 410 can be reduced, and generation
  • nitride semiconductor layers 110, 210, 310, and 410 can be more reliably improved, and a high performance nitride semiconductor stack can be manufactured more reliably.
  • the surface of the Si substrates 101, 201, 301, and 401 is processed to be uneven so that the main surface is present in 30% or more of the area of the surface.
  • the concavo-convex process is performed so that the main surface of the Si substrate 101, 201, 301, 401 exists in the area of 30% or more of the area of the surface. For this reason, the terrace width of the growth surface becomes short in the above-mentioned region, and the warpage of the Si substrates 101, 201, 301, 401 due to the lattice constant difference between Si and AlN can be suppressed more reliably. , 402 can be suppressed, and generation of pits can be more reliably reduced.
  • nitride semiconductor layers 110, 210, 310, and 410 can be more reliably improved, and a high performance nitride semiconductor stack can be manufactured more reliably.
  • nitride semiconductor laminate of the present invention Including the step of forming nitride semiconductor layers 110, 210, 310, and 410 on silicon substrates 101, 201, 301, and 401 by epitaxial growth,
  • the main surface of the Si substrate 101, 201, 301, 401 has an off angle of 0.8 degrees or more and 2.7 degrees or less from the (111) plane.
  • the nitride semiconductor layers 110, 210, 310, 410 are formed by epitaxial growth on the Si substrates 101, 201, 301, 401, and the main surfaces of the Si substrates 101, 201, 301, 401 are It has an off angle of 0.8 degrees or more and 2.7 degrees or less from the (111) plane. Therefore, the terrace width of the growth surface is shorter than when the off angle is smaller than 0.8 degrees from the (111) plane.
  • step flow growth becomes easy, stops on the terrace, and is different from step flow There is less tendency to initiate nucleation of crystallographic orientation. As a result, the growth of hillock-like protrusions can be suppressed, and surface irregularities can be reduced.
  • the terrace width is not too short compared to when the off angle is larger than 2.7 degrees from the (111) plane, step flow growth proceeds too much, and the balance between step flow growth and atoms detached from the surface is broken. It is possible to prevent abnormal growth such as a group III atom entering a position where a group V site should originally enter. As a result, the growth of hillock-like protrusions can be suppressed, and surface irregularities can be reduced.
  • the surface flatness of the nitride semiconductor layers 110, 210, 310, and 410 can be improved, and a high performance nitride semiconductor stack can be manufactured.
  • the mobility of electrons generated in the vicinity of the 2DEG layer 1111 can be improved, so that the increase in the on resistance of the nitride semiconductor device can be suppressed, and the current collapse can be reduced.
  • An AlN layer 1102 having a layer thickness of 30 nm or more and 400 nm or less as the nitride semiconductor layers 1102, 1103, 1104, 1105, 1106, and 1107 is stacked on the Si substrate 101.
  • the above embodiment it is possible to suppress the decrease in the mobility of electrons at the time of voltage application due to the surface shape of the AlN layer 1102. As a result, the increase in the on-resistance of the nitride semiconductor device can be suppressed, and the current collapse can be reduced.
  • the above-mentioned AlN layer 1102 has a half-width of 2500 arcsec or less of a rocking curve in X-ray diffraction of the (0002) plane.
  • the crystal is good and the occurrence of dislocations is suppressed (dislocations are relatively small), it is possible to suppress the reaction between Si and Ga when laminating the AlGaN layer 1103. It is considered to be. As a result, the decrease in electron mobility due to dislocation can be suppressed, so that the increase in on-resistance of the nitride semiconductor device can be suppressed, and current collapse can be reduced.
  • At least one AlGaN layer 1103 or 1104 having an Al composition of 10% or more and 80% or less as the nitride semiconductor layers 1102, 1103, 1104, 1105, 1106, and 1107 is stacked on the AlN layer 102,
  • a GaN layer 1105 having a layer thickness of 100 nm or more as the nitride semiconductor layers 1102, 1103, 1104, 1105, 1106, and 1107 is stacked on the AlGaN layer 1104.
  • warpage of the entire nitride semiconductor multilayer substrate can be suppressed, and strain stress applied to the nitride semiconductor layers 1102, 1103, 1104, 1105, 1106, and 1107 can be reduced to generate dislocations. It can be suppressed.
  • the decrease in electron mobility due to dislocation can be suppressed, so that the increase in on-resistance of the nitride semiconductor device can be suppressed, and current collapse can be reduced.
  • the surface of the Si substrate 1101 has irregularities so that the surface inclined at an off angle of 0 degrees or more and 4.0 degrees or less from the (111) plane is 30% or more of the surface of the Si substrate 1101 .
  • the increase in the on-resistance of the nitride semiconductor device can be reliably suppressed, and the current collapse can be reduced.

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Abstract

　窒化物半導体積層体は、（１１１）面から０度以上４．０度以下のオフ角で傾斜した面を主面とするＳｉ基板（１０１，２０１，３０１，４０１，１１０１）と、Ｓｉ基板（１０１，２０１，３０１，４０１，１１０１）上に形成された窒化物半導体層（１１０，２１０，３１０，４１０，１１０２，１１０３，１１０４，１１０５，１１０６，１１０７）とを備える。

Description

窒化物半導体積層体およびその製造方法並びに窒化物半導体装置
　本発明は、窒化物半導体積層体およびその製造方法並びに窒化物半導体装置に関する。
　窒化物半導体は、一般式ＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表される。この窒化物半導体は、その組成によって、バンドギャップを１．９５ｅＶ～６ｅＶの範囲で変化させることができることから、紫外域から赤外域に及ぶ広波長範囲の発光デバイスの材料として研究開発され、実用化されている。
　また、窒化物半導体を用いた制御デバイスは、高周波かつ高出力で動作するパワー素子などに用いられており、中でも、高周波帯域での増幅に適した制御デバイスとして、例えば高電子移動度電界効果トランジスタ（ＨＥＭＴ）などのＦＥＴが知られている。
　従来の窒化物半導体積層体としては、特開２００８－１６６３４９号公報（特許文献１）に記載のものがある。この従来の窒化物半導体積層体は、Ｓｉ基板上に、バリア層としてＡｌＮ層と、Ａｌ組成を層厚方向に変化させたバッファ層としてのＡｌＧａＮ層と、ＧａＮ層を順次エピタキシャル成長している。
　上記従来の窒化物半導体積層体は、ＳｉとＧａが反応し易いため、Ｓｉ基板とＧａＮ層との間にバリア層としてＡｌＮ層を設けているが、ＡｌＮ層上にＧａＮ層を直接成長させると、反り、クラックが発生し易く、良好なＧａＮ層を得ることができない。このため、ＡｌＮ層とＧａＮ層との間に、Ａｌ組成を層厚方向に変化させたＡｌＧａＮ層を挟み込んでいる。
特開２００８－１６６３４９号公報
　しかしながら、上記従来の窒化物半導体積層体では、２ＤＥＧ層（２次元電子ガス層）近傍で発生する電子の移動度が小さいため、電圧印加時に空乏化された領域が発生し、オン抵抗が増加するという問題がある。
　そこで、本発明の課題は、２ＤＥＧ層近傍で発生する電子の移動度を向上させて、オン抵抗の増加を抑制可能な窒化物半導体装置を提供することを目的とする。
　上記課題を解決するため、本発明の窒化物半導体積層体は、
　（１１１）面から０度以上４．０度以下のオフ角で傾斜した面を主面とするＳｉ基板と、
　上記Ｓｉ基板の上に形成した窒化物半導体層と
を備えることを特徴としている。
　なお、本明細書で、窒化物半導体とは、例えば、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ等のことを言い、より詳しくは、一般式ＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表される半導体のことを言う。
　本発明によれば、２ＤＥＧ層近傍で発生する電子の移動度を向上することができるので、窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
図１は本発明の第１実施形態の窒化物半導体積層体の模式断面図である。 図２は本発明の第２実施形態の窒化物半導体積層体の模式断面図である。 図３は本発明の第３実施形態の窒化物半導体積層体の模式断面図である。 図４は本発明の第４実施形態の窒化物半導体積層体の模式断面図である。 図５は本発明の第５実施形態の窒化物半導体装置の断面模式図である。 図６は上記窒化物半導体装置の上面模式図である。 図７は図６の上面模式図の拡大図である。 図８は上記窒化物半導体装置のＳｉ原子層ステップを示す模式図である。
　以下、本発明を図示の実施の形態により詳細に説明する。
（第１実施形態）
　図１は、本発明の第１実施形態の窒化物半導体積層体の模式断面図を示している。図１に示すように、この第１実施形態の窒化物半導体積層体は、Ｓｉ基板１０１と、このＳｉ基板１０１上に形成された窒化物半導体層１１０とを備えている。Ｓｉ基板１０１の主面上にＡｌＮバッファ層１０２が形成されている。
　Ｓｉ基板１０１の主面は、（１１１）面から（０１１）方向に０．８度以上かつ２．７度以下のオフ角度で傾斜した面である。また、Ｓｉ基板１０１の表面は、上記表面の領域のうち３０％の領域に上記主面が存在するように凹凸加工されている。
　ＡｌＮバッファ層１０２は、（０００２）面のＸ線回折におけるロッキングカーブの半値幅が１９００ａｒｃｓｅｃであるＡｌＮ層である。
　ＡｌＮバッファ層１０２上に、ＡｌＧａＮ－１層１０３、ＡｌＧａＮ－２層１０４、およびＡｌＧａＮ－３層１０５が順次積層されたＡｌＧａＮバッファ層１０６が形成されている。このＡｌＧａＮバッファ層１０６上にＧａＮ層１０７が形成され、ＧａＮ層１０７上にＡｌＧａＮバリア層１０８が形成されている。これらＡｌＮバッファ層１０２、ＡｌＧａＮバッファ層１０６、ＧａＮ層１０７、およびＡｌＧａＮバリア層１０８が、窒化物半導体層１１０を構成している。
　次に、上記窒化物半導体積層体の製造方法を以下に説明する。
　まず、希釈フッ酸でＳｉ基板１０１の表面酸化膜を除去する。
　次に、Ｓｉ基板１０１をＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：有機金属気相成長）装置のリアクタ内に導入する。そして、Ｓｉ基板１０１の温度を１１００℃に昇温させた後、ＮＨ３（アンモニア）およびＴＭＡ（トリメチルアルミニウム）を供給し、エピタキシャル成長により、Ｓｉ基板１０１の主面に、成長速度４００ｎｍ／ｈｒで厚さ１８０ｎｍのＡｌＮバッファ層１０２を形成する。
　次に、Ｓｉ基板１０１の温度を１１００℃にしたまま、ＮＨ３、ＴＭＡ、およびＴＭＧ（トリメチルガリウム）を供給し、エピタキシャル成長により、ＡｌＮバッファ層１０２上に、厚さ２００ｎｍのＡｌＧａＮ－１層１０３、厚さ３００ｎｍのＡｌＧａＮ－２層１０４、および厚さ４００ｎｍのＡｌＧａＮ－３層１０５を順次形成する。ＡｌＧａＮバッファ層１０６のＡｌ組成比は、５０％である。
　次に、Ｓｉ基板１０１の温度を１１００℃にしたまま、ＮＨ３およびＴＭＧを供給し、エピタキシャル成長により、ＡｌＧａＮバッファ層１０６上に厚さ１０００ｎｍのＧａＮ層１０７を形成する。
　次に、Ｓｉ基板１０１の温度を１０５０℃にして、ＮＨ３、ＴＭＡ、およびＴＭＧを供給し、エピタキシャル成長により、ＧａＮ層１０７上に厚さ３０ｎｍのＡｌＧａＮバリア層１０８を形成する。
　このようにして、上記第１実施形態の窒化物半導体積層体を製造する。
　次に、本発明の第１実施形態の窒化物半導体積層体におけるサンプルとしての実施例１－１～実施例１－５と、上記第１実施形態との比較例におけるサンプルとしての比較例１－１～比較例１－３との８種類のサンプルを製造した。
（実施例１－１）
　Ｓｉ基板１０１として、（１１１）面から（０１１）方向に、０．８度～１．１度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板１０１上に上記第１実施形態の製造方法によって窒化物半導体層を形成して、窒化物半導体積層体のサンプルを製造する。
（実施例１－２）
　Ｓｉ基板１０１として、（１１１）面から（０１１）方向に、１．２度～１．５度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板１０１上に上記第１実施形態の製造方法によって窒化物半導体層を形成して、窒化物半導体積層体のサンプルを製造する。このように、実施例１－２では、Ｓｉ基板１０１のオフ角度が実施例１－１と異なる以外は、実施例１－１の窒化物半導体積層体と同じ構造である。
（実施例１－３）
　Ｓｉ基板１０１として、（１１１）面から（０１１）方向に、１．６度～１．９度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板１０１上に上記第１実施形態の製造方法によって窒化物半導体層を形成して、窒化物半導体積層体のサンプルを製造する。このように、実施例１－３では、Ｓｉ基板１０１のオフ角度が実施例１－１と異なる以外は、実施例１－１の窒化物半導体積層体と同じ構造である。
（実施例１－４）
　Ｓｉ基板１０１として、（１１１）面から（０１１）方向に、２．０度～２．３度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板１０１上に上記第１実施形態の製造方法によって窒化物半導体層を形成して、窒化物半導体積層体のサンプルを製造する。このように、実施例１－４では、Ｓｉ基板１０１のオフ角度が実施例１－１と異なる以外は、実施例１－１の窒化物半導体積層体と同じ構造である。
（実施例１－５）
　Ｓｉ基板１０１として、（１１１）面から（０１１）方向に、２．４度～２．７度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板１０１上に上記第１実施形態の製造方法によって窒化物半導体層を形成して、窒化物半導体積層体のサンプルを製造する。このように、実施例１－５では、Ｓｉ基板１０１のオフ角度が実施例１－１と異なる以外は、実施例１－１の窒化物半導体積層体と同じ構造である。
（比較例１－１）
　Ｓｉ基板１０１として、（１１１）面から（０１１）方向に、０．５度～０．７度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板１０１上に上記第１実施形態の製造方法によって窒化物半導体層を形成して、窒化物半導体積層体のサンプルを製造する。このように、比較例１－１では、Ｓｉ基板１０１のオフ角度が実施例１－１と異なる以外は、実施例１－１の窒化物半導体積層体と同じ構造である。
（比較例１－２）
　Ｓｉ基板１０１として、（１１１）面から（０１１）方向に、２．８度～３．１度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板１０１上に上記第１実施形態の製造方法によって窒化物半導体層を形成して、窒化物半導体積層体のサンプルを製造する。このように、比較例１－２では、Ｓｉ基板１０１のオフ角度が実施例１－１と異なる以外は、実施例１－１の窒化物半導体積層体と同じ構造である。
（比較例１－３）
　Ｓｉ基板１０１として、（１１１）面から（０１１）方向に、３．２度～３．５度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板１０１上に上記第１実施形態の製造方法によって窒化物半導体層を形成して、窒化物半導体積層体のサンプルを製造する。このように、比較例１－３では、Ｓｉ基板１０１のオフ角度が実施例１－１と異なる以外は、実施例１－１の窒化物半導体積層体と同じ構造である。
　実施例１－１～実施例１－５および比較例１－１～比較例１－３の各サンプルについて、ＡＦＭ（Ａｔｏｍｉｃ　Ｆｏｒｃｅ　Ｍｉｃｒｏｓｃｏｐｅ：原子間力顕微鏡）を用いて、１００μｍ×１００μｍのエリア当たりの表面平坦性を算出し、表１に示す。ここで、上記表面平坦性は、上記エリアの表面における凸部の最大の高さと凹部の最小の高さとの差分を平均した値である。
Figure JPOXMLDOC01-appb-T000001
　表１に示すように、実施例１－１～実施例１－５のサンプルの表面平坦性は、２５．２ｎｍ以下である。実施例１－１のサンプルの平面平坦性は、比較例１－１のサンプルの平面平坦性の約半分である。この理由は、Ｓｉ基板の主面が、（１１１）面から（０１１）方向に０．８度より小さいオフ角度で傾斜した面であるときに比べて、成長表面のテラス幅が短くなる。成長前の原子、分子である前駆体（プレカーサー）は、成長温度が比較的低い場合でもマイグレーションする距離が短いので、ステップフロー成長が容易になり、テラス途中で止まり、ステップフローとは異なる結晶方位の核形成を開始する傾向が少なくなる。この結果、ヒロック状の突起の成長が抑制され、表面の凹凸が減少するからである。
　一方、比較例１－２のサンプルの表面平坦性は、実施例１－５のサンプルの表面平坦性の約３倍になっている。この理由は、Ｓｉ基板の主面が、（１１１）面から（０１１）方向に２．７度より大きいオフ角度で傾斜した面であるとき、成長表面のテラス幅が短くなり過ぎ、ステップフロー成長が進み過ぎ、ステップフロー成長と表面から離脱する原子のバランスが崩れて、本来Ｖ族サイトが入るべき位置にIII族原子が入り込む等の異常成長が進む。そして、この異常成長がヒロック状の突起の成長等の表面荒れの要因となるからである。
　また、ヒロック状の突起を含む凹凸のあるエピタキシャル膜を有する窒化物半導体積層体を製造した場合、「ヒロック状の突起を形成する結晶」と「ステップフロー成長エリアの結晶」との界面で逆位相境界部の転位や、表面の凹凸差によるフォトリソグラフィー等のプロセスの差異が発生する。これらがリークや面内の不均一性等に繋がり、窒化物半導体積層体の性能を低下させると考えられる。
　したがって、Ｓｉ基板１０１の主面は、（１１１）面から０．８度以上かつ２．７度以下のオフ角度を有しているのが好ましい。この場合、オフ角度が（１１１）面から０．８度より小さいときに比べて、成長表面のテラス幅が短くなる。成長前の原子、分子である前駆体（プレカーサー）が比較的成長温度が低い場合でもマイグレーションする距離が短いので、ステップフロー成長が容易になり、テラス途中で止まり、ステップフローとは異なる結晶方位の核形成を開始する傾向が少なくなる。この結果、ヒロック状の突起の成長を抑制できて、表面の凹凸を低減できる。
　また、オフ角度が（１１１）面から２．７度より大きいときに比べて、テラス幅が短くなり過ぎず、ステップフロー成長が進み過ぎ、ステップフロー成長と表面から離脱する原子のバランスが崩れて、本来Ｖ族サイトが入るべき位置にIII族原子が入り込む等の異常成長を防止できる。この結果、ヒロック状の突起の成長を抑制できて、表面の凹凸を低減できる。
　また、ヒロック状の突起を含む凹凸が少ないエピタキシャル膜を有する窒化物半導体積層体を作製したとき、「ヒロック状の突起を形成する結晶」と「ステップフロー成長エリアの結晶」との界面で逆位相境界部の転位および表面の凹凸差によるフォトリソグラフィー等のプロセスの差異の発生を低減できる。このため、リークや面内の不均一性等を防止できる。
　したがって、窒化物半導体層１１０の表面平坦性を向上でき、かつ高性能の窒化物半導体積層体を作製できる。
　また、上記Ｓｉ基板１０１の主面が上記表面の領域のうち３０％の領域に存在するように凹凸加工されている。このため、上記領域で、成長表面のテラス幅が短くなり、ＳｉとＡｌＮとの格子定数差によるＳｉ基板１０１の反りをより確実に抑制し、ＡｌＮバッファ層１０２に歪応力が加わるのを抑制でき、ピットの発生をより確実に低減できる。したがって、ヒロック状の突起の成長を抑制でき、窒化物半導体層１１０の表面平坦性をより確実に向上でき、かつ高性能の窒化物半導体積層体をより確実に作製できる。
（第２実施形態）
　次に、本発明の第２実施形態の窒化物半導体積層体を説明する。
　図２は、上記第２実施形態の窒化物半導体積層体の模式断面図を示している。図２に示すように、この第２実施形態の窒化物半導体積層体は、第１実施形態の製造方法と同様の方法によって形成されている。すなわち、Ｓｉ基板２０１の主面上にＡｌＮバッファ層２０２が形成され、このＡｌＮバッファ層２０２は、（０００２）面のＸ線回折におけるロッキングカーブの半値幅が１９００ａｒｃｓｅｃであるＡｌＮ層である。
　上記ＡｌＮバッファ層２０２上に、ＡｌＧａＮ－１層２０３、ＡｌＧａＮ－２層２０４、およびＡｌＧａＮ－３層２０５が順次積層されたＡｌＧａＮバッファ層２０６が形成されている。このＡｌＧａＮバッファ層２０６のＡｌ組成比は、５０％である。
　上記ＡｌＧａＮバッファ層２０６上に厚さ１０００ｎｍのＧａＮ層２０７が形成され、ＧａＮ層２０７上にＡｌＧａＮバリア層２０８が形成されている。これらＡｌＮバッファ層２０２、ＡｌＧａＮバッファ層２０６、ＧａＮ層２０７、およびＡｌＧａＮバリア層２０８が、窒化物半導体層２１０を構成している。
　次に、上記第２実施形態の窒化物半導体積層体におけるサンプルとしての実施例２－１～実施例２－４と、上記第２実施形態との比較例におけるサンプルとしての比較例２－１～比較例２－３との７種類のサンプルを製造した。
（実施例２－１）
　Ｓｉ基板２０１として、（１１１）面から（０１１）方向に、２．０度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板２０１上に上記製造方法によって窒化物半導体層２１０を形成して、窒化物半導体積層体のサンプルを製造する。ここで、ＡｌＮバッファ層２０２の厚さは、５０ｎｍである。
（実施例２－２）
　実施例２－２では、ＡｌＮバッファ層２０２の厚さが１００ｎｍである以外は、実施例２－１の窒化物半導体積層体と同じ構造である。
（実施例２－３）
　実施例２－３では、ＡｌＮバッファ層２０２の厚さが１８０ｎｍである以外は、実施例２－１の窒化物半導体積層体と同じ構造である。
（実施例２－４）
　実施例２－４では、ＡｌＮバッファ層２０２の厚さが４００ｎｍである以外は、実施例２－１の窒化物半導体積層体と同じ構造である。
（比較例２－１）
　比較例２－１では、ＡｌＮバッファ層２０２の厚さが４０ｎｍである以外は、実施例２－１の窒化物半導体積層体と同じ構造である。
（比較例２－２）
　比較例２－２では、ＡｌＮバッファ層２０２の厚さが４５０ｎｍである以外は、実施例２－１の窒化物半導体積層体と同じ構造である。
（比較例２－３）
　比較例２－３では、ＡｌＮバッファ層２０２の厚さが５００ｎｍである以外は、実施例２－１の窒化物半導体積層体と同じ構造である。
　実施例２－１～実施例２－４および比較例２－１～比較例２－３の各サンプルにおけるＡｌＧａＮバッファ層２０６の表面状態をＳＥＭ（Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ：走査型電子顕微鏡）で観察した。そして、ＡｌＧａＮバッファ層２０６表面の１００μｍ２のエリア当たりのピットの平均数を算出した。この平均数を表２に示す。ここで、上記ピットは、上記エリアにおける直径１０ｎｍ以上かつ５０ｎｍ以下のサイズのものである。ピットは、窒化物半導体積層体の特性に対して、リーク等の悪影響を与えるものである。
Figure JPOXMLDOC01-appb-T000002
　表２に示すように、実施例２－１～実施例２－４のサンプルにおけるピットの数は、１．４個以下である。これに対して、比較例２－１のサンプルにおけるピットの数は、実施例２－１のサンプルにおけるピットの数の約２０倍の２５．６個である。この理由は、ＡｌＮバッファ層２０２の厚さが５０ｎｍより小さくなると、ＡｌＮバッファ層２０２がカバー層として充分に機能しない。このため、ＡｌＧａＮバッファ層２０６のエピタキシャル成長に使用するＴＭＧのＧａとＳｉ基板２０１とが反応して、Ｓｉ基板２０１の表面を荒らし、ピット等の発生要因となる貫通転位が発生しやすくなるからと考えられる。
　一方、比較例２－２のサンプルにおけるピットの数は、実施例２－４のサンプルのピットの数の約１０倍の１３．８個である。この理由は、ＡｌＮバッファ層２０２の厚さが４００ｎｍより大きくなると、ＡｌＮバッファ層２０２およびＡｌＧａＮバッファ層２０６が成長する間、ＳｉとＡｌＮの格子定数差が要因となって、Ｓｉ基板２０１の反りが大きくなる。そして、ＡｌＮバッファ層２０２およびＡｌＧａＮバッファ層２０６に歪応力が加わって、ＡｌＮバッファ層２０２にピットが発生しやすくなるからと考えられる。
　したがって、Ｓｉ基板２０１上のＡｌＮバッファ層２０２の厚さは、５０ｎｍ以上かつ４００ｎｍ以下であることが好ましい。ＡｌＮバッファ層２０２の厚さが５０ｎｍ以上である場合、ＡｌＮバッファ層２０２がカバー層として十分に機能する。したがって、ＡｌＮバッファ層２０２上にＧａＮ層２０７を積層するとき、ＳｉとＧａとの反応を抑制できて、さらにヒロック状の突起の成長を抑制できると共にピットの発生の要因となる貫通転位の発生を低減できる。
　また、ＡｌＮバッファ層２０２の厚さが４００ｎｍ以下であるので、ＳｉとＡｌＮとの格子定数差によるＳｉ基板２０１の反りを抑制し、ＡｌＮバッファ層２０２に加わる歪応力を低減でき、ＡｌＮバッファ層２０２のピットの発生を低減できる。
（第３実施形態）
　次に、本発明の第３実施形態の窒化物半導体積層体を説明する。
　図３は、上記第３実施形態の窒化物半導体積層体の模式断面図を示している。図３に示すように、この第３実施形態の窒化物半導体積層体は、第１実施形態の製造方法と同様の方法によって形成されている。すなわち、Ｓｉ基板３０１の主面上に厚さ１８０ｎｍのＡｌＮバッファ層３０２が形成され、このＡｌＮバッファ層３０２上に、ＡｌＧａＮ－１層３０３、ＡｌＧａＮ－２層３０４、およびＡｌＧａＮ－３層３０５が順次積層されたＡｌＧａＮバッファ層３０６が形成されている。このＡｌＧａＮバッファ層３０６のＡｌ組成比は、５０％である。
　上記ＡｌＧａＮバッファ層３０６上に厚さ１０００ｎｍのＧａＮ層３０７が形成され、ＧａＮ層３０７上にＡｌＧａＮバリア層３０８が形成されている。これらＡｌＮバッファ層３０２、ＡｌＧａＮバッファ層３０６、ＧａＮ層３０７、およびＡｌＧａＮバリア層３０８が、窒化物半導体層３１０を構成している。
　次に、上記第３実施形態の窒化物半導体積層体におけるサンプルとしての実施例３－１～実施例３－３と、上記第３実施形態との比較例におけるサンプルとしての比較例３－１との４種類のサンプルを製造した。
（実施例３－１）
　Ｓｉ基板３０１として、（１１１）面から（０１１）方向に、２．０度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板３０１上に上記製造方法によって窒化物半導体層３１０を形成して、窒化物半導体積層体のサンプルを製造する。ここで、ＡｌＮバッファ層３０２の成長速度を変化させて、ＡｌＮバッファ層３０２の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が１９００ａｒｃｓｅｃである。
　なお、ＡｌＮバッファ層３０２の（０００２）面のＸ線回折におけるロッキングカーブの半値幅は、予備実験として、Ｓｉ基板上に、それぞれ成長速度を変化させて、層の厚さが１８０ｎｍのＡｌＮバッファ層を成長させた半導体積層体をＸ線回折評価を行った結果を反映させている。
（実施例３－２）
　実施例３－２では、ＡｌＮバッファ層３０２の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２２００ａｒｃｓｅｃである以外は、実施例３－１の窒化物半導体積層体と同じ構造である。
（実施例３－３）
　実施例３－３では、ＡｌＮバッファ層３０２の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００ａｒｃｓｅｃである以外は、実施例３－１の窒化物半導体積層体と同じ構造である。
（比較例３－１）
　比較例３－１では、ＡｌＮバッファ層３０２の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２６５０ａｒｃｓｅｃである以外は、実施例３－１の窒化物半導体積層体と同じ構造である。
　実施例３－１～実施例３－３および比較例３－１の各サンプルにおけるＡｌＧａＮバッファ層３０６の表面状態をＳＥＭで観察した。そして、ＡｌＧａＮバッファ層３０６表面の１００μｍ２のエリア当たりの上記ピットの平均数を算出した。この平均数を表３に示す。
Figure JPOXMLDOC01-appb-T000003
　表３に示すように、実施例３－１～実施例３－３のサンプルにおけるピットの数は、１．８個以下である。これに対して、比較例３－１のサンプルにおけるピットの数は、実施例３－３におけるサンプルのピットの数の約７倍の１２．３個である。この理由は、ＡｌＮバッファ層３０２の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００ａｒｃｓｅｃよりも大きく、ＡｌＮバッファ層３０２の結晶性が悪いため、ピットの要因となる貫通転位等が入り易くなるからと考えられる。
　したがって、ＡｌＮバッファ層３０２の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００ａｒｃｓｅｃ以下であることが好ましい。ロッキングカーブの半値幅が２５００ａｒｃｓｅｃ以下である場合、転位の発生を低減し、ＡｌＮバッファ層３０２上にＧａＮ層３０７を積層するとき、ＳｉとＧａとの反応を抑制できる。また、ロッキングカーブの半値幅が２５００ａｒｃｓｅｃ以下であるため、ＡｌＮバッファ層３０２の結晶性が良好で、転位の発生を低減して、ピットの発生を低減できる。したがって、窒化物半導体層３１０の表面平坦性をより確実に向上でき、かつ高性能の窒化物半導体積層体をより確実に作製できる。
（第４実施形態）
　次に、本発明の第４実施形態の窒化物半導体積層体を説明する。
　図４は、上記第４実施形態の窒化物半導体積層体の模式断面図を示している。図４に示すように、この第４実施形態の窒化物半導体積層体は、第１実施形態の製造方法と同様の方法によって形成されている。すなわち、Ｓｉ基板４０１の主面上にＡｌＮバッファ層４０２が形成されている。
　ＡｌＮバッファ層１０２は、（０００２）面のＸ線回折におけるロッキングカーブの半値幅が１９００ａｒｃｓｅｃであるＡｌＮバッファ層である。
　ＡｌＮバッファ層４０２上に、ＡｌＧａＮ－１層４０３、ＡｌＧａＮ－２層４０４、およびＡｌＧａＮ－３層４０５が順次積層されたＡｌＧａＮバッファ層４０６が形成されている。このＡｌＧａＮバッファ層４０６上にＧａＮ層４０７が形成され、ＧａＮ層４０７上にＡｌＧａＮバリア層４０８が形成されている。これらＡｌＮバッファ層４０２、ＡｌＧａＮバッファ層４０６、ＧａＮ層４０７、およびＡｌＧａＮバリア層４０８が、窒化物半導体層４１０を構成している。
　次に、上記第４実施形態の窒化物半導体積層体の製造方法を以下に説明する。
　まず、上記第１実施形態の窒化物半導体積層体の製造方法と同様に、Ｓｉ基板４０１の主面に、厚さ１８０ｎｍのＡｌＮバッファ層４０２を形成し、このＡｌＮバッファ層４０２上に、厚さ２００ｎｍのＡｌＧａＮ－１層４０３、厚さ３００ｎｍのＡｌＧａＮ－２層４０４、および厚さ４００ｎｍのＡｌＧａＮ－３層４０５を順次形成する。ここで、上記第４実施形態の窒化物半導体積層体の製造方法では、ＡｌＧａＮバッファ層４０６のＡｌ組成比は、２０％である。
　次に、Ｓｉ基板４０１の温度を１１００℃にしたまま、ＮＨ３およびＴＭＧを供給し、エピタキシャル成長により、ＡｌＧａＮバッファ層４０６上に厚さ２００ｎｍのＧａＮ層４０７を形成する。
　次に、Ｓｉ基板４０１の温度を１１００℃にしたまま、ＮＨ３、ＴＭＧおよびＴＭＡを供給し、エピタキシャル成長により、ＧａＮ層４０７上に厚さ２５ｎｍであって、Ａｌ組成比が１０％のＡｌＧａＮバリア層４０８を形成する。
　このようにして、上記第４実施形態の窒化物半導体積層体を製造する。
　次に、上記第４実施形態の窒化物半導体積層体におけるサンプルとしての実施例４－１～実施例４－３と、上記第４実施形態との比較例におけるサンプルとしての比較例４－１～比較例４－３との６種類のサンプルを製造した。
（実施例４－１）
　Ｓｉ基板４０１として、（１１１）面から（０１１）方向に、２．０度のオフ角度で傾斜した面を主面とするＳｉ基板を４枚準備する。各Ｓｉ基板４０１上に上記第４実施形態の製造方法によって窒化物半導体層４１０を形成して、窒化物半導体積層体のサンプルを製造する。
（実施例４－２）
　実施例４－２では、ＡｌＧａＮバッファ層４０６のＡｌ組成比が２０％である以外は、実施例４－１の窒化物半導体積層体と同じ構造である。
（実施例４－３）
　実施例４－３では、ＡｌＧａＮバッファ層４０６のＡｌ組成比が３０％である以外は、実施例４－１の窒化物半導体積層体と同じ構造である。
（実施例４－４）
　実施例４－４では、ＡｌＧａＮバッファ層４０６のＡｌ組成比が５０％である以外は、実施例４－１の窒化物半導体積層体と同じ構造である。
（実施例４－５）
　実施例４－５では、ＡｌＧａＮバッファ層４０６のＡｌ組成比が８０％である以外は、実施例４－１の窒化物半導体積層体と同じ構造である。
（比較例４－１）
　比較例４－１では、ＡｌＧａＮバッファ層４０６のＡｌ組成比が７．０％である以外は、実施例４－１の窒化物半導体積層体と同じ構造である。
（比較例４－２）
　比較例４－２では、ＡｌＧａＮバッファ層４０６のＡｌ組成比が９０％である以外は、実施例４－１の窒化物半導体積層体と同じ構造である。
　実施例４－１～実施例４－３および比較例４－１～比較例４－３の各サンプルにおけるＡｌＧａＮバリア層４０８の表面状態をＳＥＭで観察した。そして、ＡｌＧａＮバリア層４０８表面の１００μｍ２のエリア当たりの上記ピットの平均数を算出した。この平均数を表４に示す。
Figure JPOXMLDOC01-appb-T000004
　表４に示すように、実施例４－１～実施例４－５のサンプルにおけるピットの数は、２．１個以下である。これに対して、比較例４－１のサンプルにおけるピットの数は、実施例４－１のサンプルにおけるピットの数の約４倍の８．１個である。この理由は、Ａｌ組成が低い場合、Ｓｉや他の層との歪応力のバランスが崩れて、転位からピットが発生しやすくなることが考えられる。
　一方、比較例４－２のサンプルにおけるピットの数は、実施例４－５のサンプルのピットの数の約６倍の１２．３個である。この理由は、上記同様に、Ａｌ組成が高すぎる場合においても、Ｓｉや他の層との歪応力のバランスが崩れて、転位からピットが発生しやすくなることが考えられる。
　したがって、ＡｌＧａＮバッファ層４０６のＡｌ組成比は、１０％以上かつ８０％以下であることが好ましい。ＡｌＧａＮバッファ層４０６のＡｌ組成比が１０％以上である場合、ＡｌＮバッファ層４０２上に上記ＡｌＧａＮバッファ層４０６を積層するとき、ＳｉとＧａとの反応を抑制して、基板全体の反りを抑制できる。そして、上記反りが窒化物半導体層４１０に与える歪応力を低減させ、転位およびピットの発生を抑制できる。したがって、ヒロック状の突起の成長を抑制でき、窒化物半導体層４１０の表面平坦性をより確実に向上でき、かつ高性能の窒化物半導体積層体をより確実に作製できる。
　（第５実施形態）
　本発明の第５実施形態の窒化物半導体積層体は、Ｓｉ基板４０１として、（１１１）面から２．０度のオフ角のＳｉ基板を用いたこと以外は、上記第４実施形態の窒化物半導体積層体と同じ構造である。この第５実施形態の窒化物半導体積層体において、ＧａＮ層４０７の厚さを変化させて、第１実施形態と同様にＡＦＭを用いて、１００×１００μｍのエリア当たりの表面平坦性を算出した。この表面平坦性を表５に示す。ここで、上記表面平坦性は、上記エリアの表面における凸部の最大の高さと凹部の最小の高さとの差分を平均した値である。
Figure JPOXMLDOC01-appb-T000005
　ＧａＮ厚が１００ｎｍ以上になると、表面平坦性は、大きく改善されていることがわかる。この理由として、ＧａＮ厚が厚くなることで、ＧａＮ成長中の横方向成長が促進されて、ヒロック等の凹凸が抑制されていることが考えられる。
（第６実施形態）（オフ角依存性及びオフ角の回転軸依存性）
　図５に示すように、第６実施形態の窒化物半導体装置は、Ｓｉ基板１１０１と、このＳｉ基板１１０１上に積層されたＡｌＮバッファ層１１０２と、このＡｌＮバッファ層１１０２上に積層されたＡｌＧａＮバッファ層１１０３と、このＡｌＧａＮバッファ層１１０３上に積層された６０周期のＡｌＮ／ＡｌＧａＮ超格子層１１０４と、この超格子層１１０４上に積層された下地ＧａＮ層１１０５と、この下地ＧａＮ層１１０５上に積層されたチャネルＧａＮ層１１０６と、このチャネルＧａＮ層１１０６上に積層されたＡｌ０．１７Ｇａ０．８３の２ＤＥＧバリア層１１０７とで構成されている。ＡｌＮバッファ層１１０２，ＡｌＧａＮバッファ層１１０３，超格子層１１０４、下地ＧａＮ層１１０５、チャネルＧａＮ層１１０６および２ＤＥＧバリア層１１０７は、窒化物半導体層の一例である。
　また、上記チャネルＧａＮ層１１０６と２ＤＥＧバリア層１１０７とが、ヘテロ接合を有するＧａＮ系積層体１１１０を構成しており、チャネルＧａＮ層１１０６と２ＤＥＧバリア層１１０７との界面に２ＤＥＧ層（２次元電子ガス層）１１１１が発生する。
　上記ＧａＮ系積層体１１１０には、チャネルＧａＮ層１１０６に達するリセスを形成し、このリセスにソース電極１２０１とドレイン電極１２０３とをオーミック電極として形成している。このソース電極１２０１およびドレイン電極１２０３は、例えば、一例として、Ｔｉ層、Ａｌ層、ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極である。また、上記２ＤＥＧバリア層１１０７に、ゲート電極１２０２を形成している。このゲート電極１２０２は、例えば、２ＤＥＧバリア層１１０７とショットキー接合するショットキー電極であり、例えば、ＴｉＮで作製している。尤も、ゲート電極１２０２は、絶縁膜上に形成して、絶縁ゲート電極構造としてもよい。
　上記２ＤＥＧバリア層１１０７、ソース電極１２０１、ドレイン電極１２０３およびゲート電極１２０２上に、図示しない層間絶縁膜を形成し、この層間絶縁膜上に図示しないドレイン電極パッド、ソース電極パッドおよびゲート電極パッドを設けている。そして、上記ソース電極１２０１、ドレイン電極１２０３およびゲート電極１２０２を、夫々、図示しないビアホールを介して、ドレイン電極パッド、ソース電極パッドおよびゲート電極パッドに電気接続している。
　上記Ｓｉ基板１１０１は、（１１１）面に対するオフ角を有し、図６に示すように、（１－１０）面に、オリエンテーションフラット部１１２１（以下、オリフラ部という）を設けている。そして、上記窒化物半導体装置は、図７に示すように、ソース電極１２０１の重心１２１１およびドレイン電極１２０３の重心１２１３を通り、かつ、ソース電極１２０１からドレイン電極１２０３に向かう方向（以下、電極の並び方向という）の直線Ｌ０と、オリフラ部１１２１とが、平行になるように構成されている。言い換えると、オリフラ部１１２１に対して平行な方向＜１－１２＞に、ソース電極１２０１、ドレイン電極１２０３およびゲート電極１２０２を順に配置している。
　また、上記オフ角は、直線Ｌ０に対して角度αを成す方向のＳｉ基板１１０１の（１１１）面上の直線Ｌ１を回転軸としている。
　ここで、上記オフ角の回転軸である直線Ｌ１が電極の並び方向の直線Ｌ０と成す角度αと、２ＤＥＧ層１１１１近傍における電子の移動度および電流コラプスの値との関係を説明する。
　まず、サンプルとして、
　・電極の並び方向の直線Ｌ０に対して角度α＝０度（Ｌ０と平行）を成す直線Ｌ１を回転軸としたオフ角の角度（オフ角度）２度のＳｉ（１１１）を基板として使用したサンプル１－１の窒化物半導体装置（ＨＥＭＴ）と、
　・電極の並び方向の直線Ｌ０に対して角度α＝１０度を成す直線Ｌ１を回転軸としたオフ角度２度のＳｉ（１１１）をＳｉ基板１１０１として使用したサンプル１－２のＨＥＭＴと、
　・電極の並び方向の直線Ｌ０に対して角度α＝２０度を成す直線Ｌ１を回転軸としたオフ角度２度のＳｉ（１１１）をＳｉ基板１１０１として使用したサンプル１－３のＨＥＭＴと、
　・電極の並び方向の直線Ｌ０に対して角度α＝２５度を成す直線Ｌ１を回転軸としたオフ角度２度のＳｉ（１１１）をＳｉ基板１１０１として使用したサンプル１－４のＨＥＭＴと、
　・電極の並び方向の直線Ｌ０に対して角度α＝３０度を成す直線Ｌ１を回転軸としたオフ角度２度のＳｉ（１１１）をＳｉ基板１１０１として使用したサンプル１－５のＨＥＭＴと、
　・電極の並び方向の直線Ｌ０に対して角度α＝３５度を成す直線Ｌ１を回転軸としたオフ角度２度のＳｉ（１１１）をＳｉ基板１１０１として使用したサンプル１－６のＨＥＭＴと、
　・電極の並び方向の直線Ｌ０に対して角度α＝４０度を成す直線Ｌ１を回転軸としたオフ角度２度のＳｉ（１１１）をＳｉ基板１１０１として使用したサンプル１－７のＨＥＭＴと、
の７種類のサンプルを準備した。
　このサンプルでは、６７５μｍ、６インチのＳｉ基板１１０１上に、層厚４０ｎｍのＡｌＮバッファ層１１０２、ＡｌＧａＮバッファ層１１０３、層厚３．５ｎｍ／２３ｎｍのＡｌＮ／Ａｌ０．１５Ｇａ０．８５Ｎの６０周期の超格子層１１０４、層厚６００ｎｍの下地ＧａＮ層１１０５、層厚６００ｎｍのチャネルＧａＮ層１１０６、および、層厚３２ｎｍのＡｌ０．１７Ｇａ０．８３の２ＤＥＧバリア層１１０７を順に積層させた窒化物半導体積層基板（窒化物半導体エピタキシャル基板）を用いた。全てのサンプルにおいて、同じ電極（ソース電極１２０１、ドレイン電極１２０３およびゲート電極１２０２）を用い、同一の配置とした。また、図６に示すように、電極の並び方向の直線Ｌ０および直線Ｌ０に対して角度αを成す方向のＳｉ基板１１０１の（１１１）面上の直線Ｌ１は、これらの直線Ｌ０，Ｌ１がＳｉ基板１１０１の外周上で交わるように配置した。
　上記サンプルについて、電極１２０１，１２０２，１２０３近傍でホール（Ｈａｌｌ）効果測定を行った。
　その結果、移動度の中央値（メジアン）は、
　・サンプル１－１は１８１５ｃｍ２／Ｖ・ｓｅｃ、
　・サンプル１－２は１７８３ｃｍ２／Ｖ・ｓｅｃ、
　・サンプル１－３は１７６２ｃｍ２／Ｖ・ｓｅｃ、
　・サンプル１－４は１７４８ｃｍ２／Ｖ・ｓｅｃ、
　・サンプル１－５は１７２６ｃｍ２／Ｖ・ｓｅｃ、
　・サンプル１－６は１６５８ｃｍ２／Ｖ・ｓｅｃ、
　・サンプル１－７は１５８０ｃｍ２／Ｖ・ｓｅｃ、
であった。
　また、オン抵抗の変化率である電流コラプスの値の中央値（メジアン）は、
　・サンプル１－１は１．０５、
　・サンプル１－２は１．０９、
　・サンプル１－３は１．１１、
　・サンプル１－４は１．１０、
　・サンプル１－５は１．１４、
　・サンプル１－６は１．２８、
　・サンプル１－７は１．３２、
であった。
　上記結果から、直線Ｌ０と直線Ｌ１との成す角度αが３０度を超えると、２ＤＥＧ層１１１１近傍での移動度が大きく低下し、電流コラプスの値が著しく上昇することが分かった。
　図８に示すように、Ｓｉ原子層におけるステップ１３０１とテラス１３０２の境界は、オフ角の回転軸である直線Ｌ１と略平行な方向に延在している。このステップとテラスの境界の延在方向は、Ｓｉ基板１１０１上の窒化物半導体を結晶成長させた２ＤＥＧ層１１１１近傍でも殆ど変化がない。このため、上記角度αが０度に近いほど、電極の並び方向の直線Ｌ０とステップとテラスの境界の延在方向を示す直線Ｌ２とが平行に近づき、電極の並び方向と関係があると思われる「電圧印加時のキャリアが移動する方向」とステップとテラスの境界の延在方向とが平行に近づく。その結果、電圧印加時の電子（キャリア）の移動度が向上し、空乏化された領域に電子が補充され易くなる。すなわち、電極の並び方向の直線Ｌ０に対して０度以上３０度以下の角度αを成す方向のＳｉ基板１１０１の（１１１）面上の直線Ｌ１をオフ角の回転軸とすることで、２ＤＥＧ層１１１１近傍で発生する電子の移動度を向上することができるので、窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
　一方、電極の並び方向の直線Ｌ０に対して３０度を超える角度αを成す方向の直線をオフ角の回転軸とした場合、電極の並び方向と関係があると思われる「電圧印加時のキャリアが移動する方向」とステップとテラスの境界の延在方向とが、平行から外れる。その結果、電圧印加時のキャリアの移動度が低下し、空乏化された領域に電子が補充され難くなり、窒化物半導体装置のオン抵抗が増大し、電流コラプスが増大してしまう。
　従って、上記Ｓｉ基板１１０１のオフ角は、電極の並び方向の直線Ｌ０に対して０度以上３０度以下の角度αを成す方向のＳｉ基板１１０１の（１１１）面上の直線Ｌ１を回転軸としている。
　なお、直線Ｌ１は、直線Ｌ０に対して０度以上３０度以下の角度αを成す直線であればよく、Ｓｉ基板１１０１上において、任意に配置できる。
　また、上記オフ角を（１１１）面から０度以上４．０度以下の角度で設けている。
　これは、６７５μｍ、６インチのＳｉ基板１１０１を用いた場合、オフ角が４．０度を超えると、室温におけるＳｉ基板１１０１の反り（窒化物半導体層を上にして下に凸の反り）が大きく（１２０μｍ以上）なってしまうため、プロセス処理が困難になるからである。
　一方、オフ角が４．０度以下では、室温におけるＳｉ基板１１０１の反りが１００μｍ以下となり、プロセス処理が可能になる。特に、オフ角が２．７度以下では、室温におけるＳｉ基板１１０１の反りが７０μｍ以下になり、プロセス処理が容易になる。このため、オフ角は、２．７度以下であるのが好ましく、１．７度以下であるのがより好ましい。
　また、オフ角を小さくしすぎる（０度に近くしすぎる）と、オフ角が僅かにずれた場合であっても、ステップ１３０１の間隔および方向等に差異が生じ、所望の基板１１０１の表面状態が得られなくなってしまう。このため、オフ角は、０．１度以上であるのが好ましく、０．３度以上であるのがより好ましい。
　（第７実施形態）（ＡｌＮ層／Ｓｉ基板　ＡｌＮ厚依存性）
　第７実施形態の窒化物半導体装置は、図示しないが、第６実施形態の窒化物半導体装置におけるＡｌＮバッファ層１１０２が、３０ｎｍ以上、４００ｎｍ以下の層厚を有するように構成したものである。なお、上記第６実施形態と同一の構成部には同一番号を付しており、第６実施形態の説明を援用する。
　まず、ＡｌＮバッファ層１１０２の層厚と、ＡｌＮバッファ層１１０２の表面の最大高さと最小高さの差を説明する。
　サンプルとして、
　・ＡｌＮバッファ層１１０２の層厚を２０ｎｍとした製造したサンプル２－１の窒化物半導体積層基板（窒化物半導体エピタキシャル基板）と、
　・ＡｌＮバッファ層１１０２の層厚を３０ｎｍとした製造したサンプル２－２の窒化物半導体積層基板と、
　・ＡｌＮバッファ層１１０２の層厚を５０ｎｍとした製造したサンプル２－３の窒化物半導体積層基板と、
　・ＡｌＮバッファ層１１０２の層厚を１８０ｎｍとした製造したサンプル２－４の窒化物半導体積層基板と、
　・ＡｌＮバッファ層１１０２の層厚を４００ｎｍとした製造したサンプル２－５の窒化物半導体積層基板と、
　・ＡｌＮバッファ層１１０２の層厚を４５０ｎｍとした製造したサンプル２－６の窒化物半導体積層基板と、
　・ＡｌＮバッファ層１１０２の層厚を５００ｎｍとした製造したサンプル２－７の窒化物半導体積層基板と、
の７種類のサンプルを用意した。
　このサンプルでは、６７５μｍ、６インチのＳｉ基板１１０１上に、ＡｌＮバッファ層１１０２、ＡｌＧａＮバッファ層１１０３、層厚３．５ｎｍ／２３ｎｍのＡｌＮ／Ａｌ０．１５Ｇａ０．８５Ｎの６０周期の超格子層１１０４、層厚６００ｎｍの下地ＧａＮ層１１０５、層厚６００ｎｍのチャネルＧａＮ層１１０６、および、層厚３２ｎｍのＡｌ０．１７Ｇａ０．８３の２ＤＥＧバリア層１１０７を順に積層させた窒化物半導体エピタキシャル基板を用いた。
　このサンプルの窒化物半導体積層基板のそれぞれＡｌＮバッファ層１１０２の表面に対して、ＡＦＭ（原子間力顕微鏡）を用いて、５μｍ×５μｍエリアにおける最大高さと最小高さとの差を評価した。
　その結果、
　・サンプル２－１は、１１３ｎｍ、
　・サンプル２－２は、４８ｎｍ、
　・サンプル２－３は、４１ｎｍ、
　・サンプル２－４は、３１ｎｍ、
　・サンプル２－５は、３６ｎｍ、
　・サンプル２－６は、８３ｎｍ、
　・サンプル２－７は、１２１ｎｍ、
であった。
　上記結果から、ＡｌＮバッファ層１１０２の層厚が、３０ｎｍ未満、または、４００ｎｍを超えると、窒化物半導体層を成長させるためのＡｌＮバッファ層１１０２の表面の最大高さと最小高さとの差が大きくなりすぎることが分かった。
　このように、ＡｌＮバッファ層１１０２の表面の最大高さと最小高さとの差が大きくなりすぎると、電極の並び方向の直線Ｌ０に対して０度以上３０度以下の角度αを成す方向のＳｉ基板１１０１の（１１１）面上の直線Ｌ１をオフ角の回転軸としても、電極の並び方向と関係があると思われる「電圧印加時のキャリアが移動する方向」とステップとテラスの境界の延在方向とが、平行から外れ、電圧印加時のキャリアの移動度が低下すると想定される。このため、ＡｌＮバッファ層１１０２の層厚を３０ｎｍ以上４００ｎｍ以下にしている。ＡｌＮバッファ層１１０２の層厚を３０ｎｍ以上４００ｎｍ以下にすることで、ＡｌＮバッファ層１１０２の表面形状による電圧印加時のキャリアの移動度の低下を抑制できる。その結果、窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
　（第８実施形態）（ＡｌＮ層／Ｓｉ基板　結晶依存性）
　第８実施形態の窒化物半導体装置は、図示しないが、第６実施形態の窒化物半導体装置におけるＡｌＮバッファ層１１０２が、（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００arcsec以下であるように構成したものである。なお、上記第６実施形態と同一の構成部には同一番号を付しており、第６実施形態の説明を援用する。
　ＡｌＮバッファ層１１０２の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００arcsec以下の場合、結晶が良好で、転位の発生が抑制される（転位が比較的少なくなる）ため、ＡｌＧａＮバッファ層１１０３を積層する際に、ＳｉとＧａの反応を抑制することが可能になると考えられる。その結果、転位によるキャリアの移動度の低下を抑制できるので、窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
　（第９実施形態）（ＡｌＧａＮ層／ＡｌＮ層／Ｓｉ基板　Ａｌ組成依存性）
　第９実施形態の窒化物半導体装置は、図示しないが、第６実施形態の窒化物半導体装置におけるＡｌＮバッファ層１１０２上に、Ａｌ組成が１０％以上８０％以下のＡｌＧａＮバッファ層１１０３およびＡｌＮ／ＡｌＧａＮ超格子層１１０４を設け、この超格子層１１０４上に層厚が１００ｎｍ以上の下地ＧａＮ層１１０５を積層させたものである。なお、上記第６実施形態と同一の構成部には同一番号を付しており、第６実施形態の説明を援用する。
　第９実施形態の窒化物半導体装置によれば、窒化物半導体積層基板全体の反りを抑えることができて、窒化物半導体層、つまり、ＡｌＮバッファ層１１０２、ＡｌＧａＮバッファ層１１０３、超格子層１１０４、下地ＧａＮ層１１０５、チャネルＧａＮ層１１０６および２ＤＥＧバリア層１１０７に与える歪応力を低減して、転位の発生を抑制できる。その結果、転位によるキャリアの移動度の低下を抑制できるので、窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
　（第１０実施形態）
　第１０施形態の窒化物半導体装置は、図示しないが、第６実施形態の窒化物半導体装置におけるＳｉ基板１１０１の表面に、電極の並び方向の直線Ｌ０に対して０度以上３０度以下の角度αを成す方向の直線Ｌ１を回転軸として、（１１１）面から０度以上４．０度以下のオフ角で傾斜した面がＳｉ基板１１０１の表面の３０％以上となるような凹凸を設けたものである。なお、上記第６実施形態と同一の構成部には同一番号を付しており、第６実施形態の説明を援用する。
　Ｓｉ基板１１０１の表面に、電極の並び方向の直線Ｌ０に対して０度以上３０度以下の角度αを成す方向の直線Ｌ１を回転軸として、（１１１）面から０度以上４．０度以下のオフ角で傾斜した面がＳｉ基板１１０１の表面の３０％以上となるような凹凸を設けることで、確実に窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
　なお、上記第２から第４実施形態では、Ｓｉ基板２０１，３０１，４０１の主面は、（１１１）面から（０１１）方向に２．０度のオフ角度で傾斜した面であったが、これに限られない。Ｓｉ基板の主面は、（１１１）面から（０１１）方向に、０．８度以上かつ２．７度以下のオフ角度で傾斜した面であればよい。
　また、上記第１、第３、および第４実施形態では、ＡｌＮバッファ層１０２，３０２，４０２の厚さは、１８０ｎｍであったが、これに限られない。ＡｌＮバッファ層の厚さは、５０ｎｍ以上かつ４００ｎｍ以下であればよい。
　また、上記第１、第２、および第４実施形態では、ＡｌＮバッファ層１０２，２０２，４０２は、（０００２）面のＸ線回折におけるロッキングカーブの半値幅が１９００ａｒｃｓｅｃであるＡｌＮバッファ層であったが、これに限られない。ＡｌＮバッファ層の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００ａｒｃｓｅｃ以下であればよい。
　また、上記第１から第３実施形態では、ＧａＮ層１０７，２０７，３０７の厚さは１０００ｎｍ、上記第４実施形態では、ＧａＮ層４０７の厚さは２００ｎｍであったが、これに限られない。ＧａＮ層の厚さは、１００ｎｍ以上であればよい。
　また、上記第１から第３実施形態では、Ｓｉ基板１０１，２０１，３０１，４０１の表面は、上記表面の領域のうち３０％以上の領域に上記主面が存在するように凹凸加工されていたが、これに限らず、Ｓｉ基板の表面の領域のうち３０％以上の領域にＳｉ基板の主面が存在するように凹凸加工されていればよい。また、Ｓｉ基板１０１，２０１，３０１，４０１の表面が凹凸加工されていなくてもよい。
　また、上記第１から第５実施形態では、ＭＯＣＶＤ装置を使用するＭＯＣＶＤ法を用いて各層を結晶成長させたが、これに限らず、ＨＶＰＥ(ハイドライド気相成長法)法、ＭＢＥ(分子線エピタキシャル)法などを用いてもよく、ＭＯＣＶＤ法、ＨＶＰＥ法、ＭＢＥ法などを組み合わせてもよい。また、各層の成長条件は、この窒化物半導体積層体を用いて作製する半導体装置の構成などに応じて適宜設定してよい。
　また、上記第６～第１０実施形態では、ＧａＮ系積層体１１１０は、チャネルＧａＮ層１１０６と、このチャネルＧａＮ層１１０６上に積層されたＡｌ０．１７Ｇａ０．８３の２ＤＥＧバリア層１１０７とで構成しているが、これに限らない。ＧａＮ系積層体は、ＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表されるＧａＮ系半導体層を積層したものであればよい。例えば、ＧａＮ系積層体は、ＧａＮ、ＡｌＧａＮの他に、例えば、ＧａＮと窒化インジウム（ＩｎＮ）との混晶であるＩｎＧａＮ、あるいは、ＧａＮ、ＡｌＮおよびＩｎＮの混晶であるＡｌＩｎＧａＮ等を含むものであってもよい。
　また、上記第６～第１０実施形態では、２ＤＥＧバリア層１１０７に、チャネルＧａＮ層１１０６に達するリセスを形成し、このリセスにソース電極１２０１とドレイン電極１２０３をオーミック電極として形成したが、これに限らない。例えば、上記リセスを形成しないで、上記チャネルＧａＮ層上の２ＤＥＧバリア層の上にソース電極およびドレイン電極を形成し、２ＤＥＧバリア層の層厚を薄くすることによってドレイン電極とソース電極がオーミック電極になるようにしてもよい。
　上記窒化物半導体装置は、例えば、ＨＥＭＴ（高電子移動度トランジスタ：High Electron Mobility Transistor）、ＭＩＳＦＥＴ（金属－絶縁体－半導体　電界効果トランジスタ：Metal Insulator Semiconductor Field Effect Transistor）、接合型ＦＥＴ、ＬＥＤ（発光ダイオード）、半導体レーザ等であってもよい。
　また、窒化物半導体装置の種類に応じて、電極は、ドレイン電極、ソース電極、ゲート電極、エミッタ電極、コレクタ電極、ベース電極、アノード電極、カソード電極等となることは勿論である。
　また、上記第６～第１０実施形態では、Ｓｉ基板１１０１のオリフラ部１１２１を＜１１－２＞と平行に設けているが、これに限らない。例えば、オリフラ部が＜１－１０＞と平行に設けてもよいし、その他の方向に設けてもよい。
　また、上記第６～第１０実施形態では、バリア層としてＡｌＮバッファ層１１０２を用いているが、それに代えて、例えば、ｐ－ＧａＮ、ｐ－ＡｌＧａＮ等からなる層を用いることができる。また、バッファ層としてのＡｌＧａＮバッファ層１１０３は、特許文献１のように、Ａｌ組成を層厚方向に変化させてもよい。
　また、上記第１～第１０実施形態および変形例で述べた構成要素は、適宜、組み合わせてもよく、また、適宜、選択、置換、あるいは、削除してもよいのは、勿論である。
　本発明および実施形態を纏めると、次のようになる。
　本発明の窒化物半導体積層体は、
　（１１１）面から０度以上４．０度以下のオフ角で傾斜した面を主面とするＳｉ基板１０１，２０１，３０１，４０１，１１０１と、
　上記Ｓｉ基板１０１，２０１，３０１，４０１，１１０１上に形成された窒化物半導体層１１０，２１０，３１０，４１０，１１０２，１１０３，１１０４，１１０５，１１０６，１１０７と
を備えることを特徴としている。
　上記構成の窒化物半導体積層体によれば、上記Ｓｉ基板１０１，２０１，３０１，４０１，１１０１は、（１１１）面から０度以上４．０度以下のオフ角で傾斜した面を主面としている。このため、このような窒化物半導体積層体と、上記窒化物半導体層１１０２，１１０３，１１０４，１１０５，１１０６，１１０７上に設けられ、互いに所定の間隔を隔てて配置されたソース電極およびドレイン電極とを備え、ソース電極の重心からドレイン電極の重心に向かう方向の直線Ｌ０に対して０度以上３０度以下の角度を成す方向の上記Ｓｉ基板１０１，２０１，３０１，４０１，１１０１上の直線Ｌ１を、上記オフ角の回転軸とすることにより、２ＤＥＧ層１１１１近傍で発生する電子の移動度を向上することができる。したがって、窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
　ところで、従来の窒化物半導体積層体は、Ｓｉ基板上に形成されたＡｌＮ層と、このＡｌＮ層上に形成されたＡｌの組成比が３０％以上かつ６０％以下のＡｌＧａＮ層と、このＡｌＧａＮ層上に形成されたＧａＮ層とを備えている。
　しかし、本発明者は、Ｓｉ基板上にＡｌＮ層を成長させるとき、ＡｌＮ層表面もしくは上記ＡｌＮ層上のＡｌＧａＮ層表面にヒロックやステップバンチングに由来する凹凸が発生しやすいという問題に直面した。
　そこで、本発明者は、ＡｌＧａＮ層表面にヒロック状の突起が発生する問題について特に検討を行った結果、次のように推定した。すなわち、Ｓｉ基板の主面のオフ角が小さいとき、原子レベルでの基板表面のステップ数が少なくなる。テラス上でＡｌ等の原子が表面マイグレーションの途中で止まり、そこから核形成がなされ、通常のステップフロー成長とは異なる結晶核が育つ。この結晶核がヒロック状の突起の発生要因であると考えられた。
　また、ヒロック状の突起を含む凹凸のあるエピタキシャル膜を有する窒化物半導体積層体を作製したとき、「ヒロック状の突起を形成する結晶」と「ステップフロー成長エリアの結晶」との界面で逆位相境界部の転位や、表面の凹凸差によるフォトリソグラフィー等のプロセスの差異が発生する。これらがリークや面内の不均一性等に繋がり、窒化物半導体積層体の性能を低下させると考えられた。
　そこで、本発明の別の課題は、窒化物半導体層の表面平坦性を向上でき、かつ高性能の窒化物半導体積層体およびその製造方法を提供することにある。
　上記別の課題を解決するため、一実施形態の窒化物半導体積層体では、
　上記Ｓｉ基板の主面のオフ角度は、（１１１）面から０．８度以上２．７度以下である。
　上記実施形態の窒化物半導体積層体によれば、上記Ｓｉ基板１０１，２０１，３０１，４０１の主面は、（１１１）面から０．８度以上かつ２．７度以下のオフ角度を有している。このため、オフ角度が（１１１）面から０．８度より小さいときに比べて、成長表面のテラス幅が短くなる。このとき、成長前の原子、分子である前駆体（プレカーサー）が比較的成長温度が低い場合でもマイグレーションする距離が短いので、ステップフロー成長が容易になり、テラス途中で止まり、ステップフローとは異なる結晶方位の核形成を開始する傾向が少なくなる。この結果、ヒロック状の突起の成長を抑制できて、表面の凹凸を低減できる。
　また、オフ角度が（１１１）面から２．７度より大きいときに比べて、テラス幅が短くなり過ぎず、ステップフロー成長が進み過ぎ、ステップフロー成長と表面から離脱する原子のバランスが崩れて、本来Ｖ族サイトが入るべき位置にIII族原子が入り込む等の異常成長を防止できる。この結果、ヒロック状の突起の成長を抑制できて、表面の凹凸を低減できる。
　また、ヒロック状の突起を含む凹凸が少ないエピタキシャル膜を有する窒化物半導体積層体を作製したとき、「ヒロック状の突起を形成する結晶」と「ステップフロー成長エリアの結晶」との界面で逆位相境界部の転位および表面の凹凸差によるフォトリソグラフィー等のプロセスの差異の発生を低減できる。このため、リークや面内の不均一性等を防止できる。
　したがって、窒化物半導体層１１０，２１０，３１０，４１０の表面平坦性を向上でき、かつ高性能の窒化物半導体積層体を作製できる。
　また、一実施形態の窒化物半導体積層体では、
　上記窒化物半導体層は、上記Ｓｉ基板１０１，２０１，３０１，４０１の上記主面上に形成されたＡｌＮ層１０２，２０２，３０２，４０２を含み、
　上記ＡｌＮ層１０２，２０２，３０２，４０２の厚さは、５０ｎｍ以上かつ４００ｎｍ以下である。
　上記実施形態によれば、ＡｌＮ層１０２，２０２，３０２，４０２の厚さは、５０ｎｍ以上であるので、ＡｌＮ層１０２，２０２，３０２，４０２がカバー層として十分に機能する。したがって、ＡｌＮ層１０２，２０２，３０２，４０２上にＧａＮ層１０７，２０７，３０７，４０７を積層するとき、ＳｉとＧａとの反応を抑制できて、ヒロック状の突起の成長を抑制できると共にピットの発生の要因となる貫通転位の発生を低減できる。
　また、ＡｌＮ層１０２，２０２，３０２，４０２の厚さは、４００ｎｍ以下であるので、ＳｉとＡｌＮとの格子定数差によるＳｉ基板１０１，２０１，３０１，４０１の反りを抑制し、ＡｌＮ層１０２，２０２，３０２，４０２に歪応力が加わるのを抑制でき、ピットの発生を低減できる。
　また、一実施形態の窒化物半導体積層体では、
　上記ＡｌＮ層１０２，２０２，３０２，４０２の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００ａｒｃｓｅｃ以下である。
　上記実施形態によれば、上記ＡｌＮ層１０２，２０２，３０２，４０２の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００ａｒｃｓｅｃ以下である。このため、転位の発生を低減し、ＡｌＮ層１０２，２０２，３０２，４０２上にＧａＮ層１０７，２０７，３０７，４０７を積層するとき、ＳｉとＧａとの反応を抑制できる。また、ＡｌＮ層１０２，２０２，３０２，４０２の結晶性が良好なため、転位の発生を低減して、ピットの発生を低減できる。したがって、窒化物半導体層１１０，２１０，３１０，４１０の表面平坦性をより確実に向上でき、かつ高性能の窒化物半導体積層体をより確実に作製できる。
　また、一実施形態の窒化物半導体積層体では、
　上記ＡｌＮ層１０２，２０２，３０２，４０２上に少なくとも１つ形成されたＡｌＧａＮ層１０６，２０６，３０６，４０６と、
　上記ＡｌＧａＮ層１０６，２０６，３０６，４０６上に形成されたＧａＮ層１０７，２０７，３０７，４０７と
を備え、
　上記ＡｌＧａＮ層１０６，２０６，３０６，４０６のＡｌ組成比は、１０％以上かつ８０％以下であり、
　上記ＧａＮ層１０７，２０７，３０７，４０７の厚さは、１００ｎｍ以上である。
　上記実施形態によれば、上記ＡｌＧａＮ層１０６，２０６，３０６，４０６のＡｌ組成比は、１０％以上かつ８０％以下であり、上記ＧａＮ層１０７，２０７，３０７，４０７の厚さは、１００ｎｍ以上である。このため、ＡｌＮ層１０２，２０２，３０２，４０２上に上記ＡｌＧａＮ層１０６，２０６，３０６，４０６を積層するとき、ＳｉとＧａとの反応を抑制して、基板全体の反りを抑制できる。そして、上記反りが窒化物半導体層１１０，２１０，３１０，４１０に与える歪応力を低減させ、転位およびピットの発生を抑制できる。したがって、ヒロック状の突起の成長を抑制でき、窒化物半導体層１１０，２１０，３１０，４１０の表面平坦性をより確実に向上でき、かつ高性能の窒化物半導体積層体をより確実に作製できる。
　また、一実施形態の窒化物半導体積層体では、
　上記Ｓｉ基板１０１，２０１，３０１，４０１の表面は、上記表面の領域のうち３０％以上の領域に上記主面が存在するように凹凸加工されている。
　上記実施形態によれば、上記Ｓｉ基板１０１，２０１，３０１，４０１の主面が上記表面の領域のうち３０％以上の領域に存在するように凹凸加工されている。このため、上記領域で、成長表面のテラス幅が短くなり、ＳｉとＡｌＮとの格子定数差によるＳｉ基板１０１，２０１，３０１，４０１の反りをより確実に抑制し、ＡｌＮ層１０２，２０２，３０２，４０２に歪応力が加わるのを抑制でき、ピットの発生をより確実に低減できる。したがって、ヒロック状の突起の成長を抑制でき、窒化物半導体層１１０，２１０，３１０，４１０の表面平坦性をより確実に向上でき、かつ高性能の窒化物半導体積層体をより確実に作製できる。
　また、この発明の窒化物半導体積層体の製造方法では、
　Ｓｉ基板１０１，２０１，３０１，４０１上に窒化物半導体層１１０，２１０，３１０，４１０をエピタキシャル成長により形成する工程を含み、
　上記Ｓｉ基板１０１，２０１，３０１，４０１の主面は、（１１１）面から０．８度以上かつ２．７度以下のオフ角度を有している。
　上記構成によれば、Ｓｉ基板１０１，２０１，３０１，４０１上に窒化物半導体層１１０，２１０，３１０，４１０をエピタキシャル成長により形成し、その上記Ｓｉ基板１０１，２０１，３０１，４０１の主面は、（１１１）面から０．８度以上かつ２．７度以下のオフ角度を有している。このため、オフ角度が（１１１）面から０．８度より小さいときに比べて、成長表面のテラス幅が短くなる。このとき、成長前の原子、分子である前駆体（プレカーサー）が比較的成長温度が低い場合でもマイグレーションする距離が短いので、ステップフロー成長が容易になり、テラス途中で止まり、ステップフローとは異なる結晶方位の核形成を開始する傾向が少なくなる。この結果、ヒロック状の突起の成長を抑制できて、表面の凹凸を低減できる。
　また、オフ角度が（１１１）面から２．７度より大きいときに比べて、テラス幅が短くなり過ぎず、ステップフロー成長が進み過ぎ、ステップフロー成長と表面から離脱する原子のバランスが崩れて、本来Ｖ族サイトが入るべき位置にIII族原子が入り込む等の異常成長を防止できる。この結果、ヒロック状の突起の成長を抑制できて、表面の凹凸を低減できる。
　また、ヒロック状の突起を含む凹凸が少ないエピタキシャル膜を有する窒化物半導体積層体を作製したとき、「ヒロック状の突起を形成する結晶」と「ステップフロー成長エリアの結晶」との界面で逆位相境界部の転位および表面の凹凸差によるフォトリソグラフィー等のプロセスの差異の発生を低減できる。このため、リークや面内の不均一性等を防止できる。
　したがって、窒化物半導体層１１０，２１０，３１０，４１０の表面平坦性を向上でき、かつ高性能の窒化物半導体積層体を作製できる。
　また、本発明の窒化物半導体装置では、
　上記窒化物半導体積層体と、
　上記窒化物半導体層１１０２，１１０３，１１０４，１１０５，１１０６，１１０７上に設けられ、互いに所定の間隔を隔てて配置されたソース電極１２０１およびドレイン電極１２０３と、
を備え、
　上記ソース電極１２０１の重心から上記ドレイン電極１２０３の重心に向かう方向の直線Ｌ０に対して０度以上３０度以下の角度を成す方向の上記Ｓｉ基板１１０１上の直線Ｌ１を、上記オフ角の回転軸としたことを特徴としている。
　上記構成の窒化物半導体装置によれば、２ＤＥＧ層１１１１近傍で発生する電子の移動度を向上することができるので、窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
　一実施形態の窒化物半導体装置によれば、
　上記Ｓｉ基板１０１上に、上記窒化物半導体層１１０２，１１０３，１１０４，１１０５，１１０６，１１０７としての層厚が３０ｎｍ以上４００ｎｍ以下のＡｌＮ層１１０２を積層している。
　上記実施形態によれば、ＡｌＮ層１１０２の表面形状による電圧印加時の電子の移動度の低下を抑制できる。その結果、窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
　一実施形態の窒化物半導体装置によれば、
　上記ＡｌＮ層１１０２は、（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００arcsec以下である。
　上記実施形態によれば、結晶が良好で、転位の発生が抑制される（転位が比較的少なくなる）ため、ＡｌＧａＮ層１１０３を積層する際に、ＳｉとＧａの反応を抑制することが可能になると考えられる。その結果、転位による電子の移動度の低下を抑制できるので、窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
　一実施形態の窒化物半導体装置によれば、
　上記ＡｌＮ層１０２上に、上記窒化物半導体層１１０２，１１０３，１１０４，１１０５，１１０６，１１０７としてのＡｌ組成１０％以上８０％以下のＡｌＧａＮ層１１０３，１１０４を少なくとも１つ積層し、
　上記ＡｌＧａＮ層１１０４上に、上記窒化物半導体層１１０２，１１０３，１１０４，１１０５，１１０６，１１０７としての層厚が１００ｎｍ以上のＧａＮ層１１０５を積層している。
　上記実施形態によれば、窒化物半導体積層基板全体の反りを抑えることができて、窒化物半導体層１１０２，１１０３，１１０４，１１０５，１１０６，１１０７に与える歪応力を低減して、転位の発生を抑制できる。その結果、転位による電子の移動度の低下を抑制できるので、窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
　一実施形態の窒化物半導体装置によれば、
　（１１１）面から０度以上４．０度以下のオフ角で傾斜した面が、上記Ｓｉ基板１１０１の表面の３０％以上となるように、上記Ｓｉ基板１１０１の表面に凹凸を有している。
　上記実施形態によれば、確実に窒化物半導体装置のオン抵抗の増加を抑制し、電流コラプスを低減できる。
　１０１，２０１，３０１，４０１，１１０１　Ｓｉ基板
　１０２，２０２，３０２，４０２，１１０２　ＡｌＮバッファ層
　１０３，２０３，３０３，４０３　ＡｌＧａＮ－１層
　１０４，２０４，３０４，４０４　ＡｌＧａＮ－２層
　１０５，２０５，３０５，４０５　ＡｌＧａＮ－３層
　１０６，２０６，３０６，４０６，１１０３　ＡｌＧａＮバッファ層
　１０７，２０７，３０７，４０７　ＧａＮ層
　１０８，２０８，３０８，４０８　ＡｌＧａＮバリア層
　１１０４　超格子層
　１１０５　下地ＧａＮ層
　１１０６　チャネルＧａＮ層
　１１０７　２ＤＥＧバリア層
　１１１０　ＧａＮ系積層体
　１１１１　２ＤＥＧ層
　１１２１　オリエンテーションフラット部
　１２０１　ソース電極
　１２０２　ゲート電極
　１２０３　ドレイン電極
　１３０１　ステップ
　１３０２　テラス

Claims (11)

  1. 　（１１１）面から０度以上４．０度以下のオフ角で傾斜した面を主面とするＳｉ基板と、
    　上記Ｓｉ基板上に形成された窒化物半導体層と
    を備えることを特徴とする窒化物半導体積層体。
  2. 　請求項１に記載の窒化物半導体積層体において、
    　上記Ｓｉ基板の上記主面のオフ角度は、（１１１）面から０．８度以上２．７度以下であることを特徴とする窒化物半導体積層体。
  3. 　請求項２に記載の窒化物半導体積層体において、
    　上記窒化物半導体層は、上記Ｓｉ基板の上記主面上に形成されたＡｌＮ層を含み、
    　上記ＡｌＮ層の厚さは、５０ｎｍ以上かつ４００ｎｍ以下であることを特徴とする窒化物半導体積層体。
  4. 　請求項３に記載の窒化物半導体積層体において、
    　上記ＡｌＮ層の（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００ａｒｃｓｅｃ以下であることを特徴とする窒化物半導体積層体。
  5. 　請求項３または４に記載の窒化物半導体積層体において、
    　上記ＡｌＮ層上に少なくとも１つ形成されたＡｌＧａＮ層と、
    　上記ＡｌＧａＮ層上に形成されたＧａＮ層と
    を備え、
    　上記ＡｌＧａＮ層のＡｌ組成比は、１０％以上かつ８０％以下であり、
    　上記ＧａＮ層の厚さは、１００ｎｍ以上であることを特徴とする窒化物半導体積層体。
  6. 　Ｓｉ基板上に窒化物半導体層をエピタキシャル成長により形成する工程を含み、
    　上記Ｓｉ基板の主面は、（１１１）面から０．８度以上かつ２．７度以下のオフ角度を有していることを特徴とする窒化物半導体積層体の製造方法。
  7. 　請求項１に記載の窒化物半導体積層体と、
    　上記窒化物半導体層上に設けられ、互いに所定の間隔を隔てて配置されたソース電極およびドレイン電極と、
    を備え、
    　上記ソース電極の重心から上記ドレイン電極の重心に向かう方向の直線に対して０度以上３０度以下の角度を成す方向の上記Ｓｉ基板の（１１１）面上の直線を、上記オフ角の回転軸としたことを特徴とする窒化物半導体装置。
  8. 　請求項７に記載の窒化物半導体装置において、
    　上記Ｓｉ基板上に、上記窒化物半導体層としての層厚が３０ｎｍ以上４００ｎｍ以下のＡｌＮ層を積層したことを特徴とする窒化物半導体装置。
  9. 　請求項８に記載の窒化物半導体装置において、
    　上記ＡｌＮ層は、（０００２）面のＸ線回折におけるロッキングカーブの半値幅が２５００arcsec以下であることを特徴とする窒化物半導体装置。
  10. 　請求項８または９に記載の窒化物半導体装置において、
    　上記ＡｌＮ層上に、上記窒化物半導体層としてのＡｌ組成１０％以上８０％以下のＡｌＧａＮ層を少なくとも１つ積層し、
    　上記ＡｌＧａＮ層上に、上記窒化物半導体層としての層厚が１００ｎｍ以上のＧａＮ層を積層したことを特徴とする窒化物半導体装置。
  11. 　請求項７から１０のいずれか１つに記載の窒化物半導体装置において、
    　（１１１）面から０度以上４．０度以下のオフ角で傾斜した面が、上記Ｓｉ基板の表面の３０％以上となるように、上記Ｓｉ基板の表面に凹凸を有することを特徴とする、窒化物半導体装置。
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