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WO2014069316A1 - エレクトロルミネッセンス基板およびその製造方法、エレクトロルミネッセンス表示パネル、エレクトロルミネッセンス表示装置 - Google Patents

エレクトロルミネッセンス基板およびその製造方法、エレクトロルミネッセンス表示パネル、エレクトロルミネッセンス表示装置 Download PDF

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WO2014069316A1
WO2014069316A1 PCT/JP2013/078769 JP2013078769W WO2014069316A1 WO 2014069316 A1 WO2014069316 A1 WO 2014069316A1 JP 2013078769 W JP2013078769 W JP 2013078769W WO 2014069316 A1 WO2014069316 A1 WO 2014069316A1
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WO
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electrode
semiconductor layer
layer
oxide semiconductor
lower electrode
Prior art date
Application number
PCT/JP2013/078769
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English (en)
French (fr)
Inventor
泰 高丸
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to CN201380056374.9A priority Critical patent/CN104769658B/zh
Priority to EP13851766.9A priority patent/EP2916310B1/en
Priority to JP2014544455A priority patent/JP6005755B2/ja
Priority to US14/439,638 priority patent/US9679954B2/en
Priority to KR1020157011817A priority patent/KR101682320B1/ko
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Definitions

  • the present invention relates to an electroluminescence element and a capacitor part, an electroluminescence substrate comprising a transistor electrically connected to each of the electroluminescence element and the capacitor part, a method for manufacturing the same, and an electroluminescence display comprising the electroluminescence substrate.
  • the present invention relates to a panel and an electroluminescence display device.
  • an EL (electroluminescence) display panel is known.
  • An EL substrate used in an EL (organic EL, inorganic EL) display panel is an EL element (an organic EL element or an inorganic EL element) electrically connected to a transistor provided with a transistor such as a TFT (thin film transistor). ) Is provided.
  • the EL substrate is provided with a plurality of gate lines, a plurality of source lines, and a plurality of drive power lines in order to output various signals to each pixel.
  • These gate lines, source lines, drive power lines Each pixel surrounded by is provided with a switching transistor, a driving transistor, a Cs (capacitor) portion, and an EL element.
  • These switching transistors, driving transistors, Cs parts, and EL elements each have a multilayer structure, and in order to form each layer, it is necessary to perform a photolithography process using a photomask.
  • 18 (a) to 18 (i) are cross-sectional views illustrating a part of the manufacturing process of the organic EL display panel described in Patent Document 1 in the order of the processes.
  • Patent Document 1 a solid gate metal 302 is first formed on an insulating substrate 301 as shown in FIG.
  • the gate electrode 302G made of the gate metal 302, the signal line 302L, and Cs (capacitor not shown) Part lower electrode is formed.
  • a gate insulating film 303, a semiconductor layer 304 made of amorphous silicon or polysilicon, and an insulating layer 305 made of silicon nitride or silicon oxide are formed on the insulating substrate 301 so as to cover the gate electrode 302G and the signal line 302L. Form a solid shape.
  • the channel protective film 305a is formed by patterning the insulating layer 305 using a second photomask.
  • an n + silicon layer 306 is formed in a solid shape on the semiconductor layer 304 so as to cover the channel protective film 305a. Subsequently, using a third photomask, a hole is formed in the gate insulating film 303, the semiconductor layer 304, and the n + silicon layer 306 at the contact hole formation position so that the gate metal 302 is exposed.
  • the source metal 307 is formed in a solid shape.
  • the gate metal 302 and the source metal 307 are joined by holes formed in the gate insulating film 303, the semiconductor layer 304, and the n + silicon layer 306, thereby forming a contact hole (not shown).
  • the source metal 307 using a fourth photomask
  • the upper electrode of the Cs portion (not shown), the source electrode 307S and the drain electrode 307D, and the illustration Scan lines and drive power supply lines that are not to be formed are formed.
  • the semiconductor layer 304 and the n + silicon layer 306 using the fourth photomask, the semiconductor film 304 a made of the semiconductor layer 304 and the impurity semiconductor film 306 a made of the n + silicon layer 306. 306b is formed.
  • a conductive film is formed by a vapor phase growth method, and a pixel electrode 308 is formed by patterning using a fifth photomask.
  • a protective film 309 covering the source electrode 307S, the drain electrode 307D, the upper electrode and scanning line of the Cs portion (not shown), the drive power supply line, and the pixel electrode 308 is formed in a solid shape.
  • an opening 309a for exposing the pixel electrode 308 is formed in the protective film 309 using a sixth photomask.
  • a solid resin such as polyimide is applied on the protective film 309 and the pixel electrode 308, and then a seventh photomask is used.
  • a mesh-like insulating film 310 By forming the mesh-like insulating film 310, the partition 311 including the protective film 309 and the mesh-like insulating film 310 is formed, and then an organic EL layer (not shown) is formed on the pixel electrode 308.
  • a counter electrode (not shown) is formed thereon.
  • a thermosetting resin such as an epoxy resin or an acrylic resin, a thermoplastic resin, a photocurable resin, or the like is applied on the counter electrode and cured to form a sealing layer.
  • Patent Document 1 six photomasks are used until the opening 309a is formed in the protective film 309.
  • Japanese Patent Publication Japanese Patent Laid-Open No. 2010-282807 (Released on Dec. 16, 2010)”
  • Patent Document 1 conventionally, in order to manufacture an EL substrate used for an EL display panel, a large number of photomasks are required.
  • a TFT backplane made of a TFT substrate is manufactured as a backplane, and a pixel electrode and a light emitting layer are formed on the TFT backplane. It is necessary to form a reflective electrode layer or the like as a counter electrode, and the number of processes is large.
  • the conventional method requires a large number of photomasks and has a large number of processes. Therefore, an EL substrate, and further, an EL display panel and an EL display device cannot be manufactured at low cost. Since the number is large, the yield is low.
  • the conventional EL substrate has a problem that it cannot be opened largely by the Cs portion.
  • the present invention has been made in view of the above-described problems, and an object of the present invention is to provide an EL substrate capable of reducing the number of manufacturing steps and the number of masks compared to the prior art, even when the bottom emission type is used.
  • An object of the present invention is to provide an EL display panel, an EL display device, and a method for manufacturing such an EL substrate.
  • An object of the present invention is to provide an EL substrate, an EL display panel, an EL display device, and a method for manufacturing such an EL substrate capable of improving the rate.
  • an electroluminescent substrate includes a semiconductor layer of a transistor, a lower electrode of an electroluminescent element, and an upper electrode of a capacitor portion over a gate insulating film.
  • a protective layer is provided over the semiconductor layer, the lower electrode, and the upper electrode, the protective layer having an opening that exposes the lower electrode and the upper electrode, and the semiconductor layer is an oxide. It is a semiconductor layer, and the lower electrode and the upper electrode are oxide semiconductor layer reduction electrodes formed by reducing an oxide semiconductor layer formed on the gate insulating film.
  • the electroluminescence display panel and the electroluminescence display device according to one embodiment of the present invention include the electroluminescence substrate according to one embodiment of the present invention.
  • a method for manufacturing an electroluminescent substrate includes a step of forming an oxide semiconductor layer over a gate insulating film, Patterning a pattern corresponding to the semiconductor layer, the lower electrode of the electroluminescent element, and the upper electrode of the capacitor portion; and corresponding to the lower electrode and the upper electrode on the upper layer of the oxide semiconductor layer pattern Forming a protective film having an opening for exposing a pattern of a portion; and using the protective film as a mask, the oxide semiconductor layer pattern includes a lower electrode of the electroluminescence element and an upper electrode of the capacitor section.
  • the corresponding pattern is reduced by reducing the pattern of the corresponding part and comprising the reducing electrode of the oxide semiconductor layer. It is characterized by comprising a step of forming an upper electrode of the lower electrode and the capacitor unit of the luminescent element.
  • the oxide semiconductor layer is reduced to a conductor. Moreover, the reduced oxide semiconductor layer is transparent and does not absorb visible light region wavelengths.
  • the electroluminescence substrate is a bottom emission type
  • a conventional ITO layer is not required as a transparent electrode in an electroluminescence element, and a semiconductor layer of a transistor
  • the pattern, the lower electrode of the electroluminescence element, and the upper electrode of the capacitor portion can be formed simultaneously with one photomask. For this reason, it is possible to reduce the number of photomasks by one.
  • a part of the oxide semiconductor layer is reduced to be a conductor and used as a transparent electrode, whereby the number of manufacturing steps can be reduced.
  • FIG. 2 is an equivalent circuit diagram of one pixel in the element substrate shown in (a) to (d) of FIG.
  • FIG. 4C is a cross-sectional view showing an example of the manufacturing process of the element substrate in the cross section taken along the line C1-C1 in order of the processes.
  • (A) to (d) are cross sections taken along line A1-A1 and line B1-B1 shown in (a) of FIG.
  • FIG. 4C is a cross-sectional view showing an example of the manufacturing process of the element substrate in the cross section taken along the line C1-C1 in order of the processes.
  • FIG. 4A is a cross-sectional view taken along line A1-A1 of the element substrate according to the first embodiment.
  • FIG. 4B is a diagram illustrating a case where a pixel electrode is manufactured by applying a conventional method in manufacturing the element substrate.
  • FIG. 3 is a cross-sectional view of the element substrate taken along line A1-A1.
  • FIG. 5A is a cross-sectional view taken along line B1-B1 of the element substrate according to the first embodiment, and FIG.
  • FIG. 5B is a diagram when a Cs portion is manufactured by applying a conventional method in manufacturing the element substrate.
  • FIG. 6 is a cross-sectional view of the element substrate taken along line B1-B1.
  • A) is a top view which shows schematic structure of one pixel in the element substrate concerning Embodiment 2
  • (b) is A2-A2 arrow sectional drawing of the element substrate shown to (a)
  • (C) is a cross-sectional view taken along line B2-B2 of the element substrate shown in (a)
  • (d) is a cross-sectional view taken along line C2-C2 of the element substrate shown in (a).
  • FIG. 9A to 9E show an example of a manufacturing process of an element substrate in the A2-A2 arrow cross section, the B2-B2 arrow cross section, and the C2-C2 arrow cross section shown in FIG. It is sectional drawing shown to process order.
  • (A) to (d) are cross sections taken along line A2-A2 and line B2-B2 shown in (a) of FIG. 9 after the steps shown in (a) to (e) of FIG.
  • FIG. 5 is a cross-sectional view showing an example of the manufacturing process of the element substrate in the cross-section taken along arrows C2-C2 in order of the processes.
  • FIGS. 12A to 12E show an example of a manufacturing process of the element substrate in the A3-A3 cross section, the B3-B3 cross section, and the C3-C3 cross section shown in FIG. It is sectional drawing shown to process order.
  • FIG. 4 is a cross-sectional view showing an example of the manufacturing process of the element substrate in the cross-section taken along arrows C3-C3 in the order of the processes.
  • (A) to (d) are cross sections taken along line A3-A3 and line B3-B3 shown in (a) of FIG. 12, after the steps shown in (a) to (d) of FIG.
  • FIG. 4 is a cross-sectional view showing an example of the manufacturing process of the element substrate in the cross-section taken along arrows C3-C3 in the order of the processes.
  • FIG. 10 is a cross-sectional view showing another example of the element substrate shown in FIG. 1A taken along the line A1-A1.
  • (A)-(i) is sectional drawing which shows a part of manufacturing process of the organic electroluminescent display panel of patent document 1 in order of a process.
  • an organic EL display device will be described as an example of an EL (electroluminescence) display device according to the present embodiment.
  • FIG. 2 is a cross-sectional view showing a schematic configuration of a main part of the organic EL display device 100 according to the present embodiment.
  • the organic EL display device 100 includes a pixel unit 101 and a circuit unit 102.
  • the pixel unit 101 is composed of the organic EL display panel 1.
  • the circuit unit 102 includes a circuit board provided with a drive circuit for driving the organic EL display device 100, an IC (Integrated Circuits) chip, and the like.
  • the organic EL display panel 1 includes an element substrate 10 (organic EL substrate, organic EL element substrate) provided with an organic EL element 50, a counter substrate 70, a sealing material 81, and a filler 82 as necessary. ing.
  • element substrate 10 organic EL substrate, organic EL element substrate
  • the organic EL element 50 is formed by bonding the element substrate 10 to the counter substrate 70 via the sealing material 81 in order to protect the organic EL element 50 from moisture, oxygen, or external impact. Encapsulated between the substrates.
  • the filler 82 is not essential, but is desirably filled between the pair of substrates in order to enhance the protection and maintain the gap between the substrates.
  • an electrical wiring terminal 83 is provided outside the frame-shaped sealing region by the sealing material 81 in the element substrate 10.
  • the electrical wiring terminal 83 is a connection terminal to which the connection terminal 103 of the circuit unit 102 is connected, and is formed of a wiring material such as metal.
  • the circuit unit 102 is provided with wiring such as a flexible film cable, a drive circuit such as a driver, and the like. As shown in FIG. 2, the circuit unit 102 is connected to the organic EL display panel 1 through an electrical wiring terminal 83.
  • FIG. 1A is a plan view showing a schematic configuration of one pixel in the element substrate 10 according to the present embodiment
  • FIG. 1B is a plan view of the element substrate 10 shown in FIG.
  • FIG. 1C is a cross-sectional view taken along line A1-A1
  • FIG. 1C is a cross-sectional view taken along line B1-B1 of the element substrate 10 shown in FIG. 1A
  • FIG. FIG. 2 is a cross-sectional view taken along line C1-C1 of the element substrate 10 shown in FIG.
  • FIG. 3 is an equivalent circuit diagram of one pixel in the element substrate 10 shown in FIGS.
  • pixels 2 of each color of R (red), G (green), and B (blue) are arranged in a matrix with a predetermined pattern.
  • a plurality of gate lines 61 are arranged in parallel to each other along the row direction, and along the column direction so as to be orthogonal to the gate lines 61.
  • a plurality of source lines 62 are arranged in parallel to each other.
  • a drive power supply line 63 (voltage supply line) for driving the organic EL element 50 is provided between the adjacent gate lines 61 along the gate line 61.
  • Each gate line 61 is connected to a gate driver (not shown) in the circuit unit 102, and each source line 62 is connected to a source driver (not shown) in the circuit unit 102.
  • Each drive power supply line 63 is connected to a power supply circuit (not shown) in the circuit unit 102, and a predetermined voltage is supplied from the power supply circuit.
  • Each pixel 2 includes a TFT (thin film transistor) as a switching transistor (first transistor). 20, a TFT 30 as a driving transistor (second transistor), a Cs (capacitor) unit 40, and an organic EL element 50 are provided.
  • TFT thin film transistor
  • first transistor switching transistor
  • TFT 30 driving transistor
  • Cs capacitor
  • the TFT 20 includes a gate electrode 21, a gate insulating film 14 (first insulating film, see FIGS. 1B to 1D), a semiconductor layer 22, a source electrode 23, a drain electrode 24, and the like.
  • the gate electrode 21 of the TFT 20 is connected to the gate line 61 and is one of the source electrode 23 and the drain electrode 24 (hereinafter referred to as the drain electrode 24 in the present embodiment, but is not limited thereto). ) Is connected to the source line 62.
  • the other of the source electrode 23 and the drain electrode 24 (hereinafter referred to as the source electrode 23 in the present embodiment, but not limited thereto) is connected to the lower electrode 41 of the Cs portion 40. In addition, it is electrically connected to the gate electrode 31 of the TFT 30 via the Cs portion 40.
  • the TFT 30 includes a gate electrode 31, a gate insulating film 14, a semiconductor layer 32, a source electrode 33, a drain electrode 34, and the like.
  • the gate electrode 31 of the TFT 30 is connected to the lower electrode 41 of the Cs portion 40.
  • one of the source electrode 33 and the drain electrode 34 of the TFT 30 (in this embodiment, the drain electrode 34) is connected to the drive power supply line 63.
  • the electrode (hereinafter referred to as the drain electrode 34 in the present embodiment, but not limited thereto) is formed integrally with the drive power supply line 63.
  • the other of the source electrode 33 and the drain electrode 34 (hereinafter referred to as the source electrode 33 in the present embodiment, but is not limited to this) is the upper electrode 42 (the first electrode 42) of the Cs portion 40. 2 and the pixel electrode 51 (see FIG. 1B) of the organic EL element 50.
  • the lower electrode 41 (first capacitor electrode) of the Cs portion 40 and the upper electrode 42 are disposed so as to overlap each other with the gate insulating film 14 interposed therebetween.
  • the Cs portion 40 forms a capacitor by accumulating charges between the lower electrode 41 and the upper electrode 42.
  • the capacitor is provided to hold a voltage applied to the gate electrode 31 of the TFT 30.
  • the upper electrode 42 is also used as a pixel electrode (first electrode, anode) in the light emitting region in the Cs portion 40.
  • the organic EL element 50 is a light emitting element that can emit light with high luminance by low-voltage direct current drive. As shown in FIG. 1B, the pixel electrode 51 (first electrode, lower electrode of the organic EL element, anode) ), An organic EL layer 52, and a counter electrode 53 (second electrode, upper electrode of organic EL element, cathode) are laminated in this order.
  • the organic EL layer 52 may be a single-layer type including only a light-emitting layer, or may be a multilayer type including a hole injection layer, a hole transport layer, a light-emitting layer, an electron transport layer, an electron injection layer, and the like. There may be.
  • the organic EL layer 52 from the pixel electrode 51 side for example, a hole injection layer, a hole transport layer, a light emitting layer, and an electron transport.
  • a layer, an electron injection layer, and the like are laminated in this order, and a counter electrode 53 is formed thereon.
  • the pixel electrode 51 injects (supply) holes into the organic EL layer 52, and the counter electrode 53 injects (supply) electrons into the organic EL layer 52.
  • a layer between the pixel electrode and the counter electrode is collectively referred to as an organic EL layer.
  • a single layer may have two or more functions.
  • the hole injection layer and the hole transport layer may be formed as independent layers as described above, or may be provided integrally with each other as the hole injection layer / hole transport layer.
  • the electron transport layer and the electron injection layer may be formed as layers independent from each other as described above, or may be integrally provided as an electron transport layer / electron injection layer.
  • a carrier blocking layer or the like for blocking the flow of carriers such as holes and electrons may be appropriately inserted.
  • a hole blocking layer as a carrier blocking layer between the light emitting layer and the electron transporting layer, it is possible to prevent holes from escaping to the electron transporting layer and to improve the light emission efficiency.
  • an electron blocking layer as a carrier blocking layer between the light emitting layer and the hole transport layer, it is possible to prevent electrons from escaping to the hole transport layer.
  • the configuration of the organic EL layer 52 is not limited to the above-described exemplary layer configuration, and a desired layer configuration can be adopted according to the required characteristics of the organic EL element 50.
  • the TFTs 20 and 30 are configured by bottom gate type (reverse stagger type) TFTs in which the gate electrodes 21 and 31 are provided below the semiconductor layers 22 and 32, respectively.
  • the TFTs 20 and 30 are formed simultaneously using the same material. For this reason, the TFTs 20 and 30 are formed on the insulating substrate 11 with a gate electrode (gate electrodes 21 and 31), a gate insulating film 14, a semiconductor layer (semiconductor layers 22 and 32), a source electrode (source electrodes 23 and 33), and a drain.
  • the electrodes (drain electrodes 24 and 25) are stacked in this order.
  • the gate electrode 31 is formed of a transparent conductive layer 31a and a metal layer 31b stacked on the transparent conductive layer 31a.
  • the transparent conductive layer 21a and a metal layer 21b laminated on the transparent conductive layer 21a are formed.
  • the transparent conductive layers 21a and 31a and the metal layers 21b and 31b are formed by patterning the transparent conductive layer 12 and the metal layer 13 laminated on the insulating substrate 11, respectively.
  • a lower electrode 41 made of a patterned transparent conductive layer 12 is formed on the insulating substrate 11. Is formed.
  • the gate electrodes 21 and 31 and the lower electrode 41 are covered with a gate insulating film 14 (first insulating layer).
  • the semiconductor layer 22 of the TFT 20 the semiconductor layer 32 of the TFT 30, the pixel electrode 51 of the organic EL element 50, and the Cs portion 40 upper electrodes 42 are formed.
  • the semiconductor layers 22 and 32 are semiconductor layers composed of the patterned oxide semiconductor layer 15, and the pixel electrode 51 of the organic EL element 50 and the upper electrode 42 of the Cs portion 40 are patterned oxide semiconductor layers.
  • 15 is a transparent electrode (reduction electrode of oxide semiconductor layer) made of a reduced oxide semiconductor layer 15 ′ formed by reducing 15.
  • oxide semiconductor examples include InGaZnOx.
  • the oxide semiconductor is preferably amorphous. Therefore, a (amorphous) -InGaZnOx is preferably used as the oxide semiconductor.
  • the semiconductor layer 32 in the TFT 30 and the pixel electrode 51 of the organic EL element 50 connected to the TFT 30 are reduced by partially reducing the same oxide semiconductor layer 15.
  • Two functional regions, a semiconductor region that becomes the semiconductor layer 32 of the TFT 30 and a reduction region that becomes the pixel electrode 51, are formed in one oxide semiconductor layer 15, and are formed integrally with each other.
  • the semiconductor layer 22 in the TFT 20 and the upper electrode 42 of the Cs portion 40 connected to the TFT 20 are obtained by reducing a part of the same oxide semiconductor layer 15.
  • two functional regions a semiconductor region that becomes the semiconductor layer 22 of the TFT 20 and a reduction region that becomes the upper electrode 42, are formed.
  • the TFTs 20 and 30 according to the present embodiment are top contact type transistors in which source electrodes 23 and 33 and drain electrodes 24 and 34 are provided on the gate insulating film 14 via semiconductor layers 22 and 32, respectively. .
  • one of the source electrode 33 and the drain electrode 34 of the TFT 30 connected to the organic EL element 50 is a pixel electrode 51 provided integrally with the semiconductor layer 32. It is in contact with the top edge of the.
  • one of the source electrode 23 and the drain electrode 24 of the TFT 20 (in this embodiment, the source electrode 23) is a Cs portion through an opening 14a provided in the gate insulating film 14 serving as a contact hole. 40 is in contact with the upper surface of the lower electrode 41.
  • a common protective film having openings 17a and 17b shown in FIGS. It is covered with an insulating layer 17. These openings 17a and 17b are provided so as to expose the pixel electrodes used as the lower electrodes of the light emitting section (that is, the pixel electrodes 51 of the organic EL element 50 and the upper electrodes 42 used as the pixel electrodes of the Cs section 40). It has been.
  • the protective film 17 prevents a short circuit between the upper electrode and the lower electrode sandwiching the organic EL layer, and also functions as a partition wall used as an element isolation film.
  • the organic EL layer 52 is formed in the openings 17a and 17b. Is provided.
  • a counter electrode 53 is provided as an upper electrode of the light emitting portion.
  • a constant voltage Vcom is applied to the counter electrode 53 (for example, grounded).
  • the transparent conductive layer 12 for example, ITO (indium tin oxide), IZO (indium zinc oxide), gallium-doped zinc oxide (GZO), or the like can be used.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • GZO gallium-doped zinc oxide
  • metal layers 13 and 16 for example, a single layer film or a multilayer film of a metal such as Ni (nickel), Al (aluminum), W (tungsten), TaN (tantalum nitride), Ti (titanium), or the like is used. Can do.
  • a metal such as Ni (nickel), Al (aluminum), W (tungsten), TaN (tantalum nitride), Ti (titanium), or the like is used. Can do.
  • the gate insulating film 14 and the protective film 17 for example, a SiO 2 (silicon oxide) film, SiN (silicon nitride film), or the like can be used.
  • the counter electrode 53 for example, a reflective electrode made of a metal material such as Al, Ag (silver), Mo (molybdenum), Al—Ni (nickel) alloy or the like can be used.
  • the counter electrode 53 may be a laminated film of a step covering layer and a resistance reducing layer, as shown in Patent Document 1, for example.
  • the step covering layer is preferably made of a material having high conductivity and step coverage, and for example, ITO or InZnO (zinc-doped indium oxide) can be used.
  • the resistance reducing layer may be any layer that can reflect the light emitted from the light emitting layer to the cathode side to the anode side.
  • an Al—Ni alloy or the like can be used.
  • the element substrate 10 is sealed to prevent oxygen and moisture from entering the organic EL layer 52 from the outside on the counter electrode 53 so as to cover the counter electrode 53, for example.
  • a stop film may be provided. Thereby, for example, the organic EL layer 52 can be protected from moisture entering from the contact interface with the sealing material 81.
  • Such a sealing film is known as disclosed in Patent Document 1, and the material of the sealing film is not particularly limited.
  • Si silicon
  • Al Films made of inorganic materials such as oxides (SiO 2 , Al 2 O 3 etc.) and nitrides (SiNx, SiCN), or films made of organic materials such as acrylate, polyurea, parylene, polyimide, polyamide, etc.
  • organic materials such as acrylate, polyurea, parylene, polyimide, polyamide, etc.
  • an EL display panel is formed by bonding the element substrate 10 to the counter substrate 70 that is a sealing substrate.
  • the element substrate 10 can be used as an EL display panel.
  • counter substrate 70 generally, a glass substrate or a plastic substrate having translucency is used.
  • An example of the counter substrate 70 is a transparent insulating substrate such as an alkali-free glass substrate, but an opaque material such as a metal plate may be used.
  • sealing material 81 and the filling material 82 known sealing materials and filling materials used in EL display devices can be used.
  • sealing material 81 a known sealing material used for bonding substrates such as an ultraviolet curable resin such as an epoxy resin adhesive or a thermosetting resin can be used.
  • the filler 82 for example, a resin such as an epoxy resin or a silicon resin can be used.
  • the filler 82 may or may not have adhesiveness, and may contain a desiccant.
  • FIG. 6 is a cross-sectional view showing an example of a method for manufacturing the element substrate 10 in the cross section taken along the line C1-C1 in the order of steps.
  • the TFTs 20 and 30 are formed simultaneously using the same material. Therefore, the gate electrode 21 and the gate electrode 31, the semiconductor layer 22 and the semiconductor layer 32, the source electrode 23 and the drain electrode 24, the source electrode 33, and the drain electrode 34 are simultaneously formed using the same material by the same method. It is formed.
  • a region in which the organic EL element 50 is formed is referred to as a “pixel region”
  • a region in which the Cs portion 40 is formed is referred to as a “Cs region”
  • a region in which the TFTs 20 and 30 are formed This is referred to as “transistor region”.
  • a transparent conductive layer 12 and a metal layer 13 are laminated in this order on an insulating substrate 11 such as a glass substrate.
  • a photoresist is laminated on the metal layer 13, and a halftone mask (not shown) in which a portion having different light transmittance is provided on one mask is used as a first photomask.
  • Halftone exposure is performed by changing the exposure amount in each region.
  • the transistor region and the Cs region are formed by the photoresist so that the resist pattern 201a in each transistor region is thicker than the resist pattern 201b in the Cs region.
  • resist patterns 201a and 201b having different thicknesses are formed.
  • the metal layer 13 is patterned by dry etching using the resist patterns 201a and 201b as a mask, and then transparent using the resist patterns 201a and 201b and the patterned metal layer 13 as a mask.
  • the conductive layer 12 is patterned by wet etching.
  • the patterned metal layer 13 and transparent conductive layer 12 in the transistor region are used as the gate electrodes 21 and 31 and the gate line 61.
  • a stacked electrode composed of the patterned metal layer 13 and the patterned transparent conductive layer 12 is formed as the gate electrodes 21 and 31 and the gate line 61.
  • the patterned transparent conductive layer 12 in the Cs region is used as the lower electrode 41 of the Cs portion 40 (first electrode of the Cs portion 40).
  • etching liquid used for the wet etching of a transparent conductive film As an etching liquid used for the said wet etching.
  • etching solution for example, a mixed solution of phosphoric acid, nitric acid, and acetic acid, oxalic acid, or the like can be used.
  • a commercially available general dry etching apparatus can be used for the dry etching.
  • the surfaces of the resist patterns 201a and 201b are decomposed / removed by ashing and retreated.
  • the resist pattern 201a is thinned while the resist pattern 201b is completely removed.
  • the surface of the metal layer 13 in the Cs region is exposed.
  • ashing for example, O 2 ashing processing can be used.
  • a commercially available general ashing apparatus can be used as the dry etching apparatus used for ashing.
  • the metal layer 13 on the transparent conductive layer 12 in the Cs region is completely removed by dry etching. Thereby, the surface of the transparent conductive layer 12 in the Cs region (that is, the surface of the lower electrode 41) is exposed.
  • gate insulating film 14 (Process for forming gate insulating film 14) Next, as shown in FIG. 5B, a gate insulating film 14 (first insulating layer) is laminated so as to cover the metal layer 13 and the transparent conductive layer 12.
  • a SiO 2 (silicon oxide) film and a SiN (silicon nitride film) film are continuously deposited by a CVD (chemical vapor deposition) apparatus.
  • the thickness of the SiO2 film was 50 nm
  • the thickness of the SiN film was 325 nm.
  • the opening 14a serving as a contact hole between the source electrode 23 and the lower electrode 41 of the Cs portion 40 and the terminal portion of the gate line 61 are illustrated by photolithography and dry etching. Opening not to be formed.
  • an oxide semiconductor layer 15 is deposited on the gate insulating film 14. Note that in this embodiment, an a-InGaZnOx layer is deposited as the oxide semiconductor layer 15 with a thickness of 50 nm by a sputtering apparatus.
  • a photoresist (not shown) is stacked on the oxide semiconductor layer 15, and the oxide semiconductor is subjected to photolithography and wet etching using a third photomask (not shown).
  • Layer 15 is processed into the desired pattern. Specifically, the oxide semiconductor layer 15 is patterned so as to correspond to the pixel electrode pattern of the organic EL element 50, the semiconductor pattern of the TFTs 20 and 30, and the upper electrode pattern of the Cs portion 40.
  • the pixel electrode pattern of the organic EL element 50 is formed integrally with the semiconductor pattern of the TFT 30 electrically connected to the organic EL element 50. That is, the pixel electrode pattern of the organic EL element 50 is formed as an extended portion of the semiconductor pattern of the TFT 30.
  • a metal layer 16 (source metal layer, second metal layer) is deposited on the gate insulating film 14 so as to cover the semiconductor pattern of the TFTs 20 and 30, and then a fourth photomask (not shown) is formed.
  • the metal layer 16 is processed into a desired pattern by photolithography and dry etching used. Thereby, the source electrodes 23 and 33, the drain electrodes 24 and 34, the source line 62, and the drive power supply line 63 made of the metal layer 16 are formed, and the source electrode 23 is formed below the Cs portion 40 in the opening 14a.
  • the TFT 20 connected to the electrode 41 is formed.
  • Ti titanium
  • Al aluminum
  • Ti titanium
  • Ti titanium
  • Al aluminum
  • Ti titanium
  • a SiO 2 film is deposited with a thickness of 200 nm.
  • the oxide semiconductor layer 15 (reduced oxide semiconductor layer 15 ′) reduced in the pixel region is used as the pixel electrode 51 of the organic EL element 50.
  • the pixel electrode 51 formed integrally with the semiconductor layer 32 made of the oxide semiconductor layer 15 was formed, and the TFT 30 in which the source electrode 33 was directly connected to the pixel electrode 51 was formed.
  • the oxide semiconductor layer 15 reduced oxide semiconductor layer 15 ′ reduced in the Cs region is used as the upper electrode 42 of the Cs portion 40.
  • the upper electrode 42 made of the reduced oxide semiconductor layer 15 ′ is formed simultaneously with the TFT 30, and the lower electrode 41 made of the transparent conductive layer 12 is overlapped with the upper electrode 42 through the gate insulating film 14. Cs portion 40 was formed.
  • conditions for hydrogen plasma treatment are not particularly limited as long as the oxide semiconductor layer 15 exposed from the protective film 17 is completely reduced by the openings 17a and 17b.
  • the oxide semiconductor layer 15 in the region is not reduced, the contact resistance between the metal layer and the oxide semiconductor layer 15 is large, and thus the pixel electrode 51 formed of the oxide semiconductor layer 15 that is not reduced is used. The pixel potential cannot be charged sufficiently.
  • the inventors of the present application have confirmed by experiment that the pixel potential can be sufficiently charged in the pixel electrode 51, and have confirmed that the oxide semiconductor layer 15 in the region is naturally reduced.
  • the region where the oxide semiconductor layer 15 which is not exposed is reduced is several ⁇ m or less, and the source electrode is provided on the edge of the opening 17b on the TFT 20 side and on the edge of the opening 17a on the TFT 30 side.
  • the oxide semiconductor layer 15 in the semiconductor layer formation region of the TFTs 20 and 30 is not reduced.
  • the organic EL layer 52 is formed in the openings 17a and 17b.
  • a method for forming the organic EL layer 52 an inkjet method may be used, or a mask may be used to form the organic EL layer 52 by a sputtering method, a vacuum deposition method, or the like.
  • the formation method itself of the organic EL layer 52 can apply the same method as the manufacturing method of the organic EL layer in a general organic EL display device.
  • the conductive layer 18 is laminated on the insulating substrate 11, and the conductive layer 18 is connected to the pixel electrode 51 of the organic EL element 50 via the organic EL layer 52 using a sixth photomask (not shown). Then, the counter electrode 53 is formed as shown in FIG. 1 (m) by overlapping the upper electrode 42 of the Cs portion 40 and patterning so as to cover the TFTs 20 and 30.
  • Mo mobdenum
  • Al are deposited in this order in a thickness of 100 nm as the conductive layer used for the counter electrode 53, respectively.
  • a sealing film is formed so as to cover the counter electrode 53, and the element substrate 10 obtained in this way is bonded to the counter substrate 70 through a sealing material 81.
  • the filler 82 may be applied to any substrate before the element substrate 10 and the counter electrode 53 are bonded together, and after the element substrate 10 and the counter electrode 53 are bonded together except for the injection port. The liquid may be injected from the injection port.
  • a vacuum bonding apparatus or the like is used for bonding the substrates. After bonding the pair of substrates in this manner, the sealing material 81 is cured by heat or ultraviolet rays, whereby the organic EL display panel 1 shown in FIG. 2 is manufactured.
  • each component in each substrate described above may be appropriately set to a desired thickness and size according to the application and the like, and are not particularly limited.
  • the thickness and size of these components can be set, for example, in the same manner as in the past.
  • FIG. 7A is a cross-sectional view taken along line A1-A1 of the element substrate 10 according to the present embodiment, and FIG. 7B applies a conventional method in manufacturing the element substrate 10.
  • FIG. FIG. 3 is a cross-sectional view taken along line A1-A1 of the element substrate 10 when a pixel electrode is manufactured.
  • the organic EL layer 52 and the counter electrode 53 are not shown.
  • FIG. 8A is a cross-sectional view taken along line B1-B1 of the element substrate 10 according to the present embodiment
  • FIG. 8B is a conventional method for manufacturing the element substrate 10.
  • FIG. 6 is a cross-sectional view taken along line B1-B1 of the element substrate 10 when the Cs portion 40 is manufactured by applying the above.
  • a transparent conductive film such as ITO is generally used for a pixel electrode of a light emitting unit in a bottom emission type element substrate.
  • the transparent conductive material used for the semiconductor layer 211 and the pixel electrode 212 of the TFT 30 is laminated and patterned by different materials and in different processes. For this reason, different photomasks are required for patterning the semiconductor layer 211 and patterning the pixel electrode 212. Therefore, one photomask for forming the pixel electrode 212 is necessary for forming the pixel electrode 212.
  • the oxide semiconductor layer 15 formed on the gate insulating film 14 is patterned to form the semiconductor layers 22 and 32 of the TFTs 20 and 30 and the pixel electrode 51 of the organic EL element 50. Then, a pattern corresponding to the upper electrode 42 of the Cs portion 40 is formed, and a part of the oxide semiconductor layer 15 is reduced by hydrogen plasma or the like using the protective film 17 as a mask, so that one photomask Thus, a pattern corresponding to the semiconductor layers 22 and 32 of the TFTs 20 and 30, the pixel electrode 51 of the organic EL element 50, and the upper electrode 42 of the Cs portion 40 can be formed.
  • the reduced oxide semiconductor layer 15 ′ does not absorb visible light wavelength, and can be used as a bottom emission type pixel electrode. Therefore, the reduced oxide semiconductor layer 15 ′ can be used as the pixel electrode 51 that is the lower electrode of the organic EL element 50, and also serves as the pixel electrode of the light emitting portion in the Cs portion 40, as described above. It can be used as the upper electrode 42 of the Cs portion 40.
  • the conventional ITO layer is not required for forming the pixel electrode, and the pattern of the semiconductor layer of the TFTs 20 and 30 and the pattern of the pixel electrode 51 are simultaneously formed with one photomask. Since it can be formed, one photomask can be reduced.
  • a part of the oxide semiconductor layer 15 is reduced to be a conductor and used as a transparent electrode (that is, the pixel electrode 51 and the upper electrode 42).
  • the number of processes can be reduced.
  • the Cs portion is generally formed of a gate metal and a source metal.
  • the Cs portion 40 is manufactured by applying a conventional method in the manufacture of the element substrate 10, as shown in FIG. 8B, a metal layer provided with the gate insulating film 14 interposed therebetween. 13 (first metal layer) and metal layer 16 (second metal layer) form a Cs portion 40.
  • the bottom emission type EL display panel has a disadvantage in the aperture ratio compared to the top emission type EL display panel.
  • the transparent conductive layer 12 is provided under the metal layer 13 that is the gate metal, and the gate electrodes 21 and 31 and the gate line 61 are connected to the transparent conductive layer 12 and the metal. While the laminated structure with the layer 13 is formed, the lower electrode 41 of the Cs portion 40 is formed by the transparent conductive layer 12 by a halftone process, and a part of the oxide semiconductor layer 15 is reduced, whereby the Cs portion 40 is formed.
  • the upper electrode 42 is formed.
  • the lower electrode 41 and the upper electrode 42 of the Cs portion 40 are both made of transparent electrodes, so that light is transmitted through the Cs portion 40. Therefore, according to the present embodiment, the upper electrode 42 of the Cs portion 40 can be used as the pixel electrode of the light emitting portion. Therefore, according to the present embodiment, as shown in FIG. 8A, by forming the organic EL layer 52 and the counter electrode 53 on the upper electrode 42, the light emitting portion is also formed on the Cs portion 40. Can be formed. For this reason, an aperture ratio can be improved also by bottom emission.
  • the lower electrode 41 and the upper electrode 42 of the Cs portion 40 are formed of the transparent conductive layer 12 formed simultaneously with the gate electrodes 21 and 31, and the TFTs 20 and 30.
  • the oxide semiconductor layer 15 pattern formed at the same time as the semiconductor layer pattern with a reduced transparent electrode the number of steps and the number of masks are reduced compared to the conventional method, and the aperture ratio is improved by bottom emission. Can be made.
  • a TFT using an oxide semiconductor has a higher amount of current (that is, electron mobility) in an on state than a TFT using a-Si.
  • a TFT using a-Si has an Id current (a source ⁇ in the TFT) at the time of the TFT-on (a period in which the TFT is on according to the voltage value of the on-voltage) Whereas the current amount between drains) is 1 ⁇ A, a TFT using an oxide semiconductor has an Id current of about 20 to 50 ⁇ A at the time of TFT-on.
  • a TFT using an oxide semiconductor has an electron mobility about 20 to 50 times higher in an on state than a TFT using a-Si, and has an excellent on-characteristic. .
  • a TFT using an oxide semiconductor has an off-state current (that is, a leakage current) of TFT using a-Si or TFT using LTPS (Low (Temperature Poly Silicon). Less than.
  • a TFT using a-Si has an Id current of 10 pA at the time of TFT-off (a period in which the TFT is turned off according to the voltage value of the on-voltage), whereas an oxide semiconductor The TFT using the TFT has an Id current of about 0.1 pA at the time of TFT-off.
  • the TFT using an oxide semiconductor has a leakage current in an off state of about 1/100 of that of a TFT using a-Si, and no leakage current is generated. It turns out that it is excellent.
  • the organic EL display panel 1 according to the present embodiment employs TFTs 20 and 30 using an oxide semiconductor for each pixel 2, and the TFTs 20 and 30 have excellent on characteristics as described above. Therefore, the size of the TFTs 20 and 30 in each pixel 2 can be reduced.
  • FIG. 9A is a plan view showing a schematic configuration of one pixel in the element substrate 10 according to the present embodiment
  • FIG. 9B is a diagram of the element substrate 10 shown in FIG. 9 is a cross-sectional view taken along line A2-A2
  • FIG. 9C is a cross-sectional view taken along line B2-B2 of the element substrate 10 shown in FIG. 9A
  • FIG. 10 is a cross-sectional view taken along line C2-C2 of the element substrate 10 shown in FIG.
  • FIG. 9 (a) as in FIG. 1 (a), for convenience of illustration, some components are omitted.
  • the organic EL display device 100 and the organic EL display panel 1 according to the present embodiment include the gate electrodes 21 and 31 of the TFTs 20 and 30 and the Cs portion in the element substrate 10.
  • the lower electrode 41 is made of the metal layer 13 (gate metal)
  • the organic EL layer 52 and the counter electrode 53 are not provided on the Cs portion 40.
  • FIG. 11 is cross sections taken along line A2-A2 shown in FIG. It is sectional drawing which shows an example of the manufacturing method of the element substrate 10 in a C2 arrow cross section in order of a process.
  • the cross section taken along line A2-A2 shown in FIG. 9 (a), the cross section taken along line B2-B2, and the cross section taken along arrow C2-C2 are respectively taken along line A1-A1 shown in FIG. This corresponds to a cross section taken along the line B1-B1 and a cross section taken along the line C1-C1.
  • a metal layer 13 (gate metal layer, first metal layer) is laminated in a solid shape on an insulating substrate 11 such as a glass substrate.
  • a photoresist (not shown) is laminated on the metal layer 13, and the metal layer 13 is patterned (patterned) by a photolithography method and a dry etching method using a first photomask (not shown). As shown in (b), an electrode pattern made of the metal layer 13 is formed.
  • a dry etching apparatus similar to the dry etching apparatus used for patterning the metal layer 13 in the first embodiment can be used.
  • the patterned metal layer 13 in the pixel region is used as the gate electrodes 21 and 31 and the gate line 61 as in the first embodiment.
  • the patterned metal layer 13 in the Cs region is used as the lower electrode 41 of the Cs portion 40 (first electrode of the Cs portion 40).
  • the steps shown in FIGS. 10C to 10E and FIGS. 11A to 11D have a single-layer structure in which the gate electrodes 21 and 31 and the gate line 61 are the metal layer 13, and the Cs portion Steps shown in FIGS. 5B to 5D and FIGS. 6A to 6D in Embodiment 1 except that the 40 lower electrodes 41 are formed of the patterned metal layer 13. Is the same. Therefore, the description thereof is omitted here.
  • the oxide semiconductor layer 15 formed on the gate insulating film 14 is patterned to form the semiconductor layers 22 and 32 of the TFTs 20 and 30 and the pixel electrode of the organic EL element 50 as in the first embodiment. 51 and a pattern corresponding to the upper electrode 42 of the Cs portion 40 are formed, and a part of the oxide semiconductor layer 15 is reduced by hydrogen plasma or the like using the protective film 17 as a mask. With the mask, patterns corresponding to the semiconductor layers 22 and 32 of the TFTs 20 and 30, the pixel electrode 51 of the organic EL element 50, and the upper electrode 42 of the Cs portion 40 can be formed.
  • the conventional ITO layer is not required for the formation of the pixel electrode, and the pattern of the semiconductor layer of the TFTs 20 and 30 and the pattern of the pixel electrode 51 are simultaneously formed with one photomask. Therefore, one photomask can be reduced.
  • a part of the oxide semiconductor layer 15 is reduced to be a conductor and used as a transparent electrode (that is, the pixel electrode 51 and the upper electrode 42).
  • the number of processes can be reduced.
  • the manufacturing process of the element substrate 10 by not using the halftone process, the manufacturing process of the element substrate 10, and thus the organic EL display panel 1 and the organic EL display device 100 is simplified as compared with the first embodiment. can do.
  • FIG. 12A is a plan view showing a schematic configuration of one pixel in the element substrate 10 according to the present embodiment
  • FIG. 12B is a diagram of the element substrate 10 shown in FIG.
  • FIG. 12C is a cross-sectional view taken along line A3-A3
  • FIG. 12C is a cross-sectional view taken along line B3-B3 of the element substrate 10 shown in FIG. 12A
  • FIG. FIG. 13 is a cross sectional view taken along line C3-C3 of the element substrate 10 shown in FIG.
  • FIG. 12 (a) as in FIG. 1 (a), for convenience of illustration, some components are not shown.
  • the TFTs 20 and 30 each have a top contact structure in which the source electrodes 23 and 33 and the drain electrodes 24 and 34 are provided on the gate insulating film 14 via the semiconductor layers 22 and 32, respectively.
  • the case has been described as an example.
  • the TFTs 20 and 30 are formed on the gate insulating film 14 as shown in FIGS. It has a bottom contact structure in which the semiconductor layers 22 and 32 are provided so as to cover the source electrodes 23 and 33 and the drain electrodes 24 and 34, whereby the pixel electrode 51 of the organic EL element 50 is arranged on the side surface of the source electrode 33 of the TFT 30. Is the same as the organic EL display device 100 and the organic EL display panel 1 according to Embodiment 1.
  • FIG. 13 are cross sections taken along line A3-A3, line B3-B3, and line C3- It is sectional drawing which shows an example of the manufacturing method of the element substrate 10 in a C3 arrow cross section in order of a process.
  • the A3-A3 arrow cross section, the B3-B3 arrow cross section, and the C3-C3 arrow cross section shown in FIG. 12A are respectively the A1-A1 arrow arrows shown in FIG. This corresponds to a cross section taken along the line B1-B1 and a cross section taken along the line C1-C1.
  • FIGS. 13A to 13E and FIGS. 14A and 14B are the same as those shown in FIGS. 4A to 4E and FIG. This is the same as the step shown in (b). Therefore, the description thereof is omitted here.
  • a metal layer is formed on the gate insulating film 14 so as to cover the gate electrodes 21 and 31 of the TFTs 20 and 30.
  • the metal layer 16 is processed into a desired pattern as shown in FIG. 14C by photolithography and dry etching using a third photomask (not shown). Thereby, the source electrodes 23 and 33, the drain electrodes 24 and 34, the source line 62, and the drive power supply line 63 made of the metal layer 16 are formed, and the source electrode 23 and the lower electrode 41 of the Cs portion 40 are opened. It connects by the part 14a.
  • Ti, Al, and Ti are deposited as the source metal layer in this order in the thicknesses of 50 nm, 200 nm, and 100 nm by the sputtering apparatus as in the first embodiment.
  • Source electrodes 23 and 33, drain electrodes 24 and 34, source lines 62, and drive power supply lines 63 having a three-layer structure of Al / Ti were formed.
  • an oxide semiconductor layer 15 is deposited on the gate insulating film 14 so as to cover the metal layer 16. Note that also in this embodiment, as the oxide semiconductor layer 15, an a-InGaZnOx layer was deposited to a thickness of 50 nm by a sputtering apparatus as in Embodiment 1.
  • a photoresist (not shown) is stacked on the oxide semiconductor layer 15, and the oxide semiconductor is subjected to photolithography and wet etching using a fourth photomask (not shown).
  • Layer 15 is processed into the desired pattern. Specifically, the oxide semiconductor layer 15 is patterned so as to correspond to the pixel electrode pattern of the organic EL element 50, the semiconductor pattern of the TFTs 20 and 30, and the upper electrode pattern of the Cs portion 40. Thereby, the TFT 20 in which the oxide semiconductor layer 15 is provided on the gate insulating film 14 so as to cover the source electrode 23 and the drain electrode 24 is formed.
  • the pixel electrode pattern of the organic EL element 50 is formed as an extended portion of the semiconductor pattern of the TFT 30.
  • a SiO 2 film having a thickness of 200 nm is deposited as the protective film 17 as in the first embodiment.
  • the pixel electrode 51 formed integrally with the semiconductor layer 32 made of the oxide semiconductor layer 15 is formed, and for example, the TFT 30 in which the source electrode 33 is directly connected to the pixel electrode 51 is formed. did.
  • the upper electrode 42 made of the reduced oxide semiconductor layer 15 ′ is formed, and the lower electrode 41 made of the transparent conductive layer 12 is overlapped with the upper electrode 42 through the gate insulating film 14. Formed.
  • the TFTs 20 and 30 have a bottom contact structure in which the oxide semiconductor layer 15 is provided on the gate insulating film 14 so as to cover the source electrodes 23 and 33 and the drain electrodes 24 and 34, and the organic EL
  • the organic EL display panel 1 in which the pixel electrode 51 of the element 50 is provided in contact with the side surface of the source electrode 33 is produced.
  • the pattern of the semiconductor layers of the TFTs 20 and 30 and the pixel electrodes 51 are also provided in this embodiment.
  • the pattern can be simultaneously formed with one photomask, and part of the oxide semiconductor layer 15 is reduced to be a conductor and used as a transparent electrode, so that the same effect as that of Embodiment 1 can be obtained. It goes without saying that you can get it.
  • FIG. 16A is a cross-sectional view taken along the line A3-A3 of the element substrate 10 according to the present embodiment
  • FIG. 16B is A1-A1 of the element substrate 10 according to the first embodiment.
  • FIG. In the following, description will be made with reference to the A3-A3 arrow sectional view and the A1-A1 arrow sectional view of the element substrate 10 shown in FIGS. 16 (a) and 16 (b). It goes without saying that this can also be said in the cross-sectional view taken along line C3-C3 and the line C1-C1 of the substrate 10.
  • the TFTs 20 and 30 When the TFTs 20 and 30 have a top contact structure as shown in the first embodiment, they are under the metal layer 16 (source metal) during reduction as shown by a two-dot chain line in FIG. The region may be behind the metal layer 16 and not fully reduced. If the reduction is not sufficiently performed, there is a possibility that the pixel electrode 51 does not sufficiently contact the metal layer 16. Similarly, in the cross section taken along line C1-C1, there is a possibility that the upper electrode 42 of the Cs portion 40 does not contact the metal layer 16 sufficiently.
  • the pixel electrode 51 of the organic EL element 50 is formed as a source electrode as shown in FIG.
  • the reduced region of these oxide semiconductor layers 15 that is, the reduced oxide semiconductor layer 15 ′
  • the source electrode 33 By contacting the side surface of 33, the reduced region of these oxide semiconductor layers 15 (that is, the reduced oxide semiconductor layer 15 ′) can be brought into sufficient and reliable contact with the source electrode 33.
  • the pixel electrode pattern of the organic EL element 50 is not necessarily formed integrally with the semiconductor pattern of the TFT 30.
  • FIG. 17 is a cross-sectional view showing another example of the element substrate 10 shown in FIG.
  • FIG. 17 shows an example in which the pixel electrode pattern of the organic EL element 50 is formed apart from the semiconductor pattern of the TFT 30.
  • either one of the source electrode 33 and the drain electrode 34 (for example, the same effect as that of the first embodiment can be obtained by forming the pattern so that the source electrode 34) is in contact with the upper end of the pixel electrode pattern of the organic EL element 50.
  • Embodiments 1 to 3 the case where hydrogen plasma treatment is used for reduction of the oxide semiconductor layer 15 has been described as an example.
  • the reduction method of the oxide semiconductor layer 15 is not limited thereto. Absent.
  • a method of doping the oxide semiconductor layer 15 with hydrogen ions or boron ions can be used.
  • the organic EL element and the inorganic EL element differ only in material, and the element substrate 10 is an inorganic EL substrate (inorganic EL element substrate) provided with an inorganic EL element instead of the organic EL element 50. Needless to say, you can. That is, the EL substrate, EL display panel, and EL display device according to the first to third embodiments may be an inorganic EL substrate, an inorganic EL display panel, or an inorganic EL display device.
  • an electroluminescence substrate includes a semiconductor layer of a transistor, a lower electrode of an electroluminescence element, and an upper electrode of a capacitor portion provided over a gate insulating film.
  • a protective layer is provided above the lower electrode and the upper electrode, the protective layer has an opening exposing the lower electrode and the upper electrode, and the semiconductor layer is an oxide semiconductor layer
  • the lower electrode and the upper electrode are configured to be oxide semiconductor layer reduction electrodes formed by reducing the oxide semiconductor layer formed on the gate insulating film.
  • the electroluminescence substrate includes a transistor having a semiconductor layer provided on a gate electrode formed on a semiconductor substrate via a gate insulating film, and a lower portion provided on the gate insulating film.
  • An electroluminescence element in which a second electrode as an upper electrode is provided on a first electrode as an electrode via a light emitting layer, and an upper portion on the first capacitor electrode as a lower electrode via the gate insulating film.
  • a capacitor portion provided with a second capacitor electrode, which is an electrode, and a protective layer is provided on the semiconductor layer, the first electrode, and the second capacitor electrode.
  • An opening for exposing the first electrode and the second capacitor electrode; the semiconductor layer is an oxide semiconductor layer; and the first electrode and the second capacitor electrode are the gate insulating film.
  • the semiconductor layer of the transistor, the lower electrode of the electroluminescence element, and the upper electrode of the capacitor part are all provided on the gate insulating film and are all made of an oxide semiconductor layer. Therefore, by patterning the oxide semiconductor layer, it is possible to simultaneously pattern using a single photomask, and using the protective film as a mask, the lower electrode of the electroluminescent element and the capacitor portion By reducing the pattern of the portion corresponding to the upper electrode, it is possible to form the lower electrode of the electroluminescence element and the upper electrode of the capacitor portion, which are made of the reducing electrode of the oxide semiconductor layer.
  • the oxide semiconductor layer is reduced to a conductor. Moreover, since the reduced oxide semiconductor layer is transparent and does not absorb visible light region wavelengths, the lower electrode of the electroluminescent element thus obtained can be used as an electrode of a light emitting part for bottom emission. Is possible.
  • the conventional ITO layer is not required as a transparent electrode in the electroluminescence element, and the pattern of the semiconductor layer of the transistor And the lower electrode of the electroluminescence element and the upper electrode of the capacitor portion can be formed simultaneously with one photomask, so that one photomask can be reduced as compared with the prior art.
  • a part of the oxide semiconductor layer is reduced to be a conductor and used as a transparent electrode, whereby the number of manufacturing steps can be reduced.
  • a method for manufacturing an electroluminescent substrate includes a step of forming an oxide semiconductor layer over a gate insulating film, the oxide semiconductor layer, a semiconductor layer of a transistor, and a lower portion of an electroluminescent element. Patterning a pattern corresponding to the electrode and the upper electrode of the capacitor portion; and an opening for exposing the pattern of the lower electrode and the portion corresponding to the upper electrode to the upper layer of the pattern of the oxide semiconductor layer A step of forming a protective film, and using the protective film as a mask, the pattern of the oxide semiconductor layer of the pattern corresponding to the lower electrode of the electroluminescence element and the upper electrode of the capacitor portion is reduced.
  • a lower portion of the electroluminescence element comprising a reduction electrode of the oxide semiconductor layer It is a method and a step of forming an upper electrode of the electrode and the capacitor unit.
  • the electroluminescent substrate capable of reducing the number of manufacturing steps and the number of masks compared to the conventional method and the manufacturing method thereofcan be provided.
  • the gate electrode of the transistor includes a transparent conductive layer and a metal layer, and the transparent conductive layer of the gate electrode and the lower electrode of the capacitor portion are formed of the same material on the same plane. It is preferable.
  • the gate electrode of the transistor and the lower electrode of the capacitor unit can be simultaneously patterned using the same mask.
  • the lower electrode and the upper electrode of the capacitor unit are both made of transparent electrodes, so that light is transmitted through the capacitor unit.
  • the upper electrode of the said capacitor part can be used as a pixel electrode of a light emission part. Therefore, the light emitting part can be formed on the capacitor part by forming the light emitting layer and the electrode facing the upper electrode of the capacitor part via the light emitting layer on the upper electrode of the capacitor part. it can. For this reason, according to said structure, an aperture ratio can be improved also by bottom emission, reducing both the number of processes and the number of masks conventionally.
  • the method for manufacturing the electroluminescent substrate includes a step of laminating a transparent conductive layer and a metal layer in this order on the substrate before the step of forming the oxide semiconductor layer on the gate insulating film. Then, a photoresist is formed on the metal layer, half-tone exposure is performed, and the transistor gate electrode formation region and the capacitor portion lower electrode formation region are arranged in the transistor portion lower electrode formation region than the capacitor portion lower electrode formation region. After forming a photoresist pattern having a larger thickness in the gate electrode formation region, ashing and etching are performed to form a gate electrode composed of the transparent conductive layer and the metal electrode layer, and the transparent conductive layer. A step of forming a lower electrode of the capacitor portion, and on the substrate, under the gate electrode and the capacitor portion. It is preferable that a step of forming a gate insulating film so as to cover the electrodes.
  • the gate electrode of the transistor and the lower electrode of the capacitor portion can be simultaneously patterned using the same mask.
  • the electroluminescence substrate is preferably provided with an electrode made of the same material as the upper electrode of the electroluminescence element on the upper electrode of the capacitor portion via a light emitting layer.
  • the method for manufacturing the electroluminescent substrate includes a step of forming a light emitting layer on the lower electrode of the electroluminescent element and the upper electrode of the capacitor unit, and laminating a transparent conductive film on the light emitting layer.
  • a transparent conductive film By patterning the transparent conductive film, an electrode pattern facing the lower electrode of the electroluminescent element is formed through the light emitting layer as the upper electrode of the electroluminescent element, and the electrode pattern is formed through the light emitting layer. It is preferable to further include a step of forming an electrode pattern facing the upper electrode of the capacitor unit.
  • a light emitting part can be formed on the capacitor part simultaneously using the same material as the electroluminescent element, so that the number of steps and the number of masks can be reduced as compared with the prior art, and the aperture ratio can be reduced by bottom emission. Can be improved.
  • the electroluminescence substrate may be formed of a metal layer in which the gate electrode of the transistor and the lower electrode of the capacitor portion are formed of the same material on the same plane.
  • the method for manufacturing the electroluminescent substrate includes a step of forming a metal layer on the substrate before the step of forming the oxide semiconductor layer on the gate insulating film, and the step of forming the metal layer on the gate electrode of the transistor. And patterning the pattern corresponding to the lower electrode of the capacitor portion, and forming a gate insulating film on the substrate so as to cover the gate electrode and the lower electrode of the capacitor portion. Good.
  • the bottom emission type is used.
  • the manufacturing process of the electroluminescent substrate can be further simplified.
  • the lower electrode of the electroluminescence element is preferably formed integrally with a semiconductor layer of a transistor connected to the electroluminescence element.
  • the transistor has a top contact structure in which a source electrode and a drain electrode are provided on the semiconductor layer, and the electroluminescence element is formed on an upper surface end of the lower electrode of the electroluminescence element.
  • One of the source electrode and the drain electrode of the transistor connected to is preferably in contact.
  • the pattern corresponding to the lower electrode of the electroluminescent element is formed on the semiconductor layer of the transistor connected to the electroluminescent element. And forming one of the source electrode and the drain electrode of the transistor connected to the electroluminescence element before the step of forming the protective film, and integrally forming with the corresponding pattern. It is preferable that a step of forming the pattern so as to cover an end portion of the pattern corresponding to the lower electrode of the electroluminescence element is provided.
  • the pattern corresponding to the lower electrode of the electroluminescent element exposed from the protective film is reduced without any special design, and the upper surface end of the lower electrode of the electroluminescent element is connected to the electroluminescent element.
  • a structure in which one of the source electrode and the drain electrode of the transistor to be in contact with each other can be obtained.
  • the electrical connection between the lower electrode of the electroluminescent element and the source and drain electrodes provided in contact with the semiconductor layer of the transistor connected to the electroluminescent element is easy. Can be secured.
  • the source electrode and the drain electrode are formed on the pattern corresponding to the semiconductor layer of the transistor among the patterns of the oxide semiconductor layer.
  • a step of patterning may be provided so that one of the source electrode and the drain electrode is in contact with the upper end of the pattern corresponding to the lower electrode of the electroluminescence element.
  • the electroluminescence substrate has a bottom contact structure in which the transistor is provided on the gate insulating film so as to cover the source electrode and the drain electrode, and the lower electrode of the electroluminescence element is formed on the gate electrode. It is preferable that one of the source electrode and the drain electrode of the transistor connected to the electroluminescent element is in contact with the side surface of the electrode.
  • the method for manufacturing an electroluminescent substrate includes a step of patterning a source electrode and a drain electrode on the gate insulating film before the step of forming an oxide semiconductor layer on the gate insulating film.
  • the oxide semiconductor layer is formed on the gate insulating film so as to cover the source electrode and the drain electrode, and the oxide semiconductor layer is patterned.
  • the pattern corresponding to the lower electrode of the electroluminescent element is formed integrally with the pattern corresponding to the semiconductor layer of the transistor connected to the electroluminescent element, and in the step of forming the protective film, The part corresponding to the lower electrode of the electroluminescent element in the protective film The protective film is formed so that the end of the opening exposing the pattern is located on the end of the source electrode and the drain electrode that are electrically connected to the lower electrode of the electroluminescent element. It is preferable.
  • the reduced region of the oxide semiconductor layer (that is, the reduced oxide semiconductor layer) can be brought into sufficient and reliable contact with the source electrode or the drain electrode.
  • the electroluminescence display panel and the electroluminescence display device include the electroluminescence substrate according to one embodiment of the present invention, and thus have a bottom emission type as described above. Even in this case, the number of manufacturing steps and the number of masks can be reduced as compared with the conventional case.
  • the present invention relates to an electroluminescence substrate, an electroluminescence display panel, and an electroluminescence display device including an organic or inorganic electroluminescence element, a capacitor section, and a transistor electrically connected to each of the electroluminescence element and the capacitor section. And can be used in the manufacturing method thereof.
  • Organic EL display panel (electroluminescence display panel) 2 pixels 10 element substrate (electroluminescence substrate) DESCRIPTION OF SYMBOLS 11 Insulating substrate 12 Transparent conductive layer 13 Metal layer 14 Gate insulating film 15 Oxide semiconductor layer 15 'Reduced oxide semiconductor layer 16 Metal layer 17 Protective film 17a / 17b Opening 18 Conductive layer 20/30 TFT 21/31 Gate electrode 21a / 31a Transparent conductive layer 21b / 31b Metal layer 22/32 Semiconductor layer 23/33 Source electrode 24/34 Drain electrode 40 Cs part (capacitor part) 41 Lower electrode 42 Upper electrode 50 Organic EL element (electroluminescence element) 51 Pixel electrode (lower electrode of electroluminescence element) 52 Organic EL layer (light emitting layer) 53 Counter electrode (upper electrode and electrode of electroluminescence element) 61 Gate Line 62 Source Line 63 Drive Power Supply Line 70 Counter Substrate 81 Sealing Material 82 Filling Material 83 Electric Wiring Terminal 100 Organic EL Display Device (Electrolum

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Abstract

　ＥＬ基板はゲート絶縁膜（１４）上にＴＦＴ（２０，３０）の半導体層（２２，３２）と画素電極（５１）とＣｓ部（４０）の上部電極（４２）とを備え、半導体層（２２，３２）は画素電極（５１）と上部電極（４２）とを露出させる開口部（１７ａ，１７ｂ）を有する保護膜（１７）で覆われ、半導体層（２２，３２）は酸化物半導体層（１５）であり、画素電極（５１）と上部電極（４２）とは酸化物半導体層（１５）の還元電極である。

Description

エレクトロルミネッセンス基板およびその製造方法、エレクトロルミネッセンス表示パネル、エレクトロルミネッセンス表示装置
　本発明は、エレクトロルミネッセンス素子およびキャパシタ部並びにこれらエレクトロルミネッセンス素子およびキャパシタ部にそれぞれ電気的に接続されたトランジスタを備えたエレクトロルミネッセンス基板およびその製造方法、並びに、上記エレクトロルミネッセンス基板を備えたエレクトロルミネッセンス表示パネルおよびエレクトロルミネッセンス表示装置に関するものである。
　近年、様々な商品や分野でフラットディスプレイが活用されている。そのようなフラットディスプレイに用いられる貼合基板の１つとして、例えば、ＥＬ（エレクトロルミネッセンス）表示パネルが知られている。
　ＥＬ（有機ＥＬ、無機ＥＬ）表示パネルに用いられるＥＬ基板は、ＴＦＴ（薄膜トランジスタ）等のトランジタが設けられた基板に、該トランジスタに電気的に接続されたＥＬ素子（有機ＥＬ素子または無機ＥＬ素子）が設けられた構成を有している。
　ＥＬ基板には、各画素に各種の信号を出力するために、複数のゲート線および複数のソース線、並びに、複数の駆動電源線が設けられており、これらゲート線、ソース線、駆動電源線で囲まれた各画素には、スイッチングトランジスタと、駆動トランジスタと、Ｃｓ（キャパシタ）部と、ＥＬ素子とが設けられている。
　これらスイッチングトランジスタ、駆動トランジスタ、Ｃｓ部、ＥＬ素子は、それぞれ多層構造を有し、各層を形成するには、それぞれ、フォトマスクを用いたフォトリソグラフィ工程を行う必要がある。
　なお、以下では、ＥＬ基板の製造方法として、有機ＥＬ基板の製造方法を例に挙げて説明する。
　図１８の（ａ）～（ｉ）は、特許文献１に記載の有機ＥＬ表示パネルの製造工程の一部を、工程順に示す断面図である。
　特許文献１では、まず、図１８の（ａ）に示すように、絶縁基板３０１上に、ベタ状のゲートメタル３０２を成膜する。
　その後、第１のフォトマスクを用いてゲートメタル３０２をパターン化することで、図１８の（ｂ）に示すように、ゲートメタル３０２からなるゲート電極３０２Ｇ、信号線３０２Ｌ、および図示しないＣｓ（キャパシタ）部の下部電極を形成する。続いて、上記絶縁基板３０１上に、ゲート電極３０２Ｇおよび信号線３０２Ｌを覆うように、ゲート絶縁膜３０３、アモルファスシリコンまたはポリシリコンからなる半導体層３０４、窒化シリコンまたは酸化シリコンからなる絶縁層３０５を、ベタ状に形成する。
　次に、図１８の（ｃ）に示すように、第２のフォトマスクを用いて絶縁層３０５をパターン化することでチャネル保護膜３０５ａを形成する。
　その後、図１８の（ｄ）に示すように、上記半導体層３０４上に、チャネル保護膜３０５ａを覆うようにｎ＋シリコン層３０６をベタ状に形成する。続いて、第３のフォトマスクを用いて、コンタクトホール形成位置におけるゲート絶縁膜３０３、半導体層３０４、およびｎ＋シリコン層３０６に、ゲートメタル３０２が露出するように孔を形成する。
　その後、図１８の（ｅ）に示すように、ソースメタル３０７をベタ状に形成する。このとき、ゲート絶縁膜３０３、半導体層３０４、およびｎ＋シリコン層３０６に形成された孔でゲートメタル３０２とソースメタル３０７とが接合され、図示しないコンタクトホールが形成される。
　次に、図１８の（ｆ）に示すように、第４のフォトマスクを用いてソースメタル３０７をパターン化することで、図示しないＣｓ部の上部電極、ソース電極３０７Ｓおよびドレイン電極３０７Ｄ、および図示しない走査線および駆動電源線を形成する。
また、このとき、第４のフォトマスクを用いて半導体層３０４およびｎ＋シリコン層３０６をパターン化することで、半導体層３０４からなる半導体膜３０４ａおよびｎ＋シリコン層３０６からなる不純物半導体膜３０６ａ・３０６ｂを形成する。
　次に、図１８の（ｇ）に示すように、気相成長法によって導電性膜を成膜し、第５のフォトマスクを用いてパターニングすることで画素電極３０８を形成する。
　次に、図１８の（ｈ）に示すように、上記ソース電極３０７Ｓ、ドレイン電極３０７Ｄ、図示しないＣｓ部の上部電極および走査線並びに駆動電源線、および画素電極３０８を覆う保護膜３０９をベタ状に形成した後、第６のフォトマスクを用いて、該保護膜３０９に、画素電極３０８を露出させる開口部３０９ａを形成する。
　特許文献１では、この後、図１８の（ｉ）に示すように、上記保護膜３０９および画素電極３０８の上部にポリイミド等の樹脂をベタ状に塗布した後、第７のフォトマスクを用いて網目状の絶縁膜３１０を形成することで、保護膜３０９と上記網目状の絶縁膜３１０とからなる隔壁３１１を形成した後、上記画素電極３０８上に、図示しない有機ＥＬ層を形成し、その上に、図示しない対向電極を形成する。さらに、該対向電極上に、エポキシ樹脂、アクリル樹脂等の熱硬化性樹脂、熱可塑性樹脂、または光硬化性樹脂等を塗布し、硬化させて封止層を形成する。
　このように、特許文献１では、保護膜３０９に開口部３０９ａを形成するまでに６枚のフォトマスクを使用している。
日本国公開特許公報「特開２０１０－２８２８０７号公報（２０１０年１２月１６日公開）」
　特許文献１のように、従来、ＥＬ表示パネルに使用されるＥＬ基板を製造するためには、多数のフォトマスクを必要としている。
　特に、特許文献１のような一般的なボトムエミッション型のＥＬ基板の製造方法では、バックプレーンとして、ＴＦＴ基板からなるＴＦＴバックプレーンを作製するとともに、該ＴＦＴバックプレーン上に、画素電極、発光層、対向電極としての反射電極層等を形成する必要があり、工程数が多い。
　このため、従来の方法は、多数のフォトマスクが必要であり、工程数が多いことから、ＥＬ基板、さらには、ＥＬ表示パネルやＥＬ表示装置を安価に製造することができず、また、工程数が多いことから、歩留りが低いという問題点を有している。
　また、従来のＥＬ基板は、Ｃｓ部により大きく開口することができないという問題点も有している。
　本発明は、上記問題点に鑑みなされたものであり、その目的は、ボトムエミッション型とした場合であっても、従来よりも製造にかかる工程数およびマスク枚数を削減することができるＥＬ基板、ＥＬ表示パネル、ＥＬ表示装置、並びに、そのようなＥＬ基板の製造方法を提供することにある。
　また、本発明のさらなる目的は、ボトムエミッション型とした場合であっても、従来よりも製造にかかる工程数およびマスク枚数を削減することができるとともに、十分な電荷を保持したまま従来よりも開口率を向上させることができるＥＬ基板、ＥＬ表示パネル、ＥＬ表示装置、並びに、そのようなＥＬ基板の製造方法を提供することにある。
　本発明の一態様にかかるエレクトロルミネッセンス基板は、上記の課題を解決するために、ゲート絶縁膜上に、トランジスタの半導体層と、エレクトロルミネッセンス素子の下部電極と、キャパシタ部の上部電極とが設けられ、上記半導体層、上記下部電極、および上記上部電極の上層に保護層が設けられ、上記保護層は、上記下部電極と上記上部電極とを露出する開口部を有し、上記半導体層が酸化物半導体層であり、上記下部電極と上記上部電極とが、上記ゲート絶縁膜上に形成された酸化物半導体層を還元してなる、酸化物半導体層の還元電極であることを特徴としている。
　また、本発明の一態様にかかるエレクトロルミネッセンス表示パネル並びにエレクトロルミネッセンス表示装置は、本発明の一態様にかかるエレクトロルミネッセンス基板を備えていることを特徴としている。
　また、本発明の一態様にかかるエレクトロルミネッセンス基板の製造方法は、上記の課題を解決するために、ゲート絶縁膜上に酸化物半導体層を形成する工程と、上記酸化物半導体層を、トランジスタの半導体層と、エレクトロルミネッセンス素子の下部電極と、キャパシタ部の上部電極とに対応したパターンにパターン化する工程と、上記酸化物半導体層のパターンの上層に、上記下部電極および上記上部電極に対応する部分のパターンを露出させる開口部を有する保護膜を形成する工程と、上記保護膜をマスクとして、上記酸化物半導体層のパターンのうち、上記エレクトロルミネッセンス素子の下部電極および上記キャパシタ部の上部電極に対応する部分のパターンを還元して、上記酸化物半導体層の還元電極からなる上記エレクトロルミネッセンス素子の下部電極とキャパシタ部の上部電極とを形成する工程とを備えていることを特徴としている。
　酸化物半導体層は還元することで導体化される。また、還元された酸化物半導体層は、透明であり、可視光領域波長を吸収しない。
　このため、本発明の一態様によれば、上記エレクトロルミネッセンス基板をボトムエミッション型とした場合であっても、エレクトロルミネッセンス素子における透明電極として従来のようなＩＴＯ層を必要とせず、トランジスタの半導体層のパターンとエレクトロルミネッセンス素子の下部電極とキャパシタ部の上部電極とを１枚のフォトマスクで同時に形成することができる。このため、従来よりもフォトマスクを１枚削減することができる。
　また、本発明の一態様によれば、上記したように酸化物半導体層の一部を還元して導体化させて透明電極として用いることで、製造にかかる工程数を削減することができる。
（ａ）は、実施の形態１にかかる素子基板における一画素の概略構成を示す平面図であり、（ｂ）は、（ａ）に示す素子基板のＡ１－Ａ１線矢視断面図であり、（ｃ）は、（ａ）に示す素子基板のＢ１－Ｂ１線矢視断面図であり、（ｄ）は、（ａ）に示す素子基板のＣ１－Ｃ１線矢視断面図である。 実施の一態様にかかる有機ＥＬ表示装置の要部の概略構成を示す断面図である。 図１の（ａ）～（ｄ）に示す素子基板における一画素の等価回路図である。 （ａ）～（ｅ）は、図１の（ａ）に示すＡ１－Ａ１線矢視断面、Ｂ１－Ｂ１線矢視断面、およびＣ１－Ｃ１矢視断面における素子基板の製造工程の一例を、工程順に示す断面図である。 （ａ）～（ｄ）は、図４の（ａ）～（ｅ）に示す工程の後の、図１の（ａ）に示すＡ１－Ａ１線矢視断面、Ｂ１－Ｂ１線矢視断面、およびＣ１－Ｃ１矢視断面における素子基板の製造工程の一例を、工程順に示す断面図である。 （ａ）～（ｄ）は、図５の（ａ）～（ｄ）に示す工程の後の、図１の（ａ）に示すＡ１－Ａ１線矢視断面、Ｂ１－Ｂ１線矢視断面、およびＣ１－Ｃ１矢視断面における素子基板の製造工程の一例を、工程順に示す断面図である。 （ａ）は、実施の形態１にかかる素子基板のＡ１－Ａ１線矢視断面図であり、（ｂ）は、上記素子基板の製造において、従来の方法を適用して画素電極を作製したときの素子基板のＡ１－Ａ１線矢視断面図である。 （ａ）は、実施の形態１にかかる素子基板のＢ１－Ｂ１線矢視断面図であり、（ｂ）は、上記素子基板の製造において、従来の方法を適用してＣｓ部を作製したときの素子基板のＢ１－Ｂ１線矢視断面図である。 （ａ）は、実施の形態２にかかる素子基板における一画素の概略構成を示す平面図であり、（ｂ）は、（ａ）に示す素子基板のＡ２－Ａ２線矢視断面図であり、（ｃ）は、（ａ）に示す素子基板のＢ２－Ｂ２線矢視断面図であり、（ｄ）は、（ａ）に示す素子基板のＣ２－Ｃ２線矢視断面図である。 （ａ）～（ｅ）は、図９の（ａ）に示すＡ２－Ａ２線矢視断面、Ｂ２－Ｂ２線矢視断面、およびＣ２－Ｃ２矢視断面における素子基板の製造工程の一例を、工程順に示す断面図である。 （ａ）～（ｄ）は、図９の（ａ）～（ｅ）に示す工程の後の、図９の（ａ）に示すＡ２－Ａ２線矢視断面、Ｂ２－Ｂ２線矢視断面、およびＣ２－Ｃ２矢視断面における素子基板の製造工程の一例を、工程順に示す断面図である。 （ａ）は、実施の形態３にかかる素子基板における一画素の概略構成を示す平面図であり、（ｂ）は、（ａ）に示す素子基板のＡ３－Ａ３線矢視断面図であり、（ｃ）は、（ａ）に示す素子基板のＢ３－Ｂ３線矢視断面図であり、（ｄ）は、（ａ）に示す素子基板のＣ３－Ｃ３線矢視断面図である。 （ａ）～（ｅ）は、図１２の（ａ）に示すＡ３－Ａ３線矢視断面、Ｂ３－Ｂ３線矢視断面、およびＣ３－Ｃ３矢視断面における素子基板の製造工程の一例を、工程順に示す断面図である。 （ａ）～（ｄ）は、図１３の（ａ）～（ｅ）に示す工程の後の、図１２の（ａ）に示すＡ３－Ａ３線矢視断面、Ｂ３－Ｂ３線矢視断面、およびＣ３－Ｃ３矢視断面における素子基板の製造工程の一例を、工程順に示す断面図である。 （ａ）～（ｄ）は、図１４の（ａ）～（ｄ）に示す工程の後の、図１２の（ａ）に示すＡ３－Ａ３線矢視断面、Ｂ３－Ｂ３線矢視断面、およびＣ３－Ｃ３矢視断面における素子基板の製造工程の一例を、工程順に示す断面図である。 （ａ）は、実施の形態３にかかる素子基板のＡ３－Ａ３線矢視断面図であり、（ｂ）は、実施の形態１にかかる素子基板のＡ１－Ａ１線矢視断面図である。 図１の（ａ）に示す素子基板のＡ１－Ａ１線矢視断面における他の例を示す断面図である。 （ａ）～（ｉ）は、特許文献１に記載の有機ＥＬ表示パネルの製造工程の一部を、工程順に示す断面図である。
　〔実施形態１〕
　以下、本発明の実施の形態について、詳細に説明する。
　〔実施の形態１〕
　本実施の形態について図１の（ａ）～（ｄ）ないし図８の（ａ）・（ｂ）に基づいて説明すれば以下の通りである。
　本実施の形態では、本実施の形態にかかるＥＬ（エレクトロルミネッセンス）表示装置として有機ＥＬ表示装置を例に挙げて説明する。
　＜有機ＥＬ表示装置の概略構成＞
　図２は、本実施の形態にかかる有機ＥＬ表示装置１００の要部の概略構成を示す断面図である。
　図２に示すように、有機ＥＬ表示装置１００は、画素部１０１と回路部１０２とを備えている。
　画素部１０１は、有機ＥＬ表示パネル１で構成されている。また、回路部１０２は、有機ＥＬ表示装置１００を駆動する駆動回路等が設けられた回路基板やＩＣ（集積回路：Integrated Circuits）チップ等で構成されている。
　有機ＥＬ表示パネル１は、有機ＥＬ素子５０が設けられた素子基板１０（有機ＥＬ基板、有機ＥＬ素子基板）と、対向基板７０と、シール材８１と、必要に応じて充填材８２とを備えている。
　有機ＥＬ素子５０は、該有機ＥＬ素子５０を水分や酸素あるいは外部からの衝撃等から保護するために、素子基板１０を、シール材８１を介して対向基板７０と貼り合わせることで、これら一対の基板間に封入されている。
　なお、充填材８２は、必須ではないが、上記保護の強化並びに基板間ギャップの維持のために、上記一対の基板間に充填されていることが望ましい。
　また、素子基板１０における上記シール材８１による枠状のシール領域の外側には、電気配線端子８３が設けられている。電気配線端子８３は、回路部１０２の接続端子１０３が接続される接続端子であり、金属等の配線材料により形成されている。
　回路部１０２には、例えば、フレキシブルフィルムケーブル等の配線や、ドライバ等の駆動回路等が設けられている。回路部１０２は、図２に示すように、電気配線端子８３を介して有機ＥＬ表示パネル１と接続されている。
　＜素子基板１０の概略構成＞
　図１の（ａ）は、本実施の形態にかかる素子基板１０における一画素の概略構成を示す平面図であり、図１の（ｂ）は、図１の（ａ）に示す素子基板１０のＡ１－Ａ１線矢視断面図であり、図１の（ｃ）は、図１の（ａ）に示す素子基板１０のＢ１－Ｂ１線矢視断面図であり、図１の（ｄ）は、図１の（ａ）に示す素子基板１０のＣ１－Ｃ１線矢視断面図である。なお、図１の（ａ）では、図示の便宜上、一部の構成要素の図示を省略している。また、図３は、図１の（ａ）～（ｄ）に示す素子基板１０における一画素の等価回路図である。
　（素子基板１０の平面構成）
　まず、素子基板１０の平面構成並びに電気的接続について、主に図１の（ａ）並びに図３を参照して説明する。
　有機ＥＬ表示パネル１には、例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色の画素２が、所定のパターンでマトリクス状に配置されている。
　このような有機ＥＬ表示パネル１に用いられる素子基板１０には、複数のゲート線６１が、行方向に沿って互いに平行に配設され、これらゲート線６１と直交するように、列方向に沿って、複数のソース線６２が、互いに平行に配設されている。また、隣り合うゲート線６１の間には、有機ＥＬ素子５０を駆動する駆動電源線６３（電圧供給線）が、ゲート線６１に沿って設けられている。
　なお、各ゲート線６１は、回路部１０２における図示しないゲートドライバに接続されており、各ソース線６２は、回路部１０２における図示しないソースドライバに接続されている。また、各駆動電源線６３は、回路部１０２における図示しない電源回路に接続され、該電源回路から、所定の電圧が供給されている。
　これらゲート線６１とソース線６２および駆動電源線６３とでマトリクス状に区画された領域が１画素であり、各画素２には、スイッチングトランジスタ（第１のトランジスタ）としてのＴＦＴ（薄膜トラインジスタ）２０と、駆動トランジスタ（第２のトランジスタ）としてのＴＦＴ３０と、Ｃｓ（キャパシタ）部４０と、有機ＥＬ素子５０とが設けられている。
　（ＴＦＴ２０）
　ＴＦＴ２０は、ゲート電極２１、ゲート絶縁膜１４（第１の絶縁膜、図１の（ｂ）～（ｄ）参照）、半導体層２２、ソース電極２３、およびドレイン電極２４等を備えている。
　ＴＦＴ２０のゲート電極２１は、ゲート線６１に接続され、ソース電極２３およびドレイン電極２４のうちの一方の電極（以下、本実施の形態ではドレイン電極２４とするが、これに限定されるものではない）は、ソース線６２に接続されている。
　また、ソース電極２３およびドレイン電極２４のうちの他方の電極（以下、本実施の形態ではソース電極２３とするが、これに限定されるものではない）は、Ｃｓ部４０の下部電極４１に接続されているとともに、Ｃｓ部４０を介して、ＴＦＴ３０のゲート電極３１に電気的に接続されている。
　（ＴＦＴ３０）
　ＴＦＴ３０は、ゲート電極３１、ゲート絶縁膜１４、半導体層３２、ソース電極３３、およびドレイン電極３４等を備えている。
　ＴＦＴ３０のゲート電極３１は、Ｃｓ部４０の下部電極４１に接続されている。また、ＴＦＴ３０のソース電極３３およびドレイン電極３４のうちの一方の電極（本実施の形態ではドレイン電極３４）は、駆動電源線６３に接続されている。なお、該電極（以下、本実施の形態ではドレイン電極３４とするが、これに限定されるものではない）は、駆動電源線６３と一体的に形成されている。
　また、ソース電極３３およびドレイン電極３４のうちの他方の電極（以下、本実施の形態ではソース電極３３とするが、これに限定されるものではない）は、Ｃｓ部４０の上部電極４２（第２の容量電極）に接続されているとともに、有機ＥＬ素子５０の画素電極５１（図１の（ｂ）参照）に接続されている。
　（Ｃｓ部４０）
　Ｃｓ部４０の下部電極４１（第１の容量電極）と上記上部電極４２とは、ゲート絶縁膜１４を介して重畳配置されている。Ｃｓ部４０は、下部電極４１と上部電極４２との間で電荷を蓄積することで容量を形成している。該容量は、ＴＦＴ３０のゲート電極３１に印加される電圧を保持するために設けられている。
　また、上記上部電極４２は、Ｃｓ部４０における発光領域の画素電極（第１の電極、陽極）としても用いられる。
　（有機ＥＬ素子５０）
　有機ＥＬ素子５０は、低電圧直流駆動による高輝度発光が可能な発光素子であり、図１の（ｂ）に示すように、画素電極５１（第１の電極、有機ＥＬ素子の下部電極、陽極）、有機ＥＬ層５２、対向電極５３（第２の電極、有機ＥＬ素子の上部電極、陰極）が、この順に積層されている。
　有機ＥＬ層５２は、発光層のみからなる単層型であってもよいし、例えば、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を備えた多層型であってもよい。
　上述したように画素電極５１が陽極であり、対向電極５３が陰極である場合、画素電極５１側から、有機ＥＬ層５２として、例えば、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、この順に積層され、その上に、対向電極５３が形成される。
　画素電極５１は、有機ＥＬ層５２に正孔を注入（供給）し、対向電極５３は、有機ＥＬ層５２に電子を注入（供給）する。なお、画素電極と対向電極との間の層を総称して有機ＥＬ層と称する。
　上記有機ＥＬ層５２では、単一の層が、２つ以上の機能を有していてもよい。例えば、正孔注入層と正孔輸送層とは、上記したように互いに独立した層として形成されていてもよく、正孔注入層兼正孔輸送層として、互いに一体化して設けられていてもよい。同様に、電子輸送層と電子注入層とは、上記したように互いに独立した層として形成されていてもよく、電子輸送層兼電子注入層として、互いに一体化して設けられていてもよい。
　また、必要に応じて、正孔、電子といったキャリアの流れをせき止めるキャリアブロッキング層等が、適宜挿入されていてもよい。例えば、発光層と電子輸送層との間にキャリアブロッキング層として正孔ブロッキング層を追加することで、正孔が電子輸送層に抜けるのを阻止し、発光効率を向上することができる。同様に、発光層と正孔輸送層との間に、キャリアブロッキング層として電子ブロッキング層を追加することで、電子が正孔輸送層に抜けるのを阻止することができる。
　なお、有機ＥＬ層５２の構成は上記例示の層構成に限定されるものではなく、要求される有機ＥＬ素子５０の特性に応じて所望の層構成を採用することができる。
　（素子基板１０の断面構成）
　次に、上記素子基板１０の断面構成（層構成）について説明する。
　ＴＦＴ２０・３０は、それぞれ、ゲート電極２１・３１が半導体層２２・３２よりも下方に設けられたボトムゲート型（逆スタガ型）のＴＦＴにより構成されている。
　なお、ＴＦＴ２０・３０は、同じ材料を用いて同時に形成される。このため、ＴＦＴ２０・３０は、絶縁基板１１上に、ゲート電極（ゲート電極２１・３１）、ゲート絶縁膜１４、半導体層（半導体層２２・３２）、ソース電極（ソース電極２３・３３）およびドレイン電極（ドレイン電極２４・２５）が、この順に積層された構成を有している。
　また、ゲート電極３１は、図１の（ｂ）に示すように、透明導電層３１ａと、該透明導電層３１ａ上に積層された金属層３１ｂとで形成されており、ゲート電極２１は、図１の（ｄ）に示すように、透明導電層２１ａと、該透明導電層２１ａ上に積層された金属層２１ｂとで形成されている。
　これら透明導電層２１ａ・３１ａおよび金属層２１ｂ・３１ｂは、それぞれ、絶縁基板１１上に積層された透明導電層１２および金属層１３をパターン化してなる。
　また、図１の（ｃ）・（ｄ）に示すように、Ｃｓ部４０が形成されたＣｓ領域には、上記絶縁基板１１上に、パターン化された透明導電層１２からなる下部電極４１が形成されている。
　図１の（ｂ）～（ｄ）に示すように、これらゲート電極２１・３１および下部電極４１は、ゲート絶縁膜１４（第１の絶縁層）で覆われている。
　また、図１の（ｂ）～（ｄ）に示すように、上記ゲート絶縁膜１４上には、ＴＦＴ２０の半導体層２２、ＴＦＴ３０の半導体層３２、有機ＥＬ素子５０の画素電極５１、およびＣｓ部４０の上部電極４２が形成されている。
　上記半導体層２２・３２は、パターン化された酸化物半導体層１５からなる半導体層であり、有機ＥＬ素子５０の画素電極５１およびＣｓ部４０の上部電極４２は、パターン化された酸化物半導体層１５を還元してなる還元酸化物半導体層１５’からなる透明電極（酸化物半導体層の還元電極）である。
　上記酸化物半導体としては、例えばＩｎＧａＺｎＯｘが挙げられる。また、上記酸化物半導体は、アモルファス状であることが好ましい。このため、上記酸化物半導体としては、ａ（アモルファス）－ＩｎＧａＺｎＯｘが好適に用いられる。
　図１の（ｂ）に示すように、ＴＦＴ３０における半導体層３２と、該ＴＦＴ３０に接続された有機ＥＬ素子５０の画素電極５１とは、同じ酸化物半導体層１５の一部を還元することで、１つの酸化物半導体層１５に、ＴＦＴ３０の半導体層３２となる半導体領域と、画素電極５１となる還元領域との２つの機能領域を形成したものであり、互いに一体的に形成されている。
　また、図１の（ｄ）に示すように、ＴＦＴ２０における半導体層２２と、該ＴＦＴ２０に接続されたＣｓ部４０の上部電極４２とは、同じ酸化物半導体層１５の一部を還元することで、１つの酸化物半導体層１５に、ＴＦＴ２０の半導体層２２となる半導体領域と、上部電極４２となる還元領域との２つの機能領域を形成したものである。
　本実施の形態にかかるＴＦＴ２０・３０は、それぞれ、ゲート絶縁膜１４上に、半導体層２２・３２を介してソース電極２３・３３およびドレイン電極２４・３４が設けられたトップコンタクト型のトランジスタである。
　このため、有機ＥＬ素子５０に接続されたＴＦＴ３０のソース電極３３およびドレイン電極３４のうち一方の電極（本実施の形態ではソース電極３３）は、半導体層３２と一体的に設けられた画素電極５１の上面端部に接触している。
　また、ＴＦＴ２０のソース電極２３およびドレイン電極２４のうち一方の電極（本実施の形態ではソース電極２３）は、コンタクトホールとなる、ゲート絶縁膜１４に設けられた開口部１４ａを介して、Ｃｓ部４０の下部電極４１の上面に接触している。
　また、ＴＦＴ２０・３０、ゲート線６１、ソース線６２、駆動電源線６３の上方は、図１の（ｂ）・（ｃ）に示す、開口部１７ａ・１７ｂを有する共通の保護膜（第２の絶縁層）１７によって覆われている。これら開口部１７ａ・１７ｂは、発光部の下部電極として用いられる画素電極（つまり、有機ＥＬ素子５０の画素電極５１、およびＣｓ部４０における画素電極として用いられる上部電極４２）を露出させるように設けられている。
　上記保護膜１７は、有機ＥＬ層を挟持する上部電極と下部電極との短絡を防止するとともに素子分離膜として用いられる隔壁としても機能し、有機ＥＬ層５２は、これら開口部１７ａ・１７ｂ内に設けられている。
　これら有機ＥＬ素子５０およびＣｓ部４０における有機ＥＬ層５２上には、それぞれ、発光部の上部電極として対向電極５３が設けられている。なお、対向電極５３には、一定電圧Ｖcomが印加されている（例えば、接地されている）。
　なお、上記透明導電層１２としては、例えば、ＩＴＯ（インジウム錫酸化物）、ＩＺＯ（インジウム亜鉛酸化物）、ガリウム添加酸化亜鉛（ＧＺＯ）等を用いることができる。
　また、金属層１３・１６としては、例えば、Ｎｉ（ニッケル）、Ａｌ（アルミニウム）、Ｗ（タングステン）、ＴａＮ（窒化タンタル）、Ｔｉ（チタン）等の金属の単層膜または積層膜を用いることができる。
　また、上記ゲート絶縁膜１４および保護膜１７としては、例えば、ＳｉＯ２（酸化シリコン）膜、ＳｉＮ（窒化シリコン膜）等を用いることができる。
　また、上記対向電極５３としては、例えば、Ａｌ、Ａｇ（銀）、Ｍｏ（モリブデン）、Ａｌ－Ｎｉ（ニッケル）合金等の金属材料からなる反射電極を用いることができる。なお、対向電極５３は、例えば特許文献１に示すように、段差被覆層と抵抗軽減層との積層膜であってもよい。
　段差被覆層は、導電性かつステップカバレッジ性が高い材料からなることが好ましく、例えばＩＴＯ、ＩｎＺｎＯ（亜鉛ドープ酸化インジウム）を用いることができる。
　また、抵抗軽減層は、発光層からカソード側に発光された光をアノード側に反射できるものであればよく、例えば、Ａｌ－Ｎｉ合金等を用いることができる。
　なお、図示はしないが、素子基板１０には、例えば、上記対向電極５３上に、該対向電極５３を覆うように、酸素や水分が外部から有機ＥＬ層５２内に浸入することを阻止する封止膜が設けられていてもよい。これにより、例えば、シール材８１との接触界面から浸入する水分から有機ＥＬ層５２を保護することができる。
　なお、このような封止膜は、特許文献１にも開示されているように公知であり、該封止膜の材料は、特に限定されるものではないが、例えば、Ｓｉ（ケイ素）やＡｌの酸化物（ＳｉＯ２、Ａｌ２Ｏ３等）や窒化物（ＳｉＮｘ、ＳｉＣＮ）等の無機材料からなる膜、あるいは、アクリレート、ポリ尿素、パリレン、ポリイミド、ポリアミド等の有機材料からなる膜等が挙げられる。
　なお、図２に示す例では、素子基板１０を封止基板である対向基板７０と貼り合わせることでＥＬ表示パネルを成形する場合を例に挙げて示したが、特許文献１のように、素子基板１０の表面に封止膜を設けることで、上記素子基板１０をＥＬ表示パネルとして用いることもできる。
　＜対向基板７０の概略構成＞
　対向基板７０としては、一般的には、透光性を有するガラス基板やプラスチック基板等が用いられる。該対向基板７０の一例としては、例えば、無アルカリガラス基板等の透明な絶縁基板が挙げられるが、金属板等の不透明材料を用いても構わない。
　＜シール材８１および充填材８２＞
　シール材８１および充填材８２としては、ＥＬ表示装置に用いられる公知のシール材および充填材を用いることができる。
　例えば、シール材８１としては、エポキシ樹脂系の接着剤等の紫外線硬化性樹脂や熱硬化性樹脂等、基板の貼り合わせに使用される公知のシール材を使用することができる。
　また、充填材８２としては、例えば、エポキシ系樹脂やシリコン系樹脂等の樹脂が挙げられる。充填材８２は、接着性を有していても有していなくてもよく、また、乾燥剤を含有していてもよい。
　＜有機ＥＬ表示パネル１の製造方法＞
　次に、本実施の形態にかかる有機ＥＬ表示パネル１の製造方法について説明する。但し、以下の説明に記載されている各構成要素の厚みや材料等は、あくまで一実施形態に過ぎず、これらによって発明の範囲が限定解釈されるべきではない。
　まず、図４の（ａ）～（ｅ）ないし図６の（ａ）～（ｄ）を参照して、素子基板１０の製造方法について説明する。
　図４の（ａ）～（ｅ）ないし図６の（ａ）～（ｄ）は、それぞれ、図１の（ａ）に示すＡ１－Ａ１線矢視断面、Ｂ１－Ｂ１線矢視断面、およびＣ１－Ｃ１矢視断面における素子基板１０の製造方法の一例を、工程順に示す断面図である。
　なお、前記したように、ＴＦＴ２０・３０は、同じ材料を用いて同時に形成される。このため、ゲート電極２１とゲート電極３１、半導体層２２と半導体層３２、ソース電極２３およびドレイン電極２４とソース電極３３およびドレイン電極３４とは、それぞれ、同様の方法により、同じ材料を用いて同時に形成される。
　また、以下、説明の便宜上、有機ＥＬ素子５０が形成される領域を「画素領域」と称し、Ｃｓ部４０が形成される領域を「Ｃｓ領域」と称し、ＴＦＴ２０・３０が形成される領域を「トランジスタ領域」と称する。
　（ゲート電極２１・３１およびＣｓ部４０の下部電極４１の形成工程）
　まず、図４の（ａ）に示すように、ガラス基板等の絶縁基板１１上に、透明導電層１２、金属層１３（ゲートメタル層、第１の金属層）をこの順にベタ状に積層する。
　本実施の形態では、透明導電層１２としてＩＴＯ膜を１００ｎｍの厚みで堆積させた後、金属層１３として、ＴａＮ（窒化タンタル）およびＷ（タングステン）を、この順に、それぞれ、Ｗ（上層）／ＴａＮ（下層）＝３７０／５０ｎｍの厚みで堆積させた。
　続いて、金属層１３上にフォトレジストを積層し、第１のフォトマスクとして、１枚のマスクに光の透過率が異なる部分が設けられた図示しないハーフトーンマスクを用いて、トランジスタ領域とＣｓ領域とで露光量を変更することで、ハーフトーン露光を行う。
　これにより、上記フォトレジストにより、図４の（ｂ）～（ｄ）に示すように、各トランジスタ領域のレジストパターン２０１ａがＣｓ領域のレジストパターン２０１ｂよりも厚くなるように、トランジスタ領域とＣｓ領域とでそれぞれ厚みが異なるレジストパターン２０１ａ・２０１ｂを形成する。
　その後、図４の（ｃ）に示すように、レジストパターン２０１ａ・２０１ｂをマスクとして金属層１３をドライエッチングしてパターン化した後、レジストパターン２０１ａ・２０１ｂおよびパターン化した金属層１３をマスクとして透明導電層１２をウェットエッチングによりパターニングしてパターン化する。
　トランジスタ領域におけるパターン化された金属層１３および透明導電層１２は、ゲート電極２１・３１およびゲート線６１として用いられる。本実施の形態では、ゲート電極２１・３１およびゲート線６１として、パターン化された金属層１３とパターン化された透明導電層１２とからなる積層電極を形成した。
　一方、Ｃｓ領域におけるパターン化された透明導電層１２は、Ｃｓ部４０の下部電極４１（Ｃｓ部４０の第１の電極）として用いられる。
　なお、上記ウェットエッチングに用いられるエッチング液としては、透明導電膜のウェットエッチングに使用される公知のエッチング液を使用すればよい。上記エッチング液としては、例えば燐酸、硝酸、および酢酸の混合液や、シュウ酸等を用いることができる。また、上記ドライエッチングには、市販の一般的なドライエッチング装置を使用することができる。
　続いて、アッシングによりレジストパターン２０１ａ・２０１ｂの表面を分解・除去して退行させる。これにより、図４の（ｄ）に示すように、レジストパターン２０１ａを薄膜化する一方、レジストパターン２０１ｂを完全に除去する。これにより、Ｃｓ領域における金属層１３の表面を露出させる。
　上記アッシングには、例えばＯ２アッシング処理を用いることができる。また、アッシングに使用されるドライエッチング装置には、市販の一般的なアッシング装置を使用することができる。
　続いて、図４の（ｅ）に示すように、Ｃｓ領域における透明導電層１２上の金属層１３を、ドライエッチングにより完全に除去する。これにより、Ｃｓ領域における透明導電層１２の表面（すなわち、下部電極４１の表面）を露出させる。
　その後、図５の（ａ）に示すように、再度アッシングを行い、トランジスタ領域における、残ったレジストパターン２０１ａを完全に除去する。これにより、トランジスタ領域における金属層１３の表面（すなわち、画素電極２１・３１における金属層２１ａ・３１ａの表面）を露出させる。
　（ゲート絶縁膜１４の形成工程）
　次いで、図５の（ｂ）に示すように、上記金属層１３および透明導電層１２を覆うようにゲート絶縁膜１４（第１の絶縁層）を積層する。
　本実施の形態では、ゲート絶縁膜１４として、ＳｉＯ２（酸化シリコン）膜、ＳｉＮ（窒化シリコン膜）膜を、ＣＶＤ（化学蒸着）装置にて連続して堆積させた。このとき、ＳｉＯ２膜の厚みは５０ｎｍ、ＳｉＮ膜の厚みは３２５ｎｍとした。
　続いて第２のフォトマスクを用いて、フォトリソグラフィ、ドライエッチングにより、ソース電極２３とＣｓ部４０の下部電極４１とのコンタクトホールとなる開口部１４ａ、並びに、ゲート線６１の端子部となる図示しない開口部を形成する。
　（酸化物半導体層１５の形成工程）
　次いで、上記ゲート絶縁膜１４上に、酸化物半導体層１５を堆積させる。なお、本実施の形態では、酸化物半導体層１５として、スパッタ装置にて、ａ－ＩｎＧａＺｎＯｘ層を、５０ｎｍの厚みで堆積させた。
　その後、図５の（ｃ）に示すように、上記酸化物半導体層１５上に、図示しないフォトレジストを積層し、図示しない第３のフォトマスクを用いたフォトリソグラフィおよびウェットエッチングにより、酸化物半導体層１５を、所望のパターンに加工する。具体的には、有機ＥＬ素子５０の画素電極パターン、ＴＦＴ２０・３０の半導体パターン、およびＣｓ部４０の上部電極パターンに対応するように、酸化物半導体層１５をパターン化する。
　このとき、有機ＥＬ素子５０の画素電極パターンは、有機ＥＬ素子５０に電気的に接続されるＴＦＴ３０の半導体パターンと一体的に形成される。すなわち、有機ＥＬ素子５０の画素電極パターンは、ＴＦＴ３０の半導体パターンの延設部として形成される。
　（ソース電極２３・３３およびドレイン電極２４・３４の形成工程）
　その後、上記ゲート絶縁膜１４上に、上記ＴＦＴ２０・３０の半導体パターンを覆うように、金属層１６（ソースメタル層、第２の金属層）を堆積させた後、図示しない第４のフォトマスクを用いたフォトリソグラフィおよびドライエッチングにより、図５の（ｄ）に示すように、上記金属層１６を、所望のパターンに加工する。これにより、上記金属層１６からなる、ソース電極２３・３３、ドレイン電極２４・３４、ソース線６２、および駆動電源線６３を形成するとともに、上記開口部１４ａでソース電極２３がＣｓ部４０の下部電極４１に接続されたＴＦＴ２０を形成する。
　なお、本実施の形態では、上記ソースメタル層として、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｔｉを、スパッタ装置により、この順に、５０ｎｍ、２００ｎｍ、１００ｎｍの厚みで堆積させることで、Ｔｉ／Ａｌ／Ｔｉの三層構造を有する、ソース電極２３・３３、ドレイン電極２４・３４、ソース線６２、および駆動電源線６３を形成した。
　（保護膜１７の形成工程）
　その後、保護膜１７（第２の絶縁層）を基板全面に堆積させた後、第５のフォトマスクを用いて、図６の（ａ）に示すように、該保護膜１７に開口部１７ａ・１７ｂを形成する。これにより、有機ＥＬ素子５０の画素電極形成領域およびＣｓ部４０の上部電極形成領域における酸化物半導体層１５の表面を露出させる。
　なお、本実施の形態では、保護膜１７として、ＳｉＯ２膜を、２００ｎｍの厚みで堆積させた。
　（酸化物半導体層１５の還元工程）
　次いで、図６の（ｂ）に示すように、保護膜１７越しに水素プラズマ処理を行って、ソース電極３３および保護膜１７で覆われていない酸化物半導体層１５を還元する。これにより、還元された酸化物半導体層１５である還元酸化物半導体層１５’が得られる。
　画素領域において還元された酸化物半導体層１５（還元酸化物半導体層１５’）は、有機ＥＬ素子５０の画素電極５１として用いられる。これにより、酸化物半導体層１５からなる半導体層３２と一体的に形成された画素電極５１を形成するとともに、ソース電極３３が画素電極５１に直接接続されたＴＦＴ３０を形成した。
　一方、Ｃｓ領域において還元された酸化物半導体層１５（還元酸化物半導体層１５’）は、Ｃｓ部４０の上部電極４２として用いられる。これにより、上記ＴＦＴ３０と同時に、還元酸化物半導体層１５’からなる上部電極４２を形成するとともに、透明導電層１２からなる下部電極４１が、ゲート絶縁膜１４を介して上記上部電極４２と重畳されたＣｓ部４０を形成した。
　なお、水素プラズマ処理は、開口部１７ａ・１７ｂにより保護膜１７から露出した酸化物半導体層１５が完全に還元されるように実施されれば、その条件は、特に限定されるものではない。
　上述したように保護膜１７およびソース電極３３越しに水素プラズマ処理を行った場合、図６の（ｂ）に示すように、保護膜１７の開口部１７ａ・１７ｂおよび保護膜１７から露出したソース電極３３の端部から、酸化物半導体層１５の非露出部側に僅かに水素プラズマが入り込む。この結果、露出した酸化物半導体層１５だけでなく、露出部と非露出部との境界部近傍における、露出していない酸化物半導体層１５の一部も、水素プラズマ処理によって自ずと還元される。
　なお、上記領域の酸化物半導体層１５が還元されていない場合、メタル層と酸化物半導体層１５とのコンタクト抵抗が大きいため、還元されていない酸化物半導体層１５により形成された画素電極５１には、画素電位が十分に充電できない。
　本願発明者らは、画素電極５１に画素電位が十分に充電できることを実験により確認しており、上記領域の酸化物半導体層１５が自ずと還元されることを確認した。
　なお、露出していない酸化物半導体層１５が還元される領域は数μｍ以下であり、かつ、開口部１７ｂにおけるＴＦＴ２０側の縁部並びに開口部１７ａにおけるＴＦＴ３０側の縁部には、それぞれソース電極２３・３３が形成されていることで、ＴＦＴ２０・３０の半導体層形成領域における酸化物半導体層１５まで還元されることはない。
　（有機ＥＬ層５２の形成工程）
　次いで、上記開口部１７ａ・１７ｂ内に、有機ＥＬ層５２を形成する。有機ＥＬ層５２の形成方法としては、インクジェット法を用いてもよく、マスクを用いて、スパッタ法もしくは真空蒸着法等により形成してもよい。なお、有機ＥＬ層５２の形成方法そのものは、一般的な有機ＥＬ表示装置における有機ＥＬ層の製造方法と同様の方法を適用することができる。
　（対向電極５３の形成工程）
　次に、上記絶縁基板１１上に、導電層１８を積層し、図示しない第６のフォトマスクを用いて、上記導電層１８が、有機ＥＬ層５２を介して、有機ＥＬ素子５０の画素電極５１およびＣｓ部４０の上部電極４２と重畳するとともに、ＴＦＴ２０・３０を覆うようにパターン加工することにより、図１の（ｍ）に示すように、対向電極５３を形成する。
　なお、本実施の形態では、上記対向電極５３に用いられる導電層として、Ｍｏ（モリブデン）、Ａｌを、この順に、それぞれ１００ｎｍの厚みで堆積させた。
　（基板貼り合わせ工程）
　その後、必要に応じて、上記対向電極５３を覆うように封止膜を形成した後、このようにして得られた素子基板１０を、シール材８１を介して対向基板７０と貼り合わせる。なお、充填材８２は、素子基板１０と対向電極５３とを貼り合わせる前に、何れかの基板に塗布してもよく、素子基板１０と対向電極５３とを注入口を除いて貼り合わせた後、該注入口から注入してもよい。
　上記基板の貼り合わせには、例えば、真空貼合装置等が用いられる。このようにして上記一対の基板を貼り合わせた後、シール材８１を熱や紫外線により硬化させることにより、図２に示す有機ＥＬ表示パネル１が作製される。
　なお、上記各基板における各構成要素の厚み並びに大きさは、用途等に応じて、所望の厚み並びに大きさに適宜設定すればよく、特に限定されるものではない。これら構成要素の厚み並びに大きさは、例えば、従来と同様に設定することができる。
　＜効果＞
　ここで、比較図を用いて本発明の効果を説明する。
　図７の（ａ）は、本実施の形態にかかる素子基板１０のＡ１－Ａ１線矢視断面図であり、図７の（ｂ）は、上記素子基板１０の製造において、従来の方法を適用して画素電極を作製したときの素子基板１０のＡ１－Ａ１線矢視断面図である。なお、図７の（ａ）・（ｂ）では、有機ＥＬ層５２および対向電極５３の図示を省略している。
　また、図８の（ａ）は、本実施の形態にかかる素子基板１０のＢ１－Ｂ１線矢視断面図であり、図８の（ｂ）は、上記素子基板１０の製造において、従来の方法を適用してＣｓ部４０を作製したときの素子基板１０のＢ１－Ｂ１線矢視断面図である。
　なお、図７の（ｂ）および図８の（ｂ）では、図１の（ａ）～（ｄ）に示す構成要素と同じ機能を有するか、もしくは、同じ材料からなる構成要素には、同じ符号を付している。
　特許文献１のように、従来、ボトムエミッション型の素子基板における発光部の画素電極には、一般的に、ＩＴＯ等の透明導電膜が用いられる。このため、図７の（ｂ）に示すように、素子基板１０の製造において、従来の方法を適用して画素電極２１２を作製した場合、ＴＦＴ３０の半導体層２１１と画素電極２１２に用いられる透明導電膜とは、それぞれ異なる材料により、異なる工程で積層され、パターン化される。このため、半導体層２１１のパターン化および画素電極２１２のパターン化には、異なるフォトマスクが必要とされる。このため、画素電極２１２の形成には、画素電極２１２の形成のためのフォトマスクが一枚必要になる。
　しかしながら、本実施の形態では、上述したように、ゲート絶縁膜１４上に形成された酸化物半導体層１５をパターン化してＴＦＴ２０・３０の半導体層２２・３２と、有機ＥＬ素子５０の画素電極５１と、Ｃｓ部４０の上部電極４２とに対応したパターンを形成するとともに、酸化物半導体層１５の一部を、保護膜１７をマスクとして、水素プラズマ等により還元することで、１枚のフォトマスクで、ＴＦＴ２０・３０の半導体層２２・３２と、有機ＥＬ素子５０の画素電極５１と、Ｃｓ部４０の上部電極４２とに対応したパターンを形成することができる。
　還元された酸化物半導体層１５’は、可視光領域波長を吸収しないため、ボトムエミッション型の画素電極として使用が可能である。このため、還元された酸化物半導体層１５’は、有機ＥＬ素子５０の下部電極である画素電極５１として用いることができるとともに、前記したように、Ｃｓ部４０における発光部の画素電極を兼ねる、Ｃｓ部４０の上部電極４２として用いることができる。
　このため、本実施の形態によれば、画素電極の形成に従来のようなＩＴＯ層を必要とせず、ＴＦＴ２０・３０の半導体層のパターンと画素電極５１のパターンとを１枚のフォトマスクで同時に形成することができるので、フォトマスクを１枚削減することができる。
　また、本実施の形態によれば、上記したように酸化物半導体層１５の一部を還元して導体化させて透明電極（すなわち、上記画素電極５１および上部電極４２）として用いていることで、工程数を削減することができる。
　また、特許文献１のように、Ｃｓ部は、一般的に、ゲートメタルとソースメタルとによって形成される。具体的には、素子基板１０の製造において、従来の方法を適用してＣｓ部４０を作製した場合、図８の（ｂ）に示すように、ゲート絶縁膜１４を挟んで設けられた金属層１３（第１の金属層）と金属層１６（第２の金属層）とでＣｓ部４０が形成される。このため、ボトムエミッション型のＥＬ表示パネルは、トップエミッション型のＥＬ表示パネルと比較して、開口率が不利となる。
　これに対し、本実施の形態によれば、上述したように、ゲートメタルである金属層１３の下に透明導電層１２を設け、ゲート電極２１・３１およびゲート線６１を透明導電層１２と金属層１３との積層構造とする一方で、ハーフトーンプロセスによって、上記透明導電層１２によりＣｓ部４０の下部電極４１を形成し、酸化物半導体層１５の一部を還元することで、Ｃｓ部４０の上部電極４２を形成している。
　このため、本実施の形態によれば、Ｃｓ部４０の下部電極４１と上部電極４２とが何れも透明電極からなることで、Ｃｓ部４０を光が透過する。このため、本実施の形態によれば、上記Ｃｓ部４０の上部電極４２を、発光部の画素電極として用いることができる。したがって、本実施の形態によれば、図８の（ａ）に示すように上記上部電極４２上に、有機ＥＬ層５２および対向電極５３を形成することで、Ｃｓ部４０上にも発光部を形成することができる。このため、ボトムエミッションによっても開口率を向上させることができる。
　しかも、本実施の形態によれば、上記したように、Ｃｓ部４０の下部電極４１および上部電極４２を、ゲート電極２１・３１と同時に形成した透明導電層１２からなる透明電極と、ＴＦＴ２０・３０の半導体層パターンと同時に形成した酸化物半導体層１５のパターンを還元してなる透明電極とによって形成することで、従来よりも工程数およびマスク枚数ともに削減しながら、ボトムエミッションによっても開口率を向上させることができる。
　また、上記したように酸化物半導体を用いたＴＦＴは、ａ－Ｓｉを用いたＴＦＴよりもオン状態の時の電流量（すなわち、電子移動度）が高い。
　図示は省略するが、具体的には、ａ－Ｓｉを用いたＴＦＴは、そのＴＦＴ－ｏｎ時（オン電圧の電圧値に応じてオン状態となっている期間）のＩｄ電流（ＴＦＴにおけるソース－ドレイン間の電流量）が１μＡであるのに対し、酸化物半導体を用いたＴＦＴは、そのＴＦＴ－ｏｎ時のＩｄ電流が２０～５０μＡ程度である。
　このことから、酸化物半導体を用いたＴＦＴは、ａ－Ｓｉを用いたＴＦＴよりも、オン状態の時の電子移動度が２０～５０倍程度高く、オン特性が非常に優れていることが判る。
　また、図示は省略するが、酸化物半導体を用いたＴＦＴは、オフ状態のときの電流（すなわち、リーク電流）が、ａ－Ｓｉを用いたＴＦＴやＬＴＰＳ（Low Temperature Poly Silicon）を用いたＴＦＴよりも少ない。具体的には、ａ－Ｓｉを用いたＴＦＴは、そのＴＦＴ－ｏｆｆ時（オン電圧の電圧値に応じてオフ状態となっている期間）のＩｄ電流が１０ｐＡであるのに対し、酸化物半導体を用いたＴＦＴは、そのＴＦＴ－ｏｆｆ時のＩｄ電流が０．１ｐＡ程度である。
　このことから、酸化物半導体を用いたＴＦＴは、オフ状態のときのリーク電流が、ａ－Ｓｉを用いたＴＦＴの１００分の１程度であり、リーク電流が殆ど生じない、オフ特性が非常に優れたものであることが判る。
　本実施の形態にかかる有機ＥＬ表示パネル１は、各画素２に対して酸化物半導体を用いたＴＦＴ２０・３０を採用しており、このＴＦＴ２０・３０は、既に説明したとおりオン特性が非常に優れていることから、各画素２におけるＴＦＴ２０・３０のサイズを小型化することができる。
　〔実施の形態２〕
　本実施の形態について図９の（ａ）～（ｄ）ないし図１１の（ａ）～（ｄ）に基づいて説明すれば、以下の通りである。
　なお、本実施の形態では、主に、実施の形態１との相違点について説明するものとし、実施の形態１で用いた構成要素と同一の機能を有する構成要素には同一の番号を付し、その説明を省略する。
　図９の（ａ）は、本実施の形態にかかる素子基板１０における一画素の概略構成を示す平面図であり、図９の（ｂ）は、図９の（ａ）に示す素子基板１０のＡ２－Ａ２線矢視断面図であり、図９の（ｃ）は、図９の（ａ）に示す素子基板１０のＢ２－Ｂ２線矢視断面図であり、図９の（ｄ）は、図９の（ａ）に示す素子基板１０のＣ２－Ｃ２線矢視断面図である。なお、図９の（ａ）でも、図１の（ａ）同様、図示の便宜上、一部の構成要素の図示を省略している。
　本実施の形態にかかる有機ＥＬ表示装置１００および有機ＥＬ表示パネル１は、図９の（ａ）～（ｄ）に示すように、素子基板１０におけるＴＦＴ２０・３０のゲート電極２１・３１およびＣｓ部４０の下部電極４１が、金属層１３（ゲートメタル）からなり、Ｃｓ部４０上に有機ＥＬ層５２および対向電極５３が設けられていない点を除けば、実施の形態１にかかる有機ＥＬ表示装置１００および有機ＥＬ表示パネル１と同じである。
　＜有機ＥＬ表示パネル１の製造方法＞
　以下に、本実施の形態にかかる有機ＥＬ表示パネル１の製造方法について、図１０の（ａ）～（ｅ）および図１１の（ａ）～（ｄ）を参照して以下に説明する。但し、以下の説明でも、各構成要素の厚みや材料等は、あくまで一実施形態に過ぎず、これらによって発明の範囲が限定解釈されるべきではない。
　図１０の（ａ）～（ｅ）および図１１の（ａ）～（ｄ）は、図９の（ａ）に示すＡ２－Ａ２線矢視断面、Ｂ２－Ｂ２線矢視断面、およびＣ２－Ｃ２矢視断面における素子基板１０の製造方法の一例を、工程順に示す断面図である。なお、図９の（ａ）に示すＡ２－Ａ２線矢視断面、Ｂ２－Ｂ２線矢視断面、およびＣ２－Ｃ２矢視断面は、それぞれ、図１の（ａ）に示すＡ１－Ａ１線矢視断面、Ｂ１－Ｂ１線矢視断面、およびＣ１－Ｃ１矢視断面に対応する。
　（ゲート電極２１・３１およびＣｓ部４０の下部電極４１の形成工程）
　まず、図１０の（ａ）に示すように、ガラス基板等の絶縁基板１１上に、金属層１３（ゲートメタル層、第１の金属層）をベタ状に積層する。
　本実施の形態では、金属層１３として、ＴａＮおよびＷを、この順に、Ｗ（上層）／ＴａＮ（下層）＝３７０／５０ｎｍの厚みで堆積させた。
　続いて、金属層１３上に図示しないフォトレジストを積層し、図示しない第１のフォトマスクを用いてフォトリソグラフィ法およびドライエッチング法により上記金属層１３をパターニング（パターン化）することで、図１０の（ｂ）に示すように、上記金属層１３からなる電極パターンを形成する。なお、金属層１３のパターン化には、実施の形態１における金属層１３のパターン化に用いたドライエッチング装置と同様のドライエッチング装置を用いることができる。
　画素領域におけるパターン化された金属層１３は、実施の形態１同様、ゲート電極２１・３１およびゲート線６１として用いられる。
　一方、Ｃｓ領域におけるパターン化された金属層１３は、Ｃｓ部４０の下部電極４１（Ｃｓ部４０の第１の電極）として用いられる。
　以下、図１０の（ｃ）～（ｅ）および図１１の（ａ）～（ｄ）に示す工程は、ゲート電極２１・３１およびゲート線６１が金属層１３の単層構造からなり、Ｃｓ部４０の下部電極４１がパターン化された金属層１３からなる点を除けば、実施の形態１において、図５の（ｂ）～（ｄ）および図６の（ａ）～（ｄ）に示す工程と同じである。したがって、ここでは、その説明を省略する。
　＜効果＞
　本実施の形態によれば、Ｃｓ部４０の下部電極４１をゲートメタルで形成したことで、Ｃｓ部４０を光が透過しないことから、図９の（ｂ）・（ｄ）に示すように、Ｃｓ部４０に発光部を設けていない。言い換えれば、Ｃｓ部４０の上部電極４２上に有機ＥＬ層５２および対向電極５３を設けていない。このため、実施の形態１のように従来よりも開口率を向上させることはできず、開口率自体は従来と同じになる。
　しかしながら、本実施の形態でも、実施の形態１同様、ゲート絶縁膜１４上に形成された酸化物半導体層１５をパターン化してＴＦＴ２０・３０の半導体層２２・３２と、有機ＥＬ素子５０の画素電極５１と、Ｃｓ部４０の上部電極４２とに対応したパターンを形成するとともに、酸化物半導体層１５の一部を、保護膜１７をマスクとして、水素プラズマ等により還元することで、１枚のフォトマスクで、ＴＦＴ２０・３０の半導体層２２・３２と、有機ＥＬ素子５０の画素電極５１と、Ｃｓ部４０の上部電極４２とに対応したパターンを形成することができる。
　このため、本実施の形態でも、画素電極の形成に従来のようなＩＴＯ層を必要とせず、ＴＦＴ２０・３０の半導体層のパターンと画素電極５１のパターンとを１枚のフォトマスクで同時に形成することができるので、フォトマスクを１枚削減することができる。
　また、本実施の形態によれば、上記したように酸化物半導体層１５の一部を還元して導体化させて透明電極（すなわち、上記画素電極５１および上部電極４２）として用いていることで、工程数を削減することができる。
　また、本実施の形態によれば、ハーフトーンプロセスを用いないことで、実施の形態１よりも、素子基板１０、ひいては、有機ＥＬ表示パネル１および有機ＥＬ表示装置１００の製造工程を、簡素化することができる。
　〔実施の形態３〕
　本実施の形態について図１２の（ａ）～（ｄ）ないし図１６の（ａ）・（ｂ）に基づいて説明すれば、以下の通りである。
　なお、本実施の形態では、主に、実施の形態１との相違点について説明するものとし、実施の形態１で用いた構成要素と同一の機能を有する構成要素には同一の番号を付し、その説明を省略する。
　図１２の（ａ）は、本実施の形態にかかる素子基板１０における一画素の概略構成を示す平面図であり、図１２の（ｂ）は、図１２の（ａ）に示す素子基板１０のＡ３－Ａ３線矢視断面図であり、図１２の（ｃ）は、図１２の（ａ）に示す素子基板１０のＢ３－Ｂ３線矢視断面図であり、図１２の（ｄ）は、図１２の（ａ）に示す素子基板１０のＣ３－Ｃ３線矢視断面図である。なお、図１２の（ａ）でも、図１の（ａ）同様、図示の便宜上、一部の構成要素の図示を省略している。
　本実施の形態１では、ＴＦＴ２０・３０が、それぞれ、ゲート絶縁膜１４上に、半導体層２２・３２を介してソース電極２３・３３およびドレイン電極２４・３４が設けられたトップコンタクト構造を有している場合を例に挙げて説明した。
　本実施の形態にかかる有機ＥＬ表示装置１００および有機ＥＬ表示パネル１は、図１２の（ａ）・（ｂ）・（ｄ）に示すように、ＴＦＴ２０・３０が、ゲート絶縁膜１４上に、ソース電極２３・３３およびドレイン電極２４・３４を覆うように半導体層２２・３２が設けられたボトムコンタクト構造を有し、これにより、有機ＥＬ素子５０の画素電極５１がＴＦＴ３０のソース電極３３の側面に接している点を除けば、実施の形態１にかかる有機ＥＬ表示装置１００および有機ＥＬ表示パネル１と同じである。
　＜有機ＥＬ表示パネル１の製造方法＞
　以下に、本実施の形態にかかる有機ＥＬ表示パネル１の製造方法について、図１３の（ａ）～（ｅ）ないし図１５の（ａ）～（ｄ）を参照して以下に説明する。但し、以下の説明でも、各構成要素の厚みや材料等は、あくまで一実施形態に過ぎず、これらによって発明の範囲が限定解釈されるべきではない。
　図１３の（ａ）～（ｅ）ないし図１５の（ａ）～（ｄ）は、図１２の（ａ）に示すＡ３－Ａ３線矢視断面、Ｂ３－Ｂ３線矢視断面、およびＣ３－Ｃ３矢視断面における素子基板１０の製造方法の一例を、工程順に示す断面図である。なお、図１２の（ａ）に示すＡ３－Ａ３線矢視断面、Ｂ３－Ｂ３線矢視断面、およびＣ３－Ｃ３矢視断面は、それぞれ、図１の（ａ）に示すＡ１－Ａ１線矢視断面、Ｂ１－Ｂ１線矢視断面、およびＣ１－Ｃ１矢視断面に対応する。
　（ソース電極３３およびドレイン電極３４の形成工程）
　本実施の形態において、図１３の（ａ）～（ｅ）および図１４の（ａ）・（ｂ）に示す工程は、図４の（ａ）～（ｅ）および図５の（ａ）・（ｂ）に示す工程と同じである。したがって、ここでは、その説明を省略する。
　本実施の形態では、図１４の（ｂ）に示すように、ゲート絶縁膜１４を積層した後、上記ゲート絶縁膜１４上に、上記ＴＦＴ２０・３０のゲート電極２１・３１を覆うように金属層１６を堆積させた後、図示しない第３のフォトマスクを用いたフォトリソグラフィおよびドライエッチングにより、図１４の（ｃ）に示すように、上記金属層１６を、所望のパターンに加工する。これにより、上記金属層１６からなる、ソース電極２３・３３、ドレイン電極２４・３４、ソース線６２、および駆動電源線６３を形成するとともに、ソース電極２３とＣｓ部４０の下部電極４１とを開口部１４ａで接続する。
　なお、本実施の形態でも、上記ソースメタル層として、実施の形態１と同じく、Ｔｉ、Ａｌ、Ｔｉを、スパッタ装置により、この順に、５０ｎｍ、２００ｎｍ、１００ｎｍの厚みで堆積させることで、Ｔｉ／Ａｌ／Ｔｉの三層構造を有する、ソース電極２３・３３、ドレイン電極２４・３４、ソース線６２、および駆動電源線６３を形成した。
　（酸化物半導体層１５の形成工程）
　次いで、上記ゲート絶縁膜１４上に、上記金属層１６を覆うように、酸化物半導体層１５を堆積させる。なお、本実施の形態でも、酸化物半導体層１５として、実施の形態１と同じく、スパッタ装置にて、ａ－ＩｎＧａＺｎＯｘ層を、５０ｎｍの厚みで堆積させた。
　その後、図１４の（ｄ）に示すように、上記酸化物半導体層１５上に、図示しないフォトレジストを積層し、図示しない第４のフォトマスクを用いたフォトリソグラフィおよびウェットエッチングにより、酸化物半導体層１５を、所望のパターンに加工する。具体的には、有機ＥＬ素子５０の画素電極パターン、ＴＦＴ２０・３０の半導体パターン、およびＣｓ部４０の上部電極パターンに対応するように、酸化物半導体層１５をパターン化する。これにより、ゲート絶縁膜１４上に、ソース電極２３およびドレイン電極２４を覆うように酸化物半導体層１５が設けられたＴＦＴ２０を形成する。
　なお、このとき、本実施の形態でも、有機ＥＬ素子５０の画素電極パターンをＴＦＴ３０の半導体パターンの延設部として形成する。
　（保護膜１７の形成工程）
　その後、保護膜１７を基板全面に堆積させた後、第５のフォトマスクを用いて、図１５の（ａ）に示すように、該保護膜１７に開口部１７ａ・１７ｂを形成する。このとき、本実施の形態では、保護膜１７の開口部１７ａを、平面視で、該開口部１７ａの端部がソース電極３３の端部上に位置するように形成する。これにより、有機ＥＬ素子５０の画素電極形成領域およびＣｓ部４０の上部電極形成領域における酸化物半導体層１５の表面を露出させる。
　なお、本実施の形態でも、保護膜１７として、実施の形態１と同じく、ＳｉＯ２膜を、２００ｎｍの厚みで堆積させた。
　（酸化物半導体層１５の還元工程）
　次いで、図１５の（ｂ）に示すように、保護膜１７越しに、保護膜１７で覆われていない酸化物半導体層１５を還元する。これにより、還元された酸化物半導体層１５である還元酸化物半導体層１５’が得られる。
　これにより、本実施の形態でも、酸化物半導体層１５からなる半導体層３２と一体的に形成された画素電極５１を形成するとともに、例えばソース電極３３が画素電極５１に直接接続されたＴＦＴ３０を形成した。
　また、同時に、還元酸化物半導体層１５’からなる上部電極４２を形成するとともに、透明導電層１２からなる下部電極４１が、ゲート絶縁膜１４を介して上記上部電極４２と重畳されたＣｓ部４０を形成した。
　以下、図１５の（ｃ）・（ｄ）に示す工程そのものは、図６の（ｃ）・（ｄ）に示す工程と同じである。このため、図１５の（ｃ）・（ｄ）に示す工程については、その説明を省略する。
　＜効果＞
　以上の工程により、ＴＦＴ２０・３０が、ゲート絶縁膜１４上に、ソース電極２３・３３およびドレイン電極２４・３４を覆うように酸化物半導体層１５が設けられたボトムコンタクト構造を有し、有機ＥＬ素子５０の画素電極５１がソース電極３３の側面に接して設けられた有機ＥＬ表示パネル１が作製される。
　なお、上記説明並びに図１２の（ａ）～（ｄ）ないし図１５の（ａ）～（ｄ）から判るように、本実施の形態でも、ＴＦＴ２０・３０の半導体層のパターンと画素電極５１のパターンとを１枚のフォトマスクで同時に形成することができるとともに、酸化物半導体層１５の一部を還元して導体化させて透明電極として用いていることで、実施の形態１と同じ効果を得ることができることは、言うまでもない。
　以下に、本実施の形態特有の効果について、比較図を用いてさらに説明する。
　図１６の（ａ）は、本実施の形態にかかる素子基板１０のＡ３－Ａ３線矢視断面図であり、図１６の（ｂ）は、実施の形態１にかかる素子基板１０のＡ１－Ａ１線矢視断面図である。なお、以下では、図１６の（ａ）・（ｂ）に示す、素子基板１０のＡ３－Ａ３線矢視断面およびＡ１－Ａ１線矢視断面を参照して説明するが、同じ説明が、素子基板１０のＣ３－Ｃ３線矢視断面およびＣ１－Ｃ１線矢視断面図においても言えることは、言うまでもない。
　実施の形態１に示すようにＴＦＴ２０・３０がトップコンタクト構造を有する場合、図１６の（ｂ）に二点鎖線で囲んで示すように還元の際に金属層１６（ソースメタル）の下になる領域は、金属層１６の陰になって十分に還元されない可能性がある。もしも還元が十分になされない場合、画素電極５１が金属層１６と十分にコンタクトしない可能性がある。同様に、Ｃ１－Ｃ１線矢視断面においては、Ｃｓ部４０の上部電極４２が金属層１６と十分にコンタクトしない可能性がある。
　しかしながら、本実施の形態によれば、図１６の（ａ）にＡ３－Ａ３線矢視断面を例に挙げて二点鎖線で囲んで示すように、有機ＥＬ素子５０の画素電極５１がソース電極３３の側面に接することで、これら酸化物半導体層１５の還元領域（すなわち、還元された酸化物半導体層１５’）を、ソース電極３３と十分かつ確実にコンタクトさせることができる。
　〔変形例〕
　以下に、実施の形態１～３の変形例について説明する。
　＜酸化物半導体層１５のパターニングに関する変形例＞
　なお、上記実施の形態１～３では、有機ＥＬ素子５０の画素電極パターンをＴＦＴ３０の半導体パターンの延設部として形成する場合を例に挙げて説明した。
　しかしながら、有機ＥＬ素子５０の画素電極パターンがＴＦＴ３０の半導体パターンと一体的に形成されている必要は必ずしもない。
　図１７は、図１の（ａ）に示す素子基板１０のＡ１－Ａ１線矢視断面における他の例を示す断面図である。
　図１７では、有機ＥＬ素子５０の画素電極パターンが、ＴＦＴ３０の半導体パターンと離間して形成されている例を示している。
　このように有機ＥＬ素子５０の画素電極パターンをＴＦＴ３０の半導体パターンと離間して形成した場合であっても、ＴＦＴ３０の半導体パターン上に、ソース電極３３およびドレイン電極３４のうち何れか一方の電極（例えばソース電極３４）が有機ＥＬ素子５０の画素電極パターンの上面端部に接するようにパターン形成することで、実施の形態１と同じ効果を得ることができる。
　＜酸化物半導体層１５の還元方法に関する変形例＞
　実施の形態１～３では、酸化物半導体層１５の還元に水素プラズマ処理を用いた場合を例に挙げて説明したが、酸化物半導体層１５の還元方法としては、これに限定されるものではない。水素プラズマ処理以外にも、例えば、酸化物半導体層１５に水素イオンまたはボロンイオンをドーピングする方法を用いることができる。
　＜ＥＬ素子に関する変形例＞
　実施の形態１～３では、ＥＬ素子として、有機ＥＬ素子を例に挙げて説明した。
　しかしながら、有機ＥＬ素子と無機ＥＬ素子とは材料が異なるだけであり、上記素子基板１０としては、有機ＥＬ素子５０に代えて無機ＥＬ素子が設けられた無機ＥＬ基板（無機ＥＬ素子基板）であってもよいことは、言うまでもない。すなわち、実施の形態１～３にかかるＥＬ基板、ＥＬ表示パネル、ＥＬ表示装置は、無機ＥＬ基板、無機ＥＬ表示パネル、無機ＥＬ表示装置であってもよい。
　〔まとめ〕
　本発明の一態様にかかるエレクトロルミネッセンス基板は、以上のように、ゲート絶縁膜上に、トランジスタの半導体層と、エレクトロルミネッセンス素子の下部電極と、キャパシタ部の上部電極とが設けられ、上記半導体層、上記下部電極、および上記上部電極の上層に保護層が設けられ、上記保護層は、上記下部電極と上記上部電極とを露出する開口部を有し、上記半導体層が酸化物半導体層であり、上記下部電極と上記上部電極とが、上記ゲート絶縁膜上に形成された酸化物半導体層を還元してなる、酸化物半導体層の還元電極である構成を有している。
　より具体的には、上記エレクトロルミネッセンス基板は、半導体基板上に形成されたゲート電極上に、ゲート絶縁膜を介して設けられた半導体層を有するトランジスタと、上記ゲート絶縁膜上に設けられ、下部電極である第１の電極上に発光層を介して上部電極である第２の電極が設けられたエレクトロルミネッセンス素子と、下部電極である第１の容量電極上に上記ゲート絶縁膜を介して上部電極である第２の容量電極が設けられたキャパシタ部とを備え、上記半導体層、上記第１の電極、および上記第２の容量電極の上層に保護層が設けられ、上記保護層は、上記第１の電極と上記第２の容量電極とを露出する開口部を有し、上記半導体層が酸化物半導体層であり、上記第１の電極および上記第２の容量電極が、上記ゲート絶縁膜上に形成された酸化物半導体層を還元してなる、酸化物半導体層の還元電極である構成を有している。
　上記トランジスタの半導体層と、エレクトロルミネッセンス素子の下部電極と、キャパシタ部の上部電極とは、何れもゲート絶縁膜上に設けられているとともに、何れも酸化物半導体層からなる。このため、上記酸化物半導体層をパターン化することで、１枚のフォトマスクを用いて同時にパターン化することが可能であり、上記保護膜をマスクとして上記エレクトロルミネッセンス素子の下部電極および上記キャパシタ部の上部電極に対応する部分のパターンを還元することで、上記酸化物半導体層の還元電極からなる、エレクトロルミネッセンス素子の下部電極とキャパシタ部の上部電極とを形成することができる。
　酸化物半導体層は還元することで導体化される。また、還元された酸化物半導体層は、透明であり、可視光領域波長を吸収しないため、このようにして得られたエレクトロルミネッセンス素子の下部電極は、ボトムエミッション用の発光部の電極として使用が可能である。
　このため、上記の構成によれば、上記エレクトロルミネッセンス基板をボトムエミッション型とした場合であっても、エレクトロルミネッセンス素子における透明電極として従来のようなＩＴＯ層を必要とせず、トランジスタの半導体層のパターンとエレクトロルミネッセンス素子の下部電極とキャパシタ部の上部電極とを１枚のフォトマスクで同時に形成することができるので、従来よりもフォトマスクを１枚削減することができる。
　また、上記の構成によれば、上記したように酸化物半導体層の一部を還元して導体化させて透明電極として用いることで、製造にかかる工程数を削減することができる。
　つまり、本発明の一態様にかかるエレクトロルミネッセンス基板の製造方法は、ゲート絶縁膜上に酸化物半導体層を形成する工程と、上記酸化物半導体層を、トランジスタの半導体層と、エレクトロルミネッセンス素子の下部電極と、キャパシタ部の上部電極とに対応したパターンにパターン化する工程と、上記酸化物半導体層のパターンの上層に、上記下部電極および上記上部電極に対応する部分のパターンを露出させる開口部を有する保護膜を形成する工程と、上記保護膜をマスクとして、上記酸化物半導体層のパターンのうち、上記エレクトロルミネッセンス素子の下部電極および上記キャパシタ部の上部電極に対応する部分のパターンを還元して、上記酸化物半導体層の還元電極からなる上記エレクトロルミネッセンス素子の下部電極とキャパシタ部の上部電極とを形成する工程とを備えている方法である。
　したがって、本発明の一態様によれば、上記したようにボトムエミッション型とした場合であっても、従来よりも製造にかかる工程数およびマスク枚数を削減することができるエレクトロルミネッセンス基板およびその製造方法を提供することができる。
　また、上記エレクトロルミネッセンス基板において、上記トランジスタのゲート電極は、透明導電層と金属層とを備え、上記ゲート電極の透明導電層とキャパシタ部の下部電極とが、同一平面に同一の材料で形成されていることが好ましい。
　上記の構成によれば、上記トランジスタのゲート電極と上記キャパシタ部の下部電極とを、同一のマスクを用いて同時にパターン化することができる。
　しかも、上記の構成によれば、上記キャパシタ部の下部電極と上部電極とが何れも透明な電極からなることで、キャパシタ部を光が透過する。このため、上記の構成によれば、上記キャパシタ部の上部電極を、発光部の画素電極として用いることができる。したがって、上記キャパシタ部の上部電極上に、発光層、および、該発光層を介して上記キャパシタ部の上部電極と対向する電極を形成することで、キャパシタ部上にも発光部を形成することができる。このため、上記の構成によれば、従来よりも工程数およびマスク枚数ともに削減しながら、ボトムエミッションによっても開口率を向上させることができる。
　また、このために、上記エレクトロルミネッセンス基板の製造方法は、上記ゲート絶縁膜上に酸化物半導体層を形成する工程の前に、基板上に透明導電層と金属層とをこの順に積層する工程と、上記金属層上にフォトレジストを形成し、ハーフトーン露光を行って、トランジスタのゲート電極の形成領域とキャパシタ部の下部電極の形成領域とに、キャパシタ部の下部電極の形成領域よりもトランジスタのゲート電極の形成領域の方が厚みが大きいフォトレジストのパターンを形成した後、アッシングおよびエッチングを行うことで、上記透明導電層と金属電極層とからなるゲート電極を形成するとともに、上記透明導電層からなる、キャパシタ部の下部電極を形成する工程と、上記基板上に、上記ゲート電極および上記キャパシタ部の下部電極を覆うようにゲート絶縁膜を形成する工程とを備えていることが好ましい。
　これにより、上記トランジスタのゲート電極と上記キャパシタ部の下部電極とを、同一のマスクを用いて同時にパターン化することができる。
　また、上記エレクトロルミネッセンス基板は、上記キャパシタ部の上部電極上に、発光層を介して、上記エレクトロルミネッセンス素子の上部電極と同じ材料からなる電極が設けられていることが好ましい。
　このためには、上記エレクトロルミネッセンス基板の製造方法は、上記エレクトロルミネッセンス素子の下部電極および上記キャパシタ部の上部電極上に発光層を形成する工程と、上記発光層上に透明導電膜を積層し、該透明導電膜をパターン化することにより、上記エレクトロルミネッセンス素子の上部電極として、上記発光層を介して上記エレクトロルミネッセンス素子の下部電極に対向する電極パターンを形成するとともに、上記発光層を介して上記キャパシタ部の上部電極に対向する電極パターンを形成する工程とをさらに備えていることが好ましい。
　これにより、上記キャパシタ部上にも上記エレクトロルミネッセンス素子と同材料を用いて同時に発光部を形成することができるので、従来よりも工程数およびマスク枚数ともに削減しながら、ボトムエミッションによっても開口率を向上させることができる。
　また、上記エレクトロルミネッセンス基板は、上記トランジスタのゲート電極および上記キャパシタ部の下部電極が、同一平面に同一の材料で形成された金属層からなっていてもよい。
　つまり、上記エレクトロルミネッセンス基板の製造方法は、上記ゲート絶縁膜上に酸化物半導体層を形成する工程の前に、基板上に金属層を形成する工程と、上記金属層を、トランジスタのゲート電極と、キャパシタ部の下部電極とに対応したパターンにパターン化する工程と、上記基板上に、上記ゲート電極および上記キャパシタ部の下部電極を覆うようにゲート絶縁膜を形成する工程とを備えていてもよい。
　この場合、上記したように上記キャパシタ部を光が透過しないことから上記キャパシタ部上に発光部を設けることはできないが、この場合にも、前述したように、ボトムエミッション型とした場合であっても、従来よりも製造にかかる工程数およびマスク枚数を削減することができるエレクトロルミネッセンス基板およびその製造方法を提供することができる。
　また、この場合、上述したようにハーフトーンプロセスを必要としないことから、上記エレクトロルミネッセンス基板の製造工程をより簡素化することができる。
　また、上記エレクトロルミネッセンス基板において、上記エレクトロルミネッセンス素子の下部電極は、上記エレクトロルミネッセンス素子に接続されるトランジスタの半導体層と一体的に形成されていることが好ましい。
　これにより、上記エレクトロルミネッセンス素子の下部電極と、上記トランジスタの半導体層に接して設けられるソース電極およびドレイン電極との電気的接続を容易に確保することができる。
　また、上記エレクトロルミネッセンス基板は、上記トランジスタが、上記半導体層上にソース電極およびドレイン電極が設けられたトップコンタクト構造を有し、上記エレクトロルミネッセンス素子の下部電極の上面端部に、上記エレクトロルミネッセンス素子に接続されるトランジスタのソース電極およびドレイン電極のうち一方の電極が接していることが好ましい。
　この場合、上記エレクトロルミネッセンス基板の製造方法は、上記酸化物半導体層をパターン化する工程では、上記エレクトロルミネッセンス素子の下部電極に対応するパターンを、上記エレクトロルミネッセンス素子に接続されるトランジスタの半導体層に対応するパターンと一体的に形成するとともに、上記保護膜を形成する工程の前に、上記エレクトロルミネッセンス素子に接続されるトランジスタのソース電極およびドレイン電極のうち一方の電極を、上記酸化物半導体層のパターンのうち、上記エレクトロルミネッセンス素子の下部電極に対応する部分のパターンの端部を覆うように形成する工程を備えていることが好ましい。
　これにより、特別な設計なしに、上記保護膜から露出したエレクトロルミネッセンス素子の下部電極に対応するパターンを還元するだけで、上記エレクトロルミネッセンス素子の下部電極の上面端部に、上記エレクトロルミネッセンス素子に接続されるトランジスタのソース電極およびドレイン電極のうち一方の電極が接している構成を得ることができる。
　このため、上記の構成並びに方法によれば、上記エレクトロルミネッセンス素子の下部電極と、上記エレクトロルミネッセンス素子に接続されるトランジスタの半導体層に接して設けられるソース電極およびドレイン電極との電気的接続を容易に確保することができる。
　また、上記エレクトロルミネッセンス基板の製造方法は、上記保護膜を形成する工程の前に、上記酸化物半導体層のパターンのうち、上記トランジスタの半導体層に対応するパターン上に、ソース電極およびドレイン電極を、該ソース電極およびドレイン電極のうち一方の電極が、上記エレクトロルミネッセンス素子の下部電極に対応する部分のパターンの上面端部に接するようにパターン形成する工程を備えていてもよい。
　このように設計することで、上記エレクトロルミネッセンス素子の下部電極を、エレクトロルミネッセンス素子に接続されるトランジスタの半導体層に対応するパターンと離間して形成した場合であっても、上記エレクトロルミネッセンス素子の下部電極と、上記エレクトロルミネッセンス素子に接続されるトランジスタの半導体層に接して設けられるソース電極およびドレイン電極との電気的接続を容易に確保することができる。
　また、上記エレクトロルミネッセンス基板は、上記トランジスタが、上記ゲート絶縁膜上に、ソース電極およびドレイン電極を覆うように上記半導体層が設けられたボトムコンタクト構造を有し、上記エレクトロルミネッセンス素子の下部電極が、上記エレクトロルミネッセンス素子に接続されるトランジスタのソース電極およびドレイン電極のうち一方の電極の側面に接していることが好ましい。
　このために、上記エレクトロルミネッセンス基板の製造方法は、上記ゲート絶縁膜上に酸化物半導体層を形成する工程の前に、上記ゲート絶縁膜上に、ソース電極およびドレイン電極をパターン形成する工程を備え、上記ゲート絶縁膜上に酸化物半導体層を形成する工程では、上記ソース電極およびドレイン電極を覆うように上記ゲート絶縁膜上に上記酸化物半導体層を形成し、上記酸化物半導体層をパターン化する工程では、上記エレクトロルミネッセンス素子の下部電極に対応するパターンを、上記エレクトロルミネッセンス素子に接続されるトランジスタの半導体層に対応するパターンと一体的に形成し、上記保護膜を形成する工程では、平面視で、上記保護膜における、上記エレクトロルミネッセンス素子の下部電極に対応する部分のパターンを露出させる開口部の端部が、上記ソース電極およびドレイン電極のうち上記エレクトロルミネッセンス素子の下部電極に電気的に接続される電極の端部上に位置するように上記保護膜を形成することが好ましい。
　この場合、上記酸化物半導体層の還元領域（すなわち、還元された酸化物半導体層）を、上記ソース電極またはドレイン電極と十分かつ確実にコンタクトさせることができる。
　また、本発明の一態様にかかるエレクトロルミネッセンス表示パネル並びにエレクトロルミネッセンス表示装置は、以上のように、本発明の一態様にかかるエレクトロルミネッセンス基板を備えていることで、上記したようにボトムエミッション型とした場合であっても、従来よりも製造にかかる工程数およびマスク枚数を削減することができる。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、有機または無機エレクトロルミネッセンス素子、キャパシタ部、およびこれらエレクトロルミネッセンス素子およびキャパシタ部にそれぞれ電気的に接続されたトランジスタを備えた、エレクトロルミネッセンス基板、エレクトロルミネッセンス表示パネル、並びにエレクトロルミネッセンス表示装置、およびそれらの製造方法に利用することができる。
　　１　　有機ＥＬ表示パネル（エレクトロルミネッセンス表示パネル）
　　２　　画素
　１０　　素子基板（エレクトロルミネッセンス基板）
　１１　　絶縁基板
　１２　　透明導電層
　１３　　金属層
　１４　　ゲート絶縁膜
　１５　　酸化物半導体層
　１５’　還元酸化物半導体層
　１６　　金属層
　１７　　保護膜
　１７ａ・１７ｂ　開口部
　１８　　導電層
　２０・３０　ＴＦＴ
　２１・３１　ゲート電極
　２１ａ・３１ａ　透明導電層
　２１ｂ・３１ｂ　金属層
　２２・３２　半導体層
　２３・３３　ソース電極
　２４・３４　ドレイン電極
　４０　　Ｃｓ部（キャパシタ部）
　４１　　下部電極
　４２　　上部電極
　５０　　有機ＥＬ素子（エレクトロルミネッセンス素子）
　５１　　画素電極（エレクトロルミネッセンス素子の下部電極）
　５２　　有機ＥＬ層（発光層）
　５３　　対向電極（エレクトロルミネッセンス素子の上部電極、電極）
　６１　　ゲート線
　６２　　ソース線
　６３　　駆動電源線
　７０　　対向基板
　８１　　シール材
　８２　　充填材
　８３　　電気配線端子
１００　　有機ＥＬ表示装置（エレクトロルミネッセンス装置）
１０１　　画素部
１０２　　回路部
１０３　　接続端子
２０１ａ・２０１ｂ　レジストパターン
２１１　　半導体層
２１２　　画素電極

Claims (16)

  1. 　ゲート絶縁膜上に、トランジスタの半導体層と、エレクトロルミネッセンス素子の下部電極と、キャパシタ部の上部電極とが設けられ、
    　上記半導体層、上記下部電極、および上記上部電極の上層に保護層が設けられ、
    　上記保護層は、上記下部電極と上記上部電極とを露出する開口部を有し、
    　上記半導体層が酸化物半導体層であり、
    　上記下部電極と上記上部電極とが、上記ゲート絶縁膜上に形成された酸化物半導体層を還元してなる、酸化物半導体層の還元電極であることを特徴とするエレクトロルミネッセンス基板。
  2. 　上記トランジスタのゲート電極が、透明導電層と金属層とを備え、
    　上記ゲート電極の透明導電層とキャパシタ部の下部電極とが、同一平面に同一の材料で形成されていることを特徴とする請求項１に記載のエレクトロルミネッセンス基板。
  3. 　上記キャパシタ部の上部電極上に、発光層を介して、上記エレクトロルミネッセンス素子の上部電極と同じ材料からなる電極が設けられていることを特徴とする請求項２に記載のエレクトロルミネッセンス基板。
  4. 　上記トランジスタのゲート電極および上記キャパシタ部の下部電極が、同一平面に同一の材料で形成された金属層からなることを特徴とする請求項１に記載のエレクトロルミネッセンス基板。
  5. 　上記エレクトロルミネッセンス素子の下部電極は、上記エレクトロルミネッセンス素子に接続されるトランジスタの半導体層と一体的に形成されていることを特徴とする請求項１～４の何れか１項に記載のエレクトロルミネッセンス基板。
  6. 　上記トランジスタが、上記半導体層上にソース電極およびドレイン電極が設けられたトップコンタクト構造を有し、上記エレクトロルミネッセンス素子の下部電極の上面端部に、上記エレクトロルミネッセンス素子に接続されるトランジスタのソース電極およびドレイン電極のうち一方の電極が接していることを特徴とする請求項１～５の何れか１項に記載のエレクトロルミネッセンス基板。
  7. 　上記トランジスタが、上記ゲート絶縁膜上に、ソース電極およびドレイン電極を覆うように上記半導体層が設けられたボトムコンタクト構造を有し、上記エレクトロルミネッセンス素子の下部電極が、上記エレクトロルミネッセンス素子に接続されるトランジスタのソース電極およびドレイン電極のうち一方の電極の側面に接していることを特徴とする請求項１～５の何れか１項に記載のエレクトロルミネッセンス基板。
  8. 　請求項１～７の何れか１項に記載のエレクトロルミネッセンス基板を備えていることを特徴とするエレクトロルミネッセンス表示パネル。
  9. 　請求項１～７の何れか１項に記載のエレクトロルミネッセンス基板を備えていることを特徴とするエレクトロルミネッセンス表示装置。
  10. 　ゲート絶縁膜上に酸化物半導体層を形成する工程と、
    　上記酸化物半導体層を、トランジスタの半導体層と、エレクトロルミネッセンス素子の下部電極と、キャパシタ部の上部電極とに対応したパターンにパターン化する工程と、
    　上記酸化物半導体層のパターンの上層に、上記下部電極および上記上部電極に対応する部分のパターンを露出させる開口部を有する保護膜を形成する工程と、
    　上記保護膜をマスクとして、上記酸化物半導体層のパターンのうち、上記エレクトロルミネッセンス素子の下部電極および上記キャパシタ部の上部電極に対応する部分のパターンを還元して、上記酸化物半導体層の還元電極からなる上記エレクトロルミネッセンス素子の下部電極とキャパシタ部の上部電極とを形成する工程とを備えていることを特徴とするエレクトロルミネッセンス基板の製造方法。
  11. 　上記ゲート絶縁膜上に酸化物半導体層を形成する工程の前に、
    　基板上に透明導電層と金属層とをこの順に積層する工程と、
    　上記金属層上にフォトレジストを形成し、ハーフトーン露光を行って、トランジスタのゲート電極の形成領域とキャパシタ部の下部電極の形成領域とに、キャパシタ部の下部電極の形成領域よりもトランジスタのゲート電極の形成領域の方が厚みが大きいフォトレジストのパターンを形成した後、アッシングおよびエッチングを行うことで、上記透明導電層と金属電極層とからなるゲート電極を形成するとともに、上記透明導電層からなる、キャパシタ部の下部電極を形成する工程と、
    　上記基板上に、上記ゲート電極および上記キャパシタ部の下部電極を覆うようにゲート絶縁膜を形成する工程とを備えていることを特徴とする請求項１０に記載のエレクトロルミネッセンス基板の製造方法。
  12. 　上記エレクトロルミネッセンス素子の下部電極および上記キャパシタ部の上部電極上に発光層を形成する工程と、
    　上記発光層上に透明導電膜を積層し、該透明導電膜をパターン化することにより、上記エレクトロルミネッセンス素子の上部電極として、上記発光層を介して上記エレクトロルミネッセンス素子の下部電極に対向する電極パターンを形成するとともに、上記発光層を介して上記キャパシタ部の上部電極に対向する電極パターンを形成する工程とをさらに備えていることを特徴とする請求項１１に記載のエレクトロルミネッセンス基板の製造方法。
  13. 　上記ゲート絶縁膜上に酸化物半導体層を形成する工程の前に、
    　基板上に金属層を形成する工程と、
    　上記金属層を、トランジスタのゲート電極と、キャパシタ部の下部電極とに対応したパターンにパターン化する工程と、
    　上記基板上に、上記ゲート電極および上記キャパシタ部の下部電極を覆うようにゲート絶縁膜を形成する工程とを備えていることを特徴とする請求項１０に記載のエレクトロルミネッセンス基板の製造方法。
  14. 　上記酸化物半導体層をパターン化する工程では、上記エレクトロルミネッセンス素子の下部電極に対応するパターンを、上記エレクトロルミネッセンス素子に接続されるトランジスタの半導体層に対応するパターンと一体的に形成するとともに、
    　上記保護膜を形成する工程の前に、
    　上記エレクトロルミネッセンス素子に接続されるトランジスタのソース電極およびドレイン電極のうち一方の電極を、上記酸化物半導体層のパターンのうち、上記エレクトロルミネッセンス素子の下部電極に対応する部分のパターンの端部を覆うように形成する工程を備えていることを特徴とする請求項１０～１３の何れか１項に記載のエレクトロルミネッセンス基板の製造方法。
  15. 　上記保護膜を形成する工程の前に、
    　上記酸化物半導体層のパターンのうち、上記トランジスタの半導体層に対応するパターン上に、ソース電極およびドレイン電極を、該ソース電極およびドレイン電極のうち一方の電極が、上記エレクトロルミネッセンス素子の下部電極に対応する部分のパターンの上面端部に接するようにパターン形成する工程を備えていることを特徴とする請求項１０～１３の何れか１項に記載のエレクトロルミネッセンス基板の製造方法。
  16. 　上記ゲート絶縁膜上に酸化物半導体層を形成する工程の前に、
    　上記ゲート絶縁膜上に、ソース電極およびドレイン電極をパターン形成する工程を備え、
    　上記ゲート絶縁膜上に酸化物半導体層を形成する工程では、上記ソース電極およびドレイン電極を覆うように上記ゲート絶縁膜上に上記酸化物半導体層を形成し、
    　上記酸化物半導体層をパターン化する工程では、上記エレクトロルミネッセンス素子の下部電極に対応するパターンを、上記エレクトロルミネッセンス素子に接続されるトランジスタの半導体層に対応するパターンと一体的に形成し、
    　上記保護膜を形成する工程では、平面視で、上記保護膜における、上記エレクトロルミネッセンス素子の下部電極に対応する部分のパターンを露出させる開口部の端部が、上記ソース電極およびドレイン電極のうち上記エレクトロルミネッセンス素子の下部電極に電気的に接続される電極の端部上に位置するように上記保護膜を形成することを特徴とする請求項１０～１３の何れか１項に記載のエレクトロルミネッセンス基板の製造方法。
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