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WO2014029150A1 - 一种半导体结构及其制造方法 - Google Patents

一种半导体结构及其制造方法 Download PDF

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WO2014029150A1
WO2014029150A1 PCT/CN2012/081511 CN2012081511W WO2014029150A1 WO 2014029150 A1 WO2014029150 A1 WO 2014029150A1 CN 2012081511 W CN2012081511 W CN 2012081511W WO 2014029150 A1 WO2014029150 A1 WO 2014029150A1
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WO
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source
stress
drain regions
semiconductor structure
block
Prior art date
Application number
PCT/CN2012/081511
Other languages
English (en)
French (fr)
Inventor
钟汇才
梁擎擎
赵超
罗军
Original Assignee
中国科学院微电子研究所
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Filing date
Publication date
Application filed by 中国科学院微电子研究所 filed Critical 中国科学院微电子研究所
Priority to US14/423,132 priority Critical patent/US20150221768A1/en
Publication of WO2014029150A1 publication Critical patent/WO2014029150A1/zh

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    • H10D64/254—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes extend entirely through the semiconductor bodies, e.g. via-holes for back side contacts

Definitions

  • the present invention relates to semiconductor fabrication techniques, and more particularly to a semiconductor structure and method of fabricating the same. Background technique
  • FIG. 1 is a schematic cross-sectional view of a semiconductor structure in the prior art: Providing a village substrate 100 having a gate stack, the gate stack including a gate dielectric layer 210, a metal gate 220, and a sidewall spacer 240; on the substrate 100, source/drain regions 110 are formed on both sides of the gate stack; a contact layer 111 is formed on the surface of the source/drain region 110 (eg, metal silicidation) An interlayer dielectric layer 300 is deposited to cover the source/drain regions 110 and the gate stack; the interlayer dielectric layer 300 is etched to expose the source/drain regions 110 to form contact holes 310 or contact trenches 310 (a) filling the contact hole 310 or the contact groove 310(a) with the contact metal 310 to form a hole-shaped contact plug (refer to FIG.
  • FIG. 1(a) is a hole according to FIG.
  • a schematic view of the semiconductor structure of the contact plug or a trench contact plug (refer to FIG. 1(b), FIG. 1(b) is a top plan view of the semiconductor structure with the trench contact plug shown in FIG. 1). Since the contact layer 112 exists between the contact plug and the source/drain region 110, it is advantageous to reduce the contact resistance of the source/drain region 110.
  • the prior art merely improves the performance of the semiconductor structure by forming a contact layer on the surface of the source/drain regions without further introducing stress to the channel to adjust and improve the performance of the semiconductor device. .
  • a method of fabricating a semiconductor structure comprising the steps of:
  • Another aspect of the present invention also provides a semiconductor structure including a substrate, a gate stack, a source/drain region, a contact layer, an interlayer dielectric layer, and a contact plug, wherein:
  • the gate stack is formed on the bottom of the village
  • the source/drain regions are formed in the bottom of the village, on both sides of the gate stack;
  • the contact layer is on a surface of the source/drain region
  • the interlayer dielectric layer covers the source/drain regions and the gate stack
  • the present invention has the following advantages:
  • FIG. 1 is a schematic cross-sectional view of a semiconductor structure in the prior art
  • FIG. 1(a) is a top plan view of a semiconductor structure having a via contact plug according to FIG. 1;
  • FIG. 1(b) is a semiconductor structure having a trench contact plug according to FIG.
  • FIG. 2 is a flow chart of a method of fabricating a semiconductor structure in accordance with the present invention.
  • 3 through 12 are schematic cross-sectional views showing stages of fabricating a semiconductor structure in accordance with the flow shown in FIG. 2, in accordance with one embodiment of the present invention.
  • FIGS. 3(a) through 12(a) are top plan views of various stages of the semiconductor structure illustrated in accordance with FIGS. 3 through 12.
  • first and second features are formed in direct contact
  • additional features formed between the first and second features.
  • the embodiment, such that the first and second features may not be in direct contact.
  • FIG. 2 is a flow chart of a method of fabricating a semiconductor structure in accordance with the present invention
  • FIGS. 3 through 12 are cross-sectional views showing stages of fabricating a semiconductor structure in accordance with the flow shown in FIG. 2, in accordance with an embodiment of the present invention
  • FIG. 3 (FIG. 3 a) to Figure 12(a) is a top plan view of various stages of the semiconductor structure illustrated in Figures 3-12.
  • the schematic cross-sectional view of the semiconductor structure shown in Figs. 3 to 12 is combined with the top view of the semiconductor structure shown in Figs. 3(a) to 12(a), which is advantageous for more clearly showing the semiconductor structures at various stages.
  • a method of forming a semiconductor structure in Fig. 2 will be specifically described with reference to Figs. 3 to 12 and Figs. 3(a) to 12(a). It is to be noted that the drawings of the embodiments of the present invention are for the purpose of illustration only
  • step S101 a village bottom 100 is first provided, a gate stack is formed on the village bottom 100, and then source/drain regions are formed in the village bottom 100. 110.
  • the substrate 100 includes a silicon substrate (e.g., a wafer).
  • the substrate 100 can include various doping configurations in accordance with design requirements known in the art (e.g., P-type substrate or N-type substrate).
  • the substrate 100 may include other basic semiconductors such as germanium.
  • the substrate 100 may comprise a compound semiconductor such as silicon carbide, gallium arsenide, indium arsenide or indium phosphide.
  • the substrate 100 may also be silicon-on-insulator (SOI).
  • SOI silicon-on-insulator
  • an isolation region, such as a shallow trench isolation (STI) structure 120 may be formed in the substrate 100 to electrically isolate the continuous semiconductor structure.
  • STI shallow trench isolation
  • the gate stack is formed over the substrate 100 and includes a gate dielectric layer 210 and a metal gate 220.
  • the gate dielectric layer 210 is first formed on the substrate 100.
  • the material of the gate dielectric layer 210 may be formed by silicon oxide, silicon nitride, or a combination thereof, or may be a high-k dielectric.
  • a metal gate is formed on the gate dielectric layer 210
  • the pole 220 may be formed by depositing one or a combination of TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTa x , NiTa x ; in particular, may be stacked in a gate by a deposition-etching process
  • Side walls 240 are formed on the sidewalls for separating the gate stacks.
  • the sidewall 240 can be made of silicon nitride, silicon oxide, silicon oxynitride, silicon carbide, combinations thereof, and/or other A suitable material is formed.
  • the side wall 240 may have a multi-layered structure.
  • the gate stack may include a gate dielectric layer and a dummy gate, wherein the dummy gate may be formed on the gate by depositing, for example, Poly-Si, Poly-SiGe, amorphous silicon, and/or oxide Above the dielectric layer. In a subsequent replacement gate process, the dummy gate is removed and a metal gate is formed.
  • the source/drain regions 110 may be formed by implanting P-type or N-type dopants or impurities into the substrate 100.
  • the source/drain regions 110 may be P-type doped.
  • SiGe for the NMOS, the source/drain regions 110 may be N-doped Si.
  • Source/drain regions 110 may be formed by methods including photolithography, ion implantation, diffusion, and/or other suitable processes. The semiconductor structure is then annealed to activate doping in source/drain regions 110, which may be formed by other suitable methods including rapid annealing, spike annealing, and the like.
  • the source/drain regions 110 may be elevated source/drain structures formed by selective growth, the top of the epitaxial portion being higher than the bottom of the gate stack (in this document, the bottom of the gate stack means The boundary between the gate stack and the village bottom 100).
  • the source/drain regions 110 are etched to form trenches.
  • the source/drain regions 110 may be etched by wet etching and/or dry etching to form hole-shaped trenches 111 having bottom portions and sidewalls.
  • the area of the source/drain region 110 after etching is exposed to be larger than that of the source/drain region 110 before etching, so that the area of the contact layer formed in the subsequent process can be increased, which is effective.
  • the contact resistance between the source/drain region 110 and the contact layer is reduced.
  • the wet etching process includes tetramethylammonium hydroxide (TMAH), potassium hydroxide (KOH) or other suitable etching solution; the dry etching process includes sulfur hexafluoride (SF 6 ), hydrogen bromide (HBr) ), hydrogen iodide (HI), chlorine, argon, helium and combinations thereof, and/or other suitable materials.
  • TMAH tetramethylammonium hydroxide
  • KOH potassium hydroxide
  • etching solution includes sulfur hexafluoride (SF 6 ), hydrogen bromide (HBr) ), hydrogen iodide (HI), chlorine, argon, helium and combinations thereof, and/or other suitable materials.
  • a plurality of linear grooves 111(a) may be formed in the source/drain regions 110 by using a self-assembling block copolymer, further increasing an exposed area of the source/drain regions 110, 5 and Figure 5 (a).
  • the step of forming a plurality of linear grooves 111 (a) in the source/drain regions 110 using the self-assembling block copolymer is as follows: First, a self-assembled block copolymer layer is formed on the substrate 100, the block copolymerization The layer includes two first block copolymer component A and second block copolymer component B which are not fused to each other; Next, the semiconductor structure is annealed to realize the first block copolymer component A and The micro-phase of the diblock copolymer component B is isolated to form a shape on the substrate 100 Forming a pattern layer having a plurality of linear structures as a hard mask; selectively removing the first block copolymer component A or the second block copolymer component B, and the unremoved block copolymer component will Forming a plurality of periodic concavo-convex patterns; then, selectively etching the substrate 100 with the concavo-convex pattern as a mask, forming a periodic linear groove 111
  • the block copolymer is preferably a linear diblock copolymer having the formula AB, which can be obtained from polystyrene-block-polymethyl methacrylate (PS-b-PMMA), polyethylene oxide-block -Polyisoprene (PEO-b-PI), Polyethylene oxide-block-polybutadiene (PEO-b-PBD), Polyethylene oxide-block-polystyrene (PEO- b-PS), polyethylene oxide-block-polymethyl methacrylate (PEO-b-PMMA), polyethylene oxide-block-polyethylethylene (PEO-b-PEE), poly Styrene-block-polyethoxylated pyridine (PS-b-PVP), polystyrene-block-polyisoprene (PS-b-PI), polystyrene-block-polybutadiene (PS-b-PBD), polystyrene-block-polyferrocene dimethyls
  • the trench is not limited to the above-described hole-shaped groove 111, and the periodic linear groove 111(a), and may be any other suitable shape, for example, FIG. 6 and FIG. 6 ( a) in the source /
  • a contact layer 112 is formed on the surface of the source/drain region 110 after etching.
  • the substrate 100 is a silicon substrate
  • the contact layer formed on the surface of the source/drain region 110 after etching is a metal silicide layer, which will be hereinafter referred to as a metal silicide layer. Indicates the contact layer.
  • a metal layer is deposited to cover the source/drain regions 110 having the hole-like trenches 111 and the gate stack; then the semiconductor structure is annealed to react the metal layer with the silicon of the source/drain regions 110. After the annealing, a metal silicide layer 112 is formed on the surface of the source/drain region 110; finally, the metal layer remaining in the metal silicide layer not participating in the reaction is removed by selective etching.
  • a stress-creating material layer is formed in the trench. Specifically, in order to form the stress-creating material layer 113 only in the stress-producing trench 111 formed in the trench of the source/drain region 110, the stress-creating material layer 113 is located in the Above the metal silicide layer 112.
  • the material of the stress-creating material layer 113 preferably has good electrical conductivity, such as a metal material capable of generating stress. Among them, different stress-generating material layers are formed depending on the type of semiconductor structure.
  • the stress-creating material layer preferably includes one of Ta, Zr or any combination thereof, which has good electrical conductivity and can apply compressive stress to the channel between the source and the drain. , improving the mobility of holes in the channel; for the N-type semiconductor substrate, the stress-creating material layer preferably includes one of Zr, Cr, Al or any combination thereof, which has good electrical conductivity and can A tensile stress is applied to the channel between the source and the drain to increase the mobility of electrons in the channel.
  • step S105 an interlayer dielectric layer 300 is deposited, and a contact plug is formed.
  • An interlayer dielectric layer 300 is deposited to cover the substrate 100 and the gate stack, wherein the interlayer dielectric layer 300 may be by chemical vapor deposition (CVD), high density plasma CVD, spin coating, and/or other suitable Process and other methods are formed.
  • the material of the interlayer dielectric layer 300 may include silicon oxide (USG), doped silicon oxide (such as fluorosilicate glass, borosilicate glass, phosphosilicate glass, borophosphosilicate glass), low-k dielectric material (such as black diamond). , coral, etc., or a combination thereof.
  • the interlayer dielectric layer 300 may have a multilayer structure.
  • the interlayer dielectric layer 300 is etched to expose the stress-creating material layer 113 to form a contact hole by, for example, photolithography, dry etching, or a wet etching process; then, in the contact hole
  • the contact metal 310 is filled to form a contact plug, and the bottom of the contact plug is electrically connected to the stress-creating material layer 113, wherein the contact metal may be a metal or an alloy such as W, Cu, TiAl, Al or the like.
  • the contact plug is subjected to a chemical mechanical polishing (CMP) planarization process such that the upper surface of the contact plug is flush with the upper surface of the metal gate 220 (in this document, the term "flush” It means that the height difference between the two is within the range allowed by the process error).
  • CMP chemical mechanical polishing
  • a plurality of linear trenches 111 (a) are formed after etching the source/drain regions 110.
  • the layer 113 (a) is electrically connected. The specific formation process will not be described here.
  • a metal silicide layer is formed on the surface of the source/drain region 110 after etching, since the exposed region of the source/drain region 110 after etching is larger than the source before etching / exposed area of the drain region 110, so that the contact area between the source/drain region 110 and the metal silicide layer can be effectively increased, thereby reducing the contact resistance between the source/drain region 110 and the metal silicide layer, thereby improving the The performance of semiconductor structures.
  • a stress generating material is filled in the trench formed by the etched source/drain region 110 to form a stress generating material layer, and a tensile stress or a compressive stress may be applied to the channel between the source and the drain to improve the channel load.
  • the mobility of the carriers thereby further improving the performance of the semiconductor structure.
  • the present invention further provides a semiconductor structure including a substrate 100, a gate stack, a source/drain region 110, a metal silicide layer 112, and an interlayer dielectric layer.
  • a contact plug wherein: the gate stack is formed on the substrate 100, and includes a gate dielectric layer 210 and a metal gate 220; the source/drain region 110 is formed in the village bottom 100, Located on both sides of the gate stack; the metal silicide layer 112 is located on a surface of the source/drain region 110; the interlayer dielectric layer 300 covers the source/drain region 110 and a gate stack; A hole-shaped trench 111 is formed in the drain region 110; a stress-generating material layer 113 is embedded in the hole-like trench 111 in the source/drain region 110 (refer to FIG.
  • the stress-creating material layer 113 preferably includes one of Ta, Zr or any combination thereof, which has good conductivity and can be directed to the source and the drain. Applying compressive stress between the channels to increase the channel
  • the mobility of holes for the N-type semiconductor substrate, the stress-creating material layer 113 preferably includes one of Zr, Cr, A1 or any combination thereof, which has both good conductivity and source-to-source A tensile stress is applied to the channel between the drains to increase the mobility of electrons in the channel.
  • the contact plug includes a contact metal 310 embedded in the interlayer dielectric layer 300, and the bottom of the contact plug is electrically connected to the stress-creating material layer 113.
  • the trenches in the source/drain regions 110 are not limited to the via-shaped trenches 111, but may also be a plurality of linear trenches 111(a) (refer to FIG. 8), the metal silicide layer 112(a) Formed on the surface of the plurality of linear grooves 111 (a), the stress-creating material layer 113 (a) is embedded in the plurality of linear grooves 111 (a) Referring to Figure 12 and Figure 12 (a). As shown, the plurality of linear trenches 111(a) have a larger surface area than the hole-shaped trenches 111, thereby further increasing the source/drain regions 110 and the metal silicide layer 112 (a).
  • the trenches in source/drain regions 110 may also be in any other suitable shape.
  • the source/drain regions 110 may be elevated source/drain structures formed by selective growth, the top of the epitaxial portion being higher than the bottom of the gate stack.

Landscapes

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Abstract

提供一种半导体结构及其制造方法，该方法包括以下步骤：提供一个衬底（100），在衬底（100）上形成栅堆叠，并在衬底（100）之中形成源/漏区（110）；刻蚀源/漏区（110），以形成沟槽（111）；在刻蚀后的源/漏区（110）的表面上形成接触层（112）；在沟槽（111）内形成应力产生材料层（113）；沉积层间介质层（300），并形成与应力产生材料相接触的接触塞。通过刻蚀源/漏区（110）形成沟槽（111），以增加源/漏区（110）暴露的区域，然后在源/漏区（110）的表面上形成接触层（112），并在沟槽（111）内填充应力产生材料，在有效地减小了源/漏区（110）与接触层（112）之间接触电阻的同时，还向沟道中引入了应力，改善了沟道中的载流子的迁移率，从而提高了半导体结构的性能。

Description

一种半导体结构及其制造方法
[0001]本申请要求了 2012年 8月 23 日提交的、 申请号为 201210304223.8、 发明名称为"一种半导体结构及其制造方法"的中国专利申请的优先权， 其全 部内容通过引用结合在本申请中。 技术领域
[0002]本发明涉及半导体制造技术，尤其涉及一种半导体结构及其制造方 法。 背景技术
[0003]在现有技术中， 常规半导体结构的制造方法如下（参考图 1 , 图 1 为现有技术中半导体结构的剖面示意图）： 提供一个具有栅堆叠的村底 100, 所述栅堆叠包括栅介质层 210、 金属栅极 220以及侧墙 240; 在村 底 100上、 栅堆叠两侧形成源 /漏区 110; 在所述源 /漏区 110的表面上形 成接触层 111(如金属硅化物层）；沉积层间介质层 300以覆盖所述源 /漏区 110以及栅堆叠； 刻蚀所述层间介质层 300至暴露所述源 /漏区 110以形 成接触孔 310或者接触沟 310(a); 在所述接触孔 310或者接触沟 310(a) 内填充接触金属 310, 形成孔状接触塞 (参考图 1(a) , 图 1(a)为根据图 1 示出的具有孔状接触塞的半导体结构的俯视示意图）或者沟状接触塞 (参 考图 1(b) ,图 1(b)为根据图 1示出的具有沟状接触塞的半导体结构的俯视 示意图）。 由于在接触塞与源 /漏区 110之间存在接触层 112 , 所以有利于 减小源 /漏区 110的接触电阻。
[0004]但是， 现有技术仅仅是通过在源 /漏区的表面上形成接触层以提高 半导体结构的性能， 而没有在此基础上进一步通过向沟道引入应力以调 整和提高半导体器件的性能。
[0005]因此， 如何既可以减小源 /漏区的接触电阻， 又可以向沟道中引入 应力， 改善沟道中载流子的迁移率， 从而进一步提高半导体结构的性能， 就成了亟待解决的问题。 发明内容
[0006]本发明的目的是提供一种半导体结构及其制造方法，不但利于减小 源 /漏区与接触层之间的接触电阻， 还可以提高沟道中的应力， 以改善沟 道中载流子的迁移率。
[0007]根据本发明的一个方面， 提供一种半导体结构的制造方法， 该方法 包括以下步骤：
a) 提供一个村底， 在所述村底上形成栅堆叠， 并在所述村底之中形成源 /漏 区；
b ) 刻蚀所述源 /漏区， 以形成沟槽；
c ) 在刻蚀后的所述源 /漏区的表面上形成接触层；
d ) 在所述沟槽内形成应力产生材料层；
e ) 沉积层间介质层， 并形成与所述应力产生材料相接触的接触塞。
[0008]本发明另一方面还提出一种半导体结构，包括村底、栅堆叠、源 /漏区、 接触层、 层间介质层以及接触塞， 其中：
[0009]所述栅堆叠形成于所述村底之上；
[0010]所述源 /漏区形成于所述村底之中、 位于所述栅堆叠两侧；
[0011]所述接触层位于所述源 /漏区的表面上；
[0012]所述层间介质层覆盖所述源 /漏区以及栅堆叠；
[0013]存在应力产生材料层，嵌于所述源 /漏区之中，且形成于所述接触层之 上； 以及
[0015]与现有技术相比， 本发明具有以下优点：
[0016]通过刻蚀源 /漏区形成沟槽， 以增加所述源 /漏区暴露的区域， 然后 在所述源 /漏区的表面上形成接触层，并在所述沟槽内填充应力产生材料， 在有效地减小了源 /漏区与接触层之间接触电阻的同时， 还向沟道中引入 了应力， 改善了沟道中载流子的迁移率， 从而提高了半导体结构的性能。 附图说明
[0017]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述， 本 发明的其它特征、 目的和优点将会变得更明显：
[0018]图 1为现有技术中半导体结构的剖面示意图；
[0019] 图 1(a)为根据图 1示出的具有孔状接触塞的半导体结构的俯视示意图； [0020] 图 1(b)为根据图 1示出的具有沟状接触塞的半导体结构的俯视示意图； [0021]图 2为根据本发明的半导体结构制造方法的流程图；
[0022]图 3至图 12为根据本发明的一个实施例按照图 2所示流程制造半 导体结构的各个阶段的剖面示意图。
[0023]图 3(a)至图 12(a)为根据图 3至图 12示出的半导体结构的各个阶段 的俯视示意图。
[0024]附图中相同或相似的附图标记代表相同或相似的部件。 具体实施方式
[0025]下面详细描述本发明的实施例， 所述实施例的示例在附图中示出， 其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类 似功能的元件。 下面通过参考附图描述的实施例是示例性的， 仅用于解 释本发明， 而不能解释为对本发明的限制。
[0026]下文的公开提供了许多不同的实施例或例子用来实现本发明的不 同结构。 为了筒化本发明的公开， 下文中对特定例子的部件和设置进行 描述。 当然， 它们仅仅为示例， 并且目的不在于限制本发明。 此外， 本 发明可以在不同例子中重复参考数字和 /或字母。 这种重复是为了筒化和 清楚的目的， 其本身不指示所讨论各种实施例和 /或设置之间的关系。 此 外， 本发明提供了的各种特定的工艺和材料的例子， 但是本领域普通技 术人员可以意识到其他工艺的可应用于性和 /或其他材料的使用。 另外， 以下描述的第一特征在第二特征之 "上"的结构可以包括第一和第二特征 形成为直接接触的实施例， 也可以包括另外的特征形成在第一和第二特 征之间的实施例， 这样第一和第二特征可能不是直接接触。 应当注意， 在附图中所图示的部件不一定按比例绘制。 本发明省略了对公知组件和 处理技术及工艺的描述以避免不必要地限制本发明。
[0027]图 2为根据本发明的半导体结构制造方法的流程图， 图 3至图 12 为根据本发明的一个实施例按照图 2 所示流程制造半导体结构的各个阶 段的剖面示意图， 图 3(a)至图 12(a)为根据图 3至图 12示出的半导体结构 的各个阶段的俯视示意图。 其中， 图 3至图 12所示的半导体结构的剖面 示意图与图 3(a)至图 12(a)所示的半导体结构的俯视示意图相结合， 利于 更加清晰地示出各个阶段的半导体结构。 下面， 将结合图 3至图 12、 以 及图 3(a)至图 12(a)对图 2中形成半导体结构的方法进行具体地描述。 需 要说明的是， 本发明实施例的附图仅是为了示意的目的， 因此没有必要 按比例绘制。
[0028]参考图 2、 图 3以及图 3(a), 在步骤 S101 中， 首先提供一个村底 100,在所述村底 100上形成栅堆叠，然后在村底 100中形成源 /漏区 110。
[0029]在本实施例中， 村底 100包括硅村底 (例如晶片）。 根据现有技术公 知的设计要求 (例如 P型村底或者 N型村底），所述村底 100可以包括各种 掺杂配置。 在其他实施例中， 村底 100 可以包括其他基本半导体， 例如 锗。 或者， 村底 100 可以包括化合物半导体， 例如碳化硅、 砷化镓、 砷 化铟或者磷化铟。 或者， 所述村底 100还可以为绝缘体上硅 (SOI)。 特别 地， 可以在村底 100中形成隔离区， 例如浅沟槽隔离（STI)结构 120, 以便 电隔离连续的半导体结构。
[0030]在形成源 /漏区 110之前， 还需形成栅堆叠。 所述栅堆叠形成于所 述村底 100之上， 其包括栅介质层 210以及金属栅极 220。 在形成所述栅 堆叠时， 首先在村底 100上形成所述栅介质层 210, 所述栅介质层 210的 材料可以是氧化硅、 氮化硅及其组合形成， 也可以是高 K介质， 例如， Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTiO、 HfZrO, A1203、 La203、 Zr02、 LaAlO 中的一种或其组合； 而后， 在所述栅介质层 210上形成金属栅极 220, 可以通过沉积 TaC、 TiN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax中的一种或其组合来形成； 特别地， 可以通过沉 积-刻蚀工艺在栅堆叠的侧壁上形成侧墙 240, 用于将栅堆叠隔开。 侧墙 240 可以由氮化硅、 氧化硅、 氮氧化硅、 碳化硅、 及其组合， 和 /或其他 合适的材料形成。 侧墙 240 可以具有多层结构。 在其他实施例中， 所述 栅堆叠可以包括栅介质层以及伪栅极， 其中伪栅极可以通过沉积例如 Poly-Si, Poly-SiGe、 非晶硅和 /或氧化物而形成于所述栅介质层之上。 在 后续的替代栅工艺中， 伪栅极被去除， 然后形成金属栅极。
[0031]接着， 源 /漏区 110可以通过向村底 100中注入 P型或者 N型掺杂 物或杂质而形成， 例如， 对于 PMOS来说， 源 /漏区 110可以是 P型掺杂 的 SiGe,对于 NMOS来说， 源 /漏区 110可以是 N掺杂的 Si。 源 /漏区 110 可以由包括光刻、 离子注入、 扩散和 /或其他合适工艺的方法形成。 然后， 对所述半导体结构进行退火， 以激活源 /漏区 110中的掺杂， 退火可以采 用包括快速退火、 尖峰退火等其他合适的方法形成。 在另一个实施例中， 源 /漏区 110可以是通过选择性生长所形成的提升的源 /漏极结构， 其外延 部分的顶部高于栅堆叠的底部（本文件内， 栅堆叠底部意指栅堆叠与村底 100的交界线）。
[0032]参考图 2、图 4以及图 4(a),在步骤 S102中，刻蚀所述源 /漏区 110, 以形成沟槽。 具体地， 可以通过湿法刻蚀和 /或干法刻蚀的方式， 刻蚀所 述源 /漏区 110以形成具有底部以及侧壁的孔状沟槽 111。 与未刻蚀前的 所述源 /漏区 110相比， 刻蚀后的所述源 /漏区 110所暴露的区域更大， 从 而可以增大后续工艺中所形成的接触层的面积， 有效地减小源 /漏区 110 与接触层之间的接触电阻。 湿法刻蚀工艺包括四甲基氢氧化铵 (TMAH)、 氢氧化钾 (KOH)或者其他合适刻蚀的溶液； 干法刻蚀工艺包括六氟化硫 (SF6)、 溴化氢 (HBr)、 碘化氢 (HI)、 氯、 氩、 氦及其组合， 和 /或其他合适 的材料。
[0033]优选地， 还可以利用自组装嵌段共聚物在所述源 /漏区 110形成多 条线状沟槽 111(a), 进一步增加所述源 /漏区 110的暴露区域， 参考图 5 以及图 5(a)。 利用自组装嵌段共聚物在所述源 /漏区 110形成多条线状沟 槽 111(a)的步骤如下： 首先在村底 100上形成自组装嵌段共聚物层， 所述 嵌段共聚物层包括两种彼此不能融合的第一嵌段共聚物组分 A和第二嵌 段共聚物组分 B; 接着， 对半导体结构进行退火， 以实现第一嵌段共聚物 组分 A和第二嵌段共聚物组分 B的微相隔离， 从而在所述村底 100上形 成具有多条线状结构的图案层作为硬掩膜； 选择性地去除第一嵌段共聚 物组分 A或第二嵌段共聚物组分 B , 未被去除的嵌段共聚物组分将构成 周期性的多条凹凸图案； 然后， 以所述凹凸图案为掩膜选择性地刻蚀村 底 100, 在所述源 /漏区 110内形成周期性的线状沟槽 111(a); 最后， 去除 作为掩膜的 凸图案。 其中， 嵌段共聚物优选是具有 A-B分子式的线性双 嵌段共聚物， 可以从聚苯乙烯 -嵌段 -聚甲基丙烯酸甲酯 (PS-b-PMMA)、 聚环 氧乙烷 -嵌段 -聚异戊二烯（PEO-b-PI)、 聚环氧乙烷-嵌段-聚丁二烯 (PEO-b-PBD), 聚环氧乙烷-嵌段-聚苯乙烯 (PEO-b-PS)、 聚环氧乙烷-嵌段-聚 甲基丙烯酸甲酯（PEO-b-PMMA)、 聚环氧乙烷 -嵌段 -聚乙基乙烯 (PEO-b-PEE)、 聚苯乙烯-嵌段-聚乙婦基吡啶 (PS-b-PVP)、 聚苯乙烯-嵌段-聚 异戊二烯 (PS-b-PI)、 聚苯乙烯-嵌段-聚丁二烯 (PS-b-PBD)、 聚苯乙烯-嵌段- 聚茂铁二甲基硅烷 (PS-b-PFS)、 聚丁二烯-嵌段-聚乙婦基吡啶 (PBD-b-PVP)和 聚异戊二烯-嵌段-聚甲基丙烯酸甲酯 (PI-b-PMMA)中进行选择。
[0034]在其他实施例中， 沟槽不限于上述孔状沟槽 111 , 以及周期性的线状 沟槽 111(a), 还可以为其他任何适合的形状， 比如， 图 6以及图 6(a)中随源 /
[0035]参考图 2、 图 7以及图 7(a), 在步骤 S103中， 在刻蚀后的所述源 / 漏区 110的表面上形成接触层 112。 其中， 在本实施例中， 村底 100为硅 村底， 在刻蚀后的所述源 /漏区 110的表面上形成的接触层为金属硅化物 层， 下文中将以金属硅化物层来表示接触层。
[0036]首先， 沉积一层金属层覆盖具有孔状沟槽 111的源 /漏区 110以及 栅堆叠； 接着对该半导体结构进行退火， 使所述金属层与源 /漏区 110的 硅发生反应； 退火后在源 /漏区 110的表面上形成金属硅化物层 112; 最 后， 通过选择性刻蚀的方式去除未参加反应形成金属硅化物层所残留的 金属层。
[0037]参考图 2、 图 9以及图 9(a), 在步骤 S104中， 在所述沟槽内形成 应力产生材料层。 具体地， 为了仅仅在源 /漏区 110的沟槽内形成应力产 沟槽 111内形成应力产生材料层 113 ,所述应力产生材料层 113位于所述 金属硅化物层 112之上。 所述应力产生材料层 113的材料优选具有良好 的导电性， 例如能够产生应力的金属材料。 其中， 根据半导体结构类型 的不同， 形成不同的应力产生材料层。 对于 P型的半导体结构， 所述应 力产生材料层优选包括 Ta、 Zr中的一种或者其任意组合， 既具有良好的 导电性， 又可以向源极和漏极之间的沟道施加压应力， 提高沟道中空穴 的迁移率； 对于 N型的半导体村底， 所述应力产生材料层优选包括 Zr、 Cr、 Al 中的一种或者其任意组合， 既具有良好的导电性， 又可以向源极 与漏极之间的沟道施加拉应力， 提高沟道中电子的迁移率。
[0038]参考图 2、 图 11以及图 11(a), 在步骤 S105 中， 沉积层间介质层 300, 并形成接触塞。
[0039]沉积层间介质层 300以覆盖村底 100以及栅堆叠， 其中， 所述层间 介质层 300可以通过化学气相沉淀 (CVD)、 高密度等离子体 CVD、 旋涂 和 /或其他合适的工艺等方法形成。 所述层间介质层 300的材料可以包括 氧化硅 (USG)、 掺杂的氧化硅 (如氟硅玻璃、 硼硅玻璃、 磷硅玻璃、 硼磷 硅玻璃）、 低 k电介质材料 (如黑钻石、 coral等）中的一种或其组合。 所述 层间介质层 300可以具有多层结构。
[0040]接着， 通过例如光刻、 干法刻蚀或湿法刻蚀工艺， 刻蚀所述层间介 质层 300至暴露应力产生材料层 113 以形成接触孔； 然后， 在所述接触 孔中填充接触金属 310 形成接触塞， 所述接触塞的底部与所述应力产生 材料层 113电连接， 其中， 所述接触金属可以是 W、 Cu、 TiAl、 Al等金 属或合金。
[0041]形成接触塞后， 对所述接触塞进行化学机械研磨（CMP)平坦化处 理， 使接触塞的上表面与金属栅极 220的上表面齐平（本文件内， 术语"齐 平"意指两者之间的高度差在工艺误差允许的范围内）。
[0042]参考图 8、 图 10、 图 12以及图 8(a)、 图 10(a)、 图 12(a), 对于刻 蚀源 /漏区 110后形成多条线性沟槽 111(a)的半导体结构， 采用与上述相 同的方法在所述多条线性沟槽 111(a)的表面上形成金属硅化物层 112(a), 然后在所述多条线性沟槽 111(a)内形成应力产生材料层 113(a), 最后， 沉 积层间介质层 300, 并形成接触塞， 所述接触塞的底部与所述应力产生材 料层 113(a)电连接。 具体形成过程在此不再赘述。
[0043]随后按照常规半导体制造工艺的步骤完成该半导体结构的制造。
[0044]在上述步骤完成后， 金属硅化物层形成于刻蚀后源 /漏区 110的表 面上， 由于刻蚀后的所述源 /漏区 110的暴露区域大于刻蚀前的所述源 /漏 区 110的暴露区域， 所以可以有效地增加源 /漏区 110与金属硅化物层之 间的接触面积， 从而减小源 /漏区 110与金属硅化物层之间的接触电阻， 提高该半导体结构的性能。 此外， 在刻蚀源 /漏区 110所形成的沟槽内填 充应力产生材料， 形成应力产生材料层， 可以向源极与漏极之间的沟道 施加拉应力或者压应力， 提高沟道中载流子的迁移率， 从而进一步改善 该半导体结构的性能。
[0045]参考图 11以及图 11(a) , 本发明还提供了一种半导体结构， 该半导 体结构包括村底 100、 栅堆叠、 源 /漏区 110、 金属硅化物层 112、 层间介 质层 300以及接触塞， 其中： 所述栅堆叠形成于所述村底 100之上， 其 包括栅介质层 210和金属栅极 220;所述源 /漏区 110形成于所述村底 100 之中、位于所述栅堆叠两侧；所述金属硅化物层 112位于所述源 /漏区 110 的表面上； 所述层间介质层 300覆盖所述源 /漏区 110以及栅堆叠； 所述 源 /漏区 110中形成孔状沟槽 111 ; 存在应力产生材料层 113 , 嵌于所述源 /漏区 110 中的孔状沟槽 111 内（参考图 7) , 且形成于所述金属硅化物层 112之上， 其中， 对于 P型的半导体村底， 所述应力产生材料层 113优选 包括 Ta、 Zr中的一种或者其任意组合， 既具有良好的导电性， 又可以向 源极和漏极之间的沟道施加压应力， 提高沟道中空穴的迁移率； 对于 N 型的半导体村底， 所述应力产生材料层 113优选包括 Zr、 Cr、 A1中的一 种或者其任意组合， 既具有良好的导电性， 又可以向源极与漏极之间的 沟道施加拉应力， 提高沟道中电子的迁移率。 所述接触塞包括嵌于所述 层间介质层 300内的接触金属 310 ,且所述接触塞底部与所述应力产生材 料层 113电连接。
[0046]优选地， 源 /漏区 110中的沟槽不限于孔状沟槽 111 , 还可以是多条 线状沟槽 l l l(a)(参考图 8), 金属硅化物层 112(a)形成于所述多条线状沟 槽 111(a)的表面上， 应力产生材料层 113(a)嵌于所述多条线状沟槽 111(a) 内， 参考图 12以及图 12(a)。 如图所示， 与孔状沟槽 111相比， 所述多条 线状沟槽 111(a)具有更大的表面积， 从而进一步增大了源 /漏区 110与金 属硅化物层 112(a)之间的接触面积， 有效地减小了源 /漏区 110与金属硅 化物层 112(a)之间的接触电阻，提高该半导体结构的性能。在其他实施例 中， 源 /漏区 110中的沟槽也可以为其他任何适合的形状。
[0047]可选地， 源 /漏区 110可以是通过选择性生长所形成的提升的源 /漏 极结构， 其外延部分的顶部高于栅堆叠的底部。
[0048]其中， 对半导体结构各实施例中各部分的结构组成、材料及形成方 法等均可与前述半导体结构形成方法实施例中描述的相同， 不再赘述。 虽然关于示例实施例及其优点已经详细说明， 应当理解在不脱离本发明 的精神和所附权利要求限定的保护范围的情况下， 可以对这些实施例进 行各种变化、 替换和修改。 对于其他例子， 本领域的普通技术人员应当 容易理解在保持本发明保护范围内的同时， 工艺步骤的次序可以变化。
[0049]此外，本发明的应用范围不局限于说明书中描述的特定实施例的工 艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开内容， 作为本领域的普通技术人员将容易地理解， 对于目前已存在或者以后即 将开发出的工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 其中它 们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的 结果， 依照本发明可以对它们进行应用。 因此， 本发明所附权利要求旨 在将这些工艺、 机构、 制造、 物质组成、 手段、 方法或步骤包含在其保 护范围内。

Claims

权 利 要 求
1.一种半导体结构的制造方法， 该方法包括以下步骤：
a)提供一个村底 (100), 在所述村底 (100)上形成栅堆叠， 并在所述村底 ( 100 )之中形成源 /漏区（110);
b) 刻蚀所述源 /漏区（110), 以形成沟槽；
c) 在刻蚀后的所述源 /漏区（110)的表面上形成接触层 (112);
d)在所述沟槽内形成应力产生材料层（113 ) ；
e) 沉积层间介质层 (300), 并形成与所述应力产生材料相接触的接触塞。
2.根据权利要求 1所述的制造方法， 其中：
所述沟槽包括孔状沟槽 (111)或者多条线状沟槽 (l l l(a))。
3.根据权利要求 2所述的制造方法， 其中：
通过自组装嵌段共聚物作为硬掩膜在所述源 /漏区（110)之上形成多条线 状图案层；
以所述图案层为掩膜刻蚀所述源 /漏区（110)形成所述多条线状沟槽 (l l l(a))。
4.根据权利要求 1所述的制造方法， 其中：
5.根据权利要求 1或 4所述的制造方法， 其中：
所述应力产生材料层包括在 N型半导体村底中采用的产生拉应力的导 电材料或者在 P型半导体村底中采用的产生压应力的导电材料。
6.根据权利要求 5所述的制造方法， 其中：
所述拉应力产生材料包括 Zr、 Cr、 A1中的一种或者任意组合。
7.根据权利要求 5所述的制造方法， 其中：
所述压应力产生材料包括 Ta、 Zr中的一种或者任意组合。
8.根据权利要求 1所述的制造方法， 其中所述源 /漏区（110)为提升的源 / 漏区。
9.根据权利要求 3所述的制造方法，其中自组装嵌段共聚物的材料选自 聚苯乙烯 -嵌段 -聚甲基丙烯酸甲酯 (PS-b-PMMA)、 聚环氧乙烷-嵌段-聚异戊 二烯 (PEO-b-PI)、聚环氧乙烷-嵌段-聚丁二烯 (PEO-b-PBD)、聚环氧乙烷 -嵌段 -聚苯乙烯 (PEO-b-PS)、聚环氧乙烷-嵌段-聚甲基丙烯酸甲酯 (PEO-b-PMMA)、 聚环氧乙烷 -嵌段 -聚乙基乙烯 （PEO-b-PEE)、 聚苯乙烯-嵌段-聚乙烯基吡啶 (PS-b-PVP), 聚苯乙烯 -嵌段 -聚异戊二烯 (PS-b-PI)、 聚苯乙烯-嵌段-聚丁二烯 (PS-b-PBD), 聚苯乙烯-嵌段-聚茂铁二甲基硅烷 (PS-b-PFS)、 聚丁二烯-嵌段- 聚乙烯基吡啶 (PBD-b-PVP)和聚异戊二烯 -嵌段 -聚甲基丙烯酸甲酯 (PI-b-PMMA)之一或其组合。
10. 一种半导体结构， 该半导体结构包括村底 (100)、 栅堆叠、 源 /漏区 (110)、 接触层 (112)、 层间介质层 (300)以及接触塞， 其中， 所述栅堆叠形成 于所述村底 (100)之上， 所述源 /漏区（110)形成于所述村底 (100)之中、 位于所 述栅堆叠两侧， 所述接触层 (112)位于所述源 /漏区（110)的表面上， 所述层间 介质层 (300)覆盖所述源 /漏区（110)以及栅堆叠， 其特征在于：
存在应力产生材料层（113 ) , 嵌于所述源 /漏区（110)之中， 且形成于所 述接触层 (112)之上； 以及所述接触塞嵌于所述层间介质层 (300)内并与所述 应力产生材料层电连接。
11. 根据权利要求 10所述的半导体结构， 其中：
所述应力产生材料层（310 )嵌于所述源 /漏区（110)中的沟槽内， 所述沟 槽包括孔状沟槽 (111)或者多条线状沟槽 (11 l(a))。
12. 根据权利要求 10所述的半导体结构， 其中：
所述应力产生材料层包括在 N型半导体村底中采用的产生拉应力的导 电材料或者在 P型半导体村底中采用的产生压应力的导电材料。
13. 根据权利要求 12所述的半导体结构， 其中：
所述拉应力产生材料包括 Zr、 Cr、 A1中的一种或者任意组合。
14. 根据权利要求 12所述的半导体结构， 其中：
所述压应力产生材料包括 Ta、 Zr中的一种或者任意组合。
15. 根据权利要求 10所述的半导体结构， 其中所述源 /漏区（110)为提升 的源 /漏区。
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