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WO2013088704A1 - 抵抗変化素子の駆動方法及び不揮発性記憶装置 - Google Patents

抵抗変化素子の駆動方法及び不揮発性記憶装置 Download PDF

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WO2013088704A1
WO2013088704A1 PCT/JP2012/007912 JP2012007912W WO2013088704A1 WO 2013088704 A1 WO2013088704 A1 WO 2013088704A1 JP 2012007912 W JP2012007912 W JP 2012007912W WO 2013088704 A1 WO2013088704 A1 WO 2013088704A1
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WO
WIPO (PCT)
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voltage pulse
electrode
metal oxide
resistance value
resistance
Prior art date
Application number
PCT/JP2012/007912
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English (en)
French (fr)
Inventor
村岡　俊作
三谷　覚
高木　剛
幸治 片山
Original Assignee
パナソニック株式会社
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Filing date
Publication date
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Priority to JP2013512894A priority patent/JP5312709B1/ja
Priority to US13/983,017 priority patent/US9390797B2/en
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Definitions

  • the present invention relates to a method of driving a resistance change element whose resistance value changes according to an applied electric pulse, and a nonvolatile memory device that implements the method.
  • perovskite materials eg, Pr (1-x) Ca x MnO 3 [PCMO], LaSrMnO 3 [LSMO], GdBaCo x O y [GBCO] Etc.
  • PCMO Pr (1-x) Ca x MnO 3
  • LSMO LaSrMnO 3
  • GdBaCo x O y [GBCO] Etc. has been proposed (see Patent Document 1).
  • This technique is designed to store data by applying a voltage pulse (wave voltage with short duration) of different polarity to a perovskite material to increase or decrease its resistance value, and to correspond the data to a changing resistance value. Is.
  • transition metal oxides NiO, V 2 O, ZnO, Nb 2 O 5 , TiO 2 , WO 3
  • a nonvolatile variable resistance element that utilizes the fact that the resistance value of the transition metal oxide film changes by applying a voltage pulse having a different pulse width to the CoO film (see Patent Document 2).
  • a configuration in which cross-point type memory arrays using diodes are stacked is also realized.
  • the present invention has been made in view of such circumstances, and a main object of the present invention is to provide a method of driving a resistance change element capable of stably changing the resistance of the resistance change element, and a nonvolatile memory device that implements the method. It is to provide.
  • a driving method of a variable resistance element includes a first electrode, a second electrode, and the first electrode and the second electrode,
  • the driving method of driving a resistance change element including a metal oxide layer whose resistance value changes according to a voltage pulse applied between one electrode and the second electrode the metal oxide layer includes the first electrode.
  • a polar initial voltage pulse between the first electrode and the second electrode By applying a polar initial voltage pulse between the first electrode and the second electrode, the resistance value of the metal oxide layer is changed from the initial resistance value of the metal oxide layer to another resistance value.
  • the resistance change element driving method includes a first electrode, a second electrode, and the first electrode and the second electrode interposed between the first electrode and the second electrode.
  • a driving method for driving a resistance change element including a metal oxide layer whose resistance value changes according to a voltage pulse applied between the first and second electrodes, the metal oxide layer is connected to the first electrode.
  • a writing process in which the resistance state of the metal oxide layer is changed from high to low by applying the voltage between the first electrode and the second electrode to a writing state, and a second polarity different from the first polarity
  • the erase voltage pulse is applied between the first electrode and the second electrode.
  • the resistance value in the initial state of the metal oxide layer is R0
  • the resistance value in the write state is RL
  • the resistance value in the erased state is RH
  • the first resistance value is R1
  • the second resistance value is R2.
  • the maximum current flowing through the metal oxide layer is IbRH
  • the maximum current flowing through the metal oxide layer when the second initial voltage pulse is applied is IbRL
  • the maximum value of current is IRL and the maximum value of current flowing through the metal oxide when the erase voltage pulse is applied is IRH, R0> R1 ⁇ RH> R2 ⁇ RL, and
  • the resistance change element driving method of the present invention it is possible to stably change the resistance of the resistance change element.
  • the nonvolatile memory device of the present invention that implements this driving method, a memory device that can operate stably can be realized.
  • FIG. 1 is a schematic diagram illustrating an example of the configuration of the variable resistance element according to the first embodiment.
  • FIG. 2 is a flowchart showing the operation of the variable resistance element according to the first embodiment.
  • FIG. 3 is a diagram illustrating an example of a configuration of a circuit that operates the resistance change element according to the first embodiment and an operation example when data is written to the resistance change element.
  • FIG. 4A shows resistance values of the metal oxide layer in the initial process performed before data is written (writing process) and erased (erasing process) and before the first writing in the variable resistance element of Embodiment 1. It is a figure which shows the change of.
  • FIG. 4B shows the metal oxidation in the initial process performed before data is written (writing process) and erased (erasing process) in the variable resistance element according to the first modification of the first embodiment, and before the first writing. It is a figure which shows the change of the resistance value of a physical layer.
  • FIG. 5 is a diagram illustrating an example of a configuration of a circuit that operates the resistance change element according to the first embodiment and an operation example in the case of reading data written in the resistance change element.
  • FIG. 6 is a diagram illustrating a relationship between a current value of a current flowing through a path including the variable resistance element according to Embodiment 1 and a resistance value of a metal oxide layer when data is read.
  • FIG. 5 is a diagram illustrating an example of a configuration of a circuit that operates the resistance change element according to the first embodiment and an operation example in the case of reading data written in the resistance change element.
  • FIG. 6 is a diagram illustrating a relationship between a current value of a current flowing through a path
  • FIG. 7 is a graph showing a change in the resistance value of the metal oxide layer when the voltage value of the voltage pulse applied to the variable resistance element according to Embodiment 1 is changed.
  • FIG. 8 is a graph for explaining the concept of the resistance variation rate.
  • FIG. 9A is a table showing the evaluation of the resistance fluctuation rate.
  • FIG. 9B is a graph showing the evaluation of the resistance fluctuation rate.
  • FIG. 10A is a graph showing the relationship between the resistance fluctuation rate and the set RL current value.
  • FIG. 10B is a graph showing the relationship between the resistance fluctuation rate and the set RL current value.
  • FIG. 11 is a table showing the evaluation of the resistance fluctuation rate.
  • FIG. 12A is a graph showing the relationship between the resistance variation rate and the set RL current value.
  • FIG. 12B is a graph showing the relationship between the resistance fluctuation rate and the set RL current value.
  • FIG. 12C is a graph showing the relationship between the resistance fluctuation rate and the set RL current value.
  • FIG. 12D is a graph showing the relationship between the resistance variation rate and the set RL current value.
  • FIG. 13 is a block diagram illustrating an example of a configuration of the nonvolatile memory device according to the second embodiment.
  • FIG. 14 is a block diagram illustrating an example of a configuration of the nonvolatile memory device according to the third embodiment.
  • FIG. 15 shows the resistance value of the metal oxide layer in the initial process performed before data is written (writing process) and erased (erasing process) and before the first writing in the variable resistance element according to the fourth embodiment.
  • FIG. 16A is a diagram showing evaluation of the resistance variation rate.
  • FIG. 16B is a diagram illustrating evaluation of the resistance variation rate.
  • FIG. 17A is a graph showing the relationship between the resistance variation rate and the set RL current value.
  • FIG. 17B is a graph showing the relationship between the resistance fluctuation rate and the set RL current value.
  • FIG. 18 is a diagram showing the evaluation of the resistance fluctuation rate.
  • FIG. 19A is a graph showing the relationship between the resistance fluctuation rate and the set RL current value.
  • FIG. 19B is a graph showing the relationship between the resistance fluctuation rate and the set RL current value.
  • FIG. 19C is a graph showing the relationship between the resistance fluctuation rate and the set RL current value.
  • FIG. 19D is a graph showing the relationship between the resistance fluctuation rate and the set RL current value.
  • the present inventor has found that the absolute value of the current flowing through the metal oxide layer when the write voltage pulse is applied is the initial voltage pulse that lowers the resistance of the variable resistance element. It has been found that the fluctuation of the resistance of the resistance change element is suppressed by making the current flowing through the metal oxide layer more than the absolute value when applied. Further, by making the absolute value of the voltage value of the initial voltage pulse that lowers the resistance of the variable resistance element larger than the absolute value of the voltage value of the write voltage pulse, it is possible to suppress fluctuations in the resistance of the variable resistance element. I found it. The details of the findings will be described below together with the embodiment as appropriate.
  • the voltage pulse applied between the first electrode and the second electrode is interposed between the first electrode, the second electrode, and the first electrode and the second electrode.
  • the metal oxide layer is connected to a first oxide region connected to the first electrode and to the second electrode.
  • an initial voltage pulse having a first polarity is applied between the first electrode and the second electrode, whereby the resistance value of the metal oxide layer is reduced.
  • An initial process of changing from a resistance value in the initial state to another resistance value the resistance value in the initial state of the metal oxide layer is R0, the resistance value in the write state is RL, the resistance value in the erased state is RH, The other resistance value is R2, the maximum value of the current flowing through the metal oxide layer when applying the initial voltage pulse is IbRL, the maximum value of the current flowing through the metal oxide when applying the write voltage pulse is IRL, and the metal oxide is applied when applying the erase voltage pulse
  • the maximum value of the current flowing through the object is IRH, R0>RH> R2 ⁇ RL, and
  • the voltage pulse applied between the first electrode and the second electrode is interposed between the first electrode, the second electrode, and the first electrode and the second electrode.
  • the metal oxide layer is connected to a first oxide region connected to the first electrode and to the second electrode.
  • a writing process in which the resistance state of the metal oxide layer is changed from high to low to make a writing state, and an erasing voltage pulse having a second polarity different from the first polarity is applied between the first electrode and the second electrode.
  • a first initial voltage pulse having a second polarity is applied between the first electrode and the second electrode, thereby initializing the resistance value of the metal oxide layer.
  • the resistance value of the metal oxide layer is changed to the first resistance value by applying a second initial voltage pulse having the first polarity between the first electrode and the second electrode.
  • An initial process of changing the resistance value from the first resistance value to the second resistance value wherein the resistance value in the initial state of the metal oxide layer is R0, the resistance value in the write state is RL, the resistance value in the erased state is RH, The resistance value of 1 is R1, the second resistance value is R2, the maximum value of the current flowing through the metal oxide layer when the first initial voltage pulse is applied is IbRH, and the metal oxide layer is set when the second initial voltage pulse is applied.
  • the maximum value of the flowing current is IbRL, the write voltage R0> R1 ⁇ RH> R2 ⁇ RL, where IRL is the maximum value of the current flowing through the metal oxide at the time of application of IRS, and IRH is the maximum value of current flowing through the metal oxide at the time of applying the erase voltage pulse, and
  • may be satisfied.
  • the maximum value IRL of the current flowing through the metal oxide layer when the write voltage pulse is applied may satisfy
  • the metal oxide may be any one of tantalum oxide, hafnium oxide, and zirconium oxide.
  • the first oxide region includes an oxide having a composition represented by TaO x (where 0.8 ⁇ x ⁇ 1.9), and the second oxide region is An oxide having a composition represented by TaO y (where 2.1 ⁇ y ⁇ 2.5) may be included.
  • the maximum value of the current flowing through the metal oxide layer is increased when the writing voltage pulse is applied as compared with the previous writing process. Also good.
  • the above driving method further includes a verification process for verifying the resistance state of the metal oxide after the writing process, and executing the writing process again when the writing state is not realized as a result of the verification, and the verification process includes a plurality of verification processes.
  • the maximum value of the current flowing through the metal oxide layer may be increased when the write voltage pulse is applied, compared to the case of the previous writing process.
  • the nonvolatile memory device includes a first electrode, a second electrode, and a voltage pulse that is interposed between the first electrode and the second electrode and applied between the first electrode and the second electrode.
  • a resistance change element including a metal oxide layer whose resistance value changes, and a voltage pulse application circuit that applies a predetermined voltage pulse to the resistance change element, wherein the metal oxide layer is connected to the first electrode. 1 oxide region and a second oxide region connected to the second electrode and having a higher oxygen content than the first oxide region, and the voltage pulse application circuit has the first polarity Is applied between the first electrode and the second electrode to change the resistance state of the metal oxide layer from high to low to make the write state, and erase the second polarity different from the first polarity.
  • Application of a voltage pulse between the first electrode and the second electrode causes the metal acid
  • the resistance value of the oxide layer is changed from the resistance value in the initial state of the metal oxide layer to another resistance value.
  • the resistance value in the initial state of the metal oxide layer is R0, and the resistance value in the writing state is RL.
  • the resistance value in the erased state is RH
  • the other resistance value is R2
  • the maximum value of the current flowing through the metal oxide layer when applying the initial voltage pulse is IbRL
  • the maximum value of the current flowing through the metal oxide when applying the write voltage pulse is When the maximum value of the current flowing through the metal oxide when IRL and erasing voltage pulse are applied is IRH, R0> RH> R2 ⁇ RL, and
  • the nonvolatile memory device includes a first electrode, a second electrode, and a voltage pulse that is interposed between the first electrode and the second electrode and applied between the first electrode and the second electrode.
  • a resistance change element including a metal oxide layer whose resistance value changes, and a voltage pulse application circuit that applies a predetermined voltage pulse to the resistance change element, wherein the metal oxide layer is connected to the first electrode. 1 oxide region and a second oxide region connected to the second electrode and having a higher oxygen content than the first oxide region, and the voltage pulse application circuit has the first polarity Is applied between the first electrode and the second electrode to change the resistance state of the metal oxide layer from high to low to make the write state, and erase the second polarity different from the first polarity.
  • a voltage pulse between the first electrode and the second electrode causes the metal acid
  • the resistance state of the physical layer is changed from low to high to be in the erased state, and a first initial voltage pulse having the second polarity is applied between the first electrode and the second electrode before the first writing process.
  • a second initial voltage pulse having the first polarity is then applied between the first electrode and the second electrode. Is configured to change the resistance value of the metal oxide layer from the first resistance value to the second resistance value.
  • the resistance value in the initial state of the metal oxide layer is R0
  • the resistance value in the writing state is RL
  • the erasing is performed.
  • the resistance value in the state is RH
  • the first resistance value is R1
  • the second resistance value is R2
  • the maximum value of the current flowing through the metal oxide layer when the first initial voltage pulse is applied is IbRH
  • the second initial voltage Maximum current flowing through the metal oxide layer when a pulse is applied Rb> R1 ⁇ RH> R2 ⁇ RL
  • IbRL is the maximum current flowing through the metal oxide when the write voltage pulse is applied
  • IRL is the maximum current flowing through the metal oxide when the erase voltage pulse is applied
  • may be satisfied.
  • the maximum value IRL of the current flowing through the metal oxide layer when the write voltage pulse is applied may satisfy
  • the metal oxide may be any one of tantalum oxide, hafnium oxide, and zirconium oxide.
  • the first oxide region includes an oxide having a composition represented by TaO x (where 0.8 ⁇ x ⁇ 1.9), and the second oxide region May contain an oxide having a composition represented by TaO y (where 2.1 ⁇ y ⁇ 2.5).
  • the voltage pulse application circuit when the voltage pulse application circuit applies a write voltage pulse after repeatedly applying the write voltage pulse, the current flowing through the metal oxide layer when the write voltage pulse already applied is applied. It may be configured to apply a write voltage pulse in which a current higher than the maximum value flows.
  • the nonvolatile memory device further includes verification means for verifying the resistance state of the metal oxide after the write voltage pulse is applied, and the voltage pulse application circuit has not realized the write state as a result of verification by the verification means.
  • verification means for verifying the resistance state of the metal oxide after the write voltage pulse is applied, and the voltage pulse application circuit has not realized the write state as a result of verification by the verification means.
  • the write voltage pulse is applied again, and when the write voltage pulse is applied after the re-application is performed a plurality of times, the metal at the time of applying the write voltage pulse already applied is configured.
  • the write voltage pulse may be applied so that a current having a value higher than the maximum value of the current flowing through the oxide layer flows.
  • the nonvolatile memory device may further include a current control element electrically connected to the first electrode or the second electrode.
  • the current control element may be a transistor or a diode.
  • FIG. 1 is a schematic diagram showing an example of the configuration of the variable resistance element according to the first embodiment.
  • the resistance change element 10 of the present embodiment includes a substrate 1, a first electrode 2 formed on the substrate 1, and a metal oxide layer formed on the first electrode 2. 3 and a second electrode 4 formed on the metal oxide layer 3. The first electrode 2 and the second electrode 4 are electrically connected to the metal oxide layer 3.
  • the first electrode 2 may be the same size as the second electrode 4, and the electrodes 2, 4 and the metal oxide layer 3 may be arranged upside down or horizontally. Also good.
  • the substrate 1 is composed of a silicon substrate on which circuit elements such as transistors are formed.
  • the first electrode 2 and the second electrode 4 are, for example, one of Au (gold), Pt (platinum), Ir (iridium), Cu (copper), W (tungsten), and TaN (tantalum nitride). Consists of one or more materials.
  • the metal oxide layer 3 is configured by laminating a first tantalum oxide layer 3a and a second tantalum oxide layer 3b.
  • the oxygen content of the second tantalum oxide layer 3b is higher than the oxygen content of the first tantalum oxide layer 3a.
  • the composition of the first tantalum oxide layer 3a is TaO x , 0 ⁇ x ⁇ 2.5, and when the composition of the second tantalum oxide layer 3b is TaO y , x ⁇ y I just need it. Further, when 0.8 ⁇ x ⁇ 1.9 and 2.1 ⁇ y ⁇ 2.5, the resistance value of the metal oxide layer 3 can be stably changed at high speed. It was. Therefore, x and y may be within the above ranges.
  • the thickness of the metal oxide layer 3 is 1 ⁇ m or less, a change in resistance value is recognized, but it may be 200 nm or less. In such a configuration, when photolithography and etching are used as the patterning process, it is easy to process, and the voltage value of the voltage pulse necessary for changing the resistance value of the metal oxide layer 3 can be lowered. On the other hand, the thickness of the metal oxide layer 3 may be at least 5 nm or more from the viewpoint of more surely avoiding breakdown (dielectric breakdown) during voltage pulse application.
  • the thickness of the second tantalum oxide layer 3b may be about 1 nm or more and 8 nm or less from the viewpoint of reducing the possibility that the initial resistance value becomes too high and obtaining a stable resistance change.
  • the first electrode 2 and the second electrode 4 are electrically connected to different terminals of the power supply 5.
  • the resistance change element 10 may be electrically connected to the power source 5 via the protective resistor 6.
  • the power supply 5 can apply an electrical pulse (voltage pulse) having a predetermined polarity, voltage, and time width to the resistance change element 10 as an electrical pulse application device for driving the resistance change element 10. It is configured.
  • the protective resistor 6 is for preventing the resistance change element from being destroyed by an overcurrent.
  • the resistance value is, for example, 4.5 k ⁇ .
  • the voltage pulse is applied between the first terminal 7 and the second terminal 8.
  • the voltage of the voltage pulse applied between the terminals is specified by the potential of the second terminal 8 with respect to the first terminal 7. At this time, the polarity of the current when a positive voltage is applied to the second terminal 8 is positive.
  • the first electrode 2 having a thickness of 0.2 ⁇ m is formed on the substrate 1 by sputtering. Thereafter, a tantalum oxide layer is formed on the first electrode 2 by a so-called reactive sputtering method in which a Ta target is sputtered in argon gas and oxygen gas.
  • the oxygen content in the tantalum oxide layer can be easily adjusted by changing the flow ratio of oxygen gas to argon gas.
  • the substrate temperature can be set to room temperature without any particular heating.
  • the outermost surface of the tantalum oxide layer formed as described above is oxidized to modify its surface.
  • a layer having a higher oxygen content is formed by a sputtering method using a tantalum oxide (for example, Ta 2 O 5) target having a high concentration of oxygen.
  • a region (second region) having a higher oxygen content than the region (first region) where the tantalum oxide layer was not oxidized is formed on the surface of the tantalum oxide layer formed earlier.
  • first region and second region correspond to the first tantalum oxide layer 3a and the second tantalum oxide layer 3b, respectively, and the first tantalum oxide layer 3a and the second tantalum oxide formed in this way.
  • the metal oxide layer 3 is constituted by the layer 3b.
  • variable resistance element 10 is obtained by forming the second electrode 4 having a thickness of 0.2 ⁇ m on the metal oxide layer 3 formed as described above by a sputtering method.
  • size and shape of the 1st electrode 2, the 2nd electrode 4, and the metal oxide layer 3 can be adjusted with a photomask and photolithography.
  • the size of the second electrode 4 and the metal oxide layer 3 is 0.5 ⁇ m ⁇ 0.5 ⁇ m (area 0.25 ⁇ m 2 ), and the first electrode 2 and the metal oxide layer 3 are in contact with each other.
  • a case where the resistance value of the metal oxide layer 3 is at a predetermined high value (for example, 300 k ⁇ ) is referred to as a high resistance state
  • a case where the resistance value is also at a predetermined low value (for example, 12 k ⁇ ) is referred to as a low resistance state.
  • a write voltage pulse which is a negative voltage pulse
  • the resistance value of the metal oxide layer 3 is reduced, and the metal oxide layer 3 Changes from a high resistance state to a low resistance state.
  • this is referred to as a writing process.
  • an erasing voltage pulse which is a positive voltage pulse
  • the resistance value of the metal oxide layer 3 increases, and the metal oxide Layer 3 changes from a low resistance state to a high resistance state.
  • this is referred to as an erasing process.
  • the metal oxide layer 3 Layer 3 remains low resistance.
  • the metal oxide layer 3 is in a high resistance state, even if a positive voltage pulse having the same polarity as the erase voltage pulse is applied between the first terminal 7 and the second terminal 8, The oxide layer 3 remains unchanged in a high resistance state.
  • the resistance value of the metal oxide layer 3 is the initial resistance value (a value higher than the resistance value in the “high resistance state” here), as described later, the positive polarity having the same polarity as the erase voltage pulse By applying the voltage pulse between both terminals, the resistance value is decreased.
  • the resistance change element 10 operates by repeating the above writing process and erasing process. In some cases, so-called overwrite (overwriting) in which the same writing process or erasing process is continuously performed may be performed.
  • an initial process is executed before the first writing process.
  • the initial process is a process for realizing a stable resistance changing operation in the subsequent writing process and erasing process.
  • the resistance change element 10 immediately after manufacture has an initial resistance value higher than the high resistance state at the time of normal resistance change, and no resistance change occurs even if a write voltage pulse or an erase voltage pulse at the time of normal operation is applied in this state.
  • this initial process there are two types of initials, a first initial voltage pulse (high-resistance break) that is a positive voltage pulse and a second initial voltage pulse (low-resistance break) that is a negative voltage pulse.
  • a voltage pulse is applied between the first terminal 7 and the second terminal 8 in this order.
  • the resistance value of the metal oxide layer 3 decreases from the initial resistance value to the first resistance value, and then the second initial voltage pulse is applied. Decreases further from the first resistance value to the second resistance value, and thereafter, the resistance change element 10 undergoes a resistance change by applying a write voltage pulse or an erase voltage pulse during normal operation.
  • the initial process is performed on the variable resistance element 10 in the initial state after the variable resistance element 10 is manufactured and to which no voltage has been applied yet.
  • the voltage value of the first initial voltage pulse at the time of the high-resistance break is VbRH
  • the maximum value of the current flowing through the metal oxide layer when the first initial voltage pulse is applied is IbRH
  • VbRL is the voltage value of the second initial voltage pulse at the time
  • IbLR is the maximum value of the current flowing through the metal oxide layer when the second initial voltage pulse is applied
  • the maximum value of the current flowing through the metal oxide layer when the write voltage pulse is applied is ILR
  • the voltage value of the erase voltage pulse in the erase process (high resistance) is VRH
  • FIG. 2 shows the operation of the variable resistance element 10 of the first embodiment described above in a flowchart.
  • the initial process is executed (S101).
  • a first initial voltage pulse having a voltage value VbRH is applied between the first terminal 7 and the second terminal 8 (S101A).
  • the resistance value of the metal oxide layer 3 decreases from the initial resistance value R0 to the first resistance value R1.
  • the processing in step S101A is referred to as “high resistance break processing”.
  • the high resistance breaking process is considered to be a process for smoothly forming the filament later by forming the nucleus of the filament in the metal oxide layer 3.
  • a second initial voltage pulse having a voltage value VbRL is applied between the first terminal 7 and the second terminal 8 (S101B).
  • the resistance value of the metal oxide layer 3 further decreases from the first resistance value R1 to the second resistance value R2.
  • the processing in step S101B is referred to as “low resistance break processing”.
  • the resistance-reducing break process is considered to be a process for forming a filament having a conductive path in the metal oxide layer 3.
  • a high-resistance voltage pulse here, a voltage value VRH is used as an example, but a voltage slightly higher than VHR may be applied
  • a high-resistance voltage pulse here, a voltage value VRH is used as an example, but a voltage slightly higher than VHR may be applied
  • the resistance value of the metal oxide layer 3 increases from the second resistance value R2 to the high resistance value RH.
  • the processing in step S101C is referred to as “high resistance processing”.
  • the high resistance process is a process for increasing the resistance value by increasing the oxygen concentration in the filament to increase the resistance value of the metal oxide layer 3 to a high resistance value RH (erased state). is there.
  • step S102 is repeated to repeat the writing process and the erasing process. Specifically, the writing process (S102A) using the writing voltage pulse having the voltage value VRL and the erasing process (S102B) using the erasing voltage pulse having the voltage value VRH are repeated.
  • step S102A when step S102A is executed, the resistance value of the metal oxide layer 3 changes from the high resistance value RH to the low resistance value RL.
  • step S102B is executed, the resistance value of the metal oxide layer 3 is low.
  • the value RL changes to the high resistance value RH.
  • the initial resistance value R0, the first resistance value R1, the second resistance value R2, the high resistance value RH, and the low resistance value RL described above satisfy the relationship of R0> R1 ⁇ RH> R2 ⁇ RL. That is, in the initial process, the resistance value of the metal oxide layer 3 is changed from the initial resistance value R0 to the first resistance value R1 that is equal to or higher than the high resistance value RH. Thereafter, the first resistance value R1 is changed to a second resistance value R2 that is smaller than the high resistance value RH and greater than or equal to the low resistance value RL.
  • FIG. 3 is a diagram illustrating an example of a circuit configuration for operating the variable resistance element 10 according to the first embodiment and an exemplary operation when data is written to the variable resistance element 10.
  • this circuit includes a resistance change element 10, a second terminal 8, and a first terminal 7.
  • the second electrode 4 of the resistance change element 10 is electrically connected to the second terminal 8, and the first electrode 2 is electrically connected to the first terminal 7.
  • a transistor 13 is provided between the first electrode 2 of the resistance change element 10 and the first terminal 7. This transistor plays a role of a switching element for selecting a resistance element and a protective resistance.
  • FIG. 4A shows the metal oxide layer 3 in the initial process performed before data writing (writing process) and erasing (erasing process) and before the first writing process in the variable resistance element 10 of the first embodiment. It is a figure which shows the change of resistance value.
  • a positive voltage pulse when a positive voltage pulse is applied, a predetermined positive voltage pulse is applied to the second terminal 8 with reference to the first terminal 7.
  • a negative voltage pulse when a negative voltage pulse is applied, a predetermined positive voltage pulse is supplied to the first terminal 7 with reference to the second terminal 8.
  • the positive first voltage pulse (voltage value VbRH) is generated at the second terminal 8
  • the resistance value of the metal oxide layer 3 decreases from the initial resistance value R0 to the first resistance value R1 (high resistance breaking process).
  • the maximum value of the current flowing through the metal oxide layer in the high resistance breaking process is IbRH.
  • a negative second initial voltage pulse (voltage value VbRL) is supplied between the second terminal 8 and the first terminal 7, the resistance value of the metal oxide layer 3 is determined from the first resistance value R1. It further decreases to the second resistance value R2 (low resistance break process).
  • the maximum value of the current flowing through the metal oxide layer in this low resistance breaking process is IbLH.
  • the resistance value of the metal oxide layer 3 is as shown in FIG. 4A. Decreases from the high resistance value RH to the low resistance value RL (first writing). As a result, 1-bit data representing “1” is written. The maximum value of the current flowing through the metal oxide layer at the time of writing is ILR.
  • a positive erase voltage pulse (voltage value VRH) is supplied between the second terminal 8 and the first terminal 7, the resistance value of the metal oxide layer 3 is changed from the low resistance value RL to the high resistance value RH. (The first erase). As a result, 1-bit data representing “0” is written.
  • the maximum value of the current flowing through the metal oxide layer at the time of erasing is IRH.
  • the resistance value of the metal oxide layer 3 has the highest initial resistance value R0, and the high resistance value RH is higher than the low resistance value RL. Therefore, the relationship of R0> RH> RL is established.
  • R0> R1 ⁇ RH> since the first resistance value R1 in the initial process is equal to or higher than the high resistance value RH and the second resistance value R2 is equal to or higher than the low resistance value RL, R0> R1 ⁇ RH>. The relationship of R2 ⁇ RL is established.
  • the resistance value of the metal oxide layer 3 is supplied when a negative-polarity write voltage pulse (voltage value VRL) is supplied to the second terminal 8. Changes from the high resistance value RH to the low resistance value RL.
  • a negative-polarity write voltage pulse voltage value VRL
  • the resistance value of the metal oxide layer 3 is the low resistance value RL
  • a positive erase voltage pulse is supplied to the second terminal 8
  • the resistance value of the metal oxide layer 3. Changes from a low resistance value RL to a high resistance value RH.
  • FIG. 5 is an example of a circuit configuration for operating the variable resistance element 10 according to the first embodiment, and is a diagram illustrating an exemplary operation when data written in the variable resistance element 10 is read.
  • a read voltage is supplied to the second terminal 8 with the first terminal 7 as a reference. This read voltage is a value that does not change the resistance even if it is supplied to the resistance change element 10, and is specified with reference to the first electrode 2 and the ground point.
  • FIG. 6 is a diagram illustrating the relationship between the current value of the current flowing through the circuit including the resistance change element 10 according to the first embodiment and the resistance value of the metal oxide layer 3 when reading data.
  • a current corresponding to the resistance value of the metal oxide layer 3 flows through the circuit. That is, as shown in FIG. 6, when the metal oxide layer 3 has a low resistance value RL, a current having a current value Ia flows through the circuit, and when the metal oxide layer 3 has a high resistance value RH, a current having a current value Ib flows through the circuit. .
  • the current value of the current flowing between the second terminal 8 and the first terminal 7 is detected.
  • the resistance value of the metal oxide layer 3 is high or low.
  • the detected current value is Ia
  • the resistance value of the metal oxide layer 3 is the low resistance value RL.
  • the data written in the resistance change element 10 is “1”.
  • the detected current value is Ib
  • the resistance value of the metal oxide layer 3 is the high resistance value RH.
  • the data written in the variable resistance element 10 is “0”. In this way, the data written in the variable resistance element 10 is read.
  • the resistance change element 10 of the present embodiment does not change its resistance value even when the power is turned off. Therefore, a nonvolatile memory device can be realized by using the variable resistance element 10.
  • FIG. 7 shows an example of a change in the resistance value of the metal oxide layer 3 when the voltage value of the voltage pulse applied to the resistance change element 10 of the first embodiment shown in FIG. It is a graph to show.
  • the resistance value of the metal oxide layer 3 remained at the initial resistance value R0 until the voltage value of the voltage pulse reached 0 to VbRH0, and became VbRH0. Sometimes it decreases rapidly, and when it is VbRH, it becomes the first resistance value R1. The decrease in the resistance value from R0 to R1 is presumed to be due to the formation of a nucleus of a filament having a conductive path in the metal oxide layer 3. Thereafter, even if the voltage value of the voltage pulse is lowered from VbRH to 0 V, the resistance value of the metal oxide layer 3 is maintained at approximately R1.
  • the resistance value of the metal oxide layer 3 maintains a value in the vicinity of the first resistance value R1 until the voltage value of the voltage pulse reaches from 0 V to VbRL0. And when it becomes VbRL0, it decreases rapidly, and when it is VbRL, it becomes the second resistance value R2.
  • the decrease in the resistance value from R1 to R2 is presumed to be due to the formation of a filament having a conductive path in the metal oxide layer 3.
  • the resistance value of the metal oxide layer 3 maintains a value in the vicinity of the second resistance value R2. And when it becomes VRH0, it increases rapidly, and when it is VRH, it becomes a high resistance value RH. It is presumed that the increase in the resistance value from R2 to RH is due to the increase in the oxygen concentration in the filament in the metal oxide layer 3 and the decrease in the number of conductive paths. Thereafter, the resistance value of the metal oxide layer 3 maintains a value in the vicinity of the high resistance value RH until the voltage value of the voltage pulse reaches about 0V.
  • the resistance value of the metal oxide layer 3 maintains a value in the vicinity of the high resistance value RH until the voltage value of the voltage pulse reaches from 0 V to VRL0.
  • the resistance value of the metal oxide layer 3 substantially maintains the value of the low resistance value RL until the voltage reaches VRL0.
  • the resistance value of the metal oxide layer 3 maintains a value in the vicinity of the low resistance value RL.
  • it becomes VRH0 it increases rapidly, and when it is VRH, it becomes a high resistance value RH.
  • the state in which the resistance value of the metal oxide layer 3 assumes the low resistance value RL and the high resistance value RH is repeated.
  • the first initial voltage pulse (voltage value VbRH) is also changed to the second resistance value R2.
  • the second initial voltage pulse (voltage value VbRL)
  • the erase voltage pulse (voltage value VRH) is supplied to each of the resistance change elements 10.
  • the maximum value of the current flowing through the metal oxide layer when the first initial voltage pulse is applied (current value at which the resistance value becomes R1) is IbRH, and the maximum value of the current flowing through the metal oxide layer when the second initial voltage pulse is applied
  • the value (current value at which the resistance value becomes R2) is IbLR
  • the maximum value of the current flowing through the metal oxide layer when the erase voltage pulse is applied (current value at which the resistance value becomes RH) is IHR
  • the maximum value of current flowing through the layer (current value at which the resistance value becomes RL) is ILR
  • the maximum value of current flowing through each metal oxide layer is
  • is set to satisfy.
  • the resistance value of the resistance change element after writing is a high resistance value or a low resistance value.
  • a phenomenon that deviates from the value initially set as the value may occur.
  • this phenomenon is referred to as “resistance value fluctuation”.
  • the degree of variation of the resistance value can be expressed by a resistance variation rate described below.
  • FIG. 8 is a graph for explaining the concept of the resistance fluctuation rate.
  • the change in the current value detected when the read voltage is applied to the variable resistance element that is in the low resistance state by the write voltage pulse is shown, and the vertical axis indicates the current value, The horizontal axis indicates the number of readings.
  • RLset in FIG. 8 indicates the resistance value initially set as the low resistance value RL as the resistance value of the resistance change element (that is, the resistance value of the resistance change element after the first writing), and is detected at the time of reading.
  • the current value is Irl0.
  • RLmax indicates the maximum resistance value when the variable resistance element is in the low resistance state, and the current value detected at the time of reading is Irl2.
  • RLmin indicates the minimum resistance value when the variable resistance element is in the low resistance state, and the current value detected at the time of reading is Irl1.
  • RL fluctuation rate (%) (RLmax ⁇ RLmin) / RLset ⁇ 100 Equation 1
  • the resistance fluctuation rate in the high resistance state can also be defined in the same manner as the above RL fluctuation rate.
  • FIG. 9A is a graph showing the above results as the relationship between VRL and RL fluctuation rate.
  • the set RL current value indicates a read current value when writing is performed on a 25-bit element. Note that the voltage value of each voltage pulse in the initial process is the same as in the case of FIGS. 9A and 9B.
  • the size of the region (filament) where the resistance change occurs depends on the break voltage. That is, when the break voltage is large, the filament diameter is large, and when the break voltage is small, the filament diameter is small. There is a defect in the filament, and when a voltage is applied to the resistance change element after the break, oxygen enters the defect or oxygen comes out of the defect and the resistance value changes.
  • the size of the filament diameter is the same, if the voltage applied to change the resistance after the break is small, the density of defects generated in the filament decreases in the low resistance state and increases in the high resistance state. In the low resistance state, a conductive path is formed by arranging the defects in a line and the resistance value is reduced.
  • the conductive path is easily absent. It is easy to increase the resistance value.
  • the fluctuation of the resistance value in the low resistance state is considered to be caused by such a mechanism. Therefore, when the filament diameter size is the same, the greater the voltage applied to change the resistance after the break, the greater the density of defects generated in the filament in the low resistance state, and the smaller number of defects disappeared.
  • the conductive path is less likely to be absent, and the resistance value in the low resistance state is less likely to change. Therefore, the possibility that the resistance value fluctuates can be reduced by making the voltage applied for resistance change larger than the break voltage.
  • Patent Document 3 International Publication No. 2010/038442
  • Patent Document 4 International Publication No. 2010/0211314
  • Patent Document 5 Japanese Patent Laid-Open No. 2011-233211
  • the maximum value (IRH) of the current flowing through the metal oxide when the erase voltage pulse is applied is the current value when the low resistance state starts to change to the high resistance state or the current value after the change to the high resistance state. Either. Which is the maximum value depends on the magnitude of the erase voltage.
  • the current value at which the low resistance state starts to change to the high resistance state is equal to or slightly larger than the IRL.
  • the current value after changing to the high resistance state is the current value that flows when the erase voltage is applied.
  • the current-voltage characteristic (IV characteristic) of an element is generally non-linear. The erase voltage is larger than the read voltage. Therefore, even in an element in a high resistance state, a relatively large current can flow by applying an erase voltage. According to the above examination, if
  • the voltage value of the initial voltage pulse is VbRL
  • the maximum value of the current flowing through the metal oxide layer when the initial voltage pulse is applied is IbLR
  • the voltage value of the write voltage pulse in the writing process (reducing resistance) is VRL.
  • ILR the maximum value of the current flowing through the metal oxide layer when the write voltage pulse is applied
  • may be satisfied.
  • a stable resistance change operation can be realized by satisfying this relationship.
  • the first modification of the operation can omit the process of applying a positive voltage pulse (high-resistance break), so that the initial process can be simplified.
  • FIG. 4B shows a case where data is written to the variable resistance element 10 according to the first modification of the first embodiment (writing process), a case where data is erased (erasing process), and an initial process performed before the first writing process. It is a figure which shows the change of the resistance value of the metal oxide layer.
  • writing process the erasing process, and the initial process, as shown in FIG. 4B, when a positive voltage pulse is applied, a predetermined positive voltage pulse is applied to the second terminal 8 with reference to the first terminal 7.
  • a negative voltage pulse is applied, a predetermined positive voltage pulse is supplied to the first terminal 7 with reference to the second terminal 8.
  • the resistance value of the metal oxide layer 3 When the resistance change element 10 is in the initial state (when the resistance value of the metal oxide layer 3 is the initial resistance value R0), the negative initial voltage pulse (voltage value VbRL) is the second terminal 8 and the first terminal 7. 4B, the resistance value of the metal oxide layer 3 further decreases from the initial resistance value R0 to another resistance value (hereinafter referred to as the second resistance value) R2 ( Low resistance break treatment).
  • the maximum value of the current flowing through the metal oxide layer in this low resistance breaking process is IbRL.
  • a positive erase voltage pulse voltage value VRH
  • the resistance value of the metal oxide layer 3 is increased from the second resistance value R2 to the high resistance value RH. To increase (high resistance treatment). This completes the initial process.
  • the resistance value of the metal oxide layer 3 has the highest initial resistance value R0, and the high resistance value RH is higher than the low resistance value RL. Therefore, the relationship of R0> RH> RL is established. In the present embodiment, since the second resistance value R2 is equal to or higher than the low resistance value RL, the relationship R0> RH> R2 ⁇ RL is established.
  • the resistance value of the metal oxide layer 3 is supplied when a negative-polarity write voltage pulse (voltage value VRL) is supplied to the second terminal 8. Changes from the high resistance value RH to the low resistance value RL.
  • a negative-polarity write voltage pulse voltage value VRL
  • the resistance value of the metal oxide layer 3 is the low resistance value RL
  • a positive erase voltage pulse is supplied to the second terminal 8
  • the resistance value of the metal oxide layer 3. Changes from a low resistance value RL to a high resistance value RH.
  • variable resistance element 10 functions as a memory that operates stably at high speed. become.
  • the voltage value VRL of the write voltage pulse is a constant value, but is changed as appropriate within the range of
  • the VRL is increased and the IRL is increased as the number of write operations is increased will be described.
  • FIG. 12A is a graph showing the relationship between the RL fluctuation rate and the set RL current value when the number of times of writing is from the 0th to the 100th
  • FIGS. 12B to 12D are after 1E5 cycles (the number of times of writing is a graph showing the relationship between the RL variation rate and the set RL current value at 10 from the 5th up to 10 5 +100 th).
  • the RL fluctuation rate is low at 10% or less at any set RL current value from the 0th to the 100th write, but after 1E5 cycles Then, the RL fluctuation rate is increasing rapidly.
  • the RL fluctuation rate increases.
  • the RL fluctuation rate can be reduced by increasing the IRL. Therefore, a good endurance characteristic can be realized by increasing the IRL within the range of
  • the above operation can be associated with the verify operation.
  • the verify operation when data is written to the variable resistance element, the data held by the variable resistance element is read for confirmation, and the read data is written. This is an operation of comparing data and writing again when they are different.
  • a threshold value for example, 100
  • VRL is set to a higher value in the writing process executed thereafter. Set. Thereby, a good endurance characteristic can be realized.
  • the IRL may be kept as low as possible.
  • the second embodiment is a one-transistor / 1 non-volatile memory unit type (1T1R type) non-volatile memory device configured using the variable resistance element described in the first embodiment.
  • the configuration and operation of this nonvolatile memory device will be described below.
  • FIG. 13 is a block diagram illustrating an example of a configuration of the nonvolatile memory device according to the second embodiment.
  • a 1T1R type nonvolatile memory device 100 includes a memory main body 101 on a semiconductor substrate, and the memory main body 101 includes a resistance change element and an access transistor (current control element). And a voltage application circuit.
  • the voltage application circuit detects, for example, the row selection circuit / driver 103, the column selection circuit 104, the write circuit 105 for writing information, the amount of current flowing through the selected bit line, and the binary data Sense amplifier 106 that determines which data is stored, and data input / output circuit 107 that performs input / output processing of input / output data via terminal DQ.
  • the nonvolatile memory device 100 also includes a cell plate power supply (VCP power supply) 108, an address input circuit 109 that receives an address signal input from the outside, and a control signal input from the outside. And a control circuit 110 for controlling the operation.
  • VCP power supply cell plate power supply
  • the memory array 102 includes a plurality of word lines WL0, WL1, WL2,... And bit lines BL0, BL1, BL2,... , WL1, WL2,... And bit lines BL0, BL1, BL2,... And a plurality of access transistors T11, T12, T13, T21, T22, T23, T31, T32, T33,. (Hereinafter referred to as “access transistors T11, T12,...”) And a plurality of memory cells M111, M112, M113, M121, M122, M123, M131, M132 provided one-to-one with the access transistors T11, T12,. , M133 (hereinafter referred to as “memory cells M111, M112,...”). There.
  • the memory cells M111, M112,... Correspond to the resistance change element 10 of the first embodiment.
  • the memory array 102 includes a plurality of plate lines PL0, PL1, PL2,... Arranged in parallel with the word lines WL0, WL1, WL2,.
  • the drains of the access transistors T11, T12, T13, ... are on the bit line BL0, the drains of the access transistors T21, T22, T23, ... are on the bit line BL1, and the drains of the access transistors T31, T32, T33, ... are on the bit line BL2. , Each connected.
  • the gates of the access transistors T11, T21, T31,... are on the word line WL0, the gates of the access transistors T12, T22, T32, ... are on the word line WL1, and the gates of the access transistors T13, T23, T33,. Each is connected to WL2.
  • the sources of the access transistors T11, T12,... are connected to the memory cells M111, M112,.
  • the memory cells M111, M121, M131,... are connected to the plate line PL0
  • the memory cells M112, M122, M132,... are connected to the plate line PL1
  • the address input circuit 109 receives an address signal from an external circuit (not shown), outputs a row address signal to the row selection circuit / driver 103 based on the address signal, and outputs a column address signal to the column selection circuit 104.
  • the address signal is a signal indicating the address of a specific memory cell selected from among the plurality of memory cells M111, M112,.
  • the row address signal is a signal indicating a row address among the addresses indicated by the address signal
  • the column address signal is a signal indicating a column address among the addresses indicated by the address signal.
  • the control circuit 110 applies the first initial voltage pulse, the second initial voltage pulse, and the erase voltage pulse to the memory cells M111, M112,. Is output to the write circuit 105.
  • the write circuit 105 instructs to apply the first initial voltage pulse, the second initial voltage pulse, and the erase voltage pulse to all the bit lines BL0, BL1, BL2,.
  • the column selection circuit 104 applies the first initial voltage pulse, the second initial voltage pulse, and the erase voltage pulse to all the bit lines BL0, BL1, BL2,.
  • the row selection circuit / driver 103 applies a predetermined voltage to all the word lines WL0, WL1, WL2,.
  • the initial process is completed.
  • the control circuit 110 instructs the application of the write voltage pulse or the erase voltage pulse in accordance with the input data Din input to the data input / output circuit 107.
  • a signal is output to the writing circuit 105.
  • the control circuit 110 outputs a read signal for instructing application of the read voltage pulse to the column selection circuit 104.
  • the row selection circuit / driver 103 receives the row address signal output from the address input circuit 109, selects one of the plurality of word lines WL0, WL1, WL2,... According to the row address signal, A predetermined voltage is applied to the selected word line.
  • the column selection circuit 104 receives the column address signal output from the address input circuit 109, selects one of the plurality of bit lines BL0, BL1, BL2,... According to the column address signal, A write voltage pulse, an erase voltage pulse, or a read voltage pulse is applied to the selected bit line.
  • the write circuit 105 When the write circuit 105 receives the write signal output from the control circuit 110, the write circuit 105 outputs a signal instructing the column selection circuit 104 to apply the write voltage pulse or the erase voltage pulse to the selected bit line. .
  • the sense amplifier 106 detects the amount of current flowing through the selected bit line to be read and discriminates stored data.
  • the resistance states of the memory cells M111, M112,... are set to two states, high and low, and these states and data are associated with each other. Therefore, the sense amplifier 106 determines which state the resistance state of the resistance change layer of the selected memory cell is in, and determines which of the binary data is stored accordingly. To do.
  • the output data DO obtained as a result is output to an external circuit via the data input / output circuit 107.
  • the nonvolatile memory device 100 can suppress resistance fluctuation.
  • the third embodiment is a cross-point type nonvolatile memory device configured using the variable resistance element described in the first embodiment. The configuration and operation of this nonvolatile memory device will be described below.
  • FIG. 14 is a block diagram illustrating an example of a configuration of the nonvolatile memory device according to the third embodiment.
  • the nonvolatile memory device 200 includes a memory main body 201 on a semiconductor substrate.
  • the memory main body 201 includes a memory array 202 and a row selection circuit / driver. 203, a column selection circuit / driver 204, a write circuit 205 for writing information, and the amount of current flowing through the selected bit line is detected, and which of the four data is stored
  • a sense amplifier 206 that performs discrimination and a data input / output circuit 207 that performs input / output processing of input / output data via a terminal DQ are provided.
  • the nonvolatile memory device 200 further includes an address input circuit 208 that receives an address signal input from the outside, and a control circuit 209 that controls the operation of the memory body 201 based on the control signal input from the outside. I have.
  • the memory array 202 has a plurality of word lines WL0, WL1, WL2,... Formed in parallel to each other on a semiconductor substrate, and is parallel to the main surface of the semiconductor substrate above these word lines WL0, WL1, WL2,.
  • a plurality of memory cells M211, M212, M213, M221, M222, M223 provided in a matrix corresponding to the intersections of these word lines WL0, WL1, WL2,... And bit lines BL0, BL1, BL2,. , M231, M232, M123,... (Hereinafter referred to as “memory cells M211, M212,...”) are provided.
  • the memory cells M211, M212,... are configured by an element corresponding to the resistance change element 10 of the first embodiment, an MIM (Metal-Insulator-Metal) diode, an MSM (Metal-Semiconductor-Metal) diode, or the like. Connected to the current control element.
  • the address input circuit 208 receives an address signal from an external circuit (not shown), outputs a row address signal to the row selection circuit / driver 203 based on the address signal, and outputs a column address signal to the column selection circuit / driver 204. Output to.
  • the address signal is a signal indicating the address of a specific memory cell selected from among the plurality of memory cells M211, M212,.
  • the row address signal is a signal indicating a row address among the addresses indicated by the address signal, and the column address signal is also a signal indicating a column address.
  • the control circuit 209 applies the first initial voltage pulse, the second initial voltage pulse, and the erase voltage pulse to the memory cells M211, M212,. Is output to the writing circuit 205.
  • the write circuit 105 receives this write signal, the write circuit 105 outputs to the row selection circuit / driver 203 a signal instructing application of a predetermined voltage to all the word lines WL0, WL1, WL2,.
  • the column selection circuit / driver 204 is instructed to apply the first initial voltage pulse, the second initial voltage pulse, and the erase voltage pulse to all the bit lines BL0, BL1, BL2,. Output.
  • the initial process is completed. Thereafter, the control circuit 209 writes a write signal for instructing application of a write voltage pulse or an erase voltage pulse in accordance with the input data Din input to the data input / output circuit 207 in the data write process (step S102 in FIG. 2). Is output to the writing circuit 205. On the other hand, in the data read process, the control circuit 209 outputs a read signal instructing application of the read voltage pulse to the column selection circuit / driver 204.
  • the row selection circuit / driver 203 receives the row address signal output from the address input circuit 208, selects one of the plurality of word lines WL0, WL1, WL2,... According to the row address signal, A predetermined voltage is applied to the selected word line.
  • the column selection circuit / driver 204 receives the column address signal output from the address input circuit 208, and selects one of the plurality of bit lines BL0, BL1, BL2,... According to the column address signal. Then, a write voltage pulse, an erase voltage pulse, or a read voltage pulse is applied to the selected bit line.
  • the write circuit 205 When the write circuit 205 receives the write signal output from the control circuit 209, the write circuit 205 outputs a signal instructing the row selection circuit / driver 203 to apply a voltage to the selected word line, and the column selection circuit / A signal for instructing the driver 204 to apply a write voltage pulse or an erase voltage pulse to the selected bit line is output.
  • the sense amplifier 206 detects the amount of current flowing through the selected bit line to be read and discriminates the stored data.
  • the resistance states of the memory cells M211, M212,... are set to two states of high and low, and these states and data are associated with each other. Therefore, the sense amplifier 206 determines which state the resistance state of the resistance change layer of the selected memory cell is in, and accordingly determines which of the binary data is stored. To do.
  • the output data DO obtained as a result is output to an external circuit via the data input / output circuit 207.
  • the nonvolatile memory device 200 can suppress resistance variation.
  • a non-volatile memory device having a multilayer structure can be realized by stacking the memory arrays in the non-volatile memory device according to this embodiment shown in FIG. 14 three-dimensionally.
  • the driving method of the resistance change element according to the fourth embodiment is based on the voltage pulse applied between the first electrode and the second electrode, which is interposed between the first electrode, the second electrode, and the first electrode and the second electrode.
  • the metal oxide layer is connected to a first oxide region connected to the first electrode and to the second electrode.
  • a writing process in which the resistance state of the metal oxide layer is changed from high to low to make a writing state, and an erasing voltage pulse having a second polarity different from the first polarity is applied between the first electrode and the second electrode.
  • a first initial voltage pulse of the second polarity is applied between the first electrode and the second electrode, thereby setting the resistance value of the metal oxide layer to the initial state.
  • the resistance value of the metal oxide layer is changed from the first resistance value to the first resistance value, and then the second initial voltage pulse having the first polarity is applied between the first electrode and the second electrode.
  • An initial process of changing from a resistance value to a second resistance value wherein the resistance value in the initial state of the metal oxide layer is R0, the resistance value in the write state is RL, the resistance value in the erased state is RH, The resistance value is R1, the second resistance value is R2, the voltage value of the first initial voltage pulse is VbRH, the voltage value of the second initial voltage pulse is VbRL, the voltage value of the write voltage pulse is VRL, and the erase voltage
  • the voltage value of the pulse is VRH, 0> is R1 ⁇ RH> R2 ⁇ RL,
  • the voltage value VRL of the write voltage pulse may be
  • the metal oxide may be any one of tantalum oxide, hafnium oxide, and zirconium oxide.
  • the first oxide region includes an oxide having a composition represented by TaO x (where 0.8 ⁇ x ⁇ 1.9), and the second oxide region is An oxide having a composition represented by TaOy (where 2.1 ⁇ y ⁇ 2.5) may be included.
  • the voltage value of the write voltage pulse may be increased in the write process after the write process is repeatedly executed compared to the previous write process.
  • the above driving method further includes a verification process for verifying the resistance state of the metal oxide after the writing process, and executing the writing process again when the writing state is not realized as a result of the verification, and the verification process includes a plurality of verification processes.
  • the voltage value of the writing voltage pulse may be increased as compared with the case of the previous writing process.
  • the nonvolatile memory device includes a first electrode, a second electrode, and a voltage pulse that is interposed between the first electrode and the second electrode and applied between the first electrode and the second electrode.
  • a resistance change element including a metal oxide layer whose resistance value changes, and a voltage pulse application circuit that applies a predetermined voltage pulse to the resistance change element, the metal oxide layer being connected to the first electrode A first oxide region, and a second oxide region connected to the second electrode and having a higher oxygen content than the first oxide region, and the voltage pulse applying circuit includes the first oxide region
  • the resistance state of the metal oxide layer is changed from high to low to change to the write state, and the second polarity is different from the first polarity.
  • Gold is applied by applying an erase voltage pulse between the first and second electrodes.
  • a first initial voltage pulse of the second polarity between the first electrode and the second electrode before changing to the erase state by changing the resistance state of the oxide layer from low to high and entering the write state.
  • a second initial voltage pulse of the first polarity between the first electrode and the second electrode By changing the resistance value of the metal oxide layer from the initial resistance value to the first resistance value, and then applying a second initial voltage pulse of the first polarity between the first electrode and the second electrode.
  • the resistance value of the oxide layer is changed from the first resistance value to the second resistance value.
  • the resistance value in the initial state of the metal oxide layer is R0
  • the resistance value in the write state is RL
  • the erase value is in the erased state.
  • the resistance value is RH
  • the first resistance value is R1
  • the second resistance value is R2
  • the voltage value of the first initial voltage pulse is VbRH
  • the voltage value of the second initial voltage pulse is VbRL
  • the write voltage pulse The voltage value is VRL and the erase voltage pulse
  • the voltage value VRL of the write voltage pulse may be
  • the metal oxide may be any one of tantalum oxide, hafnium oxide, and zirconium oxide.
  • the first oxide region includes an oxide having a composition represented by TaO x (where 0.8 ⁇ x ⁇ 1.9), and the second oxide region May include an oxide having a composition represented by TaOy (where 2.1 ⁇ y ⁇ 2.5).
  • the voltage pulse application circuit when the voltage pulse application circuit repeatedly applies the write voltage pulse and then applies the write voltage pulse, the write voltage pulse having a higher voltage value than the already applied write voltage pulse. May be applied.
  • the nonvolatile memory device further includes verification means for verifying the resistance state of the metal oxide after the write voltage pulse is applied, and the voltage pulse application circuit has not realized the write state as a result of verification by the verification means.
  • the write voltage pulse is reapplied, and when the write voltage pulse is applied after the reapplying is executed a plurality of times, the write voltage pulse is higher than the already applied write voltage pulse. It may be configured to apply a write voltage pulse of a voltage value.
  • the nonvolatile memory device may further include a current control element electrically connected to the first electrode or the second electrode.
  • the current control element may be a transistor or a diode.
  • variable resistance element Since the configuration of the variable resistance element according to the fourth embodiment can be the same as that of the first embodiment, detailed description thereof is omitted.
  • the voltage value of the first initial voltage pulse at the time of the high resistance break is set to VbRH
  • the voltage value of the second initial voltage pulse at the time of the low resistance break is set to VbRL
  • is satisfied.
  • FIG. 15 shows the metal oxide layer 3 in the initial process performed before data writing (writing process) and erasing (erasing process) and before the first writing process in the variable resistance element 10 of the fourth embodiment. It is a figure which shows the change of resistance value.
  • a positive voltage pulse when a positive voltage pulse is applied, a predetermined positive voltage pulse is applied to the second terminal 8 with reference to the first terminal 7.
  • a negative voltage pulse when a negative voltage pulse is applied, a predetermined positive voltage pulse is supplied to the first terminal 7 with reference to the second terminal 8.
  • variable resistance element 10 When the variable resistance element 10 is in the initial state (when the resistance value of the metal oxide layer 3 is the initial resistance value R0), the positive first voltage pulse (voltage value VbRH) is generated at the second terminal 8, When supplied between the terminals 7, as shown in FIG. 15, the resistance value of the metal oxide layer 3 decreases from the initial resistance value R0 to the first resistance value R1 (high resistance breaking process). Next, when a negative second initial voltage pulse (voltage value VbRL) is supplied between the second terminal 8 and the first terminal 7, the resistance value of the metal oxide layer 3 is determined from the first resistance value R1. It further decreases to the second resistance value R2 (low resistance break process).
  • VbRL negative second initial voltage pulse
  • the resistance value of the metal oxide layer 3 has the highest initial resistance value R0, and the high resistance value RH is higher than the low resistance value RL. Therefore, the relationship of R0> RH> RL is established.
  • R0> R1 ⁇ RH> since the first resistance value R1 in the initial process is equal to or higher than the high resistance value RH and the second resistance value R2 is equal to or higher than the low resistance value RL, R0> R1 ⁇ RH>. The relationship of R2 ⁇ RL is established.
  • the resistance value of the metal oxide layer 3 is supplied when a negative-polarity write voltage pulse (voltage value VRL) is supplied to the second terminal 8. Changes from the high resistance value RH to the low resistance value RL.
  • a negative-polarity write voltage pulse voltage value VRL
  • the resistance value of the metal oxide layer 3 is the low resistance value RL
  • a positive erase voltage pulse is supplied to the second terminal 8
  • the resistance value of the metal oxide layer 3. Changes from a low resistance value RL to a high resistance value RH.
  • the voltage pulse is applied to the second terminal 8 so as to satisfy
  • variable resistance element according to the fourth embodiment includes those described in the first embodiment with reference to FIGS. 2, 3, 5, 6, 7, and 8. This can be the same as in the first embodiment. Therefore, detailed description is omitted.
  • FIG. 6 is a diagram showing an evaluation of an RL variation rate when a write voltage pulse (VRL) and an erase voltage pulse (VRLH) are changed in the resistance change element that has been subjected to the test.
  • the symbol “ ⁇ ” represents that the RL variation rate is 5% or less
  • the symbol “x” represents the case where the RL variation rate exceeds 5%.
  • the evaluation of the definitive RL variation rate from 0-th write number in the column of "Initial” in FIG. 16A to 100th is, write count in the column of "1E5 after cycle” from 10 5 th to 10 5 +100 th
  • the evaluation of the RL fluctuation rate is shown respectively.
  • the 1E5 cycle is that of 10 5 cycles.
  • FIG. 16A is a graph showing the above results as the relationship between VRL and RL fluctuation rate.
  • the set RL current value indicates a read current value when writing is performed on a 25-bit element.
  • the voltage value of each voltage pulse in the initial process is the same as in the case of FIGS. 16A and 16B.
  • the RL fluctuation rate is high in almost all set RL current values, such as the RL fluctuation rate may exceed 10% depending on the set RL current value.
  • VLR ⁇ 2.0 V
  • the LR fluctuation rate is a low value of 5% or less for any set RL current value.
  • the voltage value VRL of the write voltage pulse is a constant value, but is changed as appropriate within the range of
  • an operation example in which the VRL is increased as the number of writings is increased will be described.
  • Figure 19A is a graph showing the relationship between the RL variation rate the number of writes definitive from 0-th to 100 th and the set RL current value
  • FIG. 19B to FIG. 19D after 1E5 cycles (number of writes 10 5 th)
  • the RL fluctuation rate is low at 10% or less at any set RL current value from the 0th to the 100th writing, whereas the RL fluctuation rate after 1E5 cycles. Is increasing rapidly.
  • the RL fluctuation rate increases.
  • the RL fluctuation rate can be reduced by increasing the VRL. Therefore, a good endurance characteristic can be realized by increasing the VRL within the range of
  • the above operation can be associated with the verify operation.
  • the verify operation when data is written to the variable resistance element, the data held by the variable resistance element is read for confirmation, and the read data is written. This is an operation of comparing data and writing again when they are different.
  • a threshold value for example, 100
  • VRL is set to a higher value in the writing process executed thereafter. Set. Thereby, a good endurance characteristic can be realized.
  • Embodiment 4 the same modification as in the first embodiment is possible. You may combine Embodiment 4 and its modification with either Embodiment 2 or Embodiment 3.
  • the metal oxide layer has a laminated structure of tantalum oxide.
  • the present invention is not limited to this, and may be a laminated structure of transition metal oxide.
  • a stacked structure of hafnium (Hf) oxide or a stacked structure of zirconium (Zr) oxide may be used.
  • x is about 0.9 ⁇ x ⁇ 1.6.
  • y may be about 1.9 ⁇ y ⁇ 2.0, and the film thickness of the second hafnium oxide may be 3 nm or more and 4 nm or less.
  • the first hafnium oxide layer is formed on the first electrode 2 by a so-called reactive sputtering method using an Hf target and sputtering in argon gas and oxygen gas.
  • the second hafnium oxide layer can be formed by exposing the surface of the first hafnium oxide layer to plasma of argon gas and oxygen gas after forming the first hafnium oxide layer.
  • the oxygen content of the first hafnium oxide layer can be easily adjusted by changing the flow ratio of oxygen gas to argon gas during reactive sputtering.
  • the substrate temperature can be set to room temperature without any particular heating.
  • x is 0.9 ⁇ x ⁇ 1.4.
  • the y may be about 1.8 ⁇ y ⁇ 2.0, and the thickness of the second zirconium oxide may be 1 nm or more and 5 nm or less.
  • a first zirconium oxide layer is formed on the first electrode 2 by a so-called reactive sputtering method using a Zr target and sputtering in argon gas and oxygen gas.
  • the second zirconium oxide layer can be formed by exposing the surface of the first zirconium oxide layer to plasma of Ar gas and O 2 gas after forming the first zirconium oxide layer.
  • the oxygen content of the first zirconium oxide layer can be easily adjusted by changing the flow ratio of oxygen gas to argon gas during reactive sputtering.
  • the substrate temperature can be set to room temperature without any particular heating.
  • variable resistance element driving method and the nonvolatile memory device of the present invention are useful as a variable resistance element driving method and a storage device used in various electronic devices such as a personal computer or a portable phone, respectively.
  • Nonvolatile Volatile storage device 101 memory main body 102 memory array 103 row selection circuit / driver 104 column selection circuit 105 write circuit 106 sense amplifier 107 data input / output circuit 108 power supply 109 address input circuit 110 control circuit 200 nonvolatile storage device 201 memory main body 202 Memory array 203 Row selection circuit / driver 204 Column selection circuit / driver 205 Write circuit 206 Sense amplifier 207 Data input / output circuit 208 Address input circuit 209 Control circuit

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Abstract

　第１回目の書き込み過程の前に、第１の極性の初期電圧パルスを印加して金属酸化物層の抵抗値を初期状態の抵抗値から他の抵抗値へ変化させる初期過程を有し、初期状態の抵抗値Ｒ０、書き込み状態の抵抗値ＲＬ、消去状態の抵抗値をＲＨ、他の抵抗値Ｒ２、初期電圧パルス印加時の電流の最大値ＩｂＲＬ、書き込み電圧パルス印加時の電流の最大値ＩＲＬ、消去電圧パルス印加時の電流の最大値ＩＲＨが、Ｒ０＞ＲＨ＞Ｒ２≧ＲＬ、かつ｜ＩＲＬ｜＞｜ＩｂＲＬ｜を満たす抵抗変化素子の駆動方法。

Description

抵抗変化素子の駆動方法及び不揮発性記憶装置
　本発明は、与えられる電気的パルスに応じてその抵抗値が変化する抵抗変化素子の駆動方法、及びその方法を実施する不揮発性記憶装置に関する。
　近年では、電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するため、不揮発性抵抗変化素子の大容量化、書き込み電力の低減化、書き込み／読み出し時間の高速化、及び長寿命化等の要求が高まっている。こうした要求に対し、既存のフローティングゲートを用いたフラッシュメモリの微細化での対応には限界があると言われている。
　上記要求に応えることができる可能性のある第１の従来技術として、ペロブスカイト材料（例えば、Ｐｒ（１－ｘ）ＣａｘＭｎＯ３［ＰＣＭＯ］、ＬａＳｒＭｎＯ３［ＬＳＭＯ］、ＧｄＢａＣｏｘＯｙ［ＧＢＣＯ］など）を用いた不揮発性抵抗変化素子が提案されている（特許文献１を参照）。この技術は、ペロブスカイト材料に極性の異なる電圧パルス（継続時間の短い波状の電圧）を印加してその抵抗値を増大または減少させ、変化する抵抗値にデータを対応させることによってデータを記憶させるというものである。
　また、同極性の電圧パルスを用いて抵抗値を切り替えることを可能とする第２の従来技術として、遷移金属酸化物（ＮｉＯ、Ｖ２Ｏ、ＺｎＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＷＯ３、またはＣｏＯ）の膜にパルス幅の異なる電圧パルスを印加することにより、当該遷移金属酸化物膜の抵抗値が変化することを利用した不揮発性抵抗変化素子もある（特許文献２を参照）。遷移金属酸化物膜を用いた抵抗変化素子では、ダイオードを用いたクロスポイント型メモリアレイを積層した構成も実現されている。
米国特許第６２０４１３９号明細書 特開２００４－３６３６０４号公報
　しかしながら、所望の安定性を実現するためには、従来の抵抗変化素子および駆動方法に対して、更なる安定性の向上が望まれている。
　本発明は斯かる事情に鑑みてなされたものであり、その主たる目的は、抵抗変化素子を安定に抵抗変化させることができる抵抗変化素子の駆動方法、及びその方法を実施する不揮発性記憶装置を提供することにある。
　上述した課題を解決するために、本発明の一の態様の抵抗変化素子の駆動方法は、第１電極と、第２電極と、前記第１電極及び前記第２電極間に介在し、前記第１電極及び前記第２電極間に印加される電圧パルスに応じて抵抗値が変化する金属酸化物層とを備える抵抗変化素子を駆動する駆動方法において、前記金属酸化物層は、前記第１電極に接続される第１の酸化物領域と、前記第２電極に接続され、前記第１の酸化物領域よりも酸素含有率が高い第２の酸化物領域とを有しており、第１の極性の書き込み電圧パルスを前記第１電極及び前記第２電極間に印加することにより前記金属酸化物層の抵抗状態を高から低へ変化させて書き込み状態にする書き込み過程と、前記第１の極性とは異なる第２の極性の消去電圧パルスを前記第１電極及び前記第２電極間に印加することにより前記金属酸化物層の抵抗状態を低から高へ変化させて消去状態にする消去過程と、第１回目の前記書き込み過程の前に、前記第１の極性の初期電圧パルスを前記第１電極及び前記第２電極間に印加することにより前記金属酸化物層の抵抗値を前記金属酸化物層の前記初期状態の抵抗値から他の抵抗値へ変化させる初期過程と、を有し、前記金属酸化物層の前記初期状態における抵抗値をＲ０、前記書き込み状態における抵抗値をＲＬ、前記消去状態における抵抗値をＲＨ、前記他の抵抗値をＲ２とし、前記初期電圧パルス印加時に前記金属酸化物層を流れる電流の最大値をＩｂＲＬ、前記書き込み電圧パルス印加時に前記金属酸化物を流れる電流の最大値をＩＲＬ、前記消去電圧パルス印加時に前記金属酸化物を流れる電流の最大値をＩＲＨとした場合に、Ｒ０＞ＲＨ＞Ｒ２≧ＲＬであり、｜ＩＲＬ｜＞｜ＩｂＲＬ｜を満たす。
　また、本発明の一の態様の抵抗変化素子の駆動方法は、第１電極と、第２電極と、前記第１電極及び前記第２電極間に介在し、前記第１電極及び前記第２電極間に印加される電圧パルスに応じて抵抗値が変化する金属酸化物層とを備える抵抗変化素子を駆動する駆動方法において、前記金属酸化物層は、前記第１電極に接続される第１の酸化物領域と、前記第２電極に接続され、前記第１の酸化物領域よりも酸素含有率が高い第２の酸化物領域とを有しており、第１の極性の書き込み電圧パルスを前記第１電極及び前記第２電極間に印加することにより前記金属酸化物層の抵抗状態を高から低へ変化させて書き込み状態にする書き込み過程と、前記第１の極性とは異なる第２の極性の消去電圧パルスを前記第１電極及び前記第２電極間に印加することにより前記金属酸化物層の抵抗状態を低から高へ変化させて消去状態にする消去過程と、第１回目の前記書き込み過程の前に、前記第２の極性の第１の初期電圧パルスを前記第１電極及び前記第２電極間に印加することにより前記金属酸化物層の抵抗値を初期状態の抵抗値から第１の抵抗値へ変化させ、その後前記第１の極性の第２の初期電圧パルスを前記第１電極及び前記第２電極間に印加することにより前記金属酸化物層の抵抗値を第１の抵抗値から第２の抵抗値へ変化させる初期過程と、を有し、前記金属酸化物層の前記初期状態における抵抗値をＲ０、前記書き込み状態における抵抗値をＲＬ、前記消去状態における抵抗値をＲＨ、前記第１の抵抗値をＲ１、前記第２の抵抗値をＲ２とし、前記第１の初期電圧パルス印加時に前記金属酸化物層を流れる電流の最大値をＩｂＲＨ、前記第２の初期電圧パルス印加時に前記金属酸化物層を流れる電流の最大値をＩｂＲＬ、前記書き込み電圧パルス印加時に前記金属酸化物を流れる電流の最大値をＩＲＬ、前記消去電圧パルス印加時に前記金属酸化物を流れる電流の最大値をＩＲＨとした場合に、Ｒ０＞Ｒ１≧ＲＨ＞Ｒ２≧ＲＬであり、｜ＩｂＲＨ｜＞｜ＩＲＬ｜＞｜ＩｂＲＬ｜且つ｜ＩｂＲＨ｜＞｜ＩＲＨ｜を満たす。
　本発明に係る抵抗変化素子の駆動方法によれば、抵抗変化素子を安定に抵抗変化させることができる。また、この駆動方法を実施する本発明の不揮発性記憶装置によれば、安定に動作可能な記憶装置を実現することができる。
図１は、実施の形態１の抵抗変化素子の構成の一例を示す模式図である。 図２は、実施の形態１の抵抗変化素子の動作を示すフローチャートである。 図３は、実施の形態１の抵抗変化素子を動作させる回路の構成の一例及び当該抵抗変化素子にデータを書き込む場合における動作例を示す図である。 図４Ａは、実施の形態１の抵抗変化素子にデータを書き込む場合（書き込み過程）及び消去する場合（消去過程）並びに第１回目の書き込みの前に行われる初期過程における金属酸化物層の抵抗値の変化を示す図である。 図４Ｂは、実施の形態１の動作変形例１の抵抗変化素子にデータを書き込む場合（書き込み過程）及び消去する場合（消去過程）並びに第１回目の書き込みの前に行われる初期過程における金属酸化物層の抵抗値の変化を示す図である。 図５は、実施の形態１の抵抗変化素子を動作させる回路の構成の一例及び　該抵抗変化素子に書き込まれたデータを読み出す場合における動作例を示す図である。 図６は、データの読み出しの際に、実施の形態１の抵抗変化素子を備える　路を流れる電流の電流値と金属酸化物層の抵抗値との関係を示す図である。 図７は、実施の形態１の抵抗変化素子に与える電圧パルスの電圧値を変化させた場合における金属酸化物層の抵抗値の変化を示すグラフである。 図８は、抵抗変動率の概念を説明するためのグラフである。 図９Ａは、抵抗変動率の評価を示す表である。 図９Ｂは、抵抗変動率の評価を示すグラフである。 図１０Ａは、抵抗変動率とセットＲＬ電流値との関係を示すグラフである。 図１０Ｂは、抵抗変動率とセットＲＬ電流値との関係を示すグラフである。 図１１は、抵抗変動率の評価を示す表である。 図１２Ａは、抵抗変動率とセットＲＬ電流値との関係を示すグラフである。 図１２Ｂは、抵抗変動率とセットＲＬ電流値との関係を示すグラフである。 図１２Ｃは、抵抗変動率とセットＲＬ電流値との関係を示すグラフである。 図１２Ｄは、抵抗変動率とセットＲＬ電流値との関係を示すグラフである。 図１３は、実施の形態２の不揮発性記憶装置の構成の一例を示すブロック図である。 図１４は、実施の形態３の不揮発性記憶装置の構成の一例を示すブロック図である。 図１５は、実施の形態４の抵抗変化素子にデータを書き込む場合（書き込み過程）及び消去する場合（消去過程）並びに第１回目の書き込みの前に行われる初期過程における金属酸化物層の抵抗値の変化を示す図である。 図１６Ａは、抵抗変動率の評価を示す図である。 図１６Ｂは、抵抗変動率の評価を示す図である。 図１７Ａは、抵抗変動率とセットＲＬ電流値との関係を示すグラフである。 図１７Ｂは、抵抗変動率とセットＲＬ電流値との関係を示すグラフである。 図１８は、抵抗変動率の評価を示す図である。 図１９Ａは、抵抗変動率とセットＲＬ電流値との関係を示すグラフである。 図１９Ｂは、抵抗変動率とセットＲＬ電流値との関係を示すグラフである。 図１９Ｃは、抵抗変動率とセットＲＬ電流値との関係を示すグラフである。 図１９Ｄは、抵抗変動率とセットＲＬ電流値との関係を示すグラフである。
　本発明者は、抵抗変化素子の安定性を向上すべく鋭意検討を行なった結果、書き込み電圧パルス印加時に金属酸化物層を流れる電流の絶対値が、抵抗変化素子を低抵抗化させる初期電圧パルス印加時に金属酸化物層を流れる電流の絶対値以上にすることにより、抵抗変化素子の抵抗の変動が抑制されることを見出した。また、抵抗変化素子を低抵抗化させる初期電圧パルスの電圧値の絶対値を、書き込み電圧パルスの電圧値の絶対値よりも大きくすることにより、抵抗変化素子の抵抗の変動が抑制されることを見出した。当該知見の詳細は、以下において、実施の形態とともに適宜説明される。
　以下、実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、採用し得る形態を構成するものとして説明される。
　（実施の形態１）
　実施の形態１の抵抗変化素子の駆動方法は、第１電極と、第２電極と、第１電極及び第２電極間に介在し、第１電極及び第２電極間に印加される電圧パルスに応じて抵抗値が変化する金属酸化物層とを備える抵抗変化素子を駆動する駆動方法において、金属酸化物層は、第１電極に接続される第１の酸化物領域と、第２電極に接続され、第１の酸化物領域よりも酸素含有率が高い第２の酸化物領域とを有しており、第１の極性の書き込み電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗状態を高から低へ変化させて書き込み状態にする書き込み過程と、第１の極性とは異なる第２の極性の消去電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗状態を低から高へ変化させて消去状態にする消去過程と、第１回目の書き込み過程の前に、第１の極性の初期電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗値を金属酸化物層の初期状態の抵抗値から他の抵抗値へ変化させる初期過程と、を有し、金属酸化物層の初期状態における抵抗値をＲ０、書き込み状態における抵抗値をＲＬ、消去状態における抵抗値をＲＨ、他の抵抗値をＲ２とし、初期電圧パルス印加時に金属酸化物層を流れる電流の最大値をＩｂＲＬ、書き込み電圧パルス印加時に金属酸化物を流れる電流の最大値をＩＲＬ、消去電圧パルス印加時に金属酸化物を流れる電流の最大値をＩＲＨとした場合に、Ｒ０＞ＲＨ＞Ｒ２≧ＲＬであり、｜ＩＲＬ｜＞｜ＩｂＲＬ｜を満たす。
　実施の形態１の抵抗変化素子の駆動方法は、第１電極と、第２電極と、第１電極及び第２電極間に介在し、第１電極及び第２電極間に印加される電圧パルスに応じて抵抗値が変化する金属酸化物層とを備える抵抗変化素子を駆動する駆動方法において、金属酸化物層は、第１電極に接続される第１の酸化物領域と、第２電極に接続され、第１の酸化物領域よりも酸素含有率が高い第２の酸化物領域とを有しており、第１の極性の書き込み電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗状態を高から低へ変化させて書き込み状態にする書き込み過程と、第１の極性とは異なる第２の極性の消去電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗状態を低から高へ変化させて消去状態にする消去過程と、第１回目の書き込み過程の前に、第２の極性の第１の初期電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗値を初期状態の抵抗値から第１の抵抗値へ変化させ、その後第１の極性の第２の初期電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗値を第１の抵抗値から第２の抵抗値へ変化させる初期過程と、を有し、金属酸化物層の初期状態における抵抗値をＲ０、書き込み状態における抵抗値をＲＬ、消去状態における抵抗値をＲＨ、第１の抵抗値をＲ１、第２の抵抗値をＲ２とし、第１の初期電圧パルス印加時に金属酸化物層を流れる電流の最大値をＩｂＲＨ、第２の初期電圧パルス印加時に金属酸化物層を流れる電流の最大値をＩｂＲＬ、書き込み電圧パルス印加時に金属酸化物を流れる電流の最大値をＩＲＬ、消去電圧パルス印加時に金属酸化物を流れる電流の最大値をＩＲＨとした場合に、Ｒ０＞Ｒ１≧ＲＨ＞Ｒ２≧ＲＬであり、｜ＩｂＲＨ｜＞｜ＩＲＬ｜＞｜ＩｂＲＬ｜且つ｜ＩｂＲＨ｜＞｜ＩＲＨ｜を満たしてもよい。
　上記駆動方法において、前記書き込み電圧パルス印加時に前記金属酸化物層を流れる電流の最大値ＩＲＬが、｜ＩＲＬ｜＞｜ＩｂＲＬ｜×１．１８を満たしてもよい。
　上記駆動方法において、金属酸化物が、タンタル酸化物、ハフニウム酸化物、及びジルコニウム酸化物の何れかであってもよい。
　上記駆動方法において、第１の酸化物領域が、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有する酸化物を含んでおり、第２の酸化物領域が、ＴａＯｙ（但し、２．１≦ｙ≦２．５）で表される組成を有する酸化物を含んでいてもよい。
　上記駆動方法において、書き込み過程が繰り返し実行された後の書き込み過程においては、それ以前の書き込み過程の場合と比べて書き込み電圧パルス印加時に金属酸化物層を流れる電流の最大値を増加させるようにしてもよい。
　上記駆動方法において、書き込み過程の後に金属酸化物の抵抗状態を検証し、その検証の結果書き込み状態を実現できていなかった場合に書き込み過程を再度実行するベリファイ過程をさらに有し、ベリファイ過程が複数回数実行された後の書き込み過程において、それ以前の書き込み過程の場合と比べて書き込み電圧パルス印加時に前期金属酸化物層を流れる電流の最大値を増加させるようにしてもよい。
　実施の形態１の不揮発性記憶装置は、第１電極と、第２電極と、第１電極及び第２電極間に介在し、第１電極及び第２電極間に印加される電圧パルスに応じて抵抗値が変化する金属酸化物層とを備える抵抗変化素子と、抵抗変化素子に所定の電圧パルスを印加する電圧パルス印加回路とを備え、金属酸化物層が、第１電極に接続される第１の酸化物領域と、第２電極に接続され、第１の酸化物領域よりも酸素含有率が高い第２の酸化物領域とを有しており、電圧パルス印加回路が、第１の極性の書き込み電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗状態を高から低へ変化させて書き込み状態にし、第１の極性とは異なる第２の極性の消去電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗状態を低から高へ変化させて消去状態にし、第１回目の書き込み過程の前に、第１の極性の初期電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗値を金属酸化物層の初期状態の抵抗値から他の抵抗値へ変化させるように構成され、金属酸化物層の初期状態における抵抗値をＲ０、書き込み状態における抵抗値をＲＬ、消去状態における抵抗値をＲＨ、他の抵抗値をＲ２とし、初期電圧パルス印加時に金属酸化物層を流れる電流の最大値をＩｂＲＬ、書き込み電圧パルス印加時に金属酸化物を流れる電流の最大値をＩＲＬ、消去電圧パルス印加時に金属酸化物を流れる電流の最大値をＩＲＨとした場合に、Ｒ０＞ＲＨ＞Ｒ２≧ＲＬであり、｜ＩＲＬ｜＞｜ＩｂＲＬ｜を満たす。
　実施の形態１の不揮発性記憶装置は、第１電極と、第２電極と、第１電極及び第２電極間に介在し、第１電極及び第２電極間に印加される電圧パルスに応じて抵抗値が変化する金属酸化物層とを備える抵抗変化素子と、抵抗変化素子に所定の電圧パルスを印加する電圧パルス印加回路とを備え、金属酸化物層が、第１電極に接続される第１の酸化物領域と、第２電極に接続され、第１の酸化物領域よりも酸素含有率が高い第２の酸化物領域とを有しており、電圧パルス印加回路が、第１の極性の書き込み電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗状態を高から低へ変化させて書き込み状態にし、第１の極性とは異なる第２の極性の消去電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗状態を低から高へ変化させて消去状態にし、第１回目の書き込み過程の前に、第２の極性の第１の初期電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗値を初期状態の抵抗値から第１の抵抗値へ変化させ、その後第１の極性の第２の初期電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗値を第１の抵抗値から第２の抵抗値へ変化させるように構成され、金属酸化物層の初期状態における抵抗値をＲ０、書き込み状態における抵抗値をＲＬ、消去状態における抵抗値をＲＨ、第１の抵抗値をＲ１、第２の抵抗値をＲ２とし、第１の初期電圧パルス印加時に金属酸化物層を流れる電流の最大値をＩｂＲＨ、第２の初期電圧パルス印加時に金属酸化物層を流れる電流の最大値をＩｂＲＬ、書き込み電圧パルス印加時に金属酸化物を流れる電流の最大値をＩＲＬ、消去電圧パルス印加時に金属酸化物を流れる電流の最大値をＩＲＨとした場合に、Ｒ０＞Ｒ１≧ＲＨ＞Ｒ２≧ＲＬであり、｜ＩｂＲＨ｜＞｜ＩＲＬ｜＞｜ＩｂＲＬ｜且つ｜ＩｂＲＨ｜＞｜ＩＲＨ｜を満たしてもよい。
　上記不揮発性記憶装置において、前記書き込み電圧パルス印加時に前記金属酸化物層を流れる電流の最大値ＩＲＬが、｜ＩＲＬ｜＞｜ＩｂＲＬ｜×１．１８を満たしてもよい。
　上記不揮発性記憶装置において、金属酸化物が、タンタル酸化物、ハフニウム酸化物、及びジルコニウム酸化物の何れかであってもよい。
　上記不揮発性記憶装置において、第１の酸化物領域が、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有する酸化物を含んでおり、第２の酸化物領域が、ＴａＯｙ（但し、２．１≦ｙ≦２．５）で表される組成を有する酸化物を含んでいてもよい。
　上記不揮発性記憶装置において、電圧パルス印加回路が、書き込み電圧パルスの印加を繰り返し行った後にさらに書き込み電圧パルスを印加する場合に、既に印加された書き込み電圧パルス印加時に金属酸化物層を流れる電流の最大値より高い電流が流れる書き込み電圧パルスを印加するように構成されていてもよい。
　上記不揮発性記憶装置において、書き込み電圧パルスが印加された後に金属酸化物の抵抗状態を検証する検証手段をさらに備え、電圧パルス印加回路が、検証手段による検証の結果書き込み状態を実現できていなかった場合に、書き込み電圧パルスの再印加を行うように構成されており、さらに、その再印加が複数回数実行された後に書き込み電圧パルスを印加する場合に、既に印加された書き込み電圧パルス印加時の金属酸化物層を流れる電流の最大値と比べて高い値の電流が流れるような書き込み電圧パルスを印加するように構成されていてもよい。
　上記不揮発性記憶装置において、第１電極または第２電極に電気的に接続された電流制御素子をさらに備えていてもよい。この場合に、電流制御素子がトランジスタであってもよく、ダイオードであってもよい。
　［抵抗変化素子の構成］
　まず、実施の形態１の抵抗変化素子の構成の一例について説明する。
　図１は、実施の形態１の抵抗変化素子の構成の一例を示す模式図である。図１に示すように、本実施の形態の抵抗変化素子１０は、基板１と、基板１の上に形成された第１電極２と、第１電極２の上に形成された金属酸化物層３と、金属酸化物層３の上に形成された第２電極４とを備えている。第１電極２及び第２電極４は、金属酸化物層３と電気的に接続されている。
　なお、第１電極２は第２電極４と同等のサイズでもよく、また各電極２，４及び金属酸化物層３の配置は、上下逆に配置してもよいし、横向けに配置してもよい。
　基板１は、例えばトランジスタ等の回路素子が形成されたシリコン基板により構成される。また、第１電極２及び第２電極４は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｃｕ（銅）、Ｗ（タングステン）、及びＴａＮ（窒化タンタル）のうちの１つまたは複数の材料を用いて構成される。
　金属酸化物層３は、第１タンタル酸化物層３ａと第２タンタル酸化物層３ｂとが積層されて構成されている。ここで、第２タンタル酸化物層３ｂの酸素含有率は、第１タンタル酸化物層３ａの酸素含有率よりも高くなっている。
　第１タンタル酸化物層３ａの組成をＴａＯｘとした場合に、０＜ｘ＜２．５であり、且つ、第２タンタル酸化物層３ｂの組成をＴａＯｙとした場合に、ｘ＜ｙであればよい。また、０．８≦ｘ≦１．９であり、且つ、２．１≦ｙ≦２．５とした場合には、金属酸化物層３の抵抗値を安定して高速に変化させることができた。したがって、ｘ及びｙは上記の範囲内にあってもよい。
　金属酸化物層３の厚みは、１μｍ以下であれば抵抗値の変化が認められるが、２００ｎｍ以下であってもよい。かかる構成では、パターニングプロセスとしてフォトリソグラフィ及びエッチングを使用する場合に、加工し易く、しかも金属酸化物層３の抵抗値を変化させるために必要となる電圧パルスの電圧値を低くすることができる。他方、電圧パルス印加時のブレイクダウン（絶縁破壊）をより確実に回避するという観点からは、金属酸化物層３の厚みは少なくとも５ｎｍ以上であってもよい。
　また、第２タンタル酸化物層３ｂの厚みについては、初期抵抗値が高くなりすぎる可能性を低減し、安定した抵抗変化を得るという観点から、１ｎｍ以上８ｎｍ以下程度であってもよい。
　上述したように構成される抵抗変化素子１０を動作させる場合、第１電極２及び第２電極４が、電源５の異なる端子に電気的に接続される。なお、抵抗変化素子１０は、保護抵抗６を介して電源５と電気的に接続されていてもよい。この電源５は、抵抗変化素子１０を駆動するための電気的パルス印加装置として、所定の極性、電圧及び時間幅の電気的パルス（電圧パルス）を、抵抗変化素子１０に印加することができるように構成されている。なお、保護抵抗６は、過電流による抵抗変化素子の破壊を防止するためのものである。本実施の形態１では、その抵抗値は例えば４．５ｋΩとする。そして電圧パルスは第１端子７及び第２端子８間に印加される。
　なお、以下では、端子間に印加される電圧パルスの電圧は、第１端子７を基準にした第２端子８の電位で特定されるものとする。この時、第２端子８に正の電圧を印加したときの電流の極性を正とする。
　［抵抗変化素子の製造方法］
　次に、抵抗変化素子１０の製造方法の一例について説明する。
　まず、基板１上に、スパッタリング法により、厚さ０．２μｍの第１電極２を形成する。その後、Ｔａターゲットをアルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、第１電極２の上にタンタル酸化物層を形成する。ここで、タンタル酸化物層における酸素含有率は、アルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。
　次に、上記のようにして形成されたタンタル酸化物層の最表面を酸化することによりその表面を改質する。あるいは、高濃度の酸素含有率を有するタンタル酸化物（例えばＴａ２Ｏ５）ターゲットを用いて、より酸素含有率の高い層をスパッタ法で形成する。これにより、先に形成されたタンタル酸化物層の表面に、当該タンタル酸化物層の酸化されなかった領域（第１領域）よりも酸素含有率の高い領域（第２領域）が形成される。
　これらの第１領域及び第２領域が第１タンタル酸化物層３ａ及び第２タンタル酸化物層３ｂにそれぞれ相当し、このようにして形成された第１タンタル酸化物層３ａ及び第２タンタル酸化物層３ｂによって金属酸化物層３が構成されることになる。
　次に、上記のようにして形成された金属酸化物層３の上に、スパッタリング法により、厚さ０．２μｍの第２電極４を形成することにより、抵抗変化素子１０が得られる。
　なお、第１電極２及び第２電極４並びに金属酸化物層３の大きさ及び形状は、フォトマスク及びフォトリソグラフィによって調整することができる。本実施の形態では、第２電極４及び金属酸化物層３の大きさを０．５μｍ×０．５μｍ（面積０．２５μｍ２）とし、第１電極２と金属酸化物層３とが接する部分の大きさも０．５μｍ×０．５μｍ（面積０．２５μｍ２）とした。
　また、本実施の形態では、第１タンタル酸化物層３ａの組成をＴａＯｘ（ｘ＝１．５４）とし、第２タンタル酸化物層３ｂの組成をＴａＯｙ（ｙ＝２．４７）としている。さらに、金属酸化物層３の厚みを５０ｎｍとし、第１タンタル酸化物層３ａの厚みを４５ｎｍ、第２タンタル酸化物層３ｂの厚みを５ｎｍとしている。
　なお、このように、本実施の形態においてはｘ＝１．５４、ｙ＝２．４７であるが、ｘ及びｙの値はこれに限られるわけではない。０．８≦ｘ≦１．９であり、２．１≦ｙ≦２．５としてもよい。かかる構成でも、本実施の形態での抵抗変化特性と同様に、安定した抵抗変化を実現できる。
　［抵抗変化素子の動作］
　次に、上述した製造方法により得られた抵抗変化素子１０の動作について説明する。
　以下では、金属酸化物層３の抵抗値が所定の高い値（例えば、３００ｋΩ）にある場合を高抵抗状態といい、同じく所定の低い値（例えば、１２ｋΩ）にある場合を低抵抗状態という。
　電源５を用いて、負極性の電圧パルスである書き込み電圧パルスを第１端子７及び第２端子８間に印加することにより、金属酸化物層３の抵抗値が減少し、金属酸化物層３が高抵抗状態から低抵抗状態へ変化する。以下では、これを書き込み過程という。
　他方、電源５を用いて、正極性の電圧パルスである消去電圧パルスを第１端子７及び第２端子８間に印加することにより、金属酸化物層３の抵抗値が増加し、金属酸化物層３が低抵抗状態から高抵抗状態へ変化する。以下では、これを消去過程という。
　なお、金属酸化物層３が低抵抗状態にある場合に、書き込み電圧パルスと同極性である負極性の電圧パルスが第１端子７及び第２端子８間に印加されたとしても、金属酸化物層３は低抵抗状態のまま変化しない。同様にして、金属酸化物層３が高抵抗状態にある場合に、消去電圧パルスと同極性である正極性の電圧パルスが第１端子７及び第２端子８間に印加されたとしても、金属酸化物層３は高抵抗状態のまま変化しない。ただし、金属酸化物層３の抵抗値が初期抵抗値（ここでの「高抵抗状態」における抵抗値よりも高い値）である場合、後述するように、消去電圧パルスと同極性である正極性の電圧パルスを両端子間に印加することによって当該抵抗値は減少することになる。
　上記の書き込み過程及び消去過程を繰り返すことにより、抵抗変化素子１０が動作する。なお、連続して同じ書き込み過程または消去過程を実行する所謂オーバーライト（上書き）が行われる場合もある。
　本実施の形態では、第１回目の上記の書き込み過程の前に初期過程が実行される。ここで、初期過程とは、その後の書き込み過程及び消去過程において安定した抵抗変化動作を実現するための過程である。製造直後の抵抗変化素子１０は通常抵抗変化時の高抵抗状態より高い初期抵抗値を有し、その状態で通常動作時の書き込み電圧パルスまたは消去電圧パルスを印加しても抵抗変化は起こらない。この初期過程においては、正極性の電圧パルスである第１の初期電圧パルス（高抵抗化ブレイク）及び負極性の電圧パルスである第２の初期電圧パルス（低抵抗化ブレイク）の２種類の初期電圧パルスがこの順に第１端子７及び第２端子８間に印加される。ここで、第１の初期電圧パルスが印加された場合は金属酸化物層３の抵抗値が初期抵抗値から第１の抵抗値へ減少し、次に第２の初期電圧パルスが印加された場合は第１の抵抗値から第２の抵抗値へさらに減少し、以降、通常動作時の書き込み電圧パルスまたは消去電圧パルスを印加することにより抵抗変化素子１０は抵抗変化を起こす。一般的に、初期過程は、抵抗変化素子１０を製造した後に、まだ電圧が印加されたことのない初期状態の抵抗変化素子１０に対して行なわれる。
　本実施の形態では、高抵抗化ブレイク時の第１の初期電圧パルスの電圧値をＶｂＲＨ、第１の初期電圧パルス印加時に金属酸化物層を流れる電流の最大値をＩｂＲＨとし、低抵抗化ブレイク時の第２の初期電圧パルスの電圧値をＶｂＲＬ、第２の初期電圧パルス印加時に金属酸化物層を流れる電流の最大値をＩｂＬＲとし、書き込み過程（低抵抗化）における書き込み電圧パルスの電圧値をＶＲＬ、書き込み電圧パルス印加時に金属酸化物層を流れる電流の最大値をＩＬＲとし、消去過程（高抵抗化）における消去電圧パルスの電圧値をＶＲＨ、消去電圧パルス印加時に金属酸化物層を流れる電流の最大値をＩＨＲとした場合に、｜ＩｂＲＨ｜＞｜ＩＲＬ｜＞｜ＩｂＲＬ｜且つ｜ＩｂＲＨ｜＞｜ＩＲＨ｜を満たすようにする。この関係を満たすことにより、後述のとおり、安定した抵抗変化動作を実現することができる。
　上述した実施の形態１の抵抗変化素子１０の動作をフローチャートに表すと図２の通りになる。まず、金属酸化物層３の抵抗値が初期抵抗値Ｒ０のとき、すなわち第１回目の書き込み過程が行われる前に、初期過程を実行する（Ｓ１０１）。この初期過程においては、まず、電圧値ＶｂＲＨの第１の初期電圧パルスを第１端子７及び第２端子８間に印加する（Ｓ１０１Ａ）。これにより、金属酸化物層３の抵抗値は、初期抵抗値Ｒ０から第１の抵抗値Ｒ１へ減少する。以下、このステップＳ１０１Ａの処理を「高抵抗化ブレイク処理」と称する。ここで、高抵抗化ブレイク処理とは、金属酸化物層３内にフィラメントの核を形成することで、後のフィラメント形成をスムーズに行うための処理であると考えられる。次に、電圧値ＶｂＲＬの第２の初期電圧パルスを第１端子７及び第２端子８間に印加する（Ｓ１０１Ｂ）。これにより、金属酸化物層３の抵抗値は、第１の抵抗値Ｒ１から第２の抵抗値Ｒ２へさらに減少する。以下、このステップＳ１０１Ｂの処理を「低抵抗化ブレイク処理」と称する。ここで、低抵抗化ブレイク処理とは、金属酸化物層３内に導電パスを有するフィラメントを形成するための処理であると考えられる。その後、高抵抗化電圧パルス（ここでは、一例として電圧値ＶＲＨとしたが、ＶＨＲより少し高めの電圧を印加する場合もある）を第１端子７及び第２端子８間に印加する（Ｓ１０１Ｃ）。これにより、金属酸化物層３の抵抗値は、第２の抵抗値Ｒ２から高抵抗値ＲＨへ増加する。以下、このステップＳ１０１Ｃの処理を「高抵抗化処理」と称する。ここで、高抵抗化処理とは、フィラメント内の酸素濃度を高くして抵抗値を上昇させることで、金属酸化物層３の抵抗値を高抵抗値ＲＨ（消去状態）とするための処理である。
　上記の初期過程が終了した後、書き込み過程及び消去過程を繰り返すステップＳ１０２を実行する。具体的には、電圧値ＶＲＬの書き込み電圧パルスによる書き込み過程（Ｓ１０２Ａ）と、電圧値ＶＲＨの消去電圧パルスによる消去過程（Ｓ１０２Ｂ）とを繰り返す。ここで、ステップＳ１０２Ａを実行したときには、金属酸化物層３の抵抗値が高抵抗値ＲＨから低抵抗値ＲＬへ変化し、ステップＳ１０２Ｂを実行したときには、金属酸化物層３の抵抗値が低抵抗値ＲＬから高抵抗値ＲＨへ変化する。
　上述した初期抵抗値Ｒ０、第１の抵抗値Ｒ１、第２の抵抗値Ｒ２、高抵抗値ＲＨ、及び低抵抗値ＲＬは、Ｒ０＞Ｒ１≧ＲＨ＞Ｒ２≧ＲＬの関係を満たしている。すなわち、初期過程においては、金属酸化物層３の抵抗値を、初期抵抗値Ｒ０から、高抵抗値ＲＨ以上の値である第１の抵抗値Ｒ１へ変化させる。その後、第１の抵抗値Ｒ１から、高抵抗値ＲＨより小さく低抵抗値ＲＬ以上の値である第２の抵抗値Ｒ２へ変化させることになる。
　図３は、実施の形態１の抵抗変化素子１０を動作させる回路の構成の一例及び当該抵抗変化素子１０にデータを書き込む場合における動作例を示す図である。図３に示すように、この回路は、抵抗変化素子１０と、第２端子８及び第１端子７とを備えている。抵抗変化素子１０の第２電極４は第２端子８に電気的に接続されており、第１電極２は第１端子７に電気的に接続されている。また、抵抗変化素子１０の第１電極２と第１端子７との間にはトランジスタ１３が設けられている。このトランジスタは抵抗素子を選択するスイッチング素子及び保護抵抗の役割を担っている。このトランジスタ１３にゲート電圧Ｖｇが印加されることにより、抵抗変化素子１０にトランジスタ１３を介して所定の電圧パルスが供給される。
　図４Ａは、実施の形態１の抵抗変化素子１０にデータを書き込む場合（書き込み過程）及び消去する場合（消去過程）並びに第１回目の書き込み過程の前に行われる初期過程における金属酸化物層３の抵抗値の変化を示す図である。なお、これらの書き込み過程及び消去過程並びに初期過程においては、図４Ａに示すように、正極性の電圧パルス印加時は、第１端子７を基準にして、第２端子８に所定の正電圧パルスが供給され、負極性の電圧パルス印加時は、第２端子８を基準にして、第１端子７に所定の正電圧パルスが供給される。
　抵抗変化素子１０が初期状態にある場合（金属酸化物層３の抵抗値が初期抵抗値Ｒ０の場合）に、正極性の第１の初期電圧パルス（電圧値ＶｂＲＨ）が第２端子８、第１端子７間に供給されると、図４Ａに示すように、金属酸化物層３の抵抗値は初期抵抗値Ｒ０から第１の抵抗値Ｒ１へと減少する（高抵抗化ブレイク処理）。この高抵抗化ブレイク処理での金属酸化物層を流れる電流の最大値はＩｂＲＨとなる。次に、負極性の第２の初期電圧パルス（電圧値ＶｂＲＬ）が第２端子８、第１端子７間に供給されると、金属酸化物層３の抵抗値は第１の抵抗値Ｒ１から第２の抵抗値Ｒ２へとさらに減少する（低抵抗化ブレイク処理）。この低抵抗化ブレイク処理での金属酸化物層を流れる電流の最大値はＩｂＬＨとなる。その後、正極性の消去電圧パルス（電圧値ＶＲＨ）が第２端子８、第１端子７間に供給されると、金属酸化物層３の抵抗値は第２の抵抗値Ｒ２から高抵抗値ＲＨへと増加する（高抵抗化処理）。以上により初期過程が終了する。
　上記の初期過程終了後、負極性の書き込み電圧パルス（電圧値ＶＲＬ）が第２端子８、第１端子７間に供給されると、図４Ａに示すように、金属酸化物層３の抵抗値は、高抵抗値ＲＨから低抵抗値ＲＬへと減少する（第１回目の書き込み）。これにより、「１」を表す１ビットデータが書き込まれたことになる。この書き込み時に金属酸化物層を流れる電流の最大値はＩＬＲとなる。次に、正極性の消去電圧パルス（電圧値ＶＲＨ）が第２端子８、第１端子７間に供給されると、金属酸化物層３の抵抗値が低抵抗値ＲＬから高抵抗値ＲＨへと増加する（第１回目の消去）。これにより、「０」を表す１ビットデータが書き込まれたことになる。この消去時に金属酸化物層を流れる電流の最大値はＩＲＨとなる。
　なお、金属酸化物層３の抵抗値は初期抵抗値Ｒ０が最も高く、高抵抗値ＲＨは低抵抗値ＲＬよりも高いことから、Ｒ０＞ＲＨ＞ＲＬの関係が成立することになる。また、本実施の形態においては、初期過程における第１の抵抗値Ｒ１が高抵抗値ＲＨ以上となり、また、第２の抵抗値Ｒ２が低抵抗値ＲＬ以上となるため、Ｒ０＞Ｒ１≧ＲＨ＞Ｒ２≧ＲＬの関係が成立することになる。
　その後、金属酸化物層３の抵抗値が高抵抗値ＲＨである場合において、負極性の書き込み電圧パルス（電圧値ＶＲＬ）が第２端子８に供給されると、金属酸化物層３の抵抗値が高抵抗値ＲＨから低抵抗値ＲＬへと変化する。他方、金属酸化物層３の抵抗値が低抵抗値ＲＬである場合において、正極性の消去電圧パルス（電圧値ＶＲＨ）が第２端子８に供給されると、金属酸化物層３の抵抗値は低抵抗値ＲＬから高抵抗値ＲＨへ変化する。
　この回路においても、上述したとおり、｜ＩｂＲＨ｜＞｜ＩＲＬ｜＞｜ＩｂＲＬ｜且つ｜ＩｂＲＨ｜＞｜ＩＲＨ｜を満たすような電圧パルスを第２端子８へ供給することにより、抵抗変化素子１０が安定して高速に動作するメモリとして機能することになる。
　図５は、実施の形態１の抵抗変化素子１０を動作させる回路の構成の一例であって、当該抵抗変化素子１０に書き込まれたデータを読み出す場合における動作例を示す図である。図５に示すように、データの読み出しを行う場合には、第１端子７を基準に、第２端子８に読み出し電圧が供給される。この読み出し電圧は、抵抗変化素子１０に供給されてもその抵抗を変化させない程度の値であり、第１電極２及び接地点を基準に特定される。
　図６は、データの読み出しの際に、実施の形態１の抵抗変化素子１０を備える回路を流れる電流の電流値と金属酸化物層３の抵抗値との関係を示す図である。第２端子８に読み出し電圧が供給されると、金属酸化物層３の抵抗値に応じた電流が回路を流れる。すなわち、図６に示すように、金属酸化物層３が低抵抗値ＲＬである場合は電流値Ｉａの電流が回路を流れ、高抵抗値ＲＨである場合は電流値Ｉｂの電流が回路を流れる。
　図５に示すように第１端子７が接地され、読み出し電圧が第２端子８に供給された場合に、第２端子８と第１端子７との間に流れる電流の電流値を検出することにより、金属酸化物層３の抵抗値が高低の何れであるのかを判別する。具体的には、検出した電流値がＩａであれば、金属酸化物層３の抵抗値が低抵抗値ＲＬであると判別する。その結果、抵抗変化素子１０に書き込まれたデータが「１」であることが分かる。他方、検出した電流値がＩｂであれば、金属酸化物層３の抵抗値が高抵抗値ＲＨであると判別する。その結果、抵抗変化素子１０に書き込まれたデータが「０」であることが分かる。このようにして、抵抗変化素子１０に書き込まれたデータの読み出しが行われる。
　本実施の形態の抵抗変化素子１０は、電源を切ったとしても抵抗値が変化しない。そのため、この抵抗変化素子１０を用いることにより、不揮発性記憶装置を実現することができる。
　図７は、図１に示した実施の形態１の抵抗変化素子１０に保護抵抗６を介して与える電圧パルスの電圧値を変化させた場合における金属酸化物層３の抵抗値の変化の一例を示すグラフである。
　図７において「○」で示すように、電圧パルスの電圧値が０からＶｂＲＨ０に至るまでの間、金属酸化物層３の抵抗値は初期抵抗値Ｒ０を維持したままであり、ＶｂＲＨ０になったときに急激に減少し、ＶｂＲＨのときに第１の抵抗値Ｒ１となる。この抵抗値のＲ０からＲ１への減少は、金属酸化物層３内に導電パスを有するフィラメントの核が形成されることによると推察している。その後ＶｂＲＨから０Ｖまで電圧パルスの電圧値を下げても金属酸化物層３の抵抗値はほぼＲ１に維持される。
　次に図７において「●」で示すように、電圧パルスの電圧値が０ＶからＶｂＲＬ０に至るまでの間、金属酸化物層３の抵抗値は第１の抵抗値Ｒ１近傍の値を維持する。そして、ＶｂＲＬ０になったときに急激に減少し、ＶｂＲＬのときに第２の抵抗値Ｒ２となる。この抵抗値のＲ１からＲ２への減少は、金属酸化物層３内に導電パスを有するフィラメントが形成されることによると推察している。
　その後、電圧パルスの電圧値がＶＲＨ０に至るまでの間、金属酸化物層３の抵抗値は第２の抵抗値Ｒ２近傍の値を維持する。そして、ＶＲＨ０になったときに急激に増加し、ＶＲＨのときに高抵抗値ＲＨとなる。この抵抗値のＲ２からＲＨへの増加は、金属酸化物層３内のフィラメント中の酸素濃度が高くなり、導電パス数が減少したことによると推察している。その後、電圧パルスの電圧値が０Ｖ程度に至るまでの間、金属酸化物層３の抵抗値は高抵抗値ＲＨ近傍の値を維持する。
　次に図７において「△」で示すように、電圧パルスの電圧値が０ＶからＶＲＬ０に至るまでの間、金属酸化物層３の抵抗値は高抵抗値ＲＨ近傍の値を維持する。そして、ＶＲＬ０になったときに急激に減少し、ＶＲＬに至るまでの間、金属酸化物層３の抵抗値は低抵抗値ＲＬの値をほぼ維持する。その後、電圧パルスの電圧値がＶＲＨ０に至るまでの間、金属酸化物層３の抵抗値は低抵抗値ＲＬ近傍の値を維持する。そして、ＶＲＨ０になったときに急激に増加し、ＶＲＨのときに高抵抗値ＲＨとなる。これ以降、金属酸化物層３の抵抗値が低抵抗値ＲＬ及び高抵抗値ＲＨをとる状態が繰り返されることになる。
　本実施の形態では、金属酸化物層３の抵抗値を図７における第１の抵抗値Ｒ１へ変化させるために第１の初期電圧パルス（電圧値ＶｂＲＨ）を、同じく第２の抵抗値Ｒ２へ変化させるために第２の初期電圧パルス（電圧値ＶｂＲＬ）を、同じく高抵抗値ＲＨへ変化させるために消去電圧パルス（電圧値ＶＲＨ）を、同じく低抵抗値ＲＬへ変化させるために書き込み電圧パルス（電圧値ＶＲＬ）を、抵抗変化素子１０に対してそれぞれ供給する。
　その時、第１の初期電圧パルス印加時に金属酸化物層を流れる電流の最大値（抵抗値がＲ１になる電流値）をＩｂＲＨ、第２の初期電圧パルス印加時に金属酸化物層を流れる電流の最大値（抵抗値がＲ２になる電流値）をＩｂＬＲ、消去電圧パルス印加時に金属酸化物層を流れる電流の最大値（抵抗値がＲＨになる電流値）をＩＨＲ、書き込み電圧パルス印加時に金属酸化物層を流れる電流の最大値（抵抗値がＲＬになる電流値）をＩＬＲとすると、各金属酸化物層を流れる電流の最大値は、｜ＩｂＲＨ｜＞｜ＩＲＬ｜＞｜ＩｂＲＬ｜且つ｜ＩｂＲＨ｜＞｜ＩＲＨ｜を満たすように設定される。以下、この関係を満たすことにより安定した抵抗変化動作が実現可能であることについて説明する。
　［各電圧パルスの電圧値の関係］
　抵抗変化素子において抵抗変化動作が相当回数繰り返し実行された後、さらに書き込み電圧パルス又は消去電圧パルスによりデータの書き込みを行った場合、書き込み後の抵抗変化素子の抵抗値が、高抵抗値又は低抵抗値として当初設定されていた値から乖離する現象が起きることがある。これ以降ではこの現象を「抵抗値の変動」と称する。この抵抗値の変動の程度は、次に説明する抵抗変動率で表すことができる。
　図８は、抵抗変動率の概念を説明するためのグラフである。このグラフには、書き込み電圧パルスにより低抵抗状態となった抵抗変化素子に対して読出電圧が印加された場合に検出される電流値の変化が示されており、縦軸は当該電流値を、横軸は読み出し回数をそれぞれ示している。
　なお、上記は１回の書き込みを行った後に、複数回の読み出しを連続して行った場合であるが、１回の書き込みと１回の読み出しとをセットにして、該セットを複数回繰り返した場合でも、読み出される抵抗値は、当初設定されていた値から乖離する現象が起こる。また、この時の乖離の程度（変動の幅）は、１回の書き込みを行った後に、複数回の読み出しを連続して行った場合と同様であった。
　図８におけるＲＬｓｅｔは、抵抗変化素子の抵抗値が低抵抗値ＲＬとして当初設定されていた抵抗値（すなわち、第１回目の書き込み後の抵抗変化素子の抵抗値）を示し、その時読み出し時に検出される電流値をＩｒｌ０とする。ＲＬｍａｘは抵抗変化素子が低抵抗状態にある場合において最大の抵抗値を示し、その時読み出し時に検出される電流値をＩｒｌ２とする。ＲＬｍｉｎは抵抗変化素子が低抵抗状態にある場合において最小の抵抗値を示し、その時読み出し時に検出される電流値をＩｒｌ１とする。これらのＲＬｓｅｔ、ＲＬｍａｘ及びＲＬｍｉｎを用いると、低抵抗状態における抵抗の変動率（ＲＬ変動率）は、以下の式１で表すことができる。
　ＲＬ変動率（％）＝（ＲＬｍａｘ－ＲＬｍｉｎ）／ＲＬｓｅｔ×１００　…式１
　なお、高抵抗状態における抵抗変動率についても、上記のＲＬ変動率と同様にして定義することができる。
　次に、このＲＬ変動率を用いて、第１及び第２の初期電圧パルス印加時に金属酸化物層を流れる電流の最大値、書き込み電圧パルス、並びに消去電圧パルス印加時に金属酸化物層を流れる電流の最大値の関係について説明する。
　図９（ａ）及び（ｂ）は、初期過程において、ＶｂＲＨ＝＋３．３Ｖ（ＩｂＲＨ＝４５０μＡ）で高抵抗化ブレイク処理を行い、ＶｂＲＬ＝－１．８Ｖ（ＩｂＲＬ＝－１５０μＡ）で低抵抗化ブレイク処理を行い、ＶＲＨ＝＋２．４Ｖ（ＩＲＨ=１８０μＡ）で高抵抗化処理を行った抵抗変化素子において、書き込み電圧パルス（ＶＲＬ）及び消去電圧パルス（ＶＲＬＨ）を変えることで、書き込み時及び消去時に金属酸化物層を流れる電流の最大値（ＩＲＬ及びＩＲＨ）を変えた駆動条件におけるＲＬ変動率の評価結果を示す図である。図９（ａ）では、記号「○」はＲＬ変動率が５％以下であることを表し、記号「×」はＲＬ変動率が５％を超える場合を表している。なお、図９（ａ）における「初期」の欄には書き込み回数が０回目から１００回目までにおけるＲＬ変動率の評価が、「１Ｅ５サイクル後」の欄には書き込み回数が１０５回目から１０５＋１００回目までにおけるＲＬ変動率の評価がそれぞれ示されている。ちなみに１Ｅ５サイクルとは１０５サイクルのことである。
　図９（ａ）に示すとおり、初期においては、ＩＲＬ＝－７５μＡ及びＩＲＬ＝－１１０μＡの場合のみ「×」であり、ＩＲＬが絶対値でそれよりも大きな値になれば「○」となっている。これに対し、１Ｅ５サイクル後では、ＩＲＬ＝－７５μＡ及びＩＲＬ＝－１１０μＡに加えて、ＩＲＬ＝－１５０μＡ及びＩＲＬ＝－１７０μＡ（＝１．１３×ＩｂＲＬ）の場合も「×」となっている。上記の結果をＶＲＬとＲＬ変動率との関係としてグラフで示したのが図９（ｂ）である。
　図１０（ａ）は、ＶＲＬ＝－１．８Ｖ（ＩＲＬ＝－１５０μＡ）の場合におけるＲＬ変動率とセットＲＬ電流値との関係を示すグラフである。また、図１０（ｂ）は、ＶＬＲ＝－２．０Ｖ（ＩＲＬ＝－１９０μＡ）の場合におけるＲＬ変動率とセットＲＬ電流値との関係を示すグラフである。ここで、セットＲＬ電流値とは２５ビットの素子に対して書き込みを行ったときの読み出し電流値を示している。なお、初期過程における各電圧パルスの電圧値は図９（ａ）及び（ｂ）の場合と同様である。
　図１０（ａ）に示すように、ＶＲＬ＝－１．８Ｖ（ＩＲＬ＝－１５０μＡ）では、セットＲＬ電流値によってはＲＬ変動率が１０％を超える場合もある等、ほとんどすべてのセットＲＬ電流値においてＲＬ変動率が高くなっている。これに対し、図１０（ｂ）に示すように、ＶＬＲ＝－２．０Ｖ（ＩＲＬ＝－１９０μＡ）では、何れのセットＲＬ電流値の場合でもＬＲ変動率が５％以下の低い値となっている。
　上記の図９（ａ）及び（ｂ）並びに図１０（ａ）及び（ｂ）より、安定した抵抗変化動作を実現するためには、｜ＩｂＲＬ｜＝１５０μＡである場合は｜ＩＲＬ｜＞１５０μＡであることが必要であり、さらに書き換え回数が増加した場合やビットばらつきを含めての安定した抵抗変化動作を実現するためには｜ＩｂＲＬ｜＝１５０μＡである場合は｜ＩＲＬ｜≧１９０μＡ（＝｜１．２７×ＩｂＲＬ｜）としてもよいことが確認できる。
　図１１は、初期過程において、ＶｂＲＨ＝＋３．３Ｖ（ＩｂＲＨ＝４５０μＡ）で高抵抗化ブレイク処理を行い、ＶｂＲＬ＝－２．４Ｖ（ＩｂＲＬ＝－２７０μＡ）で低抵抗化ブレイク処理を行い、ＶＲＨ＝＋３．０Ｖ（ＩＨＲ=３００μＡ）で高抵抗化処理を行った抵抗変化素子において、書き込み電圧パルス（ＶＲＬ）及び消去電圧パルス（ＶＲＬＨ）を変えることで、書き込み時及び消去時に金属酸化物層を流れる電流の最大値（ＩＲＬ及びＩＲＨ）を変えた駆動条件におけるＲＬ変動率の評価結果を示す図である。図１１に示すとおり、初期においては、ＶＲＬ＝－１．４Ｖ（ＩＲＬ＝－７５μＡ）からＶＲＬ＝－２．２Ｖ（ＩＲＬ＝－２３０μＡ）までの場合に「×」であり、ＶＲＬが絶対値でそれよりも大きな値になれば「○」となっている。これに対し、１Ｅ５サイクル後では、ＶＲＬ＝－１．４Ｖ（ＩＲＬ＝－７５μＡ）からＶＲＬ＝－２．５Ｖ（ＩＬＲ＝－３００μＡ＝１．１１×ＩｂＲＬ）までの場合に「×」であり、ＶＲＬ＝－２．６Ｖ（ＩＬＲ＝－３３０μＡ＝１．２２×ＩｂＲＬ）以上の値になれば「○」となっている。これらの実験結果及び追加実験の結果、書き換え回数が増加した場合やビットばらつきを含めての安定した抵抗変化動作を実現するためには、ＩＬＲの絶対値が、｜ＩｂＲＬ｜×１．１８（＝１．１３と１．２２との中間値）より大きな値になれば「○」になることがわかった。
　以上より、｜ＩＲＬ｜＞｜ＩｂＲＬ｜の関係を満たすことにより、安定した抵抗変化動作が実現され、さらに書き換え回数が増加した場合やビットばらつきを含めての安定した抵抗変化動作を実現するためには｜ＩＲＬ｜≧｜ＩｂＲＬ｜×１．１８の関係を満たしてもよいことがわかる。
　上記のような関係が成立するメカニズムとしては、以下のようなものが考えられる。すなわち、抵抗変化が生じる領域（フィラメント）の大きさは、ブレイク電圧に依存する。すなわち、ブレイク電圧が大きいとフィラメント径は大きくなり、ブレイク電圧が小さいとフィラメント径は小さくなる。フィラメントには欠陥があり、ブレイク後に抵抗変化素子に電圧が印加されると、該欠陥に酸素が入ったり該欠陥から酸素が出たりして抵抗値が変化する。フィラメント径のサイズが同じ場合には、ブレイク後に抵抗変化のために印加される電圧が小さいと、フィラメント中に生じる欠陥の密度が、低抵抗状態では小さくなり、高抵抗状態では大きくなる。低抵抗状態では、欠陥が線状に並ぶことで導電パスが形成され、抵抗値が小さくなるが、欠陥の密度が小さいと、少数の欠陥が消滅することで容易に導電パスが不存在になりやすく、抵抗値が上昇しやすい。低抵抗状態の抵抗値の変動は、かかるメカニズムで生じると考えられる。したがって、フィラメント径のサイズが同じ場合には、ブレイク後に抵抗変化のために印加される電圧が大きいほど、フィラメント中に生じる欠陥の密度が、低抵抗状態では大きくなり、少数の欠陥が消滅しても導電パスが不存在となりにくく、低抵抗状態の抵抗値が変化しにくい。よって、抵抗変化のために印加される電圧をブレイク電圧よりも大きくすることで、抵抗値が変動する可能性を低減できる。
　さらに、特許文献３（国際公開第２０１０／０３８４４２号）、特許文献４（国際公開第２０１０／０２１１３４号）、特許文献５（特開２０１１－２３３２１１号公報）等によれば、低抵抗化電圧よりも絶対値の大きな電圧を印加しなければ、高抵抗化させることができないことは周知である。すなわち、高抵抗化電圧（消去電圧：ＶＲＨ）の絶対値は、低抵抗化電圧（書き込み電圧：ＶＲＬ）に依存して変動する。よって、ＶＲＬの絶対値で条件を設定すれば、ＶＲＨについてはＶＲＬに依拠して決定されうる。
　また、消去電圧パルス印加時に金属酸化物を流れる電流の最大値（ＩＲＨ）は、低抵抗状態から高抵抗状態に変化し始めた時の電流値、あるいは、高抵抗状態に変化した後の電流値のいずれかとなる。いずれが最大値となるかは消去電圧の大きさにより異なる。低抵抗状態から高抵抗状態に変化し始める電流値はＩＲＬと等しいか、ＩＲＬよりも若干大きくなる。高抵抗状態に変化した後の電流値は、消去電圧印加時に流れる電流値である。周知のように、素子の電流電圧特性（Ｉ－Ｖ特性）は、一般に、非線形である。消去電圧は読み出し電圧よりも大きい。よって、高抵抗状態の素子でも、消去電圧が印加されることにより、比較的大きな電流が流れうる。以上の検討によれば、｜ＶＲＨ｜＞｜ＶＲＬ｜であれば｜ＩＲＨ｜≧｜ＩＲＬ｜となる。よって、ＩＲＬの絶対値で条件を設定すれば、ＩＲＨについてはＩＲＬに依拠して決定されうる。
　本実施の形態１において、｜ＩＲＬ｜≧｜ＩｂＲＨ｜の場合においては、抵抗素子が高抵抗化しにくくなりＲＨ電流値が安定しないといった不良が発生しうる。また｜ＩＲＨ｜≧｜ＩｂＲＨ｜の場合においては、抵抗変化素子が低抵抗化しにくくなりＬＲ電流値が安定しないといった不良が発生しうる。したがって、｜ＩｂＲＨ｜＞｜ＩＲＬ｜＞｜ＩｂＲＬ｜且つ｜ＩｂＲＨ｜＞｜ＩＲＨ｜の関係を満たすことにより、安定した抵抗変化動作が実現可能である。さらに、｜ＩｂＲＨ｜＞｜ＩＲＬ｜＞｜ＩｂＲＬ｜×１．１８、且つ｜ＩｂＲＨ｜＞｜ＩＲＨ｜の関係を満たすことにより、書き換え回数が増加した場合やビットばらつきを含めても安定した抵抗変化動作が実現できる。
　［動作変形例１］
　本実施の形態１では、第１回目の書き込み過程の前の初期過程として、正極性の電圧パルスである第１の初期電圧パルス（高抵抗化ブレイク）及び負極性の電圧パルスである第２の初期電圧パルス（低抵抗化ブレイク）の２種類の初期電圧パルスをこの順に第１端子７及び第２端子８間に印加する例を示した。本変形例では、例えば第２タンタル酸化物層３ｂの厚みが薄い場合等において、初期過程において正極性の電圧パルスを印加せず、負極性の電圧パルスを初期電圧パルスとして印加する（低抵抗化ブレイク処理）。また、初期過程においては、負極性の初期電圧パルスを印加した後に、高抵抗化処理を行なってもよい。そのような場合は、初期電圧パルスの電圧値をＶｂＲＬ、初期電圧パルス印加時に金属酸化物層を流れる電流の最大値をＩｂＬＲとし、書き込み過程（低抵抗化）における書き込み電圧パルスの電圧値をＶＲＬ、書き込み電圧パルス印加時に金属酸化物層を流れる電流の最大値をＩＬＲとした場合に、｜ＩＲＬ｜＞｜ＩｂＲＬ｜を満たすようにしてもよい。そして、この関係を満たすことにより安定した抵抗変化動作を実現することができる。本動作変形例１は、上記実施の形態１に比べて、正極性の電圧パルス（高抵抗化ブレイク）を印加する処理を省略できるため、初期過程を簡略化できる。
　図４Ｂは、実施の形態１の動作変形例１の抵抗変化素子１０にデータを書き込む場合（書き込み過程）及び消去する場合（消去過程）並びに第１回目の書き込み過程の前に行われる初期過程における金属酸化物層３の抵抗値の変化を示す図である。なお、これらの書き込み過程及び消去過程並びに初期過程においては、図４Ｂに示すように、正極性の電圧パルス印加時は、第１端子７を基準にして、第２端子８に所定の正電圧パルスが供給され、負極性の電圧パルス印加時は、第２端子８を基準にして、第１端子７に所定の正電圧パルスが供給される。
　抵抗変化素子１０が初期状態にある場合（金属酸化物層３の抵抗値が初期抵抗値Ｒ０の場合）に、負極性の初期電圧パルス（電圧値ＶｂＲＬ）が第２端子８、第１端子７間に供給されると、図４Ｂに示すように、金属酸化物層３の抵抗値は初期抵抗値Ｒ０から他の抵抗値（以下、第２の抵抗値と呼ぶ）Ｒ２へとさらに減少する（低抵抗化ブレイク処理）。この低抵抗化ブレイク処理での金属酸化物層を流れる電流の最大値はＩｂＲＬとなる。その後、正極性の消去電圧パルス（電圧値ＶＲＨ）が第２端子８、第１端子７間に供給されると、金属酸化物層３の抵抗値は第２の抵抗値Ｒ２から高抵抗値ＲＨへと増加する（高抵抗化処理）。以上により初期過程が終了する。
　上記の初期過程終了後、負極性の書き込み電圧パルス（電圧値ＶＲＬ）が第２端子８、第１端子７間に供給されると、図４Ｂに示すように、金属酸化物層３の抵抗値は、高抵抗値ＲＨから低抵抗値ＲＬへと減少する（第１回目の書き込み）。これにより、「１」を表す１ビットデータが書き込まれたことになる。この書き込み時に金属酸化物層を流れる電流の最大値はＩＬＲとなる。次に、正極性の消去電圧パルス（電圧値ＶＲＨ）が第２端子８、第１端子７間に供給されると、金属酸化物層３の抵抗値が低抵抗値ＲＬから高抵抗値ＲＨへと増加する（第１回目の消去）。これにより、「０」を表す１ビットデータが書き込まれたことになる。この消去時に金属酸化物層を流れる電流の最大値はＩＲＨとなる。
　なお、金属酸化物層３の抵抗値は初期抵抗値Ｒ０が最も高く、高抵抗値ＲＨは低抵抗値ＲＬよりも高いことから、Ｒ０＞ＲＨ＞ＲＬの関係が成立することになる。また、本実施の形態においては、第２の抵抗値Ｒ２が低抵抗値ＲＬ以上となるため、Ｒ０＞ＲＨ＞Ｒ２≧ＲＬの関係が成立することになる。
　その後、金属酸化物層３の抵抗値が高抵抗値ＲＨである場合において、負極性の書き込み電圧パルス（電圧値ＶＲＬ）が第２端子８に供給されると、金属酸化物層３の抵抗値が高抵抗値ＲＨから低抵抗値ＲＬへと変化する。他方、金属酸化物層３の抵抗値が低抵抗値ＲＬである場合において、正極性の消去電圧パルス（電圧値ＶＲＨ）が第２端子８に供給されると、金属酸化物層３の抵抗値は低抵抗値ＲＬから高抵抗値ＲＨへ変化する。
　この回路においても、上述したとおり、｜ＩＲＬ｜＞｜ＩｂＲＬ｜を満たすような電圧パルスを第２端子８へ供給することにより、抵抗変化素子１０が安定して高速に動作するメモリとして機能することになる。
　［動作変形例２］
　上述した本実施の形態の抵抗変化素子の動作では、書き込み電圧パルスの電圧値ＶＲＬは一定の値であったが、｜ＩｂＲＨ｜＞｜ＩＲＬ｜＞｜ＩｂＲＬ｜の範囲内で適宜変更するようにしてもよい。以下では、書き込み回数の増加に伴ってＶＲＬを増加させ、ＩＲＬを増加させる動作例について説明する。
　まず、上述したようにＩＲＬを増加させることの効果について説明する。図１２（ａ）は、書き込み回数が０回目から１００回目までにおけるＲＬ変動率とセットＲＬ電流値との関係を示すグラフであり、図１２（ｂ）乃至（ｄ）は、１Ｅ５回サイクル後（書き込み回数が１０５回目から１０５＋１００回目まで）におけるＲＬ変動率とセットＲＬ電流値との関係を示すグラフである。なお、図１２（ａ）及び（ｂ）はＶＲＬ＝－１．８Ｖ（ＩＲＬ＝－１５０μＡ）の場合のグラフであり、図１２（ｃ）及び（ｄ）はそれぞれＶＲＬ＝－２．０Ｖ（ＩＲＬ＝－１９０μＡ）及びＶＲＬ＝－２．２Ｖ（ＩＲＬ＝－２３０μＡ）の場合のグラフである。
　図１２（ａ）及び（ｂ）を比較すると分かるように、書き込み回数が０～１００回目までは何れのセットＲＬ電流値においてもＲＬ変動率が１０％以下と低いのに対し、１Ｅ５回サイクル後ではＲＬ変動率が急激に増大している。また、図１２（ｂ）乃至（ｄ）を比較すると、ＶＲＬ＝－２．０Ｖ（ＩＲＬ＝－１９０μＡ）の場合はＶＲＬ＝－１．８Ｖ（ＩＲＬ＝－１５０μＡ）の場合よりもＲＬ変動率は低い値となり、ＶＲＬ＝－２．２Ｖ（ＩＲＬ＝－２３０μＡ）の場合はＶＲＬ＝－２．０Ｖ（ＩＲＬ＝－１９０μＡ）の場合よりもさらにＲＬ変動率が低い値となっていることが分かる。
　このように、書き込み回数が相当程度を超えた場合はＲＬ変動率が増大し、その場合にＩＲＬをより高くすることによりＲＬ変動率を低減させることが可能になる。したがって、書き込みが繰り返し実行された後に、｜ＩｂＲＨ｜＞｜ＩＲＬ｜＞｜ＩｂＲＬ｜の範囲内でＩＲＬを高くすることにより、良好なエンデュランス特性を実現することができる。
　上記の動作はベリファイ動作と関連付けることができる。ここで、ベリファイ動作とは、抵抗変化素子に対してデータの書き込みを行った場合に、その抵抗変化素子が保持しているデータを確認のために読み出し、その読み出されたデータと書き込まれたデータとを比較して、両者が異なる場合に再度書き込みを行う動作をいう。ＲＬ変動率が高くなった場合、読み出しデータと書き込みデータの不一致が生じやすくなるため、ベリファイ動作の回数が増大すると考えられる。そこで、ベリファイ動作の回数について閾値（例えば１００等）を予め設定しておき、実際のベリファイ動作の回数がその閾値を超えた場合に、それ以降で実行される書き込み過程においてＶＲＬをより高い値に設定する。これにより、良好なエンデュランス特性を実現することができる。
　なお、上述したとおり｜ＩｂＲＨ｜＞｜ＩＲＬ｜＞｜ＩｂＲＬ｜の範囲内でＩＲＬを高くすると良好なエンデュランス特性を得ることができる。他方、省電力化を図るという観点からは、可能な限りＩＲＬを低い値に抑えてもよい。
　（実施の形態２）
　実施の形態２は、実施の形態１において説明した抵抗変化素子を用いて構成される、１トランジスタ／１不揮発性記憶部型（１Ｔ１Ｒ型）の不揮発性記憶装置である。以下、この不揮発性記憶装置の構成及び動作について説明する。
　［不揮発性記憶装置の構成及び動作］
　図１３は、実施の形態２の不揮発性記憶装置の構成の一例を示すブロック図である。図１３に示すように、１Ｔ１Ｒ型の不揮発性記憶装置１００は、半導体基板上にメモリ本体部１０１を備えており、このメモリ本体部１０１は、抵抗変化素子及びアクセストランジスタ（電流制御素子）を具備するメモリアレイ１０２と、電圧印加回路とを備える。電圧印加回路は、例えば、行選択回路／ドライバ１０３と、列選択回路１０４と、情報の書き込みを行うための書込み回路１０５と、選択ビット線に流れる電流量を検出し、２値のデータのうちの何れのデータが記憶されているかの判定を行うセンスアンプ１０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路１０７と、を具備している。
　また、不揮発性記憶装置１００は、セルプレート電源（ＶＣＰ電源）１０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路１０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部１０１の動作を制御する制御回路１１０とをさらに備えている。
　メモリアレイ１０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してそれぞれ設けられた複数のアクセストランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３，…（以下、「アクセストランジスタＴ１１，Ｔ１２，…」と表す）と、アクセストランジスタＴ１１，Ｔ１２，…と１対１に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３（以下、「メモリセルＭ１１１，Ｍ１１２，…」と表す）とを備えている。ここで、メモリセルＭ１１１，Ｍ１１２，…は、実施の形態１の抵抗変化素子１０に相当する。
　また、メモリアレイ１０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…を備えている。
　アクセストランジスタＴ１１，Ｔ１２，Ｔ１３，…のドレインはビット線ＢＬ０に、アクセストランジスタＴ２１，Ｔ２２，Ｔ２３，…のドレインはビット線ＢＬ１に、アクセストランジスタＴ３１，Ｔ３２，Ｔ３３，…のドレインはビット線ＢＬ２に、それぞれ接続されている。
　また、アクセストランジスタＴ１１，Ｔ２１，Ｔ３１，…のゲートはワード線ＷＬ０に、アクセストランジスタＴ１２，Ｔ２２，Ｔ３２，…のゲートはワード線ＷＬ１に、アクセストランジスタＴ１３，Ｔ２３，Ｔ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。
　さらに、アクセストランジスタＴ１１，Ｔ１２，…のソースはそれぞれ、メモリセルＭ１１１，Ｍ１１２，…と接続されている。
　また、メモリセルＭ１１１，Ｍ１２１，Ｍ１３１，…はプレート線ＰＬ０に、メモリセルＭ１１２，Ｍ１２２，Ｍ１３２，…はプレート線ＰＬ１に、メモリセルＭ１１３，Ｍ１２３，Ｍ１３３，…はプレート線ＰＬ２に、それぞれ接続されている。
　アドレス入力回路１０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ１０３へ出力するとともに、列アドレス信号を列選択回路１０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１，Ｍ１１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
　制御回路１１０は、初期過程（図２におけるステップＳ１０１）において、第１の初期電圧パルス、第２の初期電圧パルス及び消去電圧パルスを各メモリセルＭ１１１，Ｍ１１２，…に対してこの順に印加することを指示する書き込み信号を書込み回路１０５に対して出力する。書込み回路１０５は、この書き込み信号を受け取った場合、すべてのビット線ＢＬ０，ＢＬ１，ＢＬ２，…に対して第１の初期電圧パルス、第２の初期電圧パルス及び消去電圧パルスを印加することを指示する信号を列選択回路１０４に対して出力する。列選択回路１０４は、この信号を受け取った場合、すべてのビット線ＢＬ０，ＢＬ１，ＢＬ２，…に対して第１の初期電圧パルス、第２の初期電圧パルス及び消去電圧パルスを印加するこのとき、行選択回路／ドライバ１０３は、すべてのワード線ＷＬ０，ＷＬ１，ＷＬ２，…に対して、所定の電圧を印加する。
　以上の動作の結果、初期過程が完了する。その後、制御回路１１０は、データの書き込み過程（図２におけるステップＳ１０２）においては、データ入出力回路１０７に入力された入力データＤｉｎに応じて、書き込み電圧パルス又は消去電圧パルスの印加を指示する書き込み信号を書込み回路１０５へ出力する。他方、データの読み出し過程において、制御回路１１０は、読み出し用電圧パルスの印加を指示する読み出し信号を列選択回路１０４へ出力する。
　行選択回路／ドライバ１０３は、アドレス入力回路１０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
　また、列選択回路１０４は、アドレス入力回路１０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み電圧パルス、消去電圧パルスまたは読み出し用電圧パルスを印加する。
　書込み回路１０５は、制御回路１１０から出力された書き込み信号を受け取った場合、列選択回路１０４に対して選択されたビット線に対して書き込み電圧パルス又は消去電圧パルスの印加を指示する信号を出力する。
　センスアンプ１０６は、情報の読み出し工程において、読み出し対象となる選択ビット線に流れる電流量を検出し、記憶されているデータを判別する。本実施の形態の場合、各メモリセルＭ１１１，Ｍ１１２，…の抵抗状態を高低の２つの状態とし、それらの各状態と各データとを対応させる。そのため、センスアンプ１０６は、選択されたメモリセルの抵抗変化層の抵抗状態が何れの状態にあるのかを判別し、それに応じて２値のデータのうち何れのデータが記憶されているのかを判定する。その結果得られた出力データＤＯは、データ入出力回路１０７を介して、外部回路へ出力される。
　上記のように動作することにより、不揮発性記憶装置１００は、抵抗変動を抑制することができる。
　（実施の形態３）
　実施の形態３は、実施の形態１において説明した抵抗変化素子を用いて構成される、クロスポイント型の不揮発性記憶装置である。以下、この不揮発性記憶装置の構成及び動作について説明する。
　［不揮発性記憶装置の構成及び動作］
　図１４は、実施の形態３の不揮発性記憶装置の構成の一例を示すブロック図である。図１４に示すように、本実施の形態に係る不揮発性記憶装置２００は、半導体基板上にメモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリアレイ２０２と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書込み回路２０５と、選択ビット線に流れる電流量を検出し、４値のデータのうちの何れのデータが記憶されているかの判別を行うセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。
　また、不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
　メモリアレイ２０２は、半導体基板上に互い平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。
　また、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してマトリクス状に設けられた複数のメモリセルＭ２１１，Ｍ２１２，Ｍ２１３，Ｍ２２１，Ｍ２２２，Ｍ２２３，Ｍ２３１，Ｍ２３２，Ｍ１２３，…（以下、「メモリセルＭ２１１，Ｍ２１２，…」と表す）が設けられている。ここで、メモリセルＭ２１１，Ｍ２１２，…は、実施の形態１の抵抗変化素子１０に相当する素子と、ＭＩＭ（Metal-Insulator-Metal）ダイオード又はＭＳＭ（Metal-Semiconductor-Metal）ダイオード等で構成される電流制御素子とが接続されて構成されている。
　アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ２０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１，Ｍ２１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号はアドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は同じく列のアドレスを示す信号である。
　制御回路２０９は、初期過程（図２におけるステップＳ１０１）において、第１の初期電圧パルス、第２の初期電圧パルス及び消去電圧パルスを各メモリセルＭ２１１，Ｍ２１２，…に対してこの順に印加することを指示する書き込み信号を書込み回路２０５に対して出力する。書込み回路１０５は、この書き込み信号を受け取った場合、すべてのワード線ＷＬ０，ＷＬ１，ＷＬ２，…に対して所定の電圧を印加することを指示する信号を行選択回路／ドライバ２０３に対して出力するとともに、すべてのビット線ＢＬ０，ＢＬ１，ＢＬ２，…に対して第１の初期電圧パルス、第２の初期電圧パルス及び消去電圧パルスを印加することを指示する信号を列選択回路／ドライバ２０４に対して出力する。
　以上の動作の結果、初期過程が完了する。その後、制御回路２０９は、データの書き込み過程（図２におけるステップＳ１０２）において、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み電圧パルス又は消去電圧パルスの印加を指示する書き込み信号を書込み回路２０５へ出力する。他方、データの読み出し工程において、制御回路２０９は、読み出し用電圧パルスの印加を指示する読み出し信号を列選択回路／ドライバ２０４へ出力する。
　行選択回路／ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
　また、列選択回路／ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み電圧パルス、消去電圧パルスまたは読み出し用電圧パルスを印加する。
　書込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して選択されたビット線に対して書き込み電圧パルス又は消去電圧パルスの印加を指示する信号を出力する。
　センスアンプ２０６は、データの読み出し工程において、読み出し対象となる選択ビット線に流れる電流量を検出し、記憶されているデータを判別する。本実施の形態の場合、各メモリセルＭ２１１，Ｍ２１２，…の抵抗状態を高低の２つの状態とし、それらの各状態と各データとを対応させる。そのため、センスアンプ２０６は、選択されたメモリセルの抵抗変化層の抵抗状態が何れの状態にあるのかを判別し、それに応じて２値のデータのうち何れのデータが記憶されているのかを判定する。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。
　上記のように動作することにより、不揮発性記憶装置２００は、抵抗変動を抑制することができる。
　なお、図１４に示す本実施の形態に係る不揮発性記憶装置におけるメモリアレイを、３次元に積み重ねることによって、多層化構造の不揮発性記憶装置を実現することも可能である。このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性記憶装置を実現することが可能となる。
（実施の形態４）
　実施の形態４の抵抗変化素子の駆動方法は、第１電極と、第２電極と、第１電極及び第２電極間に介在し、第１電極及び第２電極間に印加される電圧パルスに応じて抵抗値が変化する金属酸化物層とを備える抵抗変化素子を駆動する駆動方法において、金属酸化物層は、第１電極に接続される第１の酸化物領域と、第２電極に接続され、第１の酸化物領域よりも酸素含有率が高い第２の酸化物領域とを有しており、第１の極性の書き込み電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗状態を高から低へ変化させて書き込み状態にする書き込み過程と、第１の極性とは異なる第２の極性の消去電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗状態を低から高へ変化させて消去状態にする消去過程と、第１回目の書き込み過程の前に、第２の極性の第１の初期電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗値を初期状態の抵抗値から第１の抵抗値へ変化させ、その後第１の極性の第２の初期電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗値を第１の抵抗値から第２の抵抗値へ変化させる初期過程と、を有し、金属酸化物層の初期状態における抵抗値をＲ０、書き込み状態における抵抗値をＲＬ、消去状態における抵抗値をＲＨ、第１の抵抗値をＲ１、第２の抵抗値をＲ２とし、第１の初期電圧パルスの電圧値をＶｂＲＨ、第２の初期電圧パルスの電圧値をＶｂＲＬ、書き込み電圧パルスの電圧値をＶＲＬ、消去電圧パルスの電圧値をＶＲＨとした場合に、Ｒ０＞Ｒ１≧ＲＨ＞Ｒ２≧ＲＬであり、｜ＶｂＲＨ｜＞｜ＶＲＬ｜＞｜ＶｂＲＬ｜且つ｜ＶｂＲＨ｜＞｜ＶＲＨ｜を満たす。
　かかる構成では、抵抗変化素子を安定に抵抗変化させることができる。
　上記駆動方法において、書き込み電圧パルスの電圧値ＶＲＬが、｜ＶＲＬ｜＞｜ＶｂＲＬ｜×１．０８であってもよい。
　上記駆動方法において、金属酸化物が、タンタル酸化物、ハフニウム酸化物、及びジルコニウム酸化物の何れかであってもよい。
　上記駆動方法において、第１の酸化物領域が、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有する酸化物を含んでおり、第２の酸化物領域が、ＴａＯｙ（但し、２．１≦ｙ≦２．５）で表される組成を有する酸化物を含んでいてもよい。
　上記駆動方法において、書き込み過程が繰り返し実行された後の書き込み過程において、それ以前の書き込み過程の場合と比べて書き込み電圧パルスの電圧値を増加させるようにしてもよい。
　上記駆動方法において、書き込み過程の後に金属酸化物の抵抗状態を検証し、その検証の結果書き込み状態を実現できていなかった場合に書き込み過程を再度実行するベリファイ過程をさらに有し、ベリファイ過程が複数回数実行された後の書き込み過程において、それ以前の書き込み過程の場合と比べて書き込み電圧パルスの電圧値を増加させるようにしてもよい。
　実施の形態４の不揮発性記憶装置は、第１電極と、第２電極と、第１電極及び第２電極間に介在し、第１電極及び第２電極間に印加される電圧パルスに応じてその抵抗値が変化する金属酸化物層とを備える抵抗変化素子と、抵抗変化素子に所定の電圧パルスを印加する電圧パルス印加回路とを備え、金属酸化物層が、第１電極に接続される第１の酸化物領域と、第２電極に接続され、第１の酸化物領域よりも酸素含有率が高い第２の酸化物領域とを有しており、電圧パルス印加回路が、第１の極性の書き込み電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗状態を高から低へ変化させて書き込み状態にし、第１の極性とは異なる第２の極性の消去電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗状態を低から高へ変化させて消去状態にし、書き込み状態にする前に、第２の極性の第１の初期電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗値を初期状態の抵抗値から第１の抵抗値へ変化させ、その後第１の極性の第２の初期電圧パルスを第１電極及び第２電極間に印加することにより金属酸化物層の抵抗値を第１の抵抗値から第２の抵抗値へ変化させるように構成され、金属酸化物層の初期状態における抵抗値をＲ０、書き込み状態における抵抗値をＲＬ、消去状態における抵抗値をＲＨ、第１の抵抗値をＲ１、第２の抵抗値をＲ２とし、第１の初期電圧パルスの電圧値をＶｂＲＨ、第２の初期電圧パルスの電圧値をＶｂＲＬ、書き込み電圧パルスの電圧値をＶＲＬ、消去電圧パルスの電圧値をＶＲＨとした場合に、Ｒ０＞Ｒ１≧ＲＨ＞Ｒ２≧ＲＬであり、｜ＶｂＲＨ｜＞｜ＶＲＬ｜＞｜ＶｂＲＬ｜且つ｜ＶｂＲＨ｜＞｜ＶＲＨ｜を満たす。
　かかる構成では、安定に動作可能な記憶装置を実現することができる。
　上記不揮発性記憶装において、書き込み電圧パルスの電圧値ＶＲＬが、｜ＶＲＬ｜＞｜ＶｂＲＬ｜×１．０８であってもよい。
　上記不揮発性記憶装置において、金属酸化物が、タンタル酸化物、ハフニウム酸化物、及びジルコニウム酸化物の何れかであってもよい。
　上記不揮発性記憶装置において、第１の酸化物領域が、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有する酸化物を含んでおり、第２の酸化物領域が、ＴａＯｙ（但し、２．１≦ｙ≦２．５）で表される組成を有する酸化物を含んでいてもよい。
　上記不揮発性記憶装置において、電圧パルス印加回路が、書き込み電圧パルスの印加を繰り返し行った後にさらに書き込み電圧パルスを印加する場合に、既に印加された書き込み電圧パルスと比べて高い電圧値の書き込み電圧パルスを印加するように構成されていてもよい。
　上記不揮発性記憶装置において、書き込み電圧パルスが印加された後に金属酸化物の抵抗状態を検証する検証手段をさらに備え、電圧パルス印加回路が、検証手段による検証の結果書き込み状態を実現できていなかった場合に、書き込み電圧パルスの再印加を行うように構成されており、さらに、その再印加が複数回数実行された後に書き込み電圧パルスを印加する場合に、既に印加された書き込み電圧パルスと比べて高い電圧値の書き込み電圧パルスを印加するように構成されていてもよい。
　上記不揮発性記憶装置において、第１電極または第２電極に電気的に接続された電流制御素子をさらに備えていてもよい。この場合に、電流制御素子がトランジスタであってもよく、ダイオードであってもよい。
　［抵抗変化素子の構成］
　実施の形態４の抵抗変化素子の構成については、実施の形態１と同様とすることができるので、詳細な説明を省略する。
　［抵抗変化素子の製造方法］
　実施の形態４の抵抗変化素子の製造方法については、実施の形態１と同様とすることができるので、詳細な説明を省略する。
　なお、０．８≦ｘ≦１．９であり、２．１≦ｙとしてもよい。かかる構成でも、実施の形態１での抵抗変化特性と同様に、安定した抵抗変化を実現できる。
　［抵抗変化素子の動作］
　実施の形態４では、高抵抗化ブレイク時の第１の初期電圧パルスの電圧値をＶｂＲＨとし、低抵抗化ブレイク時の第２の初期電圧パルスの電圧値をＶｂＲＬとし、書き込み過程（低抵抗化）における書き込み電圧パルスの電圧値をＶＲＬとし、消去過程（高抵抗化）における消去電圧パルスの電圧値をＶＲＨとした場合に、｜ＶｂＲＨ｜＞｜ＶＲＬ｜＞｜ＶｂＲＬ｜且つ｜ＶｂＲＨ｜＞｜ＶＲＨ｜を満たすようにする。この関係を満たすことにより、後述のとおり、安定した抵抗変化動作を実現することができる。
　図１５は、実施の形態４の抵抗変化素子１０にデータを書き込む場合（書き込み過程）及び消去する場合（消去過程）並びに第１回目の書き込み過程の前に行われる初期過程における金属酸化物層３の抵抗値の変化を示す図である。なお、これらの書き込み過程及び消去過程並びに初期過程においては、図１５に示すように、正極性の電圧パルス印加時は、第１端子７を基準にして、第２端子８に所定の正電圧パルスが供給され、負極性の電圧パルス印加時は、第２端子８を基準にして、第１端子７に所定の正電圧パルスが供給される。
　抵抗変化素子１０が初期状態にある場合（金属酸化物層３の抵抗値が初期抵抗値Ｒ０の場合）に、正極性の第１の初期電圧パルス（電圧値ＶｂＲＨ）が第２端子８、第１端子７間に供給されると、図１５に示すように、金属酸化物層３の抵抗値は初期抵抗値Ｒ０から第１の抵抗値Ｒ１へと減少する（高抵抗化ブレイク処理）。次に、負極性の第２の初期電圧パルス（電圧値ＶｂＲＬ）が第２端子８、第１端子７間に供給されると、金属酸化物層３の抵抗値は第１の抵抗値Ｒ１から第２の抵抗値Ｒ２へとさらに減少する（低抵抗化ブレイク処理）。その後、正極性の消去電圧パルス（電圧値ＶＲＨ）が第２端子８、第１端子７間に供給されると、金属酸化物層３の抵抗値は第２の抵抗値Ｒ２から高抵抗値ＲＨへと増加する（高抵抗化処理）。以上により初期過程が終了する。
　上記の初期過程終了後、負極性の書き込み電圧パルス（電圧値ＶＲＬ）が第２端子８、第１端子７間に供給されると、図１５に示すように、金属酸化物層３の抵抗値は、高抵抗値ＲＨから低抵抗値ＲＬへと減少する（第１回目の書き込み）。これにより、「１」を表す１ビットデータが書き込まれたことになる。次に、正極性の消去電圧パルス（電圧値ＶＲＨ）が第２端子８、第１端子７間に供給されると、金属酸化物層３の抵抗値が低抵抗値ＲＬから高抵抗値ＲＨへと増加する（第１回目の消去）。これにより、「０」を表す１ビットデータが書き込まれたことになる。
　なお、金属酸化物層３の抵抗値は初期抵抗値Ｒ０が最も高く、高抵抗値ＲＨは低抵抗値ＲＬよりも高いことから、Ｒ０＞ＲＨ＞ＲＬの関係が成立することになる。また、本実施の形態においては、初期過程における第１の抵抗値Ｒ１が高抵抗値ＲＨ以上となり、また、第２の抵抗値Ｒ２が低抵抗値ＲＬ以上となるため、Ｒ０＞Ｒ１≧ＲＨ＞Ｒ２≧ＲＬの関係が成立することになる。
　その後、金属酸化物層３の抵抗値が高抵抗値ＲＨである場合において、負極性の書き込み電圧パルス（電圧値ＶＲＬ）が第２端子８に供給されると、金属酸化物層３の抵抗値が高抵抗値ＲＨから低抵抗値ＲＬへと変化する。他方、金属酸化物層３の抵抗値が低抵抗値ＲＬである場合において、正極性の消去電圧パルス（電圧値ＶＲＨ）が第２端子８に供給されると、金属酸化物層３の抵抗値は低抵抗値ＲＬから高抵抗値ＲＨへ変化する。
　実施の形態４の抵抗変化素子を動作させる回路においても、上述したとおり、｜ＶｂＲＨ｜＞｜ＶＲＬ｜＞｜ＶｂＲＬ｜且つ｜ＶｂＲＨ｜＞｜ＶＲＨ｜を満たすように電圧パルスを第２端子８へ供給することにより、抵抗変化素子１０が安定して高速に動作するメモリとして機能することになる。
　以上の点を除けば、実施の形態４の抵抗変化素子の動作は、実施の形態１において図２、図３、図５、図６、図７、図８を参照しつつ説明したものを含め、実施の形態１と同様とすることができる。よって、詳細な説明を省略する。
　［各電圧パルスの電圧値の関係］
　「抵抗値の変動」および「ＲＬ変動率」については、実施の形態１で述べた通りであるので、詳細な説明を省略する。
　次に、このＲＬ変動率を用いて、第１及び第２の初期電圧パルス、書き込み電圧パルス、並びに消去電圧パルスの電圧値の関係について説明する。
　図１６Ａ及び図１６Ｂは、初期過程において、ＶｂＲＨ＝＋３．３Ｖで高抵抗化ブレイク処理を行い、ＶｂＲＬ＝－１．８Ｖで低抵抗化ブレイク処理を行い、ＶＲＨ＝＋２．４Ｖで高抵抗化処理を行った抵抗変化素子において、書き込み電圧パルス（ＶＲＬ）及び消去電圧パルス（ＶＲＬＨ）を変えた場合のＲＬ変動率の評価を示す図である。図１６Ａでは、記号「○」はＲＬ変動率が５％以下であることを表し、記号「×」はＲＬ変動率が５％を超える場合を表している。なお、図１６Ａにおける「初期」の欄には書き込み回数が０回目から１００回目までにおけるＲＬ変動率の評価が、「１Ｅ５サイクル後」の欄には書き込み回数が１０５回目から１０５＋１００回目までにおけるＲＬ変動率の評価がそれぞれ示されている。ちなみに１Ｅ５サイクルとは１０５サイクルのことである。
　図１６Ａに示すとおり、初期においては、ＶＲＬ＝－１．４Ｖ及びＶＲＬ＝－１．６Ｖの場合のみ「×」であり、ＶＲＬが絶対値でそれよりも大きな値になれば「○」となっている。これに対し、１Ｅ５（１０５）サイクル後では、ＶＲＬ＝－１．４Ｖ及びＶＲＬ＝－１．６Ｖに加えて、ＶＲＬ＝－１．８Ｖ及びＶＲＬ＝－１．９Ｖ（＝｜１．０６×ＶｂＲＬ｜）の場合も「×」となっている。上記の結果をＶＲＬとＲＬ変動率との関係としてグラフで示したのが図１６Ｂである。
　図１７Ａは、ＶＲＬ＝－１．８Ｖの場合におけるＲＬ変動率とセットＲＬ電流値との関係を示すグラフである。また、図１７Ｂは、ＶＬＲ＝－２．０Ｖの場合におけるＲＬ変動率とセットＲＬ電流値との関係を示すグラフである。ここで、セットＲＬ電流値とは２５ビットの素子に対して書き込みを行ったときの読み出し電流値を示している。なお、初期過程における各電圧パルスの電圧値は図１６Ａ及び図１６Ｂの場合と同様である。
　図１７Ａに示すように、ＶＲＬ＝－１．８Ｖでは、セットＲＬ電流値によってはＲＬ変動率が１０％を超える場合もある等、ほとんどすべてのセットＲＬ電流値においてＲＬ変動率が高くなっている。これに対し、図１７Ｂに示すように、ＶＬＲ＝－２．０Ｖでは、何れのセットＲＬ電流値の場合でもＬＲ変動率が５％以下の低い値となっている。
　上記の図１６Ａ及び図１６Ｂ並びに図１７Ａ及び図１７Ｂより、安定した抵抗変化動作を実現するためには、｜ＶｂＲＬ｜＝１．８Ｖである場合は｜ＶＲＬ｜＞１．８Ｖであることが必要であり、さらに書き換え回数が増加した場合やビットばらつきを含めての安定した抵抗変化動作を実現するためには｜ＶｂＲＬ｜＝１．８Ｖである場合は｜ＶＲＬ｜≧２．０Ｖ（＝｜１．１１×ＶｂＲＬ｜）であってもよいことが確認できる。
　図１８は、初期過程において、ＶｂＲＨ＝＋３．３Ｖで高抵抗化ブレイク処理を行い、ＶｂＲＬ＝－２．４Ｖで低抵抗化ブレイク処理を行い、ＶＲＨ＝＋３．０Ｖで高抵抗化処理を行った場合の抵抗変化素子において、書き込み電圧パルス（ＶＲＬ）及び消去電圧パルス（ＶＲＬＨ）を変えた各駆動条件におけるＲＬ変動率の評価結果を示す図である。図１２に示すとおり、初期においては、ＶＲＬ＝－１．４ＶからＶＲＬ＝－２．２Ｖまでの場合に「×」であり、ＶＲＬが絶対値でそれよりも大きな値になれば「○」となっている。これに対し、１Ｅ５サイクル後では、ＶＲＬ＝－１．４ＶからＶＲＬ＝－２．５Ｖ（＝｜１．０４×ＶｂＲＬ｜）までの場合に「×」であり、ＶＲＬが絶対値で２．６Ｖ（＝｜１．０８×ＶｂＲＬ｜）以上の値になれば「○」となっている。これらの実験結果及び追加実験の結果、書き換え回数が増加した場合やビットばらつきを含めての安定した抵抗変化動作を実現するためには、ＶＲＬの絶対値が、｜ＶｂＲＬ｜×１．０８より大きな値になれば「○」になることがわかった。
　以上より、｜ＶＲＬ｜＞｜ＶｂＲＬ｜の関係を満たすことにより、安定した抵抗変化動作が実現され、さらに書き換え回数が増加した場合やビットばらつきを含めての安定した抵抗変化動作を実現するためには｜ＶＲＬ｜＞｜ＶｂＲＬ｜×１．０８の関係を満たしてもよいことがわかる。
　また、実施の形態１において、｜ＶＲＬ｜＞｜ＶｂＲＨ｜の場合においては、抵抗素子が高抵抗化しにくくなりＲＨ電流値が安定しないといった不良が発生した。また｜ＶＲＨ｜≧｜ＶｂＲＨ｜の場合においては、抵抗変化素子が低抵抗化しにくくなりＬＲ電流値が安定しないといった不良が発生した。したがって、｜ＶｂＲＨ｜＞｜ＶＲＬ｜＞｜ＶｂＲＬ｜且つ｜ＶｂＲＨ｜＞｜ＩＲＨ｜の関係を満たすことにより、安定した抵抗変化動作が実現可能であり、さらに、｜ＶｂＲＨ｜＞｜ＶＲＬ｜＞｜ＶｂＲＬ｜×１．０８、且つ｜ＶｂＲＨ｜＞｜ＶＲＨ｜の関係を満たすことにより、書き換え回数が増加した場合やビットばらつきを含めても安定した抵抗変化動作が実現可能であるといえる。
　［動作変形例］
　上述した本実施の形態の抵抗変化素子の動作では、書き込み電圧パルスの電圧値ＶＲＬは一定の値であったが、｜ＶｂＲＨ｜＞｜ＶＲＬ｜＞｜ＶｂＲＬ｜の範囲内で適宜変更するようにしてもよい。以下では、書き込み回数の増加に伴ってＶＲＬを増加させる動作例について説明する。
　まず、上述したようにＶＲＬを増加させることの効果について説明する。図１９Ａは、書き込み回数が０回目から１００回目までにおけるＲＬ変動率とセットＲＬ電流値との関係を示すグラフであり、図１９Ｂ乃至図１９Ｄは、１Ｅ５回サイクル後（書き込み回数が１０５回目から１０５＋１００回目まで）におけるＲＬ変動率とセットＲＬ電流値との関係を示すグラフである。なお、図１９Ａ及び図１９ＢはＶＲＬ＝－１．８Ｖの場合のグラフであり、図１９Ｃ及び図１９ＤはそれぞれＶＲＬ＝－２．０Ｖ及びＶＲＬ＝－２．２Ｖの場合のグラフである。
　図１９Ａ及び図１９Ｂを比較すると分かるように、書き込み回数が０～１００回目までは何れのセットＲＬ電流値においてもＲＬ変動率が１０％以下と低いのに対し、１Ｅ５回サイクル後ではＲＬ変動率が急激に増大している。また、図１９Ｂ乃至図１９Ｄを比較すると、ＶＲＬ＝－２．０Ｖの場合はＶＲＬ＝－１．８Ｖの場合よりもＲＬ変動率は低い値となり、ＶＲＬ＝－２．２Ｖの場合はＶＲＬ＝－２．０Ｖの場合よりもさらにＲＬ変動率が低い値となっていることが分かる。
　このように、書き込み回数が相当程度を超えた場合はＲＬ変動率が増大し、その場合にＶＲＬをより高くすることによりＲＬ変動率を低減させることが可能になる。したがって、書き込みが繰り返し実行された後に、｜ＶｂＲＨ｜＞｜ＶＲＬ｜＞｜ＶｂＲＬ｜の範囲内でＶＲＬを高くすることにより、良好なエンデュランス特性を実現することができる。
　上記の動作はベリファイ動作と関連付けることができる。ここで、ベリファイ動作とは、抵抗変化素子に対してデータの書き込みを行った場合に、その抵抗変化素子が保持しているデータを確認のために読み出し、その読み出されたデータと書き込まれたデータとを比較して、両者が異なる場合に再度書き込みを行う動作をいう。ＲＬ変動率が高くなった場合、読み出しデータと書き込みデータの不一致が生じやすくなるため、ベリファイ動作の回数が増大すると考えられる。そこで、ベリファイ動作の回数について閾値（例えば１００等）を予め設定しておき、実際のベリファイ動作の回数がその閾値を超えた場合に、それ以降で実行される書き込み過程においてＶＲＬをより高い値に設定する。これにより、良好なエンデュランス特性を実現することができる。
　なお、上述したとおり｜ＶｂＲＨ｜＞｜ＶＲＬ｜＞｜ＶｂＲＬ｜の範囲内でＶＲＬを高くすると良好なエンデュランス特性を得ることができる。他方、省電力化を図るという観点からは、可能な限りＶＲＬを低い値に抑えてもよい。
　実施の形態４においても、実施の形態１と同様の変形が可能である。実施の形態４およびその変形例を実施の形態２、実施の形態３のいずれかと組み合わせてもよい。
　（その他の実施の形態）
　上記の各実施の形態において、金属酸化物層はタンタル酸化物の積層構造で構成されていたが、本発明はこれに限定されるわけではなく、遷移金属酸化物の積層構造であればよい。例えば、ハフニウム（Ｈｆ）酸化物の積層構造またはジルコニウム（Ｚｒ）酸化物の積層構造などであってもよい。
　ハフニウム酸化物の積層構造を採用する場合は、第１ハフニウム酸化物の組成をＨｆＯｘとし、第２ハフニウム酸化物の組成をＨｆＯｙとすると、ｘが０．９≦ｘ≦１．６程度であって、ｙが１．９≦ｙ≦２．０程度、第２ハフニウム酸化物の膜厚は３ｎｍ以上４ｎｍ以下であってもよい。
　このようにハフニウム酸化物を用いる場合は、Ｈｆターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、第１電極２の上に第１ハフニウム酸化物層を形成する。第２ハフニウム酸化物層は、第１ハフニウム酸化物層を形成した後に、アルゴンガスと酸素ガスのプラズマに第１ハフニウム酸化物層の表面を暴露することにより形成できる。第１ハフニウム酸化物層の酸素含有率は、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。
　また、ジルコニウム酸化物の積層構造を採用する場合は、第１ジルコニウム酸化物の組成をＺｒＯｘとし、第２ジルコニウム酸化物の組成をＺｒＯｙとすると、ｘが０．９≦ｘ≦１．４程度であって、ｙが１．８≦ｙ≦２．０程度、第２ジルコニウム酸化物の膜厚は１ｎｍ以上５ｎｍ以下であってもよい。
　このようにジルコニウム酸化物を用いる場合は、Ｚｒターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、第１電極２の上に第１ジルコニウム酸化物層を形成する。第２ジルコニウム酸化物層は、第１ジルコニウム酸化物層を形成した後に、ＡｒガスとＯ２ガスのプラズマに第１ジルコニウム酸化物層の表面を暴露することにより形成できる。第１ジルコニウム酸化物層の酸素含有率は、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。
　本発明の抵抗変化素子の駆動方法及び不揮発性記憶装置はそれぞれ、パーソナルコンピュータまたは携帯型電話機などの種々の電子機器に用いられる抵抗変化素子の駆動方法及び記憶装置などとして有用である。
　１　　基板
　２　　第１電極
　３　　金属酸化物層
　３ａ　　第１タンタル酸化物層
　３ｂ　　第２タンタル酸化物層
　４　　第２電極
　５　　電源
　６　　保護抵抗
　７　　第１端子
　８　　第２端子
　１０　　抵抗変化素子
　１３　　トランジスタ
　１００　　不揮発性記憶装置
　１０１　　メモリ本体部
　１０２　　メモリアレイ
　１０３　　行選択回路／ドライバ
　１０４　　列選択回路
　１０５　　書込み回路
　１０６　　センスアンプ
　１０７　　データ入出力回路
　１０８　　電源
　１０９　　アドレス入力回路
　１１０　　制御回路
　２００　　不揮発性記憶装置
　２０１　　メモリ本体部
　２０２　　メモリアレイ
　２０３　　行選択回路／ドライバ
　２０４　　列選択回路／ドライバ
　２０５　　書込み回路
　２０６　　センスアンプ
　２０７　　データ入出力回路
　２０８　　アドレス入力回路
　２０９　　制御回路

Claims (17)

  1. 　第１電極と、第２電極と、前記第１電極及び前記第２電極間に介在し、前記第１電極及び前記第２電極間に印加される電圧パルスに応じて抵抗値が変化する金属酸化物層とを備える抵抗変化素子を駆動する駆動方法において、
    　前記金属酸化物層は、前記第１電極に接続される第１の酸化物領域と、前記第２電極に接続され、前記第１の酸化物領域よりも酸素含有率が高い第２の酸化物領域とを有しており、
    　第１の極性の書き込み電圧パルスを前記第１電極及び前記第２電極間に印加することにより前記金属酸化物層の抵抗状態を高から低へ変化させて書き込み状態にする書き込み過程と、
    　前記第１の極性とは異なる第２の極性の消去電圧パルスを前記第１電極及び前記第２電極間に印加することにより前記金属酸化物層の抵抗状態を低から高へ変化させて消去状態にする消去過程と、
    　第１回目の前記書き込み過程の前に、前記第１の極性の初期電圧パルスを前記第１電極及び前記第２電極間に印加することにより前記金属酸化物層の抵抗値を前記金属酸化物層の初期状態の抵抗値から他の抵抗値へ変化させる初期過程と、を有し、
    　前記金属酸化物層の前記初期状態における抵抗値をＲ０、前記書き込み状態における抵抗値をＲＬ、前記消去状態における抵抗値をＲＨ、前記他の抵抗値をＲ２とし、前記初期電圧パルス印加時に前記金属酸化物層を流れる電流の最大値をＩｂＲＬ、前記書き込み電圧パルス印加時に前記金属酸化物を流れる電流の最大値をＩＲＬ、前記消去電圧パルス印加時に前記金属酸化物を流れる電流の最大値をＩＲＨとした場合に、Ｒ０＞ＲＨ＞Ｒ２≧ＲＬであり、
    　｜ＩＲＬ｜＞｜ＩｂＲＬ｜
    を満たす、抵抗変化素子の駆動方法。
  2. 　第１電極と、第２電極と、前記第１電極及び前記第２電極間に介在し、前記第１電極及び前記第２電極間に印加される電圧パルスに応じて抵抗値が変化する金属酸化物層とを備える抵抗変化素子を駆動する駆動方法において、
    　前記金属酸化物層は、前記第１電極に接続される第１の酸化物領域と、前記第２電極に接続され、前記第１の酸化物領域よりも酸素含有率が高い第２の酸化物領域とを有しており、
    　第１の極性の書き込み電圧パルスを前記第１電極及び前記第２電極間に印加することにより前記金属酸化物層の抵抗状態を高から低へ変化させて書き込み状態にする書き込み過程と、
    　前記第１の極性とは異なる第２の極性の消去電圧パルスを前記第１電極及び前記第２電極間に印加することにより前記金属酸化物層の抵抗状態を低から高へ変化させて消去状態にする消去過程と、
    　第１回目の前記書き込み過程の前に、前記第２の極性の第１の初期電圧パルスを前記第１電極及び前記第２電極間に印加することにより前記金属酸化物層の抵抗値を初期状態の抵抗値から第１の抵抗値へ変化させ、その後前記第１の極性の第２の初期電圧パルスを前記第１電極及び前記第２電極間に印加することにより前記金属酸化物層の抵抗値を第１の抵抗値から第２の抵抗値へ変化させる初期過程と、を有し、
    　前記金属酸化物層の前記初期状態における抵抗値をＲ０、前記書き込み状態における抵抗値をＲＬ、前記消去状態における抵抗値をＲＨ、前記第１の抵抗値をＲ１、前記第２の抵抗値をＲ２とし、前記第１の初期電圧パルス印加時に前記金属酸化物層を流れる電流の最大値をＩｂＲＨ、前記第２の初期電圧パルス印加時に前記金属酸化物層を流れる電流の最大値をＩｂＲＬ、前記書き込み電圧パルス印加時に前記金属酸化物を流れる電流の最大値をＩＲＬ、前記消去電圧パルス印加時に前記金属酸化物を流れる電流の最大値をＩＲＨとした場合に、Ｒ０＞Ｒ１≧ＲＨ＞Ｒ２≧ＲＬであり、
    　｜ＩｂＲＨ｜＞｜ＩＲＬ｜＞｜ＩｂＲＬ｜且つ｜ＩｂＲＨ｜＞｜ＩＲＨ｜
    を満たす、抵抗変化素子の駆動方法。
  3. 　前記書き込み電圧パルス印加時に前記金属酸化物層を流れる電流の最大値ＩＲＬが、
    　｜ＩＲＬ｜＞｜ＩｂＲＬ｜×１．１８
    を満たす、請求項１乃至２に記載の抵抗変化素子の駆動方法。
  4. 　前記金属酸化物層が、タンタル酸化物、ハフニウム酸化物、及びジルコニウム酸化物の何れか１つから構成される、請求項１乃至３に記載の抵抗変化素子の駆動方法。
  5. 　前記第１の酸化物領域が、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有する酸化物を含んでおり、
    　前記第２の酸化物領域が、ＴａＯｙ（但し、２．１≦ｙ≦２．５）で表される組成を有する酸化物を含んでいる、請求項４に記載の抵抗変化素子の駆動方法。
  6. 　前記書き込み過程が繰り返し実行された後の前記書き込み過程において、それ以前の前記書き込み過程の場合と比べて前記書き込み電圧パルス印加時に前記金属酸化物を流れる電流の最大値を増加させる、
    　請求項１乃至５の何れかに記載の抵抗変化素子の駆動方法。
  7. 　前記書き込み過程の後に前記金属酸化物層の抵抗状態を検証し、その検証の結果前記書き込み状態を実現できていなかった場合に前記書き込み過程を再度実行するベリファイ過程をさらに有し、
    　前記ベリファイ過程が複数回数実行された後の前記書き込み過程において、それ以前の前記書き込み過程の場合と比べて前記書き込み電圧パルス印加時に前記金属酸化物を流れる電流の最大値を増加させる、
    　請求項６に記載の抵抗変化素子の駆動方法。
  8. 　第１電極と、第２電極と、前記第１電極及び前記第２電極間に介在し、前記第１電極及び前記第２電極間に印加される電圧パルスに応じて抵抗値が変化する金属酸化物層とを備える抵抗変化素子と、
    　前記抵抗変化素子に所定の電圧パルスを印加する電圧パルス印加回路と
    　を備え、
    　前記金属酸化物層が、前記第１電極に接続される第１の酸化物領域と、前記第２電極に接続され、前記第１の酸化物領域よりも酸素含有率が高い第２の酸化物領域とを有しており、
    　前記電圧パルス印加回路が、
    　第１の極性の書き込み電圧パルスを前記第１電極及び前記第２電極間に印加することにより前記金属酸化物層の抵抗状態を高から低へ変化させて書き込み状態にし、
    　前記第１の極性とは異なる第２の極性の消去電圧パルスを前記第１電極及び前記第２電極間に印加することにより前記金属酸化物層の抵抗状態を低から高へ変化させて消去状態にし、
    　第１回目の前記書き込み過程の前に、前記第１の極性の初期電圧パルスを前記第１電極及び前記第２電極間に印加することにより前記金属酸化物層の抵抗値を前記金属酸化物層の前記初期状態の抵抗値から他の抵抗値へ変化させるように構成され、
    　前記金属酸化物層の前記初期状態における抵抗値をＲ０、前記書き込み状態における抵抗値をＲＬ、前記消去状態における抵抗値をＲＨ、前記他の抵抗値をＲ２とし、前記初期電圧パルス印加時に前記金属酸化物層を流れる電流の最大値をＩｂＲＬ、前記書き込み電圧パルス印加時に前記金属酸化物を流れる電流の最大値をＩＲＬ、前記消去電圧パルス印加時に前記金属酸化物を流れる電流の最大値をＩＲＨとした場合に、Ｒ０＞ＲＨ＞Ｒ２≧ＲＬであり、
    　｜ＩＲＬ｜＞｜ＩｂＲＬ｜
    を満たす、不揮発性記憶装置。
  9. 　第１電極と、第２電極と、前記第１電極及び前記第２電極間に介在し、前記第１電極及び前記第２電極間に印加される電圧パルスに応じて抵抗値が変化する金属酸化物層とを備える抵抗変化素子と、
    　前記抵抗変化素子に所定の電圧パルスを印加する電圧パルス印加回路と
    　を備え、
    　前記金属酸化物層が、前記第１電極に接続される第１の酸化物領域と、前記第２電極に接続され、前記第１の酸化物領域よりも酸素含有率が高い第２の酸化物領域とを有しており、
    　前記電圧パルス印加回路が、
    　第１の極性の書き込み電圧パルスを前記第１電極及び前記第２電極間に印加することにより前記金属酸化物層の抵抗状態を高から低へ変化させて書き込み状態にし、
    　前記第１の極性とは異なる第２の極性の消去電圧パルスを前記第１電極及び前記第２電極間に印加することにより前記金属酸化物層の抵抗状態を低から高へ変化させて消去状態にし、
    　第１回目の前記書き込み過程の前に、前記第２の極性の第１の初期電圧パルスを前記第１電極及び前記第２電極間に印加することにより前記金属酸化物層の抵抗値を初期状態の抵抗値から第１の抵抗値へ変化させ、その後前記第１の極性の第２の初期電圧パルスを前記第１電極及び前記第２電極間に印加することにより前記金属酸化物層の抵抗値を第１の抵抗値から第２の抵抗値へ変化させるように構成され、
    　前記金属酸化物層の前記初期状態における抵抗値をＲ０、前記書き込み状態における抵抗値をＲＬ、前記消去状態における抵抗値をＲＨ、前記第１の抵抗値をＲ１、前記第２の抵抗値をＲ２とし、前記第１の初期電圧パルス印加時に前記金属酸化物層を流れる電流の最大値をＩｂＲＨ、前記第２の初期電圧パルス印加時に前記金属酸化物層を流れる電流の最大値をＩｂＲＬ、前記書き込み電圧パルス印加時に前記金属酸化物を流れる電流の最大値をＩＲＬ、前記消去電圧パルス印加時に前記金属酸化物を流れる電流の最大値をＩＲＨとした場合に、Ｒ０＞Ｒ１≧ＲＨ＞Ｒ２≧ＲＬであり、
    　｜ＩｂＲＨ｜＞｜ＩＲＬ｜＞｜ＩｂＲＬ｜且つ｜ＩｂＲＨ｜＞｜ＩＲＨ｜
    を満たす、不揮発性記憶装置。
  10. 前記書き込み電圧パルス印加時に前記金属酸化物層を流れる電流の最大値ＩＲＬが、
    　｜ＩＲＬ｜≧｜ＩｂＲＬ｜×１．１８
    を満たす、請求項８乃至９に記載の不揮発性記憶装置。
  11. 　前記金属酸化物層が、タンタル酸化物、ハフニウム酸化物、及びジルコニウム酸化物の何れか１つから構成される、請求項８乃至１０に記載の不揮発性記憶装置。
  12. 前記第１の酸化物領域が、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有する酸化物を含んでおり、
    　前記第２の酸化物領域が、ＴａＯｙ（但し、２．１≦ｙ≦２．５）で表される組成を有する酸化物を含んでいる、請求項１１に記載の不揮発性記憶装置。
  13. 　前記電圧パルス印加回路が、書き込み電圧パルスの印加を繰り返し行った後にさらに書き込み電圧パルスを印加する場合に、既に印加された書き込み電圧パルス印加時に前期金属酸化物層を流れる電流の最大値と比べて高い電流が流れる書き込み電圧パルスを印加するように構成されている、
    　請求項８乃至１２の何れかに記載の不揮発性記憶装置。
  14. 　書き込み電圧パルスが印加された後に前記金属酸化物層の抵抗状態を検証する検証手段をさらに備え、
    　前記電圧パルス印加回路が、前記検証手段による検証の結果前記書き込み状態を実現できていなかった場合に、前記書き込み電圧パルスの再印加を行うように構成されており、さらに、その再印加が複数回数実行された後に書き込み電圧パルスを印加する場合に、既に印加された書き込み電圧パルス印加時の前期金属酸化物層流れる電流の最大値と比べて高い値の電流が流れるような書き込み電圧パルスを印加するように構成されている、
    　請求項１３に記載の不揮発性記憶装置。
  15. 　前記第１電極または前記第２電極に電気的に接続された電流制御素子をさらに備える、請求項８乃至１４の何れかに記載の不揮発性記憶装置。
  16. 　前記電流制御素子がトランジスタである、請求項１５に記載の不揮発性記憶装置。
  17. 　前記電流制御素子がダイオードである、請求項１６に記載の不揮発性記憶装置。
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