[go: up one dir, main page]

WO2011048737A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2011048737A1
WO2011048737A1 PCT/JP2010/005210 JP2010005210W WO2011048737A1 WO 2011048737 A1 WO2011048737 A1 WO 2011048737A1 JP 2010005210 W JP2010005210 W JP 2010005210W WO 2011048737 A1 WO2011048737 A1 WO 2011048737A1
Authority
WO
WIPO (PCT)
Prior art keywords
cell
gate
transistor
pattern
semiconductor device
Prior art date
Application number
PCT/JP2010/005210
Other languages
English (en)
French (fr)
Inventor
中西和幸
田丸雅規
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to CN201080002292.2A priority Critical patent/CN102124555B/zh
Priority to JP2011500780A priority patent/JP5331195B2/ja
Priority to US13/020,566 priority patent/US8431967B2/en
Publication of WO2011048737A1 publication Critical patent/WO2011048737A1/ja
Priority to US13/846,514 priority patent/US8791507B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts

Definitions

  • the present invention relates to a layout of a semiconductor device, and particularly relates to a technique effective for suppressing the optical proximity effect.
  • a semiconductor substrate is generally obtained by repeating a photolithography process including resist coating, exposure, and development, an etching process for patterning elements using a resist mask, and a resist removing process. An integrated circuit is formed thereon. If the pattern dimension is less than the exposure wavelength during exposure in the photolithography process, an error between the design layout dimension and the pattern dimension on the semiconductor substrate increases due to the optical proximity effect due to the influence of diffracted light.
  • the gate length of a transistor is an important factor that determines its performance. For this reason, when the gate dimension shifts in the manufacturing process, the operation performance of the semiconductor integrated circuit is greatly affected.
  • OPC Optical / Proximity / effect / Correction
  • the layout is performed by limiting the gate length and the gate interval to one kind or several kinds of values.
  • the gate length finish value can be maintained at a constant value without correcting the gate mask by OPC, and variations in the gate length due to the optical proximity effect can be suppressed.
  • a capacitor transistor refers to a transistor in which a source and a drain are fixed to a power supply potential or a ground potential and acts as a capacitor between the power supply and the ground.
  • FIG. 11 shows an example of a layout pattern of a semiconductor device in which a capacitor transistor is arranged.
  • gate patterns G1, G2, and G3 are arranged in the standard cell C1
  • a gate pattern G4 that constitutes a capacitor transistor T2 having a larger gate length than the transistor T1 is arranged in the standard cell C2. Yes.
  • the end portions of the gate patterns G1, G2, and G3 are opposed to the end portions of the gate pattern G4.
  • the gate patterns G1, G2, and G3 are arranged with a width L1 and an interval S1, whereas the gate pattern G4 is arranged in a wide state with a width L2 that is much larger than L1. For this reason, the end portions of the gate patterns G1, G2, and G3 and the end portions of the gate pattern G4 have no shape regularity, and therefore, the gate length varies due to the optical proximity effect.
  • the gate pattern interval S2 may be sufficiently increased.
  • the circuit area is increased.
  • An object of the present invention is to provide a layout of a semiconductor device that can reliably suppress variations in gate length due to the optical proximity effect and enables a free layout design.
  • the semiconductor device comprises: A first cell extending in a first direction and having three or more gate patterns arranged at the same pitch in a second direction orthogonal to the first direction;
  • the first cell comprises a second cell adjacent in the first direction,
  • Each of the gate patterns of the first cell terminates in the vicinity of a cell boundary with the second cell, the terminations are located at the same position in the first direction, and
  • the widths in the second direction are the same,
  • the second cell is In the vicinity of the cell boundary, provided with a plurality of opposing termination portions composed of gate patterns arranged to face the termination portions of the gate patterns of the first cell,
  • the opposing terminal portions are arranged at the same pitch in the second direction as the gate patterns of the first cell, are located at the same position in the first direction, and the second
  • the widths in the direction of At least a part of the plurality of opposed terminal portions is two or more protruding from the single first gate pattern of the second cell toward the first cell in the first direction. It is comprised by the protru
  • the three or more gate patterns of the first cell are arranged at the same pitch, and the end portions thereof have the same position in the first direction and the width in the second direction. is there.
  • a second cell adjacent to the first cell in the first direction has a first gate pattern having two or more protrusions extending toward the first cell in the first direction.
  • the portion constitutes a facing termination portion arranged so as to face the termination portion of the gate pattern of the first cell.
  • the opposing terminal portions are arranged at the same pitch as the gate pattern of the first cell, and the position in the first direction and the width in the second direction are the same.
  • the first gate pattern in the second cell can be used as a transistor having a large gate length, for example.
  • the semiconductor device comprises: A first cell extending in a first direction and having three or more gate patterns arranged at the same pitch in a second direction orthogonal to the first direction;
  • the first cell comprises a second cell adjacent in the first direction,
  • Each of the gate patterns of the first cell terminates in the vicinity of a cell boundary with the second cell, the terminations are located at the same position in the first direction, and
  • the widths in the second direction are the same,
  • the second cell is In the vicinity of the cell boundary, provided with a plurality of opposing termination portions composed of gate patterns arranged to face the termination portions of the gate patterns of the first cell,
  • the opposing terminal portions are arranged at the same pitch as the gate patterns of the first cell in the second direction, are at the same position in the first direction, and the second
  • the second cell is A dummy pattern constituting at least a part of the plurality of opposed terminal portions;
  • the dummy pattern includes a first transistor adjacent in the first direction.
  • the three or more gate patterns of the first cell are arranged at the same pitch, and the end portions thereof have the same position in the first direction and the width in the second direction. is there.
  • the second cell adjacent to the first cell in the first direction includes a dummy pattern and a first transistor adjacent to the dummy pattern in the first direction.
  • the dummy pattern constitutes at least a part of the opposing terminal portion arranged to face the terminal portion of the gate pattern of the first cell.
  • the opposing terminal portions are arranged at the same pitch as the gate pattern of the first cell, and the position in the first direction and the width in the second direction are the same.
  • the first transistor in the second cell can be used as a transistor having a large gate length, for example.
  • the semiconductor device comprises: A first electrode disposed at an end of a cell arrangement region, having three or more gate patterns extending in a first direction and arranged at the same pitch in a second direction orthogonal to the first direction; One cell, A dummy pattern that is arranged outside a cell arrangement region, and is adjacent to the first cell in the first direction; Each gate pattern of the first cell terminates in the vicinity of a cell boundary with the dummy pattern, each termination is located at the same position in the first direction, and the first cell The widths in the two directions are the same,
  • the dummy pattern includes a pattern main body extending in the second direction, and two or more protrusions protruding from the pattern main body toward the first cell in the first direction, Each of the protrusions constitutes a plurality of opposing termination portions arranged in the vicinity of the cell boundary so as to face the termination portions of the gate patterns of the first cell, The opposing terminal portions are arranged at the same pitch as the gate patterns of the first cell in the second
  • the first cell arranged at the end of the cell arrangement region has three or more gate patterns arranged at the same pitch.
  • the terminal portion of the gate pattern has the same position in the first direction and the same width in the second direction.
  • a dummy pattern adjacent to the first cell in the first direction is arranged outside the cell arrangement region.
  • the dummy pattern includes a pattern main body extending in the second direction and two or more protrusions protruding from the pattern main body toward the first cell in the first direction.
  • This projecting portion constitutes an opposing terminal portion arranged to face the terminal portion of the gate pattern of the first cell.
  • the opposing terminal portions are arranged at the same pitch as the gate pattern of the first cell, and the position in the first direction and the width in the second direction are the same. That is, since the terminal end of the gate pattern of the first cell and the opposing terminal formed by the protruding portion of the dummy pattern have the same shape regularity, variations in gate length due to the optical proximity effect can be ensured. Can be suppressed
  • the semiconductor device of the present invention it is possible to allow free layout design while reliably suppressing variations in gate length due to the optical proximity effect.
  • FIG. 2 is a simplified diagram of a layout pattern of the semiconductor device according to the first embodiment.
  • FIG. FIG. 2 is a simplified diagram in which metal wiring and contacts are added to FIG. 1.
  • FIG. 10 is a simplified diagram of a layout pattern of a semiconductor device according to a modification of the first embodiment.
  • 12 is a simplified diagram of a layout pattern of a semiconductor device according to another modification of the first embodiment.
  • FIG. 6 is a simplified diagram of a layout pattern of a semiconductor device according to Embodiment 2.
  • FIG. 10 is a simplified diagram of a layout pattern of a semiconductor device according to a modification of the second embodiment.
  • FIG. 6 is a simplified diagram of a layout pattern of a semiconductor device according to a third embodiment.
  • FIG. 10 is a simplified diagram of a layout pattern of a semiconductor device according to a modification of the first embodiment.
  • FIG. 6 is a simplified diagram of a layout pattern of a semiconductor device according to a third embodiment.
  • FIG. 10 is a simplified diagram of a layout pattern of a semiconductor device according to a modification of the third embodiment.
  • FIG. FIG. 10 is a simplified diagram of a layout pattern of a semiconductor device according to a fourth embodiment.
  • FIG. 10 is a simplified diagram of a layout pattern of a semiconductor device according to a modification of the fourth embodiment. It is an example of the layout pattern of the semiconductor device with which the capacity transistor is arranged.
  • FIG. 1 is a simplified diagram of a layout pattern of a semiconductor device according to the first embodiment.
  • the layout of the gate pattern and the diffusion region is shown, and the cell boundary is shown by a solid line (the same applies to other drawings).
  • the gate pattern refers to a pattern formed in a layer used for a gate electrode of a transistor, and is manufactured using a material such as polysilicon.
  • the transistor includes a gate pattern and a diffusion region, and a portion sandwiched between the diffusion regions of the gate pattern functions as the gate of the transistor. As shown in FIG.
  • the standard cell C1 as the first cell extends in the Y direction (vertical direction in the figure) as the first direction, and the X direction (in the figure) as the second direction.
  • the gate patterns G1, G2, G3 are arranged at the same pitch in the left-right direction).
  • the widths of the gate patterns G1, G2, and G3 are L1, and the interval is S1, and the gate pattern G2 forms a transistor T1.
  • the width L1 and the interval S1 of the gate patterns G1, G2, G3 are usually set to the minimum dimensions.
  • the standard cell C2 as the second cell is adjacent to the standard cell C1 in the Y direction.
  • the standard cell C2 has a large single gate pattern G4 as a first gate pattern for forming a transistor T2 that functions as a capacitor transistor.
  • the width of the gate pattern G4, that is, the gate length L2 of the transistor T2 is set to be larger than the gate length L1 of the transistor T1 as the second transistor.
  • FIG. 2 is a simplified diagram in which metal wiring and contacts are added to the layout pattern of FIG.
  • the termination region R1 which is a region where the gate patterns G1, G2, G3 included in the standard cell C1 and the gate pattern G4 included in the standard cell C2 face each other.
  • the gate patterns G1, G2, and G3 are terminated in the vicinity of the cell boundary, and the end portions e1, e2, and e3 are at the same position in the Y direction and have the same width in the X direction (that is, the width) L1).
  • the gate pattern G4 includes a plurality of protruding portions 4b protruding toward the standard cell C1 in the Y direction, and the protruding portions 4b are the end portions e1, e2, e3 of the gate patterns G1, G2, G3.
  • the opposing terminal portions eo1, eo2, and eo3 are arranged at the same pitch as the gate patterns G1, G2, and G3 in the X direction, are in the same position in the Y direction, and have the same width in the X direction. . That is, in the termination region R1, the terminations e1, e2, e3 and the opposed terminations eo1, eo2, eo3 have the same shape regularity.
  • the transistor T2 having a large gate length is disposed in the standard cell C2 while maintaining the shape regularity with respect to the opposing gate pattern in the terminal region R1 at the cell boundary of the standard cells C1 and C2. It becomes possible to do. As a result, when the transistor T2 is used as a capacitor transistor, it is possible to reliably suppress variations in gate length due to the optical proximity effect while ensuring a sufficiently large capacity performance. Note that the transistor T2 may be used as a transistor contributing to the circuit function.
  • FIG. 3 is a simplified diagram of a layout pattern of a semiconductor device according to a modification of the present embodiment.
  • the configuration of FIG. 3 is almost the same as that of FIG. 1, but the shape of the gate pattern G4 included in the standard cell C2 is slightly different. That is, a part of the side portion of the gate pattern G4 is notched, and a portion having a width L3 smaller than the width L2 is formed. That is, the capacitive transistor T2 has a plurality of types of gate lengths L2 and L3. This is because the contact V1 is reliably arranged in the capacitor transistor T2.
  • the shape of the gate pattern G4 is recessed so that the contact V1 can be disposed with a margin from the minimum process size.
  • FIG. 4 is a simplified diagram of a layout pattern of a semiconductor device according to another modification of the present embodiment.
  • the configuration of FIG. 4 is substantially the same as that of FIG. 1, but in the termination region R1, the terminations e1, e2, and e3 and the opposed terminations eo1, eo2, and eo3 are shifted by half the pitch in the X direction. (Shift amount SF) is different. That is, in the configuration of FIG. 1, the end portions e1, e2, and e3 and the opposite end portions eo1, eo2, and eo3 have the same position in the X direction, so to speak, they are completely aligned. On the other hand, as shown in the configuration of FIG.
  • the end portions e1, e2, e3 and the opposite end portions eo1, eo2, eo3 are arranged so as to be shifted by a half pitch while maintaining the same shape regularity. Even so, as in the configuration of FIG. 1, variations in gate length due to the optical proximity effect can be reliably suppressed.
  • the distance between the gate patterns G1, G2, and G3 and the gate pattern G4 that is, the distance between the standard cells C1 and C2 can be further reduced, so that the area efficiency of the semiconductor device can be improved.
  • the shift amount SF is half of the pitch, but is not limited to this.
  • FIG. 5 is a simplified diagram of a layout pattern of the semiconductor device according to the second embodiment.
  • the configuration of FIG. 5 is almost the same as that of FIG. 1, and the same shape regularity is maintained in the terminal end region R1 with respect to the terminal ends e1, e2, e3 and the counter terminal ends eo1, eo2, eo3.
  • the internal configuration of the standard cell C2 is different from that in FIG.
  • the standard cell C2 has a large single gate pattern G5 as the first gate pattern.
  • the width of the gate pattern G5, that is, the gate length L3 of the transistor T3 is set larger than the gate length L1 of the transistor T1.
  • the gate pattern G5 includes a plurality of projecting portions 5b projecting toward the standard cell C1 in the Y direction, and the projecting portions 5b constitute opposed terminal portions eo2 and eo3. That is, the end of the gate pattern G5 on the standard cell C1 side has a comb shape.
  • gate patterns G6 and G7 are provided on both sides in the X direction of the gate pattern G5.
  • the width of the gate patterns G6 and G7 is L1, and the distance from the gate pattern G5 is S1.
  • the gate pattern G6 as the second gate pattern constitutes another transistor T4 adjacent to the transistor T3, and constitutes the opposing terminal end eo1. Furthermore, the gate pattern G5 and the gate patterns G6 and G7 are electrically connected.
  • the gate length is within the standard cell C ⁇ b> 2 while maintaining the same shape regularity with respect to the opposing gate pattern. It is possible to arrange a transistor T3 having a large value. Thus, when the transistor T3 is used as a capacitor transistor, it is possible to reliably suppress variations in gate length due to the optical proximity effect while ensuring a sufficiently large capacity performance as a capacitor transistor.
  • the transistor T4 in the vicinity of the transistor T3 having a large gate length, for example, the influence of the optical proximity effect on the transistor in the adjacent standard cell C3 can be reduced. Therefore, the variation in gate length due to the optical proximity effect can be more reliably suppressed.
  • the transistor T3 having a large gate length in the standard cell C2 may be used as a capacitor transistor or a transistor contributing to a circuit function.
  • FIG. 6 is a simplified diagram of a layout pattern of a semiconductor device according to a modification of the present embodiment.
  • the transistor T3 has a gate connected to the transistor T6 adjacent in the Y direction, and is used as a transistor with reduced current capability that contributes to the circuit function.
  • it is possible to freely design a transistor in a cell while reliably suppressing variations in gate length due to the optical proximity effect.
  • the termination portions e1, e2, and e3 and the opposed termination portions eo1, eo2, and eo3 are arranged so as to be shifted in the X direction. It does not matter.
  • FIG. 7 is a simplified diagram of the layout pattern of the semiconductor device according to the third embodiment.
  • the configuration of FIG. 7 is substantially the same as that of FIG. 1, and the same shape regularity is maintained in the terminal end region R1 with respect to the terminal end portions e1, e2, e3 and the counter terminal end portions eo1, eo2, eo3.
  • the internal configuration of the standard cell C2 is different from that in FIG.
  • the standard cell C2 has a single gate pattern G8 as the first gate pattern.
  • the gate pattern G8 is a dummy pattern, and includes a pattern body 8a extending in the X direction and a plurality of protrusions 8b protruding from the pattern body 8a toward the standard cell C1 in the Y direction. And this protrusion part 8b comprises opposing termination
  • a transistor T5 serving as a first transistor adjacent to the gate pattern G8 in the Y direction is arranged.
  • the gate length L5 of the transistor T5 is larger than the gate length L1 of the transistor T1.
  • the gate pattern G8 which is a dummy pattern, the same shape regularity is maintained with respect to the opposing gate pattern in the termination region R1 at the cell boundary between the standard cells C1 and C2.
  • transistors can be freely arranged in the transistor arrangement region R2. Therefore, the gate length variation due to the optical proximity effect can be reliably suppressed while enabling free transistor design in the standard cell C2.
  • FIG. 8 is a simplified diagram of a layout pattern of a semiconductor device according to a modification of the present embodiment.
  • the counter termination portions eo1, eo2, and eo3 in the termination region R1 are configured by gate patterns G9, G10, and G11 that are flag-like dummy patterns, respectively.
  • the same shape regularity is maintained with respect to the opposing gate pattern in the termination region R1 at the cell boundary of the standard cells C1 and C2, and in the transistor arrangement region R2,
  • the transistors can be arranged freely. Therefore, the gate length variation due to the optical proximity effect can be reliably suppressed while enabling free transistor design in the standard cell C2.
  • the termination portions e1, e2, and e3 and the opposed termination portions eo1, eo2, and eo3 are arranged so as to be shifted in the X direction. It does not matter.
  • FIG. 9 is a simplified diagram of the layout pattern of the semiconductor device according to the fourth embodiment.
  • the standard cell C11 as the first cell is arranged at the end of the cell arrangement area.
  • the standard cell C11 extends in the Y direction and includes gate patterns G1, G2, and G3 arranged at the same pitch in the X direction.
  • a gate pattern G12 which is a dummy pattern, is provided outside the cell arrangement region so as to be adjacent to the standard cell C11 in the Y direction.
  • the gate pattern G12 has a crown shape like the gate pattern G8 shown in FIG. 7, and includes a pattern body 12a extending in the X direction and a plurality of protrusions projecting from the pattern body 12a toward the standard cell C11 in the Y direction. And a protruding portion 12b.
  • the gate patterns G1, G2, and G3 of the standard cell C11 are terminated in the vicinity of the cell boundary, and the end portions e1, e2, and e3 are at the same position in the Y direction, and the widths in the X direction are mutually equal. Are the same. Further, the protruding portion 12b of the gate pattern G12 constitutes the opposite end portions eo1, eo2, and eo3 disposed so as to face the respective end portions e1, e2, and e3 of the gate patterns G1, G2, and G3.
  • the opposing terminal portions eo1, eo2, and eo3 are arranged at the same pitch as the gate patterns G1, G2, and G3 in the X direction, are in the same position in the Y direction, and have the same width in the X direction. . That is, in the terminal end region R11, the same shape regularity is maintained with respect to the terminal end portions e1, e2, e3 and the opposing terminal portions eo1, eo2, eo3.
  • the gate pattern G12 that is a coronal dummy pattern outside the cell arrangement region, the same shape regularity is provided with respect to the opposing gate pattern in the termination region R11 at the cell boundary at the end of the cell arrangement region. Can keep. Thereby, also in the standard cell C11 arranged at the end of the cell arrangement region, the variation in gate length due to the optical proximity effect can be surely suppressed.
  • FIG. 10 is a simplified diagram of a layout pattern of a semiconductor device according to a modification of the present embodiment.
  • a gate pattern G13 that is a dummy pattern having a shape different from that of the gate pattern G12 shown in FIG. 9 is provided outside the cell arrangement region.
  • the gate pattern G13 has an H-shape, and a plurality of protrusions 13b protruding from the pattern body 13a extending in the X direction toward the standard cell C11 in the Y direction have opposite end portions eo1, eo2, and eo3. It is composed.
  • the effect that the gate pattern G13 is stably formed can be obtained.
  • the termination portions e1, e2, and e3 and the opposed termination portions eo1, eo2, and eo3 are shifted in the X direction. It does not matter.
  • the gate pattern arranged outside is not limited to the crown shape or the H-shape shown here, and for example, if it is a shape having an opposed terminal portion as shown in other embodiments The effect is obtained.
  • the semiconductor device it is possible to design a free layout without causing variations in gate length due to the optical proximity effect. Therefore, the semiconductor device can be used for, for example, a semiconductor integrated circuit mounted on various electronic devices. .

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)

Abstract

　光近接効果によるゲート長のばらつきを確実に抑制でき、かつ、自由なレイアウト設計を可能にする、半導体装置のレイアウトを提供する。セル（Ｃ１）のゲートパターン（Ｇ１，Ｇ２，Ｇ３）は同一ピッチで配置されており、その終端部（ｅ１，ｅ２，ｅ３）はＹ方向の位置およびＸ方向の幅が互いに同一である。セル（Ｃ２）のゲートパターン（Ｇ４）はＹ方向にセル（Ｃ１）に向かって延びる突出部（４ｂ）を有し、この突出部（４ｂ）が対向終端部（ｅｏ１，ｅｏ２，ｅｏ３）を構成している。対向終端部（ｅｏ１，ｅｏ２，ｅｏ３）は、ゲートパターン（Ｇ１，Ｇ２，Ｇ３）と同一ピッチで配置され、Ｙ方向の位置およびＸ方向の幅が互いに同一である。

Description

半導体装置
　本発明は、半導体装置のレイアウトに関するものであり、特に、光近接効果の抑制に対して有効な技術に関するものである。
　半導体集積回路の製造プロセスでは、一般に、レジスト塗布、露光、現像を含むフォトリソグラフィ工程と、レジストマスクを用いて要素のパターニングを行うためのエッチング工程と、レジスト除去工程とを繰り返すことにより、半導体基板上に集積回路を形成する。フォトリソグラフィ工程の露光の際に、パターン寸法が露光波長以下になると、回折光の影響による光近接効果によって、設計時のレイアウト寸法と半導体基板上のパターン寸法との誤差が大きくなる。
　また、半導体集積回路において、トランジスタのゲート長は、その性能を決める重要な要素である。このため、製造プロセスでゲート寸法のずれが生じると、半導体集積回路の動作性能に大きな影響を与える。
　このため、微細化の進展とともに、半導体集積回路の製造プロセスにおいて、配線などのパターンを描画・露光する際に、光近接効果によって生じるパターンの寸法ずれを補正することが不可欠になっている。光近接効果を補正する技術として、ＯＰＣ（Optical Proximity effect Correction)がある。ＯＰＣとは、ゲートとそれに近接する他のゲートパターンまでの距離から光近接効果によるゲート長変動量を予測し、ゲートを形成するためのフォトレジストのマスク値を、予測した変動量を打ち消すように予め補正することによって、露光後のゲート長の仕上がり値を一定値に保つ技術である。
　ところが従来は、ゲートパターンは規格化されておらず、ゲート長やゲート間隔はチップ全体でまちまちであったため、ＯＰＣによるゲートマスクの補正は、ＴＡＴ(Turn Around Time)の増加や処理量の増大といった問題を招いていた。
　この問題を回避するために、例えば特許文献１では、ゲート長やゲート間隔を一種類または数種類の値に限定してレイアウトを行っている。これにより、ＯＰＣによるゲートマスクの修正を行わずとも、ゲート長の仕上がり値を一定値に保つことができ、光近接効果によるゲート長のばらつきを抑制することができる。
特開２００７－１２８５５号公報
　ところが、特許文献１のようにゲート寸法を一種類または数種類の値に限定した場合には、レイアウト設計の自由度が損なわれる。このため、例えば、通常のトランジスタよりもゲート長が大きい容量トランジスタを配置するような場合には、特許文献１のようにゲート寸法を限定することは現実的ではない。なお、容量トランジスタとは、ソースおよびドレインを電源電位または接地電位に固定し、電源－接地間の容量として作用するトランジスタを指す。
　図１１は容量トランジスタが配置された半導体装置のレイアウトパターンの一例である。図１１において、標準セルＣ１にはゲートパターンＧ１，Ｇ２，Ｇ３が配置されており、標準セルＣ２には、トランジスタＴ１よりもゲート長が大きい容量トランジスタＴ２を構成する、ゲートパターンＧ４が配置されている。
　ここで、領域Ｒ１では、ゲートパターンＧ１，Ｇ２，Ｇ３の終端部と、ゲートパターンＧ４の端部とが対向している。そしてゲートパターンＧ１，Ｇ２，Ｇ３は幅Ｌ１、間隔Ｓ１で配置されているのに対して、ゲートパターンＧ４は、Ｌ１よりも格段に大きい幅Ｌ２で幅広状態で配置されている。このため、ゲートパターンＧ１，Ｇ２，Ｇ３の終端部とゲートパターンＧ４の端部とに、形状規則性がなく、したがって、光近接効果によるゲート長のばらつきを招いてしまう。
　また、光近接効果によるゲート長のばらつきを抑制するためには、例えば図１１において、ゲートパターンの間隔Ｓ２を十分大きくすればよい。ところがこの場合は、回路面積の増大につながってしまう。
　本発明は、光近接効果によるゲート長のばらつきを確実に抑制でき、かつ、自由なレイアウト設計を可能にする、半導体装置のレイアウトを提供することを目的とする。
　本発明の第１態様では、半導体装置は、
　第１の方向に延びており、かつ、前記第１の方向に直交する第２の方向において同一ピッチで配置された３個以上のゲートパターンを有する、第１のセルと、
　前記第１のセルに、前記第１の方向において隣り合う第２のセルとを備え、
　前記第１のセルが有する前記各ゲートパターンは、前記第２のセルとの間のセル境界近傍で終端しており、各終端部が、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
　前記第２のセルは、
　前記セル境界近傍において、前記第１のセルが有する前記各ゲートパターンの終端部に対向するように配置された、ゲートパターンからなる複数の対向終端部を備えており、
　前記各対向終端部は、前記第１のセルが有する前記各ゲートパターンと前記第２の方向において同一ピッチで配置されており、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
　前記複数の対向終端部のうち少なくとも一部は、前記第２のセルが有する単一の第１のゲートパターンから、前記第１の方向において前記第１のセルに向けて突出した２個以上の突出部によって、構成されている。
　この第１態様によると、第１のセルの３個以上のゲートパターンは、同一ピッチで配置されており、その終端部は、第１の方向の位置および第２の方向の幅が互いに同一である。第１のセルに第１の方向において隣り合う第２のセルは、第１の方向に第１のセルに向かって延びる２個以上の突出部を有する第１のゲートパターンを有し、この突出部が、第１のセルのゲートパターンの終端部に対向するように配置された対向終端部を構成している。対向終端部は、第１のセルのゲートパターンと同一ピッチで配置され、第１の方向の位置および第２の方向の幅が互いに同一である。すなわち、第１のセルのゲートパターンの終端部と、第２のセルのゲートパターンの対向終端部とが、同じ形状規則性を持っているので、光近接効果によるゲート長のばらつきを確実に抑制することができる。しかも、第２のセルにおける第１のゲートパターンを、例えば、ゲート長の大きいトランジスタとして活用することが可能になる。
　本発明の第２態様では、半導体装置は、
　第１の方向に延びており、かつ、前記第１の方向に直交する第２の方向において同一ピッチで配置された３個以上のゲートパターンを有する、第１のセルと、
　前記第１のセルに、前記第１の方向において隣り合う第２のセルとを備え、
　前記第１のセルが有する前記各ゲートパターンは、前記第２のセルとの間のセル境界近傍で終端しており、各終端部が、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
　前記第２のセルは、
　前記セル境界近傍において、前記第１のセルが有する前記各ゲートパターンの終端部に対向するように配置された、ゲートパターンからなる複数の対向終端部を備えており、
　前記各対向終端部は、前記第２の方向において前記第１のセルが有する前記各ゲートパターンと同一ピッチで配置されており、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
　前記第２のセルは、
　前記複数の対向終端部のうち少なくとも一部を構成するダミーパターンと、
　前記ダミーパターンと前記第１の方向において隣り合う第１のトランジスタとを備えている。
　この第２態様によると、第１のセルの３個以上のゲートパターンは、同一ピッチで配置されており、その終端部は、第１の方向の位置および第２の方向の幅が互いに同一である。第１のセルに第１の方向において隣り合う第２のセルは、ダミーパターンと、このダミーパターンと第１の方向において隣り合う第１のトランジスタとを備えている。そして、このダミーパターンが、第１のセルのゲートパターンの終端部に対向するように配置された対向終端部の少なくとも一部を構成している。対向終端部は、第１のセルのゲートパターンと同一ピッチで配置され、第１の方向の位置および第２の方向の幅が互いに同一である。すなわち、第１のセルのゲートパターンの終端部と、第２のセルのゲートパターンの対向終端部とが、同じ形状規則性を持っているので、光近接効果によるゲート長のばらつきを確実に抑制することができる。しかも、第２のセルにおける第１のトランジスタを、例えば、ゲート長の大きいトランジスタとして活用することが可能になる。
　本発明の第３態様では、半導体装置は、
　第１の方向に延びており、かつ、前記第１の方向に直交する第２の方向において同一ピッチで配置された３個以上のゲートパターンを有する、セル配置領域の端部に配置された第１のセルと、
　セル配置領域の外部に配置され、前記第１のセルに、前記第１の方向において隣り合うダミーパターンとを備え、
　前記第１のセルが有する前記各ゲートパターンは、前記ダミーパターンとの間のセル境界近傍で終端しており、各終端部が、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
　前記ダミーパターンは、前記第２の方向に延びるパターン本体と、前記パターン本体から前記第１の方向において前記第１のセルに向けて突出した２個以上の突出部とを備え、
　前記各突出部が、前記セル境界近傍において、前記第１のセルが有する前記各ゲートパターンの終端部に対向するように配置された、複数の対向終端部を構成しており、
　前記各対向終端部は、前記第２の方向において前記第１のセルが有する前記各ゲートパターンと同一ピッチで配置されており、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一である。
　この第３態様によると、セル配置領域の端部に配置された第１のセルは、同一ピッチで配置された３個以上のゲートパターンを有している。ゲートパターンの終端部は、第１の方向の位置および第２の方向の幅が互いに同一である。また、セル配置領域の外部に、第１のセルに第１の方向において隣り合うダミーパターンが配置されている。このダミーパターンは、第２の方向に延びるパターン本体と、パターン本体から第１の方向において第１のセルに向けて突出した２個以上の突出部とを備えている。この突出部が、第１のセルのゲートパターンの終端部に対向するように配置された対向終端部を構成している。対向終端部は、第１のセルのゲートパターンと同一ピッチで配置され、第１の方向の位置および第２の方向の幅が互いに同一である。すなわち、第１のセルのゲートパターンの終端部と、ダミーパターンの突出部によって構成された対向終端部とが、同じ形状規則性を持っているので、光近接効果によるゲート長のばらつきを確実に抑制することができる。
　本発明の半導体装置によると、光近接効果によるゲート長のばらつきを確実に抑制しつつ、自由なレイアウト設計を可能にすることができる。
実施形態１に係る半導体装置のレイアウトパターンの簡略図である。 図１にメタル配線とコンタクトを加えた簡略図である。 実施形態１の変形例に係る半導体装置のレイアウトパターンの簡略図である。 実施形態１の他の変形例に係る半導体装置のレイアウトパターンの簡略図である。 実施形態２に係る半導体装置のレイアウトパターンの簡略図である。 実施形態２の変形例に係る半導体装置のレイアウトパターンの簡略図である。 実施形態３に係る半導体装置のレイアウトパターンの簡略図である。 実施形態３の変形例に係る半導体装置のレイアウトパターンの簡略図である。 実施形態４に係る半導体装置のレイアウトパターンの簡略図である。 実施形態４の変形例に係る半導体装置のレイアウトパターンの簡略図である。 容量トランジスタが配置された半導体装置のレイアウトパターンの一例である。
　以下、本発明の実施の形態について、図面を参照して詳細に説明する。
　（実施形態１）
　図１は実施形態１に係る半導体装置のレイアウトパターンの簡略図である。図１では、ゲートパターンと拡散領域のレイアウトを示しており、セル境界を実線で示している（他の図も同様）。なお、ゲートパターンとは、トランジスタのゲート電極に使われる層に形成されたパターンを指し、ポリシリコンなどの材料を用いて製造される。トランジスタはゲートパターンと拡散領域によって構成され、ゲートパターンの拡散領域に挟まれた部分がトランジスタのゲートとして機能する。図１に示すように、第１のセルとしての標準セルＣ１は、第１の方向としてのＹ方向（図の上下方向）に延びており、かつ、第２の方向としてのＸ方向（図の左右方向）において同一ピッチで配置されたゲートパターンＧ１，Ｇ２，Ｇ３を有している。ゲートパターンＧ１，Ｇ２，Ｇ３の幅はＬ１，間隔はＳ１であり、ゲートパターンＧ２はトランジスタＴ１を形成している。トランジスタを面積効率良く配置するため、ゲートパターンＧ１，Ｇ２，Ｇ３の幅Ｌ１と間隔Ｓ１は、通常、最小寸法で設定される。
　そして、第２のセルとしての標準セルＣ２は、標準セルＣ１にＹ方向において隣り合っている。標準セルＣ２は、容量トランジスタとして機能させるトランジスタＴ２を形成するための、第１のゲートパターンとしての大きな単一のゲートパターンＧ４を有している。ゲートパターンＧ４の幅、すなわちトランジスタＴ２のゲート長Ｌ２は、第２のトランジスタとしてのトランジスタＴ１のゲート長Ｌ１よりも大きく設定されている。
　また図２は、図１のレイアウトパターンにメタル配線とコンタクトを加えた簡略図である。
　ここで、標準セルＣ１が有するゲートパターンＧ１，Ｇ２，Ｇ３と標準セルＣ２が有するゲートパターンＧ４とが対向している領域である終端部領域Ｒ１に注目する。ゲートパターンＧ１，Ｇ２，Ｇ３は、セル境界近傍で終端しており、その各終端部ｅ１，ｅ２，ｅ３は、Ｙ方向において互いに同じ位置にあり、かつ、Ｘ方向における幅が互いに同一（すなわち幅Ｌ１）である。一方、ゲートパターンＧ４は、Ｙ方向において標準セルＣ１に向けて突出した複数の突出部４ｂを備えており、この突出部４ｂが、ゲートパターンＧ１，Ｇ２，Ｇ３の各終端部ｅ１，ｅ２，ｅ３に対向するように配置された対向終端部ｅｏ１，ｅｏ２，ｅｏ３を構成している。すなわち、ゲートパターンＧ４の標準セルＣ１側の端部はくし形形状になっている。そして対向終端部ｅｏ１，ｅｏ２，ｅｏ３は、Ｘ方向においてゲートパターンＧ１，Ｇ２，Ｇ３と同一ピッチで配置されており、Ｙ方向において互いに同じ位置にあり、かつ、Ｘ方向における幅が互いに同一である。すなわち、終端部領域Ｒ１において、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３とが、同じ形状規則性を持っている。
　このように図１の構成によると、標準セルＣ１，Ｃ２のセル境界における終端部領域Ｒ１において、対向するゲートパターンに関して形状規則性を保ちつつ、標準セルＣ２内にゲート長の大きいトランジスタＴ２を配置することが可能になる。これにより、トランジスタＴ２を容量トランジスタとして用いる場合に十分大きな容量性能を確保しつつ、光近接効果によるゲート長のばらつきを確実に抑制することができる。なお、トランジスタＴ２を、回路機能に寄与するトランジスタとして用いてもかまわない。
　図３は本実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。図３の構成は図１とほぼ同様であるが、標準セルＣ２が有するゲートパターンＧ４の形状が少し異なっている。すなわち、ゲートパターンＧ４の側辺部が一部、切り欠かれており、幅Ｌ２よりも小さい幅Ｌ３の部分が形成されている。すなわち、容量トランジスタＴ２は、複数種類のゲート長Ｌ２，Ｌ３を有している。これは、容量トランジスタＴ２にコンタクトＶ１を確実に配置するためである。すなわち、トランジスタＴ２のゲート長Ｌ２が大きいので、コンタクトＶ１をプロセス最小加工寸法から余裕を持って配置できるように、ゲートパターンＧ４の形状に凹みを持たせている。このような構成によって、光近接効果によるゲート長のばらつきを確実に抑制しつつ、容量トランジスタＴ２にコンタクトＶ１を確実に配置することが可能になる。
　図４は本実施形態の他の変形例に係る半導体装置のレイアウトパターンの簡略図である。図４の構成は図１とほぼ同様であるが、終端部領域Ｒ１において、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３とが、Ｘ方向において、ピッチの半分だけずらして配置されている（ずらし量ＳＦ）点が異なっている。すなわち、図１の構成では、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３とは、Ｘ方向における位置が一致しており、いわば完全にそろって対向していた。これに対して図４の構成のように、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３とが、同じ形状規則性を維持しつつ、半ピッチだけずらして配置されている構成であっても、図１の構成と同様に、光近接効果によるゲート長のばらつきを確実に抑制することができる。
　しかも、図４の構成の場合、ゲートパターンＧ１，Ｇ２，Ｇ３とゲートパターンＧ４との間隔、つまり標準セルＣ１，Ｃ２の間隔をさらに狭めることができるので、半導体装置の面積効率を高めることができる。なお、図４の例では、ずらし量ＳＦはピッチの半分としたが、これに限られるものではない。
　（実施形態２）
　図５は実施形態２に係る半導体装置のレイアウトパターンの簡略図である。図５の構成は、図１とほぼ同様であり、終端部領域Ｒ１において、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３に関して同じ形状規則性が保たれている。ただし、標準セルＣ２の内部構成が、図１とは異なっている。
　図５において、標準セルＣ２は、第１のゲートパターンとしての大きな単一のゲートパターンＧ５を有している。ゲートパターンＧ５の幅、すなわちトランジスタＴ３のゲート長Ｌ３は、トランジスタＴ１のゲート長Ｌ１よりも大きく設定されている。そして、ゲートパターンＧ５は、Ｙ方向において標準セルＣ１に向けて突出した複数の突出部５ｂを備えており、この突出部５ｂが対向終端部ｅｏ２，ｅｏ３を構成している。すなわち、ゲートパターンＧ５の標準セルＣ１側の端部はくし形形状になっている。
　また、ゲートパターンＧ５のＸ方向における両側に、ゲートパターンＧ６，Ｇ７が設けられている。ゲートパターンＧ６，Ｇ７の幅はＬ１、ゲートパターンＧ５との間隔はＳ１である。第２のゲートパターンとしてのゲートパターンＧ６は、トランジスタＴ３に隣り合う他のトランジスタＴ４を構成しており、かつ、対向終端部ｅｏ１を構成している。さらには、ゲートパターンＧ５とゲートパターンＧ６，Ｇ７とは、電気的に接続されている。
　図５の構成によると、図１の構成と同様に、標準セルＣ１，Ｃ２のセル境界における終端部領域Ｒ１において、対向するゲートパターンに関して同じ形状規則性を保ちつつ、標準セルＣ２内にゲート長の大きいトランジスタＴ３を配置することが可能になる。これにより、トランジスタＴ３を容量トランジスタとして用いる場合に、容量トランジスタとして十分大きな容量性能を確保しつつ、光近接効果によるゲート長のばらつきを確実に抑制することができる。
　さらに、ゲート長が大きいトランジスタＴ３に近接してトランジスタＴ４を配置したことによって、例えば隣の標準セルＣ３内のトランジスタへの光近接効果の影響を緩和することができる。したがって、より確実に、光近接効果によるゲート長のばらつきを抑制することができる。
　また、標準セルＣ２内のゲート長が大きいトランジスタＴ３は、容量トランジスタとして用いてもよいし、回路機能に寄与するトランジスタとして用いてもよい。
　図６は本実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。図６の構成では、トランジスタＴ３は、Ｙ方向に隣り合うトランジスタＴ６とゲート同士が接続されており、回路機能に寄与する、電流能力を落としたトランジスタとして活用されている。このように本実施形態によると、光近接効果によるゲート長のばらつきを確実に抑制しつつ、セル内のトランジスタ設計を自由に行うことが可能になる。
　なお、本実施形態においても実施形態１で説明したのと同様に、終端部領域Ｒ１において、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３とが、Ｘ方向においてずらして配置されていてもかまわない。
　（実施形態３）
　図７は実施形態３に係る半導体装置のレイアウトパターンの簡略図である。図７の構成は、図１とほぼ同様であり、終端部領域Ｒ１において、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３とに関して同じ形状規則性が保たれている。ただし、標準セルＣ２の内部構成が、図１とは異なっている。
　図７において、標準セルＣ２は、第１のゲートパターンとしての単一のゲートパターンＧ８を有している。ゲートパターンＧ８はダミーパターンであり、Ｘ方向に延びるパターン本体８ａと、パターン本体８ａからＹ方向において標準セルＣ１に向けて突出した複数の突出部８ｂとを備えている。そして、この突出部８ｂが対向終端部ｅｏ１，ｅｏ２，ｅｏ３を構成している。すなわち、ゲートパターンＧ８はいわゆる冠型の形状を有している。そして、トランジスタ配置領域Ｒ２には、ゲートパターンＧ８とＹ方向において隣り合う第１のトランジスタとしてのトランジスタＴ５が配置されている。トランジスタＴ５のゲート長Ｌ５は、トランジスタＴ１のゲート長Ｌ１よりも大きい。
　図７の構成によると、ダミーパターンであるゲートパターンＧ８を配置することによって、標準セルＣ１，Ｃ２のセル境界における終端部領域Ｒ１において、対向するゲートパターンに関して同じ形状規則性が保たれている。しかも、トランジスタ配置領域Ｒ２では、トランジスタを自由に配置することができる。したがって、標準セルＣ２内において自由なトランジスタ設計を可能にしつつ、光近接効果によるゲート長のばらつきを確実に抑制することができる。
　図８は本実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。図８の構成では、フラグ状のダミーパターンであるゲートパターンＧ９，Ｇ１０，Ｇ１１によって、終端部領域Ｒ１における対向終端部ｅｏ１，ｅｏ２，ｅｏ３がそれぞれ構成されている。図８の構成でも図７の構成と同様に、標準セルＣ１，Ｃ２のセル境界における終端部領域Ｒ１において、対向するゲートパターンに関して同じ形状規則性が保たれており、かつ、トランジスタ配置領域Ｒ２では、トランジスタを自由に配置することができる。したがって、標準セルＣ２内において自由なトランジスタ設計を可能にしつつ、光近接効果によるゲート長のばらつきを確実に抑制することができる。
　なお、本実施形態においても実施形態１で説明したのと同様に、終端部領域Ｒ１において、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３とが、Ｘ方向においてずらして配置されていてもかまわない。
　（実施形態４）
　図９は実施形態４に係る半導体装置のレイアウトパターンの簡略図である。図９の構成では、セル配置領域の端部に、第１のセルとしての標準セルＣ１１が配置されている。標準セルＣ１１は、Ｙ方向に延びており、Ｘ方向において同一ピッチで配置されたゲートパターンＧ１，Ｇ２，Ｇ３を有している。そしてセル配置領域の外部に、標準セルＣ１１にＹ方向において隣り合うように、ダミーパターンであるゲートパターンＧ１２が設けられている。ゲートパターンＧ１２は、図７に示すゲートパターンＧ８と同様に冠状の形状を有しており、Ｘ方向に延びるパターン本体１２ａと、パターン本体１２ａからＹ方向において標準セルＣ１１に向けて突出した複数の突出部１２ｂとを備えている。
　標準セルＣ１１のゲートパターンＧ１，Ｇ２，Ｇ３は、セル境界近傍で終端しており、その各終端部ｅ１，ｅ２，ｅ３は、Ｙ方向において互いに同じ位置にあり、かつ、Ｘ方向における幅が互いに同一である。また、ゲートパターンＧ１２の突出部１２ｂが、ゲートパターンＧ１，Ｇ２，Ｇ３の各終端部ｅ１，ｅ２，ｅ３に対向するように配置された対向終端部ｅｏ１，ｅｏ２，ｅｏ３を構成している。そして対向終端部ｅｏ１，ｅｏ２，ｅｏ３は、Ｘ方向においてゲートパターンＧ１，Ｇ２，Ｇ３と同一ピッチで配置されており、Ｙ方向において互いに同じ位置にあり、かつ、Ｘ方向における幅が互いに同一である。すなわち、終端部領域Ｒ１１において、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３とに関して、同じ形状規則性が保たれている。
　図９の構成によると、セル配置領域の外部に冠状のダミーパターンであるゲートパターンＧ１２を設けることによって、セル配置領域端のセル境界における終端部領域Ｒ１１において、対向するゲートパターンに関して同じ形状規則性を保つことができる。これにより、セル配置領域端部に配置された標準セルＣ１１においても、光近接効果によるゲート長のばらつきを確実に抑制することができる。
　図１０は本実施形態の変形例に係る半導体装置のレイアウトパターンの簡略図である。図１０の構成では、セル配置領域の外部に、図９に示すゲートパターンＧ１２とは形状が異なっている、ダミーパターンであるゲートパターンＧ１３が設けられている。ゲートパターンＧ１３はＨ字状の形状を有しており、Ｘ方向に延びるパターン本体１３ａからＹ方向において標準セルＣ１１に向けて突出した複数の突出部１３ｂが、対向終端部ｅｏ１，ｅｏ２，ｅｏ３を構成している。図１０の構成では、図９の構成と同様の効果が得られるのに加えて、ゲートパターンＧ１３が安定して形成されるという効果が得られる。
　なお、本実施形態においても実施形態１で説明したのと同様に、終端部領域Ｒ１１において、終端部ｅ１，ｅ２，ｅ３と対向終端部ｅｏ１，ｅｏ２，ｅｏ３とが、Ｘ方向においてずらして配置されていてもかまわない。
　なお、外部に配置するゲートパターンは、ここで示した冠状やＨ字状のものに限られるものではなく、例えば、他の実施形態で示したような対向終端部を有する形状であれば、同様の効果が得られる。
　本発明に係る半導体装置では、光近接効果によるゲート長のばらつきが生じることなく、自由なレイアウト設計が可能になるので、例えば、各種電子機器に搭載される半導体集積回路等に利用することができる。
Ｃ１　標準セル（第１のセル）
Ｃ２　標準セル（第２のセル）
Ｃ１１　標準セル（第１のセル）
Ｇ１，Ｇ２，Ｇ３　ゲートパターン
Ｇ４　ゲートパターン（第１のゲートパターン）
Ｇ５　ゲートパターン（第１のゲートパターン）
Ｇ６　ゲートパターン（第２のゲートパタ－ン）
Ｇ８　ダミーパターン
Ｇ９，Ｇ１０，Ｇ１１　ダミーパターン
Ｇ１２，Ｇ１３　ダミーパターン
Ｔ１　トランジスタ（第２のトランジスタ）
Ｔ２　トランジスタ（第１のトランジスタ）
Ｔ３　トランジスタ（第１のトランジスタ）
Ｔ４　トランジスタ
Ｔ５　トランジスタ（第１のトランジスタ）
ｅ１，ｅ２，ｅ３　終端部
ｅｏ１，ｅｏ２，ｅｏ３　対向終端部
４ｂ　突出部
８ａ　パターン本体
８ｂ　突出部
１２ａ，１３ａ　パターン本体
１２ｂ，１３ｂ　突出部

Claims (18)

  1. 　第１の方向に延びており、かつ、前記第１の方向に直交する第２の方向において同一ピッチで配置された３個以上のゲートパターンを有する、第１のセルと、
    　前記第１のセルに、前記第１の方向において隣り合う第２のセルとを備え、
    　前記第１のセルが有する前記各ゲートパターンは、前記第２のセルとの間のセル境界近傍で終端しており、各終端部が、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
    　前記第２のセルは、
    　前記セル境界近傍において、前記第１のセルが有する前記各ゲートパターンの終端部に対向するように配置された、ゲートパターンからなる複数の対向終端部を備えており、
    　前記各対向終端部は、前記第１のセルが有する前記各ゲートパターンと前記第２の方向において同一ピッチで配置されており、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
    　前記複数の対向終端部のうち少なくとも一部は、前記第２のセルが有する単一の第１のゲートパターンから、前記第１の方向において前記第１のセルに向けて突出した２個以上の突出部によって、構成されている
    ことを特徴とする半導体装置。
  2. 　請求項１において、
    　前記各終端部と、前記各対向終端部とは、前記第２の方向における位置が、一致している
    ことを特徴とする半導体装置。
  3. 　請求項１において、
    　前記各終端部と、前記各対向終端部とは、前記第２の方向における位置が、ピッチの半分、ずれている
    ことを特徴とする半導体装置。
  4. 　請求項１において、
    　前記第１のゲートパターンは、第１のトランジスタを構成するものであり、
    　前記第１のセルが有する前記各ゲートパターンのうちの少なくとも１つは、第２のトランジスタを構成しており、
    　前記１のトランジスタのゲート長は、前記第２のトランジスタのゲート長よりも大きい
    ことを特徴とする半導体装置。
  5. 　請求項４において、
    　前記第１のトランジスタは、容量トランジスタである
    ことを特徴とする半導体装置。
  6. 　請求項４において、
    　前記第１のトランジスタは、回路機能に寄与するトランジスタである
    ことを特徴とする半導体装置。
  7. 　請求項４において、
    　前記第１のトランジスタは、複数種類のゲート長を有している
    ことを特徴とする半導体装置。
  8. 　請求項４において、
    　前記第２のセルは、前記第１のトランジスタに隣り合う他のトランジスタを構成する第２のゲートパターンを備え、
    　前記第２のゲートパターンは、前記対向終端部の１つを構成している
    ことを特徴とする半導体装置。
  9. 　請求項８において、
    　前記第１のゲートパターンと、前記第２のゲートパターンとは、電気的に接続されている
    ことを特徴とする半導体装置。
  10. 　請求項１において、
    　前記第１のゲートパターンは、ダミーパターンである
    ことを特徴とする半導体装置。
  11. 　第１の方向に延びており、かつ、前記第１の方向に直交する第２の方向において同一ピッチで配置された３個以上のゲートパターンを有する、第１のセルと、
    　前記第１のセルに、前記第１の方向において隣り合う第２のセルとを備え、
    　前記第１のセルが有する前記各ゲートパターンは、前記第２のセルとの間のセル境界近傍で終端しており、各終端部が、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
    　前記第２のセルは、
    　前記セル境界近傍において、前記第１のセルが有する前記各ゲートパターンの終端部に対向するように配置された、ゲートパターンからなる複数の対向終端部を備えており、
    　前記各対向終端部は、前記第２の方向において前記第１のセルが有する前記各ゲートパターンと同一ピッチで配置されており、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
    　前記第２のセルは、
    　前記複数の対向終端部のうち少なくとも一部を構成するダミーパターンと、
    　前記ダミーパターンと前記第１の方向において隣り合う第１のトランジスタとを備えている
    ことを特徴とする半導体装置。
  12. 　請求項１１において、
    　前記ダミーパターンは、前記第２の方向に延びるパターン本体と、前記パターン本体から前記第１の方向において前記第１のセルに向けて突出した２個以上の突出部とを備えたものであり、
    　前記各突出部が、前記対向終端部を構成している
    ことを特徴とする半導体装置。
  13. 　請求項１１において、
    　前記第１のセルが有する前記各ゲートパターンのうちの少なくとも１つは、第２のトランジスタを構成しており、
    　前記１のトランジスタのゲート長は、前記第２のトランジスタのゲート長よりも大きい
    ことを特徴とする半導体装置。
  14. 　請求項１１において、
    　前記各終端部と、前記各対向終端部とは、前記第２の方向における位置が、一致している
    ことを特徴とする半導体装置。
  15. 　請求項１１において、
    　前記各終端部と、前記各対向終端部とは、前記第２の方向における位置が、ピッチの半分、ずれている
    ことを特徴とする半導体装置。
  16. 　第１の方向に延びており、かつ、前記第１の方向に直交する第２の方向において同一ピッチで配置された３個以上のゲートパターンを有する、セル配置領域の端部に配置された第１のセルと、
    　セル配置領域の外部に配置され、前記第１のセルに、前記第１の方向において隣り合うダミーパターンとを備え、
    　前記第１のセルが有する前記各ゲートパターンは、前記ダミーパターンとの間のセル境界近傍で終端しており、各終端部が、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一であり、
    　前記ダミーパターンは、前記第２の方向に延びるパターン本体と、前記パターン本体から前記第１の方向において前記第１のセルに向けて突出した２個以上の突出部とを備え、
    　前記各突出部が、前記セル境界近傍において、前記第１のセルが有する前記各ゲートパターンの終端部に対向するように配置された、複数の対向終端部を構成しており、
    　前記各対向終端部は、前記第２の方向において前記第１のセルが有する前記各ゲートパターンと同一ピッチで配置されており、前記第１の方向において互いに同じ位置にあり、かつ、前記第２の方向における幅が互いに同一である
    ことを特徴とする半導体装置。
  17. 　請求項１６において、
    　前記各終端部と、前記各対向終端部とは、前記第２の方向における位置が、一致している
    ことを特徴とする半導体装置。
  18. 　請求項１６において、
    　前記各終端部と、前記各対向終端部とは、前記第２の方向における位置が、ピッチの半分、ずれている
    ことを特徴とする半導体装置。
PCT/JP2010/005210 2009-10-19 2010-08-24 半導体装置 WO2011048737A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201080002292.2A CN102124555B (zh) 2009-10-19 2010-08-24 半导体装置
JP2011500780A JP5331195B2 (ja) 2009-10-19 2010-08-24 半導体装置
US13/020,566 US8431967B2 (en) 2009-10-19 2011-02-03 Semiconductor device
US13/846,514 US8791507B2 (en) 2009-10-19 2013-03-18 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009-240501 2009-10-19
JP2009240501 2009-10-19

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US13/020,566 Continuation US8431967B2 (en) 2009-10-19 2011-02-03 Semiconductor device
US13/020,566 Continuation-In-Part US8431967B2 (en) 2009-10-19 2011-02-03 Semiconductor device

Publications (1)

Publication Number Publication Date
WO2011048737A1 true WO2011048737A1 (ja) 2011-04-28

Family

ID=43899982

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/005210 WO2011048737A1 (ja) 2009-10-19 2010-08-24 半導体装置

Country Status (4)

Country Link
US (2) US8431967B2 (ja)
JP (1) JP5331195B2 (ja)
CN (1) CN102124555B (ja)
WO (1) WO2011048737A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101727804B1 (ko) 2014-09-12 2017-04-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 레이아웃 설계를 형성하는 방법
US9941270B2 (en) 2015-01-08 2018-04-10 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and design method of same
KR20180129673A (ko) * 2017-05-26 2018-12-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로 및 그 제조 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012222065A (ja) * 2011-04-06 2012-11-12 Panasonic Corp 半導体集積回路装置
KR102421730B1 (ko) 2016-04-05 2022-07-18 삼성전자주식회사 레이아웃 방법 및 반도체 소자
EP3591427B1 (de) 2018-07-05 2023-06-14 HENSOLDT Sensors GmbH Flugkörperwarner und ein verfahren zum warnen vor einem flugkörper
KR102540962B1 (ko) 2018-08-23 2023-06-07 삼성전자주식회사 집적회로 소자
US11505195B2 (en) 2020-09-28 2022-11-22 Ford Global Technologies, Llc One-pedal drive filters and rate limits of powertrain torque
TWI859468B (zh) * 2021-09-28 2024-10-21 聯華電子股份有限公司 積體電路布局

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005116557A (ja) * 2003-10-02 2005-04-28 Kawasaki Microelectronics Kk 半導体集積回路のレイアウト構造、半導体集積回路のレイアウト方法、およびフォトマスク
JP2006005103A (ja) * 2004-06-16 2006-01-05 Matsushita Electric Ind Co Ltd 標準セル、標準セルライブラリおよび半導体集積回路
JP2007012855A (ja) * 2005-06-30 2007-01-18 Matsushita Electric Ind Co Ltd 半導体集積回路、標準セル、標準セルライブラリ、半導体集積回路の設計方法および半導体集積回路の設計装置
JP2009152437A (ja) * 2007-12-21 2009-07-09 Nec Electronics Corp 半導体装置

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0828480B2 (ja) * 1983-09-30 1996-03-21 富士通株式会社 半導体集積回路装置
JPS61100947A (ja) * 1984-10-22 1986-05-19 Toshiba Corp 半導体集積回路装置
JPH02177457A (ja) * 1988-12-28 1990-07-10 Hitachi Ltd 半導体装置
US5281835A (en) * 1989-06-14 1994-01-25 Fujitsu Limited Semi-custom integrated circuit device
JP3242228B2 (ja) * 1993-02-12 2001-12-25 富士通株式会社 静電保護回路付半導体集積回路及びそのレイアウト設計方法
JP3311244B2 (ja) 1996-07-15 2002-08-05 株式会社東芝 基本セルライブラリ及びその形成方法
US6453452B1 (en) * 1997-12-12 2002-09-17 Numerical Technologies, Inc. Method and apparatus for data hierarchy maintenance in a system for mask description
JPH11121722A (ja) * 1997-10-17 1999-04-30 Mitsubishi Electric Corp ゲートアレーおよびゲートアレーを用いる半導体集積回路の製造方法
JP4501164B2 (ja) * 1998-05-01 2010-07-14 ソニー株式会社 半導体記憶装置
US6285088B1 (en) * 1998-05-13 2001-09-04 Texas Instruments Incorporated Compact memory circuit
JP2000112114A (ja) * 1998-10-08 2000-04-21 Hitachi Ltd 半導体装置及び半導体装置の製造方法
JP2000138292A (ja) * 1998-10-30 2000-05-16 Fujitsu Ltd エンベディッドアレイを備えた半導体装置及びその製造方法並びに記録媒体
US6351304B1 (en) * 1999-06-04 2002-02-26 Canon Kabushiki Kaisha Multiple exposure method
US6525350B1 (en) * 1999-07-16 2003-02-25 Kawasaki Steel Corporation Semiconductor integrated circuit basic cell semiconductor integrated circuit using the same
US6376130B1 (en) * 2000-02-22 2002-04-23 Micron Technology, Inc. Chromeless alternating reticle for producing semiconductor device features
US6399972B1 (en) * 2000-03-13 2002-06-04 Oki Electric Industry Co., Ltd. Cell based integrated circuit and unit cell architecture therefor
JP3415602B2 (ja) * 2000-06-26 2003-06-09 鹿児島日本電気株式会社 パターン形成方法
US7083879B2 (en) * 2001-06-08 2006-08-01 Synopsys, Inc. Phase conflict resolution for photolithographic masks
US6698007B2 (en) * 2001-10-09 2004-02-24 Numerical Technologies, Inc. Method and apparatus for resolving coloring conflicts between phase shifters
US6981240B2 (en) * 2001-11-15 2005-12-27 Synopsys, Inc. Cutting patterns for full phase shifting masks
JP2003203993A (ja) * 2002-01-10 2003-07-18 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
JP4416384B2 (ja) * 2002-07-19 2010-02-17 株式会社ルネサステクノロジ 半導体集積回路
JP2004342757A (ja) * 2003-05-14 2004-12-02 Toshiba Corp 半導体集積回路及びその設計方法
JP4620942B2 (ja) * 2003-08-21 2011-01-26 川崎マイクロエレクトロニクス株式会社 半導体集積回路のレイアウト方法、そのレイアウト構造、およびフォトマスク
US7155689B2 (en) * 2003-10-07 2006-12-26 Magma Design Automation, Inc. Design-manufacturing interface via a unified model
JP2005259905A (ja) * 2004-03-10 2005-09-22 Oki Electric Ind Co Ltd 半導体集積回路及びその修正方法
JP4248451B2 (ja) * 2004-06-11 2009-04-02 パナソニック株式会社 半導体装置およびそのレイアウト設計方法
JP4175649B2 (ja) * 2004-07-22 2008-11-05 松下電器産業株式会社 半導体装置
JP4598483B2 (ja) * 2004-11-10 2010-12-15 パナソニック株式会社 半導体装置およびその製造方法
JP2006196872A (ja) * 2004-12-17 2006-07-27 Matsushita Electric Ind Co Ltd 標準セル、標準セルライブラリ、半導体装置、及びその配置方法
JP2006332348A (ja) * 2005-05-26 2006-12-07 Matsushita Electric Ind Co Ltd 半導体集積回路の設計方法およびライブラリの設計方法
US7190050B2 (en) * 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
JP2007086586A (ja) * 2005-09-26 2007-04-05 Renesas Technology Corp マスクパターン設計方法および半導体装置の製造方法
KR100769128B1 (ko) * 2005-12-29 2007-10-22 동부일렉트로닉스 주식회사 Ｅｃｏ셀 그리고, ｅｃｏ셀의 배치 및 루팅방법
JP2008235350A (ja) * 2007-03-16 2008-10-02 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2008258425A (ja) * 2007-04-05 2008-10-23 Matsushita Electric Ind Co Ltd 標準セルおよびこれを有する半導体装置
US7927782B2 (en) * 2007-12-28 2011-04-19 Texas Instruments Incorporated Simplified double mask patterning system
WO2009095996A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置
US8176443B2 (en) * 2008-06-02 2012-05-08 Texas Instruments Incorporated Layout of printable assist features to aid transistor control
JP2010016258A (ja) * 2008-07-04 2010-01-21 Panasonic Corp 半導体集積回路装置
JP5292005B2 (ja) * 2008-07-14 2013-09-18 ルネサスエレクトロニクス株式会社 半導体集積回路
JP5638760B2 (ja) * 2008-08-19 2014-12-10 ルネサスエレクトロニクス株式会社 半導体装置
US8587036B2 (en) * 2008-12-12 2013-11-19 Ememory Technology Inc. Non-volatile memory and fabricating method thereof
JP5552775B2 (ja) * 2009-08-28 2014-07-16 ソニー株式会社 半導体集積回路
JP5530804B2 (ja) * 2010-05-17 2014-06-25 パナソニック株式会社 半導体装置、半導体装置製造用マスク及び光近接効果補正方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005116557A (ja) * 2003-10-02 2005-04-28 Kawasaki Microelectronics Kk 半導体集積回路のレイアウト構造、半導体集積回路のレイアウト方法、およびフォトマスク
JP2006005103A (ja) * 2004-06-16 2006-01-05 Matsushita Electric Ind Co Ltd 標準セル、標準セルライブラリおよび半導体集積回路
JP2007012855A (ja) * 2005-06-30 2007-01-18 Matsushita Electric Ind Co Ltd 半導体集積回路、標準セル、標準セルライブラリ、半導体集積回路の設計方法および半導体集積回路の設計装置
JP2009152437A (ja) * 2007-12-21 2009-07-09 Nec Electronics Corp 半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101727804B1 (ko) 2014-09-12 2017-04-17 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 레이아웃 설계를 형성하는 방법
US9899263B2 (en) 2014-09-12 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming layout design
US9941270B2 (en) 2015-01-08 2018-04-10 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and design method of same
KR20180129673A (ko) * 2017-05-26 2018-12-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로 및 그 제조 방법
KR102150518B1 (ko) 2017-05-26 2020-09-02 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로 및 그 제조 방법
US11062075B2 (en) 2017-05-26 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method for manufacturing same
US11138361B2 (en) 2017-05-26 2021-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and system of manufacturing the same
US11775724B2 (en) 2017-05-26 2023-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of manufacturing the same
US12236180B2 (en) 2017-05-26 2025-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of manufacturing the same

Also Published As

Publication number Publication date
CN102124555A (zh) 2011-07-13
US8791507B2 (en) 2014-07-29
US8431967B2 (en) 2013-04-30
CN102124555B (zh) 2014-05-14
US20110133253A1 (en) 2011-06-09
JPWO2011048737A1 (ja) 2013-03-07
US20130234211A1 (en) 2013-09-12
JP5331195B2 (ja) 2013-10-30

Similar Documents

Publication Publication Date Title
JP5331195B2 (ja) 半導体装置
JP5235936B2 (ja) 半導体装置及びそのレイアウト作成方法
CN102782857B (zh) 半导体装置
US20060113533A1 (en) Semiconductor device and layout design method for the same
JP2008235350A (ja) 半導体集積回路
US9142539B2 (en) Semiconductor device
JP2007036194A (ja) デバイス性能の不整合低減方法および半導体回路
JP2011242505A (ja) 半導体装置、半導体装置製造用マスク及び光近接効果補正方法
JP5325162B2 (ja) 半導体装置
US8383300B2 (en) Exposure mask with double patterning technology and method for fabricating semiconductor device using the same
JP5979908B2 (ja) フォトマスク及び半導体装置の製造方法
KR100712996B1 (ko) 패턴더미를 갖는 반도체소자 및 패턴더미를 이용한반도체소자의 제조방법
CN108063119A (zh) 半导体集成电路布局的设计方法和制造半导体装置的方法
JP2009042660A (ja) 半導体装置、フォトマスク、半導体装置の製造方法およびパターンレイアウト方法
JP2009152437A (ja) 半導体装置
JP2011238713A (ja) 半導体集積回路の設計方法
JP2007129094A (ja) 半導体装置
US20150243735A1 (en) Semiconductor device
JP2011107460A (ja) フォトマスクおよびこれを用いたトランジスタの製造方法
JP2005141104A (ja) フォトマスク
KR20130042928A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201080002292.2

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 2011500780

Country of ref document: JP

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10824592

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 10824592

Country of ref document: EP

Kind code of ref document: A1