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WO2009128247A1 - プラズマディスプレイ装置 - Google Patents

プラズマディスプレイ装置 Download PDF

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Publication number
WO2009128247A1
WO2009128247A1 PCT/JP2009/001703 JP2009001703W WO2009128247A1 WO 2009128247 A1 WO2009128247 A1 WO 2009128247A1 JP 2009001703 W JP2009001703 W JP 2009001703W WO 2009128247 A1 WO2009128247 A1 WO 2009128247A1
Authority
WO
WIPO (PCT)
Prior art keywords
period
discharge
sustain
voltage
panel
Prior art date
Application number
PCT/JP2009/001703
Other languages
English (en)
French (fr)
Inventor
村田充弘
溝上要
若林俊一
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to EP09732362A priority Critical patent/EP2146336A4/en
Priority to KR1020097026707A priority patent/KR101150631B1/ko
Priority to CN200980100066A priority patent/CN101772796A/zh
Priority to US12/598,485 priority patent/US20100134466A1/en
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    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • G09G3/2965—Driving circuits for producing the waveforms applied to the driving electrodes using inductors for energy recovery

Definitions

  • the present invention relates to a plasma display device which is an image display device using a plasma display panel.
  • Plasma display panels are capable of high-speed display among thin image display elements and are easy to increase in size, and thus are put into practical use as large-screen display devices.
  • the panel consists of a front plate and a back plate bonded together.
  • the front plate is formed on a glass substrate, a display electrode pair formed of a scan electrode and a sustain electrode formed on the glass substrate, a dielectric layer formed so as to cover the display electrode pair, and the dielectric layer And a protective layer.
  • the protective layer is provided for the purpose of protecting the dielectric layer from ion collision and facilitating discharge.
  • the back plate includes a glass substrate, a data electrode formed on the glass substrate, a dielectric layer covering the data electrode, a partition formed on the dielectric layer, and red, green and blue formed between the partitions. And a phosphor layer that emits light.
  • the front plate and the rear plate face each other so that the display electrode pair and the data electrode intersect with each other across the discharge space, and the periphery is sealed with a low-melting glass.
  • a discharge gas containing xenon is sealed in the discharge space.
  • a discharge cell is formed in a portion where the display electrode pair and the data electrode face each other.
  • the plasma display device using the panel having such a configuration selectively generates gas discharge in each discharge cell of the panel, and excites and emits phosphors of red, green, and blue colors by ultraviolet rays generated at this time. Color display is performed.
  • the subfield method is mainly used as a method for displaying an image on a plasma display device using such a panel.
  • one field period is formed by a plurality of subfields having luminance weights defined in advance, and an image is displayed by controlling light emission / non-light emission of each discharge cell in each subfield.
  • the number of subfields constituting one field period may be increased.
  • the above-described subfield method is a method in which one field period is composed of a plurality of subfields having an initialization period, an address period, and a sustain period, and gradation display is performed by a combination of subfields that emit light.
  • it is necessary to perform a reliable write operation within a short time. Therefore, development of a panel capable of high-speed driving is being promoted, and studies on a driving method and a driving circuit for displaying a high-quality image taking advantage of the features of the panel are being advanced.
  • Patent Document 2 discloses a panel in which a magnesium oxide layer having a cathodoluminescence emission peak at 200 to 300 nm is formed by vapor-phase oxidation of magnesium vapor, and a display electrode that forms all display lines in an address period
  • a plasma display device including an electrode driving circuit that sequentially applies a scan pulse to one of each pair and supplies an address pulse corresponding to a display line to which the scan pulse is applied to a data electrode.
  • the present invention includes a front plate in which a display electrode pair is formed on a first glass substrate, a dielectric layer is formed so as to cover the display electrode pair, and a protective layer is formed on the dielectric layer, and a second glass substrate A panel on which a back plate on which data electrodes are formed is placed opposite to each other, a discharge cell is formed at a position where the display electrode pair and the data electrode face each other, an address period in which an address discharge is generated in the discharge cell, and a sustain discharge.
  • a plasma display device comprising a panel driving circuit for driving a panel by temporally arranging a plurality of subfields having a sustain period to form one field period, wherein the protective layer is formed of a metal oxide And a particle layer formed by adhering agglomerated particles obtained by aggregating a plurality of magnesium oxide single crystal particles to the underlying protective layer. It is configured to drive the panel by generating an initializing discharge for forming wall charges in the first subfield of the bfield and generating an address discharge for erasing the wall charges in the address period of the plurality of subfields.
  • FIG. 1 is an exploded perspective view showing the structure of the panel according to Embodiment 1 of the present invention.
  • FIG. 2 is a cross-sectional view showing the configuration of the front plate of the panel.
  • FIG. 3 is a view showing an example of the aggregated particles of the panel.
  • FIG. 4 is a diagram showing electron emission performance and charge retention performance of a prototype panel including the panel.
  • FIG. 5A is a diagram showing experimental results of examining the electron emission performance by changing the particle size of the single crystal particles of the prototype panel.
  • FIG. 5B is a diagram showing the relationship between the grain size of the single crystal particles of the prototype panel and the breakage of the partition walls.
  • FIG. 6 is a diagram showing the electrode arrangement of the panel in accordance with the first exemplary embodiment of the present invention.
  • FIG. 1 is an exploded perspective view showing the structure of the panel according to Embodiment 1 of the present invention.
  • FIG. 2 is a cross-sectional view showing the configuration of the front plate of the panel.
  • FIG. 7 is a drive voltage waveform diagram applied to each electrode of the panel.
  • FIG. 8 is a diagram showing an electrode arrangement of the panel in accordance with the second exemplary embodiment.
  • FIG. 9 is a drive voltage waveform diagram applied to each electrode of the panel.
  • FIG. 10 is a circuit block diagram of the plasma display device according to the first and second embodiments of the present invention.
  • FIG. 11 is a circuit diagram of a scan electrode drive circuit and a sustain electrode drive circuit of the plasma display device.
  • SYMBOLS 10 Panel 20 Front plate 21 (1st) Glass substrate 22 Scan electrode 22a, 23a Transparent electrode 22b, 23b Bus electrode 23 Sustain electrode 24 Display electrode pair 25 Dielectric layer 26 Protection layer 26a Underlayer protection layer 26b Particle layer 27 Single crystal Particle 28 Aggregated particle 30 Back plate 31 (Second) glass substrate 32 Data electrode 34 Partition 35 Phosphor layer 41 Image signal processing circuit 42 Data electrode drive circuit 43 Scan electrode drive circuit 44 Sustain electrode drive circuit 45 Timing generation circuit 50, 80 Sustain pulse generation circuit 60 Initialization waveform generation circuit 70 Scanning pulse generation circuit 100 Plasma display device
  • FIG. 1 is an exploded perspective view showing the structure of panel 10 according to Embodiment 1 of the present invention.
  • a front plate 20 and a back plate 30 are disposed so as to face each other, and an outer peripheral portion thereof is sealed with a low-melting glass sealing material.
  • the discharge space 15 inside the panel 10 is filled with a discharge gas such as xenon at a pressure of 400 Torr to 600 Torr.
  • a plurality of display electrode pairs 24 including the scanning electrodes 22 and the sustain electrodes 23 are formed in parallel.
  • a dielectric layer 25 is formed on the glass substrate 21 so as to cover the display electrode pair 24, and a protective layer 26 mainly composed of magnesium oxide is formed on the dielectric layer 25.
  • a plurality of data electrodes 32 are formed in parallel to each other in a direction orthogonal to the display electrode pair 24, and this is covered with the dielectric layer 33. ing. Further, a partition wall 34 is formed on the dielectric layer 33. A phosphor layer 35 that emits red, green, and blue light by ultraviolet rays is formed on the dielectric layer 33 and on the side surfaces of the partition wall 34.
  • a discharge cell is formed at a position where the display electrode pair 24 and the data electrode 32 intersect with each other, and a set of discharge cells having red, green, and blue phosphor layers 35 is a pixel for color display.
  • the dielectric layer 33 is not essential, and a configuration in which the dielectric layer 33 is omitted may be used.
  • FIG. 2 is a cross-sectional view showing the configuration of the front plate 20 of the panel 10 according to Embodiment 1 of the present invention, which is shown upside down with respect to the front plate 20 shown in FIG.
  • a display electrode pair 24 including a scan electrode 22 and a sustain electrode 23 is formed on the glass substrate 21, a display electrode pair 24 including a scan electrode 22 and a sustain electrode 23 is formed.
  • the scan electrode 22 includes a transparent electrode 22a formed from indium tin oxide, tin oxide, or the like, and a bus electrode 22b formed on the transparent electrode 22a.
  • the sustain electrode 23 includes a transparent electrode 23a and a bus electrode 23b formed thereon.
  • the bus electrode 22b and the bus electrode 23b are provided to impart conductivity in the longitudinal direction of the transparent electrode 22a and the transparent electrode 23a, and are formed of a conductive material mainly composed of silver.
  • the dielectric layer 25 includes a first dielectric layer 25a formed so as to cover the transparent electrode 22a, the transparent electrode 23a, the bus electrode 22b, and the bus electrode 23b, and the first dielectric layer 25a.
  • This is a two-layer structure of the second dielectric layer 25b formed in the above.
  • the dielectric layer 25 does not necessarily have a two-layer structure, and may have a single-layer structure or a structure of three or more layers.
  • a protective layer 26 is formed on the dielectric layer 25. Details of the protective layer 26 will be described below.
  • the protective layer 26 is a base protection formed on the second dielectric layer 25b.
  • the layer 26a is composed of a particle layer 26b formed on the base protective layer 26a.
  • the base protective layer 26a is a thin film containing magnesium oxide as a main component, and its thickness is, for example, 0.3 ⁇ m to 1.0 ⁇ m.
  • the particle layer 26b is configured by discretely adhering aggregated particles 28 in which a plurality of magnesium oxide single crystal particles 27 are aggregated so as to be distributed almost uniformly over the entire surface of the base protective layer 26a.
  • the aggregated particles 28 are shown enlarged.
  • FIG. 3 is a diagram showing an example of the aggregated particles 28 of the panel 10 according to Embodiment 1 of the present invention.
  • the agglomerated particles 28 are those in which the single crystal particles 27 are aggregated or necked as described above, and a plurality of single crystal particles 27 form an aggregate due to static electricity, van der Waals force, or the like.
  • the single crystal particles 27 preferably have a polyhedral shape having seven or more faces such as a tetrahedron and a dodecahedron, and a particle diameter of about 0.9 ⁇ m to 2.0 ⁇ m.
  • the aggregated particles 28 are preferably those in which 2 to 5 single crystal particles 27 are aggregated, and the aggregated particles 28 preferably have a particle size of about 0.3 ⁇ m to 5 ⁇ m.
  • the single crystal particles 27 satisfying the above-described conditions and the aggregated particles 28 obtained by aggregating them can be generated as follows.
  • a magnesium oxide precursor such as magnesium carbonate or magnesium hydroxide
  • the particle size is controlled to about 0.3 ⁇ m to 2 ⁇ m by setting the firing temperature to a relatively high 1000 ° C. or higher. Can do.
  • aggregated particles 28 in which the single crystal particles 27 are aggregated or necked can be obtained.
  • the first type of trial panel is a panel provided with a protective layer made only of a thin base protective layer 26a mainly composed of magnesium oxide.
  • the second type of prototype panel is a panel in which magnesium oxide single crystal particles 27 are dispersed and adhered on a thin base protective layer 26a mainly composed of magnesium oxide without being agglomerated.
  • the third type of prototype panel is a panel according to the present embodiment. Magnesium oxide single crystal particles 27 are agglomerated on a thin base protective layer 26a mainly composed of magnesium oxide, so that the aggregated particles 28 are almost entirely covered.
  • the panel is discretely attached so as to be uniformly distributed.
  • the minimum voltage Vmin of the scanning pulse necessary for driving each panel is used as a numerical value indicating the charge holding performance. Therefore, the smaller the voltage Vmin, the higher the charge retention performance.
  • FIG. 4 is a diagram showing the electron emission performance and the charge retention performance of the three types of prototype panels 11 to 13 including the panel according to Embodiment 1 of the present invention.
  • the first type prototype panel 11 has a low voltage Vmin and a low numerical value K. Therefore, it can be seen that the panel has high charge retention performance but low electron emission performance.
  • the second type of trial panel 12 is high in both voltage Vmin and numerical value K. Therefore, the panel has high electron emission performance but low charge retention performance.
  • the third type prototype panel 13 in the present embodiment has a low voltage Vmin and a high value K. Therefore, it can be seen that the panel 10 has good characteristics with high electron emission performance and high charge retention performance.
  • the base protective layer 26a which is a thin film mainly composed of magnesium oxide, and the magnesium oxide single crystal particles 27 are aggregated on the base protective layer 26a so that the aggregated particles 28 are distributed almost uniformly over the entire surface.
  • the protective layer 26 having the adhered particle layer 26b it is possible to obtain a panel exhibiting good characteristics with high electron emission performance and high charge retention performance.
  • the particle size of the single crystal particles 27 will be described.
  • the particle diameter means the median diameter.
  • FIG. 5A is a diagram showing an experimental result of examining the electron emission performance of the prototype panel 13 by changing the particle size of the single crystal particles 27.
  • the particle size was measured by observing the single crystal particles 27 with an electron microscope. Experiments have shown that when the particle size of the single crystal particles 27 is reduced to about 0.3 ⁇ m, the electron emission performance is lowered, and when the particle size is about 0.9 ⁇ m or more, high electron emission performance is obtained.
  • the present inventors have experimentally confirmed that the probability of damaging the top of the partition wall 34 increases when the single crystal particles 27 having a large particle size are present at a position in contact with the top of the partition wall 34 of the back plate 30. .
  • 5B is a diagram showing the relationship between the particle diameter of the single crystal particles 27 of the prototype panel 13 and the breakage of the partition walls 34.
  • the particle diameter of the single crystal particles 27 is increased to about 2.5 ⁇ m, the probability of partition wall breakage increases rapidly.
  • the crystal particle size is smaller than 2.5 ⁇ m, the probability of partition wall breakage is relatively high. It can be seen that it can be kept small.
  • the particle size of the single crystal particles 27 is desirably 0.9 ⁇ m or more and 2.5 ⁇ m or less. However, in consideration of manufacturing variations and the like, it is desirable to use aggregated particles 28 of single crystal particles 27 having a particle size in the range of 0.9 ⁇ m to 2 ⁇ m. If the protective layer 26 is configured in this way, the panel 10 can be obtained which has no fear of damaging the partition wall 34, has high electron emission performance, and high charge retention performance.
  • the panel 10 using the thin base protective layer 26a mainly composed of magnesium oxide has been described.
  • the protective layer 26 is provided for the purpose of protecting the dielectric layer 25 from ion collision and facilitating discharge.
  • the protective layer 26 is composed of the base protective layer 26a and the particle layer 26b.
  • the base protective layer 26a mainly protects the dielectric layer 25, and the particle layer 26b mainly easily generates discharge.
  • the base protective layer 26a may be formed using magnesium oxide containing aluminum, aluminum oxide, or another material containing a metal oxide having high sputtering resistance.
  • magnesium oxide containing strontium, calcium, barium, aluminum or the like may be used, and a single crystal mainly composed of strontium oxide, calcium oxide, barium oxide or the like.
  • the particle layer 26b may be formed using particles.
  • FIG. 6 is a diagram showing an electrode arrangement of panel 10 in accordance with the first exemplary embodiment of the present invention.
  • panel 10 n scan electrodes SC1 to SCn (scan electrode 22 in FIG. 1) and n sustain electrodes SU1 to SUn (sustain electrode 23 in FIG. 1) long in the row direction (line direction) are arranged.
  • M data electrodes D1 to Dm data electrode 32 in FIG. 1) long in the column direction are arranged.
  • M ⁇ n are formed.
  • the panel 10 is driven using a subfield method in which a plurality of subfields are temporally arranged to form one field period. That is, one field period is divided into a plurality of subfields, and gradation display is performed by controlling light emission / non-light emission of each discharge cell for each subfield.
  • Each subfield has an address period and a sustain period.
  • the first subfield has an initialization period.
  • ⁇ Initialization discharge is generated in the initialization period, and wall charges necessary for sustain discharge for causing the discharge cells to emit light are formed on each electrode. At the same time, wall charges necessary for address discharge are also formed.
  • address discharge is generated in the discharge cells that do not emit light, and wall charges for sustain discharge are erased.
  • sustain period a number of sustain pulses corresponding to the luminance weight are alternately applied to the display electrode pairs, and a sustain discharge is generated in the discharge cells that did not generate the address discharge to emit light.
  • the driving method according to the present embodiment is characterized in that an initializing period is provided in the first subfield, no initializing period is provided in the subsequent subfields, and an address operation is performed in a discharge cell that does not emit light. It is. Then, the initialization operation is performed in the initialization period of the first subfield, and then the sustain discharge is continuously generated in the discharge cells in which the address operation is not performed to emit light. In the discharge cell that has once performed the address operation, the sustain discharge is not generated until the next initialization operation is performed.
  • a driving method for performing gradation display by controlling the subfields in which the discharge cells emit light to be continuous and the subfields in which the discharge cells do not emit light to be continuous will be described below. Abbreviated as “continuous drive method”.
  • one field is divided into 14 subfields (first SF, second SF,..., 14th SF), and each subfield is, for example, (1, 1, 1, 1, 3). 5, 5, 8, 16, 16, 20, 22, 28, 64).
  • the first SF is a subfield having an initialization period
  • the second to fourteenth SFs are subfields having no initialization period.
  • FIG. 7 is a waveform diagram of driving voltage applied to each electrode of panel 10 in the first exemplary embodiment of the present invention. First, the first SF having the initialization period will be described.
  • first, 0 (V) is applied to the data electrodes D1 to Dm, the voltage Vng is applied to the sustain electrodes SU1 to SUn, and the sustain electrode SU1 is applied to the scan electrodes SC1 to SCn.
  • a ramp waveform voltage that gradually rises from a voltage Vi1 that is equal to or lower than the discharge start voltage to a voltage Vi2 that exceeds the discharge start voltage is applied to SUn.
  • the wall voltage on the electrode represents a voltage generated by wall charges accumulated on the dielectric layer covering the electrode, the protective layer, the phosphor layer, and the like. In the initialization discharge at this time, the wall voltage is excessively stored in anticipation of optimizing the wall voltage in the second half of the subsequent initialization period.
  • voltage Ve is applied to sustain electrodes SU1 to SUn
  • scan start voltage is applied to scan electrodes SC1 to SCn from voltage Vi3 that is equal to or lower than the discharge start voltage with respect to sustain electrodes SU1 to SUn.
  • a ramp waveform voltage that gradually falls toward the voltage Vi4 exceeding the threshold voltage is applied.
  • a weak initializing discharge occurs between scan electrodes SC1 to SCn, sustain electrodes SU1 to SUn, and data electrodes D1 to Dm.
  • excessive negative wall voltage on scan electrodes SC1 to SCn and excessive positive wall voltage on sustain electrodes SU1 to SUn are optimized, and wall charges necessary for sustain discharge are formed.
  • excessive positive wall voltage on the data electrodes D1 to Dm is also optimized, and wall charges necessary for address discharge are also formed. This completes the initialization operation.
  • voltage Ve is applied to sustain electrodes SU1 to SUn, and voltage Vc is applied to scan electrodes SC1 to SCn.
  • the write pulse voltage Vd is applied.
  • the voltage difference at the intersection between the data electrode Dk and the scan electrode SC1 is the difference between the wall voltage on the data electrode Dk and the wall voltage on the scan electrode SC1 due to the difference between the externally applied voltages (Vd ⁇ Va). It becomes the sum and exceeds the discharge start voltage.
  • an address discharge occurs between data electrode Dk and scan electrode SC1 and between sustain electrode SU1 and scan electrode SC1, and the wall voltage on scan electrode SC1 and the wall voltage on sustain electrode SU1 are erased.
  • the erasing of the wall voltage at this time means that the wall voltage is weakened to such an extent that no sustain discharge occurs in the sustain period described later.
  • a negative wall voltage is accumulated on the data electrode Dk.
  • discharge delay time the time from when the scan pulse voltage Va and the address pulse voltage Vd are applied until the address discharge is generated. If the electron emission performance of the panel is low and the discharge delay period is long, the time for applying the scan pulse voltage Va and the address pulse voltage Vd, that is, the scan pulse width and the address pulse width, is set longer in order to perform the address operation reliably. This makes it impossible to perform a write operation at high speed. Also, if the charge retention performance of the panel is low, it is necessary to set the voltage values of the scan pulse voltage Va and the write pulse voltage Vd high in order to compensate for the decrease in wall voltage.
  • the scan pulse width and the write pulse width can be set shorter than those of the conventional panel, and the write operation can be performed stably and at high speed.
  • the voltage values of the scan pulse voltage Va and the write pulse voltage Vd can be set lower than those of the conventional panel.
  • an address operation is performed in which an address discharge is caused in a discharge cell that does not emit light on the first line to erase the wall voltage on each electrode.
  • the voltage at the intersection between the data electrodes D1 to Dm to which the address pulse voltage Vd is not applied and the scan electrode SC1 does not exceed the discharge start voltage, so the address discharge does not occur and the wall voltage at the end of the initialization period Is preserved.
  • the above address operation is performed up to the discharge cell on the nth line, and the address period ends.
  • a sustain discharge occurs between scan electrode SCi and sustain electrode SUi, and phosphor layer 35 emits light due to the ultraviolet rays generated at this time.
  • a positive wall voltage is accumulated on scan electrode SCi, and a negative wall voltage is accumulated on sustain electrode SUi. Note that no sustain discharge occurs in the discharge cells that have caused the address discharge in the address period.
  • sustain pulse voltage Vs is applied to scan electrodes SC1 to SCn, and 0 (V) is applied to sustain electrodes SU1 to SUn.
  • the voltage difference between scan electrode SCi and sustain electrode SUi exceeds the discharge start voltage, so sustain discharge occurs again between scan electrode SCi and sustain electrode SUi, and scan electrode A negative wall voltage is accumulated on SCi, and a positive wall voltage is accumulated on sustain electrode SUi.
  • the sustain discharges of the number corresponding to the luminance weight are alternately applied to the sustain electrodes SU1 to SUn and the scan electrodes SC1 to SCn, and a potential difference is given between the electrodes of the display electrode pair, so that the address discharge is performed in the address period.
  • the sustain discharge is continuously performed in the discharge cells that did not cause the failure.
  • the subsequent second SF is a subfield having no initialization period.
  • voltage Ve is applied to sustain electrodes SU1 to SUn
  • voltage Vc is applied to scan electrodes SC1 to SCn.
  • a negative scan pulse voltage Va is applied to the scan electrode SC1 of the first line
  • a positive address pulse voltage Vd is applied to the data electrode Dk of the discharge cell that does not emit light in the first line among the data electrodes D1 to Dm.
  • 0 (V) is applied to scan electrodes SC1 to SCn
  • positive sustain pulse voltage Vs is applied to sustain electrodes SU1 to SUn.
  • a sustain discharge occurs between scan electrode SCi and sustain electrode SUi, and the corresponding discharge cell emits light. Note that no sustain discharge occurs in a discharge cell in which an address discharge has already occurred in the address period after the initialization period and no sustain discharge has occurred in the immediately preceding first SF, or in a discharge cell in which an address discharge has occurred.
  • sustain pulse voltage Vs is applied to scan electrodes SC1 to SCn, and 0 (V) is applied to sustain electrodes SU1 to SUn.
  • the sustain discharge occurs again in the discharge cell in which the sustain discharge has occurred, and the positive wall voltage is accumulated on the sustain electrode SUi and the negative wall voltage is accumulated on the scan electrode SCi.
  • sustain discharge continues by applying a number of sustain pulses corresponding to the luminance weight alternately to sustain electrodes SU1 to SUn and scan electrodes SC1 to SCn, and applying a potential difference between the electrodes of the display electrode pair. Done.
  • the driving voltage waveforms of the third SF to 14th SF and the operation of the panel are almost the same as those of the second SF except for the number of sustain pulses.
  • the voltage Ve is applied to the sustain electrodes SU1 to SUn, and the voltage Vc is applied to the scan electrodes SC1 to SCn. Then, a negative scan pulse voltage Va is applied to the scan electrode SC1 of the first line, and a positive address pulse voltage Vd is applied to the data electrode Dk of the discharge cell that does not emit light in the first line among the data electrodes D1 to Dm.
  • an address discharge occurs in the discharge cell that has generated a sustain discharge in the immediately preceding subfield, and the wall voltage on scan electrode SC1 and the wall voltage on sustain electrode SU1 are erased.
  • the address discharge is Does not occur. The above address operation is performed up to the discharge cell on the nth line, and the address period ends.
  • a number of sustain pulses corresponding to the luminance weight are alternately applied to sustain electrodes SU1 to SUn and scan electrodes SC1 to SCn. Then, a sustain discharge is generated in a discharge cell that has generated a sustain discharge in the sustain period of the immediately preceding subfield and has not caused an address discharge, and the corresponding discharge cell emits light. On the other hand, no sustain discharge occurs in a discharge cell in which an address discharge has already occurred in the address period after the initialization period and no sustain discharge has occurred in the immediately preceding subfield, or in a discharge cell in which an address discharge has occurred.
  • voltage Vi1 applied to scan electrodes SC1 to SCn is 130 (V), voltage Vi2 is 380 (V), voltage Vi3 is 200 (V), voltage Vi4 is ⁇ 25 (V), The voltage Vc is 80 (V), the voltage Va is ⁇ 50 (V), the voltage Vs is 200 (V), the voltage Vng applied to the sustain electrodes SU1 to SUn is ⁇ 50 (V), and the voltage Ve is 50 (V). ), The voltage Vs is 200 (V), and the voltage Vd applied to the data electrodes D1 to Dm is 67 (V).
  • the slope of the upward ramp waveform voltage applied to scan electrodes SC1 to SCn is 1.0 V / ⁇ , and the slope of the downward ramp waveform voltage is ⁇ 1.3 V / ⁇ .
  • the pulse width of the scanning pulse and the pulse width of the address pulse are both 1.0 ⁇ s.
  • these voltage values are not limited to the values described above, and are desirably set optimally based on the discharge characteristics of the panel and the specifications of the plasma display device.
  • the driving method in the present embodiment is a continuous driving method. That is, the initialization operation is performed in the initialization period of the first subfield, and thereafter, the discharge cells in which the address operation is not performed continuously generate the sustain discharge and emit light. In the discharge cell that has once performed the address operation, the sustain discharge is not generated until the next initialization operation is performed.
  • the writing period is shortened by making use of the performance of the panel 10 that has high electron emission performance and can be driven at a high speed, and after securing the number of subfields necessary for displaying gradation,
  • the panel 10 is driven by a continuous driving method. Therefore, it is possible to display a high quality image that does not generate a pseudo contour.
  • the voltage values of the scan pulse voltage Va and the write pulse voltage Vd can be set lower than those of the conventional panel.
  • the wall charges are not completely reduced. Therefore, as the number of display electrode pairs increases and as the number of subfields increases, the scan pulse voltage Va and the write pulse voltage. The voltage of Vd also tends to increase. Next, a continuous driving method that suppresses the increase in voltage will be described.
  • Embodiment 2 Since the structure of the panel in Embodiment 2 of the present invention is the same as the structure of panel 10 in Embodiment 1, description thereof is omitted.
  • the second embodiment is greatly different from the first embodiment in the driving method of the panel 10 in the continuous driving method in which the increase of the scan pulse voltage Va and the address pulse voltage Vd is suppressed.
  • FIG. 8 is a diagram showing an electrode arrangement of panel 10 in accordance with the second exemplary embodiment of the present invention.
  • the electrode arrangement itself of panel 10 is the same as that of the first embodiment. That is, n scan electrodes SC1 to SCn (scan electrode 22 in FIG. 1) and n sustain electrodes SU1 to SUn (sustain electrode 23 in FIG. 1) that are long in the row direction (line direction) are arranged in the column direction. Long m data electrodes D1 to Dm (data electrode 32 in FIG. 1) are arranged.
  • M ⁇ n are formed.
  • the 1080 display electrode pairs of the n scan electrodes SC1 to SC1080 and the n sustain electrodes SU1 to SU1080 are divided into a plurality of display electrode pair groups.
  • the panel is divided into four display electrode pairs by dividing the panel into four in the vertical direction.
  • the first display electrode pair group, the second display electrode pair group, the third display electrode pair group, and the fourth display electrode pair group are arranged in order from the display electrode pair located at the top of the panel.
  • 270 scan electrodes SC1 to SC270 and 270 sustain electrodes SU1 to SU270 belong to the first display electrode pair group
  • 270 scan electrodes SC271 to SC540 and 270 sustain electrodes SU271 to SU540 are the second display electrodes
  • 270 scan electrodes SC541 to SC810 and 270 sustain electrodes SU541 to SU810 belong to the third display electrode pair group, which belong to the display electrode pair group
  • ... SU1080 belongs to the fourth display electrode pair group.
  • FIG. 9 is a waveform diagram of drive voltage applied to each electrode of panel 10 in the second exemplary embodiment of the present invention.
  • FIG. 9 shows the first SF and the second SF.
  • the initialization period of the first SF is the same as that of the first embodiment, the description thereof is omitted.
  • the address period is divided into four partial address periods (first period, second period, third period, and fourth period) corresponding to the four display electrode pair groups.
  • a replenishment period for replenishing wall charges is provided.
  • first replenishment period of the address period first, 0 (V) is applied to scan electrodes SC1 to SCn, and positive sustain pulse voltage Vs is applied to sustain electrodes SU1 to SUn. Then, discharge occurs between scan electrode SCi and sustain electrode SUi. Subsequently, sustain pulse voltage Vs is applied to scan electrodes SC1 to SCn, and 0 (V) is applied to sustain electrodes SU1 to SUn. Then, a discharge occurs again between scan electrode SCi and sustain electrode SUi.
  • These discharges in the replenishment period hereinafter referred to as “replenishment discharges” are discharges similar to the sustain discharges, and are generated irrespective of image display.
  • the subsequent partial address period that is, the first period
  • voltage Ve is applied to sustain electrodes SU1 to SUn
  • voltage Vc is applied to scan electrodes SC1 to SCn.
  • the scan pulse voltage Va is applied to the scan electrode SC1 of the first line
  • the address pulse voltage Vd is applied to the data electrode Dk of the discharge cell that is not caused to emit light in the first line among the data electrodes D1 to Dm.
  • an address discharge occurs between data electrode Dk and scan electrode SC1, and between sustain electrode SU1 and scan electrode SC1, and the wall voltage on scan electrode SC1 and the wall voltage on sustain electrode SU1 are erased.
  • the above addressing operation is performed until the discharge cell on the 270th line belonging to the first display electrode pair group, and the first period ends.
  • 0 (V) is applied to scan electrodes SC1 to SCn and positive sustain pulse voltage Vs is applied to sustain electrodes SU1 to SUn, respectively, to generate a replenishment discharge, and then sustain pulses are applied to scan electrodes SC1 to SCn.
  • a replenishment discharge is generated by applying 0 (V) to the sustain electrodes SU1 to SUn as the voltage Vs. Since the number of discharge cells that perform the address operation in the first period is 1 ⁇ 4 of the total, the amount of wall charge that decreases is about 1 ⁇ 4 of the amount of wall charge decrease in the address period of the driving method in the first embodiment. It is. However, since the wall charges on the data electrodes D1 to Dm are supplemented by the supplementary discharge before the wall charges are further reduced, the voltage of the scan pulse voltage Va and the address pulse voltage Vd is not increased in the subsequent second period. Absent.
  • the subsequent partial address period that is, the second period
  • voltage Ve is applied to sustain electrodes SU1 to SUn
  • voltage Vc is applied to scan electrodes SC1 to SCn.
  • the scan pulse voltage Va is applied to the scan electrode SC271 of the 271st line
  • the address pulse voltage Vd is applied to the data electrode Dk of the discharge cell that is not caused to emit light in the 271th line among the data electrodes D1 to Dm.
  • an address discharge is generated, and the wall voltage on scan electrode SC271 and the wall voltage on sustain electrode SU271 are erased.
  • the above address operation is performed until the discharge cells on the 271st line to the 540th line belonging to the second display electrode pair group, and the second period ends.
  • 0 (V) is applied to scan electrodes SC1 to SCn and positive sustain pulse voltage Vs is applied to sustain electrodes SU1 to SUn, respectively, to generate a replenishment discharge, and then sustain pulses are applied to scan electrodes SC1 to SCn.
  • a replenishment discharge is generated by applying 0 (V) to the sustain electrodes SU1 to SUn as the voltage Vs. Since the number of discharge cells that perform the address operation also in the second period is 1 ⁇ 4 of the total, the amount of wall charge that decreases is also 1 ⁇ 4 of the amount of wall charge decrease in the address period of the driving method in the first embodiment. Degree. However, since the wall charges on the data electrodes D1 to Dm are replenished by the supplementary discharge before the wall charges are further reduced, the scan pulse voltage Va and the address pulse voltage Vd are not increased in the subsequent third period. Absent.
  • voltage Ve is applied to sustain electrodes SU1 to SUn, and voltage Vc is applied to scan electrodes SC1 to SCn.
  • the scan pulse voltage Va is applied to the scan electrode SC811 of the 811th line, and the pulse voltage Vd is applied to the data electrode Dk of the discharge cell that is not caused to emit light in the 811th line among the data electrodes D1 to Dm.
  • an address discharge occurs, and the wall voltage on scan electrode SC811 and the wall voltage on sustain electrode SU811 are erased.
  • the address operation described above is performed until the discharge cells in the 811st to 1080th lines belonging to the fourth display electrode pair group, and the address period ends.
  • the address period of the second SF is divided into four partial address periods (first period, second period, third period, and fourth period) corresponding to the four display electrode pair groups, and each partial address.
  • a replenishment period for replenishing wall charges is provided before the period.
  • the supplementary discharge before the first period can be substituted by the sustain discharge in the sustain period of the first SF, it is omitted in the second embodiment.
  • Other periods, that is, the first period, the supplement period, the second period, the supplement period, the third period, the supplement period, and the fourth period are the first period, the supplement period, the second period, the supplement period, and the fourth period of the first SF. The same applies to the three period, the replenishment period, and the fourth period.
  • the maintenance period of the second SF is the same as that of the first embodiment, description thereof is omitted.
  • the third to fourteenth SFs are the same as the second SF except for the number of sustain pulses.
  • the display electrode pair 24 is divided into four display electrode pair groups, and the write period is divided into four partial write periods corresponding to the four display electrode pair groups, and the partial write period before the partial write period.
  • the panel 10 is driven by providing a replenishment period for replenishing the wall charges. Therefore, the number of discharge cells that perform the address operation in each partial address period is 1/4 of the total, and the amount of wall charge that decreases is also 1 of the amount of decrease in wall charge in the address period of the driving method in the first embodiment. / 4.
  • the wall charges on the data electrodes D1 to Dm are replenished by supplementary discharge, so that the voltage of the scan pulse voltage Va and the address pulse voltage Vd increases in each subsequent partial address period. Rather, the increase in these voltages can be suppressed.
  • the display electrode pairs 24 are divided into four display electrode pair groups, and the write period is divided into four partial write periods corresponding to the four display electrode pair groups.
  • the panel 10 was driven by providing a replenishment period for replenishing wall charges before the second period, and providing a replenishment period for replenishing wall charges before each partial writing period except for the first period in the second to 14th SFs. .
  • the present invention is not limited to this, and the display electrode pairs 24 are divided into a plurality of display electrode pair groups according to the characteristics of the panel, and the write period is set to a plurality of partial write periods corresponding to the plurality of display electrode pair groups.
  • the panel may be driven by providing a replenishment period for replenishing wall charges before at least one partial writing period.
  • the first display electrode pair group is in the first period
  • the second display electrode pair group is in the second period
  • the third display electrode pair group is in the third period
  • the display electrode pair groups are described as performing the address operation in the fourth period, the present invention is not limited to this.
  • the first display electrode pair group is in the second period
  • the second display electrode pair group is in the third period
  • the third display electrode pair group is in the fourth period
  • the fourth display electrode A write operation is performed on each pair group in the first period.
  • the third field the first display electrode pair group in the third period, the second display electrode pair group in the fourth period, the third display electrode pair group in the first period, and the fourth display electrode
  • a write operation is performed on each pair group in the second period.
  • the fourth field the first display electrode pair group in the fourth period, the second display electrode pair group in the first period, the third display electrode pair group in the second period, and the fourth display electrode
  • Each pair group is subjected to a write operation in the third period. In this way, the display luminance of each display electrode pair group can be made uniform by changing the combination of the display electrode pair group and the partial address period cyclically for each field.
  • FIG. 10 is a circuit block diagram of plasma display device 100 in the first and second embodiments of the present invention.
  • the plasma display device 100 includes a panel 10 and a panel drive circuit.
  • the protective layer 26 of the panel 10 has a base protective layer 26a formed of a thin film containing magnesium oxide and an aggregated particle 28 in which a plurality of magnesium oxide single crystal particles are aggregated discretely attached over the entire surface of the base protective layer 26a. And a particle layer 26b formed in this manner.
  • the panel drive circuit generates an initializing discharge that forms the wall charge necessary for the sustain discharge in the first subfield of the plurality of subfields, and erases the wall charge necessary for the sustain discharge in the address period of the plurality of subfields.
  • the panel 10 is driven by generating an address discharge.
  • the panel drive circuit includes a panel 10, image signal processing circuit 41, data electrode drive circuit 42, scan electrode drive circuit 43, sustain electrode drive circuit 44, timing generation circuit 45, and a power supply circuit that supplies power necessary for each circuit block ( (Not shown
  • the image signal processing circuit 41 converts the input image signal into image data indicating light emission / non-light emission for each subfield.
  • the data electrode drive circuit 42 converts the image data for each subfield into signals corresponding to the data electrodes D1 to Dm, and drives the data electrodes D1 to Dm.
  • the timing generation circuit 45 generates various timing signals for controlling the operation of each circuit block based on the horizontal synchronization signal and the vertical synchronization signal, and supplies them to the respective circuit blocks.
  • Scan electrode drive circuit 43 drives each of scan electrodes SC1 to SCn based on the timing signal, and sustain electrode drive circuit 44 drives sustain electrodes SU1 to SUn based on the timing signal.
  • FIG. 11 is a circuit diagram of scan electrode drive circuit 43 and sustain electrode drive circuit 44 of plasma display device 100 in the first and second embodiments of the present invention.
  • the scan electrode drive circuit 43 includes a sustain pulse generation circuit 50, an initialization waveform generation circuit 60, and a scan pulse generation circuit 70.
  • Sustain pulse generating circuit 50 includes a switching element Q55 for applying voltage Vs to scan electrodes SC1 to SCn, a switching element Q56 for applying 0 (V) to scan electrodes SC1 to SCn, and scan electrodes SC1 to SCn.
  • a power recovery unit 59 for recovering power when applying the sustain pulse.
  • Initialization waveform generation circuit 60 includes Miller integration circuit 61 for applying an up-slope waveform voltage to scan electrodes SC1 to SCn, and Miller integration circuit 62 for applying a down-slope waveform voltage to scan electrodes SC1 to SCn. Have.
  • Switching element Q63 and switching element Q64 are provided in order to prevent a current from flowing back through a parasitic diode or the like of another switching element.
  • Scan pulse generating circuit 70 includes floating power source E71, switching elements Q72H1 to Q72Hn and Q72L1 to Q72Ln for applying a high voltage side voltage or a low voltage side voltage of floating power supply E71 to each of scan electrodes SC1 to SCn, It has a switching element Q73 that fixes the voltage on the low voltage side of the power supply E71 to the voltage Va.
  • the sustain electrode driving circuit 44 includes a sustain pulse generating circuit 80 and an initialization / writing voltage generating circuit 90.
  • Sustain pulse generation circuit 80 includes a switching element Q85 for applying voltage Vs to sustain electrodes SU1 to SUn, a switching element Q86 for applying 0 (V) to sustain electrodes SU1 to SUn, and sustain electrodes SU1 to SUn. And a power recovery unit 89 for recovering power when a sustain pulse is applied.
  • Initialization / writing voltage generation circuit 90 includes switching element Q92 and diode D92 for applying voltage Ve to sustain electrodes SU1 to SUn, and switching element Q94 for applying voltage Vng to sustain electrodes SU1 to SUn. .
  • the switching element Q95 is provided to prevent a current from flowing backward through a parasitic diode or the like of another switching element.
  • these switching elements can be configured using generally known elements such as MOSFETs and IGBTs. These switching elements are controlled by timing signals corresponding to the respective switching elements generated by the timing generation circuit 45.
  • the drive circuit shown in FIG. 11 is an example of a circuit configuration for generating the drive voltage waveform shown in FIG. 7, and the plasma display device of the present invention is not limited to this circuit configuration.
  • the specific numerical values used in the first and second embodiments are merely examples, and can be appropriately set to optimal values according to the panel characteristics, the specifications of the plasma display device, and the like. desirable.
  • the plasma display device of the present invention is useful as a display device because it can perform a high-speed and stable writing operation and display an image with excellent display quality.

Landscapes

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Abstract

　プラズマディスプレイパネルの前面板（２０）の保護層（２６）は、金属酸化物を含む薄膜で形成された下地保護層（２６ａ）と、酸化マグネシウムの単結晶粒子が複数個凝集した凝集粒子（２７）を下地保護層（２６ａ）に付着させて形成した粒子層（２６ｂ）とから構成され、パネル駆動回路は、複数のサブフィールドのうち最初のサブフィールドで壁電荷を形成する初期化放電を発生させ、複数のサブフィールドの書込み期間において壁電荷を消去する書込み放電を発生させてパネルを駆動するように構成したことを特徴とする。

Description

プラズマディスプレイ装置
　本発明は、プラズマディスプレイパネルを用いた画像表示装置であるプラズマディスプレイ装置に関する。
　プラズマディスプレイパネル（以下、「パネル」と略記する）は薄型の画像表示素子の中でも高速表示が可能であり、かつ大型化が容易であることから、大画面表示装置として実用化されている。
　パネルは前面板と背面板とを貼り合わせて構成されている。前面板は、ガラス基板と、ガラス基板上に形成された走査電極および維持電極からなる表示電極対と、表示電極対を覆うように形成された誘電体層と、誘電体層上に形成された保護層とを有する。保護層は誘電体層をイオン衝突から保護するとともに放電を発生しやすくする目的で設けられている。
　背面板は、ガラス基板と、ガラス基板上に形成されたデータ電極と、データ電極を覆う誘電体層と、誘電体層上に形成された隔壁と、隔壁間に形成された赤色、緑色および青色のそれぞれに発光する蛍光体層とを有する。前面板と背面板とは、表示電極対とデータ電極とが放電空間をはさんで交差するように対向され、周囲を低融点ガラスで封着されている。放電空間にはキセノンを含む放電ガスが封入されている。ここで表示電極対とデータ電極との対向する部分に放電セルが形成される。
　このような構成のパネルを用いたプラズマディスプレイ装置は、パネルの各放電セルで選択的にガス放電を発生させ、このとき生じた紫外線で赤色、緑色および青色の各色の蛍光体を励起発光させてカラー表示を行っている。
　このようなパネルを用いたプラズマディスプレイ装置で画像を表示する方法として主にサブフィールド法が用いられている。これは、あらかじめ輝度重みの定められた複数のサブフィールドで１フィールド期間を構成し、各サブフィールドで放電セルそれぞれの発光・非発光を制御して画像を表示する方法である。
　しかし、各放電セルの点灯・非点灯を各サブフィールドで任意に行うと、動画像を表示した際に輪郭状の著しい階調乱れ、いわゆる擬似輪郭が発生することが知られている。そこで、この擬似輪郭を抑制する方法として、放電セルの発光するサブフィールドが連続するように、また放電セルの発光しないサブフィールドも連続するように制御して階調表示を行うことにより擬似輪郭を抑制する方法が提案されている（例えば、特許文献１参照）。このような表示方法により、擬似輪郭の発生を抑えることができるが、表示できる階調が制限され滑らかな階調を表示することが難しいという問題を抱えていた。
　滑らかな階調を表示するためには、１フィールド期間を構成するサブフィールドの数を増加すればよい。上述したサブフィールド法は、初期化期間、書込み期間および維持期間を有する複数のサブフィールドで１フィールド期間を構成し、発光させるサブフィールドの組み合わせによって階調表示を行う方法である。ここで、１フィールド期間を構成するサブフィールドの数を増加するためには、短い時間内に確実な書込み動作を行う必要がある。そのために高速駆動の可能なパネルの開発が進められるとともに、そのパネルの特長を生かして品質の高い画像を表示するための駆動方法および駆動回路についての検討が進められている。
　パネルの放電特性は保護層の特性に大きく依存しており、特に高速駆動の可否を左右する電子放出性能と電荷保持性能を改善するために、保護層の材料、構成、製造方法等について多くの検討がなされている。例えば特許文献２には、マグネシウム蒸気を気相酸化して生成することにより２００ｎｍ～３００ｎｍにカソードルミネッセンス発光ピークを有する酸化マグネシウム層が設けられたパネルと、書込み期間において全表示ラインを構成する表示電極対各々の一方に走査パルスを順に印加するとともに走査パルスが印加される表示ラインに対応した書込みパルスをデータ電極に供給する電極駆動回路とを備えたプラズマディスプレイ装置が開示されている。
　近年は、大画面に加えて高精細度プラズマディスプレイ装置が要望されており、あわせて高い画像表示品質も求められている。このようにライン数が増加する一方で、滑らかな階調を表示するためのサブフィールド数も確保しなければならない。そのため、１ラインあたりの書込み動作に割り当てられる時間はますます短くなる傾向にある。そこで、割り当てられた時間内に確実な書込み動作を行うために、従来以上に高速かつ安定した書込み動作が可能なパネル、その駆動方法、それを実現する駆動回路を備えたプラズマディスプレイ装置が望まれている。
特開平１１－３０５７２６号公報 特開２００６－０５４１５８号公報
　本発明は、第１のガラス基板上に表示電極対を形成し表示電極対を覆うように誘電体層を形成し誘電体層の上に保護層を形成した前面板と、第２のガラス基板上にデータ電極を形成した背面板とを対向配置して、表示電極対とデータ電極とが対向する位置に放電セルを形成したパネルと、放電セルで書込み放電を発生させる書込み期間と維持放電を発生させる維持期間とを有する複数のサブフィールドを時間的に配置して１フィールド期間を構成してパネルを駆動するパネル駆動回路とを備えたプラズマディスプレイ装置であって、保護層は、金属酸化物を含む薄膜で形成された下地保護層と、酸化マグネシウムの単結晶粒子が複数個凝集した凝集粒子を下地保護層に付着させて形成した粒子層とから構成され、パネル駆動回路は、複数のサブフィールドのうち最初のサブフィールドで壁電荷を形成する初期化放電を発生させ、複数のサブフィールドの書込み期間において壁電荷を消去する書込み放電を発生させてパネルを駆動するように構成したことを特徴とする。
図１は本発明の実施の形態１におけるパネルの構造を示す分解斜視図である。 図２は同パネルの前面板の構成を示す断面図である。 図３は同パネルの凝集粒子の一例を示す図である。 図４は同パネルを含む試作パネルの電子放出性能と電荷保持性能とを示す図である。 図５Ａは試作パネルの単結晶粒子の粒径を変化させて電子放出性能を調べた実験結果を示す図である。 図５Ｂは試作パネルの単結晶粒子の粒径と隔壁の破損との関係を示す図である。 図６は本発明の実施の形態１におけるパネルの電極配列を示す図である。 図７は同パネルの各電極に印加する駆動電圧波形図である。 図８は発明の実施の形態２におけるパネルの電極配列を示す図である。 図９は同パネルの各電極に印加する駆動電圧波形図である。 図１０は本発明の実施の形態１および２におけるプラズマディスプレイ装置の回路ブロック図である。 図１１は同プラズマディスプレイ装置の走査電極駆動回路および維持電極駆動回路の回路図である。
符号の説明
　１０　　パネル
　２０　　前面板
　２１　　（第１の）ガラス基板
　２２　　走査電極
　２２ａ，２３ａ　　透明電極
　２２ｂ，２３ｂ　　バス電極
　２３　　維持電極
　２４　　表示電極対
　２５　　誘電体層
　２６　　保護層
　２６ａ　　下地保護層
　２６ｂ　　粒子層
　２７　　単結晶粒子
　２８　　凝集粒子
　３０　　背面板
　３１　　（第２の）ガラス基板
　３２　　データ電極
　３４　　隔壁
　３５　　蛍光体層
　４１　　画像信号処理回路
　４２　　データ電極駆動回路
　４３　　走査電極駆動回路
　４４　　維持電極駆動回路
　４５　　タイミング発生回路
　５０，８０　　維持パルス発生回路
　６０　　初期化波形発生回路
　７０　　走査パルス発生回路
　１００　　プラズマディスプレイ装置
　以下、本発明の一実施の形態におけるプラズマディスプレイ装置について図面を用いて説明する。
　（実施の形態１）
　図１は、本発明の実施の形態１におけるパネル１０の構造を示す分解斜視図である。パネル１０は前面板２０と背面板３０とが対向して配置され、その外周部を低融点ガラスの封着材によって封着されている。パネル１０内部の放電空間１５には、キセノン等の放電ガスが４００Ｔｏｒｒ～６００Ｔｏｒｒの圧力で封入されている。
　前面板２０のガラス基板（第１のガラス基板）２１上には、走査電極２２および維持電極２３よりなる表示電極対２４が平行に複数形成されている。ガラス基板２１上には表示電極対２４を覆うように誘電体層２５が形成され、さらにその誘電体層２５の上に酸化マグネシウムを主成分とする保護層２６が形成されている。
　また、背面板３０のガラス基板（第２のガラス基板）３１上には、表示電極対２４と直交する方向に複数のデータ電極３２が互いに平行に形成され、これを誘電体層３３が被覆している。さらに誘電体層３３上には隔壁３４が形成されている。誘電体層３３上および隔壁３４の側面には紫外線によって赤色、緑色および青色にそれぞれ発光する蛍光体層３５が形成されている。ここで、表示電極対２４とデータ電極３２とが交差する位置に放電セルが形成され、赤色、緑色、青色の蛍光体層３５を有する放電セルの一組がカラー表示のための画素になる。なお誘電体層３３は必須ではなく、誘電体層３３を省略した構成であってもよい。
　図２は、本発明の実施の形態１におけるパネル１０の前面板２０の構成を示す断面図であり、図１に示した前面板２０と上下を逆にして示している。ガラス基板２１上に、走査電極２２と維持電極２３よりなる表示電極対２４が形成されている。走査電極２２は、インジウムスズ酸化物や酸化スズ等から形成された透明電極２２ａと、透明電極２２ａ上に形成されたバス電極２２ｂとにより構成されている。同様に維持電極２３は、透明電極２３ａとその上に形成されたバス電極２３ｂとにより構成されている。バス電極２２ｂ、バス電極２３ｂは透明電極２２ａ、透明電極２３ａの長手方向に導電性を付与するために設けられ、銀を主成分とする導電性材料によって形成されている。
　誘電体層２５は、本実施の形態においては、透明電極２２ａ、透明電極２３ａおよびバス電極２２ｂ、バス電極２３ｂを覆うように形成された第１誘電体層２５ａと、第１誘電体層２５ａ上に形成された第２誘電体層２５ｂの２層構造である。しかし、誘電体層２５は必ずしも２層構造である必要はなく、単層構造または３層以上の構造であってもよい。
　そして誘電体層２５上には保護層２６が形成されている。以下に、保護層２６の詳細について説明する。誘電体層２５をイオン衝突から保護するとともに駆動の速度を大きく左右する電子放出性能と電荷保持性能を改善するために、保護層２６は、第２誘電体層２５ｂの上に形成された下地保護層２６ａと、下地保護層２６ａ上に形成された粒子層２６ｂとから構成されている。
　下地保護層２６ａは酸化マグネシウムを主成分とする薄膜であり、その厚みは、例えば０．３μｍ～１．０μｍである。
　粒子層２６ｂは、酸化マグネシウムの単結晶粒子２７が複数個凝集した凝集粒子２８を、下地保護層２６ａの全面にわたってほぼ均一に分布するように離散的に付着させることにより構成している。なお、図２には凝集粒子２８を拡大して示している。図３は、本発明の実施の形態１におけるパネル１０の凝集粒子２８の一例を示す図である。凝集粒子２８とは、このように単結晶粒子２７が凝集またはネッキングした状態のもので、静電気やファンデルワールス力等によって複数の単結晶粒子２７が集合体をなしているものである。単結晶粒子２７としては、１４面体や１２面体等の７面以上の面を持ち、粒径が０．９μｍ～２．０μｍ程度の多面体形状を有するものが望ましい。また凝集粒子２８としては単結晶粒子２７が２個～５個凝集したものが望ましく、凝集粒子２８の粒径としては、０．３μｍ～５μｍ程度のものが望ましい。
　上述した条件を満たす単結晶粒子２７およびそれらが凝集した凝集粒子２８は、次のようにして生成することができる。例えば、炭酸マグネシウムや水酸化マグネシウム等の酸化マグネシウム前駆体を焼成して生成する場合、焼成温度を比較的高い１０００度以上に設定することで、粒径を０．３μｍ～２μｍ程度に制御することができる。さらに、酸化マグネシウム前駆体を焼成することにより、単結晶粒子２７同士が凝集またはネッキングした凝集粒子２８を得ることができる。
　次に、上述した保護層２６の効果について説明する。本実施の形態における保護層２６の効果を確認するために、構成の異なる３種類の保護層を有するパネルを試作し、それらの放電特性を調べた。１種類目の試作パネルは、酸化マグネシウムを主成分とする薄膜の下地保護層２６ａのみからなる保護層を備えたパネルである。２種類目の試作パネルは、酸化マグネシウムを主成分とする薄膜の下地保護層２６ａの上に酸化マグネシウムの単結晶粒子２７を凝集させずに散布し付着させたパネルである。３種類目の試作パネルは本実施の形態におけるパネルであり、酸化マグネシウムを主成分とする薄膜の下地保護層２６ａの上に酸化マグネシウムの単結晶粒子２７を凝集させて凝集粒子２８を全面にわたってほぼ均一に分布するように離散的に付着させたパネルである。
　これらの３種類のパネルについて、電子放出性能と電荷保持性能とを調べた。電子放出性能が高いほど放電が発生しやすく放電遅れが小さくなる。そこで３種類のパネルのそれぞれの放電遅れ時間を測定して統計遅れ時間を推定し、その逆数を積分した数値Ｋをそれぞれのパネルの電子放出性能を示す数値とした。従ってこの数値Ｋが大きいほど電子放出性能が高いパネルである。
　また電荷保持性能が低いパネルでは、後述するパネルの駆動方法において、電荷を補償するために走査電極２２に印加する走査パルス電圧を高くする必要がある。またデータ電極３２に印加する書込みパルス電圧を高くする必要がある。そこでそれぞれのパネルを駆動するために必要な走査パルスの最低電圧Ｖｍｉｎを、電荷保持性能を示す数値として用いた。従ってこの電圧Ｖｍｉｎが小さいほど電荷保持性能が高いパネルである。
　図４は、本発明の実施の形態１におけるパネルを含む３種類の試作パネル１１～試作パネル１３の電子放出性能と電荷保持性能とを示す図である。１種類目の試作パネル１１は、電圧Ｖｍｉｎが低く、数値Ｋも低い。従って、電荷保持性能は高いが電子放出性能が低いパネルであることがわかる。また２種類目の試作パネル１２は、電圧Ｖｍｉｎ、数値Ｋともに高い。従って、電子放出性能は高いが電荷保持性能は低いパネルである。
　一方、本実施の形態における３種類目の試作パネル１３は、電圧Ｖｍｉｎが低く数値Ｋは高い。従って、電子放出性能が高く、かつ電荷保持性能も高い良好な特性を示すパネル１０であることがわかる。このように、酸化マグネシウムを主成分とする薄膜の下地保護層２６ａと、下地保護層２６ａの上に酸化マグネシウムの単結晶粒子２７を凝集させて凝集粒子２８を全面にわたってほぼ均一に分布するように付着させた粒子層２６ｂとを有する保護層２６を設けることにより、電子放出性能が高く、かつ電荷保持性能も高い良好な特性を示すパネルを得ることができる。
　次に、単結晶粒子２７の粒径について説明する。なお、以下の説明において粒径とはメジアン径を意味している。
　図５Ａは、試作パネル１３の、単結晶粒子２７の粒径を変化させて電子放出性能を調べた実験結果を示す図である。なお粒径は、単結晶粒子２７を電子顕微鏡で観察することにより測長した。単結晶粒子２７の粒径が０．３μｍ程度に小さくなると電子放出性能が低くなり、粒径が０．９程度μｍ以上であれば高い電子放出性能が得られることが実験によりわかった。しかしながら本発明者らは、背面板３０の隔壁３４の頂部と接触する位置に粒径の大きい単結晶粒子２７が存在すると、隔壁３４の頂部を破損させる確率が増加することを実験的に確認した。図５Ｂは、試作パネル１３の単結晶粒子２７の粒径と隔壁３４の破損との関係を示す図である。このように、単結晶粒子２７の粒径が２．５μｍ程度に大きくなると、隔壁破損の確率が急激に高くなるが、２．５μｍより小さい結晶粒子径であれば、隔壁破損の確率は比較的小さく抑えることができることがわかる。
　以上の結果から、単結晶粒子２７の粒径は０．９μｍ以上２．５μｍ以下であることが望ましいと考えられる。しかし製造上のばらつき等を考慮して、粒径が０．９μｍ～２μｍの範囲にある単結晶粒子２７の凝集粒子２８を使用することが望ましい。このように保護層２６を構成すれば、隔壁３４を破損するおそれがなく、電子放出性能が高く、かつ電荷保持性能も高い良好な特性を示すパネル１０を得ることができる。
　なお本実施の形態においては、酸化マグネシウムを主成分とする薄膜の下地保護層２６ａを用いたパネル１０について説明したが、本発明はこれに限定されるものではない。保護層２６は誘電体層２５をイオン衝突から保護するとともに放電を発生しやすくする目的で設けられている。そして本実施の形態においては保護層２６を下地保護層２６ａと粒子層２６ｂとで構成し、下地保護層２６ａは主に誘電体層２５を保護し、粒子層２６ｂは主に放電を発生しやすくする役割を持つ。そのため下地保護層２６ａとして、アルミニウムを含む酸化マグネシウム、酸化アルミニウム、または高い耐スパッタ性能を有する金属酸化物を含むその他の材料を用いて形成してもよい。また、粒子層２６ｂを形成する単結晶粒子２７としては、ストロンチウム、カルシウム、バリウム、アルミニウム等を含む酸化マグネシウムを用いてもよく、また酸化ストロンチウム、酸化カルシウム、酸化バリウム等を主成分とする単結晶粒子を用いて粒子層２６ｂを形成してもよい。
　次に、本発明の実施の形態１におけるパネル１０の駆動方法について説明する。
　図６は、本発明の実施の形態１におけるパネル１０の電極配列を示す図である。パネル１０には、行方向（ライン方向）に長いｎ本の走査電極ＳＣ１～ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１～ＳＵｎ（図１の維持電極２３）が配列され、列方向に長いｍ本のデータ電極Ｄ１～Ｄｍ（図１のデータ電極３２）が配列されている。そして、１対の走査電極ＳＣｉ（ｉ＝１～ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１～ｍ）とが交差した部分に放電セルが形成され、放電セルは放電空間内にｍ×ｎ個形成されている。放電セルの数は、高精細度プラズマディスプレイ装置に用いるパネルであれば、例えば、ｍ＝１９２０×３＝５７６０、ｎ＝１０８０である。
　次に、パネル１０を駆動するために各電極に印加する駆動電圧波形について説明する。パネル１０は、複数のサブフィールドを時間的に配置して１フィールド期間を構成するサブフィールド法を用いて駆動される。すなわち１フィールド期間を複数のサブフィールドに分割し、サブフィールド毎に各放電セルの発光・非発光を制御することによって階調表示を行う。それぞれのサブフィールドは書込み期間および維持期間を有する。また最初のサブフィールドには初期化期間を有する。
　初期化期間では初期化放電を発生し、放電セルを発光させるための維持放電に必要な壁電荷を各電極上に形成する。あわせて書込み放電に必要な壁電荷も形成する。書込み期間では、発光させない放電セルで書込み放電を発生し維持放電のための壁電荷を消去する。そして維持期間では、輝度重みに応じた数の維持パルスを表示電極対に交互に印加して、書込み放電を発生させなかった放電セルで維持放電を発生させて発光させる。
　このように、本実施の形態における駆動方法の特徴は、最初のサブフィールドに初期化期間を設けそれ以降のサブフィールドには初期化期間を設けない点、発光させない放電セルで書込み動作を行う点である。そして最初のサブフィールドの初期化期間において初期化動作を行い、その後書込み動作を行わない放電セルでは継続して維持放電を発生し発光する。また一旦書込み動作を行った放電セルでは、次に初期化動作を行うまで維持放電を発生することはない。このように、サブフィールド法の中でも、放電セルの発光するサブフィールドが連続するように、また放電セルの発光しないサブフィールドも連続するように制御して階調表示を行う駆動方法を、以下「連続駆動法」と略記する。
　本実施の形態においては、１フィールドを１４のサブフィールド（第１ＳＦ、第２ＳＦ、・・・、第１４ＳＦ）に分割し、各サブフィールドのそれぞれは、例えば（１、１、１、１、３、５、５、８、１６、１６、２０、２２、２８、６４）の輝度重みを持つ。また第１ＳＦは初期化期間を有するサブフィールドであり、第２ＳＦ～第１４ＳＦは初期化期間を有しないサブフィールドである。以下、本実施の形態における連続駆動法の詳細について説明する。
　図７は、本発明の実施の形態１におけるパネル１０の各電極に印加する駆動電圧波形図である。まず、初期化期間を有する第１ＳＦについて説明する。
　第１ＳＦの初期化期間では、まずその前半部において、データ電極Ｄ１～Ｄｍに０（Ｖ）を、維持電極ＳＵ１～ＳＵｎに電圧Ｖｎｇをそれぞれ印加し、走査電極ＳＣ１～ＳＣｎには、維持電極ＳＵ１～ＳＵｎに対して放電開始電圧以下の電圧Ｖｉ１から、放電開始電圧を超える電圧Ｖｉ２に向かって緩やかに上昇する傾斜波形電圧を印加する。
　この傾斜波形電圧が上昇する間に、走査電極ＳＣ１～ＳＣｎと維持電極ＳＵ１～ＳＵｎ、データ電極Ｄ１～Ｄｍとの間でそれぞれ微弱な初期化放電が起こる。そして、走査電極ＳＣ１～ＳＣｎ上に負の壁電圧が蓄積されるとともに、データ電極Ｄ１～Ｄｍ上および維持電極ＳＵ１～ＳＵｎ上には正の壁電圧が蓄積される。ここで、電極上の壁電圧とは電極を覆う誘電体層上、保護層上、蛍光体層上等に蓄積された壁電荷により生じる電圧を表す。このときの初期化放電では、続く初期化期間の後半部において壁電圧の最適化を図ることを見越して、過剰に壁電圧を蓄えておく。
　次に初期化期間の後半部では、維持電極ＳＵ１～ＳＵｎに電圧Ｖｅを印加し、走査電極ＳＣ１～ＳＣｎには、維持電極ＳＵ１～ＳＵｎに対して放電開始電圧以下となる電圧Ｖｉ３から放電開始電圧を超える電圧Ｖｉ４に向かって緩やかに下降する傾斜波形電圧を印加する。この間に、走査電極ＳＣ１～ＳＣｎと維持電極ＳＵ１～ＳＵｎ、データ電極Ｄ１～Ｄｍとの間でそれぞれ微弱な初期化放電が起こる。そして、走査電極ＳＣ１～ＳＣｎ上の過剰な負の壁電圧および維持電極ＳＵ１～ＳＵｎ上の過剰な正の壁電圧が適正化され維持放電に必要な壁電荷が形成される。またデータ電極Ｄ１～Ｄｍ上の過剰な正の壁電圧も適正化され、書込み放電に必要な壁電荷も形成される。以上により初期化動作が終了する。
　続く書込み期間では、維持電極ＳＵ１～ＳＵｎに電圧Ｖｅを、走査電極ＳＣ１～ＳＣｎに電圧Ｖｃを印加する。
　次に、１ライン目の走査電極ＳＣ１に負の走査パルス電圧Ｖａを印加するとともに、データ電極Ｄ１～Ｄｍのうち１ライン目に発光させない放電セルのデータ電極Ｄｋ（ｋ＝１～ｍ）に正の書込みパルス電圧Ｖｄを印加する。このときデータ電極Ｄｋ上と走査電極ＳＣ１上との交差部の電圧差は、外部印加電圧の差（Ｖｄ－Ｖａ）にデータ電極Ｄｋ上の壁電圧と走査電極ＳＣ１上の壁電圧の差とが加算されたものとなり放電開始電圧を超える。そして、データ電極Ｄｋと走査電極ＳＣ１との間および維持電極ＳＵ１と走査電極ＳＣ１との間に書込み放電が起こり、走査電極ＳＣ１上の壁電圧および維持電極ＳＵ１上の壁電圧が消去される。このときの壁電圧の消去とは、後述する維持期間において維持放電が発生しない程度に壁電圧が弱められることを意味している。またデータ電極Ｄｋ上には負の壁電圧が蓄積される。
　ここで、走査パルス電圧Ｖａと書込みパルス電圧Ｖｄを印加した後、書込み放電が発生するまでの時間を「放電遅れ時間」と称する。仮にパネルの電子放出性能が低く放電遅れ期間が長くなると、確実に書込み動作を行うために走査パルス電圧Ｖａと書込みパルス電圧Ｖｄとを印加する時間、すなわち走査パルス幅と書込みパルス幅とを長く設定する必要があり、高速に書込み動作を行うことができなくなる。また仮にパネルの電荷保持性能が低いと、壁電圧の減少を補うために走査パルス電圧Ｖａと書込みパルス電圧Ｖｄとの電圧値を高く設定する必要がある。しかしながら本実施の形態におけるパネル１０は電子放出性能が高いので、走査パルス幅および書込みパルス幅を従来のパネルより短く設定することができ、安定して高速に書込み動作を行うことができる。また本実施の形態におけるパネル１０は電荷保持性能が高いので、走査パルス電圧Ｖａと書込みパルス電圧Ｖｄとの電圧値を従来のパネルより低く設定することができる。
　このようにして、１ライン目に発光させない放電セルで書込み放電を起こして各電極上の壁電圧を消去する書込み動作が行われる。一方、書込みパルス電圧Ｖｄを印加しなかったデータ電極Ｄ１～Ｄｍと走査電極ＳＣ１との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生せず初期化期間の終了時における壁電圧が保たれる。以上の書込み動作をｎライン目の放電セルに至るまで行い、書込み期間が終了する。
　続く維持期間では、まず走査電極ＳＣ１～ＳＣｎに０（Ｖ）を印加するとともに維持電極ＳＵ１～ＳＵｎに正の維持パルス電圧Ｖｓを印加する。すると書込み放電を起こさなかった放電セルでは、維持電極ＳＵｉ上と走査電極ＳＣｉ上との電圧差が維持パルス電圧Ｖｓに維持電極ＳＵｉ上の壁電圧と走査電極ＳＣｉ上の壁電圧との差が加算されたものとなり放電開始電圧を超える。
　そして、走査電極ＳＣｉと維持電極ＳＵｉとの間に維持放電が起こり、このとき発生した紫外線により蛍光体層３５が発光する。そして走査電極ＳＣｉ上に正の壁電圧が蓄積され、維持電極ＳＵｉ上に負の壁電圧が蓄積される。なお、書込み期間において書込み放電を起こした放電セルでは維持放電は発生しない。
　続いて、走査電極ＳＣ１～ＳＣｎには維持パルス電圧Ｖｓを、維持電極ＳＵ１～ＳＵｎには０（Ｖ）をそれぞれ印加する。すると、維持放電を起こした放電セルでは、走査電極ＳＣｉ上と維持電極ＳＵｉ上との電圧差が放電開始電圧を超えるので再び走査電極ＳＣｉと維持電極ＳＵｉとの間に維持放電が起こり、走査電極ＳＣｉ上に負の壁電圧が蓄積され維持電極ＳＵｉ上に正の壁電圧が蓄積される。
　以降同様に、維持電極ＳＵ１～ＳＵｎと走査電極ＳＣ１～ＳＣｎとに交互に輝度重みに応じた数の維持パルスを印加し、表示電極対の電極間に電位差を与えることにより、書込み期間において書込み放電を起こさなかった放電セルで維持放電が継続して行われる。
　続く第２ＳＦは初期化期間を有しないサブフィールドである。第２ＳＦの書込み期間では、維持電極ＳＵ１～ＳＵｎに電圧Ｖｅを、走査電極ＳＣ１～ＳＣｎに電圧Ｖｃを印加する。そして１ライン目の走査電極ＳＣ１に負の走査パルス電圧Ｖａを印加するとともに、データ電極Ｄ１～Ｄｍのうち１ライン目に発光させない放電セルのデータ電極Ｄｋに正の書込みパルス電圧Ｖｄを印加する。
　すると直前の第１ＳＦで維持放電を発生した放電セルでは、データ電極Ｄｋと走査電極ＳＣ１との間および維持電極ＳＵ１と走査電極ＳＣ１との間に書込み放電が起こり、走査電極ＳＣ１上の壁電圧および維持電極ＳＵ１上の壁電圧が消去される。このようにして、１ライン目に発光させない放電セルで書込み放電を起こして各電極上の壁電圧を消去する書込み動作が行われる。一方、初期化期間の後の書込み期間ですでに書込み放電を発生して直前の第１ＳＦで維持放電を発生しなかった放電セル、および書込みパルス電圧Ｖｄを印加しなかった放電セルのデータ電極Ｄ１～Ｄｍと走査電極ＳＣ１との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。以上の書込み動作をｎライン目の放電セルに至るまで行い、書込み期間が終了する。
　続く維持期間では、走査電極ＳＣ１～ＳＣｎに０（Ｖ）を印加するとともに維持電極ＳＵ１～ＳＵｎに正の維持パルス電圧Ｖｓを印加する。すると直前の第１ＳＦの維持期間に維持放電を発生しかつ書込み放電を起こさなかった放電セルでは、走査電極ＳＣｉと維持電極ＳＵｉとの間に維持放電が起こり、対応する放電セルが発光する。なお、初期化期間の後の書込み期間ですでに書込み放電を発生して直前の第１ＳＦで維持放電を発生しなかった放電セル、または書込み放電を起こした放電セルでは維持放電は発生しない。
　続いて、走査電極ＳＣ１～ＳＣｎには維持パルス電圧Ｖｓを、維持電極ＳＵ１～ＳＵｎには０（Ｖ）をそれぞれ印加する。すると、維持放電を起こした放電セルでは再び維持放電が起こり、維持電極ＳＵｉ上に正の壁電圧が蓄積され走査電極ＳＣｉ上に負の壁電圧が蓄積される。以降同様に、維持電極ＳＵ１～ＳＵｎと走査電極ＳＣ１～ＳＣｎとに交互に輝度重みに応じた数の維持パルスを印加し、表示電極対の電極間に電位差を与えることにより、維持放電が継続して行われる。
　第３ＳＦ～第１４ＳＦの駆動電圧波形およびパネルの動作も維持パルス数を除いて第２ＳＦとほぼ同様である。
　すなわち、第３ＳＦ～第１４ＳＦの書込み期間では、維持電極ＳＵ１～ＳＵｎに電圧Ｖｅを、走査電極ＳＣ１～ＳＣｎに電圧Ｖｃを印加する。そして１ライン目の走査電極ＳＣ１に負の走査パルス電圧Ｖａを印加するとともに、データ電極Ｄ１～Ｄｍのうち１ライン目に発光させない放電セルのデータ電極Ｄｋに正の書込みパルス電圧Ｖｄを印加する。
　すると直前のサブフィールドで維持放電を発生した放電セルでは書込み放電が起こり、走査電極ＳＣ１上の壁電圧および維持電極ＳＵ１上の壁電圧が消去される。一方、初期化期間の後の書込み期間ですでに書込み放電を発生して直前のサブフィールドで維持放電を発生しなかった放電セル、および書込みパルス電圧Ｖｄを印加しなかった放電セルでは書込み放電は発生しない。以上の書込み動作をｎライン目の放電セルに至るまで行い、書込み期間が終了する。
　続く維持期間では、維持電極ＳＵ１～ＳＵｎと走査電極ＳＣ１～ＳＣｎとに交互に輝度重みに応じた数の維持パルスを印加する。すると直前のサブフィールドの維持期間に維持放電を発生しかつ書込み放電を起こさなかった放電セルでは維持放電が起こり対応する放電セルが発光する。一方、初期化期間の後の書込み期間ですでに書込み放電を発生して直前のサブフィールドで維持放電を発生しなかった放電セル、または書込み放電を起こした放電セルでは維持放電は発生しない。
　なお、本実施の形態においては、走査電極ＳＣ１～ＳＣｎに印加する電圧Ｖｉ１は１３０（Ｖ）、電圧Ｖｉ２は３８０（Ｖ）、電圧Ｖｉ３は２００（Ｖ）、電圧Ｖｉ４は－２５（Ｖ）、電圧Ｖｃは８０（Ｖ）、電圧Ｖａは－５０（Ｖ）、電圧Ｖｓは２００（Ｖ）であり、維持電極ＳＵ１～ＳＵｎに印加する電圧Ｖｎｇは－５０（Ｖ）、電圧Ｖｅは５０（Ｖ）、電圧Ｖｓは２００（Ｖ）であり、データ電極Ｄ１～Ｄｍに印加する電圧Ｖｄは６７（Ｖ）である。また走査電極ＳＣ１～ＳＣｎに印加する上り傾斜波形電圧の傾斜は１．０Ｖ／μであり、下り傾斜波形電圧の傾斜は－１．３Ｖ／μである。また走査パルスのパルス幅および書込みパルスのパルス幅はともに１．０μｓである。しかしこれらの電圧値は上述した値に限定されるものではなく、パネルの放電特性やプラズマディスプレイ装置の仕様にもとづき最適に設定することが望ましい。
　このように、本実施の形態における駆動方法は連続駆動法である。すなわち、最初のサブフィールドの初期化期間において初期化動作を行い、その後書込み動作を行わない放電セルでは継続して維持放電を発生し発光する。また一旦書込み動作を行った放電セルでは、次に初期化動作を行うまで維持放電を発生することはない。
　このように本実施の形態においては、電子放出性能が高く高速駆動可能なパネル１０の性能を生かして書込み期間を短縮し、階調を表示するために必要なサブフィールド数を確保した上で、パネル１０を連続駆動法で駆動している。そのため擬似輪郭の発生しない品質の高い画像を表示することができる。
　また本実施の形態におけるパネル１０は電荷保持性能が高いので、走査パルス電圧Ｖａと書込みパルス電圧Ｖｄとの電圧値を従来のパネルより低く設定することができる。しかしながら本実施の形態におけるパネル１０であっても壁電荷の減少が全くないわけではないので、表示電極対の数が増加するにつれ、またサブフィールド数が増加するにつれて走査パルス電圧Ｖａおよび書込みパルス電圧Ｖｄの電圧も上昇する傾向がある。これらの電圧の上昇を抑えた連続駆動法について、次に説明する。
　（実施の形態２）
　本発明の実施の形態２におけるパネルの構造は、実施の形態１におけるパネル１０の構造と同じであるため説明を省略する。実施の形態２が実施の形態１と大きく異なる点はパネル１０の駆動方法であり、走査パルス電圧Ｖａおよび書込みパルス電圧Ｖｄの電圧の上昇を抑えた連続駆動法にある。
　図８は、本発明の実施の形態２におけるパネル１０の電極配列を示す図である。パネル１０の電極配列自体は実施の形態１と同様である。すなわち、行方向（ライン方向）に長いｎ本の走査電極ＳＣ１～ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１～ＳＵｎ（図１の維持電極２３）が配列され、列方向に長いｍ本のデータ電極Ｄ１～Ｄｍ（図１のデータ電極３２）が配列されている。そして、１対の走査電極ＳＣｉ（ｉ＝１～ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１～ｍ）とが交差した部分に放電セルが形成され、放電セルは放電空間内にｍ×ｎ個形成されている。放電セルの数は、例えば、ｍ＝１９２０×３＝５７６０、ｎ＝１０８０である。表示電極対の数について特に制限はないが、実施の形態２においては説明のために、ｎ＝１０８０として説明する。
　また、ｎ本の走査電極ＳＣ１～ＳＣ１０８０およびｎ本の維持電極ＳＵ１～ＳＵ１０８０の１０８０対の表示電極対は、複数の表示電極対グループに分けられている。実施の形態２においては、パネルを上下方向に４分割して４つの表示電極対グループに分けたとして説明する。パネルの上部に位置する表示電極対から順に第１の表示電極対グループ、第２の表示電極対グループ、第３の表示電極対グループ、第４の表示電極対グループとする。すなわち２７０本の走査電極ＳＣ１～ＳＣ２７０および２７０本の維持電極ＳＵ１～ＳＵ２７０が第１の表示電極対グループに属し、２７０本の走査電極ＳＣ２７１～ＳＣ５４０および２７０本の維持電極ＳＵ２７１～ＳＵ５４０が第２の表示電極対グループに属し、２７０本の走査電極ＳＣ５４１～ＳＣ８１０および２７０本の維持電極ＳＵ５４１～ＳＵ８１０が第３の表示電極対グループに属し、２７０本の走査電極ＳＣ８１１～ＳＣ１０８０および２７０本の維持電極ＳＵ８１１～ＳＵ１０８０が第４の表示電極対グループに属している。
　図９は、本発明の実施の形態２におけるパネル１０の各電極に印加する駆動電圧波形図である。図９には、第１ＳＦと第２ＳＦとを示している。
　第１ＳＦの初期化期間については実施の形態１と同様であるため説明を省略する。
　続く書込み期間では、４つの表示電極対グループに対応して書込み期間を４つの部分書込み期間（第１期間、第２期間、第３期間、第４期間）に分け、それぞれの部分書込み期間の前に、壁電荷を補充するための補充期間を設けている。
　書込み期間の最初の補充期間では、まず走査電極ＳＣ１～ＳＣｎに０（Ｖ）を、維持電極ＳＵ１～ＳＵｎに正の維持パルス電圧Ｖｓをそれぞれ印加する。すると走査電極ＳＣｉと維持電極ＳＵｉとの間に放電が発生する。続いて走査電極ＳＣ１～ＳＣｎに維持パルス電圧Ｖｓを、維持電極ＳＵ１～ＳＵｎに０（Ｖ）をそれぞれ印加する。すると再び走査電極ＳＣｉと維持電極ＳＵｉとの間に放電が発生する。補充期間におけるこれらの放電（以下、「補充放電」と称する）は維持放電と同様の放電であり、画像表示とは関係なく発生する。そして何らかの理由によりデータ電極Ｄ１～Ｄｍ上の壁電荷の減少が発生しても、補充放電によりデータ電極Ｄ１～Ｄｍ上の壁電荷が補充されるために、続く第１期間において走査パルス電圧Ｖａおよび書込みパルス電圧Ｖｄの電圧が上昇することはない。
　続く部分書込み期間、すなわち第１期間では、維持電極ＳＵ１～ＳＵｎに電圧Ｖｅを、走査電極ＳＣ１～ＳＣｎに電圧Ｖｃを印加する。次に、１ライン目の走査電極ＳＣ１に走査パルス電圧Ｖａを印加するとともに、データ電極Ｄ１～Ｄｍのうち１ライン目に発光させない放電セルのデータ電極Ｄｋに書込みパルス電圧Ｖｄを印加する。するとデータ電極Ｄｋと走査電極ＳＣ１との間および維持電極ＳＵ１と走査電極ＳＣ１との間に書込み放電が起こり、走査電極ＳＣ１上の壁電圧および維持電極ＳＵ１上の壁電圧が消去される。以上の書込み動作を第１の表示電極対グループに属する２７０ライン目の放電セルに至るまで行い、第１期間を終了する。
　続く補充期間では、まず走査電極ＳＣ１～ＳＣｎに０（Ｖ）を維持電極ＳＵ１～ＳＵｎに正の維持パルス電圧Ｖｓをそれぞれ印加して補充放電を発生させ、続いて走査電極ＳＣ１～ＳＣｎに維持パルス電圧Ｖｓを維持電極ＳＵ１～ＳＵｎに０（Ｖ）をそれぞれ印加して補充放電を発生させる。第１期間において書込み動作を行う放電セルは全体の１／４であるため、減少する壁電荷の量も、実施の形態１における駆動方法の書込み期間における壁電荷の減少の量の１／４程度である。しかしこれ以上壁電荷が減少する前に、補充放電によりデータ電極Ｄ１～Ｄｍ上の壁電荷が補充されるので、続く第２期間において走査パルス電圧Ｖａおよび書込みパルス電圧Ｖｄの電圧が上昇することはない。
　続く部分書込み期間、すなわち第２期間では、維持電極ＳＵ１～ＳＵｎに電圧Ｖｅを、走査電極ＳＣ１～ＳＣｎに電圧Ｖｃを印加する。次に、２７１ライン目の走査電極ＳＣ２７１に走査パルス電圧Ｖａを印加するとともに、データ電極Ｄ１～Ｄｍのうち２７１ライン目に発光させない放電セルのデータ電極Ｄｋに書込みパルス電圧Ｖｄを印加する。すると書込み放電が発生して走査電極ＳＣ２７１上の壁電圧および維持電極ＳＵ２７１上の壁電圧が消去される。以上の書込み動作を第２の表示電極対グループに属する２７１ライン目～５４０ライン目の放電セルに至るまで行い、第２期間を終了する。
　続く補充期間では、まず走査電極ＳＣ１～ＳＣｎに０（Ｖ）を維持電極ＳＵ１～ＳＵｎに正の維持パルス電圧Ｖｓをそれぞれ印加して補充放電を発生させ、続いて走査電極ＳＣ１～ＳＣｎに維持パルス電圧Ｖｓを維持電極ＳＵ１～ＳＵｎに０（Ｖ）をそれぞれ印加して補充放電を発生させる。第２期間においても書込み動作を行う放電セルは全体の１／４であるため、減少する壁電荷の量も、実施の形態１における駆動方法の書込み期間における壁電荷の減少の量の１／４程度である。しかしこれ以上壁電荷が減少する前に、補充放電によりデータ電極Ｄ１～Ｄｍ上の壁電荷が補充されるので、続く第３期間において走査パルス電圧Ｖａおよび書込みパルス電圧Ｖｄの電圧が上昇することはない。
　続く第３期間では、維持電極ＳＵ１～ＳＵｎに電圧Ｖｅを、走査電極ＳＣ１～ＳＣｎに電圧Ｖｃを印加する。次に、５４１ライン目の走査電極ＳＣ５４１に走査パルス電圧Ｖａを印加するとともに、データ電極Ｄ１～Ｄｍのうち５４１ライン目に発光させない放電セルのデータ電極Ｄｋに書込みパルス電圧Ｖｄを印加する。すると書込み放電が発生して走査電極ＳＣ５４１上の壁電圧および維持電極ＳＵ５４１上の壁電圧が消去される。以上の書込み動作を第３の表示電極対グループに属する５４１ライン目～８１０ライン目の放電セルに至るまで行い、第３期間を終了する。
　続く補充期間でも他の補充期間と同様に、まず走査電極ＳＣ１～ＳＣｎに０（Ｖ）を維持電極ＳＵ１～ＳＵｎに正の維持パルス電圧Ｖｓをそれぞれ印加して補充放電を発生させ、続いて走査電極ＳＣ１～ＳＣｎに維持パルス電圧Ｖｓを維持電極ＳＵ１～ＳＵｎに０（Ｖ）をそれぞれ印加して補充放電を発生させる。
　第４期間では、維持電極ＳＵ１～ＳＵｎに電圧Ｖｅを、走査電極ＳＣ１～ＳＣｎに電圧Ｖｃを印加する。次に、８１１ライン目の走査電極ＳＣ８１１に走査パルス電圧Ｖａを印加するとともに、データ電極Ｄ１～Ｄｍのうち８１１ライン目に発光させない放電セルのデータ電極Ｄｋ書に込みパルス電圧Ｖｄを印加する。すると書込み放電が発生して走査電極ＳＣ８１１上の壁電圧および維持電極ＳＵ８１１上の壁電圧が消去される。以上の書込み動作を第４の表示電極対グループに属する８１１ライン目～１０８０ライン目の放電セルに至るまで行い、書込み期間を終了する。
　第１ＳＦの維持期間については実施の形態１と同様であるため説明を省略する。
　第２ＳＦの書込み期間においても、４つの表示電極対グループに対応して書込み期間を４つの部分書込み期間（第１期間、第２期間、第３期間、第４期間）に分け、それぞれの部分書込み期間の前に、壁電荷を補充するための補充期間を設けている。ただし第１期間の前の補充放電は第１ＳＦの維持期間の維持放電で代用することができるので実施の形態２においては省略している。それ以外の期間、すなわち第１期間、補充期間、第２期間、補充期間、第３期間、補充期間、第４期間は、第１ＳＦの第１期間、補充期間、第２期間、補充期間、第３期間、補充期間、第４期間とそれぞれ同様である。
　第２ＳＦの維持期間については実施の形態１と同様であるため説明を省略する。また、第３ＳＦ～第１４ＳＦについても維持パルス数を除いて第２ＳＦと同様である。
　このように実施の形態２においては、表示電極対２４を４つの表示電極対グループに分け、４つの表示電極対グループに対応して書込み期間を４つの部分書込み期間に分け、部分書込み期間の前に壁電荷を補充するための補充期間を設けて、パネル１０を駆動している。そのために、各部分書込み期間において書込み動作を行う放電セルは全体の１／４であり、減少する壁電荷の量も、実施の形態１における駆動方法の書込み期間における壁電荷の減少の量の１／４程度である。そしてこれ以上壁電荷が減少する前に、補充放電によりデータ電極Ｄ１～Ｄｍ上の壁電荷が補充されるので、続く各部分書込み期間において走査パルス電圧Ｖａおよび書込みパルス電圧Ｖｄの電圧が上昇することはなく、これらの電圧の上昇を抑えることができる。
　なお実施の形態２においては、表示電極対２４を４つの表示電極対グループに分け、４つの表示電極対グループに対応して書込み期間を４つの部分書込み期間に分け、第１ＳＦでは各部分書込み期間の前に壁電荷を補充するための補充期間を設け、第２ＳＦ～第１４ＳＦでは第１期間を除く各部分書込み期間の前に壁電荷を補充するための補充期間を設け、パネル１０を駆動した。しかし本発明はこれに限定されるものではなく、パネルの特性等により表示電極対２４を複数の表示電極対グループに分け、複数の表示電極対グループに対応して書込み期間を複数の部分書込み期間に分け、少なくとも１つの部分書込み期間の前に壁電荷を補充するための補充期間を設けてパネルを駆動すればよい。
　また、実施の形態２においては、第１の表示電極対グループを第１期間に、第２の表示電極対グループを第２期間に、第３の表示電極対グループを第３期間に、第４の表示電極対グループを第４期間に、それぞれ書込み動作を行うものとして説明したが、本発明はこれに限定されるものではない。それぞれの表示電極対グループの表示輝度を揃えるために、表示電極対グループと部分書込み期間との組み合わせをフィールド毎に入れ替えることが望ましい。例えば、１番目のフィールドでは、第１の表示電極対グループを第１期間に、第２の表示電極対グループを第２期間に、第３の表示電極対グループを第３期間に、第４の表示電極対グループを第４期間にそれぞれ書込み動作を行う。２番目のフィールドでは、第１の表示電極対グループを第２期間に、第２の表示電極対グループを第３期間に、第３の表示電極対グループを第４期間に、第４の表示電極対グループを第１期間にそれぞれ書込み動作を行う。３番目のフィールドでは、第１の表示電極対グループを第３期間に、第２の表示電極対グループを第４期間に、第３の表示電極対グループを第１期間に、第４の表示電極対グループを第２期間にそれぞれ書込み動作を行う。４番目のフィールドでは、第１の表示電極対グループを第４期間に、第２の表示電極対グループを第１期間に、第３の表示電極対グループを第２期間に、第４の表示電極対グループを第３期間に、それぞれ書込み動作を行う。このように、表示電極対グループと部分書込み期間との組み合わせをフィールド毎にサイクリックに入れ替えることにより、それぞれの表示電極対グループの表示輝度を揃えることができる。
　次に、実施の形態１および実施の形態２において説明した駆動電圧波形を発生させるための駆動回路の一例について説明する。
　図１０は、本発明の実施の形態１および２におけるプラズマディスプレイ装置１００の回路ブロック図である。プラズマディスプレイ装置１００は、パネル１０とパネル駆動回路とを備えている。パネル１０の保護層２６は、酸化マグネシウムを含む薄膜で形成された下地保護層２６ａと、酸化マグネシウムの単結晶粒子が複数個凝集した凝集粒子２８を下地保護層２６ａの全面にわたって離散的に付着させて形成した粒子層２６ｂとから構成されている。パネル駆動回路は、複数のサブフィールドのうち最初のサブフィールドで維持放電に必要な壁電荷を形成する初期化放電を発生させ、複数のサブフィールドの書込み期間において維持放電に必要な壁電荷を消去する書込み放電を発生させてパネル１０を駆動する。パネル駆動回路は、パネル１０、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、タイミング発生回路４５および各回路ブロックに必要な電源を供給する電源回路（図示せず）を備えている。
　画像信号処理回路４１は、入力された画像信号をサブフィールド毎の発光・非発光を示す画像データに変換する。データ電極駆動回路４２はサブフィールド毎の画像データを各データ電極Ｄ１～Ｄｍに対応する信号に変換し各データ電極Ｄ１～Ｄｍを駆動する。タイミング発生回路４５は水平同期信号および垂直同期信号をもとにして各回路ブロックの動作を制御する各種のタイミング信号を発生し、それぞれの回路ブロックへ供給する。走査電極駆動回路４３はタイミング信号にもとづいて各走査電極ＳＣ１～ＳＣｎをそれぞれ駆動し、維持電極駆動回路４４はタイミング信号にもとづいて維持電極ＳＵ１～ＳＵｎを駆動する。
　図１１は、本発明の実施の形態１および２におけるプラズマディスプレイ装置１００の走査電極駆動回路４３および維持電極駆動回路４４の回路図である。
　走査電極駆動回路４３は、維持パルス発生回路５０、初期化波形発生回路６０、走査パルス発生回路７０を備えている。維持パルス発生回路５０は、走査電極ＳＣ１～ＳＣｎに電圧Ｖｓを印加するためのスイッチング素子Ｑ５５と、走査電極ＳＣ１～ＳＣｎに０（Ｖ）を印加するためのスイッチング素子Ｑ５６と、走査電極ＳＣ１～ＳＣｎに維持パルスを印加する際の電力を回収するための電力回収部５９とを有する。初期化波形発生回路６０は、走査電極ＳＣ１～ＳＣｎに上り傾斜波形電圧を印加するためのミラー積分回路６１と、走査電極ＳＣ１～ＳＣｎに下り傾斜波形電圧を印加するためのミラー積分回路６２とを有する。なおスイッチング素子Ｑ６３およびスイッチング素子Ｑ６４は、他のスイッチング素子の寄生ダイオード等を介して電流が逆流することを防ぐために設けている。走査パルス発生回路７０は、フローティング電源Ｅ７１と、フローティング電源Ｅ７１の高圧側の電圧または低圧側の電圧を走査電極ＳＣ１～ＳＣｎのそれぞれに印加するためのスイッチング素子Ｑ７２Ｈ１～Ｑ７２Ｈｎ、Ｑ７２Ｌ１～Ｑ７２Ｌｎと、フローティング電源Ｅ７１の低圧側の電圧を電圧Ｖａに固定するスイッチング素子Ｑ７３を有する。
　維持電極駆動回路４４は、維持パルス発生回路８０、初期化・書込み電圧発生回路９０を備えている。維持パルス発生回路８０は、維持電極ＳＵ１～ＳＵｎに電圧Ｖｓを印加するためのスイッチング素子Ｑ８５と、維持電極ＳＵ１～ＳＵｎに０（Ｖ）を印加するためのスイッチング素子Ｑ８６と、維持電極ＳＵ１～ＳＵｎに維持パルスを印加する際の電力を回収するための電力回収部８９とを有する。初期化・書込み電圧発生回路９０は、維持電極ＳＵ１～ＳＵｎに電圧Ｖｅを印加するためのスイッチング素子Ｑ９２およびダイオードＤ９２と、維持電極ＳＵ１～ＳＵｎに電圧Ｖｎｇを印加するためのスイッチング素子Ｑ９４とを有する。スイッチング素子Ｑ９５は、他のスイッチング素子の寄生ダイオード等を介して電流が逆流することを防ぐために設けている。
　なお、これらのスイッチング素子は、ＭＯＳＦＥＴやＩＧＢＴ等の一般に知られた素子を用いて構成することができる。またこれらのスイッチング素子は、タイミング発生回路４５で発生したそれぞれのスイッチング素子に対応するタイミング信号により制御される。
　なお、図１１に示した駆動回路は、図７に示した駆動電圧波形を発生させる回路構成の一例であって、本発明のプラズマディスプレイ装置は、この回路構成に限定されるものではない。
　また、実施の形態１、２において用いた具体的な各数値は、単に一例を挙げたに過ぎず、パネルの特性やプラズマディスプレイ装置の仕様等にあわせて、適宜最適な値に設定することが望ましい。
　本発明のプラズマディスプレイ装置は、高速かつ安定した書込み動作を行い、表示品質の優れた画像を表示することができるのでディスプレイ装置として有用である。

Claims (2)

  1. 第１のガラス基板上に表示電極対を形成し前記表示電極対を覆うように誘電体層を形成し前記誘電体層の上に保護層を形成した前面板と、第２のガラス基板上にデータ電極を形成した背面板とを対向配置して、前記表示電極対と前記データ電極とが対向する位置に放電セルを形成したプラズマディスプレイパネルと、
    　　前記放電セルで書込み放電を発生させる書込み期間と維持放電を発生させる維持期間とを有する複数のサブフィールドを時間的に配置して１フィールド期間を構成して前記プラズマディスプレイパネルを駆動するパネル駆動回路とを備えたプラズマディスプレイ装置であって、
    　　前記保護層は、金属酸化物を含む薄膜で形成された下地保護層と、酸化マグネシウムの単結晶粒子が複数個凝集した凝集粒子を前記下地保護層に付着させて形成した粒子層とから構成され、
    　　前記パネル駆動回路は、前記複数のサブフィールドのうち最初のサブフィールドで壁電荷を形成する初期化放電を発生させ、前記複数のサブフィールドの書込み期間において壁電荷を消去する書込み放電を発生させて前記プラズマディスプレイパネルを駆動するように構成したことを特徴とするプラズマディスプレイ装置。
  2. 前記パネル駆動回路は、前記表示電極対を複数の表示電極対グループに分け、前記複数の表示電極対グループに対応して前記書込み期間を複数の部分書込み期間に分け、１つの部分書込み期間と次の部分書込み期間との間に壁電荷を補充するための補充期間を設けて、前記プラズマディスプレイパネルを駆動するように構成したことを特徴とする請求項１に記載のプラズマディスプレイ装置。
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