[go: up one dir, main page]

WO2009084279A1 - 基板の処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム - Google Patents

基板の処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム Download PDF

Info

Publication number
WO2009084279A1
WO2009084279A1 PCT/JP2008/065737 JP2008065737W WO2009084279A1 WO 2009084279 A1 WO2009084279 A1 WO 2009084279A1 JP 2008065737 W JP2008065737 W JP 2008065737W WO 2009084279 A1 WO2009084279 A1 WO 2009084279A1
Authority
WO
WIPO (PCT)
Prior art keywords
film
pattern
forming
wafer
substrate
Prior art date
Application number
PCT/JP2008/065737
Other languages
English (en)
French (fr)
Inventor
Hidetami Yaegashi
Original Assignee
Tokyo Electron Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Limited filed Critical Tokyo Electron Limited
Publication of WO2009084279A1 publication Critical patent/WO2009084279A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Definitions

  • the present invention relates to a substrate processing method, a program, a computer storage medium, and a substrate processing system for forming a predetermined pattern on a processing target film of a substrate such as a semiconductor wafer.
  • a resist coating process for forming a resist film by applying a resist solution on a film to be processed on the surface of a semiconductor wafer hereinafter referred to as “wafer”
  • a resist on the wafer surface An exposure process for irradiating the film with a predetermined pattern of light to expose the resist film, a development process for developing the exposed resist film, and the like are sequentially performed to form a predetermined resist pattern on the resist film on the wafer surface .
  • the film to be processed is etched using the resist pattern as a mask, and then the resist pattern is removed to form a predetermined pattern on the film to be processed.
  • an SiO 2 film is formed by, for example, CVD (Chemical Vapor Deposition) on an SiN film pattern formed on the film to be processed on the wafer surface, for example.
  • CVD Chemical Vapor Deposition
  • the SiN film pattern is removed to form a fine pattern of the SiO 2 film.
  • Patent Document 2 Japanese Patent No. 2757983 U. S. PAT. NO. 5013680
  • the shape of the upper part of the SiO 2 film formed on both sides of the SiN film may become asymmetrical.
  • the pattern height of the film to be processed is not uniform.
  • the present invention has been made in view of such points, and an object thereof is to efficiently form a predetermined fine pattern on a film to be processed on a substrate.
  • the present invention provides a substrate processing method for forming a predetermined pattern on a film to be processed on the substrate, wherein the first pattern is formed on the film to be processed by the first film, A second film is anisotropically formed with respect to the first pattern. That is, a second film having a uniform thickness is formed on the first pattern and on the film to be processed in the recess between the first patterns. Further, a third film is formed so as to cover the first pattern and the second film, and then an upper layer portion of the third film is removed, and the first pattern is formed on the first pattern.
  • the second film is anisotropically formed with respect to the first pattern formed on the film to be processed.
  • a second film having a uniform thickness can be formed on the film to be processed in the recess.
  • forming a third film covering the first pattern and the second film, removing the upper layer portion of the third film, and exposing the second film on the first pattern Since the second pattern is formed by removing the side wall of the second film so that the exposed second film has a predetermined width, the second pattern having a finer line width on the first pattern.
  • Two patterns can be formed.
  • the third pattern is formed by etching the first film using the second pattern as a mask, so that a fine pattern of the third pattern can be formed on the film to be processed.
  • the film to be processed is etched using the third pattern on the film to be processed as a mask, a fine pattern can be accurately formed on the film to be processed.
  • the exposure on the film to be processed is performed only once when the first pattern is formed, and it is not necessary to perform the exposure twice as in the conventional case. Therefore, a predetermined fine pattern can be accurately and efficiently formed on the film to be processed on the substrate.
  • FIG. 3 is a view showing a state where a sacrificial film is removed. It is a flowchart of the side wall part removal process of a silicon nitride film. It is explanatory drawing which showed the state of the resist film on a wafer in each process, a silicon nitride film, a sacrificial film, an organic film, and a to-be-processed film, (a) forms an organic film so that a silicon nitride film and a sacrificial film may be covered.
  • FIG. 4B is a diagram showing a state in which a pattern is formed on the organic film
  • FIG. 4C is a diagram showing a state in which the side wall portion of the silicon nitride film is dissolved.
  • FIG. 1 is a plan view schematically showing a configuration of a substrate processing system 1 according to the present embodiment
  • FIG. 2 is a front view of the substrate processing system 1
  • FIG. 3 is a rear view of the substrate processing system 1. It is.
  • the substrate processing system 1 includes a coating / development processing system 2 as a coating apparatus that performs a photolithography process of wafer processing, an etching apparatus 3 that etches a predetermined film on the wafer W, and a wafer W.
  • An ion cluster apparatus 4 as a film forming apparatus that anisotropically forms a predetermined film on the formed pattern, and an exposure apparatus 5 that exposes the predetermined film on the wafer W are provided.
  • the coating / development processing system 2 includes, for example, a cassette station 6 for loading / unloading 25 wafers W into / from the coating / development processing system 2 from the outside in a cassette unit, and loading / unloading the wafers W into / from the cassette C, and photolithography. Wafers between a processing station 7 in which a plurality of various processing apparatuses that perform predetermined processing in a single-wafer type in a process are arranged in multiple stages and an exposure apparatus 5 provided adjacent to the processing station 7 It has a configuration in which an interface station 8 that delivers W is integrally connected.
  • the cassette station 6 is provided with a cassette mounting table 9 that can mount a plurality of cassettes C in a row in the X direction (vertical direction in FIG. 1).
  • the cassette station 6 is provided with a wafer transfer body 11 that can move in the X direction on the transfer path 10.
  • the wafer carrier 11 is also movable in the wafer arrangement direction (Z direction; vertical direction) of the wafers W accommodated in the cassette C, and is selective to the wafers W in each cassette C arranged in the X direction. Can be accessed.
  • the wafer transport body 11 is rotatable in the ⁇ direction around the Z axis, and a temperature control device 60 belonging to a third processing device group G3 on the processing station 7 side described later, and a transition device 61 for delivering the wafer W. Can also be accessed.
  • the processing station 7 adjacent to the cassette station 6 includes, for example, five processing device groups G1 to G5 in which a plurality of processing devices are arranged in multiple stages.
  • a first processing device group G1 and a second processing device group G2 are arranged in this order from the cassette station 6 side on the X direction negative direction (downward direction in FIG. 1) side of the processing station 7.
  • a third processing device group G3, a fourth processing device group G4, and a fifth processing device group G5 are sequentially arranged from the cassette station 6 side on the X direction positive direction (upward direction in FIG. 1) side of the processing station 7.
  • a first transfer device A1 is provided between the third processing device group G3 and the fourth processing device group G4, and the wafer W is supported and transferred inside the first transfer device A1.
  • a first transfer arm 12 is provided.
  • the first transfer arm 12 can selectively access each processing apparatus in the first processing apparatus group G1, the third processing apparatus group G3, and the fourth processing apparatus group G4 to transfer the wafer W.
  • a second transfer device A2 is provided between the fourth processing device group G4 and the fifth processing device group G5, and the wafer W is supported and transferred inside the second transfer device A2.
  • a second transfer arm 13 is provided. The second transfer arm 13 can selectively access each processing apparatus in the second processing apparatus group G2, the fourth processing apparatus group G4, and the fifth processing apparatus group G5 to transfer the wafer W.
  • the first processing unit group G1 for example, a resist coating unit 20, 21 for applying a resist solution to the wafer W to form a resist film as a first film, and light during exposure processing
  • the bottom coating devices 22 and 23 for forming an antireflection film for preventing reflection of light, and a coating processing device 24 as a film forming device for applying a coating solution to the wafer W and forming a coating film are sequentially stacked in five stages. ing.
  • the resist coating devices 20 and 21, the bottom coating devices 22 and 23, and the coating processing device 24 have, for example, the same device configuration.
  • a chemical chamber 40 for supplying various liquids to each device in each processing device group G1 is provided at the lowermost stage of the first processing device group G1.
  • the second processing unit group G2 includes, for example, development processing units 30 to 32 that supply a developing solution to the wafer W and perform development processing, and a removal unit that supplies a predetermined liquid to the wafer W and removes a predetermined film.
  • the liquid processing apparatuses 33 and 34 are stacked in five stages in order from the bottom. These development processing apparatuses 30 to 32 and liquid processing apparatuses 33 and 34 have, for example, the same apparatus configuration.
  • chemical chambers 41 for supplying various liquids to each device in each processing device group G2 are provided at the lowermost stage of the second processing device group G2.
  • the third processing unit group G3 includes, for example, a temperature control unit 60, a transition unit 61, high-precision temperature control units 62 to 64 that control the temperature of the wafer W under high-precision temperature control, and wafers.
  • High-temperature heat treatment apparatuses 65 to 68 for heat-treating W at a high temperature are sequentially stacked in nine stages from the bottom.
  • the fourth processing unit group G4 includes, for example, a high-accuracy temperature control unit 70, pre-baking units 71 to 74 that heat-treat the resist-coated wafer W, and a post-baking unit 75 that heat-processes the developed wafer W. 79 are stacked in 10 steps from the bottom.
  • a plurality of heat processing apparatuses for heat-treating the wafer W for example, high-accuracy temperature control apparatuses 80 to 83 and post-exposure baking apparatuses 84 to 89 are stacked in 10 stages in order from the bottom.
  • a plurality of processing apparatuses are arranged on the positive side in the X direction of the first transfer apparatus A1, as shown in FIG. 1, and an adhesion apparatus 90 for hydrophobizing the wafer W as shown in FIG. 91, and heating devices 92 and 93 for heating the wafer W are stacked in four stages in order from the bottom.
  • a peripheral exposure device 94 that selectively exposes only the edge portion of the wafer W, for example, is disposed on the positive side in the X direction of the second transfer device A2.
  • a wafer transfer body 101 that moves on a transfer path 100 extending in the X direction and a buffer cassette 102 are provided.
  • the wafer carrier 101 is movable in the Z direction and rotatable in the ⁇ direction, and accesses the exposure apparatus 5 adjacent to the interface station 8, the buffer cassette 102, and the fifth processing apparatus group G5.
  • the wafer W can be transferred.
  • the ion cluster device 4 has a vacuum container 200 that can accommodate the wafer W and seal the inside.
  • the vacuum container 200 is divided into three parts: a source gas supply chamber 200a, an ionization / acceleration chamber 200b, and a processing chamber 200c.
  • Exhaust ports 201a, 201b, and 201c for exhausting the atmosphere in each chamber are formed at the bottom of the source gas supply chamber 200a, the ionization / acceleration chamber 200b, and the processing chamber 200c, respectively.
  • the exhaust ports 201a, 201b, and 201c are connected to exhaust pipes 202a, 202b, and 202c, respectively, and an exhaust pump (not shown) that evacuates the atmosphere in each room is connected to each of the exhaust pipes 202a, 202b, and 202c. Yes.
  • a source gas supply container 210 is provided inside the source gas supply chamber 200a.
  • a plurality of, for example, two source gas supply sources 212 a and 212 b are provided on the upstream side of the source gas supply container 210 via a source gas supply pipe 211.
  • the source gas supply sources 212a and 212b are provided outside the vacuum vessel 200, and for example, volatile gas nitrogen gas and silane gas are respectively stored therein.
  • a three-way valve 213 is provided in the source gas supply pipe 211. The opening degree of the three-way valve 213 is controlled by a control unit 300 described later, and a raw material gas mixed at a predetermined ratio is supplied from the raw material gas supply sources 212a and 212b into the raw material gas supply container 210.
  • a nozzle 214 that discharges the supplied source gas from the source gas supply container 210 is provided on the downstream side of the source gas supply container 210. Then, the source gas discharged from the source gas supply container 210 is cooled, and several to several thousand weakly connected clusters 215 are formed.
  • the cluster 215 is supplied to the ionization / acceleration chamber 200b from an opening 216 formed between the source gas supply chamber 200a and the ionization / acceleration chamber 200b.
  • the source gas supply sources 212a and 21b are not limited to two, and a plurality of source gas supply sources 212a and 21b can be provided depending on the type of source gas to be mixed.
  • an ionizer 220 for ionizing the cluster 215 is provided.
  • the ionizer 220 is an electron impact ionizer, for example, and has an anode 221 and a cathode 222.
  • the anode 221 and the cathode 222 are connected to a power source 223 provided outside the vacuum vessel 200.
  • electrons are generated between the anode 221 and the cathode 222 and collide with the clusters 215 in the ionizer 220.
  • the electron collision causes electrons to be emitted from the cluster 215, and a part of the cluster 215 is positively ionized to form an ion cluster 224.
  • an accelerator 230 for accelerating the ion cluster 224 is further provided on the downstream side of the ionizer 220.
  • the accelerator 230 is, for example, an electrostatic accelerator and includes electrodes 231 and 232.
  • the electrodes 231 and 232 are connected to a power source 233 provided outside the vacuum vessel 200.
  • the ion cluster 224 is accelerated by applying an electric field to the ion cluster 224 by the electrodes 231 and 232.
  • the accelerated ion cluster 224 is supplied to the processing chamber 200c from an opening 234 formed between the ionization / acceleration chamber 200b and the processing chamber 200c.
  • a holding member 240 that holds the wafer W is provided inside the processing chamber 200c.
  • the holding member 240 holds the wafer W so that the ion clusters 224 supplied to the processing chamber 200c are supplied perpendicularly to the surface of the wafer W (X direction in the drawing). That is, the holding member 240 holds the wafer W in the vertical direction (Z direction in the drawing).
  • the holding member 240 is provided with a moving member 241 that moves the holding member 240 under the control of the control unit 300 described later.
  • the moving member 241 includes a horizontal moving member 242 that moves the holding member 240 in the horizontal direction (Y direction in the figure) and a vertical moving member 243 that moves the holding member 240 in the vertical direction (Z direction in the figure). is doing.
  • the wafer W held by the holding member 240 has a vertical direction (Z direction in the drawing) and a horizontal direction (see FIG. 5) so that the ion clusters 224 are supplied to the entire surface of the wafer W. (Y direction in the middle) are alternately moved by a predetermined distance.
  • the path of the ion cluster 224 is outside the holding member 240. In this way, the ion clusters 224 are uniformly supplied to the entire surface of the wafer W from the direction perpendicular to the surface of the wafer W (X direction in the drawing).
  • a capture member 244 that captures the ion clusters 224 is provided on the inner wall of the processing chamber 200c.
  • the capturing member 244 can capture the ion clusters 224 that have entered the back of the wafer W without colliding with the wafer W or the holding member 240.
  • the ion clusters 224 supplied from the source gas supply container 210 and ionized and accelerated by the ionizer 220 and the accelerator 230 are perpendicular to the surface of the wafer W held by the holding member 240. Supplied. Then, the ion cluster 224 is uniformly supplied to the entire surface of the wafer W by alternately moving the holding member 240 in the horizontal direction and the vertical direction.
  • the ion clusters 240 are separated into individual nitrogen atoms by collision with the wafer W, and the high energy that the ion clusters 240 had is accumulated on the surface of the wafer W. Then, by this energy, atoms of the ion cluster 224 react on the wafer W, and a silicon nitride film is anisotropically formed on the surface of the wafer W.
  • the wafer processing control in the substrate processing system 1 configured as described above is performed by a control unit 300 provided in the substrate processing system 1 as shown in FIG.
  • the control unit 300 is a computer, for example, and has a program storage unit.
  • the program storage unit stores a program P for controlling the operation of a driving system such as the above-described various processing apparatuses and transfer bodies to execute wafer processing of a predetermined recipe described later.
  • the program P is stored in a readable storage medium such as a hard disk (HD), a flexible disk (FD), a memory card, a compact disk (CD), a magnetic optical disk (MO), a hard disk, etc. Is installed on the computer.
  • the substrate processing system 1 is configured as described above. Next, a process for forming a predetermined pattern on a film to be processed on the wafer W in the substrate processing system 1 will be described.
  • FIG. 6 shows a main processing flow of the processing of the wafer W.
  • the wafer W to be processed has a film F to be processed in advance on its surface and is accommodated in a cassette C on the cassette mounting table 9.
  • one wafer W is taken out from the cassette C by the wafer transfer body 11 and transferred to the temperature adjustment device 60 of the third processing unit group G3.
  • the wafer W transferred to the temperature adjusting device 60 is adjusted to a predetermined temperature, and then transferred to the bottom coating device 22 by the first transfer arm 12 to form an antireflection film.
  • the wafer W on which the antireflection film is formed is sequentially transferred by the first transfer arm 12 to the heating device 92, the high-temperature heat treatment device 65, and the high-precision temperature adjustment device 70, and is subjected to a predetermined process in each device. Thereafter, the wafer W is transferred to the resist coating apparatus 20.
  • the wafer W is transferred to the pre-baking apparatus 71 by the first transfer arm 12, and is subjected to heat treatment. Subsequently, the wafer is sequentially transferred by the second transfer arm 13 to the peripheral exposure device 94 and the high-accuracy temperature adjustment device 82, and predetermined processing is performed in each device. Thereafter, the wafer is transferred to the exposure apparatus 5 by the wafer transfer body 101 of the interface station 8, and a predetermined pattern is exposed on the resist film on the wafer W. The wafer W that has undergone the exposure process is transferred to the post-exposure baking apparatus 84 by the wafer transfer body 101, and the wafer W is subjected to a heating process (post-exposure baking).
  • a heating process post-exposure baking
  • the wafer W that has been subjected to the heat treatment is transferred to the high-accuracy temperature adjustment device 81 by the second transfer arm 13 to adjust the temperature, and then transferred to the development processing device 30.
  • development processing is performed on the wafer W, and as shown in FIG. 7A, a pattern R1 as a first pattern having a line width CD1 is formed on the resist film (FIG. 6). Step S1).
  • the line width CD1 of the pattern R1 formed on the resist film is larger than the desired line width CD2 formed on the film F to be processed on the wafer W described later.
  • the wafer W having the pattern R1 formed on the resist film is transported to the post-baking device 75 by the second transport arm 13 and subjected to heat treatment, and then transported to the high-accuracy temperature control device 62 to adjust the temperature. Then, the wafer W is transferred to the transition device 61 by the first transfer arm 12 and returned to the cassette C of the cassette station 6 by the wafer transfer body 11.
  • the wafer W returned to the cassette C is transferred from the coating and developing treatment system 2 to the ion cluster apparatus 4.
  • the silicon nitride film N as the second film is anisotropic as shown in FIG. 7B. (Step S2 in FIG. 6). That is, the silicon nitride film N formed on the pattern R1 is formed to have the same thickness as the silicon nitride film N formed on the film F to be processed in the recess between the patterns R1.
  • the first ion cluster device 4 is formed so as to cover the resist film pattern R1 and the silicon nitride film N as shown in FIG.
  • a sacrificial film G as a third film is formed (step S3 in FIG. 6).
  • the sacrificial film G is, for example, an SOG (Spin On Glass) film.
  • the sacrificial film G may be formed by CVD (chemical vapor deposition) in a plasma CVD apparatus, for example, or by applying a predetermined coating solution in the coating processing apparatus 24 of the coating and developing processing system 2. It may be formed.
  • the wafer W on which the sacrificial film G is formed is transferred again to the cassette C of the coating and developing treatment system 2.
  • the wafer W in the cassette C is transferred to the liquid processing apparatus 33 by the wafer transfer body 11, the first transfer arm 12, and the second transfer arm 13.
  • dilute hydrofluoric acid is supplied to the wafer W, and as shown in FIG. 7D, the surface layer portion of the sacrificial film G is exposed so as to expose the silicon nitride film N on the resist film pattern R1. Is dissolved (step S4 in FIG. 6).
  • the control unit 300 controls the time for dissolving the sacrificial film G.
  • ammonia water which is an alkaline aqueous solution, for example, is supplied to the wafer W in the same liquid processing apparatus 33.
  • a pattern N1 as a second pattern having a line width CD2 is formed in the silicon nitride film N (step S5 in FIG. 6).
  • the time for dissolving the side wall portion of the pattern B1 is controlled by the control unit 300. The time for dissolution is determined by the control unit 300 based on the concentration of ammonia water or the time for the subsequent heat treatment in the post-baking device 76.
  • the wafer W on which the pattern N1 of the silicon nitride film N is formed is transferred to the post-baking device 76 by the second transfer arm 13 and subjected to heat treatment, and then transferred to the high-accuracy temperature adjusting device 63 and the temperature is adjusted. The Then, the wafer W is transferred to the transition device 61 by the first transfer arm 12 and returned to the cassette C of the cassette station 6 by the wafer transfer body 11.
  • the wafer W returned to the cassette C is transferred from the coating and developing treatment system 2 to the etching apparatus 3.
  • the etching apparatus 3 first, the resist film pattern R1 is etched using the pattern N1 of the silicon nitride film N as a mask to form a resist film pattern R2 as shown in FIG. A third pattern in which the surface of the pattern N1 and the sacrificial film G is exposed is formed (step S6 in FIG. 6).
  • the processing target film F is etched using the pattern N1 of the third pattern and the sacrificial film G as a mask, and a desired line width is formed in the processing target film F as shown in FIG.
  • a pattern F1 of CD2 is formed (step S7 in FIG. 6).
  • the wafer W having the pattern F1 formed on the film F to be processed is transferred to a plasma ashing device (not shown) which is the same device as the etching device 3, for example.
  • a plasma ashing device (not shown) which is the same device as the etching device 3, for example.
  • the plasma ashing apparatus as shown in FIG. 7H, the resist film, the silicon nitride film N, and the sacrificial film G on the wafer W are removed by plasma (step S8 in FIG. 6).
  • a series of wafer processing is completed.
  • the silicon nitride film N is anisotropically formed with respect to the resist film pattern R1 formed on the film F to be processed, the pattern R1 and the pattern R1 are formed.
  • a silicon nitride film N having a uniform thickness can be formed on the film F to be processed between the recesses.
  • a sacrificial film G is formed so as to cover the pattern R1 and the silicon nitride film N, the upper layer portion of the sacrificial film G is removed, and the exposed silicon nitride film N is exposed with the silicon nitride film N on the pattern R1 exposed.
  • the pattern N1 is formed by removing the side wall portion of the film N, the pattern N1 having a desired line width CD2 finer than the line width CD1 of the pattern R1 is formed in the silicon nitride film N on the pattern R1. can do. Thereafter, since the resist film pattern R1 is etched using the pattern N1 as a mask, a fine pattern of the pattern N1 and the sacrificial film G can be formed on the film F to be processed. Since the film F to be processed is etched using the pattern N1 and the sacrificial film G as a mask, the fine pattern F1 can be accurately formed on the film F to be processed.
  • the exposure on the film F to be processed is performed only once when the resist film pattern R1 is formed, and it is not necessary to perform the exposure twice as in the prior art. Therefore, the predetermined fine pattern F1 can be accurately and efficiently formed on the film F to be processed on the wafer W.
  • the silicon nitride film N is formed in the resist film pattern R1 on the film F to be processed by the so-called ion cluster beam method using the ion cluster apparatus 4, the silicon nitride film N is formed anisotropically. can do.
  • the source gas is ionized to form an ion cluster 224 that is thin and has a strong directivity, and the ion cluster 224 collides with the wafer W to accumulate energy in the film.
  • the atoms of the cluster 224 react to form a silicon nitride film N.
  • the ion clusters 224 are supplied perpendicularly to the surface of the wafer W, and the wafer W moves so that the ion clusters 224 are supplied to the entire surface of the wafer W. Can be formed.
  • the side wall portion is removed with the upper surface of the silicon nitride film N exposed (step S5 in FIG. 6).
  • the side walls of the silicon nitride film N may be removed.
  • the wafer W is transferred to the coating processing apparatus 24.
  • a predetermined coating solution is applied to the wafer W, and as shown in FIG. 9A, an organic film X is formed so as to cover the silicon nitride film N and the sacrificial film G (FIG. 8).
  • the wafer W on which the organic film X is formed is transferred to the pre-baking device 72 by the first transfer arm 12 and subjected to heat treatment. Subsequently, the wafer is sequentially transferred by the second transfer arm 13 to the peripheral exposure device 94 and the high-accuracy temperature adjustment device 83, and predetermined processing is performed in each device. Thereafter, the wafer is transferred to the exposure apparatus 5 by the wafer transfer body 101 of the interface station 8, and a predetermined pattern is exposed on the organic film X on the wafer W (step S5-2 in FIG. 8).
  • the line width of the pattern exposed to the organic film X is the same line width CD1 as that of the silicon nitride film N of the pattern R1 of the resist film.
  • the wafer W that has been subjected to the exposure processing is transferred to the post-exposure baking apparatus 85 by the wafer transfer body 101, and the wafer W is subjected to heat processing. Thereafter, the wafer W is transferred to the high-precision temperature adjusting device 83 by the second transfer arm 12 to adjust the temperature, and then transferred to the development processing device 31.
  • development processing is performed on the wafer W, and a pattern X1 having a line width CD1 is formed on the organic film X as shown in FIG. 9B (step S5-3 in FIG. 8). .
  • step S5-4 in FIG. 8 the time for dissolving the side wall portion of the pattern B1 is controlled by the control unit 300.
  • the dissolution time is determined by the control unit 300 based on the concentration of aqueous ammonia.
  • a pattern N1 having a line width CD2 is formed in the silicon nitride film N as shown in FIG. 7E (step S5- in FIG. 8). 5).
  • the sidewall portion of the silicon nitride film N is dissolved with ammonia water, so that the pattern N1 is formed without dissolving the upper surface of the silicon nitride film N. It can be formed with high accuracy.
  • the SOG film which is an inorganic film is used as the sacrificial film G, but an organic film may be used instead.
  • the sacrificial film G may be removed as shown in FIG. 11F (step S6 in FIG. 10).
  • the silicon film as shown in FIG. The film F to be processed is etched using the nitride film N as a mask (step S8 in FIG. 10).
  • the pattern F1 can be accurately formed on the film F to be processed (step S9 in FIG. 10).
  • steps S1 to S4 in FIG. 10 the same processing as in the above-described embodiment is performed.
  • the sacrificial film G made of such an organic film may be formed by applying a predetermined coating solution in the coating processing apparatus 24.
  • the resist film, the silicon nitride film N, and the sacrificial film G are removed by plasma by ashing with an apparatus similar to the etching apparatus 3 (step S8 in FIG. 6), but wet etching is performed. As a result, the resist film, the silicon nitride film N, and the sacrificial film G may be removed.
  • the present invention is not limited to this example and can take various forms.
  • the present invention can also be applied to a case where the substrate is another substrate such as an FPD (flat panel display) other than a wafer or a mask reticle for a photomask.
  • FPD flat panel display
  • the present invention is useful for a substrate processing method, a program, a computer storage medium, and a substrate processing system for forming a predetermined fine pattern on a film to be processed on a substrate such as a semiconductor wafer.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Inorganic Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

　　被処理膜上に第一の膜による第一のパターンを形成し、この第一のパターンに対して、第二の膜を異方的に形成し、その後第一のパターンと第二の膜を覆うように第三の膜を形成し、次いで第三の膜の上層部を除去して、第一のパターン上に形成された第二の膜を露出させる。そして露出した第二の膜が所定の幅になるように当該第二の膜の側壁部を除去して、第二のパターンを形成し、この第二のパターンをマスクとして、第一の膜をエッチングして第三のパターンを形成し、この第三のパターンをマスクとして、被処理膜をエッチングする。  

Description

基板の処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム
　本発明は、例えば半導体ウェハ等の基板の被処理膜に所定のパターンを形成する基板の処理方法、プログラム、コンピュータ記憶媒体及び基板処理システムに関する。
　例えば半導体デバイスの製造プロセスにおけるフォトリソグラフィー工程では、例えば半導体ウェハ（以下、「ウェハ」という。）表面の被処理膜上にレジスト液を塗布してレジスト膜を形成するレジスト塗布処理、ウェハ表面のレジスト膜に所定パターンの光を照射してレジスト膜を露光する露光処理、露光されたレジスト膜内を現像する現像処理等が順次行われて、ウェハ表面のレジスト膜に所定のレジストパターンが形成される。その後、レジストパターンをマスクとして被処理膜がエッチングされ、その後レジストパターンが除去されて、被処理膜に所定のパターンが形成される。
　このフォトリソグラフィー工程では、半導体デバイスの微細化を図るため、従来より上記パターン形成における露光処理の光を短波長化することが進められている。しかしながら、この露光の短波長化を進める方法のみでは、例えば３２ｎｍや４５ｎｍレベルの微細な半導体デバイスを形成するのが技術的に困難である。
　そこで、例えばウェハ表面の被処理膜上の異なる層にそれぞれパターンを形成することにより、被処理膜に微細なパターンを形成し、半導体デバイスの微細化を図ることが提案されている。具体的には、先ず、例えばウェハ表面の被処理膜上に第一の感光性膜（レジスト膜）と第二の感光性膜（レジスト膜）の２層の感光性膜を形成し、それぞれの膜を露光して現像することで、第一の感光性膜パターンと第二の感光性膜パターンを形成する。そして、これら第一及び第二の感光性膜パターンをマスクにして被処理膜をエッチングし、被処理膜にパターンを形成する（特許文献１）。
　また別の方法としては、先ず、例えばウェハ表面の被処理膜上に形成されたＳｉＮ膜のパターン上に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｏｔｉｏｎ、化学気相成長法）によってＳｉＯ２膜を形成する。このＳｉＯ２膜をエッチバックした後、ＳｉＮ膜のパターンを除去することで、ＳｉＯ２膜の微細パターンを形成する。そして、このＳｉＯ２膜のパターンをマスクにして被処理膜をエッチングし、被処理膜にパターンを形成することが提案されている（特許文献２）。
日本国特許第２７５７９８３号公報 Ｕ．Ｓ．ＰＡＴ．ＮＯ．５０１３６８０
　しかしながら、特許文献１に記載された方法を用いて、被処理膜に微細なパターンを形成した場合、第一の感光性膜パターンと第二の感光性膜パターンの重ね合わせには高い精度が要求され、これらのパターンの重ね合わせにズレが生じることがある。このようにズレが生じると、被処理体に所望のパターンを形成できない。また、感光性膜を２回露光する必要があり、それに伴って半導体デバイスを製造する際のコストが高くなる。
　また、特許文献２に記載された方法を用いて、被処理膜に微細なパターンを形成した場合、ＳｉＮ膜の両側に形成されたＳｉＯ２膜の上部の形状が左右非対称になることがある。この状態のＳｉＯ２膜をマスクとして被処理膜をエッチングすると、被処理膜のパターンの高さが均一にならない。
　本発明は、かかる点に鑑みてなされたものであり、基板上の被処理膜に所定の微細なパターンを効率よく形成することを目的とする。
　前記の目的を達成するため、本発明は、基板の被処理膜に所定のパターンを形成する基板の処理方法であって、被処理膜上に第一の膜による第一のパターンを形成し、前記第一のパターンに対して、第二の膜を異方的に形成する。すなわち、前記第一のパターン上と前記第一のパターン間の凹部の被処理膜上に、均一な厚みの第二の膜を形成する。そしてさらに、前記第一のパターンと前記第二の膜を覆うように第三の膜を形成し、次いで前記第三の膜の上層部を除去し、前記第一のパターン上に形成された前記第二の膜を露出させ、前記露出した第二の膜が所定の幅になるように当該第二の膜の側壁部を除去し、第二のパターンを形成し、前記第二のパターンをマスクとして、前記第一の膜をエッチングして第三のパターンを形成し、前記第三のパターンをマスクとして、前記被処理膜をエッチングする。
　本発明によれば、先ず、被処理膜上に形成された第一のパターンに対して、第二の膜を異方的に形成しているので、第一のパターン上と第一のパターン間の凹部の被処理膜上に、均一な厚みの第二の膜を形成することができる。そして、第一のパターンと第二の膜を覆う第三の膜を形成し、その第三の膜の上層部を除去して、第一のパターン上の第二の膜を露出した状態で、露出した第二の膜が所定の幅になるように第二の膜の側壁部を除去して第二のパターンを形成しているので、第一のパターン上にさらに微細な線幅を有する第二のパターンを形成することができる。その後、第二のパターンをマスクとして第一の膜をエッチングして第三のパターンを形成しているので、被処理膜上に第三のパターンによる微細なパターンを形成することができる。そして、この被処理膜上の第三のパターンをマスクとして被処理膜をエッチングしているので、被処理膜に微細なパターンを精度よく形成することができる。また、本発明の処理方法では、被処理膜上の膜に行われる露光は第一のパターンを形成する際の１回のみであり、従来のように２回露光する必要がない。したがって、基板上の被処理膜に所定の微細なパターンを精度よく、かつ効率よく形成することができる。
本実施の形態にかかる基板処理システムの構成の概略を示す平面図である。 本実施の形態にかかる基板処理システムの正面図である。 本実施の形態にかかる基板処理システムの背面図である。 イオンクラスタ装置の構成の概略を示す説明図である。 ウェハ上をイオンクラスタが走査する様子を示す説明図である。 ウェハ処理のフロー図である。 各処理におけるウェハ上のレジスト膜、シリコン窒化膜、犠牲膜及び被処理膜の状態を示した説明図であり、（ａ）はレジスト膜に第一のパターンが形成された状態を示す図、（ｂ）はシリコン窒化膜が異方的に形成された状態を示す図、（ｃ）はレジスト膜のパターンとシリコン窒化膜を覆うように犠牲膜が形成された状態を示す図、（ｄ）はレジスト膜のパターン上のシリコン窒化膜を露出させるように犠牲膜の表面が溶解された状態を示す図、（ｅ）はシリコン窒化膜に第二のパターンが形成された状態を示す図、（ｆ）はレジスト膜に第三のパターンが形成された状態を示す図、（ｇ）はレジスト膜に所望の線幅のパターンが形成された状態を示す図、（ｈ）はレジスト膜、シリコン窒化膜、犠牲膜が除去された状態を示す図である。 シリコン窒化膜の側壁部除去処理のフロー図である。 各処理におけるウェハ上のレジスト膜、シリコン窒化膜、犠牲膜、有機膜及び被処理膜の状態を示した説明図であり、（ａ）はシリコン窒化膜と犠牲膜を覆うように有機膜が形成された状態を示す図、（ｂ）は有機膜にパターンが形成された状態を示す図、（ｃ）はシリコン窒化膜の側壁部を溶解した状態を示す図である。 ウェハ処理のフロー図である。 各処理におけるウェハ上のレジスト膜、シリコン窒化膜、犠牲膜及び被処理膜の状態を示した説明図であり、（ａ）はレジスト膜に第一のパターンが形成された状態を示す図、（ｂ）はシリコン窒化膜が異方的に形成された状態を示す図、（ｃ）はレジスト膜のパターンとシリコン窒化膜を覆うように犠牲膜が形成された状態を示す図、（ｄ）はレジスト膜のパターン上のシリコン窒化膜を露出させるように犠牲膜の表面が溶解された状態を示す図、（ｅ）はシリコン窒化膜に第二のパターンが形成された状態を示す図、（ｆ）はシリコン窒化膜の側壁部を除去した後に犠牲膜を除去した状態を示す図、（ｇ）はシリコン窒化膜のパターンをマスクとしてレジスト膜のパターンをエッチングした状態を示す図、（ｈ）はシリコン窒化膜をマスクとして被処理膜をエッチングした状態を示す図、（ｉ）はレジスト膜、シリコン窒化膜が除去された状態を示す図である。
符号の説明
　　１　　基板処理システム
　　２　　塗布現像処理システム
　　３　　エッチング装置
　　４　　イオンクラスタ装置
　　５　　露光装置
　　２０、２１　レジスト塗布装置
　　２４　塗布処理装置
　　３０～３２　現像処理装置
　　３３、３４　液処理装置
　　３００　制御部
　　Ｆ　　被処理膜
　　Ｆ１　被処理膜のパターン
　　Ｇ　　犠牲膜
　　Ｎ　　シリコン窒化膜
　　Ｎ１　シリコン窒化膜のパターン
　　Ｐ　　プログラム
　　Ｒ１、Ｒ２　レジスト膜のパターン
　　Ｘ　　有機膜
　　Ｗ　　ウェハ
　以下、本発明の好ましい実施の形態について説明する。図１は、本実施の形態にかかる基板処理システム１の構成の概略を示す平面図であり、図２は、基板処理システム１の正面図であり、図３は、基板処理システム１の背面図である。
　基板処理システム１は、図１に示すように、ウェハ処理のフォトリソグラフィー工程を行う塗布装置としての塗布現像処理システム２と、ウェハＷ上の所定の膜をエッチングするエッチング装置３と、ウェハＷに形成されたパターン上に所定の膜を異方的に形成する膜形成装置としてのイオンクラスタ装置４と、ウェハＷ上の所定の膜を露光する露光装置５とを有している。
　塗布現像処理システム２は、例えば２５枚のウェハＷをカセット単位で外部から塗布現像処理システム２に対して搬入出したり、カセットＣに対してウェハＷを搬入出したりするカセットステーション６と、フォトリソグラフィー工程の中で枚葉式に所定の処理を施す複数の各種処理装置を多段に配置している処理ステーション７と、この処理ステーション７に隣接して設けられている露光装置５との間でウェハＷの受け渡しをするインターフェイスステーション８とを一体に接続した構成を有している。
　カセットステーション６には、カセット載置台９が設けられ、当該カセット載置台９は、複数のカセットＣをＸ方向（図１中の上下方向）に一列に載置自在になっている。カセットステーション６には、搬送路１０上をＸ方向に向かって移動可能なウェハ搬送体１１が設けられている。ウェハ搬送体１１は、カセットＣに収容されたウェハＷのウェハ配列方向（Ｚ方向；鉛直方向）にも移動自在であり、Ｘ方向に配列された各カセットＣ内のウェハＷに対して選択的にアクセスできる。
　ウェハ搬送体１１は、Ｚ軸周りのθ方向に回転可能であり、後述する処理ステーション７側の第３の処理装置群Ｇ３に属する温度調節装置６０やウェハＷの受け渡しを行うためのトランジション装置６１に対してもアクセスできる。
　カセットステーション６に隣接する処理ステーション７は、複数の処理装置が多段に配置された、例えば５つの処理装置群Ｇ１～Ｇ５を備えている。処理ステーション７のＸ方向負方向（図１中の下方向）側には、カセットステーション６側から第１の処理装置群Ｇ１、第２の処理装置群Ｇ２が順に配置されている。処理ステーション７のＸ方向正方向（図１中の上方向）側には、カセットステーション６側から第３の処理装置群Ｇ３、第４の処理装置群Ｇ４及び第５の処理装置群Ｇ５が順に配置されている。第３の処理装置群Ｇ３と第４の処理装置群Ｇ４の間には、第１の搬送装置Ａ１が設けられており、第１の搬送装置Ａ１の内部には、ウェハＷを支持して搬送する第１の搬送アーム１２が設けられている。第１の搬送アーム１２は、第１の処理装置群Ｇ１、第３の処理装置群Ｇ３及び第４の処理装置群Ｇ４内の各処理装置に選択的にアクセスしてウェハＷを搬送できる。第４の処理装置群Ｇ４と第５の処理装置群Ｇ５の間には、第２の搬送装置Ａ２が設けられており、第２の搬送装置Ａ２の内部には、ウェハＷを支持して搬送する第２の搬送アーム１３が設けられている。第２の搬送アーム１３は、第２の処理装置群Ｇ２、第４の処理装置群Ｇ４及び第５の処理装置群Ｇ５内の各処理装置に選択的にアクセスしてウェハＷを搬送できる。
　第１の処理装置群Ｇ１には、図２に示すように、例えばウェハＷにレジスト液を塗布し、第一の膜としてのレジスト膜を形成するレジスト塗布装置２０、２１、露光処理時の光の反射を防止する反射防止膜を形成するボトムコーティング装置２２、２３、ウェハＷに塗布液を塗布し、塗布膜を形成する膜形成装置としての塗布処理装置２４が下から順に５段に重ねられている。これらレジスト塗布装置２０、２１、ボトムコーティング装置２２、２３、塗布処理装置２４の装置は、例えば同一の装置構成である。また、第１の処理装置群Ｇ１の最下段には、各処理装置群Ｇ１内の各装置に各種液体を供給するためのケミカル室４０が設けられている。
　第２の処理装置群Ｇ２には、例えばウェハＷに現像液を供給して現像処理する現像処理装置３０～３２、ウェハＷに所定の液体を供給して所定の膜を除去する除去装置としての液処理装置３３、３４が下から順に５段に重ねられている。これら現像処理装置３０～３２、液処理装置３３、３４は、例えば同一の装置構成である。また、第２の処理装置群Ｇ２の最下段には、各処理装置群Ｇ２内の各装置に各種液体を供給するためのケミカル室４１がそれぞれ設けられている。
　第３の処理装置群Ｇ３には、図３に示すように、例えば温度調節装置６０、トランジション装置６１、精度の高い温度管理下でウェハＷを温度調節する高精度温度調節装置６２～６４及びウェハＷを高温で加熱処理する高温度熱処理装置６５～６８が下から順に９段に重ねられている。
　第４の処理装置群Ｇ４には、例えば高精度温度調節装置７０、レジスト塗布処理後のウェハＷを加熱処理するプリベーキング装置７１～７４及び現像処理後のウェハＷを加熱処理するポストベーキング装置７５～７９が下から順に１０段に重ねられている。
　第５の処理装置群Ｇ５には、ウェハＷを熱処理する複数の熱処理装置、例えば高精度温度調節装置８０～８３、ポストエクスポージャーベーキング装置８４～８９が下から順に１０段に重ねられている。
　第１の搬送装置Ａ１のＸ方向正方向側には、図１に示すように、複数の処理装置が配置されており、図３に示すようにウェハＷを疎水化処理するためのアドヒージョン装置９０、９１、ウェハＷを加熱する加熱装置９２、９３が下から順に４段に重ねられている。図１に示すように第２の搬送装置Ａ２のＸ方向正方向側には、例えばウェハＷのエッジ部のみを選択的に露光する周辺露光装置９４が配置されている。
　インターフェイスステーション８には、例えば図１に示すようにＸ方向に向けて延伸する搬送路１００上を移動するウェハ搬送体１０１と、バッファカセット１０２が設けられている。ウェハ搬送体１０１は、Ｚ方向に移動可能でかつθ方向にも回転可能であり、インターフェイスステーション８に隣接した露光装置５と、バッファカセット１０２及び第５の処理装置群Ｇ５に対してアクセスしてウェハＷを搬送できる。
　次に、上述のイオンクラスタ装置４の構成について、図４に基づいて説明する。イオンクラスタ装置４は、ウェハＷを収容し内部を密閉することができる真空容器２００を有している。真空容器２００は、原料ガス供給室２００ａ、イオン化・加速室２００ｂ、処理室２００ｃの３つに分割されている。原料ガス供給室２００ａ、イオン化・加速室２００ｂ、処理室２００ｃの底部には、各室内の雰囲気を排気する排気口２０１ａ、２０１ｂ、２０１ｃがそれぞれ形成されている。排気口２０１ａ、２０１ｂ、２０１ｃは排気管２０２ａ、２０２ｂ、２０２ｃにそれぞれ接続され、各排気管２０２ａ、２０２ｂ、２０２ｃには、各室内の雰囲気を真空引きする排気ポンプ（図示せず）が接続されている。
　原料ガス供給室２００ａの内部には、原料ガス供給容器２１０が設けられている。原料ガス供給容器２１０の上流側には、原料ガス供給管２１１を介して複数、例えば２基の原料ガス供給源２１２ａ、２１２ｂが設けられている。原料ガス供給源２１２ａ、２１２ｂは、真空容器２００の外部に設けられ、その内部には例えば揮発性ガスの窒素ガス、シランガスがそれぞれ貯留されている。原料ガス供給管２１１には、三方弁２１３が設けられている。この三方弁２１３の開度は後述する制御部３００によって制御され、原料ガス供給源２１２ａ、２１２ｂから原料ガス供給容器２１０内に所定の割合で混合された原料ガスが供給される。原料ガス供給容器２１０の下流側には、供給された原料ガスを原料ガス供給容器２１０から放出するノズル２１４が設けられている。そして、原料ガス供給容器２１０から放出された原料ガスは冷却され、数個から数千個の弱く結びついたクラスタ２１５が形成される。このクラスタ２１５は、原料ガス供給室２００ａとイオン化・加速室２００ｂとの間に形成された開口部２１６からイオン化・加速室２００ｂに供給される。なお、原料ガス供給源２１２ａ、２１ｂは２基に限定されず、混合する原料ガスの種類によって複数設けることができる。
　イオン化・加速室２００ｂの内部には、クラスタ２１５をイオン化させるイオン化器２２０が設けられている。イオン化器２２０は、例えば電子衝突イオン化器であり、陽極２２１と陰極２２２を有している。陽極２２１と陰極２２２は、真空容器２００の外部に設けられた電源２２３に接続されている。イオン化器２２０では、陽極２２１と陰極２２２の間で電子を発生させ、この電子をイオン化器２２０内のクラスタ２１５に衝突させる。電子衝突は、クラスタ２１５から電子を放出させ、クラスタ２１５の一部を正にイオン化させ、イオンクラスタ２２４が形成される。
　イオン化・加速室２００ｂの内部には、イオン化器２２０の下流側に、イオンクラスタ２２４を加速させる加速器２３０がさらに設けられている。加速器２３０は、例えば静電気加速器であり、電極２３１、２３２を有している。電極２３１、２３２は、真空容器２００の外部に設けられた電源２３３に接続されている。加速器２３０では、電極２３１、２３２によってイオンクラスタ２２４に電界をかけることにより、イオンクラスタ２２４が加速される。この加速されたイオンクラスタ２２４は、イオン化・加速室２００ｂと処理室２００ｃとの間に形成された開口部２３４から処理室２００ｃに供給される。
　処理室２００ｃの内部には、ウェハＷを保持する保持部材２４０が設けられている。保持部材２４０は、処理室２００ｃに供給されたイオンクラスタ２２４がウェハＷの表面に垂直（図中のＸ方向）に供給されるようにウェハＷを保持する。すなわち、保持部材２４０は、ウェハＷを鉛直方向（図中のＺ方向）に保持する。保持部材２４０には、後述する制御部３００の制御によって保持部材２４０を移動させる移動部材２４１が設けられている。移動部材２４１は、保持部材２４０を水平方向（図中のＹ方向）に移動させる水平移動部材２４２と、保持部材２４０を鉛直方向（図中のＺ方向）に移動させる鉛直移動部材２４３とを有している。そして、保持部材２４０に保持されたウェハＷは、図５に示すように、イオンクラスタ２２４がウェハＷの表面全面に供給されるように、鉛直方向（図中のＺ方向）と水平方向（図中のＹ方向）に交互に所定の距離だけ移動される。また、保持部材２４０の両端の位置においては、イオンクラスタ２２４の経路は保持部材２４０の外になる。このようにして、イオンクラスタ２２４がウェハＷの表面に対して垂直方向（図中のＸ方向）から、ウェハＷの表面全面に均一に供給される。
　処理室２００ｃの内壁には、図４に示すように、イオンクラスタ２２４を捕捉する捕捉部材２４４が設けられている。捕捉部材２４４は、ウェハＷあるいは保持部材２４０に衝突せずに、ウェハＷの後方に進入したイオンクラスタ２２４を捕捉することができる。
　以上のイオンクラスタ装置４では、原料ガス供給容器２１０から供給され、イオン化器２２０及び加速器２３０でイオン化、加速されたイオンクラスタ２２４が、保持部材２４０に保持されたウェハＷの表面に対して垂直に供給される。そして、保持部材２４０を水平方向及び鉛直方向に交互に移動させることによって、イオンクラスタ２２４がウェハＷの表面全面に均一に供給される。イオンクラスタ２４０はウェハＷへの衝突で個々の窒素原子に分離し、イオンクラスタ２４０が有していた高エネルギーがウェハＷ上の表面に蓄積される。そして、このエネルギーによって、ウェハＷ上でイオンクラスタ２２４の原子が反応して、ウェハＷの表面にシリコン窒化膜が異方的に形成される。
　以上のように構成された基板処理システム１におけるウェハ処理の制御は、図１に示すように、基板処理システム１に設けられた制御部３００によって行われている。制御部３００は、例えばコンピュータであり、プログラム格納部を有している。そのプログラム格納部には、上述の各種処理装置や搬送体などの駆動系の動作を制御して、後述する所定のレシピのウェハ処理を実行するプログラムＰが格納されている。なお、このプログラムＰは、例えばハードディスク（ＨＤ）、フレキシブルディスク（ＦＤ）、メモリーカード、コンパクトディスク（ＣＤ）、マグネットオプティカルディスク（ＭＯ）、ハードディスク等の読み取り可能な記憶媒体に格納され、制御部３００であるコンピュータにインストールされている。
　本実施の形態にかかる基板処理システム１は以上のように構成されており、次にその基板処理システム１において、ウェハＷ上の被処理膜に所定のパターンを形成する処理について説明する。図６は、このウェハＷの処理の主な処理フローを示している。
　処理されるウェハＷは、図７（ａ）に示すように、予めその表面に被処理膜Ｆが形成され、カセット載置台９上のカセットＣ内に収容されている。そして、先ず、ウェハ搬送体１１によって、カセットＣ内からウェハＷが一枚取り出され、第３の処理装置群Ｇ３の温度調節装置６０に搬送される。温度調節装置６０に搬送されたウェハＷは、所定温度に温度調節され、その後第１の搬送アーム１２によってボトムコーティング装置２２に搬送され、反射防止膜が形成される。反射防止膜が形成されたウェハＷは、第１の搬送アーム１２によって加熱装置９２、高温度熱処理装置６５、高精度温度調節装置７０に順次搬送され、各装置で所定の処理が施される。その後ウェハＷは、レジスト塗布装置２０に搬送される。
　レジスト塗布装置２０においてウェハＷの表面にレジスト膜が形成されると、ウェハＷは第１の搬送アーム１２によってプリベーキング装置７１に搬送され、加熱処理が施される。続いて第２の搬送アーム１３によって周辺露光装置９４、高精度温度調節装置８２に順次搬送されて、各装置において所定の処理が施される。その後、インターフェイスステーション８のウェハ搬送体１０１によって露光装置５に搬送され、ウェハＷ上のレジスト膜に所定のパターンが露光される。露光処理の終了したウェハＷは、ウェハ搬送体１０１によってポストエクスポージャーベーキング装置８４に搬送され、ウェハＷに加熱処理（ポストエクスポージャーベーキング）が施される。
　加熱処理の終了したウェハＷは、第２の搬送アーム１３によって高精度温度調節装置８１に搬送されて温度調節され、その後現像処理装置３０に搬送される。現像処理装置３０では、ウェハＷ上に現像処理が施され、図７（ａ）に示すように、レジスト膜に線幅がＣＤ１の第一のパターンとしてのパターンＲ１が形成される（図６のステップＳ１）。ここで、レジスト膜に形成されるパターンＲ１の線幅ＣＤ１は、後述するウェハＷ上の被処理膜Ｆに形成する所望の線幅ＣＤ２よりも大きくなっている。
　レジスト膜にパターンＲ１が形成されたウェハＷは、第２の搬送アーム１３によってポストベーキング装置７５に搬送され、加熱処理が施された後、高精度温度調節装置６２に搬送され温度調節される。そしてウェハＷは、第１の搬送アーム１２によってトランジション装置６１に搬送され、ウェハ搬送体１１によってカセットステーション６のカセットＣに戻される。
　カセットＣに戻されたウェハＷは、塗布現像処理システム２からイオンクラスタ装置４に搬送される。イオンクラスタ装置４では、ウェハＷ上にシリコン原子２１２と窒素原子からなるイオンクラスタ２３３を供給することにより、図７（ｂ）に示すように、第二の膜としてのシリコン窒化膜Ｎが異方的に形成される（図６のステップＳ２）。すなわち、パターンＲ１上に形成されたシリコン窒化膜Ｎの厚みと、パターンＲ１間の凹部の被処理膜Ｆ上に形成されたシリコン窒化膜Ｎの厚みが同一になるように形成される。
　ウェハＷ上にシリコン窒化膜Ｎが形成されると、続いて同じイオンクラスタ装置４内で、図７（ｃ）に示すように、レジスト膜のパターンＲ１とシリコン窒化膜Ｎを覆うように、第三の膜としての犠牲膜Ｇが形成される（図６のステップＳ３）。犠牲膜Ｇは、例えばＳＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）膜である。なお、犠牲膜Ｇは、例えばプラズマＣＶＤ装置において、ＣＶＤ（化学気相成長法）により形成してもよく、また、塗布現像処理システム２の塗布処理装置２４において所定の塗布液を塗布することによって形成してもよい。
　犠牲膜Ｇが形成されたウェハＷは、再び塗布現像処理システム２のカセットＣに搬送される。カセットＣ内のウェハＷは、ウェハ搬送体１１、第１の搬送アーム１２及び第２の搬送アーム１３によって、液処理装置３３に搬送される。液処理装置３３では、ウェハＷに例えば希フッ酸を供給し、図７（ｄ）に示すように、レジスト膜のパターンＲ１上のシリコン窒化膜Ｎを露出させるように、犠牲膜Ｇの表層部を溶解させる（図６のステップＳ４）。ここで、犠牲膜Ｇの表層部のみを溶解させるために、制御部３００によって犠牲膜Ｇを溶解させる時間が制御される。
　レジスト膜のパターンＲ１上のシリコン窒化膜Ｎが露出されると、続いて同じ液処理装置３３において、ウェハＷに例えばアルカリ性水溶液であるアンモニア水を供給する。そうすると、図７（ｅ）に示すように、シリコン窒化膜Ｎに線幅がＣＤ２の第二のパターンとしてのパターンＮ１が形成される（図６のステップＳ５）。ここで、形成されるパターンＮ１の線幅が所望のＣＤ２にするために、制御部３００によってパターンＢ１の側壁部を溶解させる時間が制御される。この溶解させる時間は、アンモニア水の濃度あるいは後続のポストベーキング装置７６における加熱処理の時間に基づいて、制御部３００において決定される。
　シリコン窒化膜ＮのパターンＮ１が形成されたウェハＷは、第２の搬送アーム１３によってポストベーキング装置７６に搬送され、加熱処理が施された後、高精度温度調節装置６３に搬送され温度調節される。そしてウェハＷは、第１の搬送アーム１２によってトランジション装置６１に搬送され、ウェハ搬送体１１によってカセットステーション６のカセットＣに戻される。
　カセットＣに戻されたウェハＷは、塗布現像処理システム２からエッチング装置３に搬送される。エッチング装置３では、先ず、シリコン窒化膜ＮのパターンＮ１をマスクとしてレジスト膜のパターンＲ１がエッチングされ、図７（ｆ）に示すように、レジスト膜のパターンＲ２が形成され、被処理膜Ｆ上にパターンＮ１と犠牲膜Ｇの表面が露出した第三のパターンが形成される（図６のステップＳ６）。続いて、同じエッチング装置３において、第三のパターンのパターンＮ１と犠牲膜Ｇをマスクとして被処理膜Ｆがエッチングされ、図７（ｇ）に示すように、被処理膜Ｆに所望の線幅ＣＤ２のパターンＦ１が形成される（図６のステップＳ７）。
　被処理膜ＦにパターンＦ１が形成されたウェハＷは、例えばエッチング装置３と同様の装置であるプラズマアッシング装置（図示せず）に搬送される。プラズマアッシング装置では、図７（ｈ）に示すように、ウェハＷ上のレジスト膜、シリコン窒化膜Ｎ及び犠牲膜Ｇがプラズマによって除去される（図６のステップＳ８）。こうして一連のウェハ処理が終了する。
　以上の実施の形態によれば、先ず、被処理膜Ｆ上に形成されたレジスト膜のパターンＲ１に対して、シリコン窒化膜Ｎを異方的に形成しているので、パターンＲ１上とパターンＲ１間の凹部の被処理膜Ｆ上に、均一な厚みのシリコン窒化膜Ｎを形成することができる。そして、パターンＲ１とシリコン窒化膜Ｎを覆うように犠牲膜Ｇを形成し、その犠牲膜Ｇの上層部を除去して、パターンＲ１上のシリコン窒化膜Ｎを露出した状態で、露出したシリコン窒化膜Ｎの側壁部を除去してパターンＮ１を形成しているので、パターンＲ１上のシリコン窒化膜Ｎに、パターンＲ１の線幅ＣＤ１よりもさらに微細な所望の線幅ＣＤ２を有するパターンＮ１を形成することができる。その後、パターンＮ１をマスクとしてレジスト膜のパターンＲ１をエッチングしているので、被処理膜Ｆ上にパターンＮ１と犠牲膜Ｇによる微細なパターンを形成することができる。そしてパターンＮ１と犠牲膜Ｇをマスクとして被処理膜Ｆをエッチングしているので、被処理膜Ｆ上に微細なパターンＦ１を精度よく形成することができる。また、本発明の処理方法では、被処理膜Ｆ上の膜に行われる露光はレジスト膜のパターンＲ１を形成する際の１回のみであり、従来のように２回露光する必要がない。したがって、ウェハＷ上の被処理膜Ｆに所定の微細なパターンＦ１を精度よく、かつ効率よく形成することができる。
　また、イオンクラスタ装置４を用いて、いわゆるイオンクラスタビーム法により、被処理膜Ｆ上のレジスト膜のパターンＲ１にシリコン窒化膜Ｎを形成しているので、シリコン窒化膜Ｎを異方的に形成することができる。すなわち、イオンクラスタビーム法では、原料ガスがイオンクラスタ化され、細く指向性が強いイオンクラスタ２２４が形成され、イオンクラスタ２２４がウェハＷに衝突して膜にエネルギーが蓄積し、このエネルギーによって、イオンクラスタ２２４の原子が反応してシリコン窒化膜Ｎが形成される。そして、イオンクラスタ２２４はウェハＷの表面に対して垂直に供給され、かつ、ウェハＷはイオンクラスタ２２４が当該ウェハＷの表面全面に供給されるように移動するので、シリコン窒化膜Ｎを異方的に形成することができる。
　以上の実施の形態では、シリコン窒化膜Ｎに線幅ＣＤ２のパターンＮ１を形成する際、シリコン窒化膜Ｎの上面が露出した状態で側壁部を除去していたが（図６のステップＳ５）、図８の処理フローに示すように、シリコン窒化膜Ｎの上面に例えば第四の膜としての有機膜を形成した後、シリコン窒化膜Ｎの側壁部を除去してもよい。かかる場合、先ず、犠牲膜Ｇの表層部を溶解させた後（図６のステップＳ４）、ウェハＷは塗布処理装置２４に搬送される。塗布処理装置２４では、ウェハＷに所定の塗布液が塗布され、図９（ａ）に示すように、シリコン窒化膜Ｎと犠牲膜Ｇを覆うように、有機膜Ｘが形成される（図８のステップＳ５－１）。
　有機膜Ｘが形成されたウェハＷは、第１の搬送アーム１２によってプリベーキング装置７２に搬送され、加熱処理が施される。続いて第２の搬送アーム１３によって周辺露光装置９４、高精度温度調節装置８３に順次搬送されて、各装置において所定の処理が施される。その後、インターフェイスステーション８のウェハ搬送体１０１によって露光装置５に搬送され、ウェハＷ上の有機膜Ｘに所定のパターンが露光される（図８のステップＳ５－２）。ここで、有機膜Ｘに露光されるパターンの線幅は、レジスト膜のパターンＲ１条のシリコン窒化膜Ｎと同一の線幅ＣＤ１となっている。
　露光処理の終了したウェハＷは、ウェハ搬送体１０１によってポストエクスポージャーベーキング装置８５に搬送され、ウェハＷに加熱処理が施される。その後ウェハＷは、第２の搬送アーム１２によって高精度温度調節装置８３に搬送されて温度調節され、その後現像処理装置３１に搬送される。現像処理装置３１では、ウェハＷ上に現像処理が施され、図９（ｂ）に示すように、有機膜Ｘに線幅がＣＤ１のパターンＸ１が形成される（図８のステップＳ５－３）。
　次に、同じ現像処理装置３１において、ウェハＷを洗浄した後、ウェハＷに対してアンモニア水を供給し、図９（ｃ）に示すように、シリコン窒化膜Ｎの線幅がＣＤ２になるように、シリコン窒化膜Ｎの側壁部を溶解させる（図８のステップＳ５－４）。ここで、形成されるパターンＢ２の線幅が所望のＣＤ２にするために、制御部３００によってパターンＢ１の側壁部を溶解させる時間が制御される。この溶解させる時間は、アンモニア水の濃度に基づいて、制御部３００において決定される。
　その後、例えば液処理装置３４で有機膜Ｘを除去することによって、図７（ｅ）に示すように、シリコン窒化膜Ｎに線幅がＣＤ２のパターンＮ１が形成される（図８のステップＳ５－５）。かかる場合、シリコン窒化膜Ｎの上面に有機膜Ｘを形成した後、アンモニア水によってシリコン窒化膜Ｎの側壁部を溶解しているので、シリコン窒化膜Ｎの上面が溶解することなく、パターンＮ１を精度よく形成することができる。
　以上の実施の形態では、犠牲膜Ｇに無機膜であるＳＯＧ膜を用いていたが、これに代えて有機膜を用いてもよい。かかる場合、シリコン窒化膜Ｎの側壁部除去後（図１０のステップＳ５）、図１１（ｆ）に示すように、犠牲膜Ｇを除去してもよい（図１０のステップＳ６）。その後、図１１（ｇ）に示すように、シリコン窒化膜ＮのパターンＮ１をマスクとしてレジスト膜のパターンＲ１をエッチングした後（図１０のステップＳ７）、図１１（ｈ）に示すように、シリコン窒化膜Ｎをマスクとして被処理膜Ｆをエッチングする（図１０のステップＳ８）。かかる場合でも、図１１（ｉ）に示すように、被処理膜ＦにパターンＦ１を精度よく形成することができる（図１０のステップＳ９）。なお、その他の工程（図１０のステップＳ１～Ｓ４）については、上述した実施の形態と同様の処理が行われる。
　また、かかる有機膜からなる犠牲膜Ｇを形成する際には、塗布処理装置２４において、所定の塗布液を塗布することによって形成してもよい。
　以上の実施の形態では、エッチング装置３と同様の装置でアッシングすることで、レジスト膜、シリコン窒化膜Ｎ及び犠牲膜Ｇをプラズマによって除去していたが（図６のステップＳ８）、ウェットエッチングすることによってこれらのレジスト膜、シリコン窒化膜Ｎ及び犠牲膜Ｇを除去してもよい。
　以上、添付図面を参照しながら本発明の好適な実施の形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された思想の範疇内において、各種の変更例または修正例に相到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。本発明はこの例に限らず種々の態様を採りうるものである。本発明は、基板がウェハ以外のＦＰＤ（フラットパネルディスプレイ）、フォトマスク用のマスクレチクルなどの他の基板である場合にも適用できる。
　本発明は、例えば半導体ウェハ等の基板上の被処理膜に所定の微細パターンを形成する基板の処理方法、プログラム、コンピュータ記憶媒体及び基板処理システムに有用である。

Claims (10)

  1. 基板の被処理膜に所定のパターンを形成する基板の処理方法であって、
    被処理膜上に第一の膜による第一のパターンを形成し、
    前記第一のパターンに対して、第二の膜を異方的に形成し、
    前記第一のパターンと前記第二の膜を覆うように第三の膜を形成し、
    前記第三の膜の上層部を除去し、前記第一のパターン上に形成された前記第二の膜を露出させ、
    前記露出した第二の膜が所定の幅になるように当該第二の膜の側壁部を除去し、第二のパターンを形成し、
    前記第二のパターンをマスクとして、前記第一の膜をエッチングして第三のパターンを形成し、
    前記第三のパターンをマスクとして、前記被処理膜をエッチングする。
  2. 請求項１に記載の基板の処理方法において、
    第一のパターンに対して、第二の膜を異方的に形成する際には、
    イオンクラスタビーム法により、前記第二の膜を異方的に形成する。
  3. 請求項１に記載の基板の処理方法において、
    前記第一のパターンと前記第二の膜を覆うように第三の膜を形成する際には、
    塗布液を塗布することにより、前記第三の膜を形成する。
  4. 請求項１に記載の基板の処理方法において、
    前記第二の膜は、アルカリ性水溶液に対して可溶性の膜である。
  5. 請求項４に記載の基板の処理方法において、
    前記露出した第二の膜が所定の幅になるように当該第二の膜の側壁部を除去し、第二のパターンを形成する際には、
    前記第一のパターン上の第二の膜上に、当該第二の膜と同一の幅を有する第四の膜を形成し、前記第二の膜の側壁部にアルカリ性水溶液を供給し、当該第二の膜の側壁部を溶解させる。
  6. 請求項５に記載の基板の処理方法において、
    前記第二の膜の側壁部にアルカリ性水溶液を供給する際に、当該アルカリ性水溶液を供給する時間を制御して、当該第二の膜を所定の幅にする。
  7. 請求項５に記載の基板の処理方法において、
    前記第一の膜の側壁部にアルカリ性水溶液を供給する際に、当該アルカリ性水溶液の濃度を制御して、当該第一の膜を所定の幅にする。
  8. 基板の被処理膜に所定のパターンを形成する基板の処理方法を基板処理システムによって実行させるために、当該基板処理システムを制御する制御部のコンピュータ上で動作するプログラムであって、
    前記基板の処理方法は、
    被処理膜上に第一の膜による第一のパターンを形成し、
    前記第一のパターンに対して、第二の膜を異方的に形成し、
    前記第一のパターンと前記第二の膜を覆うように第三の膜を形成し、
    前記第三の膜の上層部を除去し、前記第一のパターン上に形成された前記第二の膜を露出させ、
    前記露出した第二の膜が所定の幅になるように当該第二の膜の側壁部を除去し、第二のパターンを形成し、
    前記第二のパターンをマスクとして、前記第一の膜をエッチングして第三のパターンを形成し、
    前記第三のパターンをマスクとして、前記被処理膜をエッチングするものである。
  9. 基板の被処理膜に所定のパターンを形成する基板の処理方法を基板処理システムによって実行させるために、当該基板処理システムを制御する制御部のコンピュータ上で動作するプログラムを格納した読み取り可能なコンピュータ記憶媒体であって、
    前記基板の処理方法は、
    被処理膜上に第一の膜による第一のパターンを形成し、
    前記第一のパターンに対して、第二の膜を異方的に形成し、
    前記第一のパターンと前記第二の膜を覆うように第三の膜を形成し、
    前記第三の膜の上層部を除去し、前記第一のパターン上に形成された前記第二の膜を露出させ、
    前記露出した第二の膜が所定の幅になるように当該第二の膜の側壁部を除去し、第二のパターンを形成し、
    前記第二のパターンをマスクとして、前記第一の膜をエッチングして第三のパターンを形成し、
    前記第三のパターンをマスクとして、前記被処理膜をエッチングするものである。
  10. 基板の被処理膜に所定のパターンを形成する基板処理システムであって、
    被処理膜上に第一の膜による第一のパターンを形成する塗布現像装置と、
    前記第一のパターンに対して、第二の膜を異方的に形成する膜形成装置と、
    前記第一のパターンと前記第二の膜を覆うように第三の膜を形成する膜形成装置と、
    前記第三の膜の上層部を除去し、前記第一のパターン上に形成された前記第二の膜を露出させる除去装置と、
    前記露出した第二の膜が所定の幅になるように当該第二の膜の側壁部を除去し、第二のパターンを形成する除去装置と、
    前記第二のパターンをマスクとして、前記第一の膜をエッチングして第三のパターンを形成するエッチング装置と、
    前記第三のパターンをマスクとして、前記被処理膜をエッチングするエッチング装置と、
    を有する。
PCT/JP2008/065737 2007-12-27 2008-09-02 基板の処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム WO2009084279A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007-335723 2007-12-27
JP2007335723A JP2009158746A (ja) 2007-12-27 2007-12-27 基板の処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム

Publications (1)

Publication Number Publication Date
WO2009084279A1 true WO2009084279A1 (ja) 2009-07-09

Family

ID=40824007

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2008/065737 WO2009084279A1 (ja) 2007-12-27 2008-09-02 基板の処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム

Country Status (3)

Country Link
JP (1) JP2009158746A (ja)
TW (1) TW200939345A (ja)
WO (1) WO2009084279A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107464749B (zh) * 2017-07-28 2021-09-17 北京北方华创微电子装备有限公司 蚀刻方法和蚀刻系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001092152A (ja) * 1999-09-24 2001-04-06 Toshiba Corp 半導体装置の製造方法
JP2005010633A (ja) * 2003-06-20 2005-01-13 Nec Electronics Corp 化学増幅型レジスト組成物およびそれを用いた半導体装置の製造方法、パターン形成方法
JP2008103718A (ja) * 2006-10-17 2008-05-01 Samsung Electronics Co Ltd 半導体素子の微細パターンの形成方法
JP2008166700A (ja) * 2006-12-28 2008-07-17 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001092152A (ja) * 1999-09-24 2001-04-06 Toshiba Corp 半導体装置の製造方法
JP2005010633A (ja) * 2003-06-20 2005-01-13 Nec Electronics Corp 化学増幅型レジスト組成物およびそれを用いた半導体装置の製造方法、パターン形成方法
JP2008103718A (ja) * 2006-10-17 2008-05-01 Samsung Electronics Co Ltd 半導体素子の微細パターンの形成方法
JP2008166700A (ja) * 2006-12-28 2008-07-17 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法

Also Published As

Publication number Publication date
JP2009158746A (ja) 2009-07-16
TW200939345A (en) 2009-09-16

Similar Documents

Publication Publication Date Title
US20190244805A1 (en) Etching substrates using ale and selective deposition
TWI703618B (zh) 用於圖案化具有所需尺度的材料層的方法
TW202141180A (zh) 用以改善含金屬euv光阻的乾式顯影效能的塗佈/曝光後處理
KR102680084B1 (ko) 금속-함유 포토레지스트의 재작업 (rework)
KR100832514B1 (ko) 기판 처리방법 및 기판 처리장치
JP5572560B2 (ja) 成膜装置、基板処理システム、基板処理方法及び半導体装置の製造方法
US20100233883A1 (en) Substrate processing method
JP5919210B2 (ja) 基板処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム
TWI844592B (zh) 對基板進行圖案化的方法以及對基板進行圖案化的裝置
US8530357B2 (en) Method for manufacturing semiconductor device and apparatus for manufacturing semiconductor device
TWI881220B (zh) 以電場引導式曝光後烘烤圖案化的金屬氧化物阻劑
WO2009084279A1 (ja) 基板の処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム
WO2016047493A1 (ja) 基板処理方法、コンピュータ記憶媒体及び基板処理システム
KR20100127183A (ko) 레지스트 도포 처리 방법 및 레지스트 패턴의 형성 방법
JPH07142356A (ja) レジスト・パターン形成方法およびこれに用いるレジスト・パターン形成システム
KR100523839B1 (ko) 건식 리소그라피 방법 및 이를 이용한 게이트 패턴 형성방법
KR102827831B1 (ko) 금속-함유 포토레지스트의 재작업
JP2009065000A (ja) 基板の処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム
TWI882797B (zh) 對基板進行圖案化的裝置
CN119585842A (zh) 基板处理方法和基板处理系统
JP2005268522A (ja) 露光装置、露光方法および半導体装置の製造方法
TWI457722B (zh) 微影設備配置及提升半導體工件製程生產率的方法
CN117501416A (zh) 基片处理方法和基片处理系统
CN119816785A (zh) 基板处理方法和基板处理系统
JPH09162173A (ja) アッシング方法及びアッシング装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 08866891

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 08866891

Country of ref document: EP

Kind code of ref document: A1