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WO2007102358A1 - 電子デバイスパッケージ、モジュール、および電子機器 - Google Patents

電子デバイスパッケージ、モジュール、および電子機器 Download PDF

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Publication number
WO2007102358A1
WO2007102358A1 PCT/JP2007/053724 JP2007053724W WO2007102358A1 WO 2007102358 A1 WO2007102358 A1 WO 2007102358A1 JP 2007053724 W JP2007053724 W JP 2007053724W WO 2007102358 A1 WO2007102358 A1 WO 2007102358A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor package
electronic device
substrate
present
wiring pattern
Prior art date
Application number
PCT/JP2007/053724
Other languages
English (en)
French (fr)
Inventor
Takao Yamazaki
Yoshimichi Sogawa
Toshiaki Shironouchi
Kenji Ohyachi
Original Assignee
Nec Corporation
Nec Electronics Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corporation, Nec Electronics Corporation filed Critical Nec Corporation
Priority to JP2008503791A priority Critical patent/JP4955648B2/ja
Priority to CN2007800079454A priority patent/CN101395715B/zh
Priority to US12/223,963 priority patent/US7812440B2/en
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    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Definitions

  • the present invention makes it easy to mount any electronic device necessary for operating the electronic device in the electronic device (the mounting is facilitated by substantially expanding the external terminals of the electronic device).
  • the present invention relates to a fan-out type packaging technology that can freely change the external dimensions of an electronic device package.
  • the present invention also relates to a module in which an electronic device package is mounted on a circuit board, and an electronic apparatus including the electronic device package.
  • FIG. 1 is a cross-sectional view showing a semiconductor package described in Patent Document 1.
  • a semiconductor package 500 is a flexible device having a semiconductor device 506 having an external electrode (not shown) formed on a circuit surface (the lower surface in the drawing) and a thermoplastic insulating resin layer 504 on one or both sides of the wiring pattern 505.
  • a substrate 508 and at least one insertion substrate 507 disposed around the semiconductor device 506 are provided.
  • An electrode is provided on the flexible substrate 508, and this electrode is connected to a predetermined electrode of the semiconductor device 506.
  • the connecting portion between the electrodes is sealed with a thermoplastic insulating resin layer 504.
  • the flexible substrate 508 is bent along the side surface of the insertion substrate 507, and external electrodes are formed on the electrode formation surface and other surfaces of the semiconductor device 506.
  • the configuration as described above is a so-called “Fan_out type” package, which is more flexible than the pitch of the external electrodes in the semiconductor device 506 (see the distance between the bumps 502 for reference).
  • One feature is that the pitch (refer to the distance between solder bumps 501 for reference) is widened. The reason why such a configuration is adopted is as follows.
  • the technology for narrowing the external terminals of the secondary mounting board (mother board) on the side where the semiconductor package is mounted is a technology for shrinking the semiconductor device (reducing the outer size).
  • the current situation is that we cannot keep up with the situation. Accordingly, it is practically difficult to mount the semiconductor device 506 alone on a mother board or the like as it is, and therefore, the above fan-out configuration is adopted to solve this problem.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-172322
  • the linear expansion coefficient of the material of the semiconductor device 506 is 0.03 ppm and the linear expansion coefficient of the insertion substrate (for example, Cu) is 17 PP m
  • the relationship between the semiconductor device 506 and the insertion substrate 507 Due to the expansion and contraction of the flexible substrate 508 caused by the difference in thermal expansion coefficient, the wiring of the flexible substrate, especially the gap between the semiconductor device 506 and the inserted substrate 507, the wiring near the 510, and the open failure occurred immediately. There was a problem that it was easy.
  • the present invention has been made in view of the above problems, and an object of the present invention relates to an electronic device package having a configuration in which an electronic device and an insertion substrate are arranged on an interposer substrate.
  • an electronic device package or the like that is unlikely to damage the wiring pattern of the interposer board in the gap formed between the electronic device and the insertion board even when the material strength is different from that of the board. is there.
  • an electronic device package of the present invention includes a flexible interposer substrate having a wiring pattern therein, and is disposed on the interposer substrate.
  • a region of the interposer substrate corresponding to a gap between the electronic device and the insertion substrate Further, a reinforcing means for increasing the breaking strength of the wiring pattern is provided.
  • the interposer substrate is provided with means for reinforcing the wiring pattern, the wiring pattern is hardly damaged in the gap portion.
  • the “reinforcing means” may be, for example, a metal film formed on a wiring pattern.
  • the material of the metal film is preferably a material having a higher tensile strength than the wiring pattern.
  • the “reinforcing means” may be a structure part (“metal protrusion”) that partially protrudes a part of the wiring pattern. A via filled with a conductor that connects the wiring patterns may be used.
  • the reinforcing means for increasing the strength of the wiring pattern in the interposer substrate is provided, the wiring pattern is hardly damaged, and as a result, the electronic device High reliability of the package is realized.
  • FIG 2 and 3 are cross-sectional views showing the semiconductor package of the first embodiment of the present invention.
  • the semiconductor package shown in FIG. 2 includes a semiconductor device 1, Cu having a thickness of 5 ⁇ m to 18 ⁇ m,
  • Flexible interposer substrate 3 having wiring pattern 6, 6 'such as Al, and insertion substrate 2, 1
  • the semiconductor device 1 is a logic LSI, for example.
  • the insertion boards 2 and 18 may be composed of a plurality of members 2 as shown in FIG. 4 (top view), or may be a single frame-like member 18 as shown in FIG. 5 (top view).
  • the insertion board 18 is a single flat. It is a member in which a through hole is formed at the center of the plate.
  • thermoplastic resin 10 adheresive
  • thermoplastic resin 10 a material in which a silicone-modified polyimide and a flexible epoxy resin are combined is used.
  • heating to 150 ° C to 200 ° C lowers the elastic modulus to several lOMPa or less (elastic modulus of about 1 GPa at room temperature), so that the interposer substrate 3 can be easily folded and applied to the bent wiring pattern. Damage can also be prevented.
  • an adhesive force appears by heating, the adhesion between the interposer substrate 3 and the semiconductor device 1 and the inserted substrates 2 and 18 can be easily realized.
  • the stress applied to the semiconductor device 1 during assembly can be reduced, the semiconductor device 1 can be made thinner, and the final semiconductor package can be made thinner.
  • a part of the interposer substrate 3 is bent along the side surfaces and the back surface of the substrates 2 and 18 while being heated to 150 ° C. to 200 ° C.
  • the end portions of the substrate thus bent are bonded to the outer peripheral surfaces of the insertion substrates 2 and 18 and the upper surface of the semiconductor device 1 in the figure.
  • the bent portion covers both the insertion substrate and the semiconductor device.
  • the present invention is not limited to this, and for example, covers only the insertion substrate ( In other words, it may be configured to be attached only to the upper surface of the insertion substrate.
  • the interposer substrate 3 is bent at the ends of two opposite sides of the four sides of the quadrangle formed by the substrates 2 and 18 shown in FIGS. Although omitted in the figure, if wiring is difficult using the two-side bending method, bend the interposer board 3 at the end of the three sides of the quadrangle composed of the boards 2 and 18, or at the end of the four sides. Needless to say, there are ways.
  • Cu, ceramics, glass epoxy, BT resin or the like can be used as the material of the insertion substrates 2 and 18, that is, any of a conductive material and an insulating material can be used.
  • Cu is a mother board based on epoxy resin or glass epoxy resin. It has the same linear expansion coefficient (about 15ppm) as the printed circuit board.
  • a specific material of ceramic, glass epoxy, or BT resin a material having a linear expansion coefficient (9 to 15 ppm) closer to the mother board than the material constituting the semiconductor device 1 is preferable.
  • the thicknesses of these inserted substrates 2 and 18 are substantially the same as the thickness of the semiconductor device 1.
  • the semiconductor package (FIG. 2) of the present embodiment has a gap between the semiconductor device 1 and the substrate 2.
  • the main feature is that the wiring pattern 6 is partially reinforced in the region corresponding to 8. Specifically, the metal film 7 is formed on a part of the wiring pattern 6 so that partial reinforcement is performed.
  • the material of the metal film 7 is preferably higher than that of the wiring pattern (such as Cu or A1), N or W, but is not limited thereto. Les. These films can be formed by a plating method or a sputtering method, and the film thickness is, for example, 1 ⁇ m to 5 ⁇ m.
  • the metal film 7 By forming the metal film 7 in this manner, the disconnection of the wiring pattern 6 at the gap 8 caused by thermal stress due to the difference in linear expansion rate between the semiconductor device 1 and the substrate 2 is prevented. Less likely to occur.
  • the “region corresponding to the gap 8” mentioned above refers to a region A8 covering the gap 8 as shown in FIG.
  • the metal film 7 is formed on one entire surface of the wiring pattern 6 not only in the region corresponding to the force gap 8.
  • the material of the metal film 7 in FIG. 3 is also Ni (nickel) or W (tungsten) with high tensile strength, such as Cu and A beams, as described above.
  • structural parts having the same functions as those in FIG. 2 are indicated by the same reference numerals as in FIG.
  • a method of providing a dummy pattern (for example, a conductor) in a region corresponding to the gap 8 in addition to the wiring pattern can be considered.
  • a dummy pattern for example, a conductor
  • the wiring width becomes narrow, There is a problem in that the effect of the wiring strength is reduced and the effect cannot be obtained.
  • Formation of the partial metal film 7 as shown in FIG. 2 requires a photolithography process. On the other hand, in the case of the entire metal film 7 as shown in FIG. 3, no photolithography process is required. From the viewpoint of manufacturing cost, the configuration of FIG. 3 is more advantageous.
  • each part of the semiconductor package of this embodiment may be configured in detail as follows.
  • the conductor bumps 5 that connect the semiconductor device 1 and the interposer substrate 3 include Au stud bumps, or solder such as Sn—Pb, Sn—Ag, Sn—Ag—Cu, Sn—Bi, or Sn—Zn. Is available.
  • solder such as Sn—Pb, Sn—Ag, Sn—Ag—Cu, Sn—Bi, or Sn—Zn. Is available.
  • holes are made in advance. This drilling can be performed by processing using, for example, a UV-YAG laser, a carbon dioxide laser, or an excimer laser.
  • the present invention is not limited to the form in which the holes are formed in advance.
  • the conductor bump 5 may pierce the thermoplastic resin layer and break the resin layer to be electrically connected to the wiring pattern 6. In this case, the conductor bump 5 and the pattern are electrically connected, and at the same time, the conductor bump 5 is sealed with the thermoplastic resin.
  • an Au film for example, a thickness of 0.1 ⁇ m to 1 ⁇ m
  • a film made of solder for example, , A thickness of 3 / im to 10 / im
  • the Au film can be formed by a plating method or a sputtering method.
  • an Au film is formed on the surface of the metal film 7, the Au stud bump 5 and the Au film are connected by a thermocompression bonding method or an ultrasonic bonding method.
  • the film having a soldering force can be formed by a plating method or the like, which may be made of solder such as Sn_Pb, Sn_Ag, Sn_Ag_Cu, Sn_Bi, and Sn_Zn.
  • solder such as Sn_Pb, Sn_Ag, Sn_Ag_Cu, Sn_Bi, and Sn_Zn.
  • the insulating resin on the surface on which the solder bumps 4 are mounted has holes formed in advance so that the wiring pattern 6 'is exposed.
  • the electrode pad 17 is a conductive film formed on the exposed surface.
  • laser processing using a UV-YAG laser, a carbon dioxide gas laser, an excimer laser, or the like may be used.
  • a photosensitive resin a photolithography process can also be used.
  • the force S in which the interposer substrate 3 has a two-layer wiring structure is not limited to this.
  • the number of wiring layers on the interposer substrate 3 may be one or more than three.
  • 2 and 3 show an example in which the semiconductor device 1 is mounted face-down (the circuit surface faces downward), but it goes without saying that the semiconductor device 1 may be mounted face-up (the circuit surface faces upward). There is no.
  • the number of wiring layers of the interposer substrate 3 is not limited to two, but may be only one layer or may be three or more layers.
  • the mounting method of the semiconductor device 1 may be face-down mounting, In some cases, it may be implemented in a group.
  • the present invention will be specifically described with reference to some embodiments, but the configurations of the embodiments may be appropriately combined.
  • FIG. 7 is a sectional view showing a semiconductor package according to the second embodiment of the present invention.
  • the semiconductor package of FIG. 4 differs in the number of force semiconductor devices 1 having a structure similar to that of the semiconductor package of the first embodiment (see FIGS. 2 and 3). That is, in the configuration of FIG. 7, two semiconductor devices 1 are accommodated.
  • a plurality of semiconductor devices 1 are mounted on the interposer substrate 3 in a planar manner to produce the semiconductor package of Embodiment 2 as shown in FIG.
  • FIGS. 8 and 9 the present embodiment can be combined with the configurations shown in FIGS. 4 and 5 as a matter of course.
  • two semiconductor devices 1 are accommodated in a through hole (intended for a central opening) formed by a plurality of inserted substrates 2.
  • a single substrate 18 having an opening is used.
  • the metal film 7 is an example formed on the entire surface of the wiring pattern 6.
  • the present invention is not limited to this, and the metal film 7 may be formed only in a region corresponding to the gap 8 as in the configuration of FIG.
  • FIG. 10 is a sectional view showing a semiconductor package according to the third embodiment of the present invention.
  • the semiconductor package shown in FIG. 10 has a structure similar to the semiconductor package shown in FIG. 7, but the second implementation is that the circuit surface of the semiconductor device 1 is up (face-up mounting). This is different from Example 2 (semiconductor device 1 circuit side down, face-down mounting)
  • the distance between the semiconductor device 1 and the secondary mounting substrate must generally be shortened. In this case, it is preferable to place the circuit surface of the semiconductor device 1 downward as in the configuration of FIG.
  • one of the semiconductor devices 1 is a photodiode or other light receiving element, it is necessary to arrange the circuit face up due to its characteristics. It is preferable to do so (see FIG. 10).
  • the circuit surface of the device 1 is directed upward in the figure, and the semiconductor device 1 and the wiring pattern 6 are electrically connected via the conductor bump 5.
  • FIG. 11 is a sectional view showing a semiconductor package according to a fourth embodiment of the present invention.
  • the semiconductor package of FIG. 11 has a structure similar to that shown in FIGS. 2 and 3, but the interposer substrate 3 is composed of substrates 2 and 18 (see FIGS. 4 and 5). The only difference is that it is bent only at the end of one of the four sides of the square.
  • Such a configuration is suitable when the wiring pitch (line width + space) of the interposer substrate 3 is relatively slow (wide). Conversely, when the required wiring pitch is narrower, the configuration shown in FIGS. 2 and 3 is preferable. As shown in Fig. 2 and Fig. 3, the configuration in which the interposer substrate 3 is bent at the opposite sides of the substrates 2 and 18 (3 sides or 4 sides) is better in terms of assembly position accuracy and lower cost. Sometimes a package can be made.
  • FIG. 12 is a cross-sectional view showing a semiconductor package showing Embodiment 5 of the present invention.
  • the semiconductor package of FIG. 12 is different only in that a force metal film 7 having a structure similar to the semiconductor package shown in FIGS. 2 and 3 is formed on both surfaces of the wiring pattern 6. . Since the metal film 7 is formed on both surfaces of the wiring pattern 6, the strength is improved as compared with the configuration in which the film 7 is formed only on one surface.
  • FIG. 12 shows a case where the metal film 7 is formed on the entire surface of the wiring pattern 6 Force.
  • the metal film 7 is formed on both surfaces of the pattern only in the region corresponding to the gap 8 that is not on the entire surface. May be.
  • FIG. 13 is a sectional view showing a semiconductor package according to the sixth embodiment of the present invention.
  • the semiconductor package of FIG. 13 has a structure similar to the semiconductor package shown in FIG. 12, except that the interposer substrate 3 is a quadrangular shape composed of substrates 2 and 18 (see FIGS. 4 and 5). The only difference is that it is folded at the end of only one of the four sides.
  • FIG. 14 is a cross-sectional view of the semiconductor package of the seventh embodiment of the present invention.
  • the semiconductor package of FIG. 14 has a structure similar to the semiconductor package shown in FIGS. 2 and 3, but a through-hole that the substrate mounted around the semiconductor device 1 is not connected by a plurality of substrates 2. The only difference is that one inserted substrate 9 in which a cavity (concave portion) having a size larger than that of the semiconductor device 1 formed by the substrate 18 is formed is used.
  • the upper surface of the substrate 9 is a flat surface with no gap, and the interposer substrate 3 is attached to this surface. Therefore, the problem of damage to the wiring pattern 6 is unlikely to occur at least with respect to the portion attached to the upper surface of the substrate 9.
  • the gap 8 is formed between the outer periphery of the semiconductor device 1 and the inner periphery of the cavity, and the metal film 7 is formed in a region corresponding to this gap, as in the above embodiment. Therefore, the reinforcing effect of the metal film makes it difficult for the wiring pattern 6 to be damaged.
  • FIG. 15 is a cross-sectional view of the semiconductor package of the eighth embodiment of the present invention.
  • the semiconductor package of FIG. 15 has a structure similar to the semiconductor package shown in FIG. 14, except that the interposer substrate 3 is bent only at one end of the four sides of the substrate. Is different.
  • FIG. 16 is a cross-sectional view of the semiconductor package of the ninth embodiment of the present invention.
  • the semiconductor package of FIG. 16 has a structure similar to the semiconductor package shown in FIG. 12, except that the substrate force ⁇ substrate 9 mounted around the semiconductor device 1 is different. ing.
  • FIG. 17 is a cross-sectional view of the semiconductor package of the tenth embodiment of the present invention.
  • the semiconductor package of FIG. 17 has a structure similar to that of the semiconductor package shown in FIG. 16, but the interposer substrate 3 is one of the four sides of one substrate 9 on which the cavity is formed.
  • the only difference is that it is bent at the edge of one side.
  • FIG. 18 is a cross-sectional view of the semiconductor package of the eleventh embodiment of the present invention.
  • the semiconductor package of FIG. 18 has a structure similar to the semiconductor package shown in FIGS. 2 and 3, but the end of the interposer substrate 3 is not bent and is cut at the ends of the substrates 2 and 18. Only where they are different.
  • this semiconductor package has a structure in which the interposer substrate 3 is only on one side of the semiconductor device 1, unlike the semiconductor package according to the above-described embodiment, it is impossible to stack the packages.
  • S interposer substrate Since the process of bending 3 is not required, a package that is lower in cost than Embodiment 1 can be realized.
  • the operational effect that is, the reinforcing effect of the wiring pattern 6 due to the formation of the metal film 7 in the region corresponding to the gap 8 is the above embodiment. It is possible to obtain similarly.
  • FIG. 19 is a cross-sectional view of the semiconductor package of the twelfth embodiment of the present invention.
  • the semiconductor package of FIG. 19 has a structure similar to that of the semiconductor package shown in FIG. 18, except that the metal film 7 is formed on both surfaces of the wiring pattern 6.
  • FIG. 20 is a cross-sectional view of the semiconductor package of the thirteenth embodiment of the present invention.
  • the semiconductor package of FIG. 20 has a structure similar to the semiconductor package shown in FIG. 18, but the substrate mounted around the semiconductor device 1 is not a plurality of substrates 2 and has through holes. The only difference is that it uses a single substrate 9 on which a larger size of the semiconductor device 1 is formed than the semiconductor device 1 that is formed.
  • FIG. 21 is a cross-sectional view of the semiconductor package of the fourteenth embodiment of the present invention.
  • the semiconductor package of FIG. 21 has a structure similar to that of the semiconductor package shown in FIG. 20, except that the metal film 7 is formed on both surfaces of the wiring pattern 6. Since the metal film 7 is formed on both sides of the wiring pattern, the strength of the wiring is further increased.
  • 22 to 24 are sectional views of the semiconductor package of the fifteenth embodiment of the present invention.
  • the semiconductor package of FIGS. 22 to 24 has a structure similar to that of the semiconductor package shown in FIGS. 2 and 3.
  • the metal film 7 is formed.
  • the metal protrusion 12 and / or the via 13 filled with the conductor is formed in the region corresponding to the gap 8.
  • the metal protrusion 12 may be made of the same material as that of the wiring pattern 6 (for example, Cu, A1).
  • An example of a method for producing the metal protrusion 12 may be as follows. That is, first of all, use a conductor substrate (Cu, A1, etc.) thicker than the final conductor thickness (for example, 12 / m) as the substrate of the wiring pattern, (for example, 25 to 50 ⁇ ), metal protrusion
  • the conductor substrate is half-etched to a predetermined thickness (for example, 12 ⁇ m) by removing the part where the 12 is formed and the part. Thereby, the remaining part becomes a metal protrusion.
  • an insulating material such as polyimide is formed on the conductor base material on which the metal protrusions 12 are formed, and finally, another conductor base material (for example, Cu / A1 having a thickness of 12 / im) is bonded.
  • metal protrusions 12 or vias 13 By forming metal protrusions 12 or vias 13 (referring to vias filled with a conductor), these structures function as a reinforcing member for the wiring pattern. .
  • the via 13 filled with the metal protrusion 12 or the conductor is formed to have almost the same size as the region corresponding to the gap 8. However, if the metal protrusion 12 or the via 13 filled with the conductor includes a region corresponding to the gap 8 (see region A8 in FIG. 6), the sizes of the structures are larger than this region. Needless to say. 22 will be described in detail. In FIG. 22, an example in which the metal protrusion 12 and the via 13 are formed in the vicinity of the gap 8 is shown.
  • the metal protrusion 12 is formed on one side (the upper surface side in the figure) in the substrate thickness direction, and the via 13 is formed on the opposite side (the mask surface side in the figure).
  • the arrangement of the metal protrusions and vias is not limited to this, and vias 13 may be formed on the upper surface side in the figure, and metal protrusions 12 may be formed on the lower surface side.
  • both may be metal protrusions 12 as shown in FIG. 23, or both may be vias 13 as shown in FIG.
  • the combination of the metal projections 12 and the vias 13 can be changed as appropriate. It is.
  • such description is abbreviate
  • FIG. 25 is a cross-sectional view of the semiconductor package of the sixteenth embodiment of the present invention.
  • the semiconductor package of FIG. 25 is a force similar in structure to the semiconductor package shown in FIGS. 22 to 24.
  • the interposer substrate 3 is composed of substrates 2 and 18 (see FIGS. 4 and 5). The only difference is that it is bent at the end of one of the four sides of the shape.
  • 26 to 28 are cross-sectional views of the semiconductor package of the seventeenth embodiment of the present invention.
  • the semiconductor package of FIGS. 26 to 28 has a structure similar to the semiconductor package shown in FIGS. 22 to 24.
  • the force between the metal protrusion 12 (or the via 13 filled with a conductor) and the wiring pattern 6 is as follows. The only difference is that the metal film 7 is formed. That is, the configuration of the metal film 7 described above is combined with the configuration of the metal protrusions 12 and vias 13) described in the above embodiment. In this way, the wiring pattern is reinforced more effectively.
  • the metal film 7 (Ni, W, etc.) between the metal protrusion 12 and the via 13 filled with a conductor and the wiring pattern 6 will be briefly described.
  • a Cu / NiZCu or Cu / W / Cu three-layer material is used as the substrate of the wiring pattern, the metal protrusion 12 is formed, and the portion is removed. Etch one Cu To Thereafter, an insulating material such as polyimide is formed on the conductor base on the side where the metal protrusions 12 are formed. Subsequent steps are the same as those described in the fifteenth embodiment.
  • the via 13 filled with the metal protrusion 12 or the conductor is formed only in the region corresponding to the gap 8, but the via 13 filled with the metal protrusion 12 or the conductor is not a gap. As long as it includes the area corresponding to interval 8, it is larger than the configuration in Figs. 26-28.
  • FIG. 26 shows the case where the metal protrusions 12 and the metal protrusions 13 that also serve as vias are formed on the wiring pattern 6, but this is not the only case, and as shown in FIG. However, as shown in Fig. 28, the via 13 is filled with a conductor.
  • FIG. 29 is a cross-sectional view of the semiconductor package of the eighteenth embodiment of the present invention.
  • the semiconductor package shown in FIG. 29 has a force interposer substrate 3 composed of substrates 2 and 18 (see FIG. 4 and FIG. 5), which is similar to the semiconductor package shown in FIGS. The only difference is that it is bent only at the end of one of the four sides of the square.
  • FIG. 30 is a cross-sectional view of the semiconductor package of the nineteenth embodiment of the present invention.
  • the semiconductor package of FIG. 30 has a structure similar to the semiconductor package shown in FIGS. 22 to 24, but the substrate mounted around the semiconductor device 1 passes through the plurality of substrates 2. The only difference is that one substrate 9 on which a cavity having a size larger than that of the semiconductor device 1 on which the substrate 18 is formed is used is used.
  • vias filled with metal protrusions or conductors are used to enhance the tensile strength of the wiring.
  • vias filled with metal protrusions 12 or conductors are used.
  • a configuration in which 13 is formed only at a position corresponding to the gap 8 is shown as an example.
  • the metal protrusion 12 or the via 13 filled with the conductor is not limited to this form. In other words, it suffices if it is formed not only in the region corresponding to the gap 8 but over the region including at least the position.
  • FIG. 31 is a cross-sectional view of the semiconductor package of the twentieth embodiment of the present invention.
  • the semiconductor package of FIG. 31 has a structure similar to the semiconductor package shown in FIG. 30, except that the interposer substrate 3 is bent at one end of the four sides of the substrate 9. Is different.
  • FIG. 32 is a cross-sectional view of the semiconductor package of the twenty-first embodiment of the present invention.
  • the semiconductor package of FIG. 32 has a structure similar to that of the semiconductor package shown in FIG. 30, but between the metal protrusion 12 (or the via 13 filled with a conductor) and the wiring pattern 6, the metal The only difference is where the membrane 7 is formed.
  • FIG. 33 is a cross-sectional view of the semiconductor package of the twenty-second embodiment of the present invention.
  • the semiconductor package of FIG. 33 has a structure similar to that of the semiconductor package shown in FIG. 32.
  • the force S and the interposer substrate 3 are bent at only one end of the four sides of the substrate 9.
  • FIG. 34 is a cross-sectional view of the semiconductor package of the twenty-third embodiment of the present invention.
  • the semiconductor package of FIG. 34 has a structure similar to the semiconductor package shown in FIG. 18, but the metal film 7 is formed in the configuration of FIG. 18, whereas in the configuration of FIG. The only difference is that the metal protrusion 12 or the via 13 filled with the conductor is formed near the gap 8. Even in a semiconductor package having a different basic configuration as described above, the operational effects due to the formation of the metal protrusions 12 and / or vias 13 can be obtained in the same manner as in the above embodiment.
  • FIG. 35 is a cross-sectional view of the semiconductor package of the twenty-fourth embodiment of the present invention.
  • the semiconductor package of FIG. 35 has a structure similar to that of the semiconductor package shown in FIG. 34, except that a metal film is formed between the metal protrusion 12 (or the via 13 filled with a conductor) and the wiring pattern 6. The only difference is where 7 is formed. As a result, the strength of the wiring is further increased as compared with the configuration of the twenty-third embodiment. [0100] (Second Embodiment)
  • FIG. 36 is a cross-sectional view of the semiconductor package of the twenty-fifth embodiment of the present invention.
  • the semiconductor package of FIG. 36 has a structure similar to that of the semiconductor package shown in FIG. 34, but the substrate mounted around the semiconductor device 1 is not a plurality of substrates 2 and has through holes. The only difference is that it uses a single substrate 9 on which a larger size of the semiconductor device 1 is formed than the semiconductor device 1 that is formed.
  • FIG. 37 is a cross-sectional view of the semiconductor package of the twenty-sixth embodiment of the present invention.
  • the semiconductor package of FIG. 37 has a structure similar to that of the semiconductor package shown in FIG. 36, except that a metal protrusion 12 (or a via 13 filled with a conductor) and a wiring pattern 6 are connected with metal. The only difference is where the membrane 7 is formed. Thereby, the strength of the wiring is further increased as compared with the configuration of the twenty-fifth embodiment.
  • FIG. 38 is a cross-sectional view of the semiconductor package of the twenty-seventh embodiment of the present invention.
  • the semiconductor package of FIG. 38 has a structure similar to the semiconductor package shown in FIGS. 2 and 3, and passive elements 14 such as capacitors, resistors, and inductors are interposed between the force substrate 9 and the interposer substrate 3. The only difference is where it is implemented.
  • a decoupling capacitor is generally mounted around the CPU.
  • the area occupied by the decoupling capacitor hinders downsizing of the equipment.
  • a decoupling capacitor is disposed as the receiving element 14 between the substrates 2 and 18 and the interposer substrate 3, thereby realizing downsizing of the device.
  • a passive element 14 for example, a thin film passive element
  • Specific methods for forming the thin film passive element 14 include, for example, a sputtering method, a zonoregel method, or a plating method. By these methods, the passive element can be directly formed on the substrate. Alternatively, an element formed in advance and cut into individual pieces may be attached to the substrates 2 and 18 (for example, fixing with an adhesive may be used).
  • the thickness of the semiconductor device 1 is designed to be the same as the total thickness of the substrates 2 and 18 and the passive element 14.
  • Conductor bumps such as Au stud bumps are mounted on the electrodes (not shown) of the thin-film passive element 14 and connected to solder such as Au or SnAg formed on the wiring pattern of the interposer substrate 3.
  • FIG. 38 shows an example in which the substrates 2 and 18 are used.
  • a substrate 9 having a cavity formed to a depth at which the semiconductor device 1 can be mounted can be used. is there.
  • FIG. 39 is a cross-sectional view of the semiconductor package of the twenty-eighth embodiment of the present invention.
  • the semiconductor package of FIG. 39 has a force S, which is similar to the semiconductor package shown in FIG. 38, and a quadrangular shape in which the interposer substrate 3 is composed of substrates 2 and 18 (see FIGS. 4 and 5). The only difference is that it is bent only at the edge of one of the four sides.
  • FIG. 40 is a cross-sectional view of the semiconductor package of the 29th embodiment of the present invention.
  • the semiconductor package of FIG. 40 has a structure similar to that of the semiconductor package shown in FIG. 38, except that the metal film 7 is formed on both surfaces of the wiring pattern 6. Since the metal film 7 is formed on both sides of the wiring pattern, the strength of the wiring is further increased.
  • FIG. 41 is a cross-sectional view of the semiconductor package of the thirtieth embodiment of the present invention.
  • the semiconductor package in FIG. 41 is a quadrangle in which the force S is similar to the semiconductor package shown in FIG. 40, and the interposer substrate 3 is composed of substrates 2 and 18 (see FIGS. 4 and 5). The only difference is that it is bent only at the edge of one of the four sides.
  • FIG. 42 is a cross-sectional view of the semiconductor package of the thirty-first embodiment of the present invention.
  • the semiconductor package of FIG. 42 has a structure similar to the semiconductor package shown in FIG. 18, except that passive elements 14 such as capacitors, resistors, and inductors are interposed between the substrates 2 and 18 and the interposer substrate 3. The only difference is where it is implemented. Mount passive element 14 The advantages of this are the same as in the twenty-seventh embodiment (see FIG. 38).
  • FIG. 43 is a cross-sectional view of the semiconductor package of the thirty-second embodiment of the present invention.
  • the semiconductor package of FIG. 43 has a structure similar to the semiconductor package shown in FIG. 42, except that the metal film 7 is formed on both surfaces of the wiring pattern 6. Since the metal film 7 having high tensile strength is formed on both sides of the wiring pattern, the strength of the wiring is further increased.
  • FIG. 44 is a cross-sectional view of the semiconductor package of the thirty-third embodiment of the present invention.
  • the semiconductor package in FIG. 44 has a structure similar to that of the semiconductor package shown in FIG. 38, but in Embodiment 33, several depths of depth capable of mounting the semiconductor device 1 and the passive element 14 are formed. The difference is that the conductor 9 'is used. According to such a configuration, the problem that the package becomes thicker by the thickness of the passive element 14 does not occur.
  • FIG. 45 is a cross-sectional view of the semiconductor package of the thirty-fourth embodiment of the present invention.
  • the semiconductor package in FIG. 45 has a structure similar to the semiconductor package shown in FIG. 44, but the interposer substrate 3 is bent only at one end of the four sides of the substrate 9 ′. Only is different.
  • FIG. 46 is a cross-sectional view of the semiconductor package of the 35th embodiment of the present invention.
  • the semiconductor package of FIG. 46 has a structure similar to that of the semiconductor package shown in FIG. 44, except that the metal film 7 is formed on both surfaces of the wiring pattern 6. Since the metal film 7 is formed on both sides of the wiring pattern, the strength of the wiring is further increased.
  • FIG. 47 is a cross-sectional view of the semiconductor package of the thirty-sixth embodiment of the present invention.
  • the semiconductor package of FIG. 47 has a structure similar to the semiconductor package shown in FIG. However, the only difference is that the interposer substrate 3 is bent at the end of one of the four sides of the substrate 9 '.
  • FIG. 48 is a cross-sectional view of the semiconductor package of the thirty-seventh embodiment of the present invention.
  • the semiconductor package of FIG. 48 has a structure similar to that of the semiconductor package shown in FIG. 42, but is deep enough to mount only the passive element 14 (a through-hole is provided at a place where the semiconductor device 1 is mounted).
  • the substrate 9 ′ ′ on which the cavity is formed is different in the manner of use.
  • FIG. 49 is a sectional view of the semiconductor package of the thirty-eighth embodiment of the present invention.
  • the semiconductor package of FIG. 49 has a similar structure to the semiconductor package shown in FIG. 48, except that the metal film 7 is formed on both surfaces of the wiring pattern 6. Since the metal film 7 is formed on both sides of the wiring pattern, the strength of the wiring is further increased.
  • FIG. 50 is a cross-sectional view of the semiconductor package of the thirty-ninth embodiment of the present invention.
  • the metal pattern 12 or the via 13 filled with the conductor is formed on the wiring pattern 6 instead.
  • FIG. 51 is a cross-sectional view of the semiconductor package of the fortieth embodiment of the present invention.
  • the semiconductor package of FIG. 51 has a structure similar to that of the semiconductor package shown in FIG. 50.
  • the force S and the interposer substrate 3 are bent at only one end of the four sides of the substrate 9 '. Only the difference is.
  • FIG. 52 is a cross-sectional view of a semiconductor package showing a forty-first embodiment of the present invention.
  • the semiconductor package of FIG. 52 has a structure similar to that of the semiconductor package shown in FIG. 50, but the metal film between the metal protrusion 12 (or the via 13 filled with the conductor) and the wiring pattern 6 is used. The only difference is that 7 is formed, and the strength of the wiring pattern located near the gap 8 is further increased than in the 39th embodiment.
  • FIG. 53 is a cross-sectional view of the semiconductor package of the forty-second embodiment of the present invention.
  • the semiconductor package in FIG. 53 has a force S that is similar to the semiconductor package shown in FIG. 52, and the interposer substrate 3 is bent only at one end of the four sides of the substrate 9 '. Only the difference is.
  • FIG. 54 is a cross-sectional view of the semiconductor package of the forty-third embodiment of the present invention.
  • the semiconductor package of FIG. 54 has a structure similar to that of the semiconductor package shown in FIG. 48, but does not use the means of forming the metal film 7, but instead uses metal protrusions 12 or conductors. The difference is that the filled via 13 is formed on the wiring pattern 6 located near the gap 8.
  • FIG. 55 is a cross-sectional view of the semiconductor package of the forty-fourth embodiment of the present invention.
  • the semiconductor package of FIG. 55 has a structure similar to that of the semiconductor package shown in FIG. 54, but the metal protrusion 12 (or the via 13 filled with the conductor) and the wiring pattern 6 have a metal The only difference is that the film 7 is formed, and the strength of the wiring in the vicinity of the gap 8 is further increased than in the embodiment 43.
  • FIG. 56 is a cross-sectional view of the semiconductor package of the forty-fifth embodiment of the present invention.
  • the semiconductor package shown in FIG. 56 is a semiconductor package in which the two semiconductor packages shown in FIGS. 2 and 3 are mounted (in which different types of semiconductor devices 1 are mounted) and three-dimensionally stacked. It is.
  • Figure 56 shows an example of two stacked packages. Needless to say, there are cases in which three or more packages are stacked.
  • the force S indicates a three-dimensional package combining different types of semiconductor devices 1, and it goes without saying that there are examples where the same semiconductor devices are combined.
  • FIG. 57 is a cross-sectional view of the semiconductor package of the forty-sixth embodiment of the present invention.
  • the semiconductor package of FIG. 57 is a stacked package in which the semiconductor package shown in FIGS. 2 and 3 and the semiconductor package shown in FIG. 11 are combined and three-dimensionally stacked.
  • FIG. 57 shows an example in which two packages are stacked, and the force is limited to two. Needless to say, there are also examples in which three or more knockers are stacked.
  • FIG. 58 is a cross-sectional view of a semiconductor package showing a forty-seventh embodiment of the present invention.
  • the semiconductor package of FIG. 58 is a package in which the semiconductor package shown in FIG. 34, the semiconductor package shown in FIG. 38, and the semiconductor package shown in FIG. It is.
  • the packages according to the twenty-third, twenty-seventh, and thirty-ninth embodiments of the above-described embodiments are selected and three-dimensionally stacked. Needless to say, there are also examples in which the structures according to the first to 44th embodiments are appropriately selected and freely three-dimensionally stacked.
  • FIG. 59 is a cross-sectional view of the semiconductor package of the forty-eighth embodiment of the present invention.
  • the semiconductor package shown in FIG. 59 is a three-dimensional package in which a package 16 having a structure different from that of the present invention (for example, a conventionally known package) is stacked on the semiconductor package shown in FIGS. Is.
  • the semiconductor package according to the present invention can be used in combination with, for example, a conventionally known package 16.
  • FIG. 59 shows a configuration in which the semiconductor package of FIGS. 2 and 3 and the package 16 are combined, the structure is not limited to this.
  • Middle strength of the second to 44th embodiments One or more selected semiconductor packages may be used. The same applies to the following embodiments.
  • FIG. 60 is a cross-sectional view of a semiconductor package showing a forty-ninth embodiment of the present invention.
  • the semiconductor package of FIG. 60 has almost the same structure as that of the semiconductor package shown in FIG. A conventionally known package is stacked on the semiconductor package shown in FIG. Specifically, the only difference is that the substrates 2, 9 and 18 are removed in the structure of the present invention, and a package realizing a fan-in structure is stacked.
  • the 49th embodiment is characterized in that it can be made thinner than the 48th embodiment.
  • FIG. 61 is a cross-sectional view of a semiconductor package showing a 50th embodiment of the present invention.
  • the semiconductor package of FIG. 61 has almost the same structure as that of the semiconductor package shown in FIG. A three-dimensional package in which a package 16 having a structure different from that of the present invention is stacked on a semiconductor package (seventh embodiment) in which the passive element (capacitor, resistor, or via) 14 shown in FIG. is there.
  • FIG. 62 is a cross-sectional view of the semiconductor package of the fifty-first embodiment of the present invention.
  • the semiconductor package of FIG. 62 has a force S that is similar to the semiconductor package shown in FIG. 59 and the semiconductor package shown in FIG. 60, and the semiconductor package of the present invention (FIG. The only difference is that two types of packages 16 having a structure different from that of the present invention are mounted on the semiconductor package.
  • the interposer substrate 3 and the semiconductor device 1 are flip-chip connected via the conductor bump 5.
  • the present invention is not limited to this, and the semiconductor device 1 and the interposer substrate 3 are connected to a wire bond using Au wire. Needless to say, there are cases where they are connected by other means such as ding. Others, as long as the onset Akira does not exceed the gist of the invention, also ha ,, Les ⁇ to say that the invention is not limited to the above-described configuration ⁇
  • Logic LSIs have external dimensions of 7mm X 7mm and 300 input / output terminals. The thickness of the LSI was polished to ⁇ , and Au stud bumps were formed on the input / output terminals of the LSI chip.
  • a 12 ⁇ m-thick Cu foil pattern 6 is formed on both surfaces of a 25 ⁇ m-thick polyimide, and the patterns are interconnected by vias 11.
  • the via 11 can be formed using laser processing, sputtering, electrolytic Cu plating, or the like.
  • thermoplastic polyimide 10 is bonded on the Cu foil pattern 6, thermoplastic polyimide 10 is bonded.
  • the method for manufacturing the interposer substrate 3 may be specifically as follows. That is, first, the Cu wiring pattern 6 is formed on both surfaces of the base material (corresponding to the “polyimide” layer) using a subtractive method or a semi-additive method. Next, a thermoplastic polyimide sheet having a thickness of 15 ⁇ m is bonded only to the surface on which solder bumps 4 are to be mounted (the outer surface) by vacuum pressing. Next, holes for mounting solder bumps 4 were formed in the thermoplastic polyimide using a carbon dioxide laser.
  • an interposer substrate 3 was prepared by bonding a thermoplastic polyimide sheet having a thickness of 25 ⁇ m to the surface on the side connected to the logic LSI by a vacuum press method.
  • the substrate 18 Cu having an outer diameter of 13 mm XI 3 mm and having a through hole with an inner diameter of 7.1 mm X 7.1 mm formed at the center part with a thickness of 100 / im was used.
  • the Cu flat plate 18 with through holes is It was produced by a normal etching cage.
  • a logic LSI chip was mounted on the interposer substrate 3 using an ultrasonic flip chip mounter. More specifically, the interposer substrate 3 is fixed by vacuum suction on the stage of a flip chip mounter heated to 150 ° C to 180 ° C, and then aligned with the camera before logic. An LSI chip was mounted. Thus, the thermoplastic polyimide is softened by heating the interposer substrate.
  • the substrate 18 on which the through holes had been formed in advance was bonded onto the interposer substrate 3 so that the logic LSI chip was located in the region of the through holes.
  • This step can be performed by flip chip mounting similar to the above.
  • the interposer substrate 3 is then bent at the two opposite ends of the substrate 18, and the bent portion is pressed toward the upper surface of the substrate.
  • the bending is performed using a dedicated bending device (jig), and the interposer substrate 3 is bent while being heated to a predetermined temperature (for example, 150 ° C to 200 ° C). Went.
  • solder 4 of Sn, Ag, Cu having a diameter of 0.3 mm was mounted thereon.
  • solder any composition such as SnPb series or SnZn series may be used. After mounting the solder, it was put into a reflow furnace to form solder bumps 4 on the semiconductor package, and then the flux was washed with an organic solvent to obtain a semiconductor package as shown in FIG.
  • the semiconductor package thus obtained was put into a temperature cycle test of _65 ° C (10 minutes) to 150 ° C (10 minutes).
  • the conventional semiconductor package shown in Fig. 1 was also put into the test.
  • the disconnection failure of the interposer substrate 3 occurred in 100 to 200 cycles in the conventional semiconductor package.
  • the semiconductor package of the present invention it was confirmed that no disconnection failure of the interposer substrate 3 occurred until 1000 cycles, and a highly reliable semiconductor package could be obtained.
  • a second embodiment of the present invention will be described with reference to FIG.
  • semiconductor device 1 the same logic LSI as in Example 1 was used.
  • a Cu flat plate 18 having the same through hole as in Example 1 was used.
  • Example 2 (Fig. 12) and Example 1 (Fig. 3) is that the metal film 7 is formed on both surfaces of the wiring pattern 6.
  • the three-layer material was used. After forming a via at a predetermined location with a carbon dioxide laser and performing desmear treatment, a Cu film is formed by sputtering and electrolytic plating, including the inside of the via, and then Cu (12 Mm) / Ni (2 ⁇ m) / polyimide A four-layer material (25 ⁇ m) / Cu (12 / im) was prepared and put on both sides of the Cu foil. Thereafter, the interposer substrate 3 was completed by the same process as in Example 1.
  • Example 2 manufactured in this way, the wiring strength of the interposer substrate 3 was further enhanced compared to Example 1, and a more reliable semiconductor package could be realized.
  • Embodiment 3 of the present invention will be described with reference to FIG.
  • semiconductor device 1 the same logic LSI as in Example 1 was used.
  • the inserted substrate is also a Cu flat plate with the same through holes as in Example 1. 1
  • a Cu foil having a thickness of 35 zm was used as a material for the Cu wiring pattern.
  • the Cu protrusions 12 were formed on the Cu wiring pattern 6 in the region corresponding to the gap 8 (the interval was 20 to 30 ⁇ ) as shown in FIGS. Specifically, the Cu protrusion 12 was formed such that the center of the Cu protrusion 12 was the center of the gap 8.
  • the diameter of the Cu protrusion 12 is ⁇ 100 ⁇ m as described above, and the gap 8 is 20 ⁇ m to 30 ⁇ m, so the Cu protrusion 12 covers the gap 8. .
  • thermosetting polyimide having a thickness of 25 ⁇ m was applied and formed by a casting method.
  • this base material and a 12 x m thick Cu foil were shelled together by hot pressing.
  • a double-sided Cu foil material in which a Cu protrusion 12 having a diameter of 100 zm and a height was formed on one conductor substrate side was produced.
  • Example 3 In the semiconductor package of Example 3 manufactured in this way, the wiring strength of the interposer substrate 3 was strengthened in the same manner as in Example 1, and the ability to realize a highly reliable semiconductor package was achieved. .
  • Embodiment 4 of the present invention will be described with reference to FIG.
  • the semiconductor package of FIG. 27 is different from the semiconductor package structure shown in FIG. 23 only in that a metal film 7 is formed between the metal protrusion 12 and the wiring pattern 6.
  • the semiconductor device 1 uses the same logic LSI as in Example 1, and the substrate used is a Cu flat plate 18 in which the same through holes as in Example 1 are formed.
  • the interposer substrate 3 In the method of manufacturing the interposer substrate 3, a three-layer material of Cu (12 ⁇ m) / Ni (2 ⁇ m) / Cu (25 ⁇ m) was used as a base material used for forming a wiring pattern. C on 25 ⁇ m thickness Etch u so that the region to become the metal protrusion 12 remains, then apply and form thermosetting polyimide on the substrate on the side where the metal protrusion 12 is formed by casting, and then in Example 3 The interposer substrate 3 was manufactured by the same process as the method described.
  • Embodiment 5 of the present invention will be described with reference to FIG.
  • the semiconductor package of FIG. 38 is characterized by a structure in which a passive element 14 is added to the semiconductor package shown in FIG.
  • a CPU central processing unit
  • the insertion board 18 was made of a member made of alumina having a thickness of 130 / m and having a through hole (a hole corresponding to the area where the CPU can be mounted) formed in the center by machining.
  • Passive element 14 (capacitor, resistor, and inductor) materials were printed on the surface of this alumina substrate 18 by screen printing, and then sintered to form the element (thickness 20 ⁇ ).
  • the capacitor was fabricated using Ag paste for the conductor and dielectric glass paste for the dielectric layer.
  • the resistor was made using Ru02 paste.
  • the inductor was made using Ag paste.
  • pastes such as Ag, Au, Cu, Ag-Pt, and Ag-Pd can be used.
  • the substrate 18 made of alumina having the passive element 14 formed in this way was used as in the semiconductor device 1 (logic LSI), and the interposer substrate 3 described in Example 1 was used.
  • the passive element 14 was connected to the Au stud bump 5 and then a semiconductor package incorporating the passive element 14 was fabricated by the same assembling method as in the above example.
  • Example 5 In the package of Example 5 manufactured in this way, the wiring strength is enhanced as in Example 1, and it is only possible to realize a highly reliable package. Passive components that were mounted on the periphery of the package could be built into the package, and a semiconductor package capable of higher density mounting was realized.
  • Example 6 is an example of a three-dimensional mounting package in which two semiconductor packages of the present invention (the package having the structure of Example 1 in FIG. 56) are stacked.
  • the upper stage semiconductor device 1 shown in Fig. 56 uses a memory (DRAM) of l Omm x 8 mm, and the lower stage semiconductor device 1 uses a 7 mm x 7 mm DSP (Digital Signal Processor). 7)
  • DRAM memory
  • DSP Digital Signal Processor
  • the method of assembling the upper and lower semiconductor packages is the same as the assembly method of the first embodiment.
  • the stacking method between the semiconductor packages is such that the upper semiconductor package is fixed by vacuum suction onto the flip chip mounter stage with the back side of the chip facing down, and then the solder bumps 4 of the upper semiconductor package are flapped. A tasting was applied.
  • align the center of the electrode pad 17 on the back side of the chip of the lower semiconductor package and the center of the solder bump 4 of the upper semiconductor package with the camera of the flip chip mounter. was temporarily bonded with a flip chip mounter.
  • the two semiconductor packages that were temporarily bonded were put into a reflow furnace, and the solder was melted to connect the two semiconductor packages.
  • SiP system-in-package
  • Example 7 of the present invention will be described with reference to FIG.
  • Example 7 is a conventional DRAM package that is commercially available on the semiconductor device 1 using DSP described in Example 6 (DRAM is connected to the interposer substrate by wire bonding, TAB connection, etc.). Then, the whole is sealed with a mold resin). The method for stacking the two semiconductor packages is the same as the method shown in the sixth embodiment.
  • FIG. 1 is a cross-sectional view showing a configuration of a conventional semiconductor package.
  • FIG. 2 is a cross-sectional view showing the semiconductor package of the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view showing the semiconductor package of the first embodiment of the present invention.
  • FIG. 4 is a top view of the semiconductor package (interposer substrate not shown).
  • FIG. 5 is a top view of a semiconductor package (interposer substrate not shown).
  • FIG. 6 is a cross-sectional view for explaining a region corresponding to a gap.
  • FIG. 7 is a cross-sectional view showing a semiconductor package according to a second embodiment of the present invention.
  • FIG. 8 is a top view of the semiconductor package (interposer substrate not shown).
  • FIG. 9 is a top view of the semiconductor package (interposer substrate not shown).
  • FIG. 10 is a cross-sectional view showing a semiconductor package according to a third embodiment of the present invention.
  • FIG. 11 is a cross-sectional view showing a semiconductor package according to a fourth embodiment of the present invention.
  • FIG. 12 is a sectional view showing a semiconductor package according to a fifth embodiment of the present invention.
  • FIG. 13 is a cross-sectional view showing a semiconductor package according to a sixth embodiment of the present invention.
  • FIG. 14 is a cross-sectional view showing a semiconductor package according to a seventh embodiment of the present invention.
  • 15 A sectional view showing a semiconductor package of an eighth embodiment of the present invention.
  • 16 A sectional view showing a semiconductor package of a ninth embodiment of the present invention.
  • FIG. 17 A sectional view showing a semiconductor package of a tenth embodiment of the present invention.
  • 18 A sectional view showing a semiconductor package of an eleventh embodiment of the present invention.
  • 19 A sectional view showing a semiconductor package of a twelfth embodiment of the present invention.
  • FIG. 20 is a cross-sectional view showing a semiconductor package of a thirteenth embodiment of the present invention. 21] A sectional view showing a semiconductor package of a fourteenth embodiment of the present invention.
  • FIG. 22 is a cross-sectional view showing a semiconductor package of a fifteenth embodiment of the present invention.
  • FIG. 23 is a cross-sectional view showing a semiconductor package of a fifteenth embodiment of the present invention.
  • FIG. 24 is a cross-sectional view showing a semiconductor package of a fifteenth embodiment of the present invention.
  • FIG. 25 is a cross-sectional view showing a semiconductor package of a sixteenth embodiment of the present invention.
  • FIG. 26 is a sectional view showing a semiconductor package according to a seventeenth embodiment of the present invention.
  • FIG. 27 is a cross-sectional view showing a semiconductor package of a seventeenth embodiment of the present invention.
  • FIG. 28 is a cross-sectional view showing a semiconductor package of a seventeenth embodiment of the present invention.
  • FIG. 29 is a cross-sectional view showing a semiconductor package of an eighteenth embodiment of the present invention.
  • FIG. 30 is a cross-sectional view showing a semiconductor package of a nineteenth embodiment of the present invention.
  • FIG. 31 A sectional view showing a semiconductor package of a twentieth embodiment of the present invention.
  • FIG. 32 is a cross-sectional view showing a semiconductor package of a twenty-first embodiment of the present invention.
  • FIG. 33 is a cross-sectional view showing a semiconductor package of a twenty-second embodiment of the present invention.
  • FIG. 34 is a cross-sectional view showing a semiconductor package of a twenty-third embodiment of the present invention.
  • FIG. 35 is a cross-sectional view showing a semiconductor package of a twenty-fourth embodiment of the present invention.
  • FIG. 36 is a cross-sectional view showing a semiconductor package of a twenty-fifth embodiment of the present invention.
  • FIG. 37 is a cross-sectional view showing a semiconductor package of a twenty-sixth embodiment of the present invention.
  • FIG. 38 is a cross-sectional view showing a semiconductor package of a twenty-seventh embodiment of the present invention.
  • FIG. 39 is a cross-sectional view showing a semiconductor package of a twenty-eighth embodiment of the present invention.
  • FIG. 40 is a cross-sectional view showing a semiconductor package according to a twenty-ninth embodiment of the present invention.
  • FIG. 41 is a cross-sectional view showing a semiconductor package of a thirtieth embodiment of the present invention.
  • FIG. 42 is a cross-sectional view showing a semiconductor package of a thirty-first embodiment of the present invention.
  • FIG. 43 is a cross-sectional view showing a semiconductor package of a thirty-second embodiment of the present invention.
  • FIG. 44 is a cross-sectional view showing a semiconductor package of a thirty-third embodiment of the present invention.
  • FIG. 45 is a cross-sectional view showing a semiconductor package of a thirty-fourth embodiment of the present invention.
  • FIG. 46 is a cross-sectional view showing a semiconductor package of a thirty-fifth embodiment of the present invention.
  • FIG. 47 is a cross-sectional view showing a semiconductor package of a thirty-sixth embodiment of the present invention.
  • FIG. 48 is a cross-sectional view showing a semiconductor package of a thirty-seventh embodiment of the present invention.
  • FIG. 49 is a sectional view showing a semiconductor package of a thirty-eighth embodiment of the present invention.
  • FIG. 50 is a cross-sectional view showing a semiconductor package of a thirty-ninth embodiment of the present invention. 51] A sectional view showing a semiconductor package of a forty embodiment of the present invention.
  • FIG. 52 is a cross-sectional view showing a semiconductor package of a forty-first embodiment of the present invention.
  • FIG. 53 is a cross-sectional view showing a semiconductor package of a forty-second embodiment of the present invention.
  • FIG. 54 is a cross-sectional view showing a semiconductor package of a forty-third embodiment of the present invention.
  • FIG. 55 is a cross-sectional view showing a semiconductor package of a forty-fourth embodiment of the present invention.
  • FIG. 56 is a cross-sectional view showing a semiconductor package of a forty-fifth embodiment of the present invention.
  • FIG. 57 is a cross-sectional view showing a semiconductor package of a forty-sixth embodiment of the present invention.
  • FIG. 58 is a cross sectional view showing a semiconductor package of a 47th embodiment of the invention.
  • FIG. 59 is a sectional view showing a semiconductor package of a forty-eighth embodiment of the present invention.
  • FIG. 60 is a cross-sectional view showing a semiconductor package of a forty-ninth embodiment of the present invention.
  • FIG. 61 A sectional view showing a semiconductor package of a 50th embodiment of the present invention.
  • FIG. 62 is a cross-sectional view showing a semiconductor package of a fifty-first embodiment of the present invention. Explanation of symbols

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Abstract

　電子デバイスと挿入基板との間などに形成される隙間部分における、インターポーザ基板の配線パターンの損傷が生じにくい電子デバイスパッケージ等を提供する。 　本発明に係る半導体パッケージは、インターポーザ基板３と、該基板３上に配置された半導体デバイス１と挿入基板１８とを有するFAN－OUT型のパッケージである。インターポーザ基板３は、内部に配線パターン６を有している。半導体デバイス１と挿入基板１８との間には隙間８が形成されており、この隙間に対応する領域に、上記配線パターン６の強度を増加させる補強手段（金属膜７）が形成されている。

Description

明 細 書
電子デバイスパッケージ、モジュール、および電子機器
技術分野
[0001] 本発明は、電子機器を動作させるために必要なあらゆる電子デバイスを電子機器 に実装し易いようにした（電子デバイスの外部端子を実質的に広げることで実装を容 易化した）電子デバイスパッケージに関する。特に、電子デバイスパッケージの外形 寸法を自由に変更できる Fan—out型のパッケージング技術に関するものである。ま た、電子デバイスパッケージが回路基板上に実装されたモジュール、および、該電子 デバイスパッケージを備えた電子機器に関する。 背景技術
[0002] 図 1は、特許文献 1に記載された半導体パッケージを示す断面図である。
[0003] 半導体パッケージ 500は、回路面（図示下面）上に外部電極 (不図示）が形成され た半導体デバイス 506と、配線パターン 505の片面または両面に熱可塑性絶縁樹脂 層 504を有する可撓性基板 508と、半導体デバイス 506の周囲に配置された少なく とも 1つの揷入基板 507とを備えている。
[0004] 可撓性基板 508には電極が設けられており、この電極が半導体デバイス 506の所 定の電極に接続されている。この電極同士の接続部は、熱可塑性絶縁樹脂層 504 により封止されている。可撓性基板 508は、揷入基板 507の側面に沿って折り曲げら れて、半導体デバイス 506の電極の形成面とその他の面に外部電極が形成されてい る。
[0005] 上記のような構成は、いわゆる「Fan_out型」のパッケージであり、半導体デバイス 506における外部電極のピッチ（参考としてバンプ 502間の距離参照）よりも、可撓性 基板 508における外部電極のピッチ（参考として半田バンプ 501間の距離参照）が広 くなつていることを 1つの特徴とする。このような構成が採られる理由は下記の通りで ある。
[0006] すなわち、半導体パッケージを搭載する側の 2次実装基板（マザ一ボード）の外部 端子の狭ピッチ化技術は、半導体デバイスのシュリンク (外形サイズの縮小)化技術 に十分追いついていけないのが現状である。したがって、半導体デバイス 506単体 をマザ一ボード等にそのまま実装するのは実際的には困難であり、よってこれを解決 するために、上記 Fan— out型の構成が採られている。
[0007] 図 1に示すような構造にすることにより、半導体デバイス 506よりも外形サイズが大き ぐ寸法を自由に変更することが可能なパッケージを実現することができる。しかも、 パッケージの両面（上下面）に外部端子を有しているので、他のパッケージと組み合 わせて積層すれば、 3次元実装パッケージも実現することができる。
特許文献 1：特開 2004— 172322号公報
発明の開示
発明が解決しょうとする課題
[0008] 図 1に示す外形寸法を自由に変更可能な Fan— out型半導体パッケージでは、揷 入基板 507として半導体デバイス 506 (Siをベースとしたもの）と同じ熱膨張率を有す る Siが用レ、られることもある。このように両部材の熱膨張率が同じである場合には特 に問題は生じないが、挿入基板と半導体デバイスとでその線膨張係数が異なってい る場合、次のような問題が生じうる。例えば、半導体デバイス 506の材質の線膨張係 数が 0. 03ppmであり、揷入基板（例えば Cu)の線膨張係数が 17PPmであるような 場合、半導体デバイス 506と揷入基板 507との熱膨張係数の差によって生じる可撓 性基板 508の伸び縮みにより、可撓性基板の配線、特に半導体デバイス 506と揷入 基板 507との隙間 510近傍の配線 509が断線しやすぐオープン不良が発生しやす いという課題があった。
[0009] 本発明は上記問題点に鑑みてなされたものであって、その目的は、インターポーザ 基板上に電子デバイスと挿入基板とが配置された構成の電子デバイスパッケージに 関し、仮に電子デバイスと挿入基板とが異なる材質力 なる場合であっても、電子デ バイスと挿入基板との間などに形成される隙間部分における、インターポーザ基板の 配線パターンの損傷が生じにくい電子デバイスパッケージ等を提供することにある。 課題を解決するための手段
[0010] 上記目的を達成するための本発明の電子デバイスパッケージは、内部に配線パタ ーンを有する可撓性のインターポーザ基板と、前記インターポーザ基板上に配置さ れた少なくとも 1つの電子デバイスと、同じく前記インターポーザ基板上に配置された 挿入基板と、を有する電子デバイスパッケージにおいて、前記インターポーザ基板の 、前記電子デバイスと前記挿入基板との間の隙間に対応する領域に、前記配線パタ 一ンの破断強度を増加させる補強手段が設けられていることを特徴とする。
[0011] 本発明の電子デバイスパッケージによれば、インターポーザ基板に、配線パターン を補強するための手段が設けられているため、隙間部分における配線パターンの損 傷が生じにくいものとなる。本発明において「補強手段」とは、例えば、配線パターン 上に形成された金属膜であってもよぐこの金属膜の材質は、上記配線パターンより も引張強度の高い材質であることが好ましい。「補強手段」としては他にも、配線パタ ーンの一部を部分的に突起させた構造部（「金属突起」とレ、う）であってもよレ、し、ある レ、は、配線パターン同士を接続する、導体が充填されたビアであってもよい。
発明の効果
[0012] 本発明の電子デバイスパッケージによれば、上記の通り、インターポーザ基板内の 配線パターンの強度を増加させる補強手段が設けられていることから、配線パターン が損傷しにくいものとなり、ひいては電子デバイスパッケージの高信頼性化が実現さ れる。
発明を実施するための最良の形態
[0013] 以下、図面を参照し、本発明の実施の形態について詳しく述べる。なお、以下に説 明する実施形態では、本発明の電子デバイスパッケージの一例として半導体パッケ ージを例に挙げる。
[0014] (第 1の実施形態）
図 2、図 3は、本発明の第 1の実施形態の半導体パッケージを示す断面図である。
[0015] 図 2に示す半導体パッケージは、半導体デバイス 1と、厚み 5 μ m〜18 μ mの Cu、
Al等の配線パターン 6、 6 'を有する可撓性のインターポーザ基板 3と、挿入基板 2、 1
8とを有している。
[0016] 半導体デバイス 1は例えばロジック LSIなどである。挿入基板 2、 18は、図 4 (上面図 )に示すような複数の部材 2からなるものであってもよいし、図 5 (上面図）に示すような 単一の枠状部材 18であってもよレ、。揷入基板 18は、別の言い方をすれば、単一平 板の中心部に貫通穴が形成された部材である。
[0017] インターポーザ基板 3に用いられている絶縁樹脂のうち、少なくとも半導体デバイス
1と接触する側（内側面）の箇所は熱可塑性樹脂 10 (接着剤）により構成されているこ とが好ましい。これにより、インターポーザ基板 3と半導体デバイス 1との接着が良好 に行われるものとなる。また、このように熱可塑性樹脂 10が形成されていることにより 、インターポーザ基板 3の折り曲げも容易に行えるようになる。
[0018] 熱可塑性樹脂 10にはシリコーン変成のポリイミドと可撓性エポキシ樹脂とを複合さ せた材料などを用いる。この場合、 150°C〜200°Cに加熱することにより弾性率が数 lOMPa以下まで低下する（室温では lGPa程度の弾性率）のでインターポーザ基板 3の折り曲げは容易になり、折り曲げた配線パターンへのダメージも防止できる。しか も、加熱することにより接着力が出現するため、インターポーザ基板 3と半導体デバイ ス 1および揷入基板 2、 18との接着を容易に実現できる。また組み立て時に半導体 デバイス 1に加わるストレスも小さくできるので半導体デバイス 1を薄くすることも可能 になり、最終的な半導体パッケージの厚みも薄くできるという特徴がある。
[0019] インターポーザ基板 3は、 150°C〜200°Cに加熱された状態で、その一部が基板 2 、 18の側面、及び裏面に沿って折り曲げられる。こうして折り曲げられた基板端部は 、挿入基板 2、 18の外周面および半導体デバイス 1の図示上面に接着される。
[0020] なお、本実施形態では、折り曲げられた部分が、挿入基板と半導体デバイスとの双 方を覆うような構成となっているが、これに限らず、例えば挿入基板のみを覆うような（ 換言すれば、挿入基板の上面のみに貼り付けられる）構成であってもよい。
[0021] 図 2及び図 3に示す形態では、インターポーザ基板 3が図 4、図 5に示す基板 2、 18 で構成された 4角形の 4辺のうち向かい合う 2辺の端で折り曲げられている。図では省 略するが、配線の引回しが 2辺折り曲げ方法で困難な場合は、基板 2、 18で構成さ れた 4角形の 3辺の端、または 4辺の端でインターポーザ基板 3を折り曲げる方法もあ ることは言うまでもない。
[0022] 揷入基板 2、 18の材質としては、 Cu、セラミックス、ガラスエポキシ、または BTレジ ン等を利用可能であり、すなわち、導電性材料および絶縁性材料のいずれであって もよレ、。なお、 Cuは、エポキシ樹脂やガラスエポキシ樹脂等を基材とするマザ一ボー ド基板と同等な線膨張率 (約 15ppm)を有する。セラミックス、ガラスエポキシ、または BTレジンの具体的な材質としては、半導体デバイス 1を構成する材質よりはマザーボ ード基板に近い線膨張率（9〜： 15ppm)を有するものが好ましい。図 2及び図 3に示 すように、これらの揷入基板 2、 18の厚みは、半導体デバイス 1の厚みと同じほぼ同じ である。
[0023] 本実施形態の半導体パッケージ（図 2)は、半導体デバイス 1と基板 2との間の隙間
8に対応する領域において、配線パターン 6が部分的に補強されていることを主たる 特徴とする。具体的には、配線パターン 6上の一部に金属膜 7が形成されていること により、部分的な補強がなされている。
[0024] 金属膜 7の材質としては、配線パターンの材質 (Cu又は A1等）よりも引張強度の高 レ、 Nほたは W等であることが好ましいが、これに限定されるものではなレ、。これらの膜 は、メツキ法またはスパッタ法などにより形成可能であり、膜厚は例えば 1 μ m〜5 μ mである。
[0025] このように金属膜 7が形成されていることにより、半導体デバイス 1と基板 2との線膨 張率差に起因して熱応力により生じる、隙間 8のところでの配線パターン 6の断線が 発生しにくくなる。なお上記にいう「隙間 8に対応する領域」とは、図 6に示すような、 隙間 8を覆う領域 A8のことをいう。金属膜 7が、少なくともこの領域 A8を含むような大 きさに形成されていることにより、金属膜による補強作用が効果的に得られることとな る。
[0026] 図 3を参照して、本実施形態のもう 1つの例を説明する。図 3の構成では、金属膜 7 力 隙間 8に対応する領域のみだけではなぐ配線パターン 6の一方の全面に形成さ れている。なお、図 3における金属膜 7の材質も、上記同様、 Cuや Aはりも引張強度 の強い Ni (ニッケル)や W (タングステン）などである。図 3では、図 2と同一機能の構 造部に、図 2と同一の符号を付して示している。
[0027] 熱応力による配線パターンの断線を防止する手段として、例えば配線パターンとは 別にダミーパターン (例えば導体)を、隙間 8に対応する領域に設けるという方法も考 えられる。し力、しながら、配線パターンとは別のダミーパターンを同一面内に形成する には、より高密度な配線形成が必要になる。そのため、配線幅が細くなつてしまい、 配線強度が低下してしまって効果があまり得られないという問題がある。また、上記の 問題を改善するために、ダミーパターンを配線パターンとは別の層に設けるという手 段も考えられる力 その場合、配線層数が 1層増えるためインターポーザ基板の製造 コストが高くなつてしまうという問題がある。
[0028] 以下、金属膜 7を形成するための工程等について説明する。
[0029] 図 2に示すような部分的な金属膜 7の形成には、フォトリソグラフィープロセスが必要 である。一方、図 3に示すような全面的な金属膜 7の場合、フォトリソグラフィープロセ スは不要である。製造コストの観点からすると、図 3の構成の方が有利である。
[0030] ただし、図 2、図 3では図示が省略されている力 実際には、インターポーザ基板の 折曲げ部においても配線パターン 6および金属膜 7が存在しているため、次のような 問題が生じるおそれがある。すなわち、金属膜 7が折曲げ部にも存在しているため、 金属膜の膜厚や硬度によってはインターポーザ基板を折り曲げにくくなる可能性があ る、ということである。こうした問題が生じ得る場合には、図 2のように、金属膜 7を部分 的に残す構成とし、折曲げ部に金属膜 7が存在しないようにすることが好ましい。
[0031] なお、特に限定されるものでないが、本実施形態の半導体パッケージ（図 2、図 3) の各部は、詳細には下記のような構成となっていてもよい。半導体デバイス 1とインタ 一ポーザ基板 3とを接続する導体バンプ 5としては、 Auスタッドバンプ、もしくは、 Sn — Pb、 Sn— Ag、 Sn— Ag— Cu、 Sn— Bi、または Sn— Zn等の半田を利用可能であ る。導体バンプ 5により、半導体デバイス 1とインターポーザ基板 3 (正確にはそのうち の配線パターン 6)とがフリップチップ接続される。
[0032] インターポーザ基板 3の内周面 (バンプ 5に対向する箇所）には、予め穴があけられ ている。この穴あけは、例えば、 UV—YAGレーザー、炭酸ガスレーザー、またはェ キシマレーザーなどを用いた加工により実施可能である。もっとも、本発明は、予め穴 を形成する形態に限定されるわけではない。絶縁樹脂として熱可塑性樹脂 10が用い られている場合、導体バンプ 5が熱可塑性樹脂層に突き刺さり、同樹脂層を破って配 線パターン 6と電気的接続するようになっていてもよレ、。この場合、導体バンプ 5とパ ターンとが電気的接続するのと同時に、導体バンプ 5が熱可塑性樹脂によって封止さ れる。 [0033] 導体バンプ 5が Auスタッドバンプである場合、配線パターン 6上の金属膜 7の表面 に、 Au膜 (例えば、厚み 0· 1 μ m〜l μ m)、あるいは半田からなる膜 (例えば、厚み 3 /i m〜10 /i m)が形成されていてもよい。 Au膜は、メツキ法またはスパッタ法等によ り形成可能である。金属膜 7の表面に Au膜が形成されている場合、 Auスタッドバン プ 5と Au膜とを、熱圧着法または超音波接合法などにより接続する。半田力 なる膜 としては、具体的には、 Sn_ Pb、 Sn_Ag、 Sn_Ag _ Cu、 Sn_ Bi、 Sn_ Zn等の 半田からなるものであってもよぐメツキ法などにより形成可能である。金属膜 7の表面 に SnAgなどの半田膜が形成されている場合、熱圧着法とリフローによって Auスタツ ドバンプ 5と半田とを溶融接続させる。
[0034] インターポーザ基板 3のうち、半田バンプ 4が実装される面の絶縁樹脂には、予め 穴が形成され配線パターン 6 'が露出した状態となっている。電極パッド 17は、この露 出面上に形成された導電性の膜であり、例えば、めっき法ゃスパッタ法等によって形 成された Au、 Ni/Au、 Pd、 Sn、 SnAg, SnAgCu、または SnPb等の材料からなる 膜である。なお、絶縁樹脂層に穴をあける方法としては、 UV— YAGレーザー、炭酸 ガスレーザー、及びエキシマレーザーなどを用いたレーザー加工であってもよレ、。あ るいは、絶縁樹脂層が感光性樹脂であるならば、フォトリソグラフィープロセスも利用 可能である。
[0035] なお、図 2及び図 3に示した本実施形態の半導体パッケージでは、インターポーザ 基板 3が 2層配線構造のものであった力 S、本発明はこれに限定されるものではない。 インターポーザ基板 3の配線層数力 1層、あるいは 3層以上の場合もあることはいう までも無レ、。また、図 2及び図 3では、半導体デバイス 1が、フェースダウン実装（回路 面が下向き）されている例を示しているが、フェースアップ実装（回路面が上向き）の 場合もあることはいうまでも無い。
[0036] このような留意事項は、当然ながら本実施形態のみに限られるものではなぐ以下 に説明する各実施形態において同様であるので、以後、各実施形態では説明を省 略する。例えば、下記いずれかの実施形態においても、インターポーザ基板 3の配線 層数は 2層に限定されるものでなぐ 1層のみや、あるいは 3層以上の場合がある。ま た、半導体デバイス 1の実装方法がフェースダウン実装の場合もあるし、フェースアツ プ実装の場合もある。以下、幾つかの実施形態を例に挙げ、本発明を具体的に説明 していくが、各実施形態の構成同士を適宜組み合わせることも可能である。
[0037] (第 2の実施形態）
図 7は、本発明の第 2の実施形態の半導体パッケージを示す断面図である。
[0038] 図 4の半導体パッケージは、上記第 1の実施形態の半導体パッケージ（図 2及び図 3参照）と類似している構造である力 半導体デバイス 1の数が異なっている。すなわ ち、図 7の構成では、 2つの半導体デバイス 1が収容された構成となっている。半導体 デバイス 1の外形寸法が小さい場合は、複数の半導体デバイス 1をインターポーザ基 板 3上に平面的に実装し、図 7に示すような実施の形態 2の半導体パッケージを作製 することちでさる。
[0039] 図 8、図 9に示すように、本実施形態は当然ながら、図 4、図 5に示した構成と組み 合わせることも可能である。図 8では、複数の揷入基板 2により構成された貫通穴（中 央の開口部を意図する）の内部に、 2つの半導体デバイス 1が収容されている。図 9 では、開口部を有する 1枚の基板 18が用いられている。
[0040] なお、図 7の構成では、金属膜 7が、配線パターン 6の全面に形成されている例とな つている。しかし、これに限らず金属膜 7は、配線パターン 6の全面ではなぐ図 2の構 成のように、隙間 8に対応する領域のみに形成されていてもよい。
[0041] (第 3の実施形態）
図 10は、本発明の第 3の実施形態の半導体パッケージを示す断面図である。
[0042] 図 10の半導体パッケージは、図 7に示した半導体パッケージと類似している構造で あるが、半導体デバイス 1の回路面が上（フェースアップ実装）になっている点が第 2 の実施例 2 (半導体デバイス 1の回路面が下。フェースダウン実装）と異なる点である
[0043] 例えば動作周波数が高い半導体デバイス 1を用いる時などには、一般に、半導体 デバイス 1と 2次実装基板との距離を短くしなければならない。この場合、図 7の構成 のように、半導体デバイス 1の回路面を下にすることが好ましい。これに対して、半導 体デバイス 1の一つが、フォトダイオードあるいはその他の受光素子の場合、その特 性上、回路面を上にして配置する必要があり、したがって本実施形態のような構成と することが好ましい（図 10参照）。デバイス 1の回路面は図示上方に向けられ、導体 バンプ 5を介して半導体デバイス 1と配線パターン 6とが電気的接続されている。
[0044] (第 4の実施形態）
図 11は、本発明の第 4の実施形態の半導体パッケージを示す断面図である。
[0045] 図 11の半導体パッケージは、図 2及び図 3に示した半導体パッケージと類似してい る構造であるが、インターポーザ基板 3を基板 2、 18 (図 4、図 5参照）で構成された四 角形の四辺のうち 1辺の端のみで折り曲げられているところだけが異なっている。
[0046] このような構成は、インターポーザ基板 3の配線ピッチ（線幅 +スペース）が比較的 緩レ、（広い)ものである場合に好適である。逆に、求められる配線ピッチがより狭ピッ チの場合、図 2及び図 3に示したような構成の方が好ましい。なお、図 2及び図 3のよ うにインターポーザ基板 3を基板 2、 18の向かい合う 2辺ほたは 3辺もしくは 4辺）で 折り曲げる構成の方が、組立て位置精度の点で、歩留まり良く低コストでパッケージ を作製できることもある。
[0047] (第 5の実施形態）
図 12は本発明の実施の形態 5を示す半導体パッケージを示す断面図である。
[0048] 図 12の半導体パッケージは、図 2及び図 3に示した半導体パッケージと類似してい る構造である力 金属膜 7が、配線パターン 6の両面に形成されている点だけが異な つている。金属膜 7が、配線パターン 6の両面に形成されていることにより、片面のみ に膜 7が形成された構成と比較して強度が向上する。
[0049] なお、図 12では金属膜 7が配線パターン 6全面に形成されている場合を示している 力 全面ではなぐ隙間 8に対応する領域のみで、パターン両面に金属膜 7が形成さ れていてもよい。
[0050] (第 6の実施形態）
図 13は、本発明の第 6の実施形態の半導体パッケージを示す断面図である。
[0051] 図 13の半導体パッケージは、図 12に示した半導体パッケージと類似している構造 であるが、インターポーザ基板 3を基板 2、 18 (図 4、図 5参照）で構成された 4角形の 4辺のうち 1辺の端のみで折り曲げられているところだけが異なっている。
[0052] (第 7の実施形態） 図 14は、本発明の第 7の実施形態の半導体パッケージの断面図である。
[0053] 図 14の半導体パッケージは、図 2及び図 3に示した半導体パッケージと類似してい る構造であるが、半導体デバイス 1の周囲に実装されている基板が複数の基板 2では なぐ貫通穴が形成された基板 18でもなぐ半導体デバイス 1よりも大きいサイズのキ ャビティ（凹部）が形成された 1枚の揷入基板 9を用いているところだけが異なってい る。
[0054] 本実施形態の構成では、基板 9の上面が隙間のなレ、 1つのフラットな面となっており 、この面に、インターポーザ基板 3が貼り付けられる構成となっている。したがって、少 なくとも基板 9の上面に貼り付けられた部分に関しては、配線パターン 6の損傷の問 題は生じにくいものとなっている。
[0055] 隙間 8は、半導体デバイス 1の外周とキヤビティの内周との間に形成されているが、 この隙間に対応する領域には、上記実施形態同様、金属膜 7が形成されている。し たがって、この金属膜の補強作用により、配線パターン 6の損傷が生じにくくなつてい る。
[0056] なお、下記する実施形態においても、本実施形態同様、キヤビティを備えた基板 9 を用いた構成について説明するが、キヤビティによる作用効果は上記と同様であるの で、重複する説明は省略する。
[0057] (第 8の実施形態）
図 15は本発明の第 8の実施形態の半導体パッケージの断面図である。
[0058] 図 15の半導体パッケージは、図 14に示した半導体パッケージと類似している構造 であるが、インターポーザ基板 3が基板の 4辺のうち 1辺の端のみで折り曲げられてい るところだけが異なっている。
[0059] (第 9の実施形態）
図 16は本発明の第 9の実施形態の半導体パッケージの断面図である。
[0060] 図 16の半導体パッケージは、図 12に示した半導体パッケージと類似している構造 であるが、半導体デバイス 1の周囲に実装されている基板力 ^枚の基板 9であるところ だけが異なっている。
[0061] (第 10の実施形態） 図 17は本発明の第 10の実施形態の半導体パッケージの断面図である。
[0062] 図 17の半導体パッケージは、図 16に示した半導体パッケージと類似している構造 であるが、インターポーザ基板 3が、キヤビティが形成された 1枚の基板 9の 4辺のうち
1辺の端で折り曲げられているところだけが異なっている。
[0063] (第 11の実施形態）
図 18は、本発明の第 11の実施形態の半導体パッケージの断面図である。
[0064] 図 18の半導体パッケージは、図 2及び図 3に示した半導体パッケージと類似してい る構造であるが、インターポーザ基板 3の端部が折り曲げられず、基板 2、 18の端で カットされているところだけが異なっている。
[0065] この半導体パッケージは、インターポーザ基板 3が半導体デバイス 1の片面だけに ある構造であるので、上記実施形態に係る半導体パッケージと異なりパッケージを積 層することは不可能である力 S、インターポーザ基板 3を折り曲げるプロセスが不要であ るため、実施の形態 1よりも低コストなパッケージを実現できる。
[0066] このように、基本的構成が異なる半導体パッケージにおいても、隙間 8に対応する 領域に金属膜 7が形成されていることによる作用効果（すなわち、配線パターン 6の 補強効果）は上記実施形態同様に得ることが可能である。
[0067] (第 12の実施形態）
図 19は、本発明の第 12の実施形態の半導体パッケージの断面図である。
[0068] 図 19の半導体パッケージは、図 18に示した半導体パッケージと類似している構造 であるが、金属膜 7が配線パターン 6の両面に形成されている点だけが異なっている
[0069] (第 13の実施形態）
図 20は、本発明の第 13の実施形態の半導体パッケージの断面図である。
[0070] 図 20の半導体パッケージは、図 18に示した半導体パッケージと類似している構造 であるが、半導体デバイス 1の周囲に実装されている基板が、複数の基板 2ではなく 、貫通穴が形成された基板 18でもなぐ半導体デバイス 1よりも大きいサイズのキヤビ ティが形成された 1枚の基板 9を用いているところだけが異なっている。
[0071] (第 14の実施形態） 図 21は、本発明の第 14の実施形態の半導体パッケージの断面図である。
[0072] 図 21の半導体パッケージは、図 20に示した半導体パッケージと類似している構造 であるが、金属膜 7が配線パターン 6の両面に形成されている点だけが異なっている 。金属膜 7が配線パターンの両面に形成されていることにより、配線の強度がより高ま つている。
[0073] (第 15の実施形態）
図 22〜24は、本発明の第 15の実施形態の半導体パッケージの断面図である。
[0074] 図 22〜24の半導体パッケージは、図 2及び図 3に示した半導体パッケージと類似 している構造である力 図 2及び図 3の半導体パッケージでは金属膜 7が形成されて レ、るのに対し、図 22〜24の半導体パッケージでは金属突起 12、および/または、 導体で充填されたビア 13が隙間 8に対応する領域に形成されている。
[0075] 金属突起 12は、配線パターン 6を構成している材料 (例えば Cu、 A1)と同じ材料で あってもよレ、。金属突起 12の作製方法の一例としては、次のようなものであってもよ レ、。すなわち、まず、配線パターンの基材として最終的な導体厚み（例えば 12 / m) よりも厚レ、（例えば 25〜50 μ ΐη)導体基材（Cu、 A1など）を用レ、、金属突起 12を形成 したレ、箇所を除レ、て導体基材を所定の厚みまで（例えば 12 μ m)ハーフエッチング する。これにより、残された部分が金属突起となる。その後、金属突起 12が形成され た導体基材上にポリイミドなどの絶縁材料を形成し、最後にもう一層の導体基材 (例 えば厚み 12 /i mの Cu、 A1などを貼り合わせる。
[0076] 一方の導体基材側に金属突起 12が形成された両面導体材料にレーザー加工、ま たはドリルなどにより穴を開け、スパッタ法とメツキ法によって、 2層間を接続するため の導体ビアで充填されたビア 13を形成する。
[0077] 金属突起 12あるいはビア 13 (導体が充填されてレ、るビアを指す）が形成されてレ、る ことにより、これらの構造体が配線パターンの補強部材として機能するようになってい る。本実施形態では、金属突起 12または導体で充填されたビア 13が、隙間 8に対応 する領域とほぼ同じ大きさに形成されている。しかし、金属突起 12または導体で充填 されたビア 13が、隙間 8に対応する領域（図 6の領域 A8参照）を含むものであれば、 それら構造体の大きさは、この領域よりも大きくてもよいことは言うまでもない。 [0078] 図 22〜24の各構成について具体的に説明していくと、図 22では隙間 8近傍に金 属突起 12とビア 13とが形成された例が示されている。すなわち、隙間 8を間において 、基板厚み方向の一方側（図示上面側）に金属突起 12が形成されており、その反対 側（図示仮面側）にビア 13が形成されている。金属突起およびビアの配置はこれに 限定されるものではなぐ図示上面側にビア 13が形成され、下面側に金属突起 12が 形成されていてもよい。さらに、図 23に示すように両方が金属突起 12であってもよい し、図 24に示すように両方がビア 13であってもよい。金属突起 12やビア 13が設けら れ、それにより配線パターン 6が補強されるという作用効果が得られる範囲内であれ ば、上記したような、金属突起 12とビア 13との組合せは適宜変更可能である。なお、 以降の実施形態ではこうした説明は省略するが、上記のような組合せが自在であるこ とは言うまでもない。
[0079] (第 16の実施形態）
図 25は、本発明の第 16の実施形態の半導体パッケージの断面図である。
[0080] 図 25の半導体パッケージは、図 22〜24に示した半導体パッケージと類似している 構造である力 インターポーザ基板 3が基板 2、 18 (図 4、図 5参照）で構成された 4角 形の 4辺のうち 1辺の端で折り曲げられているところだけが異なっている。
[0081] (第 17の実施形態）
図 26〜28は、本発明の第 17の実施形態の半導体パッケージの断面図である。
[0082] 図 26〜28の半導体パッケージは、図 22〜24に示した半導体パッケージと類似し ている構造である力 金属突起 12 (または導体で充填されたビア 13)と配線パターン 6との間に、金属膜 7が形成されているところだけが異なっている。つまり、先に述べ た金属膜 7の構成と、上記実施形態に述べた金属突起 12ほたはビア 13)の構成と を組み合わせたものである。こうすることで、配線パターンの補強がより効果的に行わ れることとなる。
[0083] ここで、金属突起 12とほたは導体で充填されたビア 13と）配線パターン 6との間に 、金属膜 7 (Ni、 Wなど）を形成する方法について簡単に説明する。この構造を作製 するためには、まず、配線パターンの基材として例えば Cu/NiZCuまたは Cu/W /Cuの 3層材料を用レ、、金属突起 12を形成したレ、箇所を除レ、て一方の Cuをエッチ ングする。その後、金属突起 12が形成された側の導体基材上にポリイミドなどの絶縁 材料を形成する。その後の工程は、第 15の実施形態で説明した方法と同様である。
[0084] 図 26〜28では、金属突起 12または導体で充填されたビア 13が、隙間 8に対応す る領域にだけ形成されているが、金属突起 12または導体で充填されたビア 13が隙 間 8に対応する領域を含むものであれば、図 26〜28の構成よりも大きく設けられて レ、てもよレ、。図 26では、配線パターン 6上に金属突起 12およびビアの役割も担った 金属突起 13が形成されている場合を示しているが、これに限らず、図 27に示すよう にこれが全て金属突起 12でもよいし図 28に示すように全てが導体で充填されたビア 13でもよレヽ。
[0085] (第 18の実施形態）
図 29は、本発明の第 18の実施形態の半導体パッケージの断面図である。
[0086] 図 29に示す半導体パッケージは、図 26〜28に示した半導体パッケージと類似し ている構造である力 インターポーザ基板 3が基板 2、 18 (図 4、図 5参照）で構成され た 4角形の 4辺のうち 1辺の端のみで折り曲げられているところだけが異なっている。
[0087] (第 19の実施形態）
図 30は、本発明の第 19の実施形態の半導体パッケージの断面図である。
[0088] 図 30の半導体パッケージは、図 22〜24に示した半導体パッケージと類似している 構造であるが、半導体デバイス 1の周囲に実装されている基板が、複数の基板 2では なぐ貫通穴が形成された基板 18でもなぐ半導体デバイス 1よりも大きいサイズのキ ャビティが形成された 1枚の基板 9を用いているところだけが異なっている。
[0089] なお、以下の実施の形態においても金属突起または導体で充填されたビアを用い て配線の引張強度を増強している実施形態では、代表例として金属突起 12または 導体で充填されたビア 13が隙間 8に対応する位置にだけ形成されている構成を例と して示す。しかし、金属突起 12または導体で充填されたビア 13は、この形態に限定 されるものではない。つまり、隙間 8に対応する領域だけでなぐ少なくともその位置を 含むような領域にわたって形成されていればよい。
[0090] (第 20の実施形態）
図 31は、本発明の第 20の実施形態の半導体パッケージの断面図である。 [0091] 図 31の半導体パッケージは、図 30に示した半導体パッケージと類似している構造 であるが、インターポーザ基板 3が基板 9の 4辺のうち 1辺の端で折り曲げられている ところだけが異なっている。
[0092] (第 21の実施形態）
図 32は、本発明の第 21の実施形態の半導体パッケージの断面図である。
[0093] 図 32の半導体パッケージは、図 30に示した半導体パッケージと類似している構造 であるが、金属突起 12 (または導体で充填されたビア 13)と配線パターン 6との間に、 金属膜 7が形成されているところだけが異なっている。
[0094] (第 22の実施形態）
図 33は、本発明第 22の実施形態の半導体パッケージの断面図である。
[0095] 図 33の半導体パッケージは、図 32に示した半導体パッケージと類似している構造 である力 S、インターポーザ基板 3が基板 9の 4辺のうち 1辺の端のみで折り曲げられて いる
ところだけが異なっている。
[0096] (第 23の実施形態）
図 34は、本発明の第 23の実施形態の半導体パッケージの断面図である。
[0097] 図 34の半導体パッケージは、図 18に示した半導体パッケージと類似している構造 であるが、図 18の構成では金属膜 7が形成されているのに対し、図 34の構成では、 金属突起 12または導体で充填されたビア 13が、隙間 8近傍に形成されているところ だけが異なっている。このように基本構成が異なる半導体パッケージにおいても、金 属突起 12および/またはビア 13が形成されていることによる作用効果は上記実施 形態と同じようにして得ることができる。
[0098] (第 24の実施形態）
図 35は、本発明の第 24の実施形態の半導体パッケージの断面図である。
[0099] 図 35の半導体パッケージは、図 34に示した半導体パッケージと類似している構造 であるが、金属突起 12 (または導体で充填されたビア 13)と配線パターン 6との間に 金属膜 7が形成されているところだけが異なっている。これにより、配線の強度が、第 23の実施形態の構成よりもさらに増している。 [0100] (第 2δの実施形態）
図 36は、本発明の第 25の実施形態の半導体パッケージの断面図である。
[0101] 図 36の半導体パッケージは、図 34に示した半導体パッケージと類似している構造 であるが、半導体デバイス 1の周囲に実装されている基板が、複数の基板 2ではなく 、貫通穴が形成された基板 18でもなぐ半導体デバイス 1よりも大きいサイズのキヤビ ティが形成された 1枚の基板 9を用いているところだけが異なっている。
[0102] (第 26の実施形態）
図 37は、本発明の第 26の実施形態の半導体パッケージの断面図である。
[0103] 図 37の半導体パッケージは、図 36に示した半導体パッケージと類似している構造 であるが、金属突起 12 (または導体で充填されたビア 13)と配線パターン 6との間に、 金属膜 7が形成されているところだけが異なっている。これにより、これにより、配線の 強度が、第 25の実施形態の構成よりもさらに増している。
[0104] (第 2ァの実施形態）
図 38は、本発明の第 27の実施形態の半導体パッケージの断面図である。
[0105] 図 38の半導体パッケージは、図 2及び図 3に示した半導体パッケージと類似してい る構造である力 基板 9とインターポーザ基板 3との間にコンデンサ、抵抗、インダクタ などの受動素子 14が実装されているところだけが異なっている。
[0106] ところで、例えば半導体デバイス 1が高速動作する CPUなどの LSIである場合、一 般には、 CPUの周囲にデカップリングコンデンサが実装されることが多い。デカツプリ ングコンデンサが占有する面積は、機器の小型化の妨げとなる。
[0107] これに対し、本実施形態のように、基板 2、 18とインターポーザ基板 3との間に、受 動素子 14としてデカップリングコンデンサを配置することにより、機器の小型化が実 現される。なお、この場合の作製方法としては、まず、基板 2、 18上に受動素子 14 ( 例えば薄膜受動素子)を形成しておく。薄膜受動素子 14の具体的な形成方法として は、例えばスパッタ法、ゾノレゲル法、またはメツキ法などがある。これらの方法により、 受動素子を、基板上に直接成膜することができる。あるいは、予め形成され個片にカ ットされた素子を、基板 2、 18上に貼り付ける（例えば接着剤による固定でもよい）とい う方法でも良い。 [0108] ここで、半導体デバイス 1の厚みは、基板 2、 18と受動素子 14との合計の厚みと同 じになるように設計されている。薄膜受動素子 14の電極（不図示）上に Auスタッドバ ンプなどの導体バンプを実装し、インターポーザ基板 3の配線パターン上に形成され た Au、または SnAgなどの半田と接続する。
[0109] なお、図 38では基板 2、 18を用いた例を示している力 これに代えて、半導体デバ イス 1が実装できる深さに形成されたキヤビティを有する基板 9を用いることも可能で ある。
[0110] (第 28の実施形態）
図 39は、本発明の第 28の実施形態の半導体パッケージの断面図である。
[0111] 図 39の半導体パッケージは、図 38に示した半導体パッケージと類似している構造 である力 S、インターポーザ基板 3が基板 2、 18 (図 4、図 5参照）で構成された 4角形の 4辺のうち 1辺の端のみで折り曲げられているところだけが異なっている。
[0112] (第 29の実施形態）
図 40は、本発明の第 29の実施形態の半導体パッケージの断面図である。
[0113] 図 40の半導体パッケージは、図 38に示した半導体パッケージと類似している構造 であるが、金属膜 7が、配線パターン 6の両面に形成されている点だけが異なってい る。金属膜 7が配線パターンの両面に形成されていることにより、さらに配線の強度が 高まっている。
[0114] (第 30の実施形態）
図 41は、本発明の第 30の実施形態の半導体パッケージの断面図である。
[0115] 図 41の半導体パッケージは、図 40に示した半導体パッケージと類似している構造 である力 S、インターポーザ基板 3が基板 2、 18 (図 4、図 5参照）で構成された 4角形の 4辺のうち 1辺の端のみで折り曲げられているところだけが異なっている。
[0116] (第 31の実施形態）
図 42は、本発明の第 31の実施形態の半導体パッケージの断面図である。
[0117] 図 42の半導体パッケージは、図 18に示した半導体パッケージと類似している構造 であるが、基板 2、 18とインターポーザ基板 3との間にコンデンサ、抵抗、インダクタな どの受動素子 14が実装されているところだけが異なっている。受動素子 14を実装す ることによる利点は第 27の実施形態（図 38参照）と同様である。
[0118] (第 32の実施形態）
図 43は、本発明の第 32の実施形態の半導体パッケージの断面図である。
[0119] 図 43の半導体パッケージは、図 42に示した半導体パッケージと類似している構造 であるが、金属膜 7が、配線パターン 6の両面に形成されている点だけが異なってい る。引張強度の高い金属膜 7が配線パターンの両面に形成されていることにより、さら に配線の強度が高まってレ、る。
[0120] (第 33の実施形態）
図 44は、本発明の第 33の実施形態の半導体パッケージの断面図である。
[0121] 図 44の半導体パッケージは、図 38に示した半導体パッケージと類似している構造 であるが、実施の形態 33では半導体デバイス 1および受動素子 14が実装できる深さ のキヤビティが幾つか形成された導体 9'を用いているところが異なっている。このよう な構成によれば、受動素子 14の厚み分だけパッケージが厚くなつてしまうといった不 具合が生じることがない。
[0122] (第 34の実施形態）
図 45は、本発明の第 34の実施形態の半導体パッケージの断面図である。
[0123] 図 45の半導体パッケージは、図 44に示した半導体パッケージと類似している構造 であるが、インターポーザ基板 3が基板 9'の 4辺のうち 1辺の端のみで折り曲げられ ているところだけが異なっている。
[0124] (第 3δの実施形態）
図 46は、本発明の第 35の実施形態の半導体パッケージの断面図である。
[0125] 図 46の半導体パッケージは、図 44に示した半導体パッケージと類似している構造 であるが、金属膜 7が、配線パターン 6の両面に形成されている点だけが異なってい る。金属膜 7が配線パターンの両面に形成されていることにより、さらに配線の強度が 高まっている。
[0126] (第 36の実施形態）
図 47は、本発明の第 36の実施形態の半導体パッケージの断面図である。
[0127] 図 47の半導体パッケージは、図 46に示した半導体パッケージと類似している構造 であるが、インターポーザ基板 3が基板 9'の 4辺のうち 1辺の端で折り曲げられている ところだけが異なっている。
[0128] (第 3ァの実施形態）
図 48は、本発明の第 37の実施形態の半導体パッケージの断面図である。
[0129] 図 48の半導体パッケージは、図 42に示した半導体パッケージと類似している構造 であるが、受動素子 14だけが実装できる深さの（半導体デバイス 1が実装される箇所 は貫通穴が形成されてレ、る）キヤビティが形成された基板 9 ' 'を用いてレ、るところが異 なっている。
[0130] (第 38の実施形態）
図 49は、本発明の第 38の実施形態の半導体パッケージの断面図である。
[0131] 図 49の半導体パッケージは、図 48に示した半導体パッケージと類似している構造 であるが、金属膜 7が配線パターン 6の両面に形成されている点だけが異なっている 。金属膜 7が配線パターンの両面に形成されていることにより、さらに配線の強度が 高まっている。
[0132] (第 39の実施形態）
図 50は、本発明の第 39の実施形態の半導体パッケージの断面図である。
[0133] 図 50の半導体パッケージは、図 44に示した半導体パッケージや、図 46に示した半 導体パッケージと類似してレ、る構造である力 配線パターン 6の配線強度を高める手 段として金属膜 7を形成するという手段を用いず、その代わりに、金属突起 12または 導体で充填されたビア 13を、配線パターン 6上に形成しているという点が異なってい る。
[0134] (第 40の実施形態）
図 51は、本発明の第 40の実施形態の半導体パッケージの断面図である。
[0135] 図 51の半導体パッケージは、図 50に示した半導体パッケージと類似している構造 である力 S、インターポーザ基板 3が基板 9'の 4辺のうち 1辺の端のみで折り曲げられ ているところだけが異なっている。
[0136] (第 41の実施形態）
図 52は、本発明の第 41の実施形態を示す半導体パッケージの断面図である。 [0137] 図 52の半導体パッケージは、図 50に示した半導体パッケージと類似している構造 であるが、金属突起 12 (または導体で充填されたビア 13)と配線パターン 6との間金 属膜 7が形成されているところだけが異なっており、第 39実施形態例よりもさらに、隙 間 8近傍に位置する配線パターンの強度が増している。
[0138] (第 42の実施形態）
図 53は、本発明の第 42の実施形態の半導体パッケージの断面図である。
[0139] 図 53の半導体パッケージは、図 52に示した半導体パッケージと類似している構造 である力 S、インターポーザ基板 3が基板 9'の 4辺のうち 1辺の端のみで折り曲げられ ているところだけが異なっている。
[0140] (第 43の実施形態）
図 54は、本発明の第 43の実施形態の半導体パッケージの断面図である。
[0141] 図 54の半導体パッケージは、図 48に示した半導体パッケージと類似している構造 であるが、金属膜 7を形成するという手段を用いず、その代わりに、金属突起 12また は導体で充填されたビア 13を、隙間 8近傍に位置する配線パターン 6上に形成して レ、るという点が異なっている。
[0142] (第 44の実施形態）
図 55は、本発明の第 44の実施形態の半導体パッケージの断面図である。
[0143] 図 55の半導体パッケージは、図 54に示した半導体パッケージと類似している構造 であるが、金属突起 12 (または導体で充填されたビア 13)と配線パターン 6との間に、 金属膜 7が形成されているところだけが異なっており、実施の形態 43よりもさらに、隙 間 8近傍の配線の強度が増している。
[0144] (第 45の実施形態）
図 56は、本発明の第 45の実施形態の半導体パッケージの断面図である。
[0145] 図 56に示す半導体パッケージは、図 2及び図 3に示した半導体パッケージを 2つ（ それぞれのパッケージでは異種の半導体デバイス 1が搭載）、 3次元的に積層した半 導体パッケージを示すものである。
[0146] 実施の形態 1の半導体パッケージはパッケージの両面に外部電極があるので、この ように積層が可能である。図 56では 2つのパッケージを積層した例を示している力 2 つに限定されているわけではなぐパッケージを 3つ以上積層する例もあることは言う までもない。また図 56では異種の半導体デバイス 1を組み合わせた 3次元パッケージ を示している力 S、同一の半導体デバイスを組み合わせた例もあることは言うまでもな レ、。
[0147] (第 46の実施形態）
図 57は、本発明の第 46の実施形態の半導体パッケージの断面図である。
[0148] 図 57の半導体パッケージは、図 2及び図 3に示した半導体パッケージと図 11に示 した半導体パッケージとを組み合わせて 3次元的に積層した積層型パッケージを示 すものである。
[0149] なお、図 57では 2つのパッケージを積層した例を示している力 2つに限定されて レ、るわけではなぐノ ッケージを 3つ以上積層する例もあることは言うまでもない。
[0150] (第 47の実施形態）
図 58は、本発明の第 47の実施形態を示す半導体パッケージの断面図である。
[0151] 図 58の半導体パッケージは、図 34に示した半導体パッケージと図 38に示した半導 体パッケージと図 50に示した半導体パッケージとを組み合わせて 3次元的に積層し たパッケージを示すものである。
[0152] 図 58では、上記実施形態のうち、第 23、第 27、および第 39の各実施形態に係る パッケージを選択して 3次元積層したものである。なお、第 1〜第 44の実施形態の中 力 複数の実施の形態に係る構成を適宜選択して自由に 3次元積層した例もあるこ とは言うまでも無い。
[0153] (第 48の実施形態）
図 59は、本発明の第 48の実施形態の半導体パッケージの断面図である。
[0154] 図 59の半導体パッケージは、図 2及び図 3に示した半導体パッケージ上に、本発 明とは別の構造のパッケージ 16 (例えば従来公知のパッケージ）を積層した 3次元パ ッケージを示すものである。このように、本発明に係る半導体パッケージは、例えば従 来公知のパッケージ 16と組み合わせて使用することも可能である。
[0155] もっとも、図 59では図 2及び図 3の半導体パッケージと、パッケージ 16とを組み合わ せた構成を示したが、これに限定されるものではなレ、。第 1の実施形態の代わりに、 第 2〜第 44の実施形態の中力 選択された 1もしくは複数の半導体パッケージを利 用してもよレ、。なお、これについては以下の実施形態についても同様である。
[0156] (第 49の実施形態）
図 60は、本発明の第 49の実施形態を示す半導体パッケージの断面図である。
[0157] 図 60の半導体パッケージは、図 59に示した半導体パッケージの構造とほぼ同じ構 造である。図 30に示した半導体パッケージ上に、従来公知のパッケージを積層した ものである。具体的には本発明の構造において基板 2、 9、 18を取り去り、 Fan -in 構造を実現したパッケージを積層したところだけが異なっている。実施の形態 49の方 が実施の形態 48よりもより薄くできることが特徴である。
[0158] (第 50の実施形態）
図 61は、本発明の第 50の実施形態を示す半導体パッケージの断面図である。
[0159] 図 61の半導体パッケージは、図 59に示した半導体パッケージの構造とほぼ同じ構 造である。図 38に示した受動素子（コンデンサ、抵抗、またはビア） 14が内蔵された 半導体パッケージ (第 27の実施形態）上に、本発明とは別の構造のパッケージ 16が 積層された 3次元パッケージである。
[0160] (第 51の実施形態）
図 62は、本発明の第 51の実施形態の半導体パッケージの断面図である。
[0161] 図 62の半導体パッケージは、図 59に示した半導体パッケージや図 60に示した半 導体パッケージと類似している構造ではある力 S、本発明の半導体パッケージ（図 60 中では、図 14の半導体パッケージ）上に、本発明とは別の構造のパッケージ 16が 2 種類実装されているところだけが異なっている。
[0162] 本発明の半導体パッケージ上に本発明とは別の構造のパッケージを 2種類実装す る場合は、図 62に示すように、基板 9の 4角形の 4辺のうち別々の 1辺の端でそれぞ れ折り曲げられたインターポーザ基板 3上にそれぞれ 1種類のパッケージ 16を実装 する方が、本発明のインターポーザ基板 3の配線設計制限が緩和されて好ましい。
[0163] 以上説明した実施形態では、インターポーザ基板 3と半導体デバイス 1とが導体バ ンプ 5を介してフリップチップ接続されている例であった。しかし、本発明はこえに限ら ず、半導体デバイス 1とインターポーザ基板 3とが Auワイヤーを用いたワイヤーボン デイングなど別の手段で接続されている例もあることは言うまでもなレ、。その他、本発 明はその要旨を超えない限り、上記構成に限定されるものではないことはいうまでも ハ、、レ νヽ
実施例
[0164] 以下、図面を参照し、本発明の実施形態例に基づいて本発明を更に詳しく説明す るが、本発明はその要旨を超えない限り、以下の実施例に限定されるものではない。
[0165] (実施例 1)
図 3を用いて、本発明の実施例 1を説明する。
[0166] 半導体デバイス 1としてロジック系 LSIを 1チップ用いた。ロジック系 LSIは外形寸法 が 7mm X 7mm、入出力端子数は 300ピンである。 LSIの厚みは、 ΙΟΟ μ ΐηに研磨 加工され、 LSIチップの入出力端子には Auスタッドバンプを形成した。
[0167] インターポーザ基板 3は、厚み 25 μ mのポリイミドの両面に厚み 12 μ mの Cu箔パ ターン 6が形成され、かつ該パターン同士がビア 11により相互接続されている。ビア 1 1は、レーザー加工、スパッタ法、および電解 Cuメツキ法等を利用して形成可能であ る。 Cu箔パターン 6上には、それぞれ、熱可塑性ポリイミド 10が貼り合わせてある。
[0168] インターポーザ基板 3の製造方法は、具体的には次のようなものであってもよい。す なわち、まず、サブトラクティブ法ほたはセミアディティブ法）を用いて基材（上記「ポ リイミド」の層に相当）の両面に、 Cu配線パターン 6を形成する。次いで、半田バンプ 4を実装する側の面（外側となる面）にだけ、厚み 15 μ mの熱可塑性ポリイミドシート を真空プレス法により貼り合わせる。次いで、該熱可塑性ポリイミドに、炭酸ガスレー ザ一を用いて半田バンプ 4搭載用の穴を形成した。
[0169] 次いで、過マンガン酸カリウム溶液を用いたデスミア処理を行レ、、基材の両面のうち Cuが露出している箇所全面に電解メツキ法により Ni (2 μ m) /Au (0. 5 μ m)を成 膜した（図 3では、電極パッド 17に NiZAuメツキが形成されている絵は省略している )。最後にインターポーザ基板 3において、ロジック系 LSIと接続する側の面に厚み 2 5 μ mの熱可塑性ポリイミドシートを真空プレス法により貼り合わせて作製した。
[0170] 基板 18には、厚みが 100 /i mで、中心部に内径 7. 1mm X 7. 1mmの貫通穴が形 成された、外形 13mm X I 3mmの Cuを用いた。貫通穴が形成された Cu平板 18は、 通常のエッチングカ卩ェにより作製した。
[0171] 次に、半導体パッケージの組み立て方法にっレ、て説明する。先ず、超音波フリップ チップマウンターを用い、ロジック LSIチップをインターポーザ基板 3上に搭載した。よ り具体的には、インターポーザ基板 3を 150°C〜： 180°Cに加熱したフリップチップマウ ンターのステージ上に真空吸着で固定した状態で、カメラによる位置合わせを行なつ た上で、ロジック LSIチップの搭載を行った。このように、インターポーザ基板を加熱 することにより、熱可塑性ポリイミドが軟ィ匕する。よって、熱可塑性ポリイミドに予めレー ザ一などにより穴を開けていなくても、ロジック LSIチップ上に形成された Auスタッド バンプが熱可塑性ポリイミドを突き破って、配線パターン 6上の Ni/Auメツキ膜 (接続 は Auメツキ膜が対象）とバンプとが、 Au_Au金属接合することとなる。このプロセス では、 Au_Au接合と Auバンプ周りの熱可塑性ポリイミドによる封止とが同時一括で 行なわれている。
[0172] 次に、予め貫通穴が形成された基板 18を、貫通穴の領域にロジック LSIチップが 位置するようにインターポーザ基板 3上に接着させた。なお、この工程は、上記と同様 のフリップチップマウントにより実施可能である。
[0173] このようにして、インターポーザ基板 3上に基板 18を実装したら、次いで、インター ポーザ基板 3を、基板 18の向かい合う 2辺の端で折り曲げ、該折曲げ部を基板上面 に向かって押し付けることにより、貝占り付けた。詳細には、上記折り曲げは、専用の折 り曲げ装置（ジグ）を用いて行っており、また、インターポーザ基板 3を所定の温度（一 例として 150°C〜200°C)に加熱しながら折り曲げを行った。
[0174] 続いて、基板 3等を十分に冷却させた後、電極パッド 17上にフラックスを塗布し、そ こに直径 0. 3mmの Sn、 Ag、 Cuの半田 4を搭載させた。半田としては SnPb系、 SnZ n系など、いずれの組成のものを用いても良い。半田搭載後、リフロー炉に投入する ことで半導体パッケージに半田バンプ 4を形成し、その後、有機溶剤によってフラック スの洗浄を行なうことにより、図 3に示すような半導体パッケージを得た。
[0175] このようにして得られた半導体パッケージを、 _ 65°C (10分）〜 150°C (10分）の温 度サイクル試験へ投入した。リファレンスとして、図 1に示す従来の半導体パッケージ も同様に試験へ投入した。 [0176] 上記試験の結果、従来の半導体パッケージでは 100〜200サイクルでインターポ 一ザ基板 3の断線不良が発生した。これに対し、本発明の半導体パッケージでは 10 00サイクルまでインターポーザ基板 3の断線不良が発生しないことを確認でき、信頼 性の高い半導体パッケージを得ることができた。
[0177] (実施例 2)
図 12を用いて、本発明の実施例 2を説明する。半導体デバイス 1は実施例 1と同じ ロジック系 LSIを用いた。揷入基板も、実施例 1と同じ貫通穴が形成された Cu平板 1 8を用いた。
[0178] 実施例 2 (図 12)と実施例 1 (図 3)との構造上異なるところは、金属膜 7が配線パタ ーン 6の両面、全面に形成されている点である。
[0179] インターポーザ基板 3の製造方法であるが、半導体デバイス 1と接続する側の配線 パターン形成に用いる基材として、 Cu (12 μ m) /Ni (2 μ m) Zポリイミド（25 μ m) の 3層材料を用いた。炭酸ガスレーザーにより所定の箇所にビアを形成してデスミア 処理後、スパッタ法と電解メツキ法によりビア内部も含めて Cuを成膜し、 Cu (12 M m) /Ni (2 μ m) /ポリイミド（25 μ m) /Cu (12 /i m)の 4層材料を作製して Cu箔両面 のパターユングを行なった。その後は、実施例 1と同じプロセスでインターポーザ基板 3を完成させた。
[0180] このようなインターポーザ基板 3を用いて図 12に示すような半導体パッケージを作 製した力 S、パッケージの組み立て方法は実施例 1と同様である。
[0181] このようにして作製された実施例 2の半導体パッケージでは、実施例 1よりもさらにィ ンターポーザ基板 3の配線強度が強化され、より信頼性の高い半導体パッケージを 実現することができた。
[0182] (実施例 3)
図 23を用いて、本発明の実施例 3を説明する。半導体デバイス 1は実施例 1と同じ ロジック系 LSIを用いた。揷入基板も、実施例 1と同じ貫通穴が形成された Cu平板 1
8を用いた。
[0183] インターポーザ基板 3の製造方法であるが、 Cu配線パターンの材料として厚み 35 z mの Cu箔を用いた。金属突起 12 (直径 100 z m)となる領域が残るように、 Cu箔を 12 /i mまでハーフエッチングした。これにより、 Cu (12 /i m) /Cu突起（突出量 = 23 β m)の基材を作製した。
[0184] Cu突起 12の形成場所は、図 22〜24に示すように隙間 8 (間隔は 20〜30 μ ΐηであ る）に対応する領域の Cu配線パターン 6上に全て形成した。具体的には、 Cu突起 1 2の中心が隙間 8の中心になるように、 Cu突起 12を形成した。ここで、 Cu突起 12の 直径は上記の通り直径 φ 100 μ mであり、隙間 8の間隔は 20 μ m〜30 μ mであるの で、 Cu突起 12が隙間 8を覆うような形態となる。
[0185] Cu突起 12が形成された基材上には、厚み 25 μ mの熱硬化性ポリイミドをキャステ イング法により塗布形成した。次に、この基材と厚み 12 x mの Cu箔を熱プレスにより 貝占り合わせた。これにより、一方の導体基材側に直径 100 z m、高さ の Cu突 起 12が形成された両面 Cu箔材料を作製した。
[0186] 次に炭酸ガスレーザーにより所定の位置（隙間 8に位置する箇所）においてポリイミ ドに穴を開け、デスミア処理を行なった後、スパッタ法と電解メツキ法によって 2層間を 接続するための Cuで充填されたビア 13を形成し、両面の Cu箔にパターン形成を行 つた後、その後は実施例 1と同じプロセスでインターポーザ基板 3を完成させた。
[0187] このようなインターポーザ基板 3を用いて図 23に示すような半導体パッケージを作 製した力 S、パッケージの組み立て方法は実施例 1と同様である。
[0188] このようにして作製された実施例 3の半導体パッケージでは、実施例 1と同様にイン ターポーザ基板 3の配線強度が強化され、信頼性の高い半導体パッケージを実現す ること力 Sできた。
[0189] (実施例 4)
図 27を用いて、本発明の実施例 4を説明する。図 27の半導体パッケージは、図 23 に示した半導体パッケージの構造と類似している力 金属突起 12と配線パターン 6と の間に、金属膜 7が形成されているところだけが異なっている。半導体デバイス 1は実 施例 1と同じロジック系 LSIを用レ、、基板も実施例 1と同じ貫通穴が形成された Cu平 板 18を用いた。
[0190] インターポーザ基板 3の製造方法であるが、配線パターン形成に用いる基材として Cu (12 μ m) /Ni (2 μ m) /Cu (25 μ m)の 3層材料を用いた。厚み 25 μ m側の C uを金属突起 12となる領域が残るようにエッチングし、その後、金属突起 12が形成さ れた側の基材上に熱硬化性ポリイミドをキャスティング法で塗布形成し、その後は実 施例 3で説明した方法と同様なプロセスによってインターポーザ基板 3を作製した。
[0191] このようなインターポーザ基板 3を用いて図 27に示すような半導体パッケージを作 製したが、ノ ノケージの組み立て方法は実施例 1と同様である。このようにして作製さ れた実施例 4の半導体パッケージでは、実施例 1や実施例 3よりもさらにインターポー ザ基板 3の配線強度が強化され、より信頼性の高い半導体パッケージを実現すること ができた。
[0192] (実施例 5)
図 38を用いて、本発明の実施例 5を説明する。図 38の半導体パッケージは、図 3 に示した半導体パッケージに対して受動素子 14を追加した構造を特徴としている。
[0193] 半導体デバイス 1には、厚みが 150 x mで動作周波数 2GHzの CPU (中央演算処 理装置）を用いた。挿入基板 18には、厚み 130 / mのアルミナ製で、中心部に機械 加工により貫通穴（CPUが実装できる領域分だけの穴）が形成された部材を用いた。
[0194] このアルミナ製の基板 18の表面に、スクリーン印刷法を用いて受動素子 14 (コンデ ンサ、抵抗、およびインダクタ）材料を印刷した後、焼結して素子 (厚み 20 μ ΐη)を形 成した。コンデンサは導体部に Agペースト、誘電体層には誘電体ガラスペーストを用 いて作製した。抵抗は、 Ru〇2ペーストを用いて作製した。インダクタは Agペーストを 用いて作製した。導体ペーストは Agペーストのほカ Au、 Cuや、 Ag-Pt、 Ag-Pdな どのペーストを用いることも可能である。受動素子 14をアルミナ製の平板上に形成し た後、各素子の端子部に無電解メツキ法を用いて Ni/Auめっきを施し、 Auスタッドバ ンプを形成した。
[0195] このようにして得られた、受動素子 14が形成されたアルミナ製の基板 18を用レ、、半 導体デバイス 1 (ロジック系 LSI)と同様に実施例 1に記載したインターポーザ基板 3と 受動素子 14とを Auスタッドバンプ 5を介して接続させ、その後は上記の実施例と同じ 組み立て方法によって受動素子 14を内蔵した半導体パッケージを作製した。
[0196] このようにして作製された実施例 5のパッケージでは、実施例 1と同様に配線強度が 強化され信頼性の高いパッケージを実現できただけでなぐ本来ならば CPUパッケ ージの周囲に実装されていた受動部品をパッケージに内蔵することが可能になり、よ り高密度実装が可能な半導体パッケージを実現できた。
[0197] (実施例 6)
図 56を用いて、本発明の実施例 6を説明する。実施例 6は本発明の半導体パッケ ージ（図 56では実施例 1の構造のパッケージ）を 2つ積層した 3次元実装パッケージ の例である。
[0198] 図 56に示す上の段の半導体デバイス 1には外形 l Omm X 8mmのメモリ（DRAM) を用レ、、下の段の半導体デバイス 1には 7mm X 7mmの DSP (Digital Signal Proc cessor)を用レヽ 7こ。
[0199] 上段および下段のそれぞれの半導体パッケージの組み立て方法は、実施例 1の組 み立て方法と同じである。半導体パッケージどうしの積層方法は、上段の半導体パッ ケージを、チップの裏面側が下になるようにしてフリップチップマウンターのステージ 上に真空吸着により固定させた後、上段の半導体パッケージの半田バンプ 4にフラッ タスを塗布した。次に下段の半導体パッケージのチップの裏面側にある電極パッド 1 7の中心と上段の半導体パッケージの半田バンプ 4の中心とをフリップチップマウンタ 一のカメラで位置合わせした後、加熱は行なわずに両者をフリップチップマウンター でフラックスによる仮接着を行なった。その後、仮接着した 2つの半導体パッケージを リフロー炉に投入し、半田を溶融させて 2つの半導体パッケージを接続させた。
[0200] このようにして、 DRAMと DSPとを積層させたシステムインパッケージ（SiP)を作製 すること力 Sできた。このような SiPは個々の半導体パッケージの配線の強度が増強さ れているので 3次元実装パッケージの形態においても信頼性の高いパッケージを実 現すること力 Sできた。このような SiPは携帯電話、デジタルカメラなどの電子機器に搭 載することにより、これらの電子機器の小型化を実現することができた。
[0201] また、本実施例で用いた DRAMを用いた半導体パッケージを 2つ積層し、記憶容 量を 2倍に増やした 3次元実装パッケージをパソコン、サーバー、ワークステーション などの電子機器に実装されているメモリモジュールに搭載することにより、これらの電 子機器の記憶容量をアップさせ、より電子機器の高性能化を実現することができた。
[0202] (実施例 7) 図 59を用いて、本発明の実施例 7を説明する。
実施例 7は、実施例 6で述べた DSPを用いた半導体デバイス 1の上に、市販されて レ、る従来の DRAMパッケージ (インターポーザ基板にワイヤーボンディング、 TAB接 続などの方法で DRAMを接続し、その後全体をモールド樹脂で封止したもの）を積 層したものである。 2つの半導体パッケージの積層方法は、実施例 6で示した方法と 同様である。
[0203] 実施例 7の半導体パッケージでは、モールド樹脂で封止された従来のパッケージの 線膨張率 (約 15ppm)とほぼ同じ線膨張率を持つ Cu (17ppm)の揷入基板を用いる ことにより、 2つのパッケージ間を接続している半田バンプ 4の接続箇所の信頼性が 高レ、3次元実装パッケージを得ることができた。
[0204] 以上、本発明の実施例について種々述べてきたが、本名発明は前記実施例に限 定されるものではなぐ発明の精神を逸脱しない範囲でさらに多くの改変を施しえる のは言うまでも無いことである。
図面の簡単な説明
[0205] [図 1]従来の半導体パッケージの構成を示す断面図である。
[図 2]本発明の第 1の実施形態の半導体パッケージを示す断面図である。
[図 3]本発明の第 1の実施形態の半導体パッケージを示す断面図である。
[図 4]半導体パッケージの上面図である (インターポーザ基板は不図示）。
[図 5]半導体パッケージの上面図である (インターポーザ基板は不図示）。
[図 6]隙間に対応する領域を説明するための断面図である。
[図 7]本発明の第 2の実施形態の半導体パッケージを示す断面図である。
[図 8]半導体パッケージの上面図である (インターポーザ基板は不図示）。
[図 9]半導体パッケージの上面図である (インターポーザ基板は不図示）。
[図 10]本発明の第 3の実施形態の半導体パッケージを示す断面図である。
[図 11]本発明の第 4の実施形態の半導体パッケージを示す断面図である。
[図 12]本発明の第 5の実施形態の半導体パッケージを示す断面図である。
[図 13]本発明の第 6の実施形態の半導体パッケージを示す断面図である。
[図 14]本発明の第 7の実施形態の半導体パッケージを示す断面図である。 園 15]本発明の第 8の実施形態の半導体パッケージを示す断面図である。 園 16]本発明の第 9の実施形態の半導体パッケージを示す断面図である。 園 17]本発明の第 10の実施形態の半導体パッケージを示す断面図である。 園 18]本発明の第 11の実施形態の半導体パッケージを示す断面図である。 園 19]本発明の第 12の実施形態の半導体パッケージを示す断面図である。
[図 20]本発明の第 13の実施形態の半導体パッケージを示す断面図である。 園 21]本発明の第 14の実施形態の半導体パッケージを示す断面図である。
[図 22]本発明の第 15の実施形態の半導体パッケージを示す断面図である。
[図 23]本発明の第 15の実施形態の半導体パッケージを示す断面図である。
[図 24]本発明の第 15の実施形態の半導体パッケージを示す断面図である。
[図 25]本発明の第 16の実施形態の半導体パッケージを示す断面図である。
[図 26]本発明の第 17の実施形態の半導体パッケージを示す断面図である。
[図 27]本発明の第 17の実施形態の半導体パッケージを示す断面図である。
[図 28]本発明の第 17の実施形態の半導体パッケージを示す断面図である。
[図 29]本発明の第 18の実施形態の半導体パッケージを示す断面図である。
[図 30]本発明の第 19の実施形態の半導体パッケージを示す断面図である。 園 31]本発明の第 20の実施形態の半導体パッケージを示す断面図である。
[図 32]本発明の第 21の実施形態の半導体パッケージを示す断面図である。
[図 33]本発明の第 22の実施形態の半導体パッケージを示す断面図である。
[図 34]本発明の第 23の実施形態の半導体パッケージを示す断面図である。
[図 35]本発明の第 24の実施形態の半導体パッケージを示す断面図である。
[図 36]本発明の第 25の実施形態の半導体パッケージを示す断面図である。
[図 37]本発明の第 26の実施形態の半導体パッケージを示す断面図である。
[図 38]本発明の第 27の実施形態の半導体パッケージを示す断面図である。
[図 39]本発明の第 28の実施形態の半導体パッケージを示す断面図である。
[図 40]本発明の第 29の実施形態の半導体パッケージを示す断面図である。
[図 41]本発明の第 30の実施形態の半導体パッケージを示す断面図である。
[図 42]本発明の第 31の実施形態の半導体パッケージを示す断面図である。 [図 43]本発明の第 32の実施形態の半導体パッケージを示す断面図である。
[図 44]本発明の第 33の実施形態の半導体パッケージを示す断面図である。
[図 45]本発明の第 34の実施形態の半導体パッケージを示す断面図である。
[図 46]本発明の第 35の実施形態の半導体パッケージを示す断面図である。
[図 47]本発明の第 36の実施形態の半導体パッケージを示す断面図である。
[図 48]本発明の第 37の実施形態の半導体パッケージを示す断面図である。
[図 49]本発明の第 38の実施形態の半導体パッケージを示す断面図である。
[図 50]本発明の第 39の実施形態の半導体パッケージを示す断面図である。 園 51]本発明の第 40の実施形態の半導体パッケージを示す断面図である。
[図 52]本発明の第 41の実施形態の半導体パッケージを示す断面図である。
[図 53]本発明の第 42の実施形態の半導体パッケージを示す断面図である。
[図 54]本発明の第 43の実施形態の半導体パッケージを示す断面図である。
[図 55]本発明の第 44の実施形態の半導体パッケージを示す断面図である。
[図 56]本発明の第 45の実施形態の半導体パッケージを示す断面図である。
[図 57]本発明の第 46の実施形態の半導体パッケージを示す断面図である。
[図 58]本発明の第 47の実施形態の半導体パッケージを示す断面図である。
[図 59]本発明の第 48の実施形態の半導体パッケージを示す断面図である。
[図 60]本発明の第 49の実施形態の半導体パッケージを示す断面図である。 園 61]本発明の第 50の実施形態の半導体パッケージを示す断面図である。
[図 62]本発明の第 51の実施形態の半導体パッケージを示す断面図である。 符号の説明
1半導体デバイス
2、 9、 18 揷入基板
3 インターポーザ基板
4 半田バンプ
5 導体バンプ
6 配線パターン
7 金属膜 隙間 熱可塑性樹脂 、 13 ビア 金属突起

Claims

請求の範囲
[1] 内部に配線パターンを有する可撓性のインターポーザ基板と、
前記インターポーザ基板上に配置された少なくとも 1つの電子デバイスと、 同じく前記インターポーザ基板上に配置された挿入基板と、を有する電子デバイス パッケージにおいて、 前記インターポーザ基板の、前記電子デバイスと前記挿入基板との間の隙間に対 応する領域に、前記配線パターンの破断強度を増加させる補強手段が設けられてレ、 ることを特徴とする電子デバイスパッケージ。
[2] 前記補強手段として、前記配線パターン上に金属膜が設けられている、請求項 1に 記載の電子デバイスパッケージ。
[3] 前記金属膜が、前記配線パターンの両面に形成されている、請求項 2に記載の電 子デバイスパッケージ。
[4] 前記金属膜の材質の引張強度が、前記配線パターンの材質の引張強度よりも高い
、請求項 2または 3に記載の電子デバイスパッケージ。
[5] 前記補強手段として、前記配線パターンの一部を突起させた金属突起が設けられ ている、請求項 1に記載の電子デバイスパッケージ。
[6] 前記金属突起と前記配線パターンとの間に、前記配線パターンの材質よりも引張 強度が高い金属膜が形成されている、請求項 5に記載の電子デバイスパッケージ。
[7] 前記インターポーザ基板は前記配線パターンを少なくとも 2層有し、前記補強手段 として、前記配線パターン同士を接続する、導体が充填されたビアが設けられている
、請求項 1に記載の電子デバイスパッケージ。
[8] 前記揷入基板および Zまたは前記電子デバイスの一部を覆うように、前記インター ポーザ基板の端部が折り返されている、請求項 1から 7のいずれ力、 1項に記載の電子 デバイスパッケージ。
[9] 前記インターポーザ基板を構成する樹脂の一部が熱可塑性樹脂である、請求項 1 力 8のいずれか 1項に記載の電子デバイスパッケージ。
[10] 前記挿入基板は前記電子デバイスを収容するための貫通穴を有し、前記貫通穴の 内周と前記電子デバイスの外周との間に前記隙間が形成されている、請求項 1から 9 のいずれか 1項に記載の電子デバイスパッケージ。
[11] 前記挿入基板は前記電子デバイスを収容するためのキヤビティを有し、前記キヤビ ティの内周と前記電子デバイスの外周との間に前記隙間が形成されている、請求項
1から 9のいずれか 1項に記載の電子デバイスパッケージ。
[12] 前記揷入基板と前記インターポーザ基板との間に、受動素子が形成されている、請 求項 1から 11のいずれか 1項に記載の電子デバイスパッケージ。
[13] 請求項 1から 12のいずれ力、 1項に記載の電子デバイスパッケージ同士が複数積層 された電子デバイスパッケージ。
[14] 請求項 1から 12のいずれか 1項に記載の、少なくとも 1つの電子デバイスパッケージ と、請求項 1から 12に記載の電子デバイスパッケージとは別の構造の少なくとも 1つ の電子デバイスパッケージとが組み合わされて積層されている電子デバイスパッケ一 ジ。
[15] 請求項 1から 14のいずれ力 1項に記載の電子デバイスパッケージ力 回路基板上 に実装されたモジュール。
[16] 請求項 1から 14のいずれ力 1項に記載の電子デバイスパッケージが実装された電 子機器。
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