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WO2007004258A1 - 半導体装置、およびその製造方法 - Google Patents

半導体装置、およびその製造方法 Download PDF

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WO2007004258A1
WO2007004258A1 PCT/JP2005/012070 JP2005012070W WO2007004258A1 WO 2007004258 A1 WO2007004258 A1 WO 2007004258A1 JP 2005012070 W JP2005012070 W JP 2005012070W WO 2007004258 A1 WO2007004258 A1 WO 2007004258A1
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WO
WIPO (PCT)
Prior art keywords
mos
layer
type
gate
semiconductor device
Prior art date
Application number
PCT/JP2005/012070
Other languages
English (en)
French (fr)
Inventor
Koji Shimbayashi
Original Assignee
Spansion Llc
Spansion Japan Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Spansion Llc, Spansion Japan Limited filed Critical Spansion Llc
Priority to JP2007523280A priority Critical patent/JPWO2007004258A1/ja
Priority to PCT/JP2005/012070 priority patent/WO2007004258A1/ja
Priority to US11/479,373 priority patent/US8076753B2/en
Publication of WO2007004258A1 publication Critical patent/WO2007004258A1/ja
Priority to US13/314,932 priority patent/US8698280B2/en
Priority to US13/315,060 priority patent/US8642422B2/en

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
    • H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
    • H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors
    • H10D84/217—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors of only conductor-insulator-semiconductor capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]

Definitions

  • the present invention relates to a semiconductor device including a capacitive element, and a method for manufacturing the same, and more particularly, in a semiconductor device configured to include a MOS transistor, a capacitance with improved terminal voltage dependency of a capacitance value.
  • the present invention relates to a semiconductor device including an element and a manufacturing method thereof.
  • a MOS capacitor disclosed in Patent Document 1 includes a first MOS transistor having a common source terminal and a drain terminal, and a second MOS transistor having a common source terminal and a drain terminal.
  • the first MOS transistor and the second MOS transistor are unified into a p-channel type or an n-channel type, and each gate terminal and source drain terminal are connected to each other. .
  • Patent Document 1 exemplifies a case where a depletion mode MOS transistor is used as the first and second MOS transistors Tl and ⁇ 2.
  • the capacitance curves of the MOS transistors Tl and ⁇ 2 have opposite shapes that interpolate with each other, and adding them together gives an almost flat capacitance change curve.
  • Patent Document 1 Japanese Patent Laid-Open No. 5-82741
  • depletion mode MOS transistor when a depletion mode MOS transistor is used as the first and second MOS transistors, impurity diffusion or / and / or in the channel region of the MOS transistor in order to balance the characteristics of the depletion mode I have to do that.
  • Depletion mode due to circuit configuration In semiconductor devices that do not use MOS transistors, the depletion mode is required when configuring MOS capacitors. In order to form a MOS transistor, a new impurity diffusion or / and implantation process must be added. This is a problem that introduces complexity in the manufacturing process of semiconductor devices.
  • an enhancement mode MOS transistor is used as the first and second MOS transistors, there is no need for additional manufacturing processes such as implantation of impurities, but a voltage lower than the threshold voltage of the MOS transistor is applied to the terminal.
  • the inversion layer is not formed in the channel region, and the capacitance value is smaller than the capacitance value in the state where the inversion layer is formed.
  • the capacitance decrease region occurs simultaneously in two MOS transistors connected in opposite directions. For this reason, in the voltage region where the terminal voltage is lower than the threshold voltage, the capacitance characteristic is indented, and a flat capacitance variation curve may not be obtained, which is a problem.
  • the present invention has been made in view of the problems of the background art described above, and in a semiconductor device including a MOS transistor, a capacitor element with improved inter-terminal voltage dependency of a capacitance value is manufactured.
  • An object of the present invention is to provide a semiconductor device that can be configured without adding a semiconductor device and a method for manufacturing the same.
  • the semiconductor device of the present invention made to achieve the above object is a semiconductor device in which a MOS transistor is formed by adding impurities from the surface of a P-type substrate provided as a base.
  • the region immediately below the gate layer is a P-type substrate to which no impurity is added, and includes first and second MOS devices having an N-type diffusion layer in the surface region of the P-type substrate circumscribing the gate layer, In the 2MOS device, the gate layer of the first MOS device and the N-type diffusion layer of the second MOS device are connected, and the N-type diffusion layer of the first MOS device and the gate layer of the second MOS device are connected. It constitutes the first capacitor element.
  • the surface force of a P-type substrate provided as a base is also doped with impurities to form a MOS transistor, and the region immediately below the gate layer is not doped with impurities!
  • First and second MOS devices having an N-type diffusion layer in a surface region of a P-type substrate circumscribing the gate layer are provided.
  • the gate layer of the first MOS device The N-type diffusion layer of the second MOS device is connected, and the N-type diffusion layer of the first MOS device and the gate layer of the second MOS device are connected to constitute the first capacitor element.
  • the first and second MOS devices are configured by using a P-type substrate, which is a base for configuring a semiconductor device, as a region immediately below the gate layer.
  • a P-type substrate which is a base for configuring a semiconductor device, as a region immediately below the gate layer.
  • no impurity is added to control the voltage applied to the gate layer when generating the inversion layer induced by minority carriers, so-called threshold voltage. .
  • the semiconductor device is formed on the surface of a P-type wafer.
  • an NMOSZPMOS transistor is configured by using a P-type wafer as a P-type substrate and adding impurities on the surface. For this reason, the impurity concentration of the P-type well is kept low, and when the NMOS transistor is formed, the P-type impurity is added to the channel region to increase its concentration. To form a P-type channel region. Further, when forming a PMOS transistor, an N-type impurity is added to the channel region to increase its concentration and form an N-type channel region.
  • the first and second MOS devices that form a MOS structure with a P-type substrate as a channel region exhibit N-type characteristics because the minority carriers induced as inversion layers are electrons. Power!
  • the threshold voltage for forming the inversion layer exhibits a depletion type close to OV or an N-type MOS characteristic close to the depletion type.
  • a MOS device having depletion characteristics can be configured without adding dedicated impurities.
  • the capacitance characteristics of the first and second MOS devices are such that the gate layer voltage with respect to the N-type diffusion layer is a gate which is a P-type substrate in a bias voltage state in the vicinity of OV that is the threshold voltage.
  • the characteristics By forming the inversion layer in the region immediately below the layer, the characteristics have a substantially constant capacitance value.
  • the capacitance value of V is set to a bias voltage near OV. Can be a characteristic with little depression
  • the first and second MOS devices are devices constituting the first capacitive element.
  • the MOS transistor structure is not necessarily required.
  • the N-type diffusion layer may have various shapes such as circumscribing a part of the periphery of the gate layer or circumscribing the gate layer. In addition, there is no limit on the number of circumscribed N-type diffusion layers as long as all N-type diffusion layers are electrically connected for each device.
  • the method for manufacturing a semiconductor device of the present invention is a method for manufacturing a semiconductor device including a MOS transistor on the surface of a P-type substrate provided as a base, and selectively converts impurities from the surface of the P-type substrate.
  • P-type or Z- and N-type diffusion layers are formed using the gate layer formed above as a mask.
  • P-type or Z- and N-type impurities are implanted, and the gate layer formed on the P-type substrate is used as a mask.
  • the impurity is implanted on the channel region where the impurity is implanted.
  • Implanting N-type impurities are implanted.
  • a gate layer is formed on each P-type substrate via a gate oxide film and an N-type diffusion layer is formed using the gate layer formed on the channel region as a mask.
  • N-type impurities are implanted to form an N-type diffusion layer using the gate layer formed on the P-type substrate as a mask.
  • a MOS transistor in which the inversion layer is induced at a suitable threshold voltage is formed by adjusting the impurity concentration of the channel region, and the gate layer is formed on the P-type substrate to which no impurity is added via the gate oxide film.
  • a MOS type device is formed. This MOS device has the characteristics that the inversion layer is induced by a threshold voltage near OV because the region directly under the gate layer is a P-type substrate and the impurity concentration is low. Impurity strike It is possible to form a depletion type without adding a manufacturing process such as insertion or a MOS device having characteristics close to the depletion type.
  • a MOS device in which an inversion layer is formed in a region immediately below the gate layer with a bias voltage near OV without adding a dedicated impurity and without adding an impurity implantation manufacturing process.
  • a semiconductor device capable of forming a capacitor element having a characteristic drop with little decrease in capacitance value across the bias voltage of OV and a method for manufacturing the semiconductor device are provided. Can do.
  • FIG. 1A is a cross-sectional view showing the structure of a semiconductor device according to the present invention.
  • FIG. 1B is a partial circuit diagram showing symbols for MOS devices.
  • FIG. 1C is a partial circuit diagram showing symbols of NMOS transistors.
  • FIG. 1D is a partial circuit diagram showing a symbol of a PMOS transistor.
  • FIG. 2 is a circuit diagram of a capacitive element that works according to the first embodiment.
  • FIG. 3 is a graph showing capacitance characteristics of the capacitive element of FIG.
  • FIG. 4 is a circuit diagram of a capacitive element that works in the first comparative example and the second embodiment.
  • FIG. 5 is a graph showing capacitance characteristics of the capacitive element of FIG.
  • Fig. 6 is a circuit diagram of a capacitive element that works in a second comparative example and a third embodiment.
  • FIG. 7 is a graph showing capacitance characteristics of the capacitive element of FIG.
  • FIG. 8 is a circuit diagram of a composite capacitive element according to a second embodiment and a third embodiment.
  • FIG. 9 is a circuit diagram of a program power supply as an example of using a capacitive element.
  • FIG. 10 is a waveform diagram showing the output characteristics of FIG.
  • FIG. 11 is a cross-sectional view showing a process until a gate layer is formed in the method for manufacturing a semiconductor device according to the invention.
  • FIG. 12 is a cross-sectional view showing a process after forming a gate layer in the method for manufacturing a semiconductor device according to the present invention.
  • FIG. 1A is a cross-sectional view showing the device structure of the semiconductor device according to the first and second embodiments.
  • This semiconductor device has a P-type substrate 4 as a base, a MOS device 1 and an NMOS transistor. A transistor 2 and a PMOS transistor 3. Each element also has no SiO force.
  • the STI layer 62 is sandwiched and the elements are electrically isolated.
  • 1B to 1D show symbols of the MOS device 1, the NMOS transistor 2, and the PMOS transistor 3, respectively, used in the circuit diagrams of this specification.
  • MOS device 1 uses P-type substrate 4 as a back gate, and gates gate layer 5 formed of polysilicon on P-type substrate 4 via gate oxide film 61. And an N-type MOS structure having a pair of N-type diffusion layers 77 formed on the surface region of the P-type substrate 4 and circumscribing the gate layer 5 as sources and drains.
  • the NMOS transistor 2 (see FIG. 1C for a symbol) has a P-type well layer 71 as a back gate, and a gate layer 5 formed on the P-type well layer 71 via a gate oxide film 61.
  • As a gate an N-type MOS structure is formed which has a pair of N-type diffusion layers 77 formed on the surface region of the P-type well layer 71 and circumscribed with the gate layer 5 interposed therebetween.
  • the P-type well layer 71 includes a first P-type well layer 75 located immediately below the gate layer 5 of the NMOS transistor 2 and a second P-type well layer 73 located below the STI layer 62.
  • the first P-type wall layer 75 is a region to which impurities applied to control a voltage applied to the gate layer when generating an inversion layer induced by minority carriers of the NMOS transistor 2, that is, a so-called threshold voltage is added.
  • the second P-type well layer 73 is a so-called channel stop region to which the high-concentration impurities are added in order to isolate the NMOS transistor 2 from other devices.
  • the PMOS transistor 3 (see FIG. 1D for a symbol) has an N-type well layer 72 as a back gate, and a gate layer 5 formed via a gate oxide film 61 on the N-type well layer 72.
  • a P-type MOS structure is formed which has a pair of P-type diffusion layers 78 formed on the surface region of the N-type well layer 72 and circumscribed with the gate layer 5 interposed therebetween.
  • the N-type well layer 72 includes a first N-type well layer 76 located immediately below the gate layer 5 of the PMOS transistor 3 and a second N-type well layer 74 located below the STI layer 62.
  • the first N-type well layer 76 is a region doped with impurities that control the threshold voltage of the PMOS transistor 3.
  • the second N-type well layer 74 is a channel stop region to which an impurity for isolating the PMOS transistor 3 from other devices is added.
  • MOS device 1 a voltage applied to the gate when generating an inversion layer induced by minority carriers, a so-called threshold voltage, is controlled immediately below the gate layer of MOS device 1, which is P-type substrate 4.
  • the MOS device 1 shifts the threshold voltage for forming the inversion layer to the lower voltage side than the NMOS transistor 2 and is close to the depletion type or the depletion type, and exhibits N-type MOS characteristics.
  • MOS device 1 is arranged at a position that maintains a sufficient distance from other elements, and the voltage level of the wiring that passes over MOS device 1 is the carrier distribution under STI layer 62. It is managed so as not to affect. For this reason, the MOS device 1 is appropriately isolated even without a channel stop region.
  • FIG. 2 is a circuit diagram showing the connection of the first capacitive element 11.
  • the first capacitive element 11 has a first terminal VI and a second terminal V2, and is composed of a first MOS device 1A and a second MOS device 1B.
  • the first MOS device 1A and the second MOS device 1B have substantially the same transistor size.
  • the gate of the first MOS device 1A and the source and drain of the second MOS device 1B are connected to the second terminal V2, and the source and drain of the first MOS device 1A;
  • the gate of the second MOS device 1B is connected to the first terminal VI. Further, the regions immediately below the gate layers of the first MOS device 1A and the second MOS device 1B are connected to the ground potential.
  • the gate oxide film is interposed between the gate and the inversion layer formed immediately below the gate oxide film.
  • the capacity that is created is used.
  • the capacitance values are capacitances C1A and C1B
  • the bias voltage VB applied to the gate changes, the region directly under the gate oxide film, that is, the gate layer Near the area Since the distribution of the key changes, each of the capacitance C1A and the capacitance C1B also changes.
  • the characteristics of the capacitance values of the first MOS device 1A, the second MOS device IB, and the first capacitance element 11 will be described.
  • FIG. 3 is a graph for explaining the characteristics of the capacitors CIA, C1B and C11 with respect to the bias voltage VB.
  • the noise voltage VB is a voltage applied to the second terminal V2 and the first terminal VI.
  • FIG. 3A shows the characteristics of the capacitor C1A with respect to the bias voltage VB in the first MOS device 1A.
  • the threshold voltage VthlA is on the lower voltage side than OV.
  • the inversion layer is not formed immediately below the gate oxide film in the region where the bias voltage VB is lower than the threshold voltage VthlA.
  • Capacity CI A is the minimum value.
  • FIG. 3B shows the characteristics of the capacitor C1B in the second MOS device 1B with respect to the bias voltage VB.
  • the capacitance C1B has a substantially constant maximum capacitance value, and in the region where the bias voltage VB is in the range from the saturation voltage VsatlB to the threshold voltage VthlB, Therefore, the capacity C1B decreases. In the region where the noise voltage VB force threshold voltage VthlB is exceeded, the capacitance C 1B becomes the minimum value.
  • FIG. 3C shows the characteristic of the capacitor C 11 in the first capacitor 11 with respect to the bias voltage VB.
  • the capacitance value of the capacitor C11 is the total value of the capacitor C1A and the capacitor C1B.
  • the capacitance C11 has a substantially constant capacitance value.
  • FIG. 4 is a circuit diagram showing the connection of the second capacitor 31.
  • the second capacitive element 31 has a first terminal VI and a second terminal V2, and is composed of a first PMOS transistor 3A and a second PMOS transistor 3B.
  • the first PMOS transistor 3A and the second PMOS transistor 3B have enhancement type characteristics and have substantially the same transistor size.
  • the gate of the first PMOS transistor 3A and the source and drain of the second PMOS transistor 3B are connected to the second terminal V2, the source and drain of the first PMOS transistor 3A, and the second PMOS transistor The gate of 3B is connected to the first terminal VI.
  • the back gates of the first PMOS transistor 3A and the second PMOS transistor 3B are connected to the ground potential! RU
  • the second capacitive element 31 As in the first capacitive element 11, in the first PMOS transistor 3A and the second PMOS transistor 3B, a gate oxide is formed between the gate and the inversion layer formed immediately below the gate oxide film. Capacitance constructed through the membrane is utilized. Assuming that the capacitance values are capacitances C3A and C3B, for the first PMOS transistor 3A and the second PMOS transistor 3B, when the bias voltage VB applied to the gate changes, the carrier distribution formed in the region immediately below the gate layer changes. The respective capacitances C3A and C3B also change in accordance with the noise voltage VB.
  • FIG. 5 is a characteristic diagram for explaining the characteristics of the capacitors C3A, C3B, and C31 with respect to the bias voltage VB.
  • the bias voltage VB is applied to the second terminal V2 and the first terminal VI. This is the applied voltage.
  • FIG. 5A shows the characteristics of the capacitor C3A with respect to the bias voltage VB in the first PMOS transistor 3A.
  • the first PMOS transistor 3A with enhancement-type P-type MOS characteristics in the region where the bias voltage VB is lower than the saturation voltage Vsat3A, an inversion layer is formed immediately below the gate oxide film. Value.
  • the bias voltage VB in the region where the bias voltage VB is in the range from the saturation voltage Vsat3A to the threshold voltage Vth3A, the inversion layer region decreases as the noise voltage VB increases, so the capacitance C3A also decreases.
  • the region of the inversion layer disappears, and the capacitance C3A becomes the minimum capacitance value.
  • the saturation voltage Vsat3A refers to a voltage at which the inversion layer is completely formed in the first PMOS transistor 3A.
  • FIG. 5 (B) shows the characteristic of the capacitor C3B with respect to the bias voltage VB in the second PMOS transistor 3B.
  • FIG. 5C shows the characteristic of the capacitor C31 in the second capacitor 31 with respect to the bias voltage VB.
  • the capacitance value of the capacitor C31 is the total value of the capacitor C3A and the capacitor C3B.
  • the capacitance CI 1 has a substantially constant capacitance value.
  • Comparative Example 1 for comparing capacitance characteristics with respect to the first capacitor element 11 is applied.
  • the third capacitive element 32 will be described with reference to FIG. 6 and FIG.
  • FIG. 6 is a circuit diagram showing the connection of the third capacitor 32.
  • the third capacitive element 32 has a first terminal VI and a second terminal V2, and is composed of a third PMOS transistor 3C and a fourth PMOS transistor 3D.
  • the third PMOS transistor 3C and the fourth PMOS transistor 3D have enhancement type characteristics and have substantially the same transistor size.
  • the gate of the third PMOS transistor 3C, the source and drain of the fourth PMOS transistor 3D, and a back gate (not shown) are connected to the second terminal V2, and the source and drain of the third PMOS transistor 3C
  • the back gate (not shown) and the gate of the fourth PMOS transistor 3D are connected to the first terminal VI.
  • the third PMOS transistor 3C and the fourth PMOS transistor 3D are configured via a gate oxide film between the gate and the inversion layer formed immediately below the gate oxide film.
  • Capacitances C3CA and C3DA, and capacities C3CB and C3DB configured with a gate oxide film between the gate and the back gate immediately below the gate oxide film are used.
  • the capacitance value of the capacitance C3C of the third PMOS transistor 3C is the total value of the capacitance C3CA and the capacitance C3C B
  • the capacitance value of the capacitance C3D of the fourth PMOS transistor 3D is the total value of the capacitance C3DA and the capacitance C3DB.
  • the carrier distribution in the region immediately below the gate layer changes, so the capacitance values of the respective capacitors C3C and C3D are also biased. It will change according to the voltage VB.
  • FIG. 7 is a characteristic diagram for explaining the characteristics of the capacitances C3C and C3D and the bias voltage VB of C31.
  • the bias voltage VB is a voltage applied to the second terminal V2 and the first terminal VI.
  • [0050] 07 (A) shows the characteristic of the capacitor C3C with respect to the bias voltage VB in the third PMOS transistor 3C.
  • an inversion layer is formed immediately below the gate oxide film in the region where the bias voltage VB is lower than the saturation voltage Vsat3C.
  • the capacitance C3CA formed between the inversion layer directly below has a substantially constant maximum capacitance value.
  • the bias voltage VB is saturated. In the region from the sum voltage Vsat3C to the threshold voltage Vth3C, the inversion layer region decreases as the bias voltage VB increases, so the capacitance C3CA decreases.
  • the depletion layer disappears, and the capacitance formed between the gate and the storage layer directly under the gate oxide film causes the capacitance C3CB to be a substantially constant maximum. It becomes a capacity value.
  • the capacitance value of the capacitance C3C which is the total value of the capacitance values of the capacitance C3CA and the capacitance C3CB, has characteristics as shown in FIG.
  • the saturation voltage Vsat3C indicates the voltage at which the inversion layer is completely formed in the third PMOS transistor 3C
  • the back gate saturation voltage Vsatb3C indicates the voltage at which the N-type diffusion layer is completely formed.
  • [0052] 07 (C) shows the characteristic of the capacitor C32, which is the total value of the capacitor C3C and the capacitor C3D in the third capacitor 32, with respect to the bias voltage VB.
  • the capacitance C32 has a substantially constant capacitance value.
  • the capacitance value per transistor size is larger than that in the second capacitive element 31 according to Comparative Example 1. Become.
  • the first capacitive element 11 according to the first embodiment can have a characteristic in which the capacitance value does not drop much at a bias voltage in the vicinity of 0 V as compared with Comparative Example 1 and Comparative Example 2.
  • the capacitance characteristic of the first capacitor element 11 has a shape that swells upward.
  • the characteristic of the capacitance value changes according to the P-type impurity concentration contained in the P-type substrate 4. For example, when the P-type impurity concentration becomes high, the threshold voltage increases, so that the upward swelling in the capacitance value characteristic is suppressed.
  • an appropriate P-type substrate capable of obtaining the characteristic that suppresses the upward bulging is used, it is possible to obtain the characteristic of a flat capacitance value with the first capacitor element 11 alone.
  • the composite capacitive element 41 has a first terminal VI and a second terminal V2, and includes a first capacitive element 11 according to the first embodiment and a second capacitive element 31 according to Comparative Example 1. Specifically, the first terminal VI of the first capacitor element 11 and the first terminal VI of the second capacitor element 31 are connected to form the first terminal VI of the composite capacitor element 41, and the second terminal of the first capacitor element 11 is connected. The terminal V2 and the second terminal V2 of the second capacitor 31 are connected to form V2 of the composite capacitor 41.
  • the capacitance value of the capacitance C41 of the composite capacitive element 41 is the sum of the capacitance value of the capacitance C11 of the first capacitive element 11 and the capacitance value of the capacitance C31 of the second capacitive element 31.
  • the characteristics of the capacitor C 41 with respect to the bias voltage VB are as follows. This means that the downward dent in the characteristics (see Fig. 5 (C)) will cancel each other out.
  • the composite capacitive element 42 includes a third capacitive element 32 according to Comparative Example 2 instead of the second capacitive element 31 in the composite capacitive element 41 according to the second embodiment. That is, the composite capacitive element 42 has a first terminal VI and a second terminal V2, and includes the first capacitive element 11 according to the first embodiment and the third capacitive element 32 according to Comparative Example 2. . As in the second embodiment, the first terminal VI of the first capacitive element 11 and the first terminal VI of the third capacitive element 32 are connected to form the first terminal VI of the composite capacitive element 41, and the first capacitive element 11 The second terminal V2 and the second terminal V2 of the third capacitive element 32 are connected to form V2 of the composite capacitive element 41.
  • the capacitance value of the capacitor C42 of the composite capacitor element 42 is the capacitance value of the capacitor C11 of the first capacitor element 11 and the capacitance value of the capacitor C32 of the third capacitor element 32. Total value.
  • the transistor size of the first capacitor element 11 and Z or the composite capacitor element 42 can be adjusted to obtain a flat capacitance value characteristic.
  • the third capacitive element 32 also uses the capacitance between the gate and the back gate as described above, the capacitance value per transistor size is approximately twice that of the second capacitive element 31. ing. Therefore, in the composite capacitive element 42, when the same capacitance value as that of the composite capacitive element 41 is obtained, the third capacitive element 32 having a transistor size approximately half that of the second capacitive element 31 can be used. The size can be made more compact than the capacitive element 41.
  • a known program power supply 100 that outputs a constant output voltage VOUT in accordance with the reference voltage VRF includes an operational amplifier 101, a voltage generation circuit 102 that generates a voltage according to a change in the control output CTL of the operational amplifier 101, and the operational amplifier 101.
  • the operational amplifier 101 detects the fluctuation of the internal voltage V DIV and outputs a control output CTL. Then, the voltage generation circuit 102 outputs an output voltage VOUT corresponding to the control output CTL. At this time, the potential difference between both ends of the capacitive element 103 varies within a range centered on OV.
  • the noise voltage VB 0V Since the capacitance value in the vicinity does not decrease, the potential of the control output CTL can be made more stable as shown in Fig. 10 (B).
  • FIG. 11 shows a process before forming the gate electrode
  • FIG. 12 shows a process after forming the gate electrode.
  • FIG. 11 (A) shows a state in which the STI layer 62 is formed on the P-type substrate 4 by a known method.
  • the P-type substrate 4 that forms the base of the semiconductor device of the present invention is, for example,
  • the resistivity is 2 to 50 [ ⁇ cm].
  • Shin-Etsu Chemical Co., Ltd. 12PM0P is mentioned.
  • a resist mask Ml for exposing the region of the NMOS transistor 2 is formed, and a P-type impurity is ion-implanted.
  • ions are implanted under the condition of high acceleration energy to form the P-type layer 71, and ions are implanted under the condition of medium acceleration energy to form the second P-type layer 73, under the condition of low acceleration energy.
  • the first P-type well layer 75 is formed by ion implantation. Examples of the P-type impurity to be ion-implanted include phosphorus P + and arsenic As +.
  • the surface force of the P-type substrate 4 is selectively implanted with impurities, so-called ion implantation. Specifically, ion implantation is performed on the diffusion region where the NMOS transistor 2 is formed, and ion implantation is not performed on the diffusion region where the MOS device 1 is formed.
  • a resist mask M2 is formed in which the region of the PMOS transistor 3 is exposed, and N-type impurities are ion-implanted.
  • ions are implanted under the condition of high acceleration energy to form the N-type well layer 72, and ions are implanted under the condition of medium acceleration energy to form the second N-type well layer 74, and ions are implanted under the condition of low acceleration energy.
  • the first N-type well layer 76 is formed in this order by implantation.
  • An example of the N-type impurity to be ion-implanted is boron B-.
  • the surface force of the P-type substrate 4 is selectively implanted, and no ion implantation is performed on the diffusion region where the MOS device 1 is formed.
  • a gate layer 5 and a gate oxide film 61 are formed by a known photolithography technique as shown in Fig. 12D.
  • the gate oxide film 61 is formed on the regions of the NMOS transistor 2 and the PMOS transistor 3 which are ion-implanted and on the P-type substrate 4 on which the MOS device 1 is formed by ion implantation.
  • a gate layer 5 is formed.
  • a resist mask M3 is formed to expose the diffusion regions of MOS device 1 and NMOS transistor 2, and N-type impurities are ion-implanted.
  • ions are implanted under the condition of low acceleration energy to form an N-type diffusion layer 77 constituting each source and drain region.
  • the resist mask M3 is removed.
  • N-type impurities for forming the N-type diffusion layer 77 are ion-implanted into the regions of the MOS device 1 and the NMOS transistor 2 using the formed gate layer 5 and resist mask M3 as a mask.
  • a resist mask M4 that exposes the diffusion region of the PMOS transistor 3 is formed, and P-type impurities are ion-implanted.
  • ions are implanted under the condition of low acceleration energy to form a P-type diffusion layer 78 constituting each source and drain region.
  • P-type impurities for forming the P-type diffusion layer 78 are ion-implanted into the region of the PMOS transistor 3 using the formed gate layer 5 and resist mask M4 as a mask.
  • the resist mask M4 is removed, and further, using a known method, contact holes and wirings are formed for the source, drain and gate of each transistor, thereby completing the semiconductor device.
  • the surface force of the P-type substrate is also selectively implanted with impurities (FIGS. 11 (B) and (C)), and the gate oxide film 61 is interposed.
  • Gate layer 5 is formed (Fig. 12 (D)).
  • the impurity concentration of the channel region is adjusted, and the NMOS transistor 2 in which the inversion layer is induced at a suitable threshold voltage and the MOS device 1 having the P-type substrate 4 as the region immediately below the gate layer are formed.
  • This MOS device 1 has the characteristic that the inversion layer is induced by a threshold voltage near OV because the impurity concentration in the region immediately below the gate layer is low.
  • a MOS device 1 having a depletion type without adding an additional manufacturing process such as impurity implantation or characteristics close to the depletion type can be formed.
  • the second capacitive element 31 having the knock gate connected to the ground potential is used, but the back gate may be set to a predetermined potential different from the ground potential.
  • the MOS device is exemplified as having a pair of N-type diffusion layers and having a MOS transistor structure.
  • the present invention has a MOS transistor structure. It is not limited to. That is, the N-type diffusion layer may have various shapes, such as circumscribing a part of the periphery of the gate layer or circumscribing the gate layer. Also, there is no limit to the number of circumscribed N-type diffusion layers, as long as all N-type diffusion layers are electrically connected to each device.

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Abstract

　Ｐ型基板４の表面から不純物が添加されてＭＯＳトランジスタが構成される半導体装置は、ゲート層５の直下領域が前記不純物の添加されないＰ型基板４であり、ゲート層５に外接するＰ型基板４の表面領域にＮ型拡散層を有する第１および第２ＭＯＳデバイス１Ａ，１Ｂを備えている。第１ＭＯＳデバイス１Ａのゲート層と、第２ＭＯＳデバイス１ＢのＮ型拡散層とが接続され、第１ＭＯＳデバイス１ＡのＮ型拡散層と、第２ＭＯＳデバイス１Ｂのゲート層とが接続されて、第１容量素子が構成されている。

Description

明 細 書
半導体装置、およびその製造方法
技術分野
[0001] 本発明は、容量素子を備える半導体装置、およびその製造方法に関するものであ り、特に、 MOSトランジスタを含んで構成される半導体装置において、容量値の端子 電圧依存性が改善された容量素子を備える半導体装置、およびその製造方法に関 するものである。
背景技術
[0002] 特許文献 1に開示されて!、る MOSキャパシタは、ソース端子とドレイン端子を共通 にした第 1の MOSトランジスタと、同じくソース端子とドレイン端子を共通にした第 2の MOSトランジスタとを備え、第 1の MOSトランジスタおよび第 2の MOSトランジスタを pチャネル型または nチャネル型に統一すると共に、各々のゲート端子とソース'ドレイ ン端子とを、たすき掛けに接続した構成を有している。
[0003] 特許文献 1には、第 1および第 2の MOSトランジスタ Tl、 Τ2として、デプリーシヨン モード MOSトランジスタを使用した場合が例示されている。それぞれの MOSトランジ スタ Tl、 Τ2の容量曲線は、互いに補間し合うような反対の形状となり、両者を加算し てほぼフラットな容量変化曲線が得られるとしている。
[0004] また、第 1および第 2の MOSトランジスタとして、エンハンスメントモード MOSトラン ジスタを使用する場合も同様な特性が得られるとしている。
[0005] 特許文献 1 :特開平 5— 82741号公報
発明の開示
発明が解決しょうとする課題
[0006] しかしながら、第 1および第 2の MOSトランジスタとして、デプリーシヨンモード MOS トランジスタを使用する場合、 MOSトランジスタのチャネル領域には、デプリーシヨン モードの特性を相するために、不純物の拡散または/および打ち込みを行なわなけ ればならな 、。回路構成上デブリーシヨンモード MOSトランジスタを使用しな ヽ半導 体装置にあっては、 MOSキャパシタを構成する際に必要となるデブリーシヨンモード MOSトランジスタを形成するために、新たに不純物の拡散または/および打ち込み の工程を追加しなければならな 、。半導体装置の製造工程の複雑ィ匕を招来してしま い問題である。
[0007] また、第 1および第 2の MOSトランジスタとして、エンハンスメントモード MOSトラン ジスタを使用する場合、不純物の打ち込み等の製造工程追カ卩はないものの、 MOSト ランジスタの閾値電圧未満の電圧が端子電圧として印加される電圧領域においては 、チャネル領域に反転層が形成されておらず、反転層が形成されている状態での容 量値に比して容量値が小さくなる。容量値の減少領域は、互いに反対に接続されて いる 2つの MOSトランジスタにおいて同時に生ずる。このため、端子電圧が閾値電圧 未満の電圧領域において、容量特性にくぼみが生じてしまい、フラットな容量変化曲 線が得られな 、おそれがあり問題である。
課題を解決するための手段
[0008] 本発明は前記背景技術の問題点に鑑みなされたものであり、 MOSトランジスタを 含んで構成される半導体装置において、容量値の端子間電圧依存性が改善された 容量素子を、製造工程を追加することなく構成することが可能な半導体装置、および その製造方法を提供することを目的とする。
[0009] 前記目的を達成するためになされた本発明の半導体装置は、基台として備えられ る P型基板の表面カゝら不純物が添加されて MOSトランジスタが構成される半導体装 置であって、ゲート層直下領域が不純物の添加されない P型基板であって、ゲート層 に外接する P型基板の表面領域に N型拡散層を有する、第 1および第 2MOSデバイ スを備え、第 1および第 2MOSデバイスは、第 1MOSデバイスのゲート層と、第 2M OSデバイスの N型拡散層とが接続されると共に、第 1MOSデバイスの N型拡散層と 、第 2MOSデバイスのゲート層とが接続されて、第 1容量素子を構成することを特徴 とする。
[0010] 本発明の半導体装置では、基台として備えられる P型基板の表面力も不純物が添 カロされて MOSトランジスタが構成されると共に、ゲート層直下領域が不純物の添加さ れな!、P型基板であって、ゲート層に外接する P型基板の表面領域に N型拡散層を 有する、第 1および第 2MOSデバイスが備えられる。第 1MOSデバイスのゲート層と 、第 2MOSデバイスの N型拡散層とが接続され、第 1MOSデバイスの N型拡散層と 、第 2MOSデバイスのゲート層とが接続されて、第 1容量素子が構成される。
[0011] 第 1および第 2MOSデバイスは、半導体装置を構成する際の基台である P型基板 をゲート層の直下領域として MOSデバイスが構成される。 P型基板である第 1および 第 2MOSデバイスのゲート層直下領域には、少数キャリアが誘起する反転層を生成 する際にゲート層に印加する電圧、いわゆる閾値電圧を制御する不純物が添加され ていない。
[0012] 半導体装置は P型ウェハの表面に形成される。 P型ウェハを P型基板として、その表 面に不純物を追カ卩して添加することにより、 NMOSZPMOSトランジスタを構成する ことが一般的である。このため、 P型ゥエルの不純物濃度は薄くしておき、 NMOSトラ ンジスタを形成する際には、そのチャネル領域への P型不純物の追力卩の添カ卩を行な い、その濃度をあげて P型のチャネル領域を形成する。また、 PMOSトランジスタを形 成する際には、そのチャネル領域への N型不純物の追力卩の添カ卩を行ない、その濃度 をあげて N型のチャネル領域を形成する。
[0013] これに対して、 P型基板をチャネル領域として MOS構造を形成する第 1および第 2 MOSデバイスは、反転層として誘起される少数キャリアが電子であり N型の特性を示 す。力！]えて、ゲート層直下領域の P型不純物濃度が薄いため、反転層を形成するた めの閾値電圧は OVに近ぐデプレッションタイプまたはデプレッションタイプに近!ヽ N 型 MOS特性を奏することとなる。専用の不純物添加をすることなくデプレッション特 性を有する MOSデバイスを構成することができる。
[0014] これにより、第 1および第 2MOSデバイスにおける容量特性は、 N型拡散層に対す るゲート層の電圧が、閾値電圧である OV付近力 正のバイアス電圧状態において、 P型基板であるゲート層直下領域に反転層が形成されることにより、略一定の容量値 を有する特性となる。
[0015] 第 1および第 2MOSデバイスの各々についてゲート層と N型拡散層とをペアとして 接続することにより並列接続される第 1容量素子では、 OV付近のバイアス電圧にお V、て容量値の落ち込みの少な 、特性とすることができる
[0016] ここで、第 1および第 2MOSデバイスは、第 1容量素子を構成するデバイスであって 、ゲート層と N型拡散層とを端子とする容量素子として機能するデバイスである。した がって、第 1および第 2MOSデバイスは、各々のデバイスごとに一対の N型拡散層を 備える MOSトランジスタ構造であることが考えられる力 必ずしも MOSトランジスタの 構造を備える必要はない。 N型拡散層は、ゲート層の周縁の一部に外接する場合、 ゲート層を囲むように外接する場合等、多様な形状が考えられる。また、外接する N 型拡散層の数についても制限はなぐデバイスごとに全ての N型拡散層が電気的に 接続されていればよい。
[0017] また、本発明の半導体装置の製造方法は、基台として備えられる P型基板の表面 に MOSトランジスタを備える半導体装置の製造方法であって、 P型基板の表面から 選択的に不純物の打ち込みを行なうステップと、不純物の打ち込みが行なわれたチ ャネル領域上、および不純物の打ち込みが行なわれない P型基板上に、ゲート酸ィ匕 膜を介してゲート層を形成するステップと、チャネル領域上に形成されたゲート層を マスクとして P型または Zおよび N型拡散層を形成する P型または Zおよび N型不純 物の打ち込みを行なうと共に、 P型基板上に形成されたゲート層をマスクとして N型拡 散層を形成する N型不純物の打ち込みを行なうステップとを有することを特徴とする。
[0018] 本発明の半導体装置の製造方法では、基台として備えられる P型基板の表面から 選択的に不純物の打ち込みを行なった後、不純物の打ち込みが行なわれたチヤネ ル領域上、および不純物の打ち込みが行なわれない P型基板上の各々に、ゲート酸 化膜を介してゲート層を形成し、チャネル領域上に形成されたゲート層をマスクとして N型拡散層を形成する N型不純物の打ち込みを行なうと共に、 P型基板上に形成さ れたゲート層をマスクとして N型拡散層を形成する N型不純物の打ち込みを行なう。
[0019] これにより、 P型基板上に半導体装置を製造する際、 P型基板の表面から選択的に 不純物の打ち込みを行なった上で、ゲート酸ィ匕膜を介してゲート層を形成することに より、チャネル領域の不純物濃度が調整されて好適な閾値電圧で反転層が誘起され る MOSトランジスタが形成されると共に、不純物を添加しない P型基板上にもゲート 酸化膜を介してゲート層を形成することにより、 MOS型デバイスが形成される。この MOS型デバイスは、ゲート層直下領域が P型基板であり、不純物濃度が薄く構成さ れているので、 OV付近の閾値電圧で反転層が誘起される特性を備える。不純物打 ち込み等の製造工程の追加を伴うことなぐデプレッションタイプ、またはデプレッショ ンタイプに近い特性を有する MOSデバイスを形成することができる。
発明の効果
[0020] 本発明によれば、専用の不純物添加を伴うことなぐまた不純物打ち込みの製造ェ 程の追加を伴うことなぐ OV付近のバイアス電圧でゲート層直下領域に反転層が形 成される MOSデバイスを形成することができ、 OVのバイアス電圧を挟んで容量値の 落ち込みの少な!/、特性を有する容量素子を形成することが可能な半導体装置、およ び半導体装置の製造方法を提供することができる。
図面の簡単な説明
[0021] [図 1A]本発明にかかる半導体装置の構造を示す断面図である。
[図 lB]MOSデバイスの記号を示す部分回路図である。
[図 lC]NMOSトランジスタの記号を示す部分回路図である。
[図 lD]PMOSトランジスタの記号を示す部分回路図である。
[図 2]第 1実施形態に力かる容量素子の回路図である。
[図 3]図 2の容量素子における容量特性を示すグラフである。
[図 4]第 1比較例および第 2実施形態に力かる容量素子の回路図である。
[図 5]図 4の容量素子における容量特性を示すグラフである。
[図 6]第 2比較例および第 3実施形態に力かる容量素子の回路図である。
[図 7]図 6の容量素子における容量特性を示すグラフである。
[図 8]第 2実施形態および第 3実施形態にかかる複合容量素子の回路図である。
[図 9]容量素子の使用例であるプログラム電源の回路図である。
[図 10]図 9の出力特性を示す波形図である。
[図 11]本発明にかかる半導体装置の製造方法のうちゲート層形成前までの工程を示 す断面図である。
[図 12]本発明にかかる半導体装置の製造方法のうちゲート層形成以降の工程を示 す断面図である。
符号の説明
[0022] 1 MOSデバイス 1A, IB 第 1および第 2MOSデバイス
2 NMOSトランジスタ
3 PMOSトランジスタ
3A 第 1PMOSトランジスタ
3B 第 2PMOSトランジスタ
3C 第 3PMOSトランジスタ
3D 第 4PMOSトランジスタ
4 P型基板
5 ゲート層
11 第 1容量素子
31 第 2容量素子
32 第 3容量素子
41 複合容量素子
42 複合容量素子
61 ゲート酸ィ匕膜
71 P型ゥ ル層
72 N型ゥ ル層
73 第 2P型ゥ ル層
74 第 2N型ゥ ル層
75 第 1P型ゥ ル層
76 第 1N型ゥエル層
77 N型拡散層
78 P型拡散層
発明を実施するための最良の形態
[0023] 以下、本発明の半導体装置、およびその製造方法について具体ィヒした第 1および 第 2実施形態を図 1A乃至図 12に基づき図面を参照しつつ詳細に説明する。
[0024] 図 1Aは、第 1および第 2実施形態にかかる半導体装置のデバイス構造を示す断面 図である。この半導体装置は、 P型基板 4を基台とし、 MOSデバイス 1と、 NMOSトラ ンジスタ 2と、 PMOSトランジスタ 3とを備える。また、それぞれの素子は、 SiO力もな
2 る STI層 62を挟み、電気的に素子分離されている。
また、図 1B乃至図 1Dは、本明細書の回路図で使用される MOSデバイス 1、 NMO Sトランジスタ 2および PMOSトランジスタ 3の記号をそれぞれ示している。
[0025] MOSデバイス 1 (記号は図 1B参照）は、 P型基板 4をバックゲートとし、 P型基板 4上 にゲート酸ィ匕膜 61を介してポリシリコンで形成されるゲート層 5をゲートとし、 P型基板 4の表面領域に形成され、ゲート層 5を挟んで外接する一対の N型拡散層 77を各々 ソースおよびドレインとする N型 MOS構造をなす。
[0026] NMOSトランジスタ 2 (記号は図 1C参照）は、 P型ゥエル層 71をバックゲートとし、 P 型ゥエル層 71の上部に、ゲート酸ィ匕膜 61を介して形成されたゲート層 5をゲートとし 、 P型ゥエル層 71の表面領域に形成され、ゲート層 5を挟んで外接する一対の N型拡 散層 77を各々ソース及びドレインとする N型 MOS構造をなす。
[0027] さらに、 P型ゥエル層 71は、 NMOSトランジスタ 2のゲート層 5の直下に位置する第 1P型ゥエル層 75と、 STI層 62の下方に位置する第 2P型ゥエル層 73とを含む。このう ち第 1P型ゥヱル層 75は、 NMOSトランジスタ 2の少数キャリアが誘起する反転層を 生成する際にゲート層に印加する電圧、いわゆる閾値電圧を制御する不純物が添カロ された領域である。また、第 2P型ゥエル層 73は、 NMOSトランジスタ 2を他のデバイ スカも分離するため、高濃度の不純物が添加された領域、いわゆるチャネルストップ 領域である。
[0028] PMOSトランジスタ 3 (記号は図 1D参照）は、 N型ゥエル層 72をバックゲートとし、 N 型ゥエル層 72の上部に、ゲート酸ィ匕膜 61を介して形成されたゲート層 5をゲートとし 、 N型ゥエル層 72の表面領域に形成され、ゲート層 5を挟んで外接する一対の P型拡 散層 78を各々ソース及びドレインとする P型 MOS構造をなす。
[0029] さらに、 N型ゥエル層 72は、 PMOSトランジスタ 3のゲート層 5の直下に位置する第 1N型ゥエル層 76と、 STI層 62の下方に位置する第 2N型ゥエル層 74とを含む。この うち第 1N型ゥエル層 76は、 PMOSトランジスタ 3の閾値電圧を制御する不純物が添 カロされた領域である。一方、第 2N型ゥエル層 74は、 PMOSトランジスタ 3を他のデバ イスカゝら分離するための不純物が添加されたチャネルストップ領域である。 [0030] MOSデバイス 1では、 P型基板 4である MOSデバイス 1のゲート層直下領域には、 少数キャリアが誘起する反転層を生成する際にゲートに印加される電圧、いわゆる閾 値電圧を制御する不純物が添加されていない。このため、 NMOSトランジスタ 2に比 して、ゲート層直下領域の P型不純物濃度が低濃度である。従って、 MOSデバイス 1 は、 NMOSトランジスタ 2よりも、反転層を形成するための閾値電圧が低電圧側にシ フトし、デプレッションタイプまたはデプレッションタイプに近 、N型 MOS特性を奏す ることとなる。
[0031] なお、本発明の半導体装置では、 MOSデバイス 1は、他の素子から十分な距離を 保つ位置に配置され、 MOSデバイス 1上を通る配線の電圧レベルは、 STI層 62下 のキャリア分布に影響を与えないように管理されている。このため、 MOSデバイス 1 は、チャネルストップ領域を備えなくても、素子分離が適切になされる。
[0032] (第 1実施形態）
次いで、第 1実施形態に力かる第 1容量素子 11について、図 2および図 3を参照し て説明する。
図 2は、第 1容量素子 11の接続を示す回路図である。第 1容量素子 11は、第 1端 子 VIおよび第 2端子 V2を有し、第 1MOSデバイス 1Aおよび第 2MOSデバイス 1B により構成されている。第 1MOSデバイス 1Aおよび第 2MOSデバイス 1Bは、互いに 略同一のトランジスタサイズを有している。
[0033] 第 1容量素子 11では、第 1MOSデバイス 1Aのゲートと、第 2MOSデバイス 1Bのソ ースおよびドレインとが第 2端子 V2に接続され、第 1MOSデバイス 1Aのソースおよ びドレインと、第 2MOSデバイス 1Bのゲートとが第 1端子 VIに接続されている。また 、第 1MOSデバイス 1Aおよび第 2MOSデバイス 1Bのゲート層直下領域は、接地電 位に接続されている。
[0034] 第 1容量素子 11では、第 1MOSデバイス 1Aおよび第 2MOSデバイス 1Bにおいて 、ゲートと、ゲート酸ィ匕膜直下に形成される反転層との間に、ゲート酸ィ匕膜を介して構 成される容量が利用される。各々の容量値を容量 C1Aおよび C1Bとすると、第 1MO Sデバイス 1Aおよび第 2MOSデバイス 1Bについて、ゲートに印加されるバイアス電 圧 VBが変化すると、ゲート酸ィ匕膜直下の領域、すなわち、ゲート層直下領域のキヤリ ァ分布が変化するため、各々の容量 C1Aおよび容量 C1Bも変化することになる。以 下に、第 1MOSデバイス 1A、第 2MOSデバイス IBおよび第 1容量素子 11の容量 値の特性にっ 、て説明する。
[0035] 図 3は、バイアス電圧 VBに対する容量 CIA, C1Bおよび C11の特性を説明するた めのグラフである。なお、ノィァス電圧 VBは、第 2端子 V2および第 1端子 VIに印加 される電圧である。
[0036] 図 3 (A)は、第 1MOSデバイス 1Aにおける容量 C1Aのバイアス電圧 VBに対する 特性を示す。前述のように、第 1MOSデバイス 1Aは、デプレッションタイプに近い N 型 MOS特性を有しているため、閾値電圧 VthlAは、 OVよりも低電圧側となる。第 1 MOSデバイス 1Aにおいて、反転層が形成され始める電圧を閾値電圧 VthlAとす ると、バイアス電圧 VBが閾値電圧 VthlAを下回る領域では、ゲート酸ィ匕膜直下には 反転層が形成されないため、容量 CI Aは最小値となる。また、バイアス電圧 VBが閾 値電圧 VthlAを超えると、バイアス電圧 VBの上昇に応じて、反転層の領域が増加 するため、容量 C1Aも上昇する。そして、反転層が完全に形成される電圧を飽和電 圧 VsatlAとするとき、バイアス電圧 VBがこの飽和電圧 VsatlAを上回る領域では、 容量 C 1 Aは略一定の最大容量値となる。
[0037] 図 3 (B)は、第 2MOSデバイス 1Bにおける容量 C1Bのバイアス電圧 VBに対する 特性を示す。なお、第 2MOSデバイス 1Bは、第 1MOSデバイス 1Aに対して、極性 を反転したバイアス電圧 VBが印加されている点のみ異なる。従って、バイアス電圧 V Bに対する特性のグラフはバイアス電圧 VB = OVの点を中心として左右に反転する 形状を有する。すなわち、バイアス電圧 VBが飽和電圧 VsatlBを下回る領域では、 容量 C1Bは略一定の最大容量値であり、バイアス電圧 VBが飽和電圧 VsatlBから 閾値電圧 VthlBの範囲の領域では、バイアス電圧 VBの上昇に応じて、容量 C1Bは 減少する。そして、ノィァス電圧 VB力 閾値電圧 VthlBを上回る領域では、容量 C 1Bは最小値になる。
[0038] 図 3 (C)は、第 1容量素子 11における容量 C11のバイアス電圧 VBに対する特性を 示す。図 2より、容量 C11の容量値は、容量 C1Aおよび容量 C1Bの合計値となる。ま た、第 1MOSデバイス 1Aおよび第 2MOSデバイス 1Bは略同一のトランジスタサイズ であるため、容量 CIAおよび容量 C1Bの最大値および最小値は略同一の値となり、 バイアス電圧 VBに対する特性のグラフは、バイアス電圧 VB = 0Vの点を中心に左右 対称の形状を有する。すなわち、ノィァス電圧 VBが閾値電圧 VthlAを下回る領域 およびバイアス電圧 VBが閾値電圧 VthlBを上回る領域では、容量 C11は略一定の 容量値になる。一方、バイアス電圧 VBが閾値電圧 VthlAから閾値電圧 VthlBの範 囲の領域では、バイアス電圧 VB = 0Vの点を中心に上に膨らむ形状を有する。
[0039] (比較例 1)
次いで、第 1容量素子 11に対する容量特性の比較を行うための比較例 1にかかる 第 2容量素子 31につ 、て、図 4および図 5を参照して説明する。
図 4は、第 2容量素子 31の接続を示す回路図である。第 2容量素子 31は、第 1端 子 VIおよび第 2端子 V2を有し、第 1PMOSトランジスタ 3Aおよび第 2PMOSトラン ジスタ 3Bにより構成されている。第 1PMOSトランジスタ 3Aおよび第 2PMOSトランジ スタ 3Bはエンハンスメントタイプの特性を有し、互いに略同一のトランジスタサイズを 有する。
[0040] 第 2容量素子 31では、第 1PMOSトランジスタ 3Aのゲートと、第 2PMOSトランジス タ 3Bのソースおよびドレインとが第 2端子 V2に接続され、第 1PMOSトランジスタ 3A のソースおよびドレインと、第 2PMOSトランジスタ 3Bのゲートとが第 1端子 VIに接続 されている。また、図示しないが第 1PMOSトランジスタ 3Aおよび第 2PMOSトランジ スタ 3Bのバックゲートは、接地電位に接続されて！、る。
[0041] 第 2容量素子 31でも、第 1容量素子 11と同様に、第 1PMOSトランジスタ 3Aおよび 第 2PMOSトランジスタ 3Bにおいて、ゲートと、ゲート酸化膜直下に形成される反転 層との間に、ゲート酸化膜を介して構成される容量が利用される。各々の容量値を容 量 C3A, C3Bとすると、第 1PMOSトランジスタ 3Aおよび第 2PMOSトランジスタ 3B について、ゲートに印加されるバイアス電圧 VBが変化すると、ゲート層直下領域に 形成されるキャリア分布が変化するため、各々の容量 C3Aおよび C3Bも、ノ ィァス電 圧 VBに応じて変化することとなる。
[0042] 図 5は、容量 C3A、 C3Bおよび C31のバイアス電圧 VBに対する特性を説明するた めの特性図である。なお、バイアス電圧 VBは、第 2端子 V2および第 1端子 VIに印 加される電圧である。
[0043] 図 5 (A)は、第 1PMOSトランジスタ 3Aにおける容量 C3Aのバイアス電圧 VBに対 する特性を示す。エンハンスメントタイプの P型 MOS特性を有する第 1PMOSトラン ジスタ 3Aにおいて、バイアス電圧 VBが飽和電圧 Vsat3Aを下回る領域では、ゲート 酸化膜直下に反転層が形成されるため、容量 C31は、略一定の最大容量値となる。 また、バイアス電圧 VBが飽和電圧 Vsat3Aから閾値電圧 Vth3Aの範囲の領域では 、 ノ ィァス電圧 VBの上昇に応じて、反転層の領域が減少するため、容量 C3Aも減 少する。そして、ノィァス電圧 VBが閾値電圧 Vth3Aを上回る領域では、反転層の 領域が消滅するため、容量 C3Aは最小容量値となる。なお、飽和電圧 Vsat3Aとは 、第 1PMOSトランジスタ 3Aにおいて反転層が完全に形成される電圧を指す。
[0044] 図 5 (B)は、第 2PMOSトランジスタ 3Bにおける容量 C3Bのバイアス電圧 VBに対 する特性を示す。なお、第 2PMOSトランジスタ 3Bは、第 1PMOSトランジスタ 3Aに 対して、極性を反転したノ ィァス電圧 VBが印加されている点のみ異なる。従って、バ ィァス電圧 VBに対する特性のグラフはバイアス電圧 VB = OVの点を中心として左右 に反転する図 5 (B)に示す形状を有する。
[0045] 図 5 (C)は、第 2容量素子 31における容量 C31のバイアス電圧 VBに対する特性を 示す。図 4より、容量 C31の容量値は、容量 C3Aおよび容量 C3Bの合計値となる。ま た、第 1PMOSトランジスタ 3Aおよび第 2PMOSトランジスタ 3Bは略同一のトランジ スタサイズであるため、容量 C3Aおよび容量 C3Bの最大値および最小値は略同一 の値となり、バイアス電圧 VBに対する特性のグラフは、ノィァス電圧 VB = OVの点を 中心に左右対称の形状を有する。すなわち、バイアス電圧 VBが閾値電圧 Vth3Aを 下回る領域およびバイアス電圧 VBが閾値電圧 Vth3Bを上回る領域では、容量 CI 1 は略一定の容量値になる。一方、バイアス電圧 VBが閾値電圧 Vth3Aから閾値電圧 Vth3Bの範囲の領域では、バイアス電圧 VB = OVの点で、容量 C3Aおよび容量 C3 Bが共に、最大容量値の 50%以下であるため、容量 C31の特性は、バイアス電圧 V B = OVの点を中心に下に窪む形状を有する。
[0046] (比較例 2)
次いで、第 1容量素子 11に対する容量特性の比較を行うための比較例 1にかかる 第 3容量素子 32について、図 6および図 7を参照して説明する。
図 6は、第 3容量素子 32の接続を示す回路図である。第 3容量素子 32は、第 1端 子 VIおよび第 2端子 V2を有し、第 3PMOSトランジスタ 3Cおよび第 4PMOSトラン ジスタ 3Dにより構成されて!、る。第 3PMOSトランジスタ 3Cおよび第 4PMOSトラン ジスタ 3Dはエンハンスメントタイプの特性を有し、互いに略同一のトランジスタサイズ を有する。
[0047] 第 3容量素子 32では、第 3PMOSトランジスタ 3Cのゲートと、第 4PMOSトランジス タ 3Dのソース、ドレインおよび図示しないバックゲートとが第 2端子 V2に接続され、 第 3PMOSトランジスタ 3Cのソース、ドレインおよび図示しないバックゲートと、第 4P MOSトランジスタ 3Dのゲートとが第 1端子 VIに接続されて!、る。
[0048] 第 3容量素子 32では、第 3PMOSトランジスタ 3Cおよび第 4PMOSトランジスタ 3D において、ゲートと、ゲート酸ィ匕膜直下に形成される反転層との間に、ゲート酸化膜 を介して構成される容量 C3CA, C3DA、および、ゲートと、ゲート酸ィ匕膜直下のバッ クゲートとの間に、ゲート酸化膜を介して構成される容量 C3CB, C3DBが利用され る。第 3PMOSトランジスタ 3Cの容量 C3Cの容量値は、容量 C3CAおよび容量 C3C Bの合計値、第 4PMOSトランジスタ 3Dの容量 C3Dの容量値は、容量 C3DAおよび 容量 C3DBの合計値となる。第 3PMOSトランジスタ 3Cおよび第 4PMOSトランジス タ 3Dについて、ゲートに印加されるバイアス電圧 VBが変化すると、ゲート層直下領 域のキャリア分布が変化するため、各々の容量 C3Cおよび C3Dの容量値も、バイァ ス電圧 VBに応じて変化することとなる。
[0049] 図 7は、容量 C3C、 C3Dの容量値および C31のバイアス電圧 VBに対する特性を 説明するための特性図である。なお、バイアス電圧 VBは、第 2端子 V2および第 1端 子 VIに印加される電圧である。
[0050] 07 (A)は、第 3PMOSトランジスタ 3Cにおける容量 C3Cのバイアス電圧 VBに対 する特性を示す。エンハンスメントタイプの P型 MOS特性を有する第 3PMOSトラン ジスタ 3Cにおいて、バイアス電圧 VBが飽和電圧 Vsat3Cを下回る領域では、ゲート 酸ィ匕膜直下に反転層が形成されるため、ゲートとゲート酸ィ匕膜直下の反転層との間 で構成される容量 C3CAは略一定の最大容量値となる。また、バイアス電圧 VBが飽 和電圧 Vsat3Cから閾値電圧 Vth3Cまでの範囲の領域では、バイアス電圧 VBの上 昇に応じて、反転層の領域が減少するため、容量 C3CAは減少する。そして、バイァ ス電圧 VBが閾値電圧 Vth3Cの近傍の領域では、ゲート酸ィ匕膜直下に空乏層が形 成されるため、容量 C3CAは最小容量値となる。ところが、閾値電圧 Vth3C力もバッ クゲート飽和電圧 Vsatb3Cまでの領域では、バイアス電圧 VBの上昇に応じて、ゲー ト酸化膜直下の N型拡散層の領域が増加する。このため、ゲートとゲート酸化膜直下 の蓄積層との間に構成される容量 C3CBの容量値が増加することとなる。そして、バ ィァス電圧 VBがバックゲート飽和電圧 Vsatb3Cを上回る領域では、空乏層が消滅 し、ゲートとゲート酸ィ匕膜直下の蓄積層の間で構成される容量により、容量 C3CBは 略一定の最大容量値となる。
従って、容量 C3CAおよび容量 C3CBの容量値の合計値である容量 C3Cの容量 値は、図 7 (A)に示すような特'性となる。
なお、飽和電圧 Vsat3Cは、第 3PMOSトランジスタ 3Cにおいて反転層が完全に 形成される電圧を指し、バックゲート飽和電圧 Vsatb3Cは、 N型拡散層が完全に形 成される電圧を指す。
[0051] 図 7 (B)は、第 4PMOSトランジスタ 3Dにおける容量 C3Dのバイアス電圧 VBに対 する特性を示す。なお、第 4PMOSトランジスタ 3Dは、第 3PMOSトランジスタ 3Cに 対して、極性を反転したノィァス電圧 VBが印加されている点のみ異なる。従って、バ ィァス電圧 VBに対する特'性のグラフは、バイアス電圧 VB = OVの点を中心として左 右に反転する図 7 (B)に示す形状を有する。
[0052] 07 (C)は、第 3容量素子 32における容量 C3Cおよび容量 C3Dの合計値である容 量 C32のバイアス電圧 VBに対する特性を示す。ここで、第 3PMOSトランジスタ 3C および第 4PMOSトランジスタ 3Dは略同一のトランジスタサイズであるため、容量 C3 Cおよび容量 C3Dの最大値および最小値は略同一の値となり、バイアス電圧 VBに 対する特性のグラフは、バイアス電圧 VB = OVの点を中心に左右対称の形状を有す る。すなわち、バイアス電圧 VBが閾値電圧 Vth3Cを下回る領域およびバイアス電圧 VBが閾値電圧 Vth3Dを上回る領域では、容量 C32は略一定の容量値になる。一 方、バイアス電圧 VBが閾値電圧 Vth3Cから閾値電圧 Vth3Dの範囲の領域では、 バイアス電圧 VB = 0Vの点で、バイアス電圧 VB = 0Vの点を中心に下に窪む形状を 有する。
なお、第 3容量素子 32では、ゲート酸化膜直下の蓄積層とゲートとの間の容量も利 用するため、比較例 1にかかる第 2容量素子 31よりも、トランジスタサイズ当りの容量 値が大きくなる。
[0053] 第 1実施形態にかかる第 1容量素子 11では、比較例 1および比較例 2に比して、 0 V付近のバイアス電圧において容量値の落ち込みの少ない特性にすることができる また、第 1実施形態では、第 1容量素子 11における容量値の特性が上方向に膨ら む形状を有するものを例示した。しかしながら、容量値の特性は、 P型基板 4に含ま れる P型不純物濃度に応じて変化する。例えば、 P型不純物濃度が高濃度になると、 閾値電圧が上がるため、容量値の特性における上部への膨らみが抑制されることに なる。このように、上方向への膨らみが抑制される特性が得られる適切な P型基板を 使えば、第 1容量素子 11単体で、平坦な容量値の特性を得ることも可能である。
[0054] (第 2実施形態）
次いで、第 2実施形態に力かる複合容量素子 41について、図 8を参照して説明す る。複合容量素子 41は、第 1端子 VIおよび第 2端子 V2を有し、第 1実施形態にかか る第 1容量素子 11と、比較例 1にかかる第 2容量素子 31とを備えている。具体的には 、第 1容量素子 11の第 1端子 VIおよび第 2容量素子 31の第 1端子 VIとを接続して 複合容量素子 41の第 1端子 VIとし、第 1容量素子 11の第 2端子 V2および第 2容量 素子 31の第 2端子 V2とを接続して複合容量素子 41の V2としたものである。
[0055] 従って、複合容量素子 41の容量 C41の容量値は、第 1容量素子 11の容量 C11の 容量値と、第 2容量素子 31の容量 C31の容量値との合計値となる。このため、容量 C 41のバイアス電圧 VBに対する特性は、バイアス電圧 VB = OV付近において、第 1容 量素子 11の特性（図 3 (C)参照）における上方向の膨らみと、第 2容量素子 31の特 性（図 5 (C)参照）における下方向へのへこみとが打ち消しあうこととなる。さらに、第 1 容量素子 11および Zまたは第 2容量素子 31のトランジスタサイズを調整して、平坦 な容量値の特性にすることも可能である。 [0056] (第 3実施形態）
次いで、第 3実施形態に力かる複合容量素子 42について説明する。
複合容量素子 42は、第 2実施形態にかかる複合容量素子 41における第 2容量素 子 31に代わり比較例 2にかかる第 3容量素子 32を備える。すなわち、複合容量素子 42は、第 1端子 VIおよび第 2端子 V2を有し、第 1実施形態にかかる第 1容量素子 1 1と、比較例 2にかかる第 3容量素子 32とを備えている。第 2実施形態と同様に、第 1 容量素子 11の第 1端子 VIおよび第 3容量素子 32の第 1端子 VIとを接続して複合 容量素子 41の第 1端子 VIとし、第 1容量素子 11の第 2端子 V2および第 3容量素子 32の第 2端子 V2とを接続して複合容量素子 41の V2としたものである。
[0057] 第 2実施形態と同様に、複合容量素子 42の容量 C42の容量値は、第 1容量素子 1 1の容量 C11の容量値と、第 3容量素子 32の容量 C32の容量値との合計値となる。 このため、容量 C41のバイアス電圧 VBに対する特性は、バイアス電圧 VB = OV付近 において、第 1容量素子 11の特性（図 3 (C) )における上方向の膨らみと、第 2容量 素子 31の特性（図 7 (C) )における下方向へのへこみとが打ち消しあうことになる。さ らに、第 1容量素子 11および Zまたは複合容量素子 42のトランジスタサイズを調整し て、平坦な容量値の特性にすることも可能である。
[0058] なお、第 3容量素子 32は、前述のようにゲートおよびバックゲート間の容量も利用 するため、第 2容量素子 31に比して、トランジスタサイズ当りの容量値が略 2倍となつ ている。このため、複合容量素子 42では、複合容量素子 41と同じ容量値を得る場合 において、第 2容量素子 31に対して略半分のトランジスタサイズの第 3容量素子 32を 用いることができ、ひいては、複合容量素子 41よりもコンパクトなサイズにすることが できる。
[0059] 次いで、第 1実施形態にかかる第 1容量素子 11を、プログラム電源 100に対して使 用する場合について、図 9および図 10を参照して説明する。
基準電圧 VRFに応じて一定の出力電圧 VOUTを出力する公知のプログラム電源 100は、オペアンプ 101と、オペアンプ 101の制御出力 CTLの変化により、電圧を発 生する電圧発生回路 102と、オペアンプ 101に対して位相補償を行う容量素子 103 と、容量素子 104と、出力電圧 VOUTを分圧して内部電圧 VDIVを生成する抵抗素 子 105, 106とを備えて!/ヽる。
[0060] このプログラム電源 100は、出力電圧 VOUTが変動すると、抵抗素子 105, 106に より分圧出力される内部電圧 VDIVが変動する。オペアンプ 101は、この内部電圧 V DIVの変動を検知して、制御出力 CTLを出力する。すると、電圧発生回路 102は、 制御出力 CTLに応じた出力電圧 VOUTを出力する。このとき、容量素子 103には、 両端の電位差は、 OVを中心とする範囲で変動することになる。
[0061] このような容量素子 103に対して、例えば、比較例 1にかかる第 2容量素子 31を使 用すると、第 2容量素子 31の両端に力かる電圧、すなわち、第 2容量素子 31におけ るバイアス電圧 VB = OV付近で変動するため、容量値が小さくなる。位相補償に必 要な容量値が小さくなるため、制御出力 CTLの電位が不安定となる。このため、図 1 0 (A)に示すように、出力電圧 VOUTおよび制御出力 CTLは、発振する虞が生じる
[0062] これに対して、容量素子 103に対して、第 1実施形態にかかる第 1容量素子 11を使 用すると、第 2容量素子 31を使用する場合に比して、ノィァス電圧 VB = 0V付近に おける容量値が小さくならないため、図 10 (B)のように制御出力 CTLの電位をより安 定させることができる。
[0063] なお、容量素子 103に対して、第 2実施形態にかかる複合容量素子 41や第 3実施 形態に力かる複合容量素子 42を用いる場合にも、バイアス電圧 VB = 0V付近の容 量値が小さくなりにくいため、同様に安定した出力電圧 VOUTを出力することができ る。
[0064] 次いで、本発明にかかり、 MOSデバイス 1、 NMOSトランジスタ 2および PMOSトラ ンジスタ 3を含む半導体装置の製造方法について、図 11および図 12を参照して説 明する。なお、図 11は、ゲート電極形成前の工程を示し、図 12は、ゲート電極形成 以降の工程を示す。
[0065] 図 11 (A)は、 P型基板 4に対し、公知の方法により STI層 62を形成した状態を示す なお、本発明の半導体装置に基台をなす P型基板 4は、例えば、抵抗率が 2〜50[ Ω cm]の特性を有するものである。具体的には、一例として、信越化学工業 (株)社製 12PM0Pが挙げられる。
[0066] 次!、で、図 11 (B)に示すように、 NMOSトランジスタ 2の領域が露出されるレジスト マスク Mlを形成し、 P型不純物をイオン注入する。この際、高加速エネルギの条件 でイオン注入して P型ゥ ル層 71を形成し、中加速エネルギの条件でイオン注入して 、第 2P型ゥエル層 73を形成し、低加速エネルギの条件でイオン注入して第 1P型ゥェ ル層 75を形成する。なお、イオン注入される P型不純物としては、リン P +や砒素 As +が挙げられる。イオン注入完了後、レジストマスク Mlを除去する。
[0067] この工程では、 P型基板 4の表面力 選択的に不純物の打込み、いわゆる、イオン 注入がなされる。具体的には、 NMOSトランジスタ 2が形成される拡散領域に対して は、イオン注入がなされ、 MOSデバイス 1が形成される拡散領域に対しては、イオン 注入がなされない。
[0068] 次!、で、図 11 (C)に示すように、 PMOSトランジスタ 3の領域が露出されるレジスト マスク M2を形成し、 N型不純物をイオン注入する。この際、高加速エネルギの条件 でイオン注入して N型ゥエル層 72を形成し、中加速エネルギの条件でイオン注入し て、第 2N型ゥエル層 74を形成し、低加速エネルギの条件でイオン注入して第 1N型 ゥエル層 76をこの順で形成する。なお、イオン注入される N型不純物としては、ボロン B—が挙げられる。イオン注入完了後、レジストマスク M2を除去する。
この工程でも、 P型基板 4の表面力 選択的に不純物の打ち込みがなされ、 MOS デバイス 1が形成される拡散領域に対しては、イオン注入がなされないことになる。
[0069] 次いで、全面に酸ィ匕膜およびポリシリコンを形成し、さらに、図 12 (D)に示すように 公知のフォトリソグラフィ技術により、ゲート層 5およびゲート酸ィ匕膜 61を形成する。 この工程では、イオン注入された NMOSトランジスタ 2および PMOSトランジスタ 3 の領域上、およびイオン注入されて ヽな 、MOSデバイス 1が形成される P型基板 4上 に、ゲート酸ィ匕膜 61を介してゲート層 5が形成される。
[0070] 次いで、図 12 (E)〖こ示すように、 MOSデバイス 1および NMOSトランジスタ 2の拡 散領域が露出されるレジストマスク M3を形成し、 N型不純物をイオン注入する。この 際、低加速エネルギの条件でイオン注入して、各々のソースおよびドレイン領域をな す N型拡散層 77を形成する。その後、レジストマスク M3を除去する。 この工程では、 MOSデバイス 1および NMOSトランジスタ 2の領域に対して、形成 されたゲート層 5およびレジストマスク M3をマスクとして、 N型拡散層 77を形成する N 型不純物がイオン注入される。
[0071] 次いで、図 12 (F)に示すように、 PMOSトランジスタ 3の拡散領域が露出されるレジ ストマスク M4を形成し、 P型不純物をイオン注入する。この際、低加速エネルギの条 件でイオン注入して、各々のソースおよびドレイン領域をなす P型拡散層 78を形成す る。
[0072] この工程では、 PMOSトランジスタ 3の領域に対して、形成されたゲート層 5および レジストマスク M4をマスクとして、 P型拡散層 78を形成する P型不純物がイオン注入 される。
[0073] その後、レジストマスク M4を除去し、さらに、公知の方法を利用して、各トランジスタ のソース、ドレイン及びゲートに対して、コンタクトホール及び配線の形成を経て、半 導体装置が完成する。
[0074] 本発明にかかる半導体装置の製造方法では、 P型基板の表面力も選択的に不純 物の打ち込みを行い（図 11 (B) , (C) )、ゲート酸ィ匕膜 61を介してゲート層 5を形成し ている（図 12 (D) )。これにより、チャネル領域の不純物濃度が調整されて好適な閾 値電圧で反転層が誘起される NMOSトランジスタ 2および P型基板 4をゲート層直下 領域とする MOSデバイス 1が形成される。この MOSデバイス 1は、ゲート層直下領域 の不純物濃度が低濃度となるため、 OV付近の閾値電圧で反転層が誘起される特性 を備える。本発明にかかる半導体装置の製造方法では、不純物打ち込み等の製造 工程の追加を伴うことなぐデプレッションタイプ、またはデプレッションタイプに近い 特性を有する MOSデバイス 1を形成することができる。
[0075] 尚、本発明は前記実施形態に限定されるものではなぐ本発明の趣旨を逸脱しな い範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第 2実施形態では、ノ ックゲートを接地電位に接続した第 2容量素子 31が 用いられるが、バックゲートを接地電位とは異なる所定の電位に設定してもよい。 また、本実施形態では、 MOSデバイスとして、一対の N型拡散層を備え、 MOSトラ ンジスタ構造を有するものを例示したが、本発明は MOSトランジスタ構造を有するも のに限定されない。すなわち、 N型拡散層は、ゲート層の周縁の一部に外接する場 合、ゲート層を囲むように外接する場合等、多様な形状が考えられる。また、外接す る N型拡散層の数につ ヽても制限はなく、デバイスごとに全ての N型拡散層が電気 的に接続されて 、ればよ 、。

Claims

請求の範囲
[1] 基台として備えられる P型基板の表面力も不純物が添加されて MOSトランジスタが 構成される半導体装置であって、
ゲート層直下領域が前記不純物の添加されな 、前記 P型基板であって、前記ゲー ト層に外接する前記 P型基板の表面領域に N型拡散層を有する、第 1および第 2MO Sデバイスを備え、
第 1および第 2MOSデバイスは、
前記第 1MOSデバイスのゲート層と、前記第 2MOSデバイスの N型拡散層とが接 続されると共に、前記第 1MOSデバイスの N型拡散層と、前記第 2MOSデバイスの ゲート層とが接続されて、第 1容量素子を構成することを特徴とする半導体装置。
[2] 前記第 1MOSデバイスと前記第 2MOSデバイスとは、略同一サイズであることを特 徴とする請求項 1に記載の半導体装置。
[3] 前記第 1容量素子に並列接続され、一対の MOSトランジスタのうち、一方のゲート 層と他方の拡散層とが接続されると共に、前記一対の MOSトランジスタのうち、一方 の拡散層と他方のゲート層とが接続されて、第 2容量素子を構成することを特徴とす る請求項 1に記載の半導体装置。
[4] 前記一対の MOSトランジスタは、同一導電型であり互いに略同一サイズであること を特徴とする請求項 3に記載の半導体装置。
[5] 前記第 2容量素子において、
前記一対の MOSトランジスタのゲート層直下領域は、前記 MOSトランジスタごとに 個別に備えられ、各々の前記 MOSトランジスタの前記拡散層に接続されてなること を特徴とする請求項 3に記載の半導体装置。
[6] 前記第 2容量素子において、
前記一対の MOSトランジスタのゲート層直下領域は所定電圧にバイアスされてお り、
各々の前記 MOSトランジスタについて、前記拡散層と前記ゲート層との電圧を 0V とする場合の容量値が、最大容量値の 50%未満であることを特徴とする請求項 3に 記載の半導体装置。
[7] 前記 P型基板に添加される前記不純物は、前記 MOSトランジスタのゲート層直下 領域を構成するゥエル層の不純物であることを特徴とする請求項 1に記載の半導体 装置。
[8] 前記 P型基板に添加される前記不純物は、前記 MOSトランジスタ間を素子分離す る不純物であることを特徴とする請求項 1に記載の半導体装置。
[9] 前記 P型基板に添加される前記不純物は、前記 MOSトランジスタのゲート層直下 領域に添加され前記 MOSトランジスタの閾値電圧を制御する不純物であることを特 徴とする請求項 1に記載の半導体装置。
[10] 基台として備えられる P型基板の表面に MOSトランジスタを備える半導体装置の製 造方法であって、
前記 P型基板の表面力 選択的に不純物の打ち込みを行なうステップと、 前記不純物の打ち込みが行なわれたチャネル領域上、および前記不純物の打ち 込みが行なわれない前記 P型基板上に、ゲート酸ィ匕膜を介してゲート層を形成する ステップと、
前記チャネル領域上に形成されたゲート層をマスクとして N型拡散層を形成する N 型不純物の打ち込みを行なうと共に、前記 P型基板上に形成されたゲート層をマスク として N型拡散層を形成する前記 N型不純物の打ち込みを行なうステップとを有する ことを特徴とする半導体装置の製造方法。
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