[go: up one dir, main page]

WO2006129683A1 - 位相誤差検出装置 - Google Patents

位相誤差検出装置 Download PDF

Info

Publication number
WO2006129683A1
WO2006129683A1 PCT/JP2006/310818 JP2006310818W WO2006129683A1 WO 2006129683 A1 WO2006129683 A1 WO 2006129683A1 JP 2006310818 W JP2006310818 W JP 2006310818W WO 2006129683 A1 WO2006129683 A1 WO 2006129683A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
output
circuit
phase
detection device
Prior art date
Application number
PCT/JP2006/310818
Other languages
English (en)
French (fr)
Inventor
Mitsuru Sakai
Yoshihiro Kanda
Takashige Hiratsuka
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to JP2007519019A priority Critical patent/JP4514790B2/ja
Priority to CN2006800193667A priority patent/CN101189667B/zh
Priority to US11/916,401 priority patent/US8111596B2/en
Publication of WO2006129683A1 publication Critical patent/WO2006129683A1/ja

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B7/00—Recording or reproducing by optical means, e.g. recording using a thermal beam of optical radiation by modifying optical properties or the physical structure, reproducing using an optical beam at lower power by sensing optical properties; Record carriers therefor
    • G11B7/08—Disposition or mounting of heads or light sources relatively to record carriers
    • G11B7/09—Disposition or mounting of heads or light sources relatively to record carriers with provision for moving the light beam or focus plane for the purpose of maintaining alignment of the light beam relative to the record carrier during transducing operation, e.g. to compensate for surface irregularities of the latter or for track following
    • G11B7/0948—Disposition or mounting of heads or light sources relatively to record carriers with provision for moving the light beam or focus plane for the purpose of maintaining alignment of the light beam relative to the record carrier during transducing operation, e.g. to compensate for surface irregularities of the latter or for track following specially adapted for detection and avoidance or compensation of imperfections on the carrier, e.g. dust, scratches, dropouts
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B7/00—Recording or reproducing by optical means, e.g. recording using a thermal beam of optical radiation by modifying optical properties or the physical structure, reproducing using an optical beam at lower power by sensing optical properties; Record carriers therefor
    • G11B7/08—Disposition or mounting of heads or light sources relatively to record carriers
    • G11B7/09—Disposition or mounting of heads or light sources relatively to record carriers with provision for moving the light beam or focus plane for the purpose of maintaining alignment of the light beam relative to the record carrier during transducing operation, e.g. to compensate for surface irregularities of the latter or for track following
    • G11B7/0901—Disposition or mounting of heads or light sources relatively to record carriers with provision for moving the light beam or focus plane for the purpose of maintaining alignment of the light beam relative to the record carrier during transducing operation, e.g. to compensate for surface irregularities of the latter or for track following for track following only
    • G11B7/0906—Differential phase difference systems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B7/00—Recording or reproducing by optical means, e.g. recording using a thermal beam of optical radiation by modifying optical properties or the physical structure, reproducing using an optical beam at lower power by sensing optical properties; Record carriers therefor
    • G11B7/08—Disposition or mounting of heads or light sources relatively to record carriers
    • G11B7/09—Disposition or mounting of heads or light sources relatively to record carriers with provision for moving the light beam or focus plane for the purpose of maintaining alignment of the light beam relative to the record carrier during transducing operation, e.g. to compensate for surface irregularities of the latter or for track following
    • G11B7/094—Methods and circuits for servo offset compensation

Definitions

  • the present invention relates to a phase error detection device that detects a tracking error signal of a light spot obtained by irradiating light onto an optical recording medium.
  • phase difference method has been used as a method for obtaining a tracking control signal of an optical disk power in which information is recorded with uneven pits such as CD (Compact Disk) and DVD (Digital Versatile Disc).
  • CD Compact Disk
  • DVD Digital Versatile Disc
  • Patent Document 1 As an example of a powerful phase difference method, there is the one shown in Patent Document 1.
  • FIG. 30 is a block diagram showing a configuration of a conventional phase error detection device 3010.
  • a conventional phase error detection device 3010 includes light receiving elements 101a to 101d that receive reflected light of a light spot, and outputs a photocurrent according to the amount of light received by each of the light receiving elements 101a to 101d.
  • the signal generators that generate two signal sequences whose phases change in accordance with the tracking error of the light spot based on the voltage signal power obtained in Step 1, i.e., the first and second caloric calculators 103a and 103b, Analog digital change ⁇ (ADC) 104a, 104b, first and second complementary filters 1 05a, 105b, and first and second complementary filters 105a, which perform complementary processing on the input digital signal
  • ADC Analog digital change ⁇
  • the phase difference detection circuit 107 that detects and outputs the phase comparison result with a pulse of one clock, and a low-pass filter that obtains a tracking error signal by band-limiting the phase comparison signal output from the phase difference detection circuit 107 Filter (LPF) 108.
  • LPF Filter
  • the photodetector 101 includes light receiving elements 101a, 101b, 101c, and lOld divided into four in the tangential direction and the vertical direction of the information track recorded as information pit rows on the recording medium.
  • the first and second adders 103a and 103b add the output signals of the light receiving elements located diagonally, among the signals generated according to the amount of light received by each light receiving element output from the photodetector 101. Therefore, two series of digital signals shall be generated.
  • the zero-cross point means a point where the input digital signal and the center level of the digital signal for which the average value equal force of the digital signal is calculated intersect.
  • the photodetector 101 receives reflected light of a light spot obtained by irradiating light onto a track of an optical recording medium (not shown), and outputs a photocurrent corresponding to the amount of light received.
  • the photocurrent that is the output of the photodetector 101 is converted into a voltage signal for each light receiving element by the first to fourth current-voltage conversions 102a, 102b, 102c, and 102d, and is output by the first adder 103a.
  • the output power of the first and third current / voltage circuits 102a and 102c is added by the second adder 103b, and the output power of the second and fourth current / voltage circuits 102b and 102d is added.
  • the signals output from the first and second adders 103a and 103b are subjected to discretization (sampling) of each signal series by the first and second ADCs 104a and 104b. 1 and converted into a second digital signal sequence.
  • the digital signals output from the first and second ADCs 104a and 104b are input to the interpolation filters 105a and 105b, and interpolation data between the sampling data of the digital signals is obtained.
  • the output circuits 106a and 106b detect the zero cross point at the rise or fall of the two interpolated data series.
  • an interpolation method for example, there is a method such as Nyquist interpolation.
  • a method of finding the sign change point (+ ⁇ -or-"+) in the interpolated data series. is there.
  • the phase difference detection circuit 107 obtains the distance between the zero cross points in the waveforms of the first and second signal series using the information of the zero cross points output from the zero cross point detection circuits 106a and 106b. Based on the distance between the zero cross points, the phase comparison result is output as 1-clock noise. Finally, the band is limited by the LPF108, and the tracking error signal in the band required for tracking servo control is generated. Generated.
  • phase difference detection circuit 107 in the conventional phase error detection device 3010 will be described in more detail with reference to FIGS. 31 and 32.
  • FIG. 31 is a block diagram showing a configuration of a conventional phase difference detection circuit 107. As shown in FIG.
  • the phase difference detection circuit 107 includes a phase difference calculation unit 111, a noise generation unit 112, and a data switching unit 113.
  • the phase difference calculation unit 111 calculates the distance between the zero-cross points of the two series of digital signals based on the zero-cross information detected by the zero-cross point detection circuits 106a and 106b, and switches data as a phase comparison result. The data is sequentially output to the unit 113.
  • the noise generation unit 112 In each data series used for phase comparison, the noise generation unit 112 generates a pulse signal for one sampling clock at a position where the zero crossing occurs, and among the generated pulse signals for each data series, The pulse signal that appears after the phase comparison point is output as the phase comparison end signal PCC.
  • the data switching unit 113 outputs the phase comparison result output from the phase difference calculation unit 111 as a pulse corresponding to one sampling clock at the timing of the phase comparison end signal output from the pulse generation unit 112. To do.
  • FIG. 32 is a diagram for explaining the operation of the phase difference detection circuit 107. From the top, the first signal series (phase comparison input A) output from the first cross-point detection circuit 106a is shown. ) (a), second signal sequence output from the second zero-crossing point detection circuit 106b (phase comparison input B) (b), phase comparison end signal PCC (c) output from the noise generation unit 112, The phase comparison result (d) output from the phase difference detection circuit 107 is shown.
  • phase differences ⁇ 1, ⁇ 2 and ⁇ 3 are sequentially calculated.
  • the pulse generation unit 112 generates a pulse signal for one sampling clock at a position where zero crossing occurs in each data series used for phase comparison, and generates a pulse signal for each generated data series.
  • the pulse signal force that appears later at the point of phase comparison is output as the phase comparison end signal PCC (see phase comparison end signal PCC in Fig. 32 (c)).
  • the phase comparison result PCR power sampling clock output from the phase difference calculation unit 111 is a pulse corresponding to one clock. Is output (see the phase comparison result PCR in Figure 32 (d)).
  • FIG. 33 shows a tracking error signal detected by a conventional phase error detection device 3010 that is generated during CAV playback.
  • A shows a tracking error signal on the inner circumference side of the disc.
  • B shows the tracking error signal on the outer circumference side of the disk.
  • the output amplitude of each pulse of the phase difference detection circuit 107 has a larger number of samplings within the same phase interval, and is the same on the inner circumference side of the disk (FIG. (A)).
  • the output of the phase comparison result PCR in Fig. (D) is the output of the phase comparison result PCR in Fig. (C). Since the output is performed with only one clock of the phase comparison end signal PCC, the time for outputting the phase comparison result PCR is the time on the inner circumference side of the disk with the large number of samples in the same phase interval (Fig. (A)). On the other hand, the number of samples in the same phase interval is small, and it is shorter than the outer periphery of the disk (Fig. (B)).
  • the conventional phase error detection device 3010 can detect a tracking error by digital signal processing, and thus cannot be handled by tracking error detection by analog signal processing! Double speed of an optical recording / reproducing device And a high density recording value, the configuration related to the analog signal processing configuration can be greatly reduced, and the optical recording / reproducing apparatus can be downsized and the cost can be reduced.
  • Patent Document 1 JP 2004-311006 A
  • the offset correction amount is added even in a state where there is no input signal and no phase difference is detected at a differential position, an unrecorded position, etc.
  • There may be inconveniences such as the offset voltage being output when there is no signal and the tracking servo becoming unstable.
  • the present invention has been made to solve the above-described conventional problems, and is a phase error detection device capable of correcting a DC offset of a tracking error signal in tracking error signal detection using a phase difference method.
  • the purpose is to provide.
  • a phase error detection device includes a signal generation circuit that samples two signal sequences whose phases change from each other and generates a digital signal, and the signal The distance between the zero-cross point detection circuit that detects the zero-cross point, which is the point where the digital signal of each series intersects with the center level of the digital signal, and the zero-cross point of the two series of digital signals from the output signal from the generation circuit Using both Phase difference detection that compares the phase of digital signals, outputs the phase comparison result between each zero-cross point as a pulse for one sampling clock, and outputs a phase comparison end signal indicating that phase comparison is complete Circuit, an offset gate circuit that outputs an offset correction amount according to a phase comparison end signal of the phase difference detection circuit, a phase comparison result output signal of the phase difference detection circuit, and an output signal of the offset gate circuit An adder circuit, a low-pass filter that obtains a phase error signal by band-limiting the signal output from the adder circuit
  • a phase error detection device is the phase error detection device according to claim 1, wherein the phase error detection device receives reflected light of a light spot obtained by irradiating light onto an optical disc. And a photodetector that outputs a signal corresponding to the amount of received light, and the signal generation circuit is a digital signal of two signal sequences whose phases change from each other according to the tracking error of the light spot from the output signal of the photodetector.
  • the phase error detection device is the phase error detection device according to claim 2, wherein the output signal force of the photodetector is also a differential such as a scratch or a stain on the optical disc.
  • the offset “unrecorded detector” is controlled so that the output of the offset gate circuit becomes 0. It is further provided with the feature.
  • a phase error detection device samples two signal sequences whose phases change from each other, generates a digital signal, and a signal generation circuit from the signal generation circuit
  • a zero cross point detection circuit that detects a zero cross point, which is a point where the digital signal of each series intersects with the center level of the digital signal, and a distance between the zero cross points of the two series of digital signals from the output signal.
  • Phase comparison of the two digital signals is performed, the result of phase comparison between each zero cross point is output as a pulse for one sampling clock, and a phase comparison end signal indicating that the phase comparison is completed is output.
  • Phase difference detection circuit and reference interval generation circuit that outputs a reference signal for each set interval And an effective phase difference detection circuit that outputs a control signal of a key / no-car signal that detects a phase comparison end signal from the phase difference detection circuit during a reference signal interval from the reference interval generation circuit;
  • An offset gate circuit that outputs an offset correction amount when a phase comparison end signal is detected by a control signal from the effective phase difference detection circuit, and outputs 0 when a phase comparison end signal is not detected.
  • An addition circuit for adding the output of the offset gate circuit to the phase comparison result output signal of the phase difference detection circuit, and a low pass for obtaining a phase error signal by band-limiting the signal output from the calorific circuit circuit
  • the offset amount of the phase error signal is detected from the filter and the output of the low-pass filter, and the offset correction amount is adjusted based on the detected offset amount to adjust the offset.
  • an offset correction circuit for outputting to the gate circuit.
  • the phase error detection apparatus also includes a signal generation circuit that samples two signal sequences whose phases change from each other and generates a digital signal, and an output signal power from each of the signal generation circuits.
  • a zero-cross point detection circuit that detects a zero-cross point that is a point where the digital signal of the series and the center level of the digital signal intersect, and a distance between the zero-cross points of the two series of digital signals.
  • a phase difference detection circuit that performs phase comparison, outputs a phase comparison result between each zero-cross point with a pulse of one sampling clock, and outputs a phase comparison end signal indicating that the phase comparison is completed; and A reference interval generation circuit for outputting a reference signal for each set interval, and the phase difference detection circuit during the reference signal interval from the reference interval generation circuit.
  • An effective phase difference detection circuit that outputs a control signal of whether or not a phase comparison end signal is detected, and offset correction when the phase comparison end signal is detected by the control signal of the effective phase difference detection circuit force
  • An offset gate circuit that outputs 0 when the phase comparison end signal is not detected, a low-pass filter that limits the band of the phase comparison result output signal of the phase difference detection circuit, and the low-pass filter
  • the output of the offset gate circuit is added to the output of the output signal to obtain a phase error signal, and the offset amount of the phase error signal is detected from the output of the low-pass filter, and the offset correction is performed based on the detected offset amount.
  • an offset correction circuit that adjusts the amount and outputs the adjusted value to the offset gate circuit.
  • a phase error detection device is a light spot obtained by irradiating light onto an optical disc in addition to the phase error detection device according to claim 4 or claim 5.
  • a photodetector that receives the reflected light and outputs a signal corresponding to the amount of received light, and the signal generation circuit changes in phase with each other according to the tracking error of the light spot from the output signal of the photodetector It is a signal generation circuit that generates digital signals of two signal sequences, and the phase error signal is a tracking error signal.
  • a phase error detection device includes a photodetector having a light receiving element force divided into four in a tangential direction and a vertical direction of an information track recorded as an information pit row on an optical disc, From the four series of digital signals generated according to the amount of light received by each light receiving element output from the photodetector, a zero cross point, which is a point where the digital signal of each series and the center level of the digital signal intersect, is detected.
  • Phase comparison of signals is performed, and the result of phase comparison between each zero cross point is output as a pulse for one sampling clock.
  • a first phase difference detection circuit that outputs a phase comparison end signal indicating that the phase comparison has ended
  • a reference interval generation circuit that outputs a reference signal at set intervals
  • the reference interval generation circuit A first effective phase difference detection circuit that outputs a force / force force control signal detected by using the phase comparison end signal of the first phase difference detection circuit as an effective phase difference during the reference signal interval from The phase comparison of the two digital signals is performed using the distance between the zero-cross points of the two series of digital signals that can also obtain the light receiving element force located behind the information track in the traveling direction of the information track among the zero-cross points of the series of digital signals.
  • a second phase difference detection circuit that outputs a phase comparison result between each zero-cross point in a pulse of one clock of the sampling clock and outputs a phase comparison end signal indicating that the phase comparison has been completed;
  • a second effective phase difference detection circuit that outputs a control signal indicating whether or not the phase comparison end signal of the second phase difference detection circuit is detected during the reference signal interval of the reference interval generation circuit force; Both effective phase difference detection circuits compare the phases according to the control signal from the first and second effective phase difference detection circuits.
  • An offset gate circuit that outputs an offset correction amount only when an end signal is detected, and outputs 0 when no phase comparison end signal is detected by one or both of the effective phase difference detection circuits;
  • a first comparison circuit that adds a phase comparison result output of the first phase difference detection circuit and a phase comparison result output of the second phase difference detection circuit; an output of the first addition circuit; and the offset gate
  • a second addition circuit that adds the output of the circuit, a low-pass filter that obtains a tracking error signal by band-limiting the output signal of the second addition circuit, and a phase error from the output of the low-pass filter
  • An offset correction circuit that detects an offset amount of the signal, adjusts the offset correction amount based on the detected offset amount, and outputs the offset correction amount to the offset gate circuit; Equipped with, wherein the.
  • phase error detection device is the phase error detection device according to claim 6, wherein the linear velocity detection unit detects the linear velocity of the optical disc, and the linear velocity detection unit. And a set period adjustment unit that changes the output signal interval of the reference interval generation circuit according to the output of the reference interval generation circuit.
  • the linear velocity detection unit in the phase error detection device according to claim 9 of the present invention, generates a clock synchronized with a reproduction signal of the optical disc. And a counter that counts the number of times the PLL unit output clock is input within a certain period and determines the linear velocity.
  • the phase error detection device is the phase error detection device according to claim 6, further comprising a PLL unit that outputs a clock synchronized with a reproduction signal of the optical disc,
  • the reference interval generation circuit includes a counter that operates with an output clock of the PLL unit, and outputs the reference signal every time the counter counts a predetermined value.
  • the PLL unit controls whether or not an output clock is synchronized with a reproduction signal.
  • the signal further outputs, the counter receives a control signal from the PLL unit, and operates with the output clock of the PLL unit only when the output clock of the PLL unit is synchronized with the reproduction signal, Otherwise, it operates with a fixed clock. It is characterized by.
  • the phase error detection device is the phase error detection device according to claim 11, wherein the reference interval generation circuit operates the counter with an output clock of the PLL component power.
  • the output interval of the reference signal from the reference interval generation circuit is in operation with the output clock from the PLL unit.
  • a setting value control unit for controlling the second count setting value so as to be equal to when operating with a fixed clock.
  • the phase error detection device is the phase error detection device according to claim 6, wherein the phase difference detection circuit includes a reference signal interval from the reference interval generation circuit.
  • a count circuit that counts and outputs the number of phase comparison end signals that are output, an averaging circuit that averages the output of the count circuit, and an output value of the averaging circuit so as to be a predetermined value
  • a set value control unit for adjusting an interval for outputting a reference signal of the reference interval generation circuit.
  • the phase error detecting device is the phase error detecting device according to claim 13, wherein the output signal force of the photodetector is a defect such as a scratch on the optical disc or a stain such as dirt.
  • the output signal force of the photodetector is a defect such as a scratch on the optical disc or a stain such as dirt.
  • an unrecorded state is detected, and a differential or unrecorded state is detected, and further includes a differential 'unrecorded detection unit that holds an input / output signal of the averaging circuit. .
  • the phase error detection device is the phase error detection device according to claim 6, wherein the zero-cross point of each signal sequence is output from the output of the zero-cross point detection circuit for each of the sequences.
  • a pulse width detection circuit for measuring the distance of the interval, and if the zero cross interval detected by the pulse width detection circuit is less than a predetermined value, the phase comparison end signal at the zero cross point is invalidated and the effective position is And an invalid phase comparison canceling unit for stopping output to the phase difference detection circuit.
  • the phase error detection device is the phase according to claim 15.
  • an amplitude detection circuit for detecting, as a signal amplitude value, an absolute value of a difference from the center level of the sample data between the zero cross points from the output of the zero cross point detection circuit
  • the invalid phase difference canceling unit invalidates the phase comparison end signal at the zero cross point even when the signal amplitude value detected by the amplitude detection circuit is equal to or smaller than a predetermined value, and outputs the signal to the effective phase difference detection circuit. The output is stopped.
  • the phase error detection device is the phase error detection device according to claim 6, wherein the output signal of the photodetector detects a difference such as a scratch or a stain on the optical disc.
  • the differential or unrecorded state is detected, and during the period in which the shift or unrecorded state is detected, the differential is controlled so that the output of the offset gate circuit becomes 0. , Further provided.
  • the phase error detection device is a signal generation circuit that samples two signal sequences whose phases change from each other to generate a digital signal, and an output from the signal generation circuit.
  • Signal strength Phase comparison using the zero cross point detection circuit that detects the zero cross point, which is the point where the digital signal of each series and the center level of the digital signal intersect, and the distance between the zero cross points of the two series of digital signals
  • the phase difference detection circuit is configured to output the phase comparison result between each zero-cross point as a pulse for one sampling clock and to output a phase comparison end signal indicating that the phase comparison has been completed.
  • a reference interval generation circuit that outputs a reference signal at every interval, and a monitor that outputs a signal for a predetermined period for each reference signal output of the reference interval generation circuit power
  • an effective phase difference detection circuit that outputs a control signal indicating whether or not a phase comparison end signal from the phase difference detection circuit has been detected during the period in which the monitoring period generation circuit force signal is output. For each reference signal output from the reference interval generation circuit, if a phase comparison end signal is detected in the effective phase difference detection circuit, an offset correction amount is output as a pulse, and the phase comparison end signal is detected.
  • an addition circuit that adds the output of the offset gate circuit to the phase comparison result output signal of the phase difference detection circuit, and the signal output from the addition circuit power
  • a low-pass filter that obtains a phase error signal by performing band limitation, and the low-pass filter
  • an offset correction circuit that detects an offset amount of the phase error signal from the output, adjusts an offset correction amount based on the detected offset amount, and outputs the offset correction circuit to the offset gate circuit.
  • the phase error detection device is the phase error detection device according to claim 18, wherein the reflected light of the light spot obtained by irradiating the optical disk with light is received, A photodetector that outputs a signal corresponding to the amount of received light is further provided, and the signal generation circuit is a digital signal of two signal sequences whose phases change from each other according to the tracking error of the light spot from the output signal of the photodetector.
  • the phase error signal is a tracking error signal.
  • the phase error detection device includes a photodetector having a light receiving element force divided into four in a tangential direction and a vertical direction of an information track recorded as an information pit row on an optical disc. From the four series of digital signals generated according to the amount of light received by each light receiving element output from the photodetector, the zero cross point, which is the point at which each series digital signal and the center level of the digital signal intersect, is detected.
  • phase comparison using the distance between the zero cross points of the two series of digital signals obtained from the zero cross points of the four series of digital signals and the light receiving element force that is located ahead of the information track in the direction of travel of the information track.
  • Phase comparison indicating completion of the first phase difference detection circuit that outputs an end signal, a reference interval generation circuit that outputs a reference signal for each set interval, and for each reference signal from the reference interval generation circuit A monitoring period generation circuit that outputs a signal for a predetermined period; and a power that has detected a phase comparison end signal from the first phase difference detection circuit during a period in which the signal is output from the monitoring period generation circuit
  • a first effective phase difference detection circuit that outputs a force control signal and two series of digital signals obtained from a light receiving element located behind the information track in the traveling direction of the zero cross points of the four series digital signals.
  • Phase comparison is performed using the distance between the zero cross points, and the phase comparison result between each zero cross point is output as a pulse for one sampling clock, indicating that the phase comparison is complete.
  • Second phase to output a phase comparison completion signal
  • a second detection circuit that outputs a control signal for determining whether or not a phase comparison end signal of the second phase difference detection circuit force is detected during a period in which the monitoring period generation circuit force signal is output; For each output signal from the effective phase difference detection circuit and the reference interval generation circuit, both effective phase difference detection circuits are compared in phase by the control signal from the first and second effective phase difference detection circuits.
  • An offset gate circuit that outputs an offset correction amount in a pulse only when an end signal is detected, and outputs 0 when no phase comparison end signal is detected by one or both of the effective phase difference detection circuits; and A first addition circuit for adding the phase comparison result output of the first phase difference detection circuit and the phase comparison result output of the second phase difference detection circuit; the output of the first addition circuit; and the offset.
  • the A second adder circuit that adds the output of the second adder circuit, a low-pass filter that obtains a tracking error signal by band-limiting the signal output from the second adder circuit, an offset correction circuit for the phase error signal,
  • a phase error detection device comprising:
  • the phase error detection device is the phase error detection device according to claim 19, wherein the monitoring period generation circuit is configured to output each reference signal from the reference interval generation circuit.
  • the effective phase difference detection circuit repeatedly monitors the phase comparison end signal during the signal output period of the monitoring period generation circuit power and outputs the signal from the reference interval generation circuit.
  • the ratio between the number of output signal periods of the monitoring period generation circuit force in which the phase comparison end signal is detected during the signal interval and the number of times in which the phase comparison end signal is not detected is a predetermined value.
  • a control signal indicating whether or not the above is output.
  • the phase error detection device is the phase error detection device according to claim 19, wherein the linear velocity detection unit detects the linear velocity of the optical disc, and the linear velocity detection unit. And a setting period adjusting unit that changes the output signal period of the monitoring period generating circuit according to the output of the monitoring period generating circuit.
  • the linear velocity detection unit outputs a clock synchronized with a reproduction signal of the optical disc. And a counter that counts the number of times the output clock is input from the PLL unit within a certain period and determines the linear velocity.
  • the phase error detection device according to claim 24 of the present invention is the phase error detection device according to claim 19, further comprising a PLL unit that outputs a clock synchronized with a reproduction signal of the optical disc,
  • the monitoring period generation circuit includes a counter that operates with an output clock having the PLL power, and outputs the signal each time the counter counts a predetermined value.
  • the phase error detection device is the phase error detection device according to claim 24, wherein the PLL unit controls whether or not an output clock is synchronized with a reproduction signal.
  • the counter further receives a control signal from the PLL unit, and operates with the output clock from the PLL unit only when the output clock of the PLL unit is synchronized with the reproduction signal. It is characterized by operating with a fixed clock in other states.
  • the phase error detection device according to claim 26 of the present invention is the phase error detection device according to claim 25, wherein the monitoring period generation circuit operates with a power counter using an output clock of the PLL unit.
  • the output signal period from the monitoring period generation circuit is set to operate at the output clock of the PLL unit and at a fixed clock. It is further characterized by further comprising a set value control unit for controlling the second count set value so as to be equal during operation.
  • the phase error detection device is the phase error detection device according to claim 19, wherein the phase difference detection circuit includes a signal output period from the monitoring period generation circuit.
  • a count circuit that counts and outputs the number of phase comparison end signals that are output, an averaging circuit that averages the output of the count circuit, and an output value of the averaging circuit so as to be a predetermined value
  • a set value control unit for adjusting an output signal period of the monitoring period generation circuit.
  • the phase error detection device is the phase error detection device according to claim 27, wherein the output signal force of the photodetector is such as scratches or dirt on the optical disc. , Or detect unrecorded state, differential, or In a period during which an unrecorded state is detected, a differential 'unrecorded detection unit for holding an input / output signal of the averaging circuit is further provided.
  • the phase error detection device is the phase error detection device according to claim 19, wherein each signal sequence is output from the output of the zero cross point detection circuit for each of the sequences.
  • a pulse width detection circuit for measuring the distance of the zero cross point interval, and if the zero cross interval detected by the pulse width detection circuit is equal to or less than a predetermined value, the phase comparison end signal at the zero cross point is invalidated and the valid An invalid phase comparison canceling unit that stops output to the phase difference detection circuit is further provided.
  • the phase error detection device is the phase error detection device according to claim 29, wherein each of the series is connected with an output between the zero cross point detection circuit and the zero cross point detection circuit.
  • An amplitude detection circuit that detects an absolute value of a difference from the center level of the sample data as a signal amplitude value, and the invalid phase difference cancellation unit has a predetermined signal amplitude value detected by the amplitude detection circuit. Even when the value is less than or equal to this value, the phase comparison end signal at the zero crossing point is invalidated, and output to the effective phase difference detection circuit is stopped.
  • the phase error detection device is the phase error detection device according to claim 19, wherein the output signal force of the photodetector is a defect such as a scratch on the optical disc or a stain such as dirt.
  • the output signal force of the photodetector is a defect such as a scratch on the optical disc or a stain such as dirt.
  • a non-recording state is detected, and a differential or unrecorded state is detected, and during the period when the non-recorded state is detected, a differential 'unrecorded detection unit for controlling the output of the offset gate circuit to be 0 is further provided.
  • a pulse output is output each time phase comparison is performed by the offset gate circuit that outputs an offset correction amount in accordance with the phase comparison end signal of the phase comparator force. Therefore, the offset correction of the phase error signal can be performed only when the phase comparison is performed.
  • the phase error of claim 2 The detection device detects a defect such as a scratch or a stain on the optical disk, or an unrecorded state, and the value output from the offset gate circuit is 0 during the period when the difference or unrecorded state is detected. Defetats to be controlled are added to the unrecorded detection section, so offset addition due to malfunction of the phase difference detection circuit due to noise, etc. at the diffeat and unrecorded position can be eliminated, and a stable tracking error signal can be obtained. .
  • the phase ratio of the phase difference detection circuit is included in the reference signal interval output at the interval set by the reference interval generation circuit.
  • An effective phase difference detection circuit that outputs a control signal indicating whether or not the comparison end signal has been detected, and an offset correction amount when the phase comparison end signal is detected by the control signal from the effective phase difference detection circuit.
  • the offset correction amount is not output and the offset gate circuit is provided.Therefore, the phase comparison is not performed and the phase comparison is not performed without performing the offset correction at the position. It is possible to correct the offset of the phase error signal only when it is performed.
  • phase error detection device two series of phase difference detection circuits correlated with each other from the four-divided photodetectors, and the effective phase difference for each of the phase difference detection circuits Since the offset gate circuit force offset correction amount is output only when the phase comparison end signal is detected in each effective phase difference detection circuit, the phase difference detection circuit malfunctions due to noise, etc. The output of the corresponding offset correction amount can be reduced, and the tracking error signal offset can be adjusted more accurately.
  • the reference signal output interval of the reference interval generation circuit is adjusted according to the linear velocity. Therefore, even when CAV playback is performed with different linear velocities on the inner and outer circumferences of the disc, the average number of phase comparisons during the reference signal interval of the reference interval generation circuit changes on the inner and outer circumferences of the disc. It is possible to always make the detection sensitivity of the phase comparison constant in the effective phase difference detection circuit.
  • the phase error detection device of claim 6 further includes a PLL unit that outputs a clock synchronized with a reproduction signal of the optical disc.
  • the reference interval generation circuit is composed of a counter that operates with an output clock of the PLL section, and outputs a reference signal for each constant count value, so CAV playback with different linear velocities on the inner and outer circumferences of the disc is performed. Even in such a case, since the output signal interval of the reference interval generation circuit automatically changes according to the linear velocity at the inner and outer peripheries of the disk, the average number of phase comparisons within the output signal interval of the reference interval generation circuit changes. This makes it possible to always make the detection sensitivity of the phase comparison end signal in the effective phase difference detection circuit constant.
  • a control signal indicating whether or not the PLL unit outputs a clock synchronized with the reproduction signal Since the function to switch the operation clock of the counter of the reference interval generation circuit between the PLL clock and the fixed clock has been added, when the PLL unit is not outputting a clock synchronized with the reproduction signal, the counter is used with a fixed clock. By operating, the reference interval generation circuit can be operated stably even when the PLL unit does not output a clock synchronized with the playback signal.
  • the set value for determining the output signal interval of the reference interval generation circuit is set to the counter using the PLL clock.
  • the PLL clock frequency and the fixed clock frequency when the PLL is outputting a clock synchronized with the playback signal are used. Therefore, the function to adjust the setting value during fixed clock operation is added so that the interval of the output signal of the reference interval generation circuit is the same regardless of which clock is used. Even in the case of sudden deviation, it is possible to keep the detection sensitivity of the phase comparison end signal in the effective phase difference detection circuit without changing the reference interval generation circuit output pulse interval. It becomes.
  • the phase error detection device is the phase error detection device according to claim 6, and is output from the phase difference detection circuit during the interval of the reference signal from the reference interval generation circuit. Counts the number of phase comparison end signals, passes through an averaging circuit that averages the count value, and controls the interval of the output signal of the reference interval generation circuit so that the output value of the averaging circuit becomes a predetermined value Since the function is added, the output signal of the reference interval generator circuit at the inner and outer circumferences even when CAV playback is performed with different linear velocities at the inner and outer circumferences of the disc.
  • the detection sensitivity of the phase comparison end signal in the effective phase difference detection circuit in which the average number of phase comparisons during the interval does not change can always be made constant.
  • the phase error detection device is the phase error detection device according to claim 13, wherein the phase error detection device detects a difference such as a scratch or a stain on the optical disc or an unrecorded state. During the period when the unrecorded state is detected, a function to hold the input / output values of the averaging circuit has been added.Therefore, the phase comparison end signal is not output without the input signal force S, such as the differential position and unrecorded position. By preventing the average circuit output from decreasing, the detection sensitivity of the effective phase difference detection circuit can be kept stable.
  • the phase error detection device is the phase error detection device according to claim 6, wherein the cross-point interval of each signal series is measured from the output of the zero-cross point detection circuit for each series.
  • a pulse width interval detection circuit that disables the phase comparison end signal at the zero-cross point when the zero-cross interval is less than or equal to a predetermined value and disables it from being output to the effective phase difference detection circuit. Since the cancel unit is provided, it is possible to reduce the addition of the offset correction amount due to the malfunction of the phase difference detection circuit due to noise or the like.
  • the phase error detection device is the phase error detection device according to claim 15, wherein each sequence receives a zero-cross point detection signal of each signal series from the output of the zero-cross point detection circuit. And an amplitude detection circuit that detects the absolute value of the difference between the sample data between the zero-cross points of each signal series and the center level as a signal amplitude value, and the detected signal amplitude value is equal to or smaller than a predetermined value.
  • the phase comparison end signal at the zero cross point is invalidated by the invalid phase comparison cancel unit, so that the addition of the offset correction amount corresponding to the malfunction of the phase difference detection circuit due to noise or the like can be performed more precisely. It can be reduced frequently.
  • the phase error detection device detects a difference such as a scratch or a stain on the optical disc or an unrecorded state. During the period in which the differential or unrecorded state is detected, a function has been added to control the offset correction amount output from the offset gate circuit to 0, so there is no playback signal such as differential or unrecorded position. Of phase difference detection circuit due to noise, etc. The offset addition due to the operation is eliminated, and a stable tracking error signal can be obtained.
  • the phase error detection device outputs a reference interval signal for each set interval, and outputs a signal for a predetermined period for each output signal from the reference interval generator circuit.
  • a monitoring period generation circuit for outputting, an effective phase difference detection circuit for outputting a control signal for determining whether or not the phase comparison end signal of the phase difference detection circuit force is detected during the period in which the monitoring period generation circuit force signal is output, and Effective for each output signal of the reference interval generation circuit power
  • the offset correction amount is output as a pulse, and when the phase comparison end signal is not detected, 0 is output. Since the offset gate circuit is provided, the offset correction at the position is not performed when the phase comparison is not performed, and the offset correction of the phase error signal is performed only when the phase comparison is performed. It is possible.
  • phase error detection device of claim 20 two series of phase difference detection circuits correlated with each other from the four-divided photodetectors, and the effective phase difference for each of the phase difference detection circuits Because the offset gate circuit force offset correction amount is output as a pulse only when the phase comparison end signal is detected in each effective phase difference detection circuit, the phase comparison by the phase comparator due to noise, etc. This makes it possible to reduce the output of the offset correction amount due to this malfunction and obtain an accurate tracking error signal.
  • the monitoring period generation circuit outputs the effective phase difference by outputting a repeated signal for a predetermined period.
  • the detection circuit monitors the phase comparison end signal from the phase difference detection circuit during the output signal period of the monitoring period generation circuit, and detects the phase comparison end signal within the output signal interval of the reference interval generation circuit. Output of a control signal indicating whether or not the ratio between the number of detected periods and the number of detected unsuccessful periods is greater than or equal to a predetermined value, so that the phase difference detection circuit malfunctions due to noise, etc. It is possible to reduce the offset addition corresponding to.
  • the output signal period of the monitoring period generation circuit is adjusted according to the linear velocity. Since a function was added, CAV playback with different linear velocities on the inner and outer circumferences of the disc was performed. Even in such a case, the detection sensitivity of the effective phase difference detection circuit should always be constant so that the number of average phase comparisons during the output signal period of the monitoring period generator circuit force does not change on the inner and outer circumferences of the disk. Is possible.
  • the phase error detection device further comprising a PLL unit that outputs a PLL clock synchronized with a reproduction signal of the optical disc
  • the monitoring period generation circuit includes: Because it is composed of a counter that operates with the output clock from the PLL section and outputs a signal for a predetermined number of counts, CAV playback with different linear velocities on the inner and outer circumferences of the disk is performed. However, the output signal interval of the reference interval generation circuit automatically changes according to the linear velocity at the inner and outer circumferences of the disk, and it is effective that the number of average phase comparisons during the signal output period of the monitoring period generation circuit does not change. The detection sensitivity of the phase comparison end signal in the phase difference detection circuit can be kept constant.
  • a power / power control signal in which the PLL unit outputs a clock synchronized with the reproduction signal.
  • the set value of the signal output period corresponding to the monitoring period generation circuit power is set by the PLL clock.
  • each has a PLL clock frequency and a fixed clock when the PLL unit outputs a clock synchronized with the playback signal.
  • the function of controlling the set value during fixed clock operation is added so that the output signal period of the monitoring period generator circuit is the same regardless of which clock is used. Even in the case of deviation, the detection sensitivity of the phase comparison end signal in the effective phase difference detection circuit can be kept constant without changing the output signal period of the monitoring period generation circuit.
  • the phase error detection device is the phase error detection according to claim 19.
  • the number of phase comparison end signals output from the phase difference detection circuit is counted, and the average value is passed through an averaging circuit that averages the count value.
  • the phase error detection device is the same as the tracking error device according to claim 27, and detects a difference or unrecorded state such as a scratch or a stain on the optical disc. Since the function to hold the input / output value of the averaging circuit is added during the period when the data is not recorded or unrecorded, the output of the averaging circuit in the no-signal state such as differential and unrecorded position is reduced. Therefore, the detection sensitivity of the phase comparison end signal in the effective phase difference detection circuit can be kept stable.
  • the phase error detection device is the phase error detection device according to claim 19, wherein the cross-point interval of each signal series is measured from the output of the zero-cross point detection circuit for each series.
  • a pulse width interval detection circuit is provided that disables the phase comparison end signal at the zero cross point when the zero cross interval is equal to or less than a predetermined value and does not output the phase comparison end signal. Since the phase comparison cancellation unit is provided, it is possible to reduce the offset correction amount addition due to the malfunction of the phase difference detection circuit due to noise or the like.
  • the phase error detection device is the phase error detection device according to claim 29, wherein the zero-cross point detection signal of each signal series from the output of the zero-cross point detection circuit is received for each series. And an amplitude detection circuit that detects the absolute value of the difference between the sample data between the zero cross points of each signal series and the center level as a signal amplitude value, and the detected signal amplitude value is less than a predetermined value. Even in this case, the phase comparison end signal at the zero-cross point is invalidated by the invalid phase comparison cancel unit, so that the offset correction amount corresponding to the malfunction of the phase difference detection circuit due to noise or the like is added. Furthermore, it can be reduced with high accuracy.
  • phase error detection device of claim 31 in comparison with the phase error detection device of claim 16, a differential such as a scratch or a stain on the optical disk or an unrecorded state is detected. During the period when the differential or unrecorded state is detected, a function is added to control the offset correction amount so that the offset gate circuit force is also output, so noise at the differential and unrecorded positions, etc. The offset addition due to the malfunction of the phase difference detection circuit due to can be eliminated.
  • FIG. 1 is a block diagram showing a configuration of a phase error detection apparatus 1000 according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram for explaining the operation of the offset gate circuit 11 in the first embodiment of the present invention.
  • FIG. 3 is a block diagram showing a configuration of a phase error detection apparatus 2000 according to Embodiment 2 of the present invention.
  • FIG. 4 is a diagram for explaining operations of an offset gate circuit 21, a reference interval generation circuit 22, and an effective phase difference detection circuit 23 in Embodiment 2 of the present invention.
  • FIG. 5 is a block diagram showing a configuration of a phase error detection device 3000 according to the third embodiment of the present invention.
  • FIG. 6 is a diagram illustrating an intensity distribution pattern change of a reflected light amount when a light spot passes over a pit.
  • FIG. 7 is a diagram exemplifying a change in intensity distribution pattern of a reflected light amount when a light spot passes over a pit.
  • FIG. 8 is a diagram illustrating an intensity distribution pattern change of the amount of reflected light when the light spot passes over the pit.
  • FIG. 9 is a block diagram showing a configuration of a phase error detection device 4000 according to the fourth embodiment of the present invention.
  • FIG. 10 is a diagram showing a change in the relative value of the linear velocity at the inner and outer peripheries of the optical disc when CAV playback is performed.
  • FIG. 11 shows reference interval generation circuit 41, linear velocity detection according to Embodiment 4 of the present invention.
  • 6 is a diagram for explaining the operation of a unit 42 and a set period adjustment unit 43.
  • FIG. 12 is a block diagram showing a configuration of a phase error detection device 5000 according to the fifth embodiment of the present invention.
  • FIG. 13 is a diagram for explaining the operation of the reference interval generation circuit 51 in the fifth embodiment of the present invention.
  • FIG. 14 illustrates the operation of the reference interval generation circuit 51 according to the fifth embodiment of the present invention.
  • the PLL unit 53 is temporarily synchronized with a reproduction signal due to the influence of a disturbance factor. It is a figure for demonstrating a mode when it becomes impossible to take and the control signal power changes from 'H' to 'L'.
  • FIG. 15 is a block diagram showing a configuration of phase error detection apparatus 6000 according to Embodiment 6 of the present invention.
  • FIG. 16 is a block diagram showing a configuration of a phase error detection device 7000 according to the seventh embodiment of the present invention.
  • FIG. 17 is a diagram for explaining the operation of an invalid phase comparison canceling unit 73 in the seventh embodiment of the present invention.
  • FIG. 18 is a block diagram showing a configuration of phase error detection apparatus 8000 according to the eighth embodiment of the present invention.
  • FIG. 19 is a diagram for explaining operations of a reference interval generation circuit 81, a monitoring period generation circuit 82, an effective phase difference detection circuit 83, and an offset gate circuit 84 in the fifth embodiment of the present invention.
  • FIG. 19 is a diagram for explaining operations of a reference interval generation circuit 81, a monitoring period generation circuit 82, an effective phase difference detection circuit 83, and an offset gate circuit 84 in the fifth embodiment of the present invention.
  • FIG. 20 is a block diagram showing a configuration of phase error detection apparatus 9000 according to the ninth embodiment of the present invention.
  • FIG. 21 is a block diagram showing a configuration of a phase error detection apparatus 1010 according to the tenth embodiment of the present invention.
  • FIG. 22 is a diagram for explaining the operation of the monitoring period generation circuit 201 in the tenth embodiment of the present invention.
  • FIG. 23 is a block diagram showing a configuration of a phase error detection apparatus 1100 according to Embodiment 11 of the present invention.
  • FIG. 24 is a diagram for explaining a normal operation of the monitoring period generation circuit 211 in the eleventh embodiment of the present invention.
  • FIG. 25 shows that the PLL period 212 of the monitoring period generation circuit 211 according to the eleventh embodiment of the present invention is temporarily out of synchronization with the playback signal due to the influence of disturbance factors during disk playback.
  • FIG. 4 is a diagram for illustrating an operation when a control signal is changed from “H” to “L”.
  • FIG. 26 is a block diagram showing a configuration of phase error detection apparatus 1200 according to the twelfth embodiment of the present invention.
  • FIG. 27 is a block diagram showing a configuration of a phase error detection apparatus 1300 according to the thirteenth embodiment of the present invention.
  • FIG. 28 is a block diagram showing a configuration of a phase error detection device 1400 according to the fourteenth embodiment of the present invention.
  • FIG. 29 is a diagram for explaining operations of a monitoring period generation circuit 211 and an effective phase difference detection circuit 83 in the eleventh embodiment of the present invention.
  • FIG. 30 is a block diagram showing a configuration of a conventional phase error detection device 3010.
  • FIG. 31 is a block diagram showing a configuration of phase difference detection circuits 23, 83, 242 in a conventional phase error detection device 3010.
  • FIG. 32 is a diagram for explaining the operation of the phase difference detection circuit 107 in the conventional phase error detection device 3010.
  • FIG. 33 illustrates the operation of the phase difference detection circuits 23, 83, and 242 in the conventional phase error detection device 3010.
  • FIG. 1 is a block configuration diagram of phase error detection apparatus 1000 according to Embodiment 1 of the present invention.
  • a phase error detection apparatus 1000 includes a light receiving element that receives reflected light of a light spot, and outputs a photocurrent corresponding to the amount of light received by each light receiving element.
  • First to fourth current-voltage transformations 102a to 102d, and first and second adders 103a and 103b which are signal generators that generate two signal sequences, and first and second Analog-to-digital converters (ADC) 104a, 104b, first and second interpolation filters 105a, 105b, first and second zero-crossing point detection circuits 106a, 106b, and phase difference detection circuit 107 , A low-pass filter (LPF) 108, an offset gate circuit 11, a third adder 12, and an offset correction circuit 13.
  • the phase difference detection circuit 107 includes a phase difference calculation unit 111, a pulse generation unit 112, and a data switching unit 113.
  • the offset gate circuit 11 uses the phase comparison end signal PCC output from the noise generation unit 112 as a control signal, and the data switching unit 113 compares the offset correction amount ⁇ a output from the offset correction circuit 13 with the phase comparison. Result Pulse output at the timing of PCR output, In the 33rd adder-adder 1122, the output power signal signal PPCCRR from the data switching unit 111133 is added to the offset offset correction amount ⁇ Let aa be added and added. .
  • the amount of offset set in the TTRREE signal is calculated from the output power of LLPPFF110088.
  • the value force adjusted and adjusted as the offset compensation positive amount ⁇ ⁇ is detected and detected.
  • the output force is applied to .
  • the method of detecting and detecting OOFFSS can be applied to the error tracking signal of the error tracking signal. There are several methods for detecting and detecting by comparing the ++ side and the side pipi-keke values. .
  • FIG. 22 shows the operation of the off-set-set gate circuit 1111 in the form 11 according to the present embodiment. It is a diagram for the purpose of explaining the above, and from the top, the output from the eleventh xerozero point inspection detection circuit 110066aa The eleventh signal sequence ((aa)), the twenty-second zero-zero chloros point inspection detection circuit 110066bb, and the output power that is output The 22nd signal series ((bb)), the output signal from the Papallusus generation unit 111122, and the phase phase comparison comparison end signal PPC CCC ((cc)), phase-phase-difference detection detection circuit 110077, phase-phase-ratio-comparison output power PPCCRR ((dd)), The offset offset correction amount ⁇ aa ((ee)) output from the output circuit 1111, the output power of the adder / adder 1122
  • the phase-phase-ratio comparison input powers AA, and BB are the 11th, 22nd and 22nd.
  • the Xerox Chlorosus point inspection detection circuit circuit 110066aa, 110066bb is output power from the 22 series sequence signal is the phase phase difference detection detection circuit circuit 110077 of the phase phase difference difference calculation unit 111111 and the Papallusus generation unit 111122 are input and input, and in the phase phase difference difference calculation unit 111111, Based on the xerozero-chlorous information information detected and detected in the circuit circuit 110066aa, 110066bb, the phase phase difference ⁇ 11, ⁇ 22, and ⁇ 33 are sequentially calculated. .
  • each of the data series used for the phase-phase-phase comparison comparisons is At the sooting position, 11 parts of the signal signal for each signal is generated, and the signal is generated. It appears at the end of the Papallus signal for each data series, and at the point where the phase-phase comparison is performed.
  • Papallusus signal signal force power phase phase comparison comparison end signal signal PPCCCC is output power ((cc)). .
  • phase-phase-comparison-completion completion signal signal PPCCCC output by the papallusus generation unit 111122 is output.
  • the phase phase difference difference calculation unit 111111 outputs the output power from the phase phase ratio comparison result PPCCRR force
  • the offset correction amount delta alpha is output (e).
  • the adder 12 adds the output PCR of the data switching unit 113 and the output ⁇ of the offset gate circuit 11 (f), and the band is limited by the LPF 108 for the output, A tracking error signal TRE in the band required for tracking servo control is generated.
  • phase error detection apparatus 1000 in phase error detection apparatus 1000 according to Embodiment 1 of the present invention, offset correction is performed only when phase comparison is performed based on phase comparison end signal PCC.
  • the offset correction is not performed at the position where there is no input signal and the phase comparison is not performed due to the vertical position or the unrecorded position, and the offset correction of the tracking error signal is performed only when the above phase comparison is performed.
  • the offset correction value ⁇ a output of the offset gate circuit 11 is output in accordance with the output PCR of the data switching unit 113. Offset correction of the offset gate circuit 11 As long as the value output is in accordance with the phase comparison end signal PCC from the pulse generation unit 112, it is not always necessary to match the output from the data switching unit 113. Similar effects can be obtained.
  • phase comparison is performed only at the change point of the sign from + ⁇ ⁇ among the zero cross points detected by the zero cross point detection circuits 106a and 106b.
  • a phase comparison can be used to obtain a tracking error signal at the zero crossing point at the sign change point, or a phase comparison can be performed at the zero crossing point at both the sign change point of + ⁇ and +. It is also possible to obtain a tracking error signal by performing the steps described above.
  • FIG. 3 is a block configuration diagram of phase error detection apparatus 2000 according to Embodiment 2 of the present invention.
  • a phase error detection apparatus 2000 according to the second embodiment includes a light receiving element that receives reflected light from a light spot, and outputs a photocurrent corresponding to the amount of light received by each light receiving element.
  • ADC Analog-to-digital converters
  • the low-pass filter (LPF) 108, the third adder 12, the offset correction circuit 13, the offset gate circuit 21, the reference interval generation circuit 22, and the effective phase difference detection circuit 23 also have power.
  • the phase difference detection circuit 107 includes a phase difference calculation unit 111, a pulse generation unit 112, and a data switching unit 113.
  • the reference interval generation circuit 22 sequentially outputs pulse signals to the effective phase difference detection unit 23 at predetermined intervals.
  • the effective phase difference detection circuit 23 detects the phase comparison end signal PC C output from the pulse generation unit 112 of the phase difference detection circuit 107 during the output pulse interval from the reference interval generation circuit 22, and the reference If the phase comparison end signal PCC is detected during the output pulse interval from the interval generation circuit 22, "H” is generated, and if not detected, "L” is generated as the control signal C and the reference interval is generated. The value of the control signal is updated for each pulse from the circuit 22 and output to the offset gate circuit 21.
  • the offset gate circuit 21 receives the control signal C from the effective phase difference detection circuit 23, and in this case, outputs the offset correction amount ⁇ from the offset correction circuit 13 and adds the adder. In step 13, the offset correction amount ⁇ is added to the output signal PCR from the data switching unit 113. In the case of the control signal power, the offset gate circuit 21 does not output the offset correction amount ⁇ to the adder 12 and does not perform the offset correction.
  • the offset gate circuit 21 the reference interval generation circuit 22
  • the operation of the effective phase difference detection circuit 23 will be described.
  • FIG. 4 is a diagram for explaining operations of the offset gate circuit 21, the reference interval generation circuit 22, and the effective phase difference detection circuit 23 according to the second embodiment of the present invention.
  • the first signal sequence (a) output from the zero-crossing point detection circuit 106a, the second signal sequence (b) output from the second zero-crossing point detection circuit 106b, and the phase comparison output from the pulse generation unit 112 The end signal PCC, the phase comparison output signal PCR output from the data switching unit 113, the output signal (e) from the reference interval generation circuit 22, and the control signal (f) from the effective phase difference detection circuit 23 are shown.
  • the reference interval generation circuit 22 outputs a pulse signal to the effective phase difference detection circuit 23 at every predetermined interval (e).
  • the effective phase difference detection circuit 23 outputs “H” when the phase comparison end signal PCC is output from the pulse generation unit 112 during the output pulse interval of the reference interval generation circuit 22.
  • L is updated as a control signal C for each output of the reference interval generation circuit 22 and output to the offset gate circuit 21 (f).
  • the offset gate circuit 21 outputs the offset correction amount ⁇ output from the offset correction circuit 13 to the adder 12 only in the case of the control signal C force “ ⁇ ” from the effective phase difference detection circuit 22.
  • the phase comparison end signal PCC during a predetermined period is monitored, and only when the phase comparison is performed, the offset correction is performed. Therefore, as shown by the differential position in Fig. 4, the phase comparison without the input signal is not performed at the unrecorded position, etc., and the offset at the position is not output. There is an effect that a phase error detection device capable of performing offset correction of a tracking error signal can be obtained only when phase comparison is performed without correction.
  • phase error detection device 2000 According to phase error detection device 2000 according to the second embodiment, effective phase difference detection is performed. During the period when the control signal C force from the circuit 23 is “ ⁇ ”, the offset correction amount ⁇ is continuously output by the offset gate circuit 21, so when CAV playback with different linear velocities on the inner and outer circumferences of the disc is performed. Even in this case, the offset correction of the tracking error signal TRE can be performed without changing the offset adjustment amount after passing through the LPF on the inner and outer circumferences.
  • phase error detection apparatus according to Embodiment 3 of the present invention will be described below.
  • FIG. 5 is a block diagram showing a configuration of phase error detection device 3000 according to Embodiment 3 of the present invention.
  • a phase error detection device 3000 includes a light receiving element that receives reflected light from a light spot, and outputs a photocurrent corresponding to the amount of light received by each light receiving element.
  • the first power for converting the photocurrent output of the photodetector 101 into a voltage signal is also the voltage signal power obtained by the fourth current-voltage converters 102a to 102d and the first to fourth current-voltage converters 102a to 102d.
  • the first to fourth analog-to-digital converters (ADC) 104a to 104d that obtain the first to fourth digital signal sequences and the first to fourth analog signals that perform interpolation processing on the input digital signal sequence First to fourth zero-cross point detections to detect the first cross points of the first to fourth digital signal series complemented by the interpolation filters 105a to 105d and the first to fourth interpolation filters 105a to 105d, respectively.
  • Circuits 106a-106d and four series of digital Phase comparison using the distance between the zero-cross points of two predetermined digital signals, and the phase comparison results PCR1 and PCR2 between the zero-cross points and the phase comparison end signals PCC1 and PCC2 The first and second phase difference detection circuits 107a and 107b to be output, the phase comparison result output signal PCR1 from the first phase difference detection circuit 107a, and the phase comparison result from the second phase difference detection circuit 107b Phase comparison output from adder 31 that adds output signal PCR2, reference interval generation circuit 22 that outputs a signal at predetermined intervals, and first and second phase difference detection circuits 107a and 107b
  • Offset gate times Circuit 32 the output PCR of adder 31 and the output ⁇ a of offset gate circuit 32 are added.
  • LPF tracking error signal
  • the photodetector 101 includes light receiving elements 101a, 101b, 101c, and lOld divided into four in the tangential direction and the vertical direction of the information track recorded as information pit rows on the recording medium. To do.
  • the first phase difference detection circuit 107a detects the phase difference of the signal series output from the zero cross point detection circuits 106a and 106b among the zero cross points of the four series of digital signals.
  • the phase difference calculation unit 11 la, the pulse generation unit 112 a, and the data switching unit 113 a are configured.
  • the second phase difference detection circuit 107b detects the phase difference of the signal series output from the zero cross point detection circuits 106c and 106d among the zero cross points of the four series of digital signals.
  • the phase difference calculation unit 11 lb, the nors generation unit 112b, and the data switching unit 113b are configured.
  • phase difference calculation units ll la and 111b the pulse generation units 112a and 112b, the data switching units 113a and 113b, and the effective phase difference detection circuits 23a and 23b will be described with reference to FIG. This corresponds to the phase difference calculation unit 111, the pulse generation unit 112, the data switching unit 113, and the effective phase difference detection circuit 23, and a description thereof will be omitted.
  • the offset gate circuit 32 receives the control signals from the effective phase difference detection circuits 23a and 23b, and outputs the offset correction amount ⁇ only when the control signal power is “H”.
  • FIG. 7, and FIG. 8 are diagrams exemplifying changes in the intensity distribution of the reflected light amount on the quadrant photodetectors 101a, 101b, 101c, and 101d when the light spot passes over the pit.
  • A of each figure is a figure which shows the positional relationship of a light spot and an information pit, Comprising: A light spot shall advance on the information pit in the direction of the arrow.
  • B of each figure shows the intensity distribution pattern of the reflected light amount on the photodetector 101.
  • FIG. As shown in FIG. 6, FIG. 7, and FIG.
  • the intensity of the reflected light amount obtained by passing through the information pits between the quadrant photodetectors 101a and 101c and between 101b and 10 Id It can be seen that there is a correlation in the distribution pattern. This is because the phase difference detection circuit 107a that detects the phase difference between the signal sequences obtained from the photodetectors 101a and 101b and the phase difference detection circuit 107b that detects the phase difference between the signal sequences obtained from the photodetectors 101c and 101d.
  • phase difference detection is performed on the other hand, phase difference detection is always performed on the other side, so each effective phase difference detection circuit 23a, 23b When the phase comparison end signals PCC1 and PCC2 are detected at, the control signals CI and C2 are equal to each other. Conversely, if the control signals CI and C2 of the two effective phase difference detection circuits 23a and 23b are not equal, the phase difference detection circuits 107a and 107b malfunction due to the influence of noise, etc. not from the information pits. Can be determined.
  • the two phase difference detection circuits 107a and 107b and the effective phase difference detection circuits 23a and 23b which are correlated with each other, Only when the phase comparison end signals PCC1 and PCC2 are detected by the effective phase difference detection circuits 23a and 23b, the offset gate circuit 32 outputs the offset correction amount ⁇ a, thereby causing a phase comparator due to noise or the like. Therefore, it is possible to obtain a phase error detection device that can reduce the output of the offset correction amount due to the phase comparison malfunction caused by, and obtain a stable tracking error signal TRE.
  • FIG. 9 is a block diagram showing a configuration of phase error detection device 4000 according to the fourth embodiment of the present invention.
  • the phase error detection device 4000 generates a photodetector 1101 and first to fourth current-voltage conversions 102 & to 102 (1 and two signal sequences.
  • First and second adders 103a and 103b which are signal generators, first and second analog / digital converters (ADC) 104a and 104b, and first and second interpolation filters 105a 105b, first and second zero-crossing point detection circuits 106a and 106b, a phase difference detection circuit 107, a low-pass filter (LPF) 108, a third adder 12, an offset correction circuit 13, and an offset Gate circuit 21, effective phase difference detection circuit 23, reference interval generation circuit 41, linear velocity detection unit 42, and set period adjustment unit 43.
  • ADC analog / digital converters
  • LPF low-pass filter
  • the phase difference detection circuit 107 includes a phase difference calculation unit 111, a pulse generation unit 112, and a data switching unit 113.
  • the components other than 41, the linear velocity detection circuit 42, and the set period adjustment unit 43 are the same as those in the phase error detection apparatus 2000 of the second embodiment described with reference to FIG.
  • the reference interval generation circuit 41 outputs a pulse signal to the effective phase difference detection circuit 23 for each period set by the set period adjustment unit 44.
  • the linear velocity detection unit 42 calculates, for example, the linear velocity from the rotation speed and the radial position of the optical disc, which is a general detection method, and transmits the linear velocity to the set period adjustment unit 43. is there.
  • the set period adjustment unit 43 adjusts the set value of the output signal interval of the reference interval generation circuit 41 in accordance with the linear velocity detected by the linear velocity detection unit 42. In this adjustment, if the linear velocity at a certain point is 1, the linear velocity changes due to CAV playback, etc., and when the linear velocity becomes 2, which is twice that, the linear velocity is 1.
  • the signal output interval is adjusted to 1Z2 with respect to the signal output interval of the reference interval generation circuit 41.
  • 10 and 11 are diagrams for explaining operations of the reference interval generation circuit 41, the linear velocity detection unit 42, and the set period adjustment unit 43 according to the fourth embodiment.
  • Fig. 10 shows the relative value of the linear velocity at the inner and outer circumferences of the optical disc when CAV playback is performed on the optical disc (the linear velocity at the innermost circumference is 1). Also, (1) and (2) in Fig. 11 show the values at the respective positions when the relative value of linear velocity in Fig. 10 is 1 (1) and when the relative value of linear velocity is 2 (2).
  • the first signal sequence (a) output from the first zero-cross point detection circuit 106a, the second signal sequence (b) output from the second zero-cross point detection circuit 106b, and the phase from the pulse generation unit 112 The relationship between the comparison end signal PCC (c) and the output signal 41a (d) of the reference interval generation circuit 41 is shown. [0130] As shown in FIG.
  • the output signal 41a of the reference interval generation circuit 41 is changed by changing the interval of the output signal 41a of the reference interval generation circuit 41 according to the linear velocity. Since the average number of phase comparisons within the interval does not change, it is possible to preferably perform offset correction without changing the detection sensitivity of the effective phase difference detection circuit 23.
  • the linear velocity detection unit 42 is input within a certain period from the proportional relationship between the output clock frequency from the PLL unit (not shown) that outputs a clock synchronized with the reproduction signal and the linear velocity. This can also be configured using a method of calculating the linear velocity by counting the number of output clocks of the PLL component, and the same result as above can be obtained.
  • phase error detection apparatus according to the fifth embodiment of the present invention will be described below.
  • FIG. 12 is a block diagram showing a configuration of phase error detection device 5000 according to the fifth embodiment of the present invention.
  • a phase error detection device 5000 is a signal generator that generates a photo detector 101, first to fourth current-voltage conversions 102a to 102d, and two signal sequences.
  • ADC analog-digital converter
  • LPF low-pass filter
  • the phase difference detection circuit 107 includes a phase difference calculation unit 111, a pulse generation unit 112, and a data switching unit 113.
  • the reference interval generation circuit 51 includes a counter 54, a comparison unit 55, a first set value 56, a second set value 57, a selector 58, and a set value control unit 59. .
  • phase error detection device 5000 the components other than the reference interval generation circuit 51, the PLL unit 52, and the selector 53 in the phase error detection device 5000 according to the fifth embodiment are the same as those in the second embodiment shown in FIG. This is the same as in the phase error detector 2000.
  • phase error detection apparatus 5000 according to the fifth embodiment will be described.
  • the PLL unit 52 is a PLL (Phase Locked Loop) circuit that outputs a clock (hereinafter referred to as a PLL clock) synchronized with a reproduction signal of the optical disk, and outputs the PLL clock to the selector 53. Further, the PLL unit 52 outputs a control signal 52C indicating whether the PLL clock is in a state of being synchronized with the reproduction signal.
  • a PLL clock Phase Locked Loop
  • the selector 53 selects the PLL clock output from the PLL unit 52 and the fixed clock by the control signal 52C of the PLL unit 52. If the control signal is “H”, the selector clock is set to “L”. If so, a fixed clock is output to the reference interval generation circuit 51.
  • the counter 54 operates with the clock output from the selector 53 force.
  • the selector 58 selects the first set value 56 if the control signal 52C from the PLL unit 52 is “H”, and selects the second set value 57 if the control signal 52C is “L”. Output to part 55.
  • the comparison unit 55 compares the output of the counter 54 with the output of the selector 58, and outputs the signal 55a when the output of the counter 54 is larger than the output of the selector 58. It is output as 51 output signal 51a, and counter 54 is reset.
  • the set value control unit 59 operates when the control signal from the PLL unit 52 is in the “H” state, and operates the interval force counter 54 of the output signal 51a of the reference interval generation circuit 51 with the PLL clock.
  • the second set value 57 is adjusted so that it is equal to the case of operation with a fixed clock.
  • FIG. 13 is a diagram for explaining the basic operation of the reference interval generation circuit 51 according to the fifth embodiment.
  • the optical disk is CAV-reproduced, the inner circumference (1) and the outer circumference (2) are shown.
  • PCC End signal
  • PLL clock 52CL e
  • first reference value 56 (g) reference interval generation
  • the output signal 51a (h) of the circuit 51 is shown.
  • the position of the outer circumference (2) is assumed to have a linear velocity twice that of the inner circumference (1).
  • Figure 14 shows the situation when the PLL unit 52 temporarily becomes out of synchronization with the playback signal due to the influence of the disturbance factor during disk playback, and the control signal 52C force 3 ⁇ 4 " ⁇ " L "
  • the output interval of the second reference interval generation circuit 51 is the counter 54 when the control signal 52C of the PLL unit 52 is "H” by the set value control unit 59.
  • the PLL unit 52 can generate a clock synchronized with the reproduction signal.
  • the average number of phase comparisons within the output signal interval of the reference interval generation circuit 51 can be achieved even when the linear velocity changes during playback due to CAV playback, etc. Since there is no change, it is possible to obtain a phase error detection device capable of preferably performing offset correction without changing the detection sensitivity of the effective phase difference detection circuit 23.
  • the set value adjustment circuit 59 can be used while the synchronized clock can be generated.
  • the effective phase difference detection circuit 23 is adjusted by adjusting the second set value 57 so that the output signal interval of the reference interval generation circuit 51 is the same between the counter 54 when the PLL clock is operating and the fixed clock operation.
  • FIG. 15 is a block diagram showing a configuration of phase error detection device 6000 according to the sixth embodiment of the present invention.
  • the phase error detection device 6000 includes a photodetector 10. 1 and The first and second adders 103a and 103b, which are signal generators that generate two signal sequences, the first and second analog / digital converters (ADC) 104a and 104b, And second interpolation filters 105a and 105b, first and second zero cross point detection circuits 106a and 106b, a phase difference detection circuit 107, a low-pass filter (LPF) 108, a third adder 12, Offset correction circuit 13, offset gate circuit 21, effective phase difference detection circuit 23, reference interval generation circuit 61, counter 62 2, averaging circuit 63, set value control unit 64, offset / unrecorded With the detection unit 65, it becomes powerful.
  • ADC analog / digital converters
  • LPF low-pass filter
  • the phase difference detection circuit 107 includes a phase difference calculation unit 111, a pulse generation unit 112, and a data switching unit 113.
  • Counter 62 Counter 62, averaging circuit 63, set value control unit 64, diff, unrecorded detection unit 6
  • the components other than 5 are the phase error detection device of the second embodiment described with reference to FIG.
  • the counter 62 is a phase difference detection circuit during the pulse output interval of the reference interval generation circuit 61.
  • the number of phase comparison end signals PCC output from 107 is counted, and the count value 62a is output to the averaging circuit 63.
  • the averaging circuit 63 averages the output value 62a of the counter 62, and sets the value to the set value control unit.
  • the set value control unit 64 adjusts the output pulse interval of the reference interval generation circuit 61 to be narrow, and conversely, If it is smaller than the value, control is performed so that the output pulse interval of the reference interval generation circuit 61 is increased.
  • the differential 'unrecorded detection unit 65 is configured to output a control signal of " ⁇ " during a period during which a differential such as scratches and dirt on the optical disc and an unrecorded position are detected. In other states, an “L” control signal is output to the averaging circuit 63.
  • the inter-reference interval generation circuit 61 outputs a pulse at every interval set by the set value control unit 64.
  • the phase error detection apparatus 6000 of the sixth embodiment has the following operations and actions.
  • the channel rate of the reproduced signal is also doubled, so the number of phase comparison end signals per unit time Will also double. For this reason, if the output pulse interval of the reference interval generation circuit is always constant, the average number of phase comparisons during the output pulse interval of the reference interval generation circuit changes, and the detection sensitivity of the effective phase difference detection circuit changes. End up.
  • the linear velocity is detected, and the output pulse interval of the reference interval generation circuit is adjusted by the linear velocity.
  • phase error detection device 6000 of the sixth embodiment counts the number of phase comparison end signals PCC output from phase difference detection circuit 107 during the output pulse interval of reference interval generation circuit 61. This is averaged by the averaging circuit 63, and the pulse output interval of the reference interval generating circuit 61 is adjusted by the set value control unit 64 so that the output of the averaging circuit 63 is a predetermined number of times.
  • the number of average phase comparisons during the pulse output interval of the reference interval generation circuit 61 can be controlled to always be a predetermined value, and offset correction can be performed without changing the detection sensitivity of the effective phase difference detection circuit 23. It is possible to obtain a phase error detection device capable of performing the above.
  • the differential 'unrecorded detection unit 65 holds the input / output signal of the averaging circuit 63 at the differential' unrecorded position, the phase comparison is not performed. It is possible to prevent the output signal interval of the reference interval generation circuit 61 from being unnecessarily widened at the recording position because the output of the averaging circuit 63 decreases at the recording position.
  • the averaging circuit 63 can obtain the same effect as described above even if it is a low-pass filter that performs band limitation on the change of the count value.
  • FIG. 16 is a block diagram showing a configuration of phase error detection device 7000 according to the seventh embodiment of the present invention.
  • the phase error detection device 7000 generates the photodetector 101 and the first to fourth current-voltage conversions 102 & to 102 (1 and two signal sequences.
  • First and second adders 103a and 103b which are signal generators, first and second analog / digital converters (ADC) 104a and 104b, and first and second interpolation filters 105a 105b, first and second zero-crossing point detection circuits 106a and 106b, first and second pulse width detection circuits 71a and 71b, and first and second amplitude detection circuits 72a and 72b , Invalid phase comparison cancel unit 73, phase difference detection circuit 107, low-pass filter (LPF) 108, third adder 12, offset correction circuit 13, offset gate circuit 21, and reference interval generation circuit 22 And the effective phase difference detection circuit 23 is also powerful.
  • ADC analog / digital converters
  • LPF low-pass filter
  • the phase difference detection circuit 107 includes a phase difference calculation unit 111, a pulse generation unit 112, and a data switching unit 113.
  • first and second pulse width detection circuits 71a and 71b and the first and second amplitude detection circuits 72a and 72b in the phase error detection device 7000 according to the seventh embodiment are invalid.
  • the components other than the phase comparison cancellation unit 73 are the same as those in the phase error detection device 2000 of the second embodiment described with reference to FIG.
  • the first and second pulse width detection circuits 71a and 71b respectively calculate the number of data in the interval of the zero cross points detected by the first and second zero cross point detection circuits 106a and 106b. , Which is detected as a pulse width.
  • the first and second amplitude detection circuits 72a and 72b receive data during the interval between the zero cross points detected by the first and second zero cross point detection circuits 106a and 106b, respectively. Is detected as an amplitude value.
  • the invalid phase comparison canceling unit 73 includes the first and second pulse width detection circuits 71a and 71b, and the pulse width and amplitude detected by the first and second amplitude detection circuits 72a and 72b.
  • the phase comparison end signal PCC output from the pulse generator 112 detected by the active zero cross point is invalidated and output to the effective phase difference detection circuit 23.
  • the first and second pulse width detection circuits 71a and 71b, the first and second amplitude detection circuits 72a and 72b, and the invalid phase difference cancellation unit 73 in the seventh embodiment are described. The operation will be described.
  • FIG. 17 is a diagram for explaining the operation of the invalid phase comparison cancel cell unit 73 in the phase error detection device 7000 according to the seventh embodiment, in which the first zero-cross point detection circuit 106a is also output.
  • 1 signal sequence (a), second signal sequence output from second zero-crossing point detection circuit 106b (b), phase comparison end signal PCC (c) from pulse generator 112, invalid phase difference canceler 73 Output signal 73a (d), reference interval generation circuit 22 output signal 22a (e), and effective phase difference detection circuit 23 output signal 23a (f).
  • No playback signal is input at a position where there is a shift or at an unrecorded position, and no signal should be input to the first and second ADCs 104a and 104b.
  • a low amplitude, short pulse uncorrelated signal such as force noise, may be input (see the defattate position DFP in the figure).
  • the input signal such as noise is an uncorrelated signal, the effect of the phase comparison detected by the applied signal can be reduced by passing through the LPF. Even if it is performed, if the effective phase difference detection circuit 23 detects the phase comparison end signal PCC, an unnecessary offset correction amount is output.
  • the phase error detection device 7000 has a pulse width detection circuit even when there is an input signal due to noise at a defattate position, an unrecorded position, or the like.
  • 71a, 71b and amplitude detection circuits 72a, 72b detect the pulse width and amplitude value of the input signal, and if either the pulse width or amplitude is less than the specified value, invalid phase comparison
  • the cancel unit 73 regards the signal as noise, and limits the phase comparison end signal PCC input to the effective phase difference detection circuit 23. This eliminates the need for malfunction of the phase difference detection circuit 23 due to noise or the like. This makes it possible to reduce the output of the correct offset correction amount OFC and obtain a stable tracking error detection signal TRE.
  • the offset correction amount is added to the phase comparison result from the phase difference detection circuit 107 by the adder 13 and passed through the LPF 108, thereby causing the traffic.
  • the tracking error detection signal was obtained, but after passing the phase comparison result PCR from the phase difference detection circuit 107 through the LPF 108, the offset correction amount is added to this to obtain the tracking error detection signal.
  • the same effects as those in the second to seventh embodiments can be obtained.
  • FIG. 18 is a block diagram showing an example of the configuration of phase error detection apparatus 8000 according to Embodiment 8 of the present invention.
  • the phase error detection apparatus 8000 of the eighth embodiment generates a photodetector 101 and first to fourth current-voltage conversions 102 & to 102 (1, and two signal sequences.
  • First and second adders 103a and 103b which are signal generators, first and second analog / digital converters (ADC) 104a and 104b, and first and second interpolation filters 105a 105b, first and second zero-crossing point detection circuits 106a and 106b, phase difference detection circuit 107, low-pass filter (LPF) 108, third adder 12, offset correction circuit 13, and reference It includes an interval generation circuit 81, a monitoring period generation circuit 82, an effective phase difference detection circuit 83, and an offset gate circuit 84.
  • ADC analog / digital converters
  • LPF low-pass filter
  • the phase difference detection circuit 107 includes a phase difference calculation unit 111, a pulse generation unit 112, and a data switching unit 113.
  • the components other than the monitoring period generation circuit 82, the effective phase difference detection circuit 83, the offset gate circuit 84, and the like are the same as those in the phase error detection apparatus 1000 according to the first embodiment described with reference to FIG. is there.
  • the reference interval generation circuit 81 outputs the pulse signal 81a to the monitoring period generation circuit 82, the effective phase difference detection circuit 83, and the offset gate circuit 84 at predetermined intervals. Note that the pulse interval of the output signal 81a of the reference interval generation circuit 81 is assumed to be sufficiently early with respect to the band limitation in the LPF 108.
  • the monitoring period generation circuit 82 outputs an “H” signal 82 a to the effective phase difference detection circuit 83 for a predetermined period for each output signal 81 a from the reference interval generation circuit 81.
  • the effective phase difference detection circuit 83 monitors the phase comparison end signal PCC from the phase difference detection circuit 107 while the output signal 82a from the monitoring period generation circuit 82 is “H”, and the phase comparison ends. When the signal PCC is detected, it becomes “H” at the time of detection, and the control signal 83C which is reset to “L” by the output signal 81a from the reference interval generation circuit 81 is outputted to the offset gate circuit 84.
  • the offset gate circuit 84 performs the offset correction only when it is in the state of the control signal 83C force “ ⁇ ” of the effective phase difference detection circuit 83 when the output signal 81a from the reference interval generation circuit 81 is received.
  • the offset correction amount ⁇ a (84a) of circuit 13 force is output in pulses of one clock.
  • FIG. 19 is a diagram for explaining operations of the reference interval generation circuit 81, the monitoring period generation circuit 82, the effective phase difference detection circuit 83, and the offset gate circuit 84 according to the eighth embodiment.
  • Comparison end signal PCC (c) shows an output signal 84a (g) from the offset gate circuit 84.
  • phase error detection apparatus 8000 of the eighth embodiment will be described.
  • the reference interval generation circuit 81 outputs a pulse 81a at every predetermined interval (d).
  • the monitoring period generation circuit 82 is provided for each output pulse 81a of the reference interval generation circuit 81.
  • the signal of “H” is output for a predetermined period (e).
  • the effective phase difference detection circuit 83 is “H” when the phase comparison end signal PCC is output from the pulse generation unit 112 while the output signal 82a of the monitoring period generation circuit 82 is “H”. Yes, if the signal PCC is not output, the control signal 83C, which is “L”, is output (f).
  • the control signal 83C from the effective phase difference detection circuit 83 is " Only in the case of “H”, for each output signal 81a of the reference interval generation circuit 81, the offset correction amount ⁇ a (84a) output from the offset correction circuit 13 is output to the adder 12 (g).
  • the output PCR of the data switching unit 113 and the output ⁇ a of the offset gate circuit 84 are added by the adder 12, and finally the band is limited by the LPF 108 to perform tracking servo control.
  • a tracking error signal TRE in the necessary band is generated.
  • the interval of the output signal 81a of the reference interval generation circuit 81 is sufficiently shorter than the band limit of the LPF 108, it is output for each output signal 81a of the reference interval generation circuit 81 from the offset gate circuit 84.
  • the offset correction amount can be treated as a constant value after passing through the LPF 108.
  • phase comparison end signal PCC during a predetermined period is monitored, and the phase comparison is performed only when the phase comparison is performed. Since the correction is performed, the tracking position error is detected only when the phase comparison is performed without offset adjustment at the position when there is no input signal and the phase comparison is not performed at the differential position or unrecorded position.
  • a phase error detection circuit capable of adjusting the offset of signal TRE can be obtained.
  • the interval of the signal 81a output from the reference interval generation circuit 81 is always constant during reproduction, and the reference from the offset gate circuit 84 as described above.
  • the offset correction amount output for each output signal 81a of the interval generation circuit 81 can be treated as a constant value after passing through the LPF 108, so that CAV playback with different linear velocities on the inner and outer circumferences of the disc is performed.
  • the offset correction of the tracking error signal can be performed without changing the offset adjustment amount after passing the LPF on the inner and outer circumferences.
  • the offset gate circuit 84 is an offset correction circuit only when the output signal 81a from the reference interval generation circuit 81 is in the state of the control signal 83C force H "of the effective phase difference detection circuit 83.
  • the offset correction amount from 13 is output as a pulse for one clock, but the signal output from the offset gate circuit 84 is not necessarily a pulse output for one clock. If synchronized with 81a, the same effect as above can be obtained even with a pulse signal of 2 clocks or more.
  • phase error detection apparatus according to the ninth embodiment of the present invention will be described below.
  • FIG. 20 is a block diagram showing a configuration of phase error detection device 9000 according to the ninth embodiment of the present invention.
  • the phase error detection device 9000 is configured so that the effective phase difference detection circuit 83 in the phase error detection device 8000 of the eighth embodiment shown in FIG. 18 is placed in front of the signal direction of the information track of the photodetector. For each of the two digital signal sequences obtained from the light receiving elements 101a and 101b located at the rear and the two digital signal sequences obtained from the light receiving elements 101c and 101d located at the rear, a separate effective position is provided.
  • the offset gate circuit 91 is provided as the phase difference detection circuits 83a and 83b.
  • the offset gate circuit 91 is provided only when the control signals from the two separately provided effective phase difference detection circuits 83a and 83b are in the "H" state.
  • the offset correction amount is output.
  • the control signals CI and C2 output from the two effective phase difference detection circuits 83a and 83b are equal to each other.
  • the control signals CI and C2 of the two effective phase difference detection circuits 83a and 83b are not equal, the phase difference detection circuits 107a and 107b malfunction due to the influence of noise, etc. not from the information pits. It is thought that.
  • the effective phase difference detection circuit 83a is connected to each of the two systems of phase difference detection circuits 107a and 107b that are correlated with each other. 83b, and only when the phase comparison end signal PCC is detected by both of the effective phase difference detection circuits 83a and 83b, the offset gate circuit 91 outputs the offset correction amount, and the effective phase difference detection circuit 83a, When the phase comparison end signal PCC is not detected in one or both of 83b, the offset correction amount is not output, so an error in the offset correction amount due to a malfunction in the phase comparison by the phase comparator due to noise etc. This has the effect of reducing the output and obtaining a phase error detector capable of obtaining a stable tracking error signal. [0199] (Embodiment 10)
  • FIG. 21 is a block diagram showing an example of the configuration of a phase error detection device 1010 according to Embodiment 10 of the present invention.
  • a phase error detection device 1010 generates a photodetector 1101 and first to fourth current-voltage conversions 102 & to 102 (1 and two signal sequences.
  • First and second adders 103a and 103b which are signal generators, first and second analog / digital converters (ADC) 104a and 104b, and first and second interpolation filters 105a 105b, first and second zero-crossing point detection circuits 106a and 106b, phase difference detection circuit 107, low-pass filter (LPF) 108, third adder 12, offset correction circuit 13, and reference
  • the interval generation circuit 81, the effective phase difference detection circuit 83, the offset gate circuit 84, the monitoring period generation circuit 201, the linear velocity detection unit 202, and the set period adjustment unit 203 are used.
  • the phase difference detection circuit 107 includes a phase difference calculation unit 111, a pulse generation unit 112, and a data switching unit 113.
  • phase error detection device 1010 Note that components other than the monitoring period generation circuit 201, the linear velocity detection unit 202, and the set period adjustment unit 203 in the phase error detection device 1010 according to the tenth embodiment will be described with reference to FIG. This is the same as in the phase error detection device 8000 of the eighth embodiment.
  • the monitoring period generation circuit 201 generates an “H” signal 201a for each period of time set by the setting period adjustment unit 203 for each output signal 81a from the reference interval generation circuit 81, and an effective phase difference detection circuit 83. Output to.
  • the linear velocity detection unit 202 calculates, for example, a linear velocity from the rotation speed and the radial position of an optical disk, which is a general linear velocity detection method, and a signal 202a indicating the linear velocity is set for a set period. This is communicated to the adjustment unit 203.
  • the set period adjustment unit 203 adjusts the output signal 201a period of the monitoring period generation circuit 201 in accordance with the linear velocity detected by the linear velocity detection unit 202.
  • the adjustment of the set value in the setting period adjustment unit 203 is as follows. When the relative value of the linear velocity at a certain point is 1, the linear velocity changes due to CAV playback, etc., and the linear velocity is doubled to 2.
  • the monitoring period generation circuit 201 outputs “H” for the period when the linear velocity is 1, and the monitoring period generation The period for outputting “H” of the circuit 201 is adjusted to be 1Z2.
  • FIG. 22 is a diagram for explaining the operation of the monitoring period generation circuit 201, the linear velocity detection unit 202, and the set period adjustment unit 203 in the tenth embodiment.
  • the first signal sequence (a) output from the first zero-crossing point detection circuit 106a and the second zero-crossing point detection circuit 106b at the respective positions of the disk at the inner circumference (1) and at the outer circumference (2)
  • the position of the outer circumference (2) is assumed to be twice the linear velocity at the position of the inner circumference (1).
  • Embodiment 10 of the present invention as shown in (1) and (2) of FIG. 22, the output signal period of the monitoring period generation circuit 201 is changed according to the linear velocity. Therefore, since the average number of phase comparisons during the output signal period of the monitoring period generation circuit 201 does not change, the detection sensitivity of the effective phase difference detection circuit 83 does not change.
  • the linear velocity detection unit 202 is inputted within a certain period from the proportional relationship between the output clock frequency from the PLL unit (not shown) that outputs a clock synchronized with the reproduction signal and the linear velocity.
  • the linear velocity can also be calculated by counting the number of output clocks of the PLL component.
  • the monitoring period generation circuit 201 the linear velocity detection unit 202, and the set period adjustment unit 203 are provided, and the monitoring period generation circuit is provided.
  • 201 outputs a signal of the period “H” set by the setting period adjustment unit 203 for each output signal from the reference interval generation circuit 81 to the effective phase difference detection circuit 83.
  • the degree detection unit 202 calculates a linear velocity from the rotation speed and the radius position of the optical disk by, for example, a general linear velocity detection method, and transmits this to the set period adjustment unit 203, which sets the set period adjustment unit 203.
  • the output signal period of the monitoring period generation circuit 201 is adjusted according to the linear velocity detected by the linear velocity detection unit 202, and the output signal period of the monitoring period generation circuit 201 is changed according to the linear velocity. Therefore, even if the linear velocity changes, the average number of phase comparisons during the output signal period of the monitoring period generation circuit 201 will not change, and the detection sensitivity of the effective phase difference detection circuit 83 will not change. It has the effect of obtaining a phase error detector.
  • FIG. 23 is a block diagram showing a configuration of phase error detection apparatus 1100 according to the eleventh embodiment.
  • the phase error detection device 1100 of the eleventh embodiment generates a photodetector 1101 and first to fourth current-voltage conversions 102 & to 102 (1 and two signal sequences.
  • First and second adders 103a and 103b which are signal generators, first and second analog / digital converters (ADC) 104a and 104b, and first and second interpolation filters 105a 105b, first and second zero-crossing point detection circuits 106a and 106b, phase difference detection circuit 107, low-pass filter (LPF) 108, third adder 12, offset correction circuit 13, and reference
  • the interval generation circuit 81, the effective phase difference detection circuit 83, the offset gate circuit 84, the monitoring period generation circuit 211, the PLL, and the selector 213 are used.
  • the phase difference detection circuit 107 includes a phase difference calculation unit 111, a pulse generation unit 112, and a data switching unit 113.
  • the monitoring period generation circuit 211 includes a counter 214, a comparator 215, a first set value 216, a second set value 217, a selector 218, and a set value control unit 219.
  • phase error detection device 1100 Note that the components other than the monitoring period generation circuit 211, the PLL unit 212, and the selector 213 in the phase error detection device 1100 according to the eleventh embodiment are described with reference to FIG. This is the same as in the phase error detection device 8000.
  • the PLL unit 212 is a clock (hereinafter referred to as PLL clock) synchronized with a data reproduction signal having an optical disc power.
  • a PLL (Phase Locked Loop) circuit that outputs the PLL clock 212CL to the selector 213.
  • the PLL unit 212 outputs a control signal 212C that indicates whether or not the PLL clock 212CL is synchronized with the data reproduction signal. For example, when the PLL clock 212CL is synchronized, "H" is synchronized. If not, “L” is output as a selection signal for the selectors 213 and 218.
  • the selector 213 selects the PLL clock 212CL output from the PLL unit 212 and the fixed clock CL based on the control signal 212C from the PLL unit 212. If the control signal 212C is “H”, If the PLL clock 212CL is “L”, the fixed clock CL is output to the monitoring period generation circuit 211.
  • the counter 214 operates with the clock output from the selector 213 and is reset by the output signal 81 a of the reference interval generation circuit 81. Further, the selector 218 selects the first set value 216 if the control signal 212C force from the PLL unit 212 is “H”, and selects the second set value 217 if the control signal is “L”. And output to the comparison unit 215.
  • the comparison unit 215 compares the output 214a of the counter 214 with the output 218a of the selector 218, and outputs an "H" signal when the output 214a of the counter 214 is equal to or lower than the output 218a of the selector 218 This signal is output as the output signal 211a of the monitoring period generation circuit 211.
  • the set value control unit 219 operates only when the control signal 212C from the PLL unit 212 is "H", and the period during which "H" is output as the output signal 211a from the monitoring period generation circuit 211 is The second set value 217 is adjusted so that the power counter 214 is equal when operated with the PLL clock 212CL and when operated with the fixed clock CL.
  • FIG. 24 the operation of the monitoring period generation circuit 211 according to the eleventh embodiment will be described with reference to FIGS. 24 and 25.
  • FIG. 24 the operation of the monitoring period generation circuit 211 according to the eleventh embodiment will be described with reference to FIGS. 24 and 25.
  • FIG. 24 is a diagram for explaining the basic operation of the monitoring period generation circuit 211 in the eleventh embodiment.
  • PCC Phase comparison end signal
  • the average frequency of the reproduction signal is also doubled, so the number of phase comparison end signals PCC per unit time is also doubled.
  • the monitoring period generation circuit The period during which "H” is output as the output signal 211a from 211 is also 1Z2, so the average of the phase comparison end signal PCC during the period during which "H” is output from the monitoring period generation circuit 211 as the output signal 211a The number of times will not change.
  • FIG. 25 shows that in the eleventh embodiment, the PLL unit 212 temporarily becomes out of synchronization with the playback signal due to the influence of the disturbance factor during disk playback, and the control signal 212C power from the PLL unit 212 is 3 ⁇ 4 shows the operation of the monitoring period generation circuit 211 when “ ⁇ L”, and the first signal sequence (a) and the second signal output from the first zero cross point detection circuit 106a are shown.
  • the output interval of the “H” signal from the first monitoring period generation circuit 211 immediately after the switching of the control signal 212C slightly changes depending on the switching timing (in FIG. 25).
  • the output interval of the “H” signal from the monitoring period generation circuit 211 having the second power is the counter 2 14 by the set value control unit 219 when the control signal 214C of the PLL unit 214 is “H”.
  • the second set value 217 is adjusted so that the output interval of the "H” signal from the monitoring period generator circuit 211 is the same when operating with the PLL clock 212CL and when operating with the fixed clock CL.
  • the monitoring period generation circuit 211 is set to “H” with the same output interval (j8 period in FIG.
  • phase error detection apparatus 1100 when PLL unit 212 can output a clock synchronized with a reproduction signal, monitoring period generation circuit 211 uses the PLL clock.
  • the average phase comparison count during the output interval of the “H” signal from the monitoring period generation circuit 211 can be obtained even when the linear velocity changes during playback due to CAV playback or the like. Since it does not change, it is possible to obtain a phase error detection device capable of preferably performing offset correction without changing the detection sensitivity of the effective phase difference detection circuit 83.
  • the PLL unit 212 can generate a synchronized clock and adjust the set value during that time.
  • the second reference value 217 is adjusted by the adjustment circuit 219 so that the period during which the "H" signal is output from the monitoring period generation circuit 211 is the same when the counter 214 operates the PLL clock and when the fixed clock operates.
  • FIG. 26 is a block diagram showing a configuration of phase error detection apparatus 1200 according to Embodiment 12 of the present invention.
  • the phase error detection apparatus 1200 is a photo detector.
  • Ta 101 and The first and second adders 103a and 103b which are signal generators that generate two signal sequences, the first and second analog-digital conversion (ADC) 104a and 104b, 1 and 2 interpolation filters 105a and 105b, 1st and 2nd zero cross point detection circuits 106a and 106b, phase difference detection circuit 107, low pass filter (LPF) 108, and 3rd adder 12, offset correction circuit 13, reference interval generation circuit 81, effective phase difference detection circuit 83, offset gate circuit 84, monitoring period generation circuit 221, counter 222, averaging circuit 223, and set value It comprises a control unit 224 and a differential “unrecorded detection unit 225”.
  • ADC analog-digital conversion
  • LPF low pass filter
  • the phase difference detection circuit 107 includes a phase difference calculation unit 111, a pulse generation unit 112, and a data switching unit 113.
  • the other components are the same as those in the phase error detection device 8000 of the eighth embodiment described with reference to FIG.
  • the counter 222 counts the number of phase comparison end signals PC C output from the phase difference detection circuit 107 during the period in which the monitoring period generation circuit 221 outputs “H” as its output signal 221a.
  • the count value 222a is output to the averaging circuit 223.
  • the averaging circuit 223 outputs a value 223a obtained by averaging the output value 222a of the counter 222 to the set value control unit 224. However, in the case of the control signal 225C force “ ⁇ ” of the differential “unrecorded detector 225”, the above averaging is stopped and the previous output value is held.
  • the set value control unit 224 adjusts so that the period during which the monitoring period generation circuit 221 outputs "H" is narrowed, and vice versa. Is smaller than the predetermined value, the output value 223a of the averaging circuit 223 becomes equal to the predetermined value by controlling the monitoring period generation circuit 221 to extend the period during which "H" is output. To control.
  • the above-mentioned differential 'unrecorded detection unit 225 uses the control signal 225 C of "H” while detecting the amplitude of the reproduction signal, the differential such as scratches and dirt on the optical disc, and the unrecorded position. Otherwise, the control signal 225C of “L” is output to the averaging circuit 223. To help.
  • the monitoring period generation circuit 221 sends, to the effective phase difference detection unit 83, the signal 221a that becomes “H” for the period set by the set value control unit 224 for each output 81a of the reference interval generation circuit 81. Output.
  • phase error detection apparatus 1200 The operation and action of phase error detection apparatus 1200 according to the twelfth embodiment will be described below.
  • the channel rate of the reproduced signal is also doubled, so the average number of phase comparisons per unit time is also doubled. Become. For this reason, if the period during which the monitoring period generation circuit 221 outputs “H” is constant regardless of the linear velocity, the average number of phase comparisons during the output pulse interval of the reference interval generation circuit 81 changes, which is effective.
  • the detection sensitivity of the phase difference detection circuit 83 changes.
  • the linear velocity is detected, and the period during which the monitoring period generation circuit 221 outputs "H" is adjusted based on the linear velocity.
  • phase error detection device 1200 of the twelfth embodiment the phase comparison output outputted from phase difference detection circuit 107 during the period in which monitoring period generation circuit 221 outputs signal 221a of "H" is completed.
  • the number of signals PCC is counted, the count value 222a is averaged by the averaging circuit 223, and the monitoring period generation circuit 221 is set so that the output 223a of the averaging circuit 223 becomes equal to a predetermined value by the set value control unit 224. Since the period for outputting the H ”signal 221a is adjusted, the detection sensitivity of the effective phase difference detection circuit 83 is set with the average number of phase comparisons during the period in which the monitoring period generation circuit 221 outputs“ H ”being constant. Thus, it is possible to obtain a phase error detection device capable of preferably performing offset correction of a tracking error signal that does not change.
  • the differential 'unrecorded detection unit 225 detects the differential' unrecorded position on the optical disc, and the output of the averaging circuit 223 is held at the differential 'unrecorded position. ⁇ Diffetat 'The output period of the averaging circuit 223 at the unrecorded position decreases, and the output period of the unnecessary' H 'signal from the monitor period generation circuit 221 at the unrecorded position increases. Generation of force can also be prevented.
  • the averaging circuit 63 may be a low-pass filter that limits the band with respect to the change in the count value. In this case, when the differential 'unrecorded detection device 225 outputs “H”, Even if the output of the low-pass filter is held, the same effect as described above can be obtained.
  • FIG. 27 is a block diagram showing the configuration of phase error detection apparatus 1300 according to Embodiment 13 of the present invention.
  • the phase error detection device 1300 according to the thirteenth embodiment shown in FIG. 27 is the same as the first and second pulse widths in the phase error detection device 7000 according to the seventh embodiment shown in FIG.
  • the configurations of the detection circuits 71a and 71b, the first and second amplitude detection circuits 72a and 72b, and the invalid phase comparison canceling unit 73 are applied to the tracking error detection device 8000 according to the eighth embodiment shown in FIG. It is a thing.
  • phase error detection apparatus 1300 configured as described above, even if there is an input signal due to noise at a differential or an unrecorded position, the first and second pulse widths
  • the detection circuit 71a, 71b and the first and second amplitude detection circuits 72a, 72b detect the pulse width and amplitude value of the input signal, and either the pulse width or the amplitude value is detected. If the value is less than the predetermined value, the invalid phase comparison canceling unit 73 regards the signal as noise, and limits the phase comparison end signal PCC input to the valid phase difference detection circuit 83. Thereby, it is possible to obtain a phase error detection device capable of reducing output of an unnecessary offset correction amount due to malfunction of the phase difference detection circuit due to noise or the like.
  • FIG. 28 is a block diagram showing a phase error detection apparatus 1400 according to Embodiment 14 of the present invention.
  • the phase error detection device 1400 generates a photodetector 1101 and first to fourth current-voltage conversions 102 & to 102 (1 and two signal sequences.
  • the interval generation circuit 81, the offset gate circuit 84, the monitoring period generation circuit 241 and the effective phase difference detection circuit 242 also have power.
  • the phase difference detection circuit 107 includes a phase difference calculation unit 111, a pulse generation unit 112, and a data switching unit 113.
  • phase error detection device 1400 components other than the monitoring period generation circuit 241 and the effective phase difference detection circuit 242 in the phase error detection device 1400 according to the fourteenth embodiment are the same as those in the eighth embodiment described with reference to FIG. This is the same as in the phase error detector 8000.
  • the monitoring period generation circuit 241 repeatedly performs an operation of outputting a “H” signal for a predetermined period and then outputting “L” for one clock.
  • the effective phase difference detection circuit 242 is a period in which the output signal 241a from the monitoring period generation circuit 241 is “H” in the interval between the output signals 82a of the reference interval generation circuit 81, and the phase difference detection The number of times during which the phase comparison end signal PCC from the circuit 107 could be detected. Power is “H” if the number of times during which the phase comparison end signal PCC could not be detected is greater than “H”, otherwise “L”. Control signal 242C is output.
  • FIG. 29 is a diagram for explaining the operation of the monitoring period generation circuit 241 and the effective phase difference detection circuit 242 according to the fourteenth embodiment.
  • the first zero-cross point detection circuit 106 a first signal sequence (a) output from a, a second signal sequence (b) output from the second zero-crossing point detection circuit 106b, and a phase comparison end signal PCC (c ), Output signal 81a (d) of the reference interval generation circuit 81, output 24 la (e) of the monitoring period generation circuit 241, control signal 242C (f) from the effective phase difference detection circuit 242 and output from the offset gate circuit 84
  • the output of the offset correction amount ⁇ a (84a) to be performed is shown.
  • phase comparison end signal PCC may be output, but from the pulse generation unit 112 when the output signal 241a from the monitoring period generation circuit 241 is “H” during the output signal 81a interval of the reference interval generation circuit 81. If the number of times that the phase comparison end signal PCC can be detected is not equal to or greater than the number of times during which the phase comparison end signal PCC cannot be detected, the effective phase difference detection circuit 242 does not output the control signal 242C, Offset addition is not performed by the offset gate circuit 84.
  • the interpolation filters 105a and 105b are used (in the third and ninth embodiments!) And 105c and 105d. Also, the force that generates the interpolation data for each data series ADC104a, 104b (also 104c, 104d in the third and ninth embodiments) when the sample clock is sufficiently fast [3 ⁇ 4Finoleta 105a, 105bi (also in Embodiments 3 and 9! And 105c, 105d) are not necessarily required.
  • the tracking error device of the present invention can obtain a tracking error signal with accurate offset correction even when there is a scratch or the like on the disc or when the disc is reproduced by CAV. This is useful as a technique for performing accurate tracking control.

Landscapes

  • Optical Recording Or Reproduction (AREA)

Abstract

　光ディスク上に、ディフェクトや未記録位置が存在する場合でも、正確にトラッキング誤差信号のオフセット補正を行うことが出来る位相誤差検出装置を提供する。 　２系列のデジタル信号を入力とし、該２系列のデジタル信号のゼロクロス点間の距離を用いて位相比較を行い、位相比較結果ＰＣＲと位相比較終了信号ＰＣＣを出力する位相差検出回路（１０７）と、該位相差検出回路（１０７）からの位相比較終了信号ＰＣＣごとにオフセット補正量を出力するオフセットゲート回路（１１）とによって、前記位相比較結果ＰＣＲにオフセット補正量Δαを加算することにより、位相比較が行われない位置でのオフセット補正を行わないようにした。

Description

明 細 書
位相誤差検出装置
技術分野
[0001] 本発明は、光記録媒体上に光を照射して得られる光スポットのトラッキング誤差信 号を検出する位相誤差検出装置に関するものである。
背景技術
[0002] CD (Compact Disk)や、 DVD (Digital Versatile Disc)に代表されるような 凹凸のピットで情報が記録されている光ディスク力ものトラッキング制御信号を得る方 式として、近年、位相差法と呼ばれる手法が用いられている。
[0003] 力かる位相差法の一例として、特許文献 1に示すようなものがある。
以下に、力かる特許文献 1で示される従来の位相誤差検出装置 3010について、図 30を用いて説明する。
[0004] 図 30は、従来の位相誤差検出装置 3010の構成を示すブロック図である。
図 30に示すように、従来の位相誤差検出装置 3010は、光スポットの反射光を受光 する受光素子 101a〜101dを備え、該各受光素子 101a〜101dの受光量に応じた 光電流を出力するフォトディテクタ 101と、フォトディテクタ 101の光電流出力を電圧 信号に変換する第 1から第 4の電流電圧変翻102&〜102(1と、第 1から第 4の電流 電圧変翻102&〜102(1で得られた電圧信号力ゝら光スポットのトラッキング誤差に応 じて互いに位相が変化する 2つの信号系列を生成する信号生成器、すなわち第 1、 及び第 2のカロ算器 103a、 103bと、アナログ デジタノレ変^^ (ADC) 104a、 104b と、入力されたデジタル信号に対して補完処理を施す第 1、及び第 2の補完フィルタ 1 05a、 105bと、第 1、及び第 2の補完フィルタ 105a、 105bによって補完された第 1、 及び第 2のデジタル信号系列のゼロクロス点をそれぞれ検出する第 1、及び第 2のゼ 口クロス点検出回路 106a、 106bと、第 1のデジタル信号系列のゼロクロス点と、第 2 のデジタル信号系列のゼロクロス点との位相差を検出し、その位相比較結果をクロッ ク 1クロック分のパルスで出力する位相差検出回路 107と、位相差検出回路 107から 出力される位相比較信号に帯域制限を行ってトラッキング誤差信号を得るローバスフ ィルタ（LPF) 108と、を備える。
[0005] なおここでは、フォトディテクタ 101が、記録媒体上に情報ピット列として記録された 情報トラックの接線方向、及び垂直方向に 4分割された受光素子 101a、 101b, 101 c、 lOldを備え、第 1、及び第 2の加算器 103a、 103bがフォトディテクタ 101から出 力される各受光素子の受光量に応じて生成された信号のうち、対角に位置する受光 素子の出力信号同士をそれぞれ加算することによって、 2系列のデジタル信号を生 成するものとする。また、ゼロクロス点とは、入力されたデジタル信号と、当該デジタル 信号の平均値等力も算出されるデジタル信号のセンターレベルとが交わる点をいう。
[0006] 次に、力かる従来の位相誤差検出装置 3010の動作について説明する。
まず、フォトディテクタ 101において、光記録媒体（図示せず)のトラック上に光を照 射して得られる光スポットの反射光を受光して、受光量に応じた光電流が出力される
[0007] フォトディテクタ 101の出力である光電流は、第 1から第 4の電流電圧変翻 102a 、 102b, 102c, 102dにより、各受光素子ごとに電圧信号に変換され、第 1の加算器 103aにより、第 1、及び第 3の電流電圧回路 102a、 102cの出力力 第 2の加算器 1 03bにより、第 2、及び第 4の電流電圧回路 102b、 102dの出力力 それぞれ加算さ れる。
[0008] そして、第 1、及び第 2の加算器 103a、 103bから出力される信号は、第 1、及び第 2の ADC104a、 104bによって、各信号系列の離散化（サンプリング）が行われ、第 1 、及び第 2のデジタル信号系列に変換される。
[0009] その後、第 1、及び第 2の ADC104a、 104bから出力されるデジタル信号は、補間 フィルタ 105a、 105bに入力され、デジタル信号のサンプリングデータ間の補間デー タが求められた後、ゼロクロス点検出回路 106a、 106bにより、補間された 2つのデー タ系列の立ち上がり、あるいは立ち下がりにおけるゼロクロス点が検出される。なお、 補間の方法としては、例えばナイキスト補間といった方法がある。また、 2つのデータ 系列の立ち上がり、あるいは立ち下がりにおけるゼロクロス点の検出方法としては、例 えば、補間されたデータ系列における符号の変化点（+→—、あるいは―" + )を求 める方法がある。 [0010] 位相差検出回路 107では、ゼロクロス点検出回路 106a、 106bから出力されるゼロ クロス点の情報を用いて、第 1、及び第 2の信号系列の波形におけるゼロクロス点間 の距離が求められ、力かるゼロクロス点間の距離に基づいて位相比較結果がクロック 1クロック分のノ ルスとして出力され、最終的に LPF108により帯域制限が行われて、 トラッキングサーボ制御に必要な帯域のトラッキング誤差信号が生成される。
[0011] 次に、前記従来の位相誤差検出装置 3010における、位相差検出回路 107の構成 、及び動作について、図 31、図 32を用いてさらに詳しく説明する。
図 31は、従来の位相差検出回路 107の構成を示すブロック図である。
図 31において、位相差検出回路 107は、位相差演算部 111と、ノ ルス生成部 112 と、データ切替部 113と、力 なる。
[0012] 位相差演算部 111は、ゼロクロス点検出回路 106a、 106bにおいて検出されたゼロ クロス情報を元に、 2系列のデジタル信号のゼロクロス点間の距離を演算し、位相比 較結果としてデータ切替部 113に順次出力する。
[0013] ノ ルス生成部 112は、位相比較に用いる各データ系列において、ゼロクロスする位 置で、サンプリングクロック 1クロック分のパルス信号をそれぞれ生成し、該生成した各 データ系列に対するパルス信号のうち、位相比較を行うポイントにおいて後に現れる パルス信号を、位相比較終了信号 PCCとして出力する。
[0014] データ切替部 113は、パルス生成部 112が出力する位相比較終了信号のタイミン グで、位相差演算部 111から出力される位相比較結果を、サンプリングクロック 1クロ ック分のパルスで出力する。
[0015] 図 32は、位相差検出回路 107の動作を説明するための図であり、上から、第 1のゼ 口クロス点検出回路 106aから出力される第 1の信号系列 (位相比較入力 A) (a)、第 2 のゼロクロス点検出回路 106bから出力される第 2の信号系列 (位相比較入力 B) (b) 、 ノ ルス生成部 112から出力される位相比較終了信号 PCC (c)、位相差検出回路 1 07から出力される位相比較結果 (d)、を示している。
[0016] 図 32の位相比較入力 A (a)、及び B (b)に示される、第 1、及び第 2のゼロクロス点 検出回路 106a、 106bから出力される 2系列の信号は、位相差検出回路 107の位相 差演算部 111、及びパルス生成部 112に入力され、位相差演算部 111では、ゼロク ロス点検出回路 106a、 106bにおいて検出されたゼロクロス情報を元に、位相差 Δ 1 、 Δ 2、 Δ 3が順次算出される。
[0017] 一方で、パルス生成部 112では、位相比較に用いる各データ系列において、ゼロク ロスする位置で、サンプリングクロック 1クロック分のパルス信号がそれぞれ生成され、 該生成した各データ系列に対するパルス信号のうち、位相比較を行うポイントにお 、 て後に現れるパルス信号力 位相比較終了信号 PCCとして出力される（図 32 (c)の 位相比較終了信号 PCC参照)。
[0018] その後、データ切替部 113では、パルス生成部 112が出力する位相比較終了信号 PCCに基づいて、位相差演算部 111から出力される位相比較結果 PCR力 サンプリ ングクロック 1クロック分のパルスで出力される（図 32 (d)の位相比較結果 PCR参照）
[0019] 図 33は、 CAV再生時に、カゝかる従来の位相誤差検出装置 3010により検出される トラッキング誤差信号を示したものであり、 (a)はディスクの内周側におけるトラツキン グ誤差信号を、 (b)はディスク外周側におけるトラッキング誤差信号を示すものである
[0020] 図 33に示すように、位相差検出回路 107の各パルスごとの出力振幅は、同じ位相 間隔内のサンプリング数が多 、ディスクの内周側（図（a) )の方が、同じ位相間隔内 のサンプリング数が少ないディスク外周側（図（b) )に比べ大きくなる力 図 32に示さ れるように、同図（d)の位相比較結果 PCRの出力は、同図（c)の位相比較終了信号 PCCの 1クロックのみで該出力を行っているため、該位相比較結果 PCRを出力する 時間は、同じ位相間隔内のサンプリング数が多いディスクの内周側（図（a) )の方が、 同じ位相間隔内のサンプリング数が少な 、ディスクの外周側（図（b) )に比べて短くな つている。
[0021] そのため、力かる位相差検出回路 107からの位相比較結果 PCRに対して、 LPF1 08により帯域制限を行ってトラッキング誤差信号 TREを生成した場合には、ディスク の内側と外側とで等しい振幅を有するトラッキング誤差信号を得ることができ（図 33中 の振幅 A、振幅 B)、 CAV再生時におけるトラッキング誤差信号の線速依存を解消す ることが可能となる。 [0022] このように、従来の位相誤差検出装置 3010では、デジタル信号処理によりトラツキ ング誤差を検出することができるので、アナログ信号処理によるトラッキング誤差検出 では対応できな!、光記録再生装置の倍速化、及び記録値の高密度化に対応できる とともに、アナログ信号処理構成にかかわる構成を大幅に削減することができ、光記 録再生装置の小型化、及び低コストィ匕を実現することができる。
特許文献 1：特開 2004 - 311006号公報
発明の開示
発明が解決しょうとする課題
[0023] し力 ながら、従来の、位相差法を用いたトラッキング誤差信号の検出では、ピット 深さに依存するものなどの光学的要因や、各信号系列の回路伝播遅延の相違等に よる位相差が発生し、トラッキング誤差信号に DCオフセットが発生することが知られ ている。
[0024] このトラッキング誤差信号の DCオフセットを補正する手段としては、従来より、生成 されたトラッキング誤差信号にオフセット補正量を加算することで、トラッキング誤差信 号の DCオフセットを補正する方法力 一般に用いられて 、る。
[0025] しかし、従来のトラッキング誤差信号の DCオフセットの補正方法では、ディフエタト 位置や、未記録位置等において、入力信号がなく位相差が検出されない状態でも、 オフセット補正量が加算されてしまうので、無信号時にオフセット電圧が出力されてし まい、トラッキングサーボが不安定になる、等の不都合が生じている。
[0026] 本発明は、前記従来の課題を解決するためになされたもので、位相差法を用いたト ラッキング誤差信号検出におけるトラッキング誤差信号の DCオフセットを、補正する ことができる位相誤差検出装置を提供することを目的とする。
課題を解決するための手段
[0027] 上記課題を解決するため、本発明の請求項 1にかかる位相誤差検出装置は、互い に位相が変化する 2つの信号系列をサンプリングし、デジタル信号を生成する信号 生成回路と、前記信号生成回路からの出力信号から、各系列のデジタル信号と、該 デジタル信号のセンターレベルとが交わる点であるゼロクロス点を検出するゼロクロス 点検出回路と、前記 2系列のデジタル信号のゼロクロス点間の距離を用いて該両デ ジタル信号の位相比較を行い、各ゼロクロス点間での位相比較結果を、サンプリング クロック 1クロック分のパルスで出力し、さらに位相比較が終了したことを示す位相比 較終了信号を出力する位相差検出回路と、前記位相差検出回路の位相比較終了 信号に応じてオフセット補正量を出力するオフセットゲート回路と、前記位相差検出 回路の位相比較結果出力信号と、前記オフセットゲート回路の出力信号とを加算す る加算回路と、前記加算回路カゝら出力される信号に帯域制限を行って位相誤差信号 を得るローパスフィルタと、前記ローパスフィルタの出力から位相誤差信号のオフセッ ト量を検出し、該検出したオフセット量に基づいて、オフセット補正量を調整し前記ォ フセットゲート回路に出力するオフセット補正回路と、を備えた、ことを特徴とする。
[0028] また、本発明の請求項 2にかかる位相誤差検出装置は、請求項 1に記載の位相誤 差検出装置において、光ディスク上に光を照射して得られる光スポットの反射光を受 光し、受光量に応じた信号を出力するフォトディテクタを、さらに備え、前記信号生成 回路は、前記フォトディテクタの出力信号から、前記光スポットのトラッキング誤差に 応じて互いに位相が変化する 2つの信号系列のデジタル信号を生成する信号生成 回路であり、記位相誤差信号は、トラッキング誤差信号である、ことを特徴とする。
[0029] また、本発明の請求項 3にかかる位相誤差検出装置は、請求項 2に記載の位相誤 差検出装置において、前記フォトディテクタの出力信号力も光ディスク上の傷、あるい は汚れなどのディフ タト、あるいは未記録状態を検出し、ディフ タト、あるいは未記 録状態が検出されている期間は、前記オフセットゲート回路の出力を 0となるように制 御するディフ タト '未記録検出部を、さらに備えた、ことを特徴とする。
[0030] また、本発明の請求項 4に力かる位相誤差検出装置は、互いに位相が変化する 2 つの信号系列をサンプリングし、デジタル信号を生成する信号生成回路と、前記信 号生成回路からの出力信号から、各系列のデジタル信号と、該デジタル信号のセン ターレベルとが交わる点であるゼロクロス点を検出するゼロクロス点検出回路と、前記 2系列のデジタル信号のゼロクロス点間の距離を用いて該両デジタル信号の位相比 較を行 、、各ゼロクロス点間での位相比較結果をサンプリングクロック 1クロック分の パルスで出力し、さらに位相比較が終了したことを示す位相比較終了信号を出力す る位相差検出回路と、設定された間隔ごとに基準信号を出力する基準間隔生成回 路と、前記基準間隔生成回路からの基準信号間隔中に、前記位相差検出回路から の位相比較終了信号を検出したカゝ否カゝの制御信号を出力する有効位相差検出回 路と、前記有効位相差検出回路からの制御信号によって、位相比較終了信号が検 出されている場合はオフセット補正量を出力し、位相比較終了信号が検出されてい ない場合には 0を出力するオフセットゲート回路と、前記位相差検出回路の位相比較 結果出力信号に、前記オフセットゲート回路の出力を加算する加算回路と、前記カロ 算回路カゝら出力される信号に帯域制限を行って位相誤差信号を得るローパスフィル タと、前記ローパスフィルタの出力から位相誤差信号のオフセット量を検出し、該検出 したオフセット量に基づいて、オフセット補正量を調整し前記オフセットゲート回路に 出力するオフセット補正回路とを、備えた、ことを特徴とする。
また、本発明の請求項 5にかかる位相誤差検出装置は、互いに位相が変化する 2 つの信号系列をサンプリングし、デジタル信号を生成する信号生成回路と、前記信 号生成回路からの出力信号力 各系列のデジタル信号と、該デジタル信号のセンタ 一レベルとが交わる点であるゼロクロス点を検出するゼロクロス点検出回路と、前記 2 系列のデジタル信号のゼロクロス点間の距離を用いて該両デジタル信号の位相比較 を行 、、各ゼロクロス点間での位相比較結果をサンプリングクロック 1クロック分のパ ルスで出力し、さらに位相比較が終了したことを示す位相比較終了信号を出力する 位相差検出回路と、設定された間隔ごとに基準信号を出力する基準間隔生成回路と 、前記基準間隔生成回路からの基準信号間隔中に、前記位相差検出回路からの位 相比較終了信号を検出したか否力の制御信号を出力する有効位相差検出回路と、 前記有効位相差検出回路力 の制御信号によって、位相比較終了信号が検出され ている場合はオフセット補正量を出力し、位相比較終了信号が検出されていない場 合には 0を出力するオフセットゲート回路と、前記位相差検出回路の位相比較結果 出力信号に帯域制限を行うローパスフィルタと、前記ローパスフィルタの出力に前記 オフセットゲート回路の出力を加算し、位相誤差信号を得る加算回路と、前記ローバ スフィルタの出力から位相誤差信号のオフセット量を検出し、該検出したオフセット量 に基づいて、オフセット補正量を調整し前記オフセットゲート回路に出力するオフセッ ト補正回路とを、備えた、ことを特徴とする。 [0032] また、本発明の請求項 6にかかる位相誤差検出装置は、請求項 4または請求項 5に 記載の位相誤差検出装置にぉ 、て、光ディスク上に光を照射して得られる光スポット の反射光を受光し、受光量に応じた信号を出力するフォトディテクタを、さらに備え、 前記信号生成回路は、前記フォトディテクタの出力信号から、前記光スポットのトラッ キング誤差に応じて互いに位相が変化する 2つの信号系列のデジタル信号を生成す る信号生成回路であり、前記位相誤差信号は、トラッキング誤差信号である、ことを特 徴とする。
[0033] また、本発明の請求項 7にかかる位相誤差検出装置は、光ディスク上に情報ピット 列として記録された情報トラックの接線方向、及び垂直方向に 4分割された受光素子 力 なるフォトディテクタと、前記フォトディテクタから出力される各受光素子の受光量 に応じて生成された 4系列のデジタル信号から、各系列のデジタル信号と、該デジタ ル信号のセンターレベルとが交わる点であるゼロクロス点を検出するゼロクロス点検 出回路と、前記 4系列のデジタル信号のゼロクロス点のうち、情報トラックの進行方向 前方に位置する受光素子力 得られる 2系列のデジタル信号のゼロクロス点間の距 離を用いて該両デジタル信号の位相比較を行 、、各ゼロクロス点間での位相比較結 果をサンプリングクロック 1クロック分のパルスで出力し、さらに位相比較が終了したこ とを示す位相比較終了信号を出力する第 1の位相差検出回路と、設定された間隔ご とに基準信号を出力する基準間隔生成回路と、前記基準間隔生成回路からの基準 信号間隔中に、前記第 1の位相差検出回路の位相比較終了信号を有効位相差とし て検出した力否力の制御信号を出力する第 1の有効位相差検出回路と、前記 4系列 のデジタル信号のゼロクロス点のうち、情報トラックの進行方向後方に位置する受光 素子力も得られる 2系列のデジタル信号のゼロクロス点間の距離を用いて該両デジタ ル信号の位相比較を行 、、各ゼロクロス点間での位相比較結果をサンプリングクロッ ク 1クロック分のパルスで出力し、さらに位相比較が終了したことを示す位相比較終了 信号を出力する第 2の位相差検出回路と、前記基準間隔生成回路力 の基準信号 間隔中に、前記第 2の位相差検出回路の位相比較終了信号を検出した力否かの制 御信号を出力する第 2の有効位相差検出回路と、前記第 1、及び第 2の有効位相差 検出回路からの制御信号によって、両方の有効位相差検出回路がともに位相比較 終了信号を検出している場合のみオフセット補正量を出力し、前記一方、もしくは両 方の有効位相差検出回路によって位相比較終了信号が検出されない場合には 0を 出力するオフセットゲート回路と、前記第 1の位相差検出回路の位相比較結果出力と 、前記第 2の位相差検出回路の位相比較結果出力とを加算する第 1の加算回路と、 前記第 1の加算回路の出力と、前記オフセットゲート回路の出力とを加算する第 2の 加算回路と、前記第 2の加算回路力 出力される信号に帯域制限を行ってトラツキン グ誤差信号を得るローパスフィルタと、前記ローノ スフィルタの出力から位相誤差信 号のオフセット量を検出し、該検出したオフセット量に基づいて、オフセット補正量を 調整し前記オフセットゲート回路に出力するオフセット補正回路と、を備えた、ことを 特徴とする。
[0034] また、本発明の請求項 8にかかる位相誤差検出装置は、請求項 6に記載の位相誤 差検出装置において、光ディスクの線速度を検出する線速度検出部と、前記線速度 検出部の出力に応じて、前記基準間隔生成回路の出力信号間隔を変更する設定期 間調整部とを、さらに備えた、ことを特徴とする。
[0035] また、本発明の請求項 9にかかる位相誤差検出装置は、請求項 8に記載の位相誤 差検出装置において、前記線速度検出部は、光ディスクの再生信号に同期したクロ ックを出力する PLL部と、一定周期内の前記 PLL部力 の出力クロックの入力回数 をカウントし、線速度を柳』定するカウンタとを、備えた、ことを特徴とする。
[0036] また、本発明の請求項 10にかかる位相誤差検出装置は、請求項 6に記載の位相 誤差検出装置において、光ディスクの再生信号に同期したクロックを出力する PLL 部を、さらに備え、前記基準間隔生成回路は、前記 PLL部の出力クロックで動作する カウンタを有し、該カウンタが所定値をカウントするごとに前記基準信号を出力する、 ことを特徴とする。
[0037] また、本発明の請求項 11にかかる位相誤差検出装置は、請求項 10に記載の位相 誤差検出装置において、前記 PLL部は、出力クロックが再生信号に同期しているか 否かの制御信号を、さらに出力し、前記カウンタは、前記 PLL部からの制御信号を受 け、前記 PLL部力 の出力クロックが再生信号に同期している場合のみ前記 PLL部 力もの出力クロックで動作し、それ以外の状態では固定クロックによって動作する、こ とを特徴とするる。
[0038] また、本発明の請求項 12にかかる位相誤差検出装置は、請求項 11に記載の位相 誤差検出装置において、前記基準間隔生成回路は、前記 PLL部力 の出力クロック で前記カウンタが動作する場合に基準信号を出力するカウント値を決める第 1の設定 値と、固定クロックでカウンタが動作する場合に基準信号を出力するカウント値を決め る第 2の設定値とを有し、前記 PLL部力 の制御信号を受け、前記 PLL部が再生信 号に同期した状態であるときに、前記基準間隔生成回路からの基準信号の出力間 隔カ 前記 PLL部からの出力クロックでの動作時と、固定クロックでの動作時と、で等 しくなるように第 2のカウント設定値を制御する設定値制御部を、さらに備えた、ことを 特徴とする。
[0039] また、本発明の請求項 13にかかる位相誤差検出装置は、請求項 6に記載の位相 誤差検出装置において、前記基準間隔生成回路からの基準信号間隔中に、前記位 相差検出回路から出力される位相比較終了信号の回数をカウントし出力するカウント 回路と、前記カウント回路の出力に対して平均化を行う平均化回路と、前記平均化回 路の出力値が所定の値になるように前記基準間隔生成回路の基準信号を出力する 間隔を調整する設定値制御部とを、さらに備えた、ことを特徴とする。
[0040] また、本発明の請求項 14にかかる位相誤差検出装置は、請求項 13に記載の位相 誤差検出装置において、前記フォトディテクタの出力信号力 光ディスク上の傷、あ るいは汚れなどのディフエタト、あるいは未記録状態を検出し、ディフエタト、あるいは 未記録状態が検出されている期間は、前記平均化回路の入出力信号をホールドす るディフエタト '未記録検出部を、さらに備える、ことを特徴とする。
[0041] また、本発明の請求項 15にかかる位相誤差検出装置は、請求項 6に記載の位相 誤差検出装置において、前記各系列それぞれに、ゼロクロス点検出回路の出力から 各信号系列のゼロクロス点間隔の距離を測定するパルス幅検出回路を備え、前記パ ルス幅検出回路により検出されるゼロクロス間隔が所定の値以下の場合には、当該 ゼロクロス点での位相比較終了信号を無効とし、有効位相差検出回路への出力を停 止する無効位相比較キャンセル部とを、さらに備えた、ことを特徴とする。
[0042] また、本発明の請求項 16にかかる位相誤差検出装置は、請求項 15に記載の位相 誤差検出装置において、前記各系列それぞれに、前記ゼロクロス点検出回路の出 力から、ゼロクロス点間のサンプルデータのセンターレベルとの差の絶対値を、信号 振幅値として検出する振幅検出回路を、さらに備え、前記無効位相差キャンセル部 は、前記振幅検出回路により検出される信号振幅値が所定の値以下の場合も、当該 ゼロクロス点での位相比較終了信号を無効とし、有効位相差検出回路への出力を停 止する、ことを特徴とする。
[0043] また、本発明の請求項 17にかかる位相誤差検出装置は、請求項 6に記載の位相 誤差検出装置において、前記フォトディテクタの出力信号から、光ディスク上の傷、あ るいは汚れなどのディフ タト、あるいは未記録状態を検出し、前記ディフ タト、ある いは未記録状態が検出されている期間は、前記オフセットゲート回路の出力が 0とな るように制御するディフエタト '未記録検出部を、さらに備えた、ことを特徴とする。
[0044] また、本発明の請求項 18にかかる位相誤差検出装置は、互いに位相が変化する 2 つの信号系列をサンプリングし、デジタル信号を生成する信号生成回路と、前記信 号生成回路からの出力信号力 各系列のデジタル信号と、該デジタル信号のセンタ 一レベルとが交わる点であるゼロクロス点を検出するゼロクロス点検出回路と、前記 2 系列のデジタル信号のゼロクロス点間の距離を用いて位相比較を行 ヽ、各ゼロクロス 点間での位相比較結果をサンプリングクロック 1クロック分のパルスで出力し、さらに 位相比較が終了したことを示す位相比較終了信号を出力する位相差検出回路と、設 定された間隔ごとに基準信号を出力する基準間隔生成回路と、前記基準間隔生成 回路力 の基準信号の出力ごとに、所定の期間、信号を出力する監視期間生成回 路と、前記監視期間生成回路力 信号が出力されている期間中に前記位相差検出 回路からの位相比較終了信号を検出したか否かの制御信号を出力する有効位相差 検出回路と、前記基準間隔生成回路からの基準信号の出力ごとに、前記有効位相 差検出回路において位相比較終了信号が検出されていた場合にはオフセット補正 量をパルス出力し、位相比較終了信号が検出されていない場合には 0を出力するォ フセットゲート回路と、前記位相差検出回路の位相比較結果出力信号に、前記オフ セットゲート回路の出力を加算する加算回路と、前記加算回路力 出力される信号に 帯域制限を行って位相誤差信号を得るローパスフィルタと、前記ローパスフィルタの 出力から位相誤差信号のオフセット量を検出し、該検出したオフセット量に基づいて 、オフセット補正量を調整し前記オフセットゲート回路に出力するオフセット補正回路 とを、備えた、ことを特徴とする。
[0045] また、本発明の請求項 19にかかる位相誤差検出装置は、請求項 18に記載の位相 誤差検出装置において、光ディスク上に光を照射して得られる光スポットの反射光を 受光し、受光量に応じた信号を出力するフォトディテクタを、さらに備え、前記信号生 成回路は、前記フォトディテクタの出力信号から、前記光スポットのトラッキング誤差 に応じて互いに位相が変化する 2つの信号系列のデジタル信号を生成する信号生 成回路であり、前記位相誤差信号は、トラッキング誤差信号である、ことを特徴とする
[0046] また、本発明の請求項 20に力かる位相誤差検出装置は、光ディスク上に情報ピット 列として記録された情報トラックの接線方向、及び垂直方向に 4分割された受光素子 力 なるフォトディテクタと、前記フォトディテクタから出力される各受光素子の受光量 に応じて生成された 4系列のデジタル信号から、各系列のデジタル信号と、該デジタ ル信号のセンターレベルとが交わる点であるゼロクロス点を検出するゼロクロス点検 出回路と、前記 4系列のデジタル信号のゼロクロス点のうち、情報トラックの進行方向 前方に位置する受光素子力 得られる 2系列のデジタル信号のゼロクロス点間の距 離を用いて位相比較を行い、各ゼロクロス点間での位相比較結果を、サンプリングク ロック 1クロック分のパルスで出力し、さらに位相比較が終了したことを示す位相比較 終了信号を出力する第 1の位相差検出回路と、設定された間隔ごとに基準信号を出 力する基準間隔生成回路と、前記基準間隔生成回路からの基準信号ごとに、所定の 期間信号を出力する監視期間生成回路と、前記監視期間生成回路から信号が出力 されている期間中に、前記第 1の位相差検出回路からの位相比較終了信号を検出し た力否力の制御信号を出力する第 1の有効位相差検出回路と、前記 4系列のデジタ ル信号のゼロクロス点のうち、情報トラックの進行方向後方に位置する受光素子から 得られる 2系列のデジタル信号のゼロクロス点間の距離を用いて位相比較を行 ヽ、各 ゼロクロス点間での位相比較結果を、サンプリングクロック 1クロック分のパルスで出力 し、さらに位相比較が終了したことを示す位相比較終了信号を出力する第 2の位相 差検出回路と、前記監視期間生成回路力 信号が出力されている期間中に、前記 第 2の位相差検出回路力 の位相比較終了信号を検出した力否かの制御信号を出 力する第 2の有効位相差検出回路と、前記基準間隔生成回路からの出力信号ごとに 、前記第 1、及び第 2の有効位相差検出回路からの制御信号によって、両方の有効 位相差検出回路がともに位相比較終了信号を検出している場合のみオフセット補正 量をパルス出力し、前記一方、もしくは両方の有効位相差検出回路によって位相比 較終了信号が検出されない場合には 0を出力するオフセットゲート回路と、前記第 1 の位相差検出回路の位相比較結果出力と、前記第 2の位相差検出回路の位相比較 結果出力とを加算する第 1の加算回路と、前記第 1の加算回路の出力と、前記オフセ ットゲート回路の出力とを加算する第 2の加算回路と、前記第 2の加算回路から出力 される信号に帯域制限を行ってトラッキング誤差信号を得るローパスフィルタと、位相 誤差信号のオフセット補正回路とを、備えた、ことを特徴とする位相誤差検出装置。
[0047] また、本発明の請求項 21にかかる位相誤差検出装置は、請求項 19に記載の位相 誤差検出装置において、前記監視期間生成回路は、前記基準間隔生成回路からの 基準信号の出力ごとに、所定の期間の前記信号の出力を繰り返し、前記有効位相差 検出回路は、前記監視期間生成回路力 の信号出力期間中の位相比較終了信号 を繰り返し監視し、前記基準間隔生成回路からの出力信号間隔中に、位相比較終 了信号が検出された前記監視期間生成回路力 の出力信号期間の回数と、位相比 較終了信号が検出されな力つた期間の回数との比率が、所定の値以上であるか否 かを示す制御信号を出力する、ことを特徴とする。
[0048] また、本発明の請求項 22にかかる位相誤差検出装置は、請求項 19に記載の位相 誤差検出装置において、光ディスクの線速度を検出する線速度検出部と、前記線速 度検出部の出力に応じて、前記監視期間生成回路の出力信号期間を変更する設定 期間調整部とを、さらに備えた、ことを特徴とする。
[0049] また、本発明の請求項 23にかかる位相誤差検出装置は、請求項 22に記載の位相 誤差検出装置において、前記線速度検出部は、光ディスクの再生信号に同期したク ロックを出力する PLL部と、一定周期内の前記 PLL部からの出力クロックの入力回数 をカウントし、線速度を柳』定するカウンタとを、備えた、ことを特徴とする。 [0050] また、本発明の請求項 24に力かる位相誤差検出装置は、請求項 19に記載の位相 誤差検出装置において、光ディスクの再生信号に同期したクロックを出力する PLL 部を、さらに備え、前記監視期間生成回路は、前記 PLL部力もの出力クロックで動作 するカウンタを有し、該カウンタが所定値をカウントするごとに、前記信号を出力する、 ことを特徴とする。
[0051] また、本発明の請求項 25にかかる位相誤差検出装置は、請求項 24に記載の位相 誤差検出装置において、前記 PLL部は、出力クロックが再生信号に同期しているか 否かの制御信号を、さらに出力し、前記カウンタは、前記 PLL部からの制御信号を受 け、前記 PLL部の出力クロックが再生信号に同期している場合のみ前記 PLL部から の出力クロックで動作し、それ以外の状態では固定クロックによって動作する、ことを 特徴とする。
[0052] また、本発明の請求項 26に力かる位相誤差検出装置は、請求項 25に記載の位相 誤差検出装置において、前記監視期間生成回路は、前記 PLL部の出力クロックで力 ゥンタが動作する場合に信号を出力するカウント値を決める第 1の設定値と、固定ク ロックでカウンタが動作する場合に信号を出力するカウント値を決める第 2の設定値と を、備え、前記 PLL部力もの制御信号を受け、前記 PLL部が再生信号に同期した状 態であるときに、監視期間生成回路からの出力信号期間が、前記 PLL部力もの出力 クロックでの動作時と、固定クロックでの動作時と、で等しくなるように前記第 2のカウ ント設定値を制御する設定値制御部を、さらに備えた、ことを特徴とする。
[0053] また、本発明の請求項 27にかかる位相誤差検出装置は、請求項 19に記載の位相 誤差検出装置において、前記監視期間生成回路からの信号出力期間中に、前記位 相差検出回路から出力される位相比較終了信号の回数をカウントし出力するカウント 回路と、前記カウント回路の出力に対して平均化を行う平均化回路と、前記平均化回 路の出力値が所定の値になるように、前記監視期間生成回路の出力信号期間を調 整する設定値制御部とを、さらに備えた、ことを特徴とする。
[0054] また、本発明の請求項 28に力かる位相誤差検出装置は、請求項 27に記載の位相 誤差検出装置において、前記フォトディテクタの出力信号力 光ディスク上の傷、あ るいは汚れなどのディフエタト、あるいは未記録状態を検出し、ディフエタト、あるいは 未記録状態が検出されている期間は、前記平均化回路の入出力信号をホールドす るディフエタト '未記録検出部を、さらに備えた、ことを特徴とする。
[0055] また、本発明の請求項 29にかかる位相誤差検出装置は、請求項 19に記載の位相 誤差検出装置において、前記各系列それぞれに、前記ゼロクロス点検出回路の出 力から各信号系列のゼロクロス点間隔の距離を測定するパルス幅検出回路を備え、 前記パルス幅検出回路により検出されたゼロクロス間隔が所定の値以下の場合は、 当該ゼロクロス点での位相比較終了信号を無効とし、前記有効位相差検出回路への 出力を停止する無効位相比較キャンセル部とを、さらに備えた、ことを特徴とする。
[0056] また、本発明の請求項 30に力かる位相誤差検出装置は、請求項 29に記載の位相 誤差検出装置において、前記各系列それぞれに、前記ゼロクロス点検出回路の出 力からゼロクロス点間のサンプルデータのセンターレベルとの差の絶対値を、信号振 幅値として検出する振幅検出回路を、さらに備え、前記無効位相差キャンセル部は、 前記振幅検出回路により検出される信号振幅値が所定の値以下の場合も、当該ゼロ クロス点での位相比較終了信号を無効とし、有効位相差検出回路への出力を停止 する、ことを特徴とする。
[0057] また、本発明の請求項 31にかかる位相誤差検出装置は、請求項 19に記載の位相 誤差検出装置において、前記フォトディテクタの出力信号力 光ディスク上の傷、あ るいは汚れなどのディフエタト、あるいは未記録状態を検出し、ディフエタト、あるいは 未記録状態が検出されている期間は、前記オフセットゲート回路の出力が 0となるよう に制御するディフエタト '未記録検出部を、さらに備えた、ことを特徴とする。
発明の効果
[0058] 本発明は、以上に説明したように構成されているので、以下に示すような効果を奏 する。
請求項 1、 2にかかる位相誤差検出装置によれば、位相比較器力ゝらの位相比較終 了信号に応じてオフセット補正量を出力するオフセットゲート回路により、位相比較が 行われるごとにパルス出力のオフセット量を付加するものとしたので、位相比較が行 われている場合のみ位相誤差信号のオフセット補正を行うことが可能となる。
[0059] また、請求項 3にかかる位相誤差検出装置によれば、請求項 2に記載の位相誤差 検出装置において、光ディスク上の傷や、汚れなどのディフエタトや、未記録状態を 検出し、ディフエタト、もしくは未記録状態が検出されている期間は、オフセットゲート 回路から出力される値が 0となるように制御するディフエタト '未記録検出部を付加し たので、ディフエタトや未記録位置等でのノイズ等による位相差検出回路の誤動作に よるオフセット加算を解消し、安定したトラッキング誤差信号を得ることができる。
[0060] また、請求項 4、 5、 6にかかる位相誤差検出装置によれば、基準間隔生成回路か ら設定された間隔で出力される基準信号間隔中に、位相差検出回路力もの位相比 較終了信号を検出したか否力の制御信号を出力する有効位相差検出回路と、有効 位相差検出回路からの制御信号によって、位相比較終了信号が検出されている場 合にはオフセット補正量を出力し、位相比較終了信号が検出されていない場合には オフセット補正量を出力しな 、オフセットゲート回路を備えたので、位相比較が行わ れな 、位置でのオフセット補正を行わず、位相比較が行われて 、る場合のみ位相誤 差信号のオフセット補正を行うことが可能となる。
[0061] また、請求項 7にかかる位相誤差検出装置によれば、 4分割のフォトディテクタから 互いに相関関係にある 2系列の位相差検出回路と、それぞれの位相差検出回路に 対しての有効位相差検出回路とを備え、互いの有効位相差検出回路において位相 比較終了信号が検出されている場合のみオフセットゲート回路力 オフセット補正量 を出力するものとしたので、ノイズ等による位相差検出回路の誤動作に対応するオフ セット補正量の出力を低減し、より正確にトラッキング誤差信号のオフセット調整を行 うことが可能となる。
[0062] また、請求項 8、 9にかかる位相誤差検出装置によれば、請求項 6に記載の位相誤 差検出装置において、線速度に応じて基準間隔生成回路の基準信号出力間隔を調 整する機能を付加したので、ディスクの内外周で線速度が異なる CAV再生を行った 場合であっても、ディスク内外周で前記基準間隔生成回路力もの基準信号間隔中の 平均位相比較回数が変化することがなぐ有効位相差検出回路での位相比較終了 信号の検出感度を常に一定にすることが可能となる。
[0063] また、請求項 10にかかる位相誤差検出装置によれば、請求項 6に記載の位相誤差 検出装置において、光ディスクの再生信号に同期したクロックを出力する PLL部を備 え、基準間隔生成回路は、 PLL部力もの出力クロックにより動作するカウンタで構成 され、一定のカウント値ごと基準信号を出力させるものとしたので、ディスクの内外周 で線速度が異なる CAV再生を行った場合であっても、ディスク内外周で基準間隔生 成回路の出力信号間隔が線速度に応じて自動的に変化するため、基準間隔生成回 路の出力信号間隔内の平均位相比較回数が変化することがなぐ有効位相差検出 回路での位相比較終了信号の検出感度を常に一定にすることが可能となる。
[0064] また、請求項 11にかかる位相誤差検出装置によれば、請求項 10に記載のトラツキ ング誤差装置において、 PLL部が再生信号に同期したクロックを出力しているか否 かの制御信号により、基準間隔生成回路のカウンタの動作クロックを PLLクロックと固 定クロックとで切替える機能を付加したので、 PLL部が再生信号に同期したクロックを 出力していない状態のときは、固定クロックで前記カウンタを動作させることで、 PLL 部が再生信号に同期したクロックを出力していないときでも、安定して基準間隔生成 回路を動作させることが可能となる。
[0065] また、請求項 12にかかる位相誤差検出装置によれば、請求項 11に記載の位相誤 差検出装置において、基準間隔生成回路の出力信号間隔を決める設定値を PLLク ロックでカウンタを動作させる場合と、固定クロックでカウンタを動作させる場合とで、 それぞれ別に持ち、 PLLが再生信号に同期したクロックを出力している状態であると きに、 PLLクロックの周波数と、固定クロックの周波数との関係から基準間隔生成回 路の出力信号の間隔がどちらのクロックで動作した場合でも等しくなるように固定クロ ック動作時の設定値を調整する機能を付加したので、外乱要因により PLLが突発的 に外れた場合でも、基準間隔生成回路出力パルス間隔が変化することなぐ有効位 相差検出回路での位相比較終了信号の検出感度を一定に保つことが可能となる。
[0066] また、請求項 13にかかる位相誤差検出装置は、請求項 6に記載の位相誤差検出 装置において、基準間隔生成回路からの基準信号の間隔中に、位相差検出回路か ら出力される位相比較終了信号の回数をカウントし、当該カウント値を平均化する平 均化回路を通し、平均化回路の出力値が所定の値になるように基準間隔生成回路 の出力信号の間隔を制御する機能を付加したので、ディスクの内外周で線速度がこ となる CAV再生を行った場合であっても、内外周で基準間隔生成回路の出力信号 間隔中の平均位相比較回数が変化することがなぐ有効位相差検出回路での位相 比較終了信号の検出感度を常に一定にすることが可能となる。
[0067] また、請求項 14にかかる位相誤差検出装置は、請求項 13に記載の位相誤差検出 装置において、光ディスク上の傷や汚れなどのディフエタトや、未記録状態を検出し、 ディフ タト、もしくは未記録状態が検出されている期間は、平均化回路の入出力値 をホールドする機能を付加したので、ディフエタト位置や、未記録位置等、入力信号 力 Sなく位相比較終了信号が出力されない状態での平均化回路出力の低下を防ぐこ とにより、有効位相差検出回路の検出感度を安定して保つことが可能となる。
[0068] また、請求項 15にかかる位相誤差検出装置は、請求項 6に記載の位相誤差検出 装置において、各系列それぞれにゼロクロス点検出回路の出力から各信号系列のゼ 口クロス点間隔を測定するパルス幅隔検出回路を、さらに備え、ゼロクロス間隔が所 定の値以下の場合には当該ゼロクロス点での位相比較終了信号を無効とし、有効位 相差検出回路に出力しないようにする無効位相比較キャンセル部を備えたので、ノィ ズ等による位相差検出回路の誤動作によるオフセット補正量の加算を低減することが 可能となる。
[0069] また、請求項 16にかかる位相誤差検出装置は、請求項 15に記載の位相誤差検出 装置において、各系列それぞれにゼロクロス点検出回路の出力からの各信号系列の ゼロクロス点検出信号を受け、各信号系列のゼロクロス点間のサンプルデータとセン ターレベルとの差の絶対値を信号振幅値として検出する振幅検出回路を、さらに備 え、検出される信号振幅値が所定の値以下の場合においても無効位相比較キャン セル部により当該ゼロクロス点での位相比較終了信号を無効とするようにしたので、ノ ィズ等による位相差検出回路の誤動作に対応するオフセット補正量の加算を、より精 度よく低減することが可能となる。
[0070] また、請求項 17にかかる位相誤差検出装置によれば、請求項 6に記載の位相誤差 検出装置にぉ 、て、光ディスク上の傷や汚れなどのディフエタトや未記録状態を検出 し、ディフエタトもしくは未記録状態が検出されている期間は、オフセットゲート回路か ら出力されるオフセット補正量が 0となるように制御する機能を付加したので、ディフエ タトや未記録位置等再生信号がない状態でのノイズ等による位相差検出回路の誤動 作によるオフセット加算を解消し、安定したトラッキング誤差信号を得ることができる。
[0071] また、請求項 18、 19にかかる位相誤差検出装置は、設定間隔ごとに基準信号を出 力する基準間隔生成回路と、基準間隔生成回路からの出力信号ごとに、所定の期間 信号を出力する監視期間生成回路と、監視期間生成回路力 信号が出力されてい る期間中に位相差検出回路力 の位相比較終了信号を検出した力否かの制御信号 を出力する有効位相差検出回路と、基準間隔生成回路力 の出力信号ごとに有効 位相差検出回路において位相比較終了信号が検出されている場合にはオフセット 補正量をパルス出力し、位相比較終了信号が検出されない場合には 0を出力するォ フセットゲート回路を備えたので、位相比較が行われな 、位置でのオフセット補正を 行わず、位相比較が行われて ヽる場合のみ位相誤差信号のオフセット補正を行うこ とが可能となる。
[0072] また、請求項 20にかかる位相誤差検出装置によれば、 4分割のフォトディテクタから 互いに相関関係にある 2系列の位相差検出回路と、それぞれの位相差検出回路に 対しての有効位相差検出回路とを備え、互いの有効位相差検出回路において位相 比較終了信号が検出されている場合のみオフセットゲート回路力 オフセット補正量 をパルス出力することとしたので、ノイズ等による位相比較器による位相比較の誤動 作によるオフセット補正量の出力を低減し、正確なトラッキング誤差信号を得ることが 可能となる。
[0073] また、請求項 21にかかる位相誤差検出装置によれば、請求項 19に記載の位相誤 差検出装置において、監視期間生成回路は、所定の期間繰り返し信号を出力し、有 効位相差検出回路は、監視期間生成回路力ゝらの出力信号期間中の位相差検出回 路からの位相比較終了信号を監視し、基準間隔生成回路の出力信号間隔内での位 相比較終了信号が検出された期間の回数と、検出されな力つた期間の回数の比率 が所定の値以上である力、否かの制御信号を出力することとしたので、ノイズ等によ る位相差検出回路の誤動作に対応するオフセット加算を低減することが可能となる。
[0074] また、請求項 22、 23にかかる位相誤差検出装置によれば、請求項 19に記載の位 相誤差検出装置において、線速度に応じて監視期間生成回路の出力信号期間を調 整する機能を付加したので、ディスクの内外周で線速度がことなる CAV再生を行つ た場合であっても、ディスク内外周で監視期間生成回路力ゝらの出力信号期間中の平 均位相比較回数が変化することがなぐ有効位相差検出回路での検出感度を常に 一定にすることが可能となる。 また、請求項 24にかかる位相誤差検出装置によれば 、請求項 19に記載の位相誤差検出装置において、光ディスクの再生信号に同期し た PLLクロックを出力する PLL部を備え、監視期間生成回路は、 PLL部からの出力 クロックによって動作するカウンタで構成され、所定のカウント数の期間、信号を出力 させることとしたので、ディスクの内外周で線速度がことなる CAV再生を行った場合 であっても、ディスク内外周で基準間隔生成回路の出力信号間隔が線速度に応じて 自動的に変化することとなり、監視期間生成回路の信号出力期間中の平均位相比 較回数が変化することがなぐ有効位相差検出回路での位相比較終了信号の検出 感度を常に一定にすることが可能となる。
[0075] また、請求項 25にかかる位相誤差検出装置によれば、請求項 24に記載のトラツキ ング誤差装置において、 PLL部が再生信号に同期したクロックを出力している力 否 力の制御信号により、監視期間生成回路の信号出力期間を決めるカウンタの動作ク ロックを PLLクロックと固定クロックとで切替える機能を付加し、 PLL部が再生信号に 同期したクロックを出力していない状態の時は固定クロックで前記カウンタを動作させ るようにしたので、 PLL部が再生信号に同期したクロックを出力して 、な 、場合でも 安定して監視期間生成回路を動作させることが可能となる。
[0076] また、請求項 26に力かる位相誤差検出装置によれば、請求項 25に記載の位相誤 差検出装置において、監視期間生成回路力もの信号出力期間の設定値を PLLクロ ックでカウンタが動作する場合と、固定クロックでカウンタが動作する場合とでそれぞ れ別に持ち、 PLL部が再生信号に同期したクロックを出力している状態であるときに 、 PLLクロックの周波数と固定クロックの周波数の関係力 監視期間生成回路の出力 信号期間がどちらのクロックで動作した場合でも等しくなるように固定クロック動作時 の設定値を制御する機能を付加したので、外乱要因により PLLが突発的に外れた場 合でも監視期間生成回路の出力信号期間が変化することなぐ有効位相差検出回 路での位相比較終了信号の検出感度を一定に保つことが可能となる。
[0077] また、請求項 27にかかる位相誤差検出装置は、請求項 19に記載の位相誤差検出 装置において、監視期間生成回路力もの信号出力期間中に、位相差検出回路から 出力される位相比較終了信号の回数をカウントし、当該カウント値を平均化する平均 化回路を通し、平均化回路の出力値が所定の値になるように監視期間生成回路の 信号出力期間を調整する機能を付加したので、ディスクの内外周で線速度が異なる
CAV再生を行った場合であっても、内外周で監視期間生成回路の出力信号期間中 の平均位相比較回数が変化することがなぐ有効位相差検出回路での位相比較終 了信号の検出感度を常に一定にすることが可能となる。
[0078] また、請求項 28に力かる位相誤差検出装置は、請求項 27に記載のトラッキング誤 差装置にぉ ヽて、光ディスク上の傷や汚れなどのディフエタトや未記録状態を検出し 、ディフ タトもしくは未記録状態が検出されている期間は、前記平均化回路の入出 力値をホールドする機能を付加したので、ディフエタトや未記録位置等、無信号状態 での前記平均化回路出力の低下を防ぐことができ、有効位相差検出回路での位相 比較終了信号の検出感度を安定して保つことが可能となる。
[0079] また、請求項 29にかかる位相誤差検出装置は、請求項 19に記載の位相誤差検出 装置において、各系列それぞれにゼロクロス点検出回路の出力から各信号系列のゼ 口クロス点間隔を測定するパルス幅隔検出回路を、さらに備え、ゼロクロス間隔が所 定の値以下の場合には当該ゼロクロス点での位相比較終了信号を無効とし、位相比 較終了信号に出力しな 、ようにする無効位相比較キャンセル部を備えたので、ノイズ 等による位相差検出回路の誤動作によるオフセット補正量加算を低減することが可 能となる。
[0080] また、請求項 30に力かる位相誤差検出装置は、請求項 29に記載の位相誤差検出 装置において、各系列それぞれにゼロクロス点検出回路の出力からの各信号系列の ゼロクロス点検出信号を受け、各信号系列のゼロクロス点間のサンプルデータとセン ターレベルとの差の絶対値を信号振幅値として検出する振幅検出回路を、さらに備 え、検出される信号振幅値が所定の値以下の場合においても、無効位相比較キャン セル部により当該ゼロクロス点での位相比較終了信号を無効とするようにしたので、ノ ィズ等による位相差検出回路の誤動作に対応するオフセット補正量の加算を、さらに 精度よく低減することが可能となる。 [0081] また、請求項 31にかかる位相誤差検出装置によれば、請求項 16に記載の位相誤 差検出装置にぉ ヽて、光ディスク上の傷や汚れなどのディフエタトや未記録状態を検 出し、ディフエタトもしくは未記録状態が検出されている期間は、オフセットゲート回路 力も出力されるオフセット補正量が 0となるように制御する機能を付加しているので、 ディフエタトや未記録位置等でのノイズ等による位相差検出回路の誤動作によるオフ セット加算を解消することができる。
図面の簡単な説明
[0082] [図 1]図 1は、本発明の実施の形態 1による位相誤差検出装置 1000の構成を示すブ ロック図である。
[図 2]図 2は、本発明の実施の形態 1におけるオフセットゲート回路 11の動作を説明 するための図である。
[図 3]図 3は、本発明の実施の形態 2による位相誤差検出装置 2000の構成を示すブ ロック図である。
[図 4]図 4は、本発明の実施の形態 2におけるオフセットゲート回路 21と、基準間隔生 成回路 22と、有効位相差検出回路 23、の動作を説明するための図である。
[図 5]図 5は、本発明の実施の形態 3による位相誤差検出装置 3000の構成を示すブ ロック図である。
[図 6]図 6は、光スポットがピット上を通過するときの反射光量の強度分布パターン変 化を例示した図である。
[図 7]図 7は、光スポットがピット上を通過するときの反射光量の強度分布パターン変 化を例示した図である。
[図 8]図 8は、光スポットがピット上を通過するときの反射光量の強度分布パターン変 化を例示した図である。
[図 9]図 9は、本発明の実施の形態 4による位相誤差検出装置 4000の構成を示すブ ロック図である。
[図 10]図 10は、光ディスクを CAV再生した場合におけるディスク内外周での線速度 の相対値の変化を表す図である。
[図 11]図 11は、本発明の実施の形態 4における基準間隔生成回路 41、線速度検出 部 42、設定期間調整部 43、の動作を説明するための図である。
[図 12]図 12は、本発明の実施の形態 5による位相誤差検出装置 5000の構成を示す ブロック図である。
[図 13]図 13は、本発明の実施の形態 5における基準間隔生成回路 51の動作を説明 するための図である。
[図 14]図 14は、本発明の実施の形態 5における基準間隔生成回路 51の動作を説明 する、ディスクの再生中に PLL部 53が外乱要因の影響により一時的に再生信号との 同期が取れなくなり、制御信号力 ' H"→"L"になったときの様子を示すための図であ る。
[図 15]図 15は、本発明の実施の形態 6による位相誤差検出装置 6000の構成を示す ブロック図である。
[図 16]図 16は、本発明の実施の形態 7による位相誤差検出装置 7000の構成を示す ブロック図である。
[図 17]図 17は、本発明の実施の形態 7における無効位相比較キャンセル部 73の動 作を説明するための図である。
[図 18]図 18は、本発明の実施の形態 8による位相誤差検出装置 8000の構成を示す ブロック図である。
[図 19]図 19は、本発明の実施の形態 5における基準間隔生成回路 81と、監視期間 生成回路 82と、有効位相差検出回路 83と、オフセットゲート回路 84、の動作を説明 するための図である。
[図 20]図 20は、本発明の実施の形態 9による位相誤差検出装置 9000の構成を示す ブロック図である。
[図 21]図 21は、本発明の実施の形態 10による位相誤差検出装置 1010の構成を示 すブロック図である。
[図 22]図 22は、本発明の実施の形態 10における監視期間生成回路 201の動作を 説明するための図である。
[図 23]図 23は、本発明の実施の形態 11による位相誤差検出装置 1100の構成を示 すブロック図である。 [図 24]図 24は、本発明の実施の形態 11における監視期間生成回路 211の通常動 作を説明するための図である。
[図 25]図 25は、本発明の実施の形態 11における監視期間生成回路 211の、デイス クの再生中に PLL部 212が外乱要因の影響により一時的に再生信号との同期が取 れなくなり、制御信号が" H"→"L"になったときの動作の様子を示すための図である
[図 26]図 26は、本発明の実施の形態 12による位相誤差検出装置 1200の構成を示 すブロック図である。
[図 27]図 27は、本発明の実施の形態 13による位相誤差検出装置 1300の構成を示 すブロックである。
[図 28]図 28は、本発明の実施の形態 14による位相誤差検出装置 1400の構成を示 すブロック図である。
[図 29]図 29は、本発明の実施の形態 11における監視期間生成回路 211と、有効位 相差検出回路 83、の動作を説明するための図である。
[図 30]図 30は、従来の位相誤差検出装置 3010の構成を示すブロック図である。
[図 31]図 31は、従来の位相誤差検出装置 3010における位相差検出回路 23, 83, 242の構成を示すブロック図である。
[図 32]図 32は、従来の位相誤差検出装置 3010における位相差検出回路 107の動 作を説明するための図である。
[図 33]図 33は、従来の位相誤差検出装置 3010における位相差検出回路 23, 83, 242の動作を説明する、 CAV再生時に該従来の位相誤差検出装置 3010により検 出されるトラッキング誤差信号 TREを示す図である。
符号の説明
11, 21, 32, 84, 91 オフセットゲート回路
13 オフセット補正回路
22, 41, 51, 61, 81 基準間隔生成回路
23, 83, 242 有効位相差検出回路
82, 201, 211, 221, 241 監視期間生成回路 101a, 101b, 101c, lOld フォトディテクタ
102a, 102b, 102c, 102d 電流電圧変^^
103a, 103b カロ算器
104a, 104b, 104c, 104d アナログ—デジタル変^^
105a, 105b, 105c, 105d 補間フィルタ
106a, 106b, 106c, 106d ゼロクロス点検出回路
107 位相差検出回路
108 ローパスフィルタ（LPF)
発明を実施するための最良の形態
[0084] (実施の形態 1)
以下に、本発明の実施の形態 1による位相誤差検出装置について説明する。 図 1は、本発明の実施の形態 1による位相誤差検出装置 1000のブロック構成図で ある。
[0085] 図 1において、本実施の形態 1による位相誤差検出装置 1000は、光スポットの反 射光を受光する受光素子を備え、各受光素子の受光量に応じた光電流を出力する フォトディテクタ 101と、第 1〜第 4の電流電圧変翻 102a〜102dと、 2つの信号系 列を生成する信号生成器である第 1、及び第 2の加算器 103a、 103bと、第 1、及び 第 2のアナログ—デジタル変換器 (ADC) 104a, 104bと、第 1、及び第 2の補間フィ ルタ 105a、 105bと、第 1、及び第 2のゼロクロス点検出回路 106a、 106bと、位相差 検出回路 107と、ローパスフィルタ（LPF) 108と、オフセットゲート回路 11と、第 3の 加算器 12と、オフセット補正回路 13とからなる。前記位相差検出回路 107は、位相 差演算部 111と、パルス生成部 112と、データ切替部 113と、からなる。
[0086] なお、本実施の形態 1による位相誤差検出装置 1000におけるオフセットゲート回 路 11、第 3の加算器 12、オフセット補正回路 13以外の構成要素は、図 30、図 31を 用いて説明した従来の位相誤差検出装置 3010におけるものと同じである。
[0087] 上記オフセットゲート回路 11は、ノ ルス生成部 112が出力する位相比較終了信号 PCCを制御信号として、オフセット補正回路 13から出力されるオフセット補正量 Δ a を、データ切替部 113が位相比較結果 PCRを出力するタイミングでパルス出力し、 第第 33のの加加算算器器 1122でで、、デデーータタ切切替替部部 111133かかららのの出出力力信信号号 PPCCRRにに、、オオフフセセッットト補補正正量量 ΔΔ aaをを加加算算ささせせるる。。
[0088] オオフフセセッットト補補正正回回路路 1133でではは、、 LLPPFF110088のの出出力力かかららトトララッッキキンンググ誤誤差差信信号号 TTRREEののオオフフ セセッットト量量 OOFFSSをを検検出出しし、、オオフフセセッットト補補正正量量 ΔΔ ααととししてて調調整整さされれたた値値力力 オオフフセセッットトゲゲーー トト回回路路 1111にに出出力力さされれるる。。オオフフセセッットト量量 OOFFSSのの検検出出方方法法ととししててはは、、例例ええばば、、トトララッッキキンンググ 誤誤差差信信号号ににおおけけるる ++側側、、及及びび 側側ののピピーークク値値をを比比較較すするるここととにによよりり検検出出すするる方方法法がが 挙挙げげらられれるる。。
[0089] 次次にに、、本本実実施施のの形形態態 11ににおおけけるる、、オオフフセセッットトゲゲーートト回回路路 1111のの動動作作ににつついいてて説説明明すするる 図図 22はは、、本本実実施施のの形形態態 11ににおおけけるる、、オオフフセセッットトゲゲーートト回回路路 1111のの動動作作をを説説明明すするるたためめ のの図図でであありり、、上上かからら、、第第 11ののゼゼロロククロロスス点点検検出出回回路路 110066aaかからら出出力力さされれるる第第 11のの信信号号系系 列列（（aa))、、第第 22ののゼゼロロククロロスス点点検検出出回回路路 110066bbかからら出出力力さされれるる第第 22のの信信号号系系列列 ((bb))、、パパルル スス生生成成部部 111122かからら出出力力さされれるる位位相相比比較較終終了了信信号号 PPCCCC ((cc))、、位位相相差差検検出出回回路路 110077かからら 出出力力さされれるる位位相相比比較較出出力力 PPCCRR ((dd))、、オオフフセセッットトゲゲーートト回回路路 1111かからら出出力力さされれるるオオフフセセッッ トト補補正正量量 ΔΔ aa ((ee))、、加加算算器器 112211のの出出力力（（ff))、、をを順順にに示示ししてていいるる。。
[0090] 図図 22にに示示さされれるる、、位位相相比比較較入入力力 AA、、及及びび BBででああるる、、第第 11、、及及びび第第 22ののゼゼロロククロロスス点点検検出出 回回路路 110066aa、、 110066bbかからら出出力力さされれるる 22系系列列のの信信号号はは、、位位相相差差検検出出回回路路 110077のの位位相相差差演演 算算部部 111111、、及及びびパパルルスス生生成成部部 111122にに入入力力さされれ、、位位相相差差演演算算部部 111111でではは、、ゼゼロロククロロスス 点点検検出出回回路路 110066aa、、 110066bbににおおいいてて検検出出さされれたたゼゼロロククロロスス情情報報をを元元にに、、位位相相差差 ΔΔ 11、、 ΔΔ 22、、 ΔΔ 33がが順順次次算算出出さされれるる。。一一方方でで、、パパルルスス生生成成部部 111122でではは、、位位相相比比較較にに用用いいるる各各デデ ーータタ系系列列ににおおいいてて、、ゼゼロロククロロススすするる位位置置でで、、ササンンププリリンンググククロロッックク 11ククロロッックク分分ののパパルルスス 信信号号ががそそれれぞぞれれ生生成成さされれ、、該該生生成成ししたた各各デデーータタ系系列列にに対対すするるパパルルスス信信号号ののううちち、、位位 相相比比較較をを行行ううポポイインントトににおおいいてて後後にに現現れれるるパパルルスス信信号号力力 位位相相比比較較終終了了信信号号 PPCCCCとと ししてて出出力力さされれるる（（cc))。。
[0091] そそのの後後、、デデーータタ切切替替部部 111133でではは、、パパルルスス生生成成部部 111122がが出出力力すするる位位相相比比較較終終了了信信号号 PPCCCCにに基基づづいいてて、、位位相相差差演演算算部部 111111かからら出出力力さされれるる位位相相比比較較結結果果 PPCCRR力力 ササンンププリリ
Figure imgf000028_0001
[0092] ここのの時時、、オオフフセセッットトゲゲーートト回回路路 1111ににおおいいててはは、、パパルルスス生生成成部部 111122がが出出力力すするる位位相相比比 較終了信号 PCCに基づいて、オフセット補正量 Δ αが出力される（e)。
[0093] そして、加算器 12によって、データ切替部 113の出力 PCRと、オフセットゲート回 路 11の出力 Δ αとが加算され (f )、その出力に対して LPF108により帯域制限が行 われて、トラッキングサーボ制御に必要な帯域のトラッキング誤差信号 TREが生成さ れる。
[0094] このように、本発明の実施の形態 1による位相誤差検出装置 1000では、位相比較 終了信号 PCCに基づき位相比較が行われている時のみにオフセット補正が行われ るものであり、ディフ タト位置や、未記録位置である等により入力信号がなく位相比 較が行われない位置においては、オフセット補正を行わず、上記位相比較が行われ ている場合のみにおいて、トラッキング誤差信号のオフセット補正を行うことのできる 位相誤差検出装置が得られる効果がある。
[0095] なお、本実施の形態 1では、オフセットゲート回路 11のオフセット補正値 Δ a出力 を、データ切替部 113の出力 PCRに合わせて出力するようにしている力 該オフセッ トゲート回路 11のオフセット補正値出力は、パルス生成部 112からの位相比較終了 信号 PCCに応じて 、るものであれば、必ずしもデータ切替部 113からの出力に合わ せたものとする必要はなぐいずれの構成においても上記と同様の効果を得ることが 出来る。
[0096] また、図 2に示される構成では、ゼロクロス点検出回路 106a 106bによって検出さ れるゼロクロスポイントのうち、 +→—への符号の変化点においてのみ位相比較を行 つているが、 " +への符号の変化点でのゼロクロスポイントにお!/、て位相比較を行 つてトラッキング誤差信号を得る方法としても、あるいはさらに、 +→ および +の両方の符号の変化点でのゼロクロスポイントにおいて位相比較を行ってトラツキ ング誤差信号を得る方法としてもよく、 ヽずれにお!、ても同様の効果を得ることが出 来る。
[0097] (実施の形態 2)
以下に、本発明の実施の形態 2による位相誤差検出装置について説明する。 図 3は、本発明の実施の形態 2による位相誤差検出装置 2000のブロック構成図で ある。 [0098] 図 3において、本実施の形態 2による位相誤差検出装置 2000は、光スポットの反 射光を受光する受光素子を備え、各受光素子の受光量に応じた光電流を出力する フォトディテクタ 101と、第 1〜第 4の電流電圧変翻 102a〜102dと、 2つの信号系 列を生成する信号生成器である第 1、及び第 2の加算器 103a、 103bと、第 1、及び 第 2のアナログ—デジタル変換器 (ADC) 104a, 104bと、第 1、及び第 2の補間フィ ルタ 105a、 105bと、第 1、及び第 2のゼロクロス点検出回路 106a、 106bと、位相差 検出回路 107と、ローパスフィルタ (LPF) 108と、第 3の加算器 12と、オフセット補正 回路 13と、オフセットゲート回路 21と、基準間隔生成回路 22と、有効位相差検出回 路 23と、力もなる。前記位相差検出回路 107は、位相差演算部 111と、パルス生成 部 112と、データ切替部 113と、力 なる。
[0099] なお、本実施の形態 2による位相誤差検出装置 2000における、オフセットゲート回 路 21と、基準間隔生成回路 22と、有効位相差検出回路 23、以外の構成要素は、図 1に示した実施の形態 1の位相誤差検出装置 1000におけると同じである。
[0100] 前記基準間隔生成回路 22は、所定の間隔ごとに、パルス信号を有効位相差検出 部 23に順次出力する。
[0101] 前記有効位相差検出回路 23は、基準間隔生成回路 22からの出力パルス間隔中 に、位相差検出回路 107のパルス生成部 112から出力される位相比較終了信号 PC Cを検出し、基準間隔生成回路 22からの出力パルス間隔中に、位相比較終了信号 PCCが検出されている場合は、 "H"を、検出されていない場合は、 "L"を、制御信号 Cとして、基準間隔生成回路 22からのパルスごとに該制御信号の値を更新し、オフ セットゲート回路 21に出力する。
[0102] 前記オフセットゲート回路 21は、有効位相差検出回路 23からの制御信号 Cを受け 、制御信号力 その場合には、オフセット補正回路 13からオフセット補正量 Δ αを出 力させて、加算器 13でデータ切替部 113からの出力信号 PCRに、該オフセット補正 量 Δ αを加算させる。また、前記オフセットゲート回路 21は、制御信号力 の場合 には、該オフセット補正量 Δ αを、加算器 12に対し出力させず、オフセット補正を行 わせない。
[0103] 次に、本実施の形態 2における、オフセットゲート回路 21、基準間隔生成回路 22、 有効位相差検出回路 23の動作について説明する。
[0104] 図 4は、本発明の実施の形態 2におけるオフセットゲート回路 21、基準間隔生成回 路 22、および有効位相差検出回路 23の動作を説明するための図であり、上から、第 1のゼロクロス点検出回路 106aから出力される第 1の信号系列（a)、第 2のゼロクロス 点検出回路 106bから出力される第 2の信号系列 (b)、パルス生成部 112から出力さ れる位相比較終了信号 PCC、データ切替部 113から出力される位相比較出力信号 PCR、基準間隔生成回路 22からの出力信号 (e)、有効位相差検出回路 23からの制 御信号 (f)、を示す。
[0105] 基準間隔生成回路 22は、所定の間隔ごとに、パルス信号を有効位相差検出回路 2 3に出力する（e)。
[0106] 有効位相差検出回路 23は、基準間隔生成回路 22の出力パルス間隔中に、パルス 生成部 112から位相比較終了信号 PCCが出力された場合、 "H"を、出力されない 場合は、 "L"を制御信号 Cとして、基準間隔生成回路 22の出カノ ルスごとに更新し、 オフセットゲート回路 21に出力する（f)。
[0107] オフセットゲート回路 21では、有効位相差検出回路 22からの制御信号 C力 'Η"の 場合のみ、オフセット補正回路 13から出力されるオフセット補正量 Δ αを、加算器 12 に出力する。
[0108] そして、加算器 12によってデータ切替部 113の出力 PCRと、オフセットゲート回路 21の出力 Δ aとが加算され、最終的に、 LPF108により帯域制限が行われて、トラッ キングサーボ制御に必要な帯域のトラッキング誤差信号 TREが生成される。
[0109] このように、本実施の形態 2による位相誤差検出装置 2000によれば、所定の期間 中の位相比較終了信号 PCCを監視し、位相比較が行われている場合のみ、オフセ ット補正が行われるようにしたため、図 4のディフエタト位置で示したように、ディフエク トゃ未記録位置等で、入力信号がなぐ位相比較が行われず、位相比較終了信号が 出力されな 、位置でのオフセット補正は行われず、位相比較が行われて ヽる場合に お 、てのみ、トラッキング誤差信号のオフセット補正を行うことが可能となる位相誤差 検出装置を得られる効果がある。
[0110] また、本実施の形態 2による位相誤差検出装置 2000によれば、有効位相差検出 回路 23からの制御信号 C力 'Η"である期間は、常にオフセットゲート回路 21によって オフセット補正量 Δひが出力され続けるので、ディスクの内外周で線速度が異なる C AV再生を行った場合であっても、内外周で、前記 LPF通過後のオフセット調整量が 変化することはなぐトラッキング誤差信号 TREのオフセット補正を行うことが可能とな る。
[0111] (実施の形態 3)
以下に、本発明の実施の形態 3による位相誤差検出装置について説明する。
図 5は、本発明の実施の形態 3による位相誤差検出装置 3000の構成を示すブロッ ク図である。
[0112] 図 5において、本実施の形態 3による位相誤差検出装置 3000は、光スポットの反 射光を受光する受光素子を備え、各受光素子の受光量に応じた光電流を出力する フォトディテクタ 101と、フォトディテクタ 101の光電流出力を電圧信号に変換する第 1 力も第 4の電流電圧変換器 102a〜102dと、第 1から第 4の電流電圧変換器 102a〜 102dで得られた電圧信号力ゝら第 1から第 4のデジタル信号系列を得る第 1から第 4の アナログ—デジタル変換器 (ADC) 104a〜104dと、入力されたデジタル信号系列 に対して、補間処理を施す第 1から第 4の補間フィルタ 105a〜105dと、第 1から第 4 の補間フィルタ 105a〜105dによって補完された第 1〜第 4のデジタル信号系列のゼ 口クロス点を、それぞれ検出する第 1から第 4のゼロクロス点検出回路 106a〜106dと 、 4系列のデジタル信号のうち、所定の 2系列のデジタル信号のゼロクロス点間の距 離を用いて位相比較を行い、各ゼロクロス点間での位相比較結果 PCR1, PCR2と、 位相比較終了信号 PCC1, PCC2とを出力する第 1、及び第 2の位相差検出回路 10 7a、 107bと、第 1の位相差検出回路 107aからの位相比較結果出力信号 PCR1と、 第 2の位相差検出回路 107bからの位相比較結果出力信号 PCR2とを加算する加算 器 31と、所定の間隔ごとに信号を出力する基準間隔生成回路 22と、第 1、及び第 2 の位相差検出回路 107a、 107bのそれぞれから出力される位相比較終了信号 PCC 1, PCC2を検出し、検出結果を制御信号 CI, C2として出力する第 1、及び第 2の有 効位相差検出回路 23a、 23bと、第 1、及び第 2の有効位相差検出回路 23a、 23bか らの制御信号 CI, C2に応じてオフセット補正量 Δ αを出力するオフセットゲート回 路 32と、加算器 31の出力 PCRと、オフセットゲート回路 32の出力 Δ aとを加算する 加算器 12と、加算器 12の出力に対して帯域制限を行ってトラッキング誤差信号 TRE を得るローパスフィルタ（LPF) 108と、ローパスフィルタ 108の出力信号からトラツキ ング信号のオフセット量を検出し、該検出したオフセットの補正値であるオフセット補 正量を、オフセットゲート回路 32に出力するオフセット補正回路 13と、力もなる。
[0113] なおここでは、フォトディテクタ 101が、記録媒体上に情報ピット列として記録された 情報トラックの接線方向、及び垂直方向に 4分割された受光素子 101a、 101b, 101 c、 lOldを備えるものとする。
[0114] 第 1の位相差検出回路 107aは、 4系列のデジタル信号のゼロクロス点のうち、ゼロ クロス点検出回路 106a、及び 106bから出力される信号系列の位相差を検出するも のであり、位相差演算部 11 laと、パルス生成部 112aと、データ切替部 113aとにより 構成される。
[0115] 第 2の位相差検出回路 107bは、 4系列のデジタル信号のゼロクロス点のうち、ゼロ クロス点検出回路 106c、及び 106dから出力される信号系列の位相差を検出するも のであり、位相差演算部 11 lbと、ノルス生成部 112bと、データ切替部 113bとにより 構成される。
[0116] ここで、位相差演算部 l l la、 111b,パルス生成部 112a、 112b,データ切替部 11 3a、 113b,及び有効位相差検出回路 23a、 23bは、それぞれ、図 3を用いて説明し た位相差演算部 111、パルス生成部 112、データ切替部 113、有効位相差検出回 路 23に相当するものであり、その説明は省略する。
[0117] オフセットゲート回路 32は、有効位相差検出回路 23a、及び 23bからの制御信号を 受け、ともに制御信号力 ' H"である場合においてのみ、オフセット補正量 Δ αを出力 するものとする。
[0118] 図 6、図 7、図 8は、光スポットがピット上を通過するときの 4分割フォトディテクタ 101 a、 101b, 101c, 101d上の反射光量の強度分布変化を例示した図である。各図の（ a)は、光スポットと情報ピットとの位置関係を示す図であって、光スポットは、情報ピッ ト上を矢印の方向に進んでいくものとする。各図の（b)は、フォトディテクタ 101上に おける反射光量の強度分布パターンを示す。 [0119] 図 6、図 7、図 8に示したように、 4分割フォトディテクタ 101aと 101c間と、 101bと 10 Id間との間には、情報ピットを通過することで得られる反射光量の強度分布パターン において相関関係があることがわかる。このこと力 、フォトディテクタ 101aと 101bか ら得られる信号列間の位相差を検出する位相差検出回路 107aと、フォトディテクタ 1 01cと 101dから得られる信号列間の位相差を検出する位相差検出回路 107bとでは 、情報ピットから得られる信号であれば、一方で位相差検出が行われた場合、もう一 方でも必ず位相差検出が行われることになるため、各有効位相差検出回路 23a、 23 bで位相比較終了信号 PCC1, PCC2を検出した場合、制御信号 CI, C2は互いに 等しくなる。逆に、 2つの有効位相差検出回路 23a、 23bの制御信号 CI, C2が等し くない場合には、情報ピットからではないノイズ等の影響を受け、位相差検出回路 10 7a、 107bが誤動作していると判定できる。
[0120] 以上のように、本実施の形態 3による位相誤差検出装置 3000によれば、互いに相 関関係にある 2系統の位相差検出回路 107a、 107bと、有効位相差検出回路 23a、 23bとを備え、有効位相差検出回路 23a、 23bで位相比較終了信号 PCC1, PCC2 を検出している場合においてのみ、オフセットゲート回路 32でオフセット補正量 Δ a を出力することにより、ノイズ等による位相比較器による位相比較の誤動作によるオフ セット補正量の出力を低減し、安定したトラッキング誤差信号 TREを得ることが可能と なる位相誤差検出装置を得ることが可能となる。
[0121] (実施の形態 4)
以下に、本発明の実施の形態 4による位相誤差検出装置について説明する。
図 9は、本発明の実施の形態 4による位相誤差検出装置 4000の構成を示すブロッ ク図である。
[0122] 図 9において、本実施の形態 4による位相誤差検出装置 4000は、フォトディテクタ 1 01と、第 1から第 4の電流電圧変翻102&〜102(1と、 2つの信号系列を生成する信 号生成器である第 1、及び第 2の加算器 103a、 103bと、第 1、及び第 2のアナログ デジタル変^^ (ADC) 104a、 104bと、第 1、及び第 2の補間フィルタ 105a、 105b と、第 1、及び第 2のゼロクロス点検出回路 106a、 106bと、位相差検出回路 107と、 ローパスフィルタ（LPF) 108と、第 3の加算器 12と、オフセット補正回路 13と、オフセ ットゲート回路 21と、有効位相差検出回路 23と、基準間隔生成回路 41と、線速度検 出部 42と、設定期間調整部 43と、カゝらなる。
[0123] 前記位相差検出回路 107は、位相差演算部 111と、パルス生成部 112と、データ 切替部 113と、からなる。
[0124] なお、本実施の形態 4による位相誤差検出装置 4000における基準間隔生成回路
41と、線速度検出回路 42と、設定期間調整部 43、以外の構成要素は、図 3を用い て説明した実施の形態 2の位相誤差検出装置 2000におけると同じである。
[0125] 前記基準間隔生成回路 41は、前記設定期間調整部 44によって設定される期間ご とに、パルス信号を、有効位相差検出回路 23に出力する。
[0126] 前記線速度検出部 42は、例えば、一般的な検出方法である光ディスクの回転速度 と、半径位置とから線速度を算出し、該線速度を、設定期間調整部 43に伝えるもの である。
[0127] 前記設定期間調整部 43は、前記線速度検出部 42で検出される線速度に応じて、 前記基準間隔生成回路 41の出力信号間隔の設定値を調整する。なお、この調整は 、ある時点での線速度を 1とした場合、 CAV再生などで線速度が変化し、線速度が その 2倍である 2となった場合には、線速度 1の時の基準間隔生成回路 41の信号出 力間隔に対して、信号出力の間隔を 1Z2になるように調整するものとする。
[0128] 次に、本実施の形態 4における基準間隔生成回路 41、線速度検出部 42、設定期 間調整部 43、の動作について、説明する。
図 10及び図 11は、本実施の形態 4における基準間隔生成回路 41、線速度検出部 42、設定期間調整部 43、の動作を説明するための図である。
[0129] 図 10は、光ディスクを CAV再生した場合におけるディスク内外周での線速度の相 対値 (最内周の線速度を 1とする）を示す。また、図 11の（1)、（2)は、図 10における 線速度の相対値が 1の時（1)と、線速度の相対値が 2の時（2)、のそれぞれの位置で の第 1のゼロクロス点検出回路 106aから出力される第 1の信号系列（a)、第 2のゼロ クロス点検出回路 106bから出力される第 2の信号系列 (b)、パルス生成部 112から の位相比較終了信号 PCC (c)、基準間隔生成回路 41の出力信号 41a (d)、の関係 を示す。 [0130] 図 11に示すように、線速度が 2倍になると、再生信号のチャネルレートも 2倍となる ため、単位時間当たりの位相比較終了信号 PCCの回数も 2倍となる。このため、基準 間隔生成回路 41の出力信号 41aの間隔を常に一定としてしまうと、基準間隔生成回 路 41の出力信号 41a間隔中の平均位相比較回数が変化し、有効位相差検出回路 2 3の検出感度が変化してしまう。
[0131] しかるに、本実施の形態 4では、図 11に示すように、線速度に応じて基準間隔生成 回路 41の出力信号 41aの間隔を変更することにより、基準間隔生成回路 41の出力 信号 41a間隔内の平均位相比較回数が変化することがないため、有効位相差検出 回路 23の検出感度が変化することなぐオフセット補正を好ましく行うことが可能とな る。
[0132] なお、線速度検出部 42は、再生信号に同期したクロックを出力する PLL部（図示せ ず)からの出力クロック周波数と、線速度との比例関係から、一定期間内に入力され る前記 PLL部力 の出力クロックの回数をカウントすることによって線速度を算出する 方法を用いてもこれを構成でき、上記と同様の結果を得ることができる。
[0133] (実施の形態 5)
以下に、本発明の実施の形態 5による位相誤差検出装置について説明する。
図 12は、本発明の実施の形態 5による位相誤差検出装置 5000の構成を示すプロ ック図である。
[0134] 図 12において、本実施の形態 5による位相誤差検出装置 5000は、フォトディテクタ 101と、第 1から第 4の電流電圧変翻 102a〜102dと、 2つの信号系列を生成する 信号生成器である第 1及び第 2の加算器 103a、 103bと、第 1、及び第 2のアナログ —デジタル変^^ (ADC) 104a、 104bと、第 1、及び第 2の補間フィルタ 105a、 105 bと、第 1、及び第 2のゼロクロス点検出回路 106a、 106bと、位相差検出回路 107と 、ローパスフィルタ（LPF) 108と、第 3の加算器 12と、オフセット補正回路 13と、オフ セットゲート回路 21と、有効位相差検出回路 23と、基準間隔生成回路 51と、 PLL部 52と、セレクタ 53と、力らなる。
[0135] 前記位相差検出回路 107は、位相差演算部 111と、パルス生成部 112と、データ 切替部 113と、からなる。 [0136] また、基準間隔生成回路 51は、カウンタ 54と、比較部 55と、第 1の設定値 56と、第 2の設定値 57と、セレクタ 58と、設定値制御部 59と、力 なる。
[0137] また、本実施の形態 5による位相誤差検出装置 5000における基準間隔生成回路 5 1と、 PLL部 52と、セレクタ 53、以外の構成要素は、図 3に示した実施の形態 2の位 相誤差検出装置 2000におけると同じである。
[0138] 以下に、本実施の形態 5による位相誤差検出装置 5000について説明する。
前記 PLL部 52は、光ディスクの再生信号に同期したクロック（以後 PLLクロックと呼 ぶ）を出力する PLL (Phase Locked Loop)回路であり、 PLLクロックをセレクタ 53 に出力する。また、 PLL部 52は、 PLLクロックが再生信号に同期した状態である力否 かを表す制御信号 52Cを出力するものであり、本実施の形態 5では、同期した状態 であるときは、 "H"を、同期していない場合は、 "L"を、セレクタ 53、 58の選択信号と して出力する。
[0139] セレクタ 53は、 PLL部 52から出力される PLLクロックと、固定クロックを、 PLL部 52 力もの制御信号 52Cによって選択し、制御信号が" H"であれば PLLクロックを、 "L" であれば固定クロックを、基準間隔生成回路 51に出力する。
[0140] 基準間隔生成回路 51において、カウンタ 54は、セレクタ 53力ら出力されるクロック で動作する。また、セレクタ 58は、 PLL部 52からの制御信号 52Cが" H"であれば、 第 1の設定値 56を選択し、 "L"であれば、第 2の設定値 57を選択し、比較部 55に出 力する。比較部 55は、カウンタ 54の出力と、セレクタ 58の出力とを比較し、カウンタ 5 4の出力がセレクタ 58の出力よりも大きい場合に、信号 55aを出力し、この信号 55a 力 基準間隔生成回路 51の出力信号 51aとして出力されるとともに、カウンタ 54をリ セットする。
[0141] 設定値制御部 59は、 PLL部 52からの制御信号が" H"の状態のときに動作し、基 準間隔生成回路 51の出力信号 51aの間隔力 カウンタ 54を PLLクロックで動作させ た場合と、固定クロックで動作させた場合とで等しくなるように、第 2の設定値 57を調 整する。
[0142] 本実施の形態 5における基準間隔生成回路 51の動作について、図 13及び図 14を 用いて説明する。 図 13は、本実施の形態 5における基準間隔生成回路 51の基本動作を説明するた めの図であり、光ディスクを CAV再生した場合におけるディスク内周時（1)と、外周 時（2)における第 1のゼロクロス点検出回路 106aから出力される第 1の信号系列（a) 、第 2のゼロクロス点検出回路 106bから出力される第 2の信号系列 (b)、パルス生成 部 112からの位相比較終了信号 PCC (c)、 PLL部 52の制御信号 52C (d)、 PLLクロ ック 52CL (e)、カウンタ 54のカウント値 54a (f)、第 1の基準値 56 (g)、基準間隔生成 回路 51の出力信号 51a (h)、を示す。
[0143] なおここでは、外周 (2)の位置は、その線速度が内周（1)の位置での線速度の 2倍 であるものとする。
[0144] 図 13の（1)と（2)とを比較すると、線速度が 2倍になると、再生信号のチャネルレー トも 2倍となるため、 PLLクロック 52CL (e)の周波数も 2倍となる。これにより、カウンタ 58の動作スピードも 2倍となるため、第 1の基準値 56 (g)に達するまでの時間は 1Z2 となり、結果として、基準間隔生成回路 51の出力 51a間隔も、（1)と (2)では 1Z2と なる。
[0145] このとき、再生信号の平均周波数も 2倍となっているため、単位時間当たりの平均 位相比較終了信号 PCCの回数も 2倍となるが、先に述べたように基準間隔生成回路 51の出力信号 51a間隔も 1Z2となっているため、基準間隔生成回路 51の出力信号 51a間隔内での位相比較終了信号 PCCの平均回数は、変化することはない。
[0146] 図 14は、ディスクの再生中に PLL部 52が外乱要因の影響により一時的に再生信 号との同期が取れなくなり、制御信号 52C力 ¾"→"L"になったときの様子を示すも ので、第 1のゼロクロス点検出回路 106aから出力される第 1の信号系列（a)、第 2の ゼロクロス点検出回路 106bから出力される第 2の信号系列 (b)、パルス生成部 112 力もの位相比較終了信号 PCC (c)、 PLL部 52の制御信号 52C (d)、 PLLクロック 52 CL (e)、固定クロック CL (f)、カウンタ 54のカウント値 54a (g)、第 1の基準値 56 (h)、 第 2の基準値 57 (i)、基準間隔生成回路 51の出力信号 51a (j)、の関係を示す。
[0147] PLL部 52からの制御信号 52C (d)が" H"から" L"に切り替わると、セレクタ 53によ りカウンタ 54の動作クロック力 SPLLクロック 52CL (e)力ら固定クロック CL (f)に切り替 わる。また、セレクタ 58によって、基準値が第 1の基準値 56 (h)から第 2の基準値 57 ( i)に切り替わる。
[0148] このとき、制御信号 52C (d)の切り替わりの直後の、 1回目の基準間隔生成回路 51 の出力 51a間隔は、切り替わりのタイミングで多少変化する（図 14中の γ期間）が、 制御信号 52C (d)の切り替わり後、 2回目力もの基準間隔生成回路 51の出力間隔と しては、設定値制御部 59によって PLL部 52の制御信号 52Cが" H"の時に、カウン タ 54が PLLクロック 52CLで動作した場合と固定クロック CLで動作した場合とで基準 間隔生成回路 51の出力信号間隔が等しくなるように第 2の設定値 58を調整している ことによって、制御信号 52C (i)が" H"の時 (図 14中の α期間）と同じ出力間隔（図 1 4中の 期間）でもって、該基準間隔生成回路 51は、信号 51aを出力することができ る。
[0149] このように、本実施の形態 5による位相誤差検出装置 5000によれば、 PLL部 52に より再生信号に同期したクロックを生成できて 、るときは、該 PLLクロックを用 V、て基 準間隔生成回路 51のカウンタ 54を動作させることで、 CAV再生時などにより再生中 に線速度が変化する場合であっても基準間隔生成回路 51の出力信号間隔内の平 均位相比較回数が変化することがないため、有効位相差検出回路 23の検出感度が 変化することはなぐオフセット補正を好ましく行うことが可能な位相誤差検出装置を 得ることができる。
[0150] また、 PLL部 52が外乱等の要因により一時的に再生信号に同期したクロックを生 成できない状態になった場合でも、同期したクロックを生成できている間に、設定値 調整回路 59によって、カウンタ 54が PLLクロック動作時と固定クロック動作時とで基 準間隔生成回路 51の出力信号間隔が同じになるように第 2の設定値 57を調整する ことにより、有効位相差検出回路 23の検出感度が変化することなぐ安定してオフセ ット補正を行うことが可能な位相誤差検出装置を得ることができる。
[0151] (実施の形態 6)
以下に、本発明の実施の形態 6による位相誤差検出装置について説明する。 図 15は、本発明の実施の形態 6による位相誤差検出装置 6000の構成を示すプロ ック図である。
[0152] 図 15において、本実施の形態 6の位相誤差検出装置 6000は、フォトディテクタ 10 1と、
Figure imgf000040_0001
2つの信号系列を生成する信 号生成器である第 1、及び第 2の加算器 103a、 103bと、第 1、及び第 2のアナログ デジタル変^^ (ADC) 104a、 104bと、第 1、及び第 2の補間フィルタ 105a、 105b と、第 1、及び第 2のゼロクロス点検出回路 106a、 106bと、位相差検出回路 107と、 ローパスフィルタ（LPF) 108と、第 3の加算器 12と、オフセット補正回路 13と、オフセ ットゲート回路 21と、有効位相差検出回路 23と、基準間隔生成回路 61と、カウンタ 6 2と、平均化回路 63と、設定値制御部 64と、ディフ タト ·未記録検出部 65と、力ゝらな る。
[0153] 前記位相差検出回路 107は、位相差演算部 111と、パルス生成部 112と、データ 切替部 113と、からなる。
[0154] なお、本実施の形態 6の位相誤差検出装置 6000における基準間隔生成回路 61と
、カウンタ 62と、平均化回路 63と、設定値制御部 64と、ディフ タト，未記録検出部 6
5、以外の構成要素は、図 3を用いて説明した実施の形態 2の位相誤差検出装置 20
00におけると同じである。
[0155] 前記カウンタ 62は、基準間隔生成回路 61のパルス出力間隔中の位相差検出回路
107から出力される位相比較終了信号 PCCの回数をカウントし、そのカウント値 62a を平均化回路 63に出力する。
[0156] 前記平均化回路 63は、カウンタ 62の出力値 62aを平均化した値を、設定値制御部
64に出力する。
[0157] ただし、ディフエタト '未記録検出部 65の制御信号力 'Η"の場合には、平均化を停 止し、出力値をホールドする。
[0158] 前記設定値制御部 64は、前記平均化回路 63の出力値が所定の値より大きい場合 には、前記基準間隔生成回路 61の出力パルス間隔を狭めるように調整し、逆に所定 の値より小さい場合には、前記基準間隔生成回路 61の出力パルス間隔を広げるよう に制御する。
[0159] 前記ディフエタト '未記録検出部 65は、再生信号の振幅など力 光ディスク上の傷 や、汚れなどのディフエタトや、未記録位置を検出している期間は、 "Η"の制御信号 を、それ以外の状態では、 "L"の制御信号を、前記平均化回路 63に出力する。 [0160] 前記基準間間隔生成回路 61は、前記設定値制御部 64によって設定された間隔ご とにパルスを出力する。
[0161] このような本実施の形態 6の位相誤差検出装置 6000においては、以下のような動 作、作用を有する。
前記実施の形態 4でも述べたように、光ディスクを CAV再生するなどによって線速 度が 2倍になると、再生信号のチャネルレートも 2倍となるため、単位時間当たりの位 相比較終了信号の回数も 2倍となる。このため、基準間隔生成回路の出力パルス間 隔を常に一定としてしまうと、基準間隔生成回路の出力パルス間隔中の平均位相比 較回数が変化し、有効位相差検出回路の検出感度が変化してしまう。
[0162] この場合、前記実施の形態 4では、線速度を検出し、該線速度によって基準間隔生 成回路の出力パルス間隔を調整するようにして 、た。
[0163] これに対し、本実施の形態 6の位相誤差検出装置 6000では、基準間隔生成回路 61の出力パルス間隔中の位相差検出回路 107から出力される位相比較終了信号 P CCの回数をカウントし、これを平均化回路 63によって平均化し、設定値制御部 64に よって平均化回路 63の出力が所定の回数となるように、基準間隔生成回路 61のパ ルス出力間隔を調整することで、基準間隔生成回路 61のパルス出力間隔中の平均 位相比較回数を常に所定の値になるように制御することができ、有効位相差検出回 路 23の検出感度が変化することなぐオフセット補正を行うことが可能な位相誤差検 出装置を得ることができる。
[0164] また、ディフエタト '未記録検出部 65により、ディフエタト '未記録位置においては平 均化回路 63の入出力信号をホールドするようにして 、るので、位相比較が行われな いディフエタト '未記録位置では平均化回路 63の出力が低下してしまうことにより該デ イフェタト '未記録位置では不要な基準間隔生成回路 61の出力信号間隔の広がりが 生じてしまうことを、防止することが出来る。
[0165] なお、前記平均化回路 63は、これをカウント値の変化に対して帯域制限を行うロー パスフィルタとしても、上記と同様の効果を得ることができる。
[0166] (実施の形態 7)
以下、本発明の実施の形態 7による位相誤差検出装置について説明する。 図 16は、本発明の実施の形態 7による位相誤差検出装置 7000の構成を示すプロ ック図である。
[0167] 図 16において、本実施の形態 7の位相誤差検出装置 7000は、フォトディテクタ 10 1と、第 1から第 4の電流電圧変翻102&〜102(1と、 2つの信号系列を生成する信 号生成器である第 1、及び第 2の加算器 103a、 103bと、第 1、及び第 2のアナログ デジタル変^^ (ADC) 104a、 104bと、第 1、及び第 2の補間フィルタ 105a、 105b と、第 1、及び第 2のゼロクロス点検出回路 106a、 106bと、第 1、及び第 2のパルス幅 検出回路 71a、 71bと、第 1、及び第 2の振幅検出回路 72a、 72bと、無効位相比較 キャンセル部 73と、位相差検出回路 107と、ローパスフィルタ（LPF) 108と、第 3の 加算器 12と、オフセット補正回路 13と、オフセットゲート回路 21と、基準間隔生成回 路 22と、有効位相差検出回路 23と、力もなる。
[0168] 前記位相差検出回路 107は、位相差演算部 111と、パルス生成部 112と、データ 切替部 113と、からなる。
[0169] なお、本実施の形態 7による位相誤差検出装置 7000における第 1、及び第 2のパ ルス幅検出回路 71a、 71bと、第 1、及び第 2の振幅検出回路 72a、 72bと、無効位相 比較キャンセル部 73、以外の構成要素は、図 3を用いて説明した実施の形態 2の位 相誤差検出装置 2000におけると同じである。
[0170] 第 1、及び第 2のパルス幅検出回路 71a、 71bは、それぞれ、第 1、及び第 2のゼロ クロス点検出回路 106a、 106bによって検出されるゼロクロス点の間隔中の、データ 数を、パルス幅として検出するものである。
[0171] また、第 1、および第 2の振幅検出回路 72a、 72bは、それぞれ、第 1、および第 2の ゼロクロス点検出回路 106a、 106bによって検出されるゼロクロス点の間隔中の、デ ータの絶対値の最大値を、振幅値として検出するものである。
[0172] 無効位相比較キャンセル部 73は、第 1、及び第 2のノ ルス幅検出回路 71a、 71bと 、第 1、及び第 2の振幅検出回路 72a、 72bによって検出されるパルス幅、及び振幅 値力 それぞれの所定値以下の場合に、力かるゼロクロス点によって検出され、パル ス生成部 112から出力される位相比較終了信号 PCCを無効とし、これを、有効位相 差検出回路 23へは出力しな 、ようにする。 [0173] 次に、本実施の形態 7における第 1、及び第 2のパルス幅検出回路 71a、 71b、第 1 、及び第 2の振幅検出回路 72a、 72b、及び無効位相差キャンセル部 73、の動作に ついて説明する。
[0174] 図 17は、本実施の形態 7による位相誤差検出装置 7000における無効位相比較キ ヤンセル部 73の動作を説明するための図であり、第 1のゼロクロス点検出回路 106a 力も出力される第 1の信号系列 (a)、第 2のゼロクロス点検出回路 106bから出力され る第 2の信号系列 (b)、パルス生成部 112からの位相比較終了信号 PCC (c)、無効 位相差キャンセル部 73の出力信号 73a (d)、基準間隔生成回路 22の出力信号 22a (e)、有効位相差検出回路 23の出力信号 23a (f)を示す。
[0175] ディフ タトのある位置や、未記録位置等においては、再生信号が入力されず、本 来であれば、第 1、及び第 2の ADC104a、 104bには信号が入力されないはずであ る力 ノイズ等の低振幅、短パルスの無相関信号が入力される場合がある（図中のデ イフェタト位置 DFP参照)。このとき、ノイズ等の入力信号は無相関信号であるため、 力かる信号によって検出される位相比較結果は LPFを通すことによってその影響を 低減することが出来るものである力 位相比較がノイズ等によって行われた場合であ つても、有効位相差検出回路 23で位相比較終了信号 PCCが検出されると、不要な オフセット補正量が出力されてしまう。
[0176] そこで、本実施の形態 7による位相誤差検出装置 7000は、図 17に示すように、デ イフェタト位置や未記録位置等において、ノイズによる入力信号があった場合でも、パ ルス幅検出回路 71a、 71bと、振幅検出回路 72a、 72bとによって入力信号のパルス 幅と、振幅値とを検出し、パルス幅と、振幅のいずれかが、それぞれの所定値以下の 場合には、無効位相比較キャンセル部 73によってその信号をノイズとみなし、有効位 相差検出回路 23へ入力される位相比較終了信号 PCCを制限するようにしたもので 、これにより、ノイズ等による位相差検出回路 23の誤動作による不要なオフセット補 正量 OFCの出力を低減し、安定したトラッキング誤差検出信号 TREを得ることが可能 となるものである。
[0177] なお、以上の実施の形態 2〜7においては、位相差検出回路 107からの位相比較 結果に加算器 13でオフセット補正量を加算し、 LPF108を通過させることで、トラツキ ング誤差検出信号を得ていたが、位相差検出回路 107からの位相比較結果 PCRを L PF108を通過させた後で、これにオフセット補正量を加算することにより、トラッキング 誤差検出信号を得るようにしてもよぐ以上の各実施の形態 2〜7におけると同様の 効果を得ることがきる。
[0178] (実施の形態 8)
以下に、本発明の実施の形態 8による位相誤差検出装置について説明する。 図 18は、本発明の実施の形態 8による位相誤差検出装置 8000の構成の一例を示 すブロック図である。
[0179] 図 18において、本実施の形態 8の位相誤差検出装置 8000は、フォトディテクタ 10 1と、第 1から第 4の電流電圧変翻102&〜102(1と、 2つの信号系列を生成する信 号生成器である第 1、及び第 2の加算器 103a、 103bと、第 1、及び第 2のアナログ デジタル変^^ (ADC) 104a、 104bと、第 1、及び第 2の補間フィルタ 105a、 105b と、第 1、及び第 2のゼロクロス点検出回路 106a、 106bと、位相差検出回路 107と、 ローパスフィルタ (LPF) 108と、第 3の加算器 12と、オフセット補正回路 13と、基準間 隔生成回路 81と、監視期間生成回路 82と、有効位相差検出回路 83と、オフセットゲ ート回路 84とからなる。
[0180] 前記位相差検出回路 107は、位相差演算部 111と、パルス生成部 112と、データ 切替部 113と、からなる。
[0181] なお、本実施の形態 8の位相誤差検出装置 8000における基準間隔生成回路 81と
、監視期間生成回路 82と、有効位相差検出回路 83と、オフセットゲート回路 84、以 外の構成要素は、図 1を用いて説明した実施の形態 1の位相誤差検出装置 1000に おけると同じである。
[0182] 前記基準間隔生成回路 81は、所定の間隔ごとに、パルス信号 81aを、監視期間生 成回路 82と、有効位相差検出回路 83と、オフセットゲート回路 84とに出力する。な お、この基準間隔生成回路 81の出力信号 81aパルス間隔は、 LPF108での帯域制 限に対して十分に早 、ものとする。
[0183] 前記監視期間生成回路 82は、基準間隔生成回路 81からの出力信号 81aごとに、 所定の期間、 "H"の信号 82aを、有効位相差検出回路 83に出力する。 [0184] 前記有効位相差検出回路 83は、監視期間生成回路 82からの出力信号 82aが" H "の期間中の位相差検出回路 107からの位相比較終了信号 PCCを監視し、該位相 比較終了信号 PCCを検出すると、該検出時に" H"となり、基準間隔生成回路 81から の出力信号 81aによって" L"にリセットされる制御信号 83Cを、オフセットゲート回路 8 4に出力する。
[0185] 前記オフセットゲート回路 84は、基準間隔生成回路 81からの出力信号 81aを受け たときの有効位相差検出回路 83の制御信号 83C力 'Η"の状態である場合のみ、前 記オフセット補正回路 13力 のオフセット補正量 Δ a (84a)を、 1クロック分のパルス で出力する。
[0186] 次に、本実施の形態 8における基準間隔生成回路 81、監視期間生成回路 82、有 効位相差検出回路 83、及びオフセットゲート回路 84、の動作について説明する。 図 19は、本実施の形態 8における基準間隔生成回路 81、監視期間生成回路 82、 有効位相差検出回路 83、及びオフセットゲート回路 84、の動作を説明するための図 であり、上から、第 1のゼロクロス点検出回路 106aから出力される第 1の信号系列（a) 、第 2のゼロクロス点検出回路 106bから出力される第 2の信号系列 (b)、パルス生成 部 112から出力される位相比較終了信号 PCC (c)、基準間隔生成回路 81からの出 力信号 81a (d)、監視期間生成回路 82からの出力信号 82a (e)、有効位相差検出回 路 83からの制御信号 83C (f)、オフセットゲート回路 84からの出力信号 84a (g)、を 示す。
[0187] 次に、本実施の形態 8の位相誤差検出装置 8000の動作について説明する。
前記基準間隔生成回路 81は、所定の間隔ごとに、パルス 81aを出力する（d)。
[0188] 前記監視期間生成回路 82は、前記基準間隔生成回路 81の出力パルス 81aごとに
、所定の期間、 "H"の信号を出力する (e)。
[0189] 前記有効位相差検出回路 83は、監視期間生成回路 82の出力信号 82aが" H"の 期間中に、パルス生成部 112から位相比較終了信号 PCCが出力された場合は" H" であり、前記信号 PCCが出力されない場合は" L"である、制御信号 83Cを、出力す る (f)。
[0190] 前記オフセットゲート回路 84は、有効位相差検出回路 83からの制御信号 83Cが" H"の場合のみ、基準間隔生成回路 81の出力信号 81aごとに、オフセット補正回路 1 3から出力されるオフセット補正量 Δ a (84a)を、加算器 12に出力する (g)。
[0191] そして、加算器 12によってデータ切替部 113の出力 PCRと、オフセットゲート回路 84の出力 Δ aとが加算され、最終的に、これに対し LPF108により帯域制限が行わ れて、トラッキングサーボ制御に必要な帯域のトラッキング誤差信号 TREが生成され る。この時、基準間隔生成回路 81の出力信号 81aの間隔は、 LPF108での帯域制 限に比べて十分に短いとしているので、オフセットゲート回路 84から基準間隔生成回 路 81の出力信号 81aごとに出力されるオフセット補正量は、 LPF108を通過後に一 定値として取り扱うことができる。
[0192] このように、本発明の実施の形態 8による位相誤差検出装置 8000によれば、所定 の期間中の位相比較終了信号 PCCを監視し、位相比較が行われて 、る時にのみォ フセット補正が行われるようにしたため、ディフエタト位置や未記録位置等であって入 力信号がなく位相比較が行われな 、位置ではオフセット調整を行わず、位相比較が 行われている場合にのみトラッキング誤差信号 TREのオフセット調整を行うことが可 能な位相誤差検出回路を得ることができる。
[0193] また、本実施の形態 8の位相誤差検出装置 8000では、基準間隔生成回路 81から 出力される信号 81a間隔は、再生中は常に一定であり、前述のようにオフセットゲート 回路 84から基準間隔生成回路 81の出力信号 81aごとに出力されるオフセット補正 量は、 LPF108を通過後には一定値として取り扱うことができるため、ディスクの内外 周で線速度が異なる CAV再生を行った場合であっても、その内外周で前記 LPF通 過後のオフセット調整量が変化することはなぐトラッキング誤差信号のオフセット補 正を行うことが可能となる。
[0194] なお、オフセットゲート回路 84は、基準間隔生成回路 81からの出力信号 81aごとに 、有効位相差検出回路 83の制御信号 83C力 H"の状態である場合にのみ、オフセ ット補正回路 13からのオフセット補正量を 1クロック分パルス出力するものとしたが、 オフセットゲート回路 84から出力される信号は必ずしも 1クロック分のパルス出力であ る必要はなぐ基準間隔生成回路 81からの出力信号 81aに同期していれば、 2クロッ ク分以上のパルス信号であってもよぐ上記と同様の効果を得ることが出来る。 [0195] (実施の形態 9)
以下に、本発明の実施の形態 9による位相誤差検出装置について説明する。
図 20は、本発明の実施の形態 9による位相誤差検出装置 9000の構成を示すプロ ック図である。
[0196] 本実施の形態 9による位相誤差検出装置 9000は、図 18で示した実施の形態 8の 位相誤差検出装置 8000における有効位相差検出回路 83を、フォトディテクタの情 報トラックの信号方向前方に位置する受光素子 101a、 101bから得られる 2系列のデ ジタル信号系列と、後方に位置する受光素子 101c、 101dから得られる 2系列のデ ジタル信号系列と、のそれぞれに対して、別途、有効位相差検出回路 83a、 83bとし て設けたものであり、オフセットゲート回路 91は、前記別途設けられた 2つの有効位 相差検出回路 83a、 83bからの制御信号が互いに" H"の状態のときにのみ、オフセ ット補正量を出力する、ものとしたものである。
[0197] 前記実施の形態 3でも述べたように、 4分割フォトディテクタ 101aと 101c間と、 101 bと 101d間との間には、情報ピットを通過することで得られる反射光量の強度分布パ ターンにおいて相関関係があり、正常に情報ピットから信号を読み出せている場合に は、 2つの有効位相差検出回路 83a、 83bから出力される制御信号 CI, C2は互い に等しくなる。逆に、 2つの有効位相差検出回路 83a、 83bの制御信号 CI, C2が等 しくない場合には、情報ピットからではないノイズ等の影響を受け、位相差検出回路 1 07a、 107bが誤動作していると考えられる。
[0198] 以上のように、本実施の形態 9の位相誤差検出装置 9000によれば、互いに相関関 係にある 2系統の位相差検出回路 107a、 107bのそれぞれに、有効位相差検出回 路 83a、 83bを備え、該有効位相差検出回路 83a、 83bの両方で位相比較終了信号 PCCを検出している場合にのみ、オフセットゲート回路 91でオフセット補正量を出力 し、有効位相差検出回路 83a、 83bの一方、もしくは両方で位相比較終了信号 PCC を検出していない場合には、オフセット補正量を出力しないようにしたので、ノイズ等 による位相比較器での位相比較における誤動作によるオフセット補正量の誤出力を 低減し、安定したトラッキング誤差信号を得ることが可能な位相誤差検出装置を得ら れる効果がある。 [0199] (実施の形態 10)
以下に、本発明の実施の形態 10による位相誤差検出装置について説明する。 図 21は本発明の実施の形態 10による位相誤差検出装置 1010の構成の一例を示 すブロック図である。
[0200] 図 21において、本実施の形態 10の位相誤差検出装置 1010は、フォトディテクタ 1 01と、第 1から第 4の電流電圧変翻102&〜102(1と、 2つの信号系列を生成する信 号生成器である第 1、及び第 2の加算器 103a、 103bと、第 1、及び第 2のアナログ デジタル変^^ (ADC) 104a、 104bと、第 1、及び第 2の補間フィルタ 105a、 105b と、第 1、及び第 2のゼロクロス点検出回路 106a、 106bと、位相差検出回路 107と、 ローパスフィルタ (LPF) 108と、第 3の加算器 12と、オフセット補正回路 13と、基準間 隔生成回路 81と、有効位相差検出回路 83と、オフセットゲート回路 84と、監視期間 生成回路 201と、線速度検出部 202と、設定期間調整部 203と、力 なる。
[0201] 前記位相差検出回路 107は、位相差演算部 111と、パルス生成部 112と、データ 切替部 113と、からなる。
[0202] なお、本実施の形態 10による位相誤差検出装置 1010における、監視期間生成回 路 201と、線速度検出部 202と、設定期間調整部 203以外の構成要素は、図 18を 用いて説明した実施の形態 8の位相誤差検出装置 8000におけると同じである。
[0203] 前記監視期間生成回路 201は、基準間隔生成回路 81からの出力信号 81aごとに 、設定期間調整部 203によって設定される期間、 "H"の信号 201aを、有効位相差検 出回路 83に出力する。
[0204] 前記線速度検出部 202は、例えば、一般的な線速度検出方法である光ディスクの 回転速度と、半径位置とから、線速度を算出し、該線速度を示す信号 202aを設定期 間調整部 203に伝えるものである。
[0205] 前記設定期間調整部 203は、前記線速度検出部 202で検出される線速度に応じ て、前記監視期間生成回路 201の出力信号 201a期間を、調整するものである。な お、設定期間調整部 203での設定値の調整は、ある時点での線速度の相対値を 1と した場合、 CAV再生などで線速度が変化し線速度が 2倍の 2となった場合には、線 速度 1の時の監視期間生成回路 201の" H"を出力する期間に対して、監視期間生 成回路 201の" H"を出力する期間が 1Z2になるように調整するものとする。
[0206] 次に、本実施の形態 10における監視期間生成回路 201と、線速度検出部 202と、 設定期間調整部 203、の動作について説明する。
図 22は、本実施の形態 10における監視期間生成回路 201と、線速度検出部 202 と、設定期間調整部 203、の動作を説明するため図であり、上から、光ディスクを CA V再生した場合におけるディスク内周時（1)と、外周時 (2)それぞれの位置での第 1 のゼロクロス点検出回路 106aから出力される第 1の信号系列（a)、第 2のゼロクロス 点検出回路 106bから出力される第 2の信号系列 (b)、パルス生成部 112からの位相 比較終了信号 PCC (c)、基準間隔生成回路 81の出力信号 81a (d)、監視期間生成 回路 201の出力信号 201a (e)、の関係を示す。なおここでは、外周（2)の位置は、 その線速度が内周（1)の位置での線速度の 2倍となるものとする。
[0207] CAV再生するなどして線速度検出部 202で検出される線速度が 2倍になると、再 生信号のチャネルレートも 2倍となるため、単位時間当たりの位相比較終了信号 PC Cの回数も 2倍となる。このため、監視期間生成回路 201の出力信号期間を常に一 定としてしまうと、監視期間生成回路 201の出力信号期間中の平均位相比較回数が 変化してしまい、有効位相差検出回路 83の検出感度が変化してしまう。
[0208] しかるに、本発明の実施の形態 10では、図 22の（1)と（2)に示すように、線速度に 応じて、監視期間生成回路 201の出力信号期間を変更するようにしたので、監視期 間生成回路 201の出力信号期間中の平均位相比較回数が変化することがなぐした がって、有効位相差検出回路 83の検出感度が変化することもないものである。
[0209] なお、線速度検出部 202は、再生信号に同期したクロックを出力する PLL部（図示 せず)からの出力クロック周波数と線速度との比例関係から、一定期間内に入力され る前記 PLL部力 の出力クロックの回数をカウントすることによつても線速度を算出す ることが可能である。
[0210] このように、本実施の形態 10の位相誤差検出装置 1010によれば、監視期間生成 回路 201と、線速度検出部 202と、設定期間調整部 203とを備え、監視期間生成回 路 201は、基準間隔生成回路 81からの出力信号ごとに設定期間調整部 203によつ て設定される期間" H"の信号を、有効位相差検出回路 83に出力するものとし、線速 度検出部 202は、例えば一般的な線速度検出方法により光ディスクの回転速度と半 径位置とから線速度を算出して、これを設定期間調整部 203に伝え、該設定期間調 整部 203は、前記線速度検出部 202で検出される線速度に応じて監視期間生成回 路 201の出力信号期間を調整し、上記監視期間生成回路 201の出力信号期間を、 線速度に応じて変更するようにしたので、線速度の変化に対しても、監視期間生成 回路 201の出力信号期間中の平均位相比較回数が変化することはなくなり、有効位 相差検出回路 83の検出感度も変化することもない位相誤差検出装置を得られる効 果がある。
[0211] (実施の形態 11)
以下に、本発明の実施の形態 11による位相誤差検出装置について説明する。 図 23は、本実施の形態 11による位相誤差検出装置 1100の構成を示すブロック図 である。
[0212] 図 23において、本実施の形態 11の位相誤差検出装置 1100は、フォトディテクタ 1 01と、第 1から第 4の電流電圧変翻102&〜102(1と、 2つの信号系列を生成する信 号生成器である第 1、及び第 2の加算器 103a、 103bと、第 1、及び第 2のアナログ デジタル変^^ (ADC) 104a、 104bと、第 1、及び第 2の補間フィルタ 105a、 105b と、第 1、及び第 2のゼロクロス点検出回路 106a、 106bと、位相差検出回路 107と、 ローパスフィルタ (LPF) 108と、第 3の加算器 12と、オフセット補正回路 13と、基準間 隔生成回路 81と、有効位相差検出回路 83と、オフセットゲート回路 84と、監視期間 生成回路 211と、 PLL咅 と、セレクタ 213と、力らなる。
[0213] 前記位相差検出回路 107は、位相差演算部 111と、パルス生成部 112と、データ 切替部 113と、からなる。
[0214] 前記監視期間生成回路 211は、カウンタ 214と、比較器 215と、第 1の設定値 216 と第 2の設定値 217とセレクタ 218と、設定値制御部 219とからなる。
[0215] なお、本実施の形態 11による位相誤差検出装置 1100における監視期間生成回 路 211と、 PLL部 212と、セレクタ 213、以外の構成要素は、図 18を用いて説明した 実施の形態 8の位相誤差検出装置 8000におけると同じである。
[0216] PLL部 212は、光ディスク力ものデータ再生信号に同期したクロック（以後 PLLクロ ックと呼ぶ）を出力する PLL (Phase Locked Loop)回路であり、該 PLLクロック 21 2CLをセレクタ 213に出力する。また、 PLL部 212は、 PLLクロック 212CLがデータ 再生信号に同期した状態である力否かの状態を表す制御信号 212Cを出力し、例え ば、同期した状態であるときは" H"を、同期していない場合は" L"を、セレクタ 213、 及び 218の選択信号として出力する。
[0217] セレクタ 213は、 PLL部 212力ら出力される PLLクロック 212CLと、固定クロック CL を、 PLL部 212からの制御信号 212Cによって選択し、該制御信号 212Cが" H"であ れば、 PLLクロック 212CLを、 "L"であれば、固定クロック CLを、監視期間生成回路 211に出力する。
[0218] 監視期間生成回路 211において、カウンタ 214は、セレクタ 213から出力されるクロ ックで動作し、基準間隔生成回路 81の出力信号 81aによってリセットされる。また、セ レクタ 218は、 PLL部 212からの制御信号 212C力 "H"であれば、第 1の設定値 21 6を選択し、 "L"であれば、第 2の設定値 217を選択し、比較部 215に出力する。
[0219] 比較部 215は、カウンタ 214の出力 214aと、セレクタ 218の出力 218aとを比較し、 カウンタ 214の出力 214aがセレクタ 218の出力 218a以下である場合は、 "H"の信 号を出力し、この信号が、監視期間生成回路 211の出力信号 211aとして出力される
[0220] 設定値制御部 219は、 PLL部 212からの制御信号 212Cが" H"のときのみに動作 し、監視期間生成回路 211からの出力信号 211aとして" H"が出力される期間が、力 ゥンタ 214が PLLクロック 212CLで動作した場合と、固定クロック CLで動作した場合 とで、等しくなるように第 2の設定値 217を調整する。
[0221] 以下、本実施の形態 11における監視期間生成回路 211の動作について、図 24及 び図 25を用いて説明する。
図 24は、本実施の形態 11における監視期間生成回路 211の基本動作を説明する ための図である。
[0222] 図 24において、光ディスクを CAV再生した場合におけるディスク内周時（1)と、外 周時（2)、における第 1のゼロクロス点検出回路 106aから出力される第 1の信号系列 (a)、第 2のゼロクロス点検出回路 106bから出力される第 2の信号系列 (b)、パルス 生成部 112からの位相比較終了信号 PCC (c)、基準間隔生成回路 81の出力信号 8 la (d)、 PLL部 212の制御信号 212C (e)、 PLLクロック 212CL (f)、カウンタ 214の カウント値 214a (g)、第 1の基準値 216 (h)、監視期間生成回路 211の出力信号 21 la (i)、の関係を示す。
[0223] なおここでは、外周 (2)の位置は、その線速度が内周（1)の位置での線速度の 2倍 であるものとする。
[0224] 本実施の形態 11の通常動作においては、図 24の（1)と（2)とを比較すると、線速 度が 2倍になると再生信号のチャネルレートも 2倍となるため PLLクロック（e)の周波 数も 2倍となる。これにより、カウンタ 214の動作クロックも 2倍となるため、第 1の基準 値 216 (h)に達するまでの時間は 1Z2となり、結果として、監視期間生成回路 211か らその出力信号 211aとして" H"が出力される期間も、（2)では 1Z2となる。
[0225] しかるにこのとき、再生信号の平均周波数も 2倍となっているため、単位時間当たり の位相比較終了信号 PCCの回数も 2倍となるが、先に述べたように、監視期間生成 回路 211から出力信号 211aとして" H"が出力される期間も 1Z2となっているため、 監視期間生成回路 211から出力信号 211aとして" H"が出力される期間中の位相比 較終了信号 PCCの平均回数は、変化しないこととなる。
[0226] 図 25は、本実施の形態 11において、ディスクの再生中に PLL部 212が外乱要因 の影響により一時的に再生信号との同期が取れなくなり、 PLL部 212からの制御信 号 212C力 ¾"→"L"になったときの、監視期間生成回路 211の動作の様子を示す ものであり、第 1のゼロクロス点検出回路 106aから出力される第 1の信号系列 (a)、第 2のゼロクロス点検出回路 106bから出力される第 2の信号系列 (b)、パルス生成部 1 12からの位相比較終了信号 PCC (c)、基準間隔生成回路 81の出力信号 81a (d)、 PLL部 212の制御信号 212C (e)、 PLLクロック 212CL (f)、固定クロック CL (g)、力 ゥンタ 214のカウント値 214a (h)、第 1の基準値 216 (i)、第 2の基準値 217 (j)、監視 期間生成回路 211の出力信号 211a (k)、の関係を示す。
[0227] PLL部 212からの制御信号 212C (e)が" H"から" L"に切り替わると、セレクタ 213 により、カウンタ 214の動作クロック力PLLクロック 212CL (f)から固定クロック CL (g) に切り替わる。また、セレクタ 218によって、基準値が、第 1の基準値 216 ( から、第 2の基準値 217 (j)に切り替わる。
[0228] このとき、制御信号 212C (e)の切り替わりの直後の、 1回目の監視期間生成回路 2 11からの" H"の信号の出力間隔は、切り替わりのタイミングで多少変化する（図 25中 の Ύ期間）が、 2回目力もの監視期間生成回路 211からの" H"の信号の出力間隔は 、設定値制御部 219によって、 PLL部 214の制御信号 214Cが" H"の時にカウンタ 2 14が PLLクロック 212CLで動作した場合と、固定クロック CLで動作した場合と、で監 視期間生成回路 211からの" H"の信号の出力間隔が等しくなるように、第 2の設定値 217を調整して 、ることによって、制御信号 212C (e)が" H"の時（図 25中の α期間） と同じ出力間隔 (図 25中の j8期間)でもって、監視期間生成回路 211は" H"の信号 21 laを出力することができる。 このように、本発明の実施の形態 11による位相誤差 検出装置 1100によれば、 PLL部 212により再生信号に同期したクロックを出力でき ているときは、該 PLLクロックを用いて監視期間生成回路 211のカウンタ 214を動作 させることで、 CAV再生時などにより再生中に線速度が変化する場合であっても監 視期間生成回路 211からの" H"の信号の出力間隔中の平均位相比較回数が変化 することがないため、有効位相差検出回路 83の検出感度が変化することはなぐオフ セット補正を好ましく行うことが可能な位相誤差検出装置を得ることができる。
[0229] また、 PLL部 212が外乱等の要因により一時的に再生信号に同期したクロックを生 成できな 、状態になった場合でも、同期したクロックを生成できて 、る間に設定値調 整回路 219によってカウンタ 214が PLLクロック動作時と、固定クロック動作時とで、 監視期間生成回路 211から" H"の信号が出力される期間が同じになるように第 2の 基準値 217を調整するようにしたので、有効位相差検出回路 83の検出感度が変化 することなぐ安定してオフセット補正を行うことが可能な位相誤差検出装置を得るこ とがでさる。
[0230] (実施の形態 12)
以下に、本発明の実施の形態 12による位相誤差検出装置について説明する。 図 26は、本発明の実施の形態 12による位相誤差検出装置 1200の構成を示すブ ロック図である。
[0231] 図 26において、本実施の形態 12による位相誤差検出装置 1200は、フォトディテク タ 101と、
Figure imgf000054_0001
2つの信号系列を生成す る信号生成器である第 1、及び第 2の加算器 103a、 103bと、第 1、及び第 2のアナ口 グ—デジタル変翻 (ADC) 104a、 104bと、第 1、及び第 2の補間フィルタ 105a、 1 05bと、第 1、及び第 2のゼロクロス点検出回路 106a、 106bと、位相差検出回路 107 と、ローパスフィルタ (LPF) 108と、第 3の加算器 12と、オフセット補正回路 13と、基 準間隔生成回路 81と、有効位相差検出回路 83と、オフセットゲート回路 84と、監視 期間生成回路 221と、カウンタ 222と、平均化回路 223と、設定値制御部 224と、ディ フエタト '未記録検出部 225と、からなる。
[0232] 前記位相差検出回路 107は、位相差演算部 111と、パルス生成部 112と、データ 切替部 113と、からなる。
[0233] なお、本実施の形態 12による位相誤差検出装置 1200における監視期間生成回 路 221と、カウンタ 222と、平均化回路 223と、設定値制御部 224と、ディフ タト '未 記録検出部 225、以外の構成要素は、図 18を用いて説明した実施の形態 8の位相 誤差検出装置 8000におけると同じである。
[0234] 前記カウンタ 222は、前記監視期間生成回路 221がその出力信号 221aとして" H" を出力している期間中の位相差検出回路 107から出力される位相比較終了信号 PC Cの回数をカウントし、そのカウント値 222aを平均化回路 223に出力する。
[0235] 前記平均化回路 223は、前記カウンタ 222の出力値 222aを平均化した値 223aを 、設定値制御部 224に出力する。ただし、ディフエタト '未記録検出部 225の制御信 号 225C力 'Η"の場合には、上記平均化を停止し、以前の出力値をホールドする。
[0236] 前記設定値制御部 224は、平均化回路 223の出力値 223aが所定の値より大きい 場合には、監視期間生成回路 221が" H"を出力する期間を狭めるように調整し、逆 に所定の値より小さい場合には、監視期間生成回路 221が" H"を出力する期間を広 げるように制御することで、平均化回路 223の出力値 223aを、所定の値と等しくなる ように制御する。
[0237] 前記ディフエタト '未記録検出部 225は、再生信号の振幅など力 光ディスク上の傷 や汚れなどのディフエタトや、未記録位置を検出している間は、 "H"の制御信号 225 Cを出力し、それ以外の状態では、 "L"の制御信号 225Cを、平均化回路 223に出 力する。
[0238] 前記監視期間生成回路 221は、基準間隔生成回路 81の出力 81aごとに、前記設 定値制御部 224によって設定された期間、 "H"となる信号 221aを、有効位相差検出 部 83に出力する。
[0239] 以下に、本実施の形態 12の位相誤差検出装置 1200の動作、作用について説明 する。
前記実施の形態 10でも述べたように、光ディスクを CAV再生するなどによって線速 度が 2倍になると再生信号のチャネルレートも 2倍となるため、単位時間当たりの平均 位相比較回数も 2倍となる。このため、監視期間生成回路 221が" H"を出力する期 間を線速度によらず一定としてしまうと、基準間隔生成回路 81の出力パルス間隔中 の平均位相比較回数が変化してしまい、有効位相差検出回路 83の検出感度が変化 してしまう。
[0240] これに対して、前記実施の形態 10では線速度を検出し、該線速度によって監視期 間生成回路 221が" H"を出力する期間を調整するようにしている。
[0241] 本実施の形態 12の位相誤差検出装置 1200においては、さらに、監視期間生成回 路 221が" H"の信号 221aを出力する期間中の位相差検出回路 107から出力される 位相比較終了信号 PCCの回数をカウントし、平均化回路 223によってカウント値 222 aを平均化し、設定値制御部 224によって平均化回路 223の出力 223aが所定の値 と等しくなるように監視期間生成回路 221が" H"の信号 221aを出力する期間を調整 するようにしたので、監視期間生成回路 221が" H"を出力する期間中の平均位相比 較回数を一定として、有効位相差検出回路 83の検出感度が変化することがなぐトラ ッキング誤差信号のオフセット補正を好ましく行うことのできる位相誤差検出装置を得 ることがでさる。
[0242] また、ディフエタト '未記録検出部 225により、光ディスク上のディフエタト '未記録位 置を検出し、ディフエタト '未記録位置では平均化回路 223の出力をホールドするよう にしたので、位相比較が行われな ヽデイフェタト '未記録位置での平均化回路 223の 出力の低下にともなって、ディフエタト '未記録位置での、監視期間生成回路 221より の不要な" H"信号の出力期間の広がり、力生じることをも防止することができる。 [0243] なお、前記平均化回路 63は、カウント値の変化に対して帯域制限を行うローバスフ ィルタとしてもよく、この場合、ディフエタト '未記録検出装置 225が" H"を出力してい る時はローパスフィルタの出力をホールドするものとしてもよぐ上記と同様の効果を 得られる。
[0244] (実施の形態 13)
以下に、本発明の実施の形態 13による位相誤差検出装置について説明する。 図 27は、本発明の実施の形態 13による位相誤差検出装置 1300の構成を示すブ ロック図である。
[0245] この図 27に示される本実施の形態 13による位相誤差検出装置 1300は、図 15で 示した実施の形態 7による位相誤差検出装置 7000における、第 1、及び第 2のノ ル ス幅検出回路 71a、 71bと、第 1、及び第 2の振幅検出回路 72a、 72bと、無効位相比 較キャンセル部 73の構成を、図 18で示した実施の形態 8によるトラッキング誤差検出 装置 8000に適用したものである。
[0246] このような構成とした本発明の実施の形態 13による位相誤差検出装置 1300では、 ディフエタトや未記録位置等でノイズによる入力信号があった場合でも、第 1、及び第 2のパルス幅検出回路 71a、 71bと、第 1、及び第 2の振幅検出回路 72a、 72bによつ て入力信号のパルス幅と、振幅値を検出し、該パルス幅と、振幅値のいずれかがそ れぞれの所定値以下の場合には、無効位相比較キャンセル部 73によってその信号 をノイズとみなし、有効位相差検出回路 83へ入力される位相比較終了信号 PCCを 制限するようにしたものであり、これにより、ノイズ等による位相差検出回路の誤動作 による不要なオフセット補正量の出力を低減することが可能な位相誤差検出装置を 得ることができる。
[0247] (実施の形態 14)
以下に、本発明の実施の形態 14による位相誤差検出装置について説明する。 図 28は、本発明の実施の形態 14による位相誤差検出装置 1400を示すブロック図 である。
[0248] 図 28において、本実施の形態 14の位相誤差検出装置 1400は、フォトディテクタ 1 01と、第 1から第 4の電流電圧変翻102&〜102(1と、 2つの信号系列を生成する信 号生成器である第 1、及び第 2の加算器 103a、 103bと、第 1、及び第 2のアナログ デジタル変^^ (ADC) 104a、 104bと、第 1、及び第 2の補間フィルタ 105a、 105b と、第 1、及び第 2のゼロクロス点検出回路 106a、 106bと、位相差検出回路 107と、 ローパスフィルタ (LPF) 108と、第 3の加算器 12と、オフセット補正回路 13と、基準間 隔生成回路 81と、オフセットゲート回路 84と、監視期間生成回路 241と、有効位相 差検出回路 242と、力もなる。
[0249] 前記位相差検出回路 107は、位相差演算部 111と、パルス生成部 112と、データ 切替部 113と、からなる。
[0250] なお、本実施の形態 14による位相誤差検出装置 1400における監視期間生成回 路 241と、有効位相差検出回路 242、以外の構成要素は、図 18を用いて説明した 実施の形態 8の位相誤差検出装置 8000におけると同じである。
[0251] 前記監視期間生成回路 241は、所定の期間、 "H"の信号を出力し、その後 1クロッ ク分" L"を出力するという動作を繰り返し行う。
[0252] 前記有効位相差検出回路 242は、前記基準間隔生成回路 81の出力信号 82a間 隔中において、監視期間生成回路 241からの出力信号 241aが" H"の期間であり、 且つ位相差検出回路 107からの位相比較終了信号 PCCを検出できた期間の回数 力 該位相比較終了信号 PCCを検出できな力つた期間の回数以上であれば" H"、 それ以外の時は" L"、となる制御信号 242Cを出力する。
[0253] 図 29は、本実施の形態 14における監視期間生成回路 241と、有効位相差検出回 路 242、の動作を説明するための図であり、上から、第 1のゼロクロス点検出回路 106 aから出力される第 1の信号系列（a)、第 2のゼロクロス点検出回路 106bから出力さ れる第 2の信号系列 (b)、パルス生成部 112から出力される位相比較終了信号 PCC (c)、基準間隔生成回路 81の出力信号 81a (d)、監視期間生成回路 241の出力 24 la (e)、有効位相差検出回路 242からの制御信号 242C (f)、オフセットゲート回路 8 4から出力されるオフセット補正量 Δ a (84a)の出力、を示す。
[0254] 図 29において、（1)に示す領域のように、正常に信号が入力されている場合は、監 視期間生成回路 241出力 24 laが "H"となる期間中に、パルス生成部 112から位相 比較終了信号 PCCが検出され (図中斜線部）、有効位相差検出回路 242からの制 御信号 242Cは" H"となり、オフセットゲート回路 84からのオフセット補正量 Δひが出 力される。
[0255] しかるに、 (2)に示す領域のように、ディフ タトや、未記録位置等により入力信号 がない状態では、監視期間生成回路 241の出力 241aが" H"の期間中に、位相比較 終了信号 PCCが検出されず、有効位相差検出回路 242からの出力される制御信号 242Cは" L"となるため、オフセットゲート回路 84からオフセット補正量が出力される ことはない。
[0256] また、 (3)に示す領域のように、ディフエタトや未記録位置等、再生信号がない状態 であってもノイズ等の影響により信号が入力され、位相差検出回路 107が動作し、位 相比較終了信号 PCCが出力されることがあるが、基準間隔生成回路 81の出力信号 81a間隔中に、監視期間生成回路 241からの出力信号 241aが" H"の時にパルス生 成部 112から位相比較終了信号 PCCを検出できた回数が、該位相比較終了信号 P CCを検出できな力 た期間の回数以上でない場合には、有効位相差検出回路 242 は、制御信号 242Cを出力せず、オフセットゲート回路 84によってオフセット加算が 行われることは無い。
[0257] このように、本実施の形態 14による位相誤差検出装置 1400では、ディフエタトや未 記録位置等、再生信号が無い状態でのノイズ等の入力による位相差検出回路 107 の誤動作によるオフセット補正量の出力を低減することが出来る。
[0258] なお、本発明の実施の形態 1から 14の全ての実施の形態において、補間フィルタ 1 05a、 105bによって（実施の形態 3、及び 9にお!/ヽて ίま、 105c, 105dによっても）、 各データ系列の補間データを生成している力 ADC104a、 104bの（実施の形態 3 、及び 9においては、 104c、 104dについても）、サンプルクロックが十分に早い場合 に【ま、ネ甫[¾フイノレタ 105a、 105biま（実施の形態 3、及び 9にお!/ヽて ίま、 105c, 105d についても）、必ずしも必要ではない。
産業上の利用可能性
[0259] 本発明のトラッキング誤差装置は、ディスクに傷等が存在する場合や、ディスクを C AV再生する場合であっても、正確にオフセット補正を行ったトラッキング誤差信号を 得ることが出来るため、正確なトラッキング制御を行うための技術として有用である。

Claims

請求の範囲
[1] 互いに位相が変化する 2つの信号系列をサンプリングし、デジタル信号を生成する 信号生成回路と、
前記信号生成回路からの出力信号から、各系列のデジタル信号と、該デジタル信 号のセンターレベルとが交わる点であるゼロクロス点を検出するゼロクロス点検出回 路と、
前記 2系列のデジタル信号のゼロクロス点間の距離を用いて該両デジタル信号の 位相比較を行い、各ゼロクロス点間での位相比較結果を、サンプリングクロック 1クロ ック分のパルスで出力し、さらに位相比較が終了したことを示す位相比較終了信号を 出力する位相差検出回路と、
前記位相差検出回路の位相比較終了信号に応じてオフセット補正量を出力するォ フセットゲート回路と、
前記位相差検出回路の位相比較結果出力信号と、前記オフセットゲート回路の出 力信号とを加算する加算回路と、
前記加算回路カゝら出力される信号に帯域制限を行って位相誤差信号を得るローバ スフイノレタと、
前記ローパスフィルタの出力から位相誤差信号のオフセット量を検出し、該検出し たオフセット量に基づいて、オフセット補正量を調整し前記オフセットゲート回路に出 力するオフセット補正回路と、を備えた、
ことを特徴とする位相誤差検出装置。
[2] 請求項 1に記載の位相誤差検出装置において、
光ディスク上に光を照射して得られる光スポットの反射光を受光し、受光量に応じた 信号を出力するフォトディテクタを、さらに備え、
前記信号生成回路は、前記フォトディテクタの出力信号から、前記光スポットのトラ ッキング誤差に応じて互いに位相が変化する 2つの信号系列のデジタル信号を生成 する信号生成回路であり、
前記位相誤差信号は、トラッキング誤差信号である、
ことを特徴とする位相誤差検出装置。 [3] 請求項 2に記載の位相誤差検出装置において、
前記フォトディテクタの出力信号力 光ディスク上の傷、あるいは汚れなどのディフ ェタト、あるいは未記録状態を検出し、ディフ タト、あるいは未記録状態が検出され ている期間は、前記オフセットゲート回路の出力を 0となるように制御するディフエタト' 未記録検出部を、さらに備えた、
ことを特徴とする位相誤差検出装置。
[4] 互いに位相が変化する 2つの信号系列をサンプリングし、デジタル信号を生成する 信号生成回路と、
前記信号生成回路からの出力信号から、各系列のデジタル信号と、該デジタル信 号のセンターレベルとが交わる点であるゼロクロス点を検出するゼロクロス点検出回 路と、
前記 2系列のデジタル信号のゼロクロス点間の距離を用いて該両デジタル信号の 位相比較を行 、、各ゼロクロス点間での位相比較結果をサンプリングクロック 1クロッ ク分のパルスで出力し、さらに位相比較が終了したことを示す位相比較終了信号を 出力する位相差検出回路と、
設定された間隔ごとに基準信号を出力する基準間隔生成回路と、
前記基準間隔生成回路からの基準信号間隔中に、前記位相差検出回路からの位 相比較終了信号を検出したか否力の制御信号を出力する有効位相差検出回路と、 前記有効位相差検出回路力 の制御信号によって、位相比較終了信号が検出さ れて 、る場合はオフセット補正量を出力し、位相比較終了信号が検出されて 、な ヽ 場合には 0を出力するオフセットゲート回路と、
前記位相差検出回路の位相比較結果出力信号に、前記オフセットゲート回路の出 力を加算する加算回路と、
前記加算回路カゝら出力される信号に帯域制限を行って位相誤差信号を得るローバ スフイノレタと、
前記ローパスフィルタの出力から位相誤差信号のオフセット量を検出し、該検出し たオフセット量に基づいて、オフセット補正量を調整し前記オフセットゲート回路に出 力するオフセット補正回路とを、備えた、 ことを特徴とする位相誤差検出装置。
[5] 互いに位相が変化する 2つの信号系列をサンプリングし、デジタル信号を生成する 信号生成回路と、
前記信号生成回路からの出力信号から各系列のデジタル信号と、該デジタル信号 のセンターレベルとが交わる点であるゼロクロス点を検出するゼロクロス点検出回路と 前記 2系列のデジタル信号のゼロクロス点間の距離を用いて該両デジタル信号の 位相比較を行 、、各ゼロクロス点間での位相比較結果をサンプリングクロック 1クロッ ク分のパルスで出力し、さらに位相比較が終了したことを示す位相比較終了信号を 出力する位相差検出回路と、
設定された間隔ごとに基準信号を出力する基準間隔生成回路と、
前記基準間隔生成回路からの基準信号間隔中に、前記位相差検出回路からの位 相比較終了信号を検出したか否力の制御信号を出力する有効位相差検出回路と、 前記有効位相差検出回路力 の制御信号によって、位相比較終了信号が検出さ れて 、る場合はオフセット補正量を出力し、位相比較終了信号が検出されて 、な ヽ 場合には 0を出力するオフセットゲート回路と、
前記位相差検出回路の位相比較結果出力信号に帯域制限を行うローパスフィルタ と、 前記ローパスフィルタの出力に前記オフセットゲート回路の出力を加算し、位相 誤差信号を得る加算回路と、
前記ローパスフィルタの出力から位相誤差信号のオフセット量を検出し、該検出し たオフセット量に基づいて、オフセット補正量を調整し前記オフセットゲート回路に出 力するオフセット補正回路とを、備えた、
ことを特徴とする位相誤差検出装置。
[6] 請求項 4または請求項 5に記載の位相誤差検出装置にぉ 、て、
光ディスク上に光を照射して得られる光スポットの反射光を受光し、受光量に応じた 信号を出力するフォトディテクタを、さらに備え、
前記信号生成回路は、前記フォトディテクタの出力信号から、前記光スポットのトラ ッキング誤差に応じて互いに位相が変化する 2つの信号系列のデジタル信号を生成 する信号生成回路であり、
前記位相誤差信号は、トラッキング誤差信号である、
ことを特徴とする位相誤差検出装置。
光ディスク上に情報ピット列として記録された情報トラックの接線方向、及び垂直方 向に 4分割された受光素子力 なるフォトディテクタと、
前記フォトディテクタから出力される各受光素子の受光量に応じて生成された 4系 列のデジタル信号から、各系列のデジタル信号と、該デジタル信号のセンターレべ ルとが交わる点であるゼロクロス点を検出するゼロクロス点検出回路と、
前記 4系列のデジタル信号のゼロクロス点のうち、情報トラックの進行方向前方に位 置する受光素子力も得られる 2系列のデジタル信号のゼロクロス点間の距離を用い て該両デジタル信号の位相比較を行 、、各ゼロクロス点間での位相比較結果をサン プリングクロック 1クロック分のパルスで出力し、さらに位相比較が終了したことを示す 位相比較終了信号を出力する第 1の位相差検出回路と、
設定された間隔ごとに基準信号を出力する基準間隔生成回路と、
前記基準間隔生成回路からの基準信号間隔中に、前記第 1の位相差検出回路の 位相比較終了信号を有効位相差として検出した力否力の制御信号を出力する第 1 の有効位相差検出回路と、
前記 4系列のデジタル信号のゼロクロス点のうち、情報トラックの進行方向後方に位 置する受光素子力も得られる 2系列のデジタル信号のゼロクロス点間の距離を用い て該両デジタル信号の位相比較を行 、、各ゼロクロス点間での位相比較結果をサン プリングクロック 1クロック分のパルスで出力し、さらに位相比較が終了したことを示す 位相比較終了信号を出力する第 2の位相差検出回路と、
前記基準間隔生成回路からの基準信号間隔中に、前記第 2の位相差検出回路の 位相比較終了信号を検出したか否力の制御信号を出力する第 2の有効位相差検出 回路と、
前記第 1、及び第 2の有効位相差検出回路からの制御信号によって、両方の有効 位相差検出回路がともに位相比較終了信号を検出している場合のみオフセット補正 量を出力し、前記一方、もしくは両方の有効位相差検出回路によって位相比較終了 信号が検出されない場合には 0を出力するオフセットゲート回路と、
前記第 1の位相差検出回路の位相比較結果出力と、前記第 2の位相差検出回路 の位相比較結果出力とを加算する第 1の加算回路と、
前記第 1の加算回路の出力と、前記オフセットゲート回路の出力とを加算する第 2 の加算回路と、
前記第 2の加算回路力 出力される信号に帯域制限を行ってトラッキング誤差信号 を得るローパスフィルタと、
前記ローパスフィルタの出力から位相誤差信号のオフセット量を検出し、該検出し たオフセット量に基づいて、オフセット補正量を調整し前記オフセットゲート回路に出 力するオフセット補正回路と、を備えた、
ことを特徴とする位相誤差検出装置。
[8] 請求項 6に記載の位相誤差検出装置において、
光ディスクの線速度を検出する線速度検出部と、
前記線速度検出部の出力に応じて、前記基準間隔生成回路の出力信号間隔を変 更する設定期間調整部とを、さらに備えた、
ことを特徴とする位相誤差検出装置。
[9] 請求項 8に記載の位相誤差検出装置において、
前記線速度検出部は、光ディスクの再生信号に同期したクロックを出力する PLL部 と、
一定周期内の前記 PLL部力ゝらの出力クロックの入力回数をカウントし、線速度を測 定するカウンタとを、備えた、
ことを特徴とする位相誤差検出装置。
[10] 請求項 6に記載の位相誤差検出装置において、
光ディスクの再生信号に同期したクロックを出力する PLL部を、さらに備え、 前記基準間隔生成回路は、前記 PLL部の出力クロックで動作するカウンタを有し、 該カウンタが所定値をカウントするごとに前記基準信号を出力する、
ことを特徴とする位相誤差検出装置。
[11] 請求項 10に記載の位相誤差検出装置において、 前記 PLL部は、出力クロックが再生信号に同期している力否かの制御信号を、さら に出力し、
前記カウンタは、前記 PLL部からの制御信号を受け、前記 PLL部からの出力クロッ クが再生信号に同期している場合のみ前記 PLL部からの出力クロックで動作し、そ れ以外の状態では固定クロックによって動作する、
ことを特徴とする位相誤差検出装置。
[12] 請求項 11に記載の位相誤差検出装置にぉ 、て、
前記基準間隔生成回路は、前記 PLL部力 の出力クロックで前記カウンタが動作 する場合に基準信号を出力するカウント値を決める第 1の設定値と、固定クロックで力 ゥンタが動作する場合に基準信号を出力するカウント値を決める第 2の設定値とを有 し、
前記 PLL部力 の制御信号を受け、前記 PLL部が再生信号に同期した状態であ るときに、前記基準間隔生成回路からの基準信号の出力間隔が、前記 PLL部からの 出力クロックでの動作時と、固定クロックでの動作時と、で等しくなるように第 2のカウ ント設定値を制御する設定値制御部を、さらに備えた、
ことを特徴とする位相誤差検出装置。
[13] 請求項 6に記載の位相誤差検出装置において、
前記基準間隔生成回路からの基準信号間隔中に、前記位相差検出回路力 出力 される位相比較終了信号の回数をカウントし出力するカウント回路と、
前記カウント回路の出力に対して平均化を行う平均化回路と、
前記平均化回路の出力値が所定の値になるように前記基準間隔生成回路の基準 信号を出力する間隔を調整する設定値制御部とを、さらに備えた、
ことを特徴とする位相誤差検出装置。
[14] 請求項 13に記載の位相誤差検出装置において、
前記フォトディテクタの出力信号力 光ディスク上の傷、あるいは汚れなどのディフ ェタト、あるいは未記録状態を検出し、ディフ タト、あるいは未記録状態が検出され て 、る期間は、前記平均化回路の入出力信号をホールドするディフ タト ·未記録検 出部を、さらに備える、 ことを特徴とする位相誤差検出装置。
[15] 請求項 6に記載の位相誤差検出装置において、
前記各系列それぞれに、ゼロクロス点検出回路の出力から各信号系列のゼロクロス 点間隔の距離を測定するパルス幅検出回路を備え、
前記ノ ルス幅検出回路により検出されるゼロクロス間隔が所定の値以下の場合に は、当該ゼロクロス点での位相比較終了信号を無効とし、有効位相差検出回路への 出力を停止する無効位相比較キャンセル部とを、さらに備えた、
ことを特徴とする位相誤差検出装置。
[16] 請求項 15に記載の位相誤差検出装置において、
前記各系列それぞれに、前記ゼロクロス点検出回路の出力から、ゼロクロス点間の サンプルデータのセンターレベルとの差の絶対値を、信号振幅値として検出する振 幅検出回路を、さらに備え、
前記無効位相差キャンセル部は、前記振幅検出回路により検出される信号振幅値 が所定の値以下の場合も、当該ゼロクロス点での位相比較終了信号を無効とし、有 効位相差検出回路への出力を停止する、
ことを特徴とする位相誤差検出装置。
[17] 請求項 6に記載の位相誤差検出装置において、
前記フォトディテクタの出力信号から、光ディスク上の傷、あるいは汚れなどのディフ ェタト、あるいは未記録状態を検出し、前記ディフ タト、あるいは未記録状態が検出 されている期間は、前記オフセットゲート回路の出力が 0となるように制御するディフエ タト '未記録検出部を、さらに備えた、
ことを特徴とする位相誤差検出装置。
[18] 互いに位相が変化する 2つの信号系列をサンプリングし、デジタル信号を生成する 信号生成回路と、
前記信号生成回路からの出力信号から各系列のデジタル信号と、該デジタル信号 のセンターレベルとが交わる点であるゼロクロス点を検出するゼロクロス点検出回路と 前記 2系列のデジタル信号のゼロクロス点間の距離を用いて位相比較を行 、、各 ゼロクロス点間での位相比較結果をサンプリングクロック 1クロック分のノルスで出力 し、さらに位相比較が終了したことを示す位相比較終了信号を出力する位相差検出 回路と、
設定された間隔ごとに基準信号を出力する基準間隔生成回路と、
前記基準間隔生成回路からの基準信号の出力ごとに、所定の期間、信号を出力す る監視期間生成回路と、
前記監視期間生成回路力 信号が出力されている期間中に前記位相差検出回路 力もの位相比較終了信号を検出したか否力の制御信号を出力する有効位相差検出 回路と、
前記基準間隔生成回路からの基準信号の出力ごとに、前記有効位相差検出回路 において位相比較終了信号が検出されていた場合にはオフセット補正量をパルス出 力し、位相比較終了信号が検出されていない場合には 0を出力するオフセットゲート 回路と、
前記位相差検出回路の位相比較結果出力信号に、前記オフセットゲート回路の出 力を加算する加算回路と、
前記加算回路カゝら出力される信号に帯域制限を行って位相誤差信号を得るローバ スフイノレタと、
前記ローパスフィルタの出力から位相誤差信号のオフセット量を検出し、該検出し たオフセット量に基づいて、オフセット補正量を調整し前記オフセットゲート回路に出 力するオフセット補正回路とを、備えた、
ことを特徴とする位相誤差検出装置。
[19] 請求項 18に記載の位相誤差検出装置において、
光ディスク上に光を照射して得られる光スポットの反射光を受光し、受光量に応じた 信号を出力するフォトディテクタを、さらに備え、
前記信号生成回路は、前記フォトディテクタの出力信号から、前記光スポットのトラ ッキング誤差に応じて互いに位相が変化する 2つの信号系列のデジタル信号を生成 する信号生成回路であり、
前記位相誤差信号は、トラッキング誤差信号である、 ことを特徴とする位相誤差検出装置。
[20] 光ディスク上に情報ピット列として記録された情報トラックの接線方向、及び垂直方 向に 4分割された受光素子力 なるフォトディテクタと、
前記フォトディテクタから出力される各受光素子の受光量に応じて生成された 4系 列のデジタル信号から、各系列のデジタル信号と、該デジタル信号のセンターレべ ルとが交わる点であるゼロクロス点を検出するゼロクロス点検出回路と、 前記 4系列 のデジタル信号のゼロクロス点のうち、情報トラックの進行方向前方に位置する受光 素子力も得られる 2系列のデジタル信号のゼロクロス点間の距離を用いて位相比較 を行い、各ゼロクロス点間での位相比較結果を、サンプリングクロック 1クロック分のパ ルスで出力し、さらに位相比較が終了したことを示す位相比較終了信号を出力する 第 1の位相差検出回路と、
設定された間隔ごとに基準信号を出力する基準間隔生成回路と、
前記基準間隔生成回路からの基準信号ごとに、所定の期間信号を出力する監視 期間生成回路と、
前記監視期間生成回路力も信号が出力されている期間中に、前記第 1の位相差検 出回路力 の位相比較終了信号を検出したか否力の制御信号を出力する第 1の有 効位相差検出回路と、
前記 4系列のデジタル信号のゼロクロス点のうち、情報トラックの進行方向後方に位 置する受光素子力も得られる 2系列のデジタル信号のゼロクロス点間の距離を用い て位相比較を行い、各ゼロクロス点間での位相比較結果を、サンプリングクロック 1ク ロック分のパルスで出力し、さらに位相比較が終了したことを示す位相比較終了信号 を出力する第 2の位相差検出回路と、
前記監視期間生成回路力も信号が出力されている期間中に、前記第 2の位相差検 出回路力 の位相比較終了信号を検出したか否力の制御信号を出力する第 2の有 効位相差検出回路と、
前記基準間隔生成回路からの出力信号ごとに、前記第 1、及び第 2の有効位相差 検出回路からの制御信号によって、両方の有効位相差検出回路がともに位相比較 終了信号を検出している場合のみオフセット補正量をパルス出力し、前記一方、もし くは両方の有効位相差検出回路によって位相比較終了信号が検出されない場合に は 0を出力するオフセットゲート回路と、
前記第 1の位相差検出回路の位相比較結果出力と、前記第 2の位相差検出回路 の位相比較結果出力とを加算する第 1の加算回路と、
前記第 1の加算回路の出力と、前記オフセットゲート回路の出力とを加算する第 2 の加算回路と、
前記第 2の加算回路力 出力される信号に帯域制限を行ってトラッキング誤差信号 を得るローパスフィルタと、
前記ローパスフィルタの出力から位相誤差信号のオフセット量を検出し、該検出し たオフセット量に基づいて、オフセット補正量を調整し前記オフセットゲート回路に出 力するオフセット補正回路とを、備えた、
ことを特徴とする位相誤差検出装置。
[21] 請求項 19に記載の位相誤差検出装置において、
前記監視期間生成回路は、前記基準間隔生成回路からの基準信号の出力ごとに 、所定の期間の前記信号の出力を繰り返し、
前記有効位相差検出回路は、前記監視期間生成回路力 の信号出力期間中の位 相比較終了信号を繰り返し監視し、前記基準間隔生成回路からの出力信号間隔中 に、位相比較終了信号が検出された前記監視期間生成回路からの出力信号期間の 回数と、位相比較終了信号が検出されな力つた期間の回数との比率が、所定の値以 上であるか否かを示す制御信号を出力する、
ことを特徴とする位相誤差検出装置。
[22] 請求項 19に記載の位相誤差検出装置において、
光ディスクの線速度を検出する線速度検出部と、前記線速度検出部の出力に応じ て、前記監視期間生成回路の出力信号期間を変更する設定期間調整部とを、さらに 備えた、
ことを特徴とする位相誤差検出装置。
[23] 請求項 22に記載の位相誤差検出装置において、
前記線速度検出部は、光ディスクの再生信号に同期したクロックを出力する PLL部 と、
一定周期内の前記 PLL部力ゝらの出力クロックの入力回数をカウントし、線速度を測 定するカウンタとを、備えた、
ことを特徴とする位相誤差検出装置。
[24] 請求項 19に記載の位相誤差検出装置において、
光ディスクの再生信号に同期したクロックを出力する PLL部を、さらに備え、 前記監視期間生成回路は、前記 PLL部力 の出力クロックで動作するカウンタを有 し、該カウンタが所定値をカウントするごとに、前記信号を出力する、
ことを特徴とする位相誤差検出装置。
[25] 請求項 24に記載の位相誤差検出装置において、
前記 PLL部は、出力クロックが再生信号に同期している力否かの制御信号を、さら に出力し、
前記カウンタは、前記 PLL部からの制御信号を受け、前記 PLL部の出力クロックが 再生信号に同期している場合のみ前記 PLL部からの出力クロックで動作し、それ以 外の状態では固定クロックによって動作する、
ことを特徴とする位相誤差検出装置。
[26] 請求項 25に記載の位相誤差検出装置において、
前記監視期間生成回路は、前記 PLL部の出力クロックでカウンタが動作する場合 に信号を出力するカウント値を決める第 1の設定値と、固定クロックでカウンタが動作 する場合に信号を出力するカウント値を決める第 2の設定値とを、備え、
前記 PLL部力 の制御信号を受け、前記 PLL部が再生信号に同期した状態であ るときに、監視期間生成回路からの出力信号期間が、前記 PLL部力 の出力クロック での動作時と、固定クロックでの動作時と、で等しくなるように前記第 2のカウント設定 値を制御する設定値制御部を、さらに備えた、
ことを特徴とする位相誤差検出装置。
[27] 請求項 19に記載の位相誤差検出装置において、
前記監視期間生成回路からの信号出力期間中に、前記位相差検出回路力 出力 される位相比較終了信号の回数をカウントし出力するカウント回路と、 前記カウント回路の出力に対して平均化を行う平均化回路と、
前記平均化回路の出力値が所定の値になるように、前記監視期間生成回路の出 力信号期間を調整する設定値制御部とを、さらに備えた、
ことを特徴とする位相誤差検出装置。
[28] 請求項 27に記載の位相誤差検出装置において、
前記フォトディテクタの出力信号力 光ディスク上の傷、あるいは汚れなどのディフ ェタト、あるいは未記録状態を検出し、ディフ タト、あるいは未記録状態が検出され て 、る期間は、前記平均化回路の入出力信号をホールドするディフ タト ·未記録検 出部を、さらに備えた、
ことを特徴とする位相誤差検出装置。
[29] 請求項 19に記載の位相誤差検出装置において、
前記各系列それぞれに、前記ゼロクロス点検出回路の出力から各信号系列のゼロ クロス点間隔の距離を測定するパルス幅検出回路を備え、
前記ノルス幅検出回路により検出されたゼロクロス間隔が所定の値以下の場合は 、当該ゼロクロス点での位相比較終了信号を無効とし、前記有効位相差検出回路へ の出力を停止する無効位相比較キャンセル部とを、さらに備えた、
ことを特徴とする位相誤差検出装置。
[30] 請求項 29に記載の位相誤差検出装置において、
前記各系列それぞれに、前記ゼロクロス点検出回路の出力からゼロクロス点間のサ ンプルデータのセンターレベルとの差の絶対値を、信号振幅値として検出する振幅 検出回路を、さらに備え、
前記無効位相差キャンセル部は、前記振幅検出回路により検出される信号振幅値 が所定の値以下の場合も、当該ゼロクロス点での位相比較終了信号を無効とし、有 効位相差検出回路への出力を停止する、
ことを特徴とする位相誤差検出装置。
[31] 請求項 19に記載の位相誤差検出装置において、
前記フォトディテクタの出力信号力 光ディスク上の傷、あるいは汚れなどのディフ ェタト、あるいは未記録状態を検出し、ディフ タト、あるいは未記録状態が検出され てレ、る期間は、前記オフセットゲート回路の出力が 0となるように制御するディフエタト
'未記録検出部を、さらに備えた、
ことを特徴とする位相誤差検出装置。
PCT/JP2006/310818 2005-06-01 2006-05-30 位相誤差検出装置 WO2006129683A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007519019A JP4514790B2 (ja) 2005-06-01 2006-05-30 位相誤差検出装置
CN2006800193667A CN101189667B (zh) 2005-06-01 2006-05-30 相位误差检测装置
US11/916,401 US8111596B2 (en) 2005-06-01 2006-05-30 Phase error detection apparatus

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005160962 2005-06-01
JP2005-160962 2005-06-01

Publications (1)

Publication Number Publication Date
WO2006129683A1 true WO2006129683A1 (ja) 2006-12-07

Family

ID=37481612

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2006/310818 WO2006129683A1 (ja) 2005-06-01 2006-05-30 位相誤差検出装置

Country Status (4)

Country Link
US (1) US8111596B2 (ja)
JP (1) JP4514790B2 (ja)
CN (1) CN101189667B (ja)
WO (1) WO2006129683A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8270273B2 (en) 2009-05-20 2012-09-18 Novatek Microelectronics Corp. Calibration circuit and method thereof for data recovery

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7522480B2 (en) * 2001-01-25 2009-04-21 Dphi Acquisitions, Inc. Digital tracking servo system with multi-track seek with an acceleration clamp
CN101908357B (zh) * 2009-06-02 2012-05-23 联咏科技股份有限公司 数据恢复的校正电路与方法
TWI391918B (zh) * 2009-06-15 2013-04-01 Novatek Microelectronics Corp 資料復原裝置與方法
JP2011060378A (ja) * 2009-09-10 2011-03-24 Sony Corp 位相誤差検出装置、位相誤差検出方法、再生装置
TWI420299B (zh) * 2011-02-24 2013-12-21 Sunplus Technology Co Ltd 資料還原方法與裝置
US9245580B1 (en) * 2014-10-31 2016-01-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for three reader storage access
JP2017049351A (ja) * 2015-08-31 2017-03-09 富士通株式会社 合焦位置検出装置、合焦位置検出方法及び合焦位置検出用コンピュータプログラム
JP2017085424A (ja) * 2015-10-29 2017-05-18 株式会社オートネットワーク技術研究所 信号発生回路、電圧変換装置及びコンピュータプログラム
US10469103B1 (en) 2017-04-19 2019-11-05 Seagate Technology Llc Adaptive read retry optimization
SG11202009139WA (en) * 2018-03-23 2020-10-29 Nippon Sheet Glass Company Limited Reaction processing apparatus
CN116527040B (zh) * 2023-04-27 2024-05-28 成都电科星拓科技有限公司 一种时钟相位检测装置以及相位差校准方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10208262A (ja) * 1997-01-28 1998-08-07 Mitsubishi Electric Corp 光学的情報再生装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5642340A (en) * 1993-06-23 1997-06-24 Sharp Kabushiki Kaisha Device for controlling focus of an optical disk apparatus
DE19723542A1 (de) * 1997-06-05 1998-12-10 Thomson Brandt Gmbh Gerät zum Lesen und/oder Beschreiben optischer Aufzeichnungsträger
JP3544847B2 (ja) * 1998-01-16 2004-07-21 三菱電機株式会社 光学的情報再生方法および装置
DE19852291A1 (de) * 1998-11-13 2000-05-18 Thomson Brandt Gmbh Gerät zum Lesen und/oder Beschreiben optischer Aufzeichnungsträger
JP3439393B2 (ja) * 1999-08-30 2003-08-25 松下電器産業株式会社 トラッキング誤差検出装置
JP2001243643A (ja) * 2000-02-25 2001-09-07 Matsushita Electric Ind Co Ltd トラッキング誤差検出装置
TWI277080B (en) * 2003-03-26 2007-03-21 Matsushita Electric Ind Co Ltd Tracking error detector
JP3927549B2 (ja) 2003-03-26 2007-06-13 松下電器産業株式会社 トラッキング誤差検出装置
JP2004319072A (ja) * 2003-04-02 2004-11-11 Matsushita Electric Ind Co Ltd トラッキング誤差検出装置
JP2005071545A (ja) * 2003-08-27 2005-03-17 Toshiba Corp 光ディスク装置及びトラッキングバランス調整方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10208262A (ja) * 1997-01-28 1998-08-07 Mitsubishi Electric Corp 光学的情報再生装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8270273B2 (en) 2009-05-20 2012-09-18 Novatek Microelectronics Corp. Calibration circuit and method thereof for data recovery

Also Published As

Publication number Publication date
JP4514790B2 (ja) 2010-07-28
CN101189667A (zh) 2008-05-28
CN101189667B (zh) 2011-12-21
JPWO2006129683A1 (ja) 2009-01-08
US8111596B2 (en) 2012-02-07
US20090185468A1 (en) 2009-07-23

Similar Documents

Publication Publication Date Title
WO2006129683A1 (ja) 位相誤差検出装置
JP2011065702A (ja) 光ディスク装置
JPWO2003077248A1 (ja) 信号処理装置および信号処理方法
US7720180B2 (en) Tracking error detection and correction methods and apparatus
KR100711393B1 (ko) 트래킹 오차 검출 장치
US7289399B2 (en) Tracking error detection apparatus including reduction in false tracking error detection during phase error detection
US6442114B1 (en) Optical disk signal reproducing apparatus and crosstalk canceling system for use therein
CN103310809A (zh) 光记录介质驱动装置和交叉跟踪信号生成方法
KR100382737B1 (ko) 광 디스크 시스템의 재생 신호와 제어 신호 발생 장치 및방법
JP2004319072A (ja) トラッキング誤差検出装置
JP3847910B2 (ja) 光ディスク再生システムのトラッキング制御装置
KR20000003058A (ko) 트래킹 오차 신호 발생장치
JP2011014225A (ja) トラッキング制御装置、トラッキング制御方法及び光ディスク装置
JP3927549B2 (ja) トラッキング誤差検出装置
JP2003317274A (ja) 光ディスク装置
US20100195464A1 (en) Integrated circuit, optical disc system and tracking error signal generation method
JP2833149B2 (ja) 光ディスク装置におけるレンズ移動方向検出方式
US20050286353A1 (en) Optical disc apparatus
US6704258B2 (en) Tracking error signal detector
JP4343924B2 (ja) トラッキング誤差検出装置
WO2001052251A1 (fr) Appareil de detection d'erreur de poursuite
JP2002025083A (ja) ディスク再生システムのトラッキングエラー信号生成装置
JP2001134945A (ja) 光ディスク情報再生装置と方法
JPH0393042A (ja) 位置信号発生器
JP2004362691A (ja) 位相差検出回路及び同回路を有する光ディスク再生装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200680019366.7

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2007519019

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 11916401

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 06756766

Country of ref document: EP

Kind code of ref document: A1