[go: up one dir, main page]

WO2006046487A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
WO2006046487A1
WO2006046487A1 PCT/JP2005/019422 JP2005019422W WO2006046487A1 WO 2006046487 A1 WO2006046487 A1 WO 2006046487A1 JP 2005019422 W JP2005019422 W JP 2005019422W WO 2006046487 A1 WO2006046487 A1 WO 2006046487A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
film
layer
wiring layer
semiconductor device
Prior art date
Application number
PCT/JP2005/019422
Other languages
English (en)
French (fr)
Inventor
Satoshi Kageyama
Original Assignee
Rohm Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co., Ltd. filed Critical Rohm Co., Ltd.
Priority to US11/579,339 priority Critical patent/US7834459B2/en
Priority to JP2006543106A priority patent/JPWO2006046487A1/ja
Publication of WO2006046487A1 publication Critical patent/WO2006046487A1/ja
Priority to US12/945,446 priority patent/US8119519B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a semiconductor device using Cu (copper) wiring and a method for manufacturing the same.
  • CMP chemical mechanical polishing
  • the wiring technology has been changed to conventional A1 (aluminum) alloy force with low resistance Cu or Cu alloy (hereinafter collectively referred to as Cu).
  • Cu has a low specific resistance of 1.8 ⁇ cm compared to the conventionally used A1 alloy materials.
  • the melting point of A1 alloy is 600 ° C, while that of Cu is 1080 ° C.
  • the electoric migration and stress migration properties correlate with the melting point of the material, and Cu, which has a high melting point, is superior to A1 alloys as a highly reliable wiring material.
  • the electo-mouth migration resistance when using Cu is about an order of magnitude higher than that when using an aluminum alloy.
  • a Cu film is generally formed by forming a thin seed layer by sputtering or the like, and then laminating a multilayer film having a thickness of about several lOOnm by electrolytic plating. At this time, usually Cu In order to suppress the diffusion of copper into the insulating film, after forming grooves and holes in the insulating film, a thin underlayer film that is a compound of refractory metal or refractory metal is formed, and then Cu embedded wiring Formation (Cu embedding) is performed. For this reason, after the Cu embedded wiring is formed, the bottom and side surfaces of the grooves and holes are covered with a refractory metal called noria metal or a thin film made of a compound of refractory metal (the underlying film). Cu then comes into contact with Noria Metal on its side and bottom.
  • a manufacturing method of a semiconductor device having a multilayer wiring structure in which such a low-k film (or porous low-k film) and a Cu wiring are combined is as follows.
  • FIG. 10 is a process cross-sectional view illustrating a method for manufacturing a semiconductor device having a multilayer wiring structure in which a conventional low-k film and Cu wiring are combined.
  • the method for forming the device portion and the like is omitted.
  • a first insulating film 221 is formed on a silicon substrate 200 by a CVD (chemical vapor deposition) method or the like.
  • a trench structure (opening H) for forming a Cu metal wiring or a Cu contact plug is formed in the first insulating film 221 by a photolithography process and an etching process. .
  • a noria metal film 240, a Cu seed film, and a Cu film 260 are formed in this order on the first insulating film 221 and annealed at a temperature of 150 ° C. and a temperature of 400 ° C. for about 30 minutes. Process.
  • the Cu film 260 and the barrier metal film 240 outside the opening H are removed by CMP to form a Cu wiring in the opening H that is a groove.
  • FIG. 10 (e) when a silicon nitride film is formed as a diffusion preventing film on the surface of the Cu film 260 and a multilayer Cu wiring is formed, a second insulating film 281 is further formed.
  • FIG. 11 is a view showing a cross section of a semiconductor device having multilayer wiring.
  • both the wiring 91 of the first wiring layer and the wiring 92 of the second wiring layer are provided between the first wiring layer and the second wiring layer.
  • the first via layer in which the via 93 for connecting the two is formed is formed independently. Furthermore, when the number of layers is increased, wiring layers and via layers are alternately formed.
  • Patent Document 2 issued by the Japan Patent Office discloses a technique in which a fuse for connecting wirings formed in an upper layer is arranged in a via layer.
  • refractory metals such as tungsten (W) and tantalum (Ta) and silicides of refractory metals are used as materials.
  • the wiring structure has only a single layer structure, and a semiconductor device having a metal wiring structure of five or more layers has been developed and produced.
  • signal transmission delay due to so-called parasitic capacitance between wiring and wiring resistance becomes a problem.
  • the influence of signal transmission delay due to the wiring structure on the high speed of a semiconductor device has increased, and various methods have been taken to avoid it.
  • the signal transmission delay can be represented by the product of the inter-wiring parasitic capacitance and the wiring resistance.
  • the conventional A1 wiring force is also shifting to Cu wiring with low resistance, but whether it is A1 wiring or Cu wiring, between adjacent wirings in each wiring layer It is necessary to provide a predetermined distance. As shown in FIG. 11, it is necessary to form the wiring 91 with the minimum wiring pitch A and to provide a distance B between the wirings 91 between the wirings 91. Therefore, in a conventional wiring structure, even if a low resistance material is used, a predetermined distance corresponding to the material must be secured.
  • wiring layers and via layers must be formed alternately. In order to form one wiring layer, one via layer is formed. As a result, twice the number of wiring layers is formed, making it difficult to increase the degree of integration.
  • Patent Document 1 US Pat. No. 4944836
  • Patent Document 2 JP-A-9-45782
  • an object of the present invention is to improve the degree of wiring integration in a semiconductor device having a multilayer wiring structure.
  • the semiconductor device of the present invention includes a plurality of wiring layers of three or more layers stacked continuously without via layers, and at least one of the three or more wiring layers includes a wiring And vias connecting the wirings located in the upper and lower layers are arranged.
  • the degree of freedom in wiring formation can be improved. That is, the distinction between the wiring layer and the via layer can be eliminated, and the degree of freedom in forming the wiring can be improved. Since the degree of freedom of wiring formation can be improved, the degree of wiring integration can be improved. In addition, a single layer between wiring layers called a via layer can be eliminated.
  • the thickness of the wiring is preferably the same as the thickness of the wiring layer in which the wiring is arranged.
  • By making the thickness of the wiring the same as the thickness of the wiring layer it is possible to connect to vias or wirings arranged in upper and lower layers. Furthermore, in the manufacturing process, it is possible to improve the controllability of the etching process without having to stop the etching halfway when forming the wiring.
  • the wiring arranged in the wiring layer and the via are arranged at a wiring pitch when only wiring is arranged.
  • the wiring and the via are arranged at a wiring pitch in the case where only the wiring is arranged, so that the wiring connected to the upper layer or the lower layer of the via is connected to the wiring.
  • the pitch between the wirings arranged in the same layer as the vias can be reduced. Since the pitch between wirings can be reduced, the degree of wiring integration can be increased. For example, when the edge of the via is located inside the wiring with respect to the edge in the width direction of the wiring connected in the upper layer or the lower layer of the via, the via force may be formed with a width smaller than the wiring width. It ’ll be thicker.
  • the wiring force of those wiring layers is arranged at the wiring pitch when only wiring is arranged in the wiring layer.
  • the wiring force of those wiring layers is arranged at the wiring pitch when only the wiring is arranged in each wiring layer, so that the wiring between the wirings of the adjacent wiring layers is between The distance can be increased. Since the distance between wirings can be increased, the parasitic capacitance between wirings can be reduced.
  • the method for manufacturing a semiconductor device of the present invention includes an insulating film forming step of forming an insulating film on a substrate, a wiring opening that penetrates the insulating film and a via that penetrates the insulating film. An opening forming step for opening the opening for use, and a deposition step for depositing a conductive material in the opening for wiring and the opening for via.
  • Wiring and vias can be mixed by opening a wiring opening penetrating the insulating film and a via opening penetrating the insulating film in the insulating film, and depositing a conductive material thereover. it can. Since wiring and vias can be mixed, the degree of freedom of wiring formation can be improved.
  • an insulating material adopted with high integration it is particularly effective to form a low dielectric constant material film having a specific dielectric constant of 3.5 or less in the insulating film forming step.
  • Cu copper
  • FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a flowchart showing the main part of the method for manufacturing the semiconductor device of FIG. 1 in the order of steps.
  • FIGS. 3 (a) to 3 (d) show that the SiO film formation process force shown in FIG.
  • FIGS. 4 (a) to 4 (d) are cross-sectional views for explaining the respective steps from the opening forming step force wrinkling step in the first wiring layer forming step shown in FIG. is there.
  • FIGS. 5 (a) to 5 (d) show the process from the flattening process force in the first wiring layer forming process to the SiO film forming process in the second wiring layer forming process shown in FIG. It is sectional drawing for demonstrating each process.
  • FIGS. 6 (a) to 6 (c) are cross-sectional views for explaining each process from the opening forming process to the seed film forming process in the second wiring layer forming process shown in FIG. It is.
  • FIGS. 7 (a) to 7 (c) show the plating process power during the second wiring layer forming process shown in FIG. 2 and the processes up to the process of forming the low-k film of the third wiring layer. It is sectional drawing for demonstrating.
  • FIGS. 8 (a) and 8 (b) are cross-sectional views of a semiconductor device in which wirings and vias are arranged at a minimum wiring pitch.
  • FIGS. 9 (a) and 9 (b) are cross-sectional views of a semiconductor device arranged with a minimum wiring pitch between wirings vertically adjacent to each other.
  • FIGS. 10A to 10E are cross-sectional views showing a method of manufacturing a semiconductor device having a multilayer wiring structure in which a conventional low-k film and a Cu wiring are combined in order of steps.
  • FIG. 11 is a view showing a cross section of a semiconductor device in which multilayer wiring is provided.
  • FIG. 1 is a cross-sectional view of the semiconductor device according to the first embodiment of the present invention.
  • the SiO film 210 is disposed on the substrate 200, and the first wiring layer,
  • the second wiring layer, the third wiring layer, the fourth wiring layer, and the fifth wiring layer are arranged in this order.
  • the force provided with the first to fifth wiring layers may be increased by providing more wiring layers.
  • the first wiring layer includes a SiC film 212 serving as a base film, a low-k film 220 thereon, and a SiO film 222 serving as a cap film as a first insulating film.
  • the Cu film 260 is arranged. Further, the noria metal film 240 is provided so as to be in contact with the side surface and the bottom surface of the Cu film 260 to be a Cu wiring.
  • This first wiring layer has no vias, but is not limited to this.
  • the second wiring layer includes a SiC film 275 serving as a base film, a low-k film 280 thereon, and a SiO film 282 serving as a cap film as a second insulating film.
  • This second wiring layer has a Cu film 262
  • the wiring 102 and the via 103 which are also powerful are arranged in a mixed manner. Further, the noria metal film 242 is provided so as to be in contact with the side surface and the bottom surface of the Cu film 262.
  • the wiring 102 is connected to the wiring 101 in the first wiring layer and the via 104 in the third wiring layer.
  • the via 103 is connected to the wiring 101 in the first wiring layer and the wiring 105 in the third wiring layer.
  • the third wiring layer includes a SiC film 284 serving as a base film, a low-k film 285 thereon, and a SiO film 290 serving as a cap film as a third insulating film.
  • This third wiring layer has a Cu film 264
  • the wiring 105 and the via 104 that are also powerful are arranged in a mixed manner. Further, it is provided so as to be in contact with the side surface and the bottom surface of the noria metal film 244 force Cu film 264.
  • the wiring 105 is connected to the via 103 of the second wiring layer and the via 106 of the fourth wiring layer.
  • the via 104 is connected to the wiring 102 in the second wiring layer and the wiring 107 in the fourth wiring layer.
  • the fourth wiring layer includes a SiC film 292 serving as a base film, a low-k film 295 thereon, and a SiO film 297 serving as a cap film as a fourth insulating film.
  • This fourth wiring layer has a Cu film 266
  • the wiring 107 and the via 106 which are also powerful are arranged in a mixed manner. In addition, it is provided so as to be in contact with the side surface and the bottom surface of the Cu film 266 that becomes the NORA metal film 2461S Cu wiring and Cu via.
  • the wiring 107 is connected to the via 104 in the third wiring layer and the wiring 108 in the fifth wiring layer.
  • the via 106 is connected to the wiring 105 in the third wiring layer and the wiring 108 in the fifth wiring layer.
  • the fifth wiring layer is composed of a SiC film 312 serving as a base film, a low-k film 314 thereon, and a SiO film 316 serving as a cap film as a fifth insulating film.
  • This fifth wiring layer has a Cu film 268
  • Wiring 108 is also arranged. Further, the noria metal film 248 is provided so as to be in contact with the side surface and the bottom surface of the Cu film 268 to be a Cu wiring.
  • a SiC film 322 as a base film and a low-k film 324 thereon are laminated as a sixth insulating film!
  • the degree of freedom of wiring formation can be improved by stacking the wiring layers in which both the wiring and the vias are arranged vertically without using the via layer, thereby forming a multilayer. .
  • a single layer between the wiring layers called the via layer can be eliminated. This is particularly effective when wiring and vias are mixed in a multilayer wiring having three or more wiring layers.
  • wiring in a wiring layer in which wiring and vias coexist is not blown by laser irradiation in a completed chip that is not a fuse as in the prior art. Therefore, when the chip is viewed from above, the wiring force in the wiring layer in which the wiring and the via are mixed may be hidden by the wiring or via in the upper wiring layer. In other words, the wiring in the wiring layer in which wiring and vias are mixed depends on the wiring length, connection with the upper layer or lower layer, etc. It can be applied to a desired wiring.
  • the semiconductor device according to the present invention is not limited to the layout as shown in FIG. 1, and both the wiring and the via are arranged without the via layer of the single via having no wiring. Any structure can be used as long as the wiring layers are multi-layered. By using a wiring layer in which both wirings and vias are arranged without using a via layer, the degree of freedom of wiring formation can be improved. In addition, a single layer between the wiring layers called the via layer can be eliminated.
  • the thickness of the wiring is formed to be the same as the thickness of the wiring layer in which the wiring is arranged.
  • the thickness of the wiring is formed to be the same as the thickness of the wiring layer, it is possible to connect the wiring of that layer and the vias or wirings arranged in the upper and lower layers.
  • the manufacturing process it is possible to improve the controllability of the etching process without having to stop the etching halfway when forming the wiring. Therefore, the etching accuracy can be improved.
  • FIG. 2 is a flowchart showing the main part of the method of manufacturing the semiconductor device shown in FIG.
  • the SiO film type is formed to form the SiO film 210.
  • S102 Formation process (S102), first wiring layer insulation film formation process, opening formation process to form openings (S112), conductive material deposition process to deposit conductive material (first wiring formation) Process), planarization process (S120), insulating film formation process of the second wiring layer, opening formation process for forming the opening (S130), and conductive material deposition process for depositing the conductive material (via) , A second wiring forming step) and a flattening step (S138) are performed.
  • the SiC film formation step (S104) for forming the SiC film 212, and the low-k film formation for forming the low-k film 220 using a porous insulating material Step (S106), a helium (He) plasma treatment step (S108) for plasma treatment of the low-k film surface, and an SiO film formation step (S110) for forming the SiO film 222 are performed.
  • a barrier metal film formation step (S 114), a seed film formation step (S116), and a contact step (S118) are performed.
  • a helium (He) plasma treatment step (S 126) for plasma treatment of the low-k film surface and a SiO film formation step (SI 28) for forming the SiO film 282 are performed.
  • a barrier metal film formation step (S 132), a seed film formation step (S 134), and a fitting step (S 136) are performed.
  • FIG. 3 shows the SiO film formation process (S102).
  • a CVD method is applied on the substrate 200.
  • the film forming force and other methods may be used.
  • the substrate 200 for example, a substrate such as a silicon wafer having a diameter of 300 mm is used. In Fig. 3, the formation of the device portion is omitted. Layer with device parts such as contact plugs formed instead of SiO film 210
  • a layer having a device portion such as a contact plug may be formed on the substrate 200.
  • other types of layers may be formed.
  • a SiC film 212 having a thickness of 30 nm is formed.
  • the force of film formation by the CVD method or other methods may be used.
  • the SiC film 212 also has a function as an etching stock. Since it is difficult to produce a SiC film, a SiOC film may be used instead of the SiC film. Alternatively, a SiCN film or a SiN film can be used.
  • a low-k film 220 using a porous insulating material is formed on the SiC film 212, for example, 200 nm. The thickness is formed.
  • an interlayer insulating film having a relative dielectric constant k lower than 3.5 can be obtained.
  • porous MSQ methyl silsequioxane
  • the formation method for example, a SOD (spin on dielectic coating) method in which a thin film is formed by spin-coating a solution and then heat-treating can be used.
  • the rotation speed of the spinner is 900 min-sOOrpm) It is. Place the wafer on a hot plate, perform beta at a temperature of 250 ° C in a nitrogen atmosphere, and finally cure for 10 minutes at a temperature of 450 ° C in a nitrogen atmosphere.
  • a porous insulating film having predetermined physical properties can be obtained by appropriately adjusting the MSQ material and formation conditions.
  • the low-k film 220 has a density of 0.7 g / cm 3 and a relative dielectric constant k of 1.8.
  • the composition ratio of Si, O, and C in the low-k film 220 is in the range of 25 to 35% for Si, 57 in the range of 5 O force, and 13 to 24% in C.
  • the surface of the low-k film 220 is modified by helium (He) plasma irradiation in the CVD apparatus.
  • He helium
  • the adhesion between the low-k film 220 and the CVD-SiO film 222 as a cap film formed on the low-k film 220 can be improved.
  • the gas flow rate is 1.7 Pa-mVs (
  • gas pressure is 1000Pa
  • high frequency power is 500W
  • low frequency power is 400W
  • temperature is 400 ° C.
  • a cap film (CVD-SiO film 222) is formed on the low-k film 220.
  • Plasma gas types include ammonia (NH 2),
  • Nitric oxide N 2 O
  • Hydrogen H 2
  • He Hydrogen
  • Oxygen O 2
  • Silane SiH 2
  • Argon Ar
  • Nitrogen N 2 O
  • the plasma gas may be a mixture of these gases.
  • He gas is effective when mixed with other gases.
  • SiO on the low-k film 220 by a method, for example, by depositing a film with a thickness of 50 nm
  • a SiO film 222 is formed as a film. By forming the SiO film 222, lithography
  • Cap film includes SiO film, SiC film, SiOC film,
  • SiCN films etc., but from the viewpoint of reducing damage, the SiO film is superior, and the view of lowering the dielectric constant
  • the SiOC film is excellent, and from the viewpoint of improving the breakdown voltage, the SiC film and the SiCN film are excellent. Furthermore, a laminated film of SiO film and SiC film, or a laminated film of SiO film and SiCO film, or Si film
  • a laminated film of an O film and a SiCN film can be used. Furthermore, part of the cap film, or
  • the thickness of the cap film is preferably 1 Onm to 150 nm, and lOnm to 50 nm is effective in reducing the effective relative dielectric constant.
  • the interlayer insulating film in the lower wiring may not be a 1 ow-k film having a relative dielectric constant of 3.5 or less, but is particularly effective when a low-k film is included. .
  • parasitic capacitance between wirings can be further reduced, and high integration can be achieved.
  • FIG. 4 is a cross-sectional view for explaining each step from the opening forming step (S 112) to the fitting step (S 118).
  • the damascene wiring is formed in the SiO film 222, the low-k film 220, and the SiC film 212 by the lithographic process and the dry etching process.
  • An opening 150 which is a wiring trench structure for manufacturing the substrate is formed.
  • the resist film is subjected to a lithographic process including a resist coating process, an exposure process, etc., and then a resist is formed on the SiO film 222.
  • the k film 220 may be removed by anisotropic etching using the SiC film 212 as an etching stopper, and then the opening 150 may be formed by etching the SiC film 212.
  • the opening 150 can be formed substantially perpendicular to the surface of the substrate 200.
  • the opening 150 may be formed by a reactive ion etching method.
  • a barrier metal material is applied to the surface of the opening 150 and the SiO film 222 formed in the opening forming step (S1 12).
  • a barrier metal film 240 is formed.
  • a barrier film is formed by depositing a laminated film of a tantalum nitride (TaN) film and a tantalum (Ta) film to a thickness of 13 nm.
  • a metal film 240 is formed.
  • the TaN film can prevent diffusion of Cu into the low-k film 220, and the Ta film can improve Cu adhesion.
  • atomic layer vapor deposition ALD method or atomic layer chemical vapor deposition: ALCVD method
  • CVD method can be used as a barrier metal material deposition method.
  • Etc. can be used.
  • the Cu thin film that will be the force sword electrode in the next step of electroplating is used as the seed film 250, and the inner wall and substrate of the opening 150 where the noria metal film 240 is formed.
  • a seed film 250 having a thickness of 75 nm is deposited.
  • the Cu film 260 is formed on the inner wall of the opening 150 and the seed film 250 by an electrochemical growth method such as electroplating using the seed film 250 as a force sword electrode.
  • an electrochemical growth method such as electroplating using the seed film 250 as a force sword electrode.
  • a Cu film 260 having a thickness of 300 nm is deposited, and then annealing is performed at a temperature of 250 ° C. for 30 minutes as an annealing process.
  • Fig. 5 shows the flat film process (S120) force and the SiO film formation process (S
  • the surface of the SiO film 222 is shown by CMP.
  • the buried structure is formed by polishing and removing the Cu film 260, the seed film 250, and the barrier metal film 240 deposited on the two surfaces.
  • an orbital type is used as the CMP apparatus.
  • the CMP load is 1.03 X 10 4 Pa (l. 5 psi)
  • the orbital rotation speed is 600 min— 1 (600 rpm)
  • the head rotation speed is 24 min—i rpm
  • the slurry supply speed is 0.3 LZmin (300 ccZ
  • the polishing pad shall be a single layer pad made of foamed polyurethane (IC1000 from Kuchi Dale).
  • CMP a barrel-free slurry (HS-C4 30-TU manufactured by Hitachi Chemical Co., Ltd.) is used for Cu, and a colloidal silica barrel slurry (HS-T605 manufactured by Hitachi Chemical Co., Ltd.) is used for the NORA metal. Use 8). CMP is performed under these conditions, and the Cu film and barrier metal film outside the trench are removed to form damascene Cu wiring.
  • the CVD method is used to form a film thickness, for example, on the first wiring layer, as described with reference to Fig. 3 (b). 30nm SiC film 2 75 is formed.
  • the SiC film 275 functions as a Cu diffusion prevention film. It also has a function as an etching stopper. Since it is difficult to produce a SiC film, a SiOC film may be used instead of the SiC film. Alternatively, a SiCN film or a SiN film can be used.
  • the low-k film 280 using a porous insulating material is formed on the top of the SiC film 275, for example, 200 nm.
  • the thickness is formed.
  • this step may have the same content as that described with reference to FIG. 3 (c), its specific description is omitted.
  • the surface of the low-k film 280 is modified by helium (He) plasma irradiation in the CVD apparatus.
  • He helium
  • SiO is deposited on the low-k film 280 by the CVD method, for example, with a film thickness of 50 nm.
  • FIG. 6 is a process cross-sectional view showing the opening forming step (S130) force and the seed film forming step (S134) in the second wiring layer forming step.
  • the damascene process is performed in the SiO film 282, the low-k film 280, and the SiC film 275 by the lithographic process and the dry etching process.
  • Opening 154 that is a wiring groove structure for forming a wiring and an opening 152 that is a via hole structure are formed. Opening 154 and opening 152 are connected to SiO film 282, low-k film 280 and
  • the etching depth can be adjusted by the SiC film 275 serving as an etching stopper, and it is easy to form openings in wiring grooves and via holes of different sizes such as width. it can.
  • the content of this process may be the same as that described with reference to FIG. 4 (a), its specific description is omitted.
  • the barrier metal film 242 using a noria metal material is formed on the surfaces of the opening 152, the opening 154 and the SiO film 282. To do.
  • this step may have the same content as that described with reference to FIG. 4 (b), its specific description is omitted.
  • a Cu thin film that will be the force sword pole of the next step, the electroplating step is performed by physical vapor deposition (PVD) method such as sputtering.
  • PVD physical vapor deposition
  • the seed film 252 is deposited (formed) on the inner surface and the bottom surface of each of the opening 152 and the opening 154 where the noria metal film 242 is formed, and on the surface of the substrate 200.
  • the content of this process may be the same as the content described with reference to FIG. 4 (c), the specific description is omitted.
  • FIG. 7 is a process cross-sectional view illustrating the plating process (S136) force in the second wiring layer forming process and the process of forming the low-k film of the third wiring layer.
  • the Cu film 262 is formed by an electrochemical growth method such as electrolytic plating, and the opening 152, the opening 154 and the substrate. Deposit on 200 surfaces.
  • this step may have the same content as that described with reference to FIG. 4 (d), its specific description is omitted.
  • a via hole having a small diameter and a wiring groove having a wide width and length are buried simultaneously.
  • plating is performed under a plating condition in which no void is formed in the via hole, and after filling the via hole, the plating current is increased to efficiently form a via hole having a small diameter and a wiring groove having a wide width and length. Can be embedded at the same time.
  • the surface of the SiO film 282 is formed by CMP.
  • the Cu film 262, seed film 252 and barrier metal film 242 deposited on the two surfaces are polished and removed to form a buried structure.
  • this step may be the same as the content described with reference to FIG. 5 (a), its specific description is omitted.
  • a SiC film having a thickness of, for example, 30 nm is formed on the second wiring layer by the CVD method in the same manner as described with reference to FIG. 3 (b). 284 is formed. Then, a low-k film 285 using a porous insulating material is formed on the SiC film 284, and the wiring layer is formed into a multilayer by sequentially repeating the processes having the same contents as the above-described processes. It ’s fine. When forming each wiring layer, the vias and wiring are laid out as necessary. Just do it.
  • FIG. 8 is a cross-sectional view of a semiconductor device in which wirings and vias are arranged at a minimum wiring pitch.
  • the configuration in which the wiring 105 and the via 104 arranged in the wiring layer are arranged at the minimum wiring pitch A when only the wiring is arranged in the wiring layer is compared.
  • the wiring connected in the upper layer or the lower layer of the via 104 for example, the wiring 107) and the via
  • the pitch A ′ between the wirings 105 arranged in the same wiring layer as the wiring 104 can be made smaller than the minimum wiring pitch A.
  • the pitch between wirings can be reduced, the wiring density can be improved. As a result, the degree of wiring integration can be increased. Since the pitch between wirings can be reduced, the degree of wiring integration can be increased. In Fig. 8 (b), the adjacent wirings are arranged in each layer so that they are shifted by one step V ⁇ , so that the inter-wiring pitch A 'is set to the minimum wiring pitch A between the upper and lower adjacent wirings. It can be made smaller.
  • FIG. 9 is a cross-sectional view of a semiconductor device arranged with a minimum wiring pitch between wirings that are vertically adjacent to each other.
  • Fig. 9 (a) compared with the conventional configuration in which the wiring layer and the via layer are completely separated, as shown in Fig. 9 (b), at least two wiring layers adjacent in the vertical direction are adjacent to each other.
  • the wiring between matching wiring layers (for example, wiring 105 and wiring 107) force Minimum wiring distance between wiring 105 and wiring 107 in a configuration where the wiring is arranged at the minimum wiring pitch A when only wirings are arranged in the same wiring layer X ′ can be made larger than the conventional minimum wiring distance X. Since the minimum inter-wiring distance X ′ can be made larger than the conventional minimum inter-wiring distance X ′, it is possible to reduce the parasitic capacitance C between the wirings that needs to be considered between the wirings. In Fig. 9 (b), the minimum inter-wiring distance X 'in the upper and lower adjacent wiring layers is made larger than the conventional minimum inter-wiring distance X by arranging the adjacent wirings so that they are shifted one step at a time. can do.
  • the side wall of the low-k film is covered with a CVD film having a thickness of 20 nm or less.
  • the reason is relative dielectric
  • the rate is 2.6 or less, it is also necessary to perform pore sealing, which is often a porous film, on the side wall of the Cu wiring. This is particularly effective when a barrier metal film is formed by the ALD method or CVD method described above.
  • pore sealing As the types of CVD films for pore sealing, SiC films, SiCN films, SiCO films, and SiN films are desirable. In particular, SiC film is most suitable for low dielectric constant.
  • the noria metal is not limited to Ta and TaN, but is a high melting point metal nitride such as TaCN (tantalum carbonitride), WN (nitrogen tungsten nitride), WCN (tungsten carbonitride), TIN (titanium nitride). It doesn't matter. Alternatively, Ti, WSiN, etc. may be used.
  • Cu which is used in the semiconductor industry, such as Cu-Sn alloy, Cu-Ti alloy, Cu-A1 alloy, etc., as a main component, is not only Cu. Even if the material is used, the same effect can be obtained.
  • the material of the porous insulating film is not limited to MSQ as the porous dielectric thin film material, and the same effect can be obtained by using other porous inorganic insulating film materials and porous organic insulating film materials. Obtainable.
  • examples of materials that can be used as the material for the porous insulating film include various silsesquioxane compounds, polyimides, fluorocarbons, and norylenes. And various insulating materials including benzocyclobutene.
  • any semiconductor device manufacturing method that includes the elements of the present invention and whose design can be changed as appropriate by those skilled in the art is included in the scope of the present invention.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

　この発明の半導体装置は、ビア層を介さずに、連続して積層された３層以上の複数の配線層を備えている。前記複数の配線層の少なくとも１つの配線層に、配線と上下層に位置する配線間を接続する前記ビアとの両方を配置する。                                                                                 

Description

明 細 書
半導体装置および半導体装置の製造方法
技術分野
[0001] 本発明は、半導体装置および半導体装置の製造方法に関し、特に、 Cu (銅)配線 を用いた半導体装置およびその製造方法に関する。
背景技術
[0002] 近年、半導体集積回路 (LSI)の高集積化、及び高性能化に伴って新たな微細加 ェ技術が開発されている。 CMP (chemical mechanical polishing)法もその一つであり 、 LSI製造工程、特に多層配線形成工程における層間絶縁膜の平坦化、金属プラグ 形成、或 、は埋め込み工程にぉ 、て頻繁に利用されて 、る技術である（たとえば、 下記特許文献 1参照)。
[0003] 特に、最近は LSIの高速性能化を達成するために、配線技術を従来の A1 (アルミ- ゥム)合金力も低抵抗の Cu或いは Cu合金（以下、まとめて Cuと称する。）に代える動 きが進んでいる。 Cuは、従来用いられてきた A1系合金の材料と比べ、比抵抗が 1. 8 μ Ω cmと低い。また、 A1系合金の融点が 600°Cであるのに対し、 Cuの融点は 1080 °Cである。エレクト口マイグレーション而性やストレスマイグレーション而性は、材料の 融点と相関があり、高い融点を有する Cuは、 A1系合金よりも高信頼性配線材料とし てより優れている。実際、 Cuを用いた場合のエレクト口マイグレーション耐性は、アル ミニゥム系合金を用いた場合のエレクト口マイグレーション耐性に比べて一桁程度高 い。
[0004] Cuは、 A1合金配線の形成にぉ 、て頻繁に用いられたドライエッチング法による微 細加工が困難である。そのため、溝が形成された絶縁膜上に Cu膜を堆積し、溝内に 埋め込まれた部分以外の Cu膜を CMP法で除去することにより、埋め込み配線を形 成する、いわゆるダマシン (damascene)法が主に採用されている（たとえば、日本国 特許庁により発行された下記特許文献 2参照)。
[0005] Cu膜は、一般に、スパッタ法などで薄 、シード層を形成した後、電解めつき法によ り数 lOOnm程度の厚さの積層膜を積層することにより形成される。この際、通常、 Cu の絶縁膜中への拡散を抑制するため、絶縁膜に溝およびホールを形成した後、高融 点金属または高融点金属の化合物力 なる薄い下敷き膜を形成し、その後に Cu埋 め込み配線の形成（Cuの埋め込み）を行う。このため、 Cu埋め込み配線を形成した 後、溝やホールの底面および側面は、ノリアメタルと呼ばれる高融点金属または高 融点金属の化合物力 なる薄膜 (前記下敷き膜)で覆われている。そして、 Cuは、そ の側面および底面がノリアメタルと接して ヽる。
[0006] さらに、最近は、層間絶縁膜として、比誘電率の低い low— k膜を用いることが検討 されている。すなわち、比誘電率 kが約 4. 2のシリコン酸ィ匕膜 (SiO膜）に代えて、比
2
誘電率 kがたとえば 3. 5以下の low— k膜を用いることにより、配線間の寄生容量を 低減することが試みられている。また、比誘電率 kが 2. 5以下の low— k膜材料の開 発も進められており、これらは、材料中に空孔が入ったポーラス材料となっているもの が多い。このような low— k膜 (若しくはポーラス low— k膜）と Cu配線を組み合わせた 多層配線構造を有する半導体装置の製造方法は次のようなものである。
[0007] 図 10は、従来の low— k膜と Cu配線を組み合わせた多層配線構造を有する半導 体装置の製造方法を示す工程断面図である。なお、図 10では、デバイス部分等の 形成方法は省略している。
図 10 (a)において、シリコン基板による基体 200上に、 CVD (ィ匕学気層成長）法な どにより第 1の絶縁膜 221を成膜する。
[0008] 図 10 (b)において、フォトリソグラフイエ程およびエッチング工程により、 Cu金属配 線或いは Cuコンタクトプラグを形成するための溝構造（開口部 H)を第 1の絶縁膜 22 1に形成する。
図 10 (c)において、第 1の絶縁膜 221上に、ノリアメタル膜 240、 Cuシード膜およ び Cu膜 260をこの順に形成して、 150°C力 400°Cの温度で約 30分間ァニール処 理する。
[0009] 図 10 (d)にお!/、て、開口部 H外の Cu膜 260およびバリアメタル膜 240を CMP法で 除去することにより、溝である開口部 Hに Cu配線を形成する。
図 10 (e)において、 Cu膜 260の表面に拡散防止膜として窒化シリコン膜を形成し、 多層 Cu配線を形成する場合は、第 2の絶縁膜 281をさらに成膜する。 図 11は、多層配線ィ匕した半導体装置の断面を示す図である。
[0010] 図 11に示すように、多層配線を形成する場合、第 1配線層と第 2配線層との間には 、第 1配線層の配線 91と第 2配線層の配線 92の両配線を接続するためのビア 93が 形成された第 1ビア層が独立して形成される。さらに、多層化していく場合には、配線 層とビア層とを交互に形成していくことになる。
その他、日本国特許庁により発行された下記特許文献 2には、ビア層に、上層に形 成された配線同士を接続するヒューズを配置する技術が開示されている。このようなヒ ユーズには、タングステン (W)やタンタル (Ta)などの高融点金属や高融点金属のシ リサイドが材料として用いられる。
[0011] 半導体装置の高集積化'高速ィ匕に伴い、配線構造は単層構造力 多層化がすす み、 5層以上の金属配線構造を有する半導体装置も開発生産されている。しかし、高 集積ィ匕が進むにつれて、いわゆる配線間寄生容量と配線抵抗とに起因する信号伝 達遅延が問題となっている。近年、多層化に伴い、配線構造に起因する信号伝達遅 延が半導体装置の高速ィヒに与える影響が増大しており、その回避策として様々な方 法が取られている。
[0012] 一般的に、信号伝達遅延は、配線間寄生容量と配線抵抗との積で示すことができ る。配線抵抗の低減に対しては、従来の A1配線力も抵抗の低い Cu配線へ移行が進 んでいるが、 A1配線であっても Cu配線であっても、各配線層において隣り合う配線 間には、所定の距離を設ける必要がある。図 11に示すように、最小配線ピッチ Aで配 線 91を形成し、配線 91間に配線間距離 Bの間隔を設ける必要がある。したがって、 従来のような配線構造では、低抵抗材料を用いても、その材料に応じた所定の距離 を確保しなければならない。また、多層化のためには、配線層とビア層とを交互に形 成しなければならず、配線層を 1層形成するために、ビア層を 1層形成することになる 。そのため、配線層の数の 2倍の層が形成されることになり、集積度を上げることが困 難であった。
特許文献 1：米国特許第 4944836号公報
特許文献 2 :特開平 9— 45782号公報
発明の開示 [0013] そこで、本発明は、多層配線構造の半導体装置における配線の集積度を向上させ ることを目的とする。
本発明の半導体装置は、ビア層を介さずに、連続して積層された 3層以上の複数 の配線層を備え、前記 3層以上の配線層のうちの少なくとも 1つの配線層には、配線 と、上下層に位置する配線間を接続するビアとの両方が配置されたことを特徴とする
[0014] ビア層を介さずに、配線とビアとの両方が配置された配線層により多層化していくこ とにより、配線形成の自由度を向上させることができる。すなわち、配線層とビア層と の区別をなくすことができ、配線形成の自由度を向上させることができる。配線形成 の自由度を向上させることができるので、配線の集積度を向上させることができる。さ らに、ビア層という配線層間の単独層を不要にすることができる。
[0015] 前記配線の厚さは、当該配線が配置された配線層の厚さと同一であることが好まし い。配線の厚さを配線層の厚さと同一にすることにより、上下層に配置されたビア或 いは配線と接続することができる。さら〖こ、製造工程においては、配線を形成する際、 途中でエッチングを停止させる必要がなぐエッチング工程の制御性を向上させるこ とがでさる。
また、前記少なくとも 1つの配線層において、当該配線層に配置された前記配線と 前記ビアとが、配線のみを配列する場合の配線ピッチで配置されて 、ることが好まし い。 1つの配線層において、前記配線と前記ビアとが、配線のみを配列する場合の配 線ピッチで配置されることにより、前記ビアの上層或!、は下層にお 、て接続された配 線と、前記ビアと同じ層に配置された配線と、の配線間ピッチを、小さくすることができ る。配線間ピッチを小さくすることができるので、配線の集積度を上げることができる。 たとえば、前記ビアの上層或いは下層において接続された配線の幅方向のエッジに 対して、ビアのエッジが当該配線の内側に位置する場合、前記ビア力 前記配線幅 より小さ 、幅で形成されても、太く形成されてもょ ヽ。
[0016] 或いは、前記 3層以上の配線層のうち、隣接する少なくとも 2つの配線層において、 それらの配線層の配線力 配線層にお 、て配線のみを配列する場合の配線ピッチ で配置されることが好まし 、。 隣接する少なくとも 2つの配線層において、それらの配線層の配線同士力 各配線 層にお 、て配線のみを配列する場合の配線ピッチで配置されることにより、隣接する 配線層の配線同士の配線間距離を大きくすることができる。配線間距離を大きくする ことができるので、配線間の寄生容量を低下させることができる。
[0017] 本発明の半導体装置の製造方法は、基体上に絶縁膜を形成する絶縁膜形成工程 と、前記絶縁膜に前記絶縁膜を貫通する配線用開口部と前記絶縁膜を貫通するビ ァ用開口部とを開口する開口部形成工程と、前記配線用開口部とビア用開口部とに 導電性材料を堆積させる堆積工程と、を備えたことを特徴とする。
前記絶縁膜に前記絶縁膜を貫通する配線用開口部と前記絶縁膜を貫通するビア 用開口部とを開口し、そこに導電性材料を堆積させることにより、配線とビアとを混在 させることができる。配線とビアとを混在させることができるので、配線形成の自由度 を向上させることができる。
[0018] 高集積化に伴い採用された絶縁材料として、前記絶縁膜形成工程において、比誘 電率が 3. 5以下の低誘電率材料膜を形成すると特に有効である。
同様に、高集積化に伴い採用された配線材料として、前記堆積工程において、導 電性材料として、銅 (Cu)を用いると特に有効である。
本発明における上述の、または他の目的、特徴および効果は、添付図面を参照し て次に述べる実施形態の説明により明らかにされる。
図面の簡単な説明
[0019] [図 1]図 1は、この発明の第 1実施形態に係る半導体装置の断面図である。
[図 2]図 2は、図 1の半導体装置の製造方法の要部を工程順に示すフローチャートで ある。
[図 3]図 3 (a)〜3 (d)は、図 2に示す SiO膜形成工程力も第 1配線層形成工程中の S
2
iO膜形成工程までの各工程を説明するための断面図である。
2
[図 4]図 4 (a)〜4 (d)は、図 2に示す第 1配線層形成工程中の開口部形成工程力ゝらめ つき工程までの各工程を説明するための断面図である。
[図 5]図 5 (a)〜5 (d)は、図 2に示す第 1配線層形成工程中の平坦ィ匕工程力ゝら第 2配 線層形成工程中の SiO膜形成工程までの各工程を説明するための断面図である。 [図 6]図 6 (a)〜6 (c)は、図 2に示す第 2配線層形成工程中の開口部形成工程からシ ード膜形成工程までの各工程を説明するための断面図である。
[図 7]図 7 (a)〜7 (c)は、図 2に示す第 2配線層形成工程中のめっき工程力 第 3配 線層の low— k膜を形成する工程までの各工程を説明するための断面図である。
[図 8]図 8 (a)および 8 (b)は、配線とビアとを最小配線ピッチで配置した半導体装置 の断面図である。
[図 9]図 9 (a)および 9 (b)は、上下に隣り合う配線間において最小配線ピッチで配置 した半導体装置の断面図である。
[図 10]図 10 (a)〜： LO (e)は、従来の low— k膜と Cu配線とを組み合わせた多層配線 構造を有する半導体装置の製造方法を工程順に示す断面図である。
[図 11]図 11は、多層配線ィ匕した半導体装置の断面を示す図である。
発明の実施形態
[0020] 図 1は、この発明の第 1実施形態に係る半導体装置の断面図である。
図 1に示すように、基体 200上に、 SiO膜 210が配置され、その上に、第 1配線層、
2
第 2配線層、第 3配線層、第 4配線層および第 5配線層がこの順に配置される。この 実施形態では、第 1〜第 5配線層を備えている力 さらに多くの配線層を備えることに より多層化されてもよい。
[0021] 第 1配線層は、第 1の絶縁膜として、下地膜となる SiC膜 212とその上の low— k膜 2 20とキャップ膜となる SiO膜 222により構成される。この第 1配線層には、配線 101と
2
して、 Cu膜 260が配置されている。また、ノリアメタル膜 240が、 Cu配線となる Cu膜 260の側面と底面とに接するように設けられている。この第 1配線層には、ビアが配置 されていないが、これに限るものではない。
[0022] 第 2配線層は、第 2の絶縁膜として、下地膜となる SiC膜 275とその上の low— k膜 2 80とキャップ膜となる SiO膜 282により構成される。この第 2配線層には、 Cu膜 262
2
力もなる配線 102とビア 103とが混在して配置されている。また、ノリアメタル膜 242 力 Cu膜 262の側面と底面とに接するように設けられている。配線 102は、第 1配線 層の配線 101と第 3配線層のビア 104とに接続されている。また、ビア 103は、第 1配 線層の配線 101と第 3配線層の配線 105とに接続されている。 [0023] 第 3配線層は、第 3の絶縁膜として、下地膜となる SiC膜 284とその上の low— k膜 2 85とキャップ膜となる SiO膜 290により構成される。この第 3配線層には、 Cu膜 264
2
力もなる配線 105とビア 104とが混在して配置されている。また、ノ リアメタル膜 244 力 Cu膜 264の側面と底面とに接するように設けられている。配線 105は、第 2配線 層のビア 103と第 4配線層のビア 106とに接続されている。また、ビア 104は、第 2配 線層の配線 102と第 4配線層の配線 107とに接続されている。
[0024] 第 4配線層は、第 4の絶縁膜として、下地膜となる SiC膜 292とその上の low— k膜 2 95とキャップ膜となる SiO膜 297により構成される。この第 4配線層には、 Cu膜 266
2
力もなる配線 107とビア 106とが混在して配置されている。また、ノ リアメタル膜 246 1S Cu配線および Cuビアとなる Cu膜 266の側面と底面とに接するように設けられて いる。配線 107は、第 3配線層のビア 104と第 5配線層の配線 108とに接続されてい る。また、ビア 106は、第 3配線層の配線 105と第 5配線層の配線 108とに接続されて いる。
[0025] 第 5配線層は、第 5の絶縁膜として、下地膜となる SiC膜 312とその上の low— k膜 3 14とキャップ膜となる SiO膜 316により構成される。この第 5配線層には、 Cu膜 268
2
力もなる配線 108が配置されている。また、ノ リアメタル膜 248が、 Cu配線となる Cu 膜 268の側面と底面とに接するように設けられて 、る。
第 5配線層の上には、さらに、第 6の絶縁膜として、下地膜となる SiC膜 322とその 上の low— k膜 324とが積層されて!、る。
[0026] 以上のように、ビア層を介さずに、配線とビアとの両方が配置された配線層を上下 に積層して多層化することにより、配線形成の自由度を向上させることができる。さら に、ビア層という配線層間の単独層を不要にすることができる。特に、 3層以上の配線 層を有する多層化配線において、配線とビアとが混在する場合に有効である。また、 配線とビアとが混在した配線層における配線は、従来技術のようなヒューズではなぐ 完成されたチップにおいて、レーザを照射して溶断するものではない。そのため、チ ップを上から見た場合に、配線とビアとが混在した配線層における配線力 上層配線 層における配線やビアによって隠れてしまっても構わない。言い換えれば、配線とビ ァとが混在した配線層における配線は、配線長や上層或いは下層との接続等に依 存せず、所望する配線に対して適用することができる。
[0027] ここで、本発明に係る半導体装置は、図 1に示すようなレイアウトに限定されるもの ではなぐ配線がないビア単独のビア層を介さずに、配線とビアとの両方が配置され た配線層により多層化していく構成であれば構わない。ビア層を介さずに、配線とビ ァとの両方が配置された配線層により多層化していくことにより、配線形成の自由度 を向上させることができる。さら〖こ、ビア層という配線層間の単独層を不要にすること ができる。
[0028] さらに、前記配線の厚さは、当該配線が配置された配線層の厚さと同一に形成する 。配線の厚さを配線層の厚さと同一にすることにより、その層の配線と上下層に配置 されたビア或いは配線とを接続することができる。さら〖こ、製造工程においては、配線 を形成する際、途中でエッチングを停止させる必要がなぐエッチング工程の制御性 を向上させることができる。よって、エッチング精度を向上させることができる。
[0029] 以下、第 1配線層および第 2配線層の製造方法の要部について図面を用いて説明 する。
図 2は、図 1に示す半導体装置の製造方法の要部を工程順に示すフローチャート である。
第 1配線層および第 2配線層を形成するために、 SiO膜 210を形成する SiO膜形
2 2 成工程 (S102)と、第 1配線層の絶縁膜形成工程と、開口部を形成する開口部形成 工程 (S112)と、導電性材料を堆積させる導電性材料堆積工程 (第 1配線形成工程) と、平坦化工程 (S120)と、第 2配線層の絶縁膜形成工程と、開口部を形成する開口 部形成工程 (S130)と、導電性材料を堆積させる導電性材料堆積工程 (ビア、第 2配 線形成工程）と、平坦ィ匕工程 (S 138)とからなる一連の工程が実施される。
[0030] 第 1配線層の絶縁膜形成工程では、 SiC膜 212を形成する SiC膜形成工程 (S104 )、多孔質の絶縁性材料を用いた low— k膜 220を形成する low— k膜形成工程 (S1 06)、 low— k膜表面をプラズマ処理するヘリウム（He)プラズマ処理工程（S 108)お よび SiO膜 222を形成する SiO膜形成工程 (S110)が行われる。
2 2
[0031] 第 1配線層形成工程における導電性材料堆積工程では、バリアメタル膜形成工程 ( S 114)、シード膜形成工程 (S116)およびめつき工程 (S118)が行われる。 第 2配線層の絶縁膜形成工程では、 SiC膜 275を形成する SiC膜形成工程 (S122 )、多孔質の絶縁性材料を用いた low— k膜 280を形成する low— k膜形成工程 (S1 24)、 low k膜表面をプラズマ処理するヘリゥム（He)プラズマ処理工程（S 126)お よび SiO膜 282を形成する SiO膜形成工程 (SI 28)が行われる。
2 2
[0032] 第 2配線層形成工程における導電性材料堆積工程では、バリアメタル膜形成工程 ( S 132)、シード膜形成工程（S 134)およびめつき工程（S 136)が行われる。
図 3は、 SiO膜形成工程 (S102)力も low— k膜上に SiO膜を形成する SiO膜形
2 2 2 成工程 (S 110)までの各工程を説明するための断面図である。
図 3 (a)に示すように、 SiO膜形成工程（S102)では、基体 200上に、 CVD法によ
2
つて、たとえば、膜厚 200nmの SiO膜 210を形成する。ここでは、 CVD法によって
2
成膜している力 その他の方法を用いても構わない。基体 200として、たとえば、直径 300ミリのシリコンウェハ等の基板を用いる。図 3では、デバイス部分の形成を省略し ている。 SiO膜 210の代わりに、コンタクトプラグ等のデバイス部分を有する層が形成
2
されても構わない。或いは、その他の種類の層が形成されていても構わない。また、 基体 200に、コンタクトプラグ等のデバイス部分を有する層が形成されていても構わ ない。或いは、その他の種類の層が形成されていても構わない。
[0033] 図 3 (b)に示すように、 SiC膜形成工程（S 104)では、 SiO膜 210の上に、 CVD法
2
によって、たとえば、膜厚 30nmの SiC膜 212を形成する。ここでは、 CVD法によって 成膜している力 その他の方法を用いても構わない。 SiC膜 212は、エッチングストツ ノ としての機能も有する。 SiC膜を生成するのは難しいため、 SiC膜の代わりに SiOC 膜を用いても構わない。或いは、 SiCN膜、 SiN膜を用いることができる。
[0034] 図 3 (c)に示すように、 low— k膜形成工程（S 106)では、 SiC膜 212の上に、多孔 質の絶縁性材料を用いた low— k膜 220を、たとえば 200nmの厚さで形成する。 low —k膜 220を形成することで、比誘電率 kが 3. 5よりも低い層間絶縁膜を得ることがで きる。 low— k膜 220の材料としては、たとえば、多孔質の MSQ (methyl silsequioxane )を用いることができる。また、その形成方法としては、たとえば、溶液をスピンコートし た後、熱処理して、薄膜を形成する SOD (spin on dielectic coating)法を用いることが できる。この実施形態では、たとえば、スピンナ一の回転数は、 900min— sOOrpm) である。ホットプレート上にウェハを載置して、窒素雰囲気中 250°Cの温度でベータ を行い、最終的に窒素雰囲気中 450°Cの温度で 10分間のキュアを行なう。 MSQの 材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶 縁膜が得られる。たとえば、 low— k膜 220は、密度が 0. 7g/cm3で、比誘電率 kが 1 . 8となる。また、 low— k膜 220における Siと Oと Cの組成比は、 Siが 25から 35%の 範囲、 O力 5力も 57%の範囲、 Cが 13から 24%の範囲となる。
[0035] Heプラズマ処理工程（S 108)では、 CVD装置内で、 low— k膜 220の表面をヘリ ゥム (He)プラズマ照射によって改質する。 Heプラズマ照射によって表面が改質され ることで、 low— k膜 220と low— k膜 220上に形成されるキャップ膜としての CVD—S iO膜 222との接着性を改善することができる。たとえば、ガス流量は 1. 7Pa-mVs (
2
lOOOsccm)、ガス圧力は 1000Pa、高周波パワーは 500W、低周波パワーは 400 W、温度は 400°Cとする。キャップ膜（CVD— SiO膜 222)を low— k膜 220上に成
2
膜する際は、 low— k膜 220の表面にプラズマ処理を施すことがキャップ膜との接着 性を改善する上で有効である。プラズマガスの種類としては、アンモニア（NH )、亜
3 酸化窒素 (N O)、水素 (H )、 He、酸素（O )、シラン（SiH )、アルゴン (Ar)、窒素（
2 2 2 4
N )などがあり、これらの中で、 Heプラズマは、 low— k膜へのダメージが少ないため
2
に特に有効である。また、プラズマガスは、これらのガスを混合したものでもよい。たと えば、 Heガスは、他のガスと混合して用いると効果的である。
[0036] 図 3 (d)に示すように、 SiO膜形成工程（SI 10)では、 Heプラズマ処理の後、 CVD
2
法によって low— k膜 220上に SiOを、たとえば膜厚 50nm堆積することで、キャップ
2
膜としての SiO膜 222を形成する。 SiO膜 222を形成することで、リソグラフィ法によ
2 2
り直接的にパターユングすることができない low— k膜 220を保護し、 low— k膜 220 にパターンを形成することができる。キャップ膜としては、 SiO膜、 SiC膜、 SiOC膜、
2
SiCN膜などがあるが、ダメージ低減の観点からは SiO膜が優れ、低誘電率化の観
2
点からは SiOC膜が優れ、耐圧向上の観点からは SiC膜や SiCN膜が優れている。さ らに、 SiO膜と SiC膜との積層膜、もしくは SiO膜と SiCO膜との積層膜、もしくは Si
2 2
O膜と SiCN膜との積層膜を用いることができる。さらに、キャップ膜の一部、もしくは
2
全てが後述する平坦ィ匕工程において CMPにより除去されてもよい。キャップ膜を除 去することにより、誘電率をさらに低減することができる。キャップ膜の厚さとしては、 1 Onmから 150nmが良ぐ lOnmから 50nmが実効的な比誘電率を低減する上で効 果的である。
[0037] 以上の説明において、下層配線における層間絶縁膜は、比誘電率が 3. 5以下の 1 ow— k膜でなくても構わないが、 low— k膜を含む場合に特に有効である。 low— k膜 を含むことにより、より配線間の寄生容量を低減することができ、高集積ィ匕を図ること ができる。
図 4は、開口部形成工程 (S 112)からめつき工程 (S 118)までの各工程を説明する ための断面図である。
[0038] 図 4 (a)に示すように、開口部形成工程 (S 112)では、リソグラフイエ程およびドライ エッチング工程により、 SiO膜 222と low— k膜 220と SiC膜 212内に、ダマシン配線
2
を作製するための配線溝構造である開口部 150を形成する。具体的には、レジスト 塗布工程および露光工程等を含むリソグラフイエ程を経て、 SiO膜 222の上にレジ
2
スト膜を形成し、このレジスト膜から露出する SiO膜 222とその下層に位置する low
2
—k膜 220とを、 SiC膜 212をエッチングストッパとして異方性エッチング法により除去 し、その後、 SiC膜 212をエッチングして開口部 150を形成すればよい。異方性エツ チング法を用いることで、基体 200の表面に対し、略垂直に開口部 150を形成するこ とができる。たとえば、一例として、反応性イオンエッチング法により、開口部 150を形 成すればよい。
[0039] 図 4 (b)に示すように、バリアメタル膜形成工程 (S 114)では、開口部形成工程 (S1 12)により形成された開口部 150および SiO膜 222表面に、バリアメタル材料を用い
2
たバリアメタル膜 240を形成する。たとえば、 PVD (physical vapor deposition)法の 1 つであるスパッタ法を用いるスパッタリング装置内で、窒化タンタル (TaN)膜とタンタ ル (Ta)膜との積層膜を膜厚 13nm堆積することにより、バリアメタル膜 240を形成す る。 TaN膜と Ta膜とを積層することで、 TaN膜により Cuの low— k膜 220への拡散防 止を図り、 Ta膜により Cuの密着性向上を図ることができる。バリアメタル材料の堆積 方法としては、 PVD法以外に、たとえば、原子層気相成長（atomic layer deposition : ALD法、あるいは、 atomic layer chemical vapor deposition : ALCVD法）や CVD法 などを用いることができる。これらの方法を用いた場合、 PVD法を用いる場合より被 覆率をよくすることができる。
[0040] 図 4 (c)に示すように、シード膜形成工程 (S 116)では、スパッタ等の物理気相成長
(PVD)法により、次の工程である電解めつき工程（S118)の力ソード極となる Cu薄 膜を、シード膜 250として、ノリアメタル膜 240が形成された開口部 150の内壁およ び基体 200の表面に堆積 (形成）させる。ここでは、たとえば、膜厚 75nmのシード膜 250を堆積させる。
[0041] 図 4 (d)に示すように、めっき工程（S118)として、シード膜 250を力ソード極として、 電解めつき等の電気化学成長法により、 Cu膜 260を開口部 150の内壁および基体 2 00の表面に堆積させる。ここでは、たとえば、膜厚 300nmの Cu膜 260を堆積させ、 その後に、ァニール工程として、ァニール処理を 250°Cの温度で 30分間行なう。
[0042] 図 5は、平坦ィ匕工程 (S120)力も第 2配線層形成工程における SiO膜形成工程 (S
2
128)までを示す工程断面図である。
図 5 (a)に示すように、平坦ィ匕工程（S 120)では、 CMP法によって SiO膜 222の表
2 面に堆積された Cu膜 260、シード膜 250およびバリアメタル膜 240を研磨除去するこ とにより、埋め込み構造を形成する。この実施形態では、 CMP装置として、たとえば、 ォービタル方式のものが用いられる。このォービタル方式の CMP装置としては、たと えば、ノベラスシステムズ社の Momentum300を用いることができる。また、たとえば 、CMP荷重は 1. 03 X 104Pa (l. 5psi)、ォービタル回転数は 600min— 1 (600rpm) 、ヘッド回転数は 24min— i rpm)、スラリー供給速度は 0. 3LZmin(300ccZ分） 、研磨パッドは発泡ポリウレタン製の単層パッド（口デール社の IC1000)とする。さら に、 CMPスラリーとしては、 Cu用に砲粒フリースラリー（日立化成工業製の HS— C4 30— TU)を用い、ノ リアメタル用にコロイダルシリカ砲粒スラリー（ 日立化成工業製の HS— T605— 8)を用いる。このような条件で CMPを行い、溝外部の Cu膜とバリアメ タル膜を除去してダマシン Cu配線を形成する。
[0043] 続いて、次の層となる第 2配線層を形成する。
図 5 (b)に示すように、 SiC膜形成工程 (S 122)として、第 1配線層の上に、図 3 (b) を参照しつつ説明した内容と同様、 CVD法によって、たとえば膜厚 30nmの SiC膜 2 75を形成する。ここでは、 CVD法によって成膜している力 その他の方法を用いても 構わない。 SiC膜 275は、 Cuの拡散防止膜として機能する。また、エッチングストツバ としての機能も有する。 SiC膜を生成するのは難しいため、 SiC膜の代わりに SiOC膜 を用いても構わない。或いは、 SiCN膜、 SiN膜を用いることもできる。
[0044] 図 5 (c)に示すように、 low— k膜形成工程（S124)として、 SiC膜 275の上〖こ、多孔 質の絶縁性材料を用いた low— k膜 280を、たとえば 200nmの厚さで形成する。そ の他、この工程は、図 3 (c)を参照しつつ説明した内容と同様の内容でよいため、そ の具体的な説明を省略する。
Heプラズマ処理工程（S 126)では、 CVD装置内で、 low— k膜 280の表面をヘリ ゥム (He)プラズマ照射によって改質する。その他、この工程は、図 3 (c)を参照しつ つ説明した内容と同様の内容でよいため、その具体的な説明を省略する。
[0045] 図 5 (d)に示すように、 SiO膜形成工程（S128)では、 Heプラズマ処理（S 126)の
2
後、 CVD法によって low— k膜 280上に SiOを、たとえば、膜厚 50nm堆積すること
2
で、キャップ膜としての SiO膜 282を形成する。この工程は、図 3 (d)を参照しつつ説
2
明した内容と同様の内容でよいため、その具体的な説明を省略する。
[0046] 図 6は、第 2配線層形成工程における開口部形成工程 (S130)力もシード膜形成 工程 (S 134)までを示す工程断面図である。
図 6 (a)に示すように、開口部形成工程 (S130)では、リソグラフイエ程およびドライ エッチング工程により、 SiO膜 282、 low— k膜 280および SiC膜 275内に、ダマシン
2
配線を作製するための配線溝構造である開口部 154とビア孔構造である開口部 152 とを形成する。開口部 154および開口部 152を、 SiO膜 282、 low— k膜 280および
2
SiC膜 275に貫通して形成し、 SiO膜 282、 low— k膜 280および SiC膜 275の合計
2
膜厚と同じ膜厚とすることにより、エッチングストツバとなる SiC膜 275でエッチング深 さを調整することができ、幅等のサイズの異なる配線溝とビア孔でも開口形成しやす くすることができる。その他、この工程は、図 4 (a)を参照しつつ説明した内容と同様 の内容でよいため、その具体的な説明を省略する。
[0047] 図 6 (b)に示すように、バリアメタル膜形成工程 (S 132)では、開口部 152、開口部 154および SiO膜 282の表面に、ノリアメタル材料を用いたバリアメタル膜 242を形 成する。その他、この工程は、図 4 (b)を参照しつつ説明した内容と同様の内容でよ いため、その具体的な説明を省略する。
図 6 (c)に示すように、シード膜形成工程 (S 134)では、スパッタ等の物理気相成長 (PVD)法により、次の工程である電解めつき工程の力ソード極となる Cu薄膜を、シー ド膜 252として、ノリアメタル膜 242が形成された開口部 152および開口部 154の各 内壁および各底面、ならびに基体 200の表面に堆積 (形成）させる。その他、このェ 程は、図 4 (c)を参照しつつ説明した内容と同様の内容でよいため、その具体的な説 明を省略する。
[0048] 図 7は、第 2配線層形成工程におけるめっき工程 (S136)力も第 3配線層の low— k 膜を形成する工程までを示す工程断面図である。
図 7 (a)に示すように、めっき工程（S136)では、シード膜 252を力ソード極として、 電解めつき等の電気化学成長法により Cu膜 262を、開口部 152、開口部 154および 基体 200の表面に堆積させる。その他、この工程は、図 4 (d)を参照しつつ説明した 内容と同様の内容でよいため、その具体的な説明を省略する。ここでは、径の小さな ビア孔と広い幅および長さを持つ配線溝とを同時に埋め込んでいく。まず、ビア孔に ボイドが形成されないめっき条件でめっきを行い、ビア孔を埋め込んだ後、めっき電 流を上昇させることにより、効率よく径の小さなビア孔と広い幅および長さを持つ配線 溝とを同時に埋め込むことができる。
[0049] 図 7 (b)に示すように、平坦ィ匕工程（S138)では、 CMP法によって SiO膜 282の表
2 面に堆積された Cu膜 262、シード膜 252およびバリアメタル膜 242を研磨除去するこ とにより、埋め込み構造を形成する。その他、この工程は、図 5 (a)を参照しつつ説明 した内容と同様の内容でよいため、その具体的な説明を省略する。
続いて、次の層となる第 3配線層を形成する。
[0050] 図 7 (c)に示すように、第 2配線層の上に、図 3 (b)を参照しつつ説明した内容と同 様にして、 CVD法によって、たとえば膜厚 30nmの SiC膜 284を形成する。そして、 S iC膜 284の上に、多孔質の絶縁性材料を用いた low— k膜 285を形成し、順次、上 述した各工程と同様な内容の工程を繰り返すことにより配線層を多層化して 、けばよ い。各配線層を形成していく場合には、ビアと配線とを必要に応じてレイアウトしてい けばよい。
[0051] 図 8は、配線とビアとを最小配線ピッチで配置した半導体装置の断面図である。
図 8 (a)に示すように、配線層とビア層とが完全に分かれている従来の構成と、図 8 ( b)に示すように、少なくとも 1つの配線層（たとえば、第 3配線層）において、その配線 層に配置された配線 105とビア 104とが、配線層に配線のみを配列する場合の最小 配線ピッチ Aで配置される構成とを比較する。この場合、配線 105とビア 104とが最 小配線間ピッチ Aで配置されて 、ても、ビア 104の上層或 、は下層にお 、て接続さ れた配線 (たとえば、配線 107)と当該ビア 104と同じ配線層に配置された配線 105と の間で、それらの配線間のピッチ A'を最小配線ピッチ Aより小さくすることができる。 配線間ピッチを小さくすることができるので、配線密度を向上させることができる。その 結果、配線の集積度を上げることができる。配線間ピッチを小さくすることができるの で、配線の集積度を上げることができる。図 8 (b)では、隣り合う配線が 1段ずつ段違 Vヽにずれたように各層に配置したことにより、上下に隣り合う配線間にお 、て配線間 ピッチ A'を最小配線ピッチ Aより小さくすることができる。
[0052] 図 9は、上下に隣り合う配線間において最小配線ピッチで配置した半導体装置の 断面図である。
図 9 (a)に示すように、配線層とビア層とが完全に分かれている従来の構成と比べ、 図 9 (b)に示すように、上下に隣接する少なくとも 2つの配線層において、隣り合う配 線層の配線同士 (たとえば、配線 105と配線 107)力 同じ配線層で配線のみを配列 する場合の最小配線ピッチ Aで配置される構成では、配線 105と配線 107との最小 配線間距離 X'を従来の最小配線間距離 Xより大きくすることができる。最小配線間 距離 X'を従来の最小配線間距離 X'よりも大きくすることができるので、配線間の面 同士で考慮する必要のある配線間の寄生容量 Cを低減させることができる。図 9 (b) では、隣り合う配線が 1段ずつ段違いにずれたように各層に配置したことにより、上下 に隣り合う配線層における最小配線間距離 X'を従来の最小配線間距離 Xより大きく することができる。
[0053] 前記各実施の形態において、比誘電率 kが 2. 6以下の場合、 low— k膜の側壁が、 20nm以下の膜厚の CVD膜で被覆されていることが望ましい。その理由は、比誘電 率が 2. 6以下の場合は、ポーラス膜であることが多ぐポアシーリングを Cu配線の側 壁で行う必要がある力もである。前述の ALD法や CVD法によってバリアメタル膜を 成膜する場合は特に有効である。ポアシーリング用の CVD膜の種類としては、 SiC 膜、 SiCN膜、 SiCO膜、 SiN膜が望ましい。特に、低誘電率の観点力も SiC膜が最 適である。
[0054] また、配線ピッチが小さくなるほど、それ以上の高集積ィ匕が難しくなるため、前記実 施の形態は、配線ピッチが小さくなるほど有効となる。
また、ノリアメタルとして、 Ta、 TaNに限らず、 TaCN (炭化窒化タンタル）、 WN (窒 ィ匕タングステン）、 WCN (炭化窒化タングステン）、 TIN (窒化チタン)等の高融点金 属の窒化物であっても構わない。或いは Ti、 WSiN等であっても構わない。
[0055] さらにまた、上記各実施の形態における配線層の材料として、 Cu以外に、 Cu-Sn 合金、 Cu— Ti合金、 Cu— A1合金等の、半導体産業で用いられる Cuを主成分とする 材料を用 、ても同様の効果が得られる。
また、多孔質絶縁膜の材料としては、多孔質誘電体薄膜材料としての MSQに限ら ず、他の多孔質無機絶縁体膜材料、多孔質有機絶縁体膜材料を用いても同様の効 果を得ることができる。
[0056] 特に、多孔質の低誘電率材料に上記各実施の形態を適用した場合には、上述の 如く顕著な効果が得られる。上記各実施の形態において、多孔質絶縁膜の材料とし て用いることができるものとしては、たとえば、各種のシルセスキォキサンィ匕合物、ポリ イミド、炭化フッ素（fluorocarbon)、 ノ リレン（parylene)、ベンゾシクロブテンをはじめと する各種の絶縁性材料を挙げることができる。
[0057] さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体 集積回路や各種の半導体素子において必要とされるものを適宜選択して用いること ができる。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置 の製造方法は、本発明の範囲に包含される。
また、説明の簡便化のために、半導体産業で通常用いられる手法、たとえば、フォト リソグラフィプロセス、処理前後のクリーニング等は省略している力 それらの手法が 含まれることは言うまでもな!/、。
以上、本発明の実施形態について詳細に説明してきたが、これらは本発明の技術 的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例 に限定して解釈されるべきではなぐ本発明の精神および範囲は添付の請求の範囲 によってのみ限定される。
この出願は、 2004年 10月 26日に日本国特許庁に提出された特願 2004— 3107 35号に対応しており、この出願の全開示はここに引用により組み込まれるものとする

Claims

請求の範囲
[1] ビア層を介さずに、連続して積層された 3層以上の配線層を備え、
前記 3層以上の配線層のうちの少なくとも 1つの配線層には、配線と上下層に位置 する配線間を接続する前記ビアとの両方が配置されたことを特徴とする半導体装置。
[2] 前記少なくとも 1つの配線層において、当該配線層に配置された前記配線と前記ビ ァとが、配線のみを配列する場合の配線ピッチで配置されたことを特徴とする請求項
1記載の半導体装置。
[3] 前記 3層以上の配線層のうち、隣接する少なくとも 2つの配線層において、それらの 配線層の配線同士力 各配線層にお 、て配線のみを配列する場合の配線ピッチで 配置されたことを特徴とする請求項 1記載の半導体装置。
[4] 基体上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に前記絶縁膜を貫通する配線用開口部と前記絶縁膜を貫通するビア 用開口部とを開口する開口部形成工程と、
前記配線用開口部とビア用開口部とに導電性材料を堆積させる堆積工程と、 を備えたことを特徴とする半導体装置の製造方法。
[5] 前記絶縁膜形成工程において、比誘電率が 3. 5以下の低誘電率材料膜を形成する ことを特徴とする請求項 4記載の半導体装置の製造方法。
PCT/JP2005/019422 2004-10-26 2005-10-21 半導体装置および半導体装置の製造方法 WO2006046487A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US11/579,339 US7834459B2 (en) 2004-10-26 2005-10-21 Semiconductor device and semiconductor device manufacturing method
JP2006543106A JPWO2006046487A1 (ja) 2004-10-26 2005-10-21 半導体装置および半導体装置の製造方法
US12/945,446 US8119519B2 (en) 2004-10-26 2010-11-12 Semiconductor device manufacturing method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004-310735 2004-10-26
JP2004310735 2004-10-26

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US11/579,339 A-371-Of-International US7834459B2 (en) 2004-10-26 2005-10-21 Semiconductor device and semiconductor device manufacturing method
US12/945,446 Division US8119519B2 (en) 2004-10-26 2010-11-12 Semiconductor device manufacturing method

Publications (1)

Publication Number Publication Date
WO2006046487A1 true WO2006046487A1 (ja) 2006-05-04

Family

ID=36227727

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/019422 WO2006046487A1 (ja) 2004-10-26 2005-10-21 半導体装置および半導体装置の製造方法

Country Status (6)

Country Link
US (2) US7834459B2 (ja)
JP (1) JPWO2006046487A1 (ja)
KR (1) KR20070063499A (ja)
CN (1) CN1989608A (ja)
TW (1) TWI376015B (ja)
WO (1) WO2006046487A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103850A (ja) * 2005-10-07 2007-04-19 Nec Electronics Corp 半導体装置の製造方法
US20090115062A1 (en) * 2007-11-07 2009-05-07 Rohm Co., Ltd. Semiconductor device

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4713936B2 (ja) * 2005-05-09 2011-06-29 株式会社東芝 半導体装置
JP5329786B2 (ja) * 2007-08-31 2013-10-30 株式会社東芝 研磨液および半導体装置の製造方法
US20140024213A1 (en) * 2012-07-18 2014-01-23 Globalfoundries Inc. Processes for forming integrated circuits with post-patterning treament
US9285334B2 (en) * 2013-06-06 2016-03-15 Zhi David Chen Hybrid dielectric moisture sensors
JP6257261B2 (ja) * 2013-10-21 2018-01-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
CN105336680B (zh) * 2014-08-13 2020-02-11 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
JP6347548B2 (ja) * 2014-09-08 2018-06-27 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
US9431343B1 (en) * 2015-03-11 2016-08-30 Samsung Electronics Co., Ltd. Stacked damascene structures for microelectronic devices
CN107887285A (zh) * 2016-09-30 2018-04-06 中芯国际集成电路制造(北京)有限公司 焊垫结构及其制造方法、及图像传感器
US10727111B2 (en) * 2017-07-18 2020-07-28 Taiwan Semiconductor Manufaturing Co., Ltd. Interconnect structure
US11942414B2 (en) 2021-09-17 2024-03-26 Qualcomm Incorporated Integrated circuits (ICs) employing directly coupled metal lines between vertically-adjacent interconnect layers for reduced coupling resistance, and related methods

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004273523A (ja) * 2003-03-05 2004-09-30 Renesas Technology Corp 配線接続構造
JP2004289004A (ja) * 2003-03-24 2004-10-14 Seiko Epson Corp 半導体装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4944836A (en) 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
US5625232A (en) * 1994-07-15 1997-04-29 Texas Instruments Incorporated Reliability of metal leads in high speed LSI semiconductors using dummy vias
JP3489088B2 (ja) 1995-08-02 2004-01-19 富士通株式会社 冗長手段を有する半導体装置及びその製造方法
JP3469771B2 (ja) * 1998-03-24 2003-11-25 富士通株式会社 半導体装置およびその製造方法
JP3861669B2 (ja) * 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
JP2002270691A (ja) 2002-02-07 2002-09-20 Nec Corp 配線構造
KR100462884B1 (ko) * 2002-08-21 2004-12-17 삼성전자주식회사 희생충진물질을 이용한 반도체 장치의 듀얼다마신배선형성방법
US6930391B2 (en) * 2002-08-27 2005-08-16 Intel Corporation Method for alloy-electroplating group IB metals with refractory metals for interconnections
JP3898133B2 (ja) * 2003-01-14 2007-03-28 Ｎｅｃエレクトロニクス株式会社 ＳｉＣＨＮ膜の成膜方法。
TW200512926A (en) * 2003-09-18 2005-04-01 Semiconductor Leading Edge Tec Method of manufacturing semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004273523A (ja) * 2003-03-05 2004-09-30 Renesas Technology Corp 配線接続構造
JP2004289004A (ja) * 2003-03-24 2004-10-14 Seiko Epson Corp 半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103850A (ja) * 2005-10-07 2007-04-19 Nec Electronics Corp 半導体装置の製造方法
US20090115062A1 (en) * 2007-11-07 2009-05-07 Rohm Co., Ltd. Semiconductor device
JP2009117652A (ja) * 2007-11-07 2009-05-28 Rohm Co Ltd 半導体装置
US8227922B2 (en) * 2007-11-07 2012-07-24 Rohm Co., Ltd. Semiconductor device having a multilayer interconnection structure that includes an etching stopper film

Also Published As

Publication number Publication date
CN1989608A (zh) 2007-06-27
US20110059607A1 (en) 2011-03-10
US7834459B2 (en) 2010-11-16
JPWO2006046487A1 (ja) 2008-05-22
TW200636912A (en) 2006-10-16
US20080251929A1 (en) 2008-10-16
TWI376015B (en) 2012-11-01
US8119519B2 (en) 2012-02-21
KR20070063499A (ko) 2007-06-19

Similar Documents

Publication Publication Date Title
US8119519B2 (en) Semiconductor device manufacturing method
US7053487B2 (en) Semiconductor device
US8629560B2 (en) Self aligned air-gap in interconnect structures
US8822331B2 (en) Anchored damascene structures
US8592306B2 (en) Redundant metal barrier structure for interconnect applications
US7915162B2 (en) Method of forming damascene filament wires
US7867895B2 (en) Method of fabricating improved interconnect structure with a via gouging feature absent profile damage to the interconnect dielectric
US7259090B2 (en) Copper damascene integration scheme for improved barrier layers
US20070059919A1 (en) Method of manufacturing semiconductor device
US7199045B2 (en) Metal-filled openings for submicron devices and methods of manufacture thereof
JP2011014904A (ja) ビアがガウジングされた相互接続構造体及びその製造方法
US7052990B2 (en) Sealed pores in low-k material damascene conductive structures
US8957519B2 (en) Structure and metallization process for advanced technology nodes
JP4364258B2 (ja) 半導体装置及び半導体装置の製造方法
US20060027924A1 (en) Metallization layers for crack prevention and reduced capacitance
JP4558272B2 (ja) 低誘電率技術における銅バイア用のクロム接着層
US6383929B1 (en) Copper vias in low-k technology
KR100386628B1 (ko) 반도체 소자의 금속 배선 형성방법
JP2004172337A (ja) 半導体装置およびその製造方法
JP2006049534A (ja) 半導体装置の製造方法及び半導体装置
JP2006060011A (ja) 半導体装置の製造方法
KR20070031237A (ko) 반도체 장치를 제조하는 방법

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BW BY BZ CA CH CN CO CR CU CZ DK DM DZ EC EE EG ES FI GB GD GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV LY MD MG MK MN MW MX MZ NA NG NO NZ OM PG PH PL PT RO RU SC SD SG SK SL SM SY TJ TM TN TR TT TZ UG US UZ VC VN YU ZA ZM

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SZ TZ UG ZM ZW AM AZ BY KG MD RU TJ TM AT BE BG CH CY DE DK EE ES FI FR GB GR HU IE IS IT LU LV MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2006543106

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 11579339

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 200580024113.4

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 1020077002923

Country of ref document: KR

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 05795174

Country of ref document: EP

Kind code of ref document: A1