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WO2006030905A1 - クロック生成回路、及びクロック生成方法 - Google Patents

クロック生成回路、及びクロック生成方法 Download PDF

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Publication number
WO2006030905A1
WO2006030905A1 PCT/JP2005/017166 JP2005017166W WO2006030905A1 WO 2006030905 A1 WO2006030905 A1 WO 2006030905A1 JP 2005017166 W JP2005017166 W JP 2005017166W WO 2006030905 A1 WO2006030905 A1 WO 2006030905A1
Authority
WO
WIPO (PCT)
Prior art keywords
clock
phase
frequency
circuit
generation circuit
Prior art date
Application number
PCT/JP2005/017166
Other languages
English (en)
French (fr)
Inventor
Koichi Nose
Masayuki Mizuno
Atsufumi Shibayama
Original Assignee
Nec Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corporation filed Critical Nec Corporation
Priority to JP2006535226A priority Critical patent/JPWO2006030905A1/ja
Priority to US11/575,168 priority patent/US8242814B2/en
Publication of WO2006030905A1 publication Critical patent/WO2006030905A1/ja

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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/00006—Changing the frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
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    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00052—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter by mixing the outputs of fixed delayed signals with each other or with the input signal

Definitions

  • the present invention relates to a clock generation circuit and a clock generation method, and more particularly to a clock generation circuit and a clock generation method for generating a clock having a desired frequency using a multiphase clock.
  • a PLL Phase Locked Loop
  • a circuit for generating a clock signal having a desired frequency is known.
  • a clock signal having a high frequency is prepared and obtained by dividing the clock signal. For example, when 400 MHz and 500 MHz clocks are required, a clock with a frequency of 2 GHz, which is the least common multiple of these, is generated, and the 2 GHz clock is divided by 5 and 4 to obtain 400 MHz and 500 MHz clocks, respectively.
  • a clock with a frequency of 2 GHz which is the least common multiple of these, is generated, and the 2 GHz clock is divided by 5 and 4 to obtain 400 MHz and 500 MHz clocks, respectively.
  • the clock generation circuit described in Patent Document 1 includes a multiphase clock generation circuit 110 that generates a multiphase clock having a predetermined frequency from a single phase clock as shown in FIG. 22, and a multiphase clock generation circuit.
  • Pulse generators 120-1 to 120-11 that generate non-overlapping pulses po to pn using parts of the multiphase clock generated by 110 and pulse generators 120-1 to 120 120—n OR circuit 130 that performs logical sum of multiple non-overlapping pulses pO to pn.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-209454
  • the above-described technique does not have the function of matching the timing with other clock signals, and requires a circuit for performing phase correction separately, resulting in an increase in circuit area.
  • an object of the present invention is to provide a clock generation circuit capable of obtaining a single-phase clock having a higher frequency type than a single multi-phase clock, and its It is to provide a method.
  • an object of the present invention is to provide a clock generation circuit capable of further reducing the area by combining the function of correcting a deviation from the timing of a predetermined clock with the function of clock generation. And providing a method thereof.
  • a first invention for achieving the object of the present invention is a clock generation circuit, which converts a m-phase clock having a frequency f into an n-phase clock having a frequency f, and the n And a single-phase clock generation circuit that generates a single-phase clock signal using at least a part of each phase clock.
  • a second invention that achieves the above object of the present invention is a clock generation circuit having the same frequency f and having a phase corresponding to a phase difference of m phases that differ by 1Z (f X m).
  • a single-phase clock generation circuit that generates a single-phase clock signal having a frequency (f X n) / (A is a natural number) using all clock signals.
  • a third invention for achieving the object of the present invention is a clock generation circuit, wherein a clock signal of m phase having a frequency f and a time corresponding to a phase difference is different by lZ (f X m). And a clock conversion circuit that converts the frequency f and the time corresponding to the phase difference to an n-phase clock signal that differs by 1Z (f X n), and in synchronization with the rise or fall of the n-phase clock.
  • a non-overlapping pulse is generated, this pulse is selected every X, the logical sum of the selected pulses is taken, and a single-phase clock signal of frequency (f X n) Z (X + l) (X is a natural number) And a single-phase clock generation circuit for generating
  • a fourth invention that achieves the object of the present invention is the clock conversion circuit according to any one of the first to third inventions, wherein the clock conversion circuit includes at least n phase interpolators.
  • a clock having a specified delay time is output, and the internal ratio is configured to be variable.
  • a fifth invention for achieving the object of the present invention is characterized in that, in any one of the first to fourth inventions, a control circuit for controlling an internal ratio set in the phase interpolator is provided. It is a sign.
  • a sixth invention that achieves the object of the present invention is the control device according to the fifth invention, wherein the control circuit includes a reference clock and a clock distributed at a terminal of the circuit to which the single-phase clock is supplied. The predetermined internal ratio is controlled based on a time corresponding to a phase difference between the reference clock and the single-phase clock so as to coincide with each other.
  • a seventh invention for achieving the object of the present invention is a clock generation circuit, wherein a clock signal of m phase having a frequency f and a time corresponding to a phase difference is different by lZ (f X m). And a clock conversion circuit that converts the time corresponding to the phase difference to an n-phase clock signal that differs by 1Z (f X n), and the n-phase clock signal power frequency (f X n)
  • a single-phase clock generation circuit that generates a single-phase clock signal. The clock conversion circuit inputs two clocks having different phases of the m-phase clock, and determines a timing difference between the two clocks.
  • the single-phase clock generation circuit includes an n-phase clock output from the clock conversion circuit. Do not overlap at the timing of rising or falling edge of the clock! /, N pulse generators that generate pulses and the logical sum of the pulses generated by the pulse generator, and the frequency (f X n) And a logic circuit that generates a single-phase clock.
  • An eighth invention that achieves the object of the present invention is characterized in that, in the seventh invention, a control circuit that controls an internal ratio set in the phase interpolator is provided.
  • a ninth invention that achieves the object of the present invention is the control circuit according to the eighth invention, wherein the control circuit is a clock distributed at a terminal of a circuit to which a reference clock and the single-phase clock are supplied.
  • the predetermined internal ratio is controlled based on a time corresponding to a phase difference with the reference clock so that the timing of the reference clock and the timing of the single-phase clock coincide with each other.
  • a tenth invention for achieving the object of the present invention is an integrated circuit, wherein at least one or more of the main circuit and any one of the first to ninth provided corresponding to the main circuit.
  • the m-phase clocks input to the clock generation circuit are the same clock.
  • An eleventh aspect of the invention for achieving the object of the present invention is a clock generation method, wherein an m-phase clock having a frequency f is converted into an n-phase clock having a frequency f.
  • a feature is that a pulse synchronized with the rising or falling edge of each clock is generated, the logical sum of these pulses is taken, and a single-phase clock with a frequency (f X n) is generated.
  • the clock generation circuit of the present invention includes a clock conversion circuit 1 and a single-phase clock generation circuit 2 as shown in FIG.
  • the clock conversion circuit 1 is a circuit that receives an m (m is a natural number) phase clock with a frequency f and converts it into an n (n is a natural number) phase clock with a frequency f.
  • the phase clock is configured so that n can be freely changed.
  • the m-phase clock with the frequency f is a clock in which the time corresponding to the phase difference is increased by lZ (f X m) from the clock with a phase of 0 ° as shown in FIG.
  • an n-phase clock with a frequency f is a clock whose time corresponding to a clock force phase difference of phase 0 ° increases by lZ (f X n).
  • the single-phase clock generation circuit 2 generates a single-phase clock in synchronization with the rising or falling of the n-phase clock having the frequency f.
  • n is a force determined by a desired single-phase clock frequency, which will be described later.
  • the single-phase clock generation circuit 2 receives an n-phase clock of time lZ (f X n) and frequency f corresponding to the phase difference, and the single-phase clock generation circuit 2 A single-phase clock is generated in synchronization with the falling edge.
  • Figure 2 shows a single-phase clock synchronized with the rise of each n-phase clock. The frequency of this single-phase clock is (f x n), and is determined by time 1Z (f X n) corresponding to the phase difference of the n-phase clock.
  • n in the clock conversion circuit 1 an n-phase clock with a frequency f can be obtained from an m-phase clock with a frequency f, and a single-phase clock with a desired frequency can be obtained.
  • the present invention converts one type of m-phase clock into an n-phase clock according to the frequency of the desired single-phase clock, and synchronizes with the rising or falling of each clock of the n-phase clock. Since a single-phase clock with a frequency is generated, compared to the conventional one that generates a single-phase clock using a frequency divider or a single multi-phase clock, there are many types of frequency. A single phase clock can be obtained.
  • the present invention provides at least n phase interpolators as a circuit for converting an m-phase clock, and each phase interpolator inputs two clocks having different phases of the m-phase clock,
  • the frequency of the clock can be switched in a period of several cycles by switching the value of n.
  • the present invention can be assured of stable operation at all times without having to consider operational stability at the time of feedback, as in the case of frequency conversion by a conventional PLL, so that the design becomes easier.
  • the present invention has a correction function for matching the timing with a certain reference clock, so that at least n phase interpolators described above are significantly larger than the conventional technique in which a correction function is separately provided. A small area can be achieved.
  • FIG. 1 is a diagram for explaining an outline of a clock generation circuit of the present invention.
  • FIG. 2 is a diagram for explaining the outline of the clock generation circuit of the present invention.
  • FIG. 3 is a diagram illustrating a configuration of a clock generation circuit according to the embodiment.
  • FIG. 4 is a diagram for explaining the phase interpolator 10-: LO.
  • FIG. 5 is a diagram for explaining the operation in the embodiment.
  • FIG. 6 is a diagram illustrating a configuration of a clock generation circuit according to the first embodiment.
  • FIG. 7 is a diagram for explaining the phase interpolators 11 to 11.
  • FIG. 8 is a diagram showing a specific circuit configuration of the phase interpolator.
  • FIG. 9 is a diagram showing a circuit configuration of the control circuit 3.
  • FIG. 10 is a diagram for explaining setting of value a and value b by the control circuit 3.
  • FIG. 11 is a diagram for explaining the setting of the value a and the value b by the control circuit 3.
  • FIG. 12 is a diagram for explaining the operation of generating a 1.75 GHz single-phase clock.
  • FIG. 13 is a diagram for explaining the operation of generating a 1.5 GHz single-phase clock.
  • FIG. 14 is a diagram showing a configuration of Example 2.
  • FIG. 15 is a diagram for explaining Example 2.
  • FIG. 16 is a diagram showing a configuration of the control circuit 3 and the phase complementary units 11 to 11 that can adjust the phase in the second embodiment.
  • FIG. 17 is a diagram showing a configuration of Example 3.
  • FIG. 18 is a diagram for explaining the operation of the third embodiment.
  • FIG. 19 is a diagram showing a configuration of Example 4.
  • FIG. 20 is a diagram showing a configuration of Example 5.
  • FIG. 21 is a diagram illustrating a configuration of a clock generation circuit according to the fifth embodiment.
  • FIG. 22 is a diagram for explaining a conventional technique.
  • FIG. 23 is a diagram illustrating the configuration of another clock generation circuit according to the first embodiment. Explanation of symbols
  • FIG. 3 is a diagram illustrating a configuration of the clock generation circuit according to the embodiment.
  • the clock conversion circuit 1 receives an m-phase clock with a frequency f (m is a natural number) and converts it into an n-phase clock with a frequency f (n is a natural number).
  • a single-phase clock circuit 2 that generates a single-phase clock in synchronization with the rising edge of the n-phase clock, and a multi-phase clock that is converted to the clock conversion circuit 1 to obtain a single-phase clock of the desired frequency
  • a control circuit 3 for instructing the number of phases n.
  • the clock conversion circuit 1 receives m-phase clocks CLK (l) to CLK (m) as inputs, and the clocks CLK (l) to CLK (m) are set according to the desired single-phase clock frequency. The determined n-phase clock is converted to CLK (l,) to CLK (n).
  • This clock conversion circuit 1 has m number of phase interpolators 10 to 10, and each phase interpolator 10 to 10 has two phases different from each other.
  • phase interpolator 10 receives the clock CLK (l) and the clock CL K (2) having different phases, and outputs the clock CLK (l ′).
  • Each phase interpolator 10 ⁇ 10 is set
  • the set value a and set value b of each phase interpolator 10 to 10 are controlled, and the clock conversion circuit 1 has n-phase clock
  • the single-phase clock generation circuit 2 receives n-phase clocks CLK (l ') to CLK (n) as inputs, and rises or rises of the clocks CLK (l') to CLK (n) as shown in FIG.
  • a single-phase clock is generated by generating a pulse synchronized with the falling edge and calculating the logical sum of these pulses.
  • n pulses are selected every X without overlapping, and the logical sum of the selected pulses is taken to obtain a frequency of (f X n) Z (X + 1) It is also possible to generate a single-phase clock.
  • Z2 A single-phase clock with Z2 is generated.
  • FIG. 6 is a diagram illustrating a configuration of the clock generation circuit according to the first embodiment.
  • the multi-phase clock input to the clock generation circuit will be described as the eighth clock for concrete description.
  • the clock generation circuit receives an 8-phase clock having a frequency f as an input, converts this to a frequency f, for example, a 7-phase clock, and a frequency f output from the clock conversion circuit 1.
  • a single-phase clock generation circuit 2 that generates a single-phase clock with a frequency (f X n) in synchronization with the rising of the multi-phase clock, and a conversion to the clock conversion circuit 1 to obtain a single-phase clock with a desired frequency
  • a control circuit 3 for instructing the number of phases of the multiphase clock.
  • the clock conversion circuit 1 receives an 8-phase clock and converts the 8-phase clock into an n-phase clock that is determined according to a desired single-phase clock frequency.
  • This clock conversion circuit 1 has eight phase interpolators 11 to 11, and each phase interpolator 11 to 11 includes
  • phase interpolator 11 receives a phase 0 ° clock and a phase 45 ° clock, and the phase interpolator 11 has a phase 45 °. .
  • a 90 ° phase clock are input, and phase interpolator 11 receives a 90 ° phase clock.
  • phase interpolator 11 has a phase 135 ° clock.
  • phase interpolator 11 receives the phase 180 ° clock and
  • Phase 225 ° clock is input, and phase interpolator 11 is phase 225 ° clock and phase
  • 270 ° clock and phase interpolator 11 have phase 270 ° clock and phase 315.
  • the phase interpolator 11 receives a phase 315 ° clock and a phase 0 ° clock.
  • the time difference T corresponding to the phase difference between the first input signal CLK (k) and the second input signal CLK (k + 1) as shown in FIG. Output clock CLK (X) with delay time.
  • the first input signal CLK (k) has a phase of 135 °
  • the second input signal CLK (k + 1) has a phase of 180 °.
  • phase interpolators 11 to 11 A specific circuit configuration of such phase interpolators 11 to 11 is shown in FIG.
  • the phase interpolators 11 to 11 include a dynamic circuit and a constant current source circuit.
  • the ratio of the number of NMOS transistors operated by the first input signal (CLK (k)) to the number of NMOS transistors operated by the second input signal (CLK (k + l) should be a: b. Therefore, it is possible to output a clock CLK (X) with a delay time defined by the time difference T divided by b: a, which corresponds to the phase difference between the two input signals, and control the transistor current value.
  • the control circuit 3 does this.
  • FIG. 9 is a diagram for explaining the setting of the value a and the value b by the control circuit 3.
  • the control circuit 3 is composed of m serially connected adders 31 to 31 as shown in FIG. This adder 31 ⁇ 3
  • phase interpolator 11 can add two values from 0 to (m ⁇ l), and the sum SU power ⁇ to (m ⁇ l) If m is greater than or equal to m, SU-M is output to the corresponding phase interpolator. Since the value b of the phase interpolator 11 is normally 0, the phase interpolator 11 is not connected to the calorie calculators 31 to 31.
  • phase interpolators 11 to 11 set the output value of the 3-bit adder 31 to 31 as the value b,
  • the phase interpolators 11 to 11 are configured to stop the operation.
  • control circuit 3 is composed of seven serially connected 3-bit adders 3 1 to 31.
  • the reference value X of each of the complementary interpolators 11 to 11 is set to 7.
  • the phase interpolator 11 is
  • the phase interpolator 11 sets “1” to the value b and sets “6 (7 ⁇ 1)” to the value a. 3 bits
  • Adder 31 outputs "2 (010)" to phase interpolator 11, and phase interpolator 11 outputs "2" to value b.
  • phase interpolator 11 sets “3” to value b and “4 (7 ⁇ 3)” to value a.
  • the 3-bit adder 31 outputs “4 (100)” to the phase interpolator 11 and is complementary in position.
  • Intercalator 11 sets the value b to “4” and the value a to “3 (7 ⁇ 4)”.
  • phase interpolator 11 sets "5" to value b, and value a
  • the phase interpolator 11 sets the value b to “6” and the value a to “1 (7 ⁇ 6)”. Finally, the 3-bit adder 31 outputs “7 (111)” to the phase interpolator 11, but the value b is “7”.
  • the value b becomes equal to the reference value X, and the phase interpolator 11 stops operating.
  • value a and value b are set when converting an 8-phase clock to a 7-phase clock. To do.
  • each phase interpolator 11-11 to which the value a and the value b are set has two clocks.
  • phase interpolator 11 It is possible to convert from an 8-phase clock to a 7-phase clock by outputting a clock with a delay time defined by the time divided by the internal ratio of b: a.
  • a phase 0 ° clock is output from the phase interpolator 11 and a phase 51 ° phase is output from the phase interpolator 11.
  • a clock is output, and the phase interpolator 11 outputs a clock with a phase of 103 °.
  • a clock with a phase of 154 ° is output from phase shifter 11 and a clock with a phase of 205 ° is output from phase interpolator 11.
  • the phase interpolator 11 outputs a clock with a phase of 257 °, and the phase interpolator 11
  • the phase 308 ° clock is output and the phase interpolator 11 force does not output the clock.
  • phase interpolator 11 sets the value b to "4" and the value a to "2 (6-4)".
  • the 3-bit adder 31 outputs "6 (110)" to the phase interpolator 11, but the value b is "6".
  • the value b becomes equal to the reference value X, and the phase interpolator 11 stops operating.
  • the 3-bit adder 31 outputs “0 (000)” (lower 3 bits) to the phase interpolator 11 and outputs the position.
  • Complementary interpolator 11 sets the value b to "0" and the value a to "6 (6-0)”.
  • Adder 31 outputs "2 (010)" to phase interpolator 11, and phase interpolator 11 outputs "2" to value b.
  • phase interpolator 11 sets "4" to value b and "2 (6-4)" to value a.
  • phase interpolator 11 Since the value b is equal to the reference value X, the phase interpolator 11 stops operating.
  • value a and value b are set when converting an 8-phase clock to a 6-phase clock. To do.
  • each phase interpolator 11-11 to which the value a and the value b are set has two clocks.
  • the 8-phase clock power can be converted into a 6-phase clock.
  • a phase 0 ° clock is output from the phase interpolator 11 and a phase 60 ° phase is output from the phase interpolator 11.
  • phase interpolator 11 outputs a 120 ° phase clock.
  • No clock is output for the 11th power unit, and a 180 ° phase clock is output from the phase interpolator 11.
  • the phase interpolator 11 outputs a phase 240 ° clock, and the phase interpolator 11
  • phase interpolator 11 force is not output.
  • the single-phase clock generation circuit 2 includes eight pulse generators 21 to 21, an OR circuit 22,
  • Each pulse generator 21 is connected to eight phase interpolators 11 to 11 in a one-to-one relationship.
  • a pulse is generated in synchronization with the clock output from the phase interpolator 11.
  • the OR circuit 22 receives a pulse from each pulse generator 21 and generates a single-phase clock by taking a logical sum of the pulses.
  • the multi-phase clock input to the clock conversion circuit 1 is described as an 8-phase clock with a frequency f of 250 MHz, and the desired single-phase clock frequency is 1.75 GHz.
  • control circuit 3 performs control so that the 8-phase clock input to the clock conversion circuit 1 is converted into a 7-phase clock having a frequency of 250 MHz.
  • Complementary interpolator 11 is (7, 0), phase interpolator 11 is (6, 1), and phase interpolator 11 is (5
  • Interpolator 11 is (2, 5), phase interpolator 11 is (1, 6), and phase interpolator 11 is (0,
  • phase interpolator 11 As a result, a phase 0 ° clock is output from the phase interpolator 11 and the phase interpolator 11 power is output. A phase 51 ° clock is output, and phase interpolator 11 outputs a phase 103 ° clock.
  • the phase interpolator 11 also outputs a phase 154 ° clock, and the phase interpolator 11
  • the 205 ° clock is output, the phase interpolator 11 outputs the 257 ° phase clock,
  • phase interpolator 11 force also outputs a phase 308 ° clock, and the phase interpolator 11 force clock
  • FIG. 12 shows this state.
  • the 8-phase clock force converted 7-phase clock as shown in Fig. 12 has a time corresponding to the phase difference of each clock of 1 / (250 X 7).
  • a pulse is generated in synchronization with the upstream.
  • pulse generator 21 generates a pulse with a phase 0 ° clock
  • pulse generator 21 generates a pulse with a phase 51 ° clock.
  • a pulse is generated by a clock with a phase of 103 °.
  • Generator 21 generates a pulse with a 154 ° phase clock, and pulse generator 21
  • a pulse is generated by a phase 205 ° clock, and pulse generator 21 generates a phase 257 ° clock.
  • the pulse is generated by the lock, the pulse is generated by the pulse of the phase 308 ° in the pulse generator 21, and the pulse is not generated in the pulse generator 21.
  • the period of each pulse is 1 / (250 X
  • the pulses generated by the pulse generators 21 to 21 are input to the OR circuit 22 and are
  • control circuit 3 converts the 8-phase clock input to the clock conversion circuit 1 to the frequency 2
  • phase interpolator 11 is (6, 0)
  • phase interpolator 11 is (4, 2)
  • a clock with a phase of 0 ° is output from the interpolator 11, and a clock with a phase of 60 ° is output from the phase interpolator 11.
  • the phase interpolator 11 outputs a clock with a phase of 120 °, and the phase interpolator 11
  • the clock is not output, and a phase 180 ° clock is output from 11 phase interpolators.
  • Phase interpolator 11 outputs a phase 240 ° clock, and phase interpolator 11 outputs phase 300.
  • a clock of ° is output, and the phase interpolator 11 does not output a clock.
  • FIG. 13 shows this state. As shown in Fig. 13, the 8-phase clock force-converted 6-phase clock has a time corresponding to the phase difference of each clock 1 / (250 X 6).
  • a pulse is generated in synchronization with the upstream.
  • pulse generator 21 generates a pulse with a phase 0 ° clock
  • pulse generator 21 generates a pulse with a phase 60 ° clock.
  • a pulse is generated by a clock with a phase of 120 °.
  • Generator 21 does not generate a clock, and pulse generator 21 uses a 180 ° phase clock.
  • Pulse generator 21 generates a pulse with a phase 240 ° clock.
  • a pulse is generated by a clock with a phase of 300 °, and the pulse generator 21 does not generate a pulse.
  • the period of each pulse is 1 / (250 X 6).
  • the pulses generated by the pulse generators 21 to 21 are input to the OR circuit 22, and these pulses generated by the pulse generators 21 to 21 are input to the OR circuit 22, and these pulses generated by the pulse generators 21 to 21 are input to the OR circuit 22, and these pulses generated by the pulse generators 21 to 21 are input to the OR circuit 22, and these pulses generated by the pulse generators 21 to 21 are input to the OR circuit 22, and these pulses generated by the pulse generators 21 to 21 are input to the OR circuit 22, and these pulses generated by the pulse generators 21 to 21 are input to the OR circuit 22, and these pulses generated by the pulse generators 21 to 21 are input to the OR circuit 22, and these pulses generated by the pulse generators 21 to 21 are input to the OR circuit 22, and these pulses generated by the pulse generators 21 to 21 are input to the OR circuit 22, and these pulses generated by the pulse generators 21 to 21 are input to the OR circuit 22, and these pulses generated by the pulse generators 21 to 21 are input to the OR circuit 22, and these pulses generated by the pulse generators 21 to 21 are input
  • the number of phase interpolators and pulse generators is m by combining the number of clocks of the m-phase clock input by one clock conversion circuit.
  • the multiphase clock converted by the circuit 1 is n phase clock or less
  • the present invention can be realized if the number of phase interpolators and pulse generators is at least n .
  • 6 phase interpolators 11 to 11 and pulse generators 21 to 21 are provided.
  • an 8-phase clock force is provided.
  • Clock selection circuit 40 for selecting the required 6-phase clock is provided, and this clock selection circuit 40 sends the clock of each phase to the corresponding complementary interpolator 11-11. Configure to output.
  • the 8-phase clock is replaced with the 6-phase clock.
  • the phase interpolator 11 receives a phase 0 ° clock and a phase 45 ° clock, and the phase interpolator 11 receives a phase 45 ° clock and a phase 90 ° clock. And phase interpolator 11 receives a 90 ° phase clock and a 135 ° phase clock.
  • Phase interpolator 11 receives a 180 ° phase clock and a 225 ° phase clock.
  • Phase interpolator 11 receives a 225 ° phase clock and a 270 ° phase clock.
  • phase interpolator 11 A phase 270 ° clock and a phase 315 ° clock are input to the phase interpolator 11.
  • Example 2 of the present invention will be described.
  • Embodiment 2 describes an example in which a phase correction function is added to the clock generation circuit of the present invention described above. In the following description, detailed description of the same configurations as those of the above-described embodiment and Example 1 will be omitted.
  • FIG. 14 is a diagram showing a configuration of the second embodiment.
  • 100 is a clock generation circuit according to the present invention
  • 101 is a clock generated by the clock generation circuit 100, and this clock is distributed.
  • 102 is a phase comparator that compares the phase of a clock distributed at the end of the circuit area 101 (hereinafter referred to as a terminal distributed clock) with the reference clock of the entire circuit.
  • the clock generation circuit 100 adjusts the phase of each multiphase clock by the phase interpolators 11 to 11.
  • phase interpolators 11-11 For an 8-phase clock, use phase interpolators 11-11.
  • the phase can be adjusted by 45Z7 6. 4 °.
  • the phase can be adjusted by 360 / (m X n) °. By using this, it is possible to perform phase correction to match the timing of the terminal distribution clock with the timing of the reference clock.
  • the terminal distribution clock is a single-phase clock distribution clock generated by using a seven-phase clock converted from an eight-phase clock signal. If the timing difference is a time corresponding to a phase difference of 6.4 °, the 7-phase clock may be delayed by a time corresponding to the phase difference of 6.4 ° and the phase of the 7-phase clock adjusted.
  • FIG. 16 shows the configuration of the control circuit 3 and the phase interpolators 11 to 11 that can adjust the phase.
  • phase control signal for controlling the phase is input to the control circuit 3, and this control signal is input to the 3-bit Karo arithmetic unit 31 and the phase interpolator 11.
  • phase comparison circuit 102 compares the phase of the terminal distribution clock and the reference clock in the circuit area 101, replaces this phase difference with a numerical value, and outputs the result. For example, for an 8-phase clock
  • phase interpolators 11 to 11 are the same as that described above, so that a detailed explanation of the configuration will be given.
  • control circuit 3 the phase interpolators 11 to 11 and the phase comparison circuit 102 configured as described above are
  • phase comparison circuit 102 When the timing difference between the terminal distribution clock and the reference clock is a time corresponding to a phase difference of 6.4 °, the phase comparison circuit 102 outputs "1" as the phase control signal.
  • the reference value X of the phase interpolator 1 1 to 11 is 7, and the frequency control signal is “1”.
  • the 3-bit adder 31 outputs "2 (010)" to the phase interpolator 11, and the phase interpolator 1
  • 3-bit adder 31 is complementary
  • the 3-bit adder 31 outputs "4 (100)" to the phase interpolator 11, and the phase interpolator 11
  • the 3-bit adder 31 outputs "6 (110)" to the phase interpolator 11, and the phase interpolator 11
  • the phase interpolator 11 sets the value b to “0” and the value a to “7 (7 ⁇ 0)”.
  • phase interpolator 11 a phase 6.4 ° clock is output from the phase interpolator 11, and the phase interpolator 11
  • phase interpolator 11 force phase 109 ° clock
  • phase interpolator 11 outputs a phase 263 ° clock.
  • Phase interpolator 11 force is not output and the phase interpolator 11 to phase 315
  • a clock of ° is output.
  • a pulse is generated in synchronization with the upstream.
  • the pulse is input to the OR circuit 22, and the logical sum of these pulses is taken to generate a single-phase clock that is 6.4 ° out of phase and coincides with the reference clock. And the timing of the reference clock match.
  • the phase interpolator and the pulse generator are provided so as to have a one-to-one relationship with the m-phase clock.
  • an eight-phase clock is configured by providing eight phase complementary interpolators 11-11 and pulse generators 21-21.
  • the number of phase interpolators and pulse generators can be reduced to half.
  • a clock generation circuit configured by reducing the number of phase interpolators and pulse generators to half the number will be described.
  • FIG. 17 is a diagram illustrating a configuration of the clock generation circuit according to the third embodiment. Note that the same reference numerals are assigned to the same configurations as those in the first and second embodiments.
  • the third embodiment differs from the first and second embodiments in that the number of phase interpolators and pulse generators is reduced to half, and clock selection circuits 12 to 12 that select multiphase clocks, and phase interpolation.
  • the internal ratio selection circuits 13 to 13 for selecting the values (a, b) that determine the internal ratio of the devices 11 to 11 and
  • Two clocks with different phases are input to the clock selection circuits 12 to 12, and selection control is performed.
  • the control signal is configured to output one clock signal.
  • the clock selection circuit 12 receives a clock CLK1 having a phase of 0 ° and a clock CLK5 having a phase of 180 °, and a clock CLK3 as a selection control signal.
  • the clock CLK1 is selected at the low level of the clock CLK3, and the clock CLK5 is selected at the high level.
  • the clock selection circuit 12 includes a clock CLK2 having a phase of 45 ° and a clock C having a phase of 225 °.
  • LK6 is input and the clock CLK4 is input as a selection control signal.
  • the clock CLK2 is selected at the low level of the clock CLK4, and the clock CLK6 is selected at the high level.
  • the clock selection circuit 12 includes a clock CLK3 having a phase of 180 ° and a clock having a phase of 270 °.
  • CLK7 is input, and a clock CLK5 is input as a selection control signal.
  • the clock CLK3 is selected at the low level of the clock CLK5, and the clock CLK6 is selected at the high level.
  • the clock selection circuit 12 includes a phase 0 ° clock 0 ⁇ 4 and a phase 315 ° clock C.
  • the LK8 is input and the clock CLK6 is input as a selection control signal.
  • the clock CLK4 is selected at the low level of the clock CLK6, and the clock CLK7 is selected at the high level.
  • one value b is output to the phase interpolators 11 to 11.
  • FIG. 17 shows the case where the phase control signal input to the control circuit 3 is “0” and frequency frequency “1”, and the internal ratio selection circuit 13 adds the output S1 and 3-bit addition. 31 output S5 is input.
  • the clock CLK3 is input as a selection control signal.
  • the output S1 is selected at the low level of the clock CLK3, the output S2 is selected at the high level, and output to the phase interpolator 11.
  • the internal ratio selection circuit 13 includes an output S2 of the 3-bit adder 31 and an output of the 3-bit adder 31.
  • Output S6 is input, and clock CLK4 is input as the selection control signal. Then, select the output S2 at the low level of the clock CLK4, select the output S6 at the high level, and It is configured to output to the interpolator 11.
  • the internal ratio selection circuit 13 includes the output S3 of the 3-bit adder 31 and the output of the 3-bit adder 31.
  • Output S7 is input, and clock CLK5 is input as the selection control signal. Then, the output S3 is selected at the low level of the clock CLK5, the output S7 is selected at the high level, and output to the phase interpolator 11.
  • the internal ratio selection circuit 13 includes the output S4 of the 3-bit adder 31 and the output of the 3-bit adder 31.
  • Output S8 is input, and clock CLK6 is input as a selection control signal.
  • the output S4 is selected at the low level of the clock CLK6, the output S8 is selected at the high level, and output to the phase interpolator 11.
  • Each phase interpolator 11 to 11 is determined by the value a and the value b as in the first and second embodiments.
  • a clock signal with a phase according to the internal division ratio is output.
  • Each pulse generator 21-21 corresponds to each phase interpolator 11-11 in a one-to-one correspondence.
  • FIG. 18 is a timing chart focusing on the operation of the clock selection circuit 12 and each phase interpolator 11.
  • the clock selection circuit 12 receives the clock CLK1 having a phase of 0 ° and the clock CLK5 having a phase of 180 °, and the clock CLK3 as a selection control signal.
  • the clock CLK1 is selected by the low level of the clock CLK3.
  • the clock selection circuit 12 receives a clock CLK2 having a phase of 45 ° and a clock CLK6 having a phase of 225 °.
  • a clock CLK4 is input as a selection control signal. Then select the clock CLK2 at the low level of the clock CLK4!
  • the clocks input to the phase interpolator 11 are the clock CLK1 having a phase of 0 ° and the clock CLK2 having a phase of 45 °. Since the internal ratio selection circuit 13 also receives the clock CLK3 as a selection control signal, the phase interpolator 11 (when the phase CLK 0 clock CLK1 and the phase 45 ° clock CLK2 are input) The value of a, b) is (7, 0). Therefore, the clock from which the phase interpolator 11 is also output is a clock having a phase of 0 °.
  • the clock selection circuit 12 Select and output. On the other hand, the clock selection circuit 12 selects and outputs the clock CLK6.
  • the clocks input to the phase interpolator 11 are the clock CLK5 having a phase of 180 ° and the clock CLK6 having a phase of 225 °. Since the internal ratio selection circuit 13 also receives the clock CLK3 as a selection control signal, the phase interpolator 11 (when the clock CLK5 having a phase of 180 ° and the clock CLK6 having a phase of 225 ° are input ( The values of a, b) are (3, 4). Therefore, the clock output by the phase interpolator 11 is a phase 206 ° clock.
  • phase interpolator 11 force is also output to the pulse generator 21 at the timing when two different clocks are required. Similarly, since each phase interpolator outputs two clocks with different phases to each pulse generator at the required timing, the desired single-phase clock must be generated in the same way as in the first and second embodiments. Can do.
  • the fourth embodiment is characterized in that the configuration of the second embodiment described above is provided for each circuit area operated by different clocks.
  • FIG. 19 is a diagram showing a configuration of the example.
  • One 8-phase clock as shown in FIG. 19 is distributed to the clock generation circuits 100 to 100, and the clock generation circuits 100 to 100 generate clocks necessary for the circuit areas 101 to 101, respectively.
  • each phase comparator 102-102 compares the terminal distribution clock of each circuit area 101-: L01 with the reference clock and compares it with each clock generation circuit 100-100. Correct the phase so that the phases match.
  • Example 5 of the present invention will be described.
  • Example 5 is a modification of Example 4 described above.
  • the configuration is such that one 8-phase clock is supplied to a plurality of regions, but with such a configuration, the wiring pattern becomes complicated and the circuit area increases.
  • a multi-phase clock is obtained by supplying a master clock having a high frequency to each region and dividing immediately before the clock generation circuit will be described.
  • FIG. 20 is a diagram showing the configuration of the fifth embodiment.
  • One master clock as shown in FIG. 20 is supplied to the clock generation circuits 100 to 100, and the clock generation circuits 100 to 100 generate necessary clocks in the circuit areas 101 to 101, respectively.
  • Each of the clock generation circuits 100 to 100 has an m-phase clock generation circuit 50 in front of the clock conversion circuit 1 that converts an m-phase clock into an n-phase clock as shown in FIG.
  • This m-phase clock generation circuit 50 generates an m-phase clock by dividing the master clock.
  • the effect of such a configuration is to prevent the complexity of the wiring pattern and the increase in the circuit area due to the supply of the multiphase clock to a plurality of regions as described above.
  • the present invention since the present invention has a phase adjustment function, there is an effect that it is not necessary to apply much labor to the timing adjustment between the master clock and the reference clock.
  • the single-phase clock supplied to each region is generated from the multi-phase clock obtained from the master clock power. Therefore, if the master clock timing does not match the reference clock, the timing of the single-phase clock and the reference clock should be shifted.
  • the clock generation circuit of the present invention has a correction function that adjusts the timing of the reference clock, thus ensuring the freedom of circuit design without focusing on the timing of the master clock and the reference clock. it can. Furthermore, by aligning the timing between the clock conversion circuits in each circuit area using technology such as equal-length wiring only for the reference clock, each circuit can be distributed to each circuit area without timing. There is an effect that the phase of the region can be matched.

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Abstract

　位相差１／（ｆ×ｍ）、周波数ｆのｍ相のクロックがクロック変換回路１に入力されると、位相差１／（ｆ×ｎ）、周波数ｆのｎ相のクロックに変換される。単相クロック生成回路２には、位相差に相当する時間が１／（ｆ×ｎ）、周波数ｆのｎ相のクロックが入力され、単相クロック生成回路２は各ｎ相クロックの立ち上り又立ち下りに同期して単相クロックを生成する。クロック変換回路１に入力されるｍ相のクロックの周波数はｆであるので、希望する単相クロックの周波数が決定すれば、単相クロックの周波数＝（ｆ×ｎ）よりｎを求めることができる。このｎをクロック変換回路１に設定することにより、周波数ｆのｍ相クロックから周波数ｆのｎ相クロックを得て、希望の周波数の単相クロックを得ることができる。    

Description

明 細 書
クロック生成回路、及びクロック生成方法
技術分野
[0001] 本発明はクロック生成回路及びクロック生成方法に関し、特に多相クロックを用いて 希望の周波数のクロックを生成するクロック生成回路及びクロック生成方法に関する 背景技術
[0002] 従来、複数の異なった周波数のクロックを生成する回路としては、 PLL (PhaseLoc ked Loop)回路等を用い、それらの最小公倍数の周波数クロックを作り、それを適当 な比率で分周することにより希望の周波数のクロック信号を生成する回路が知られて いる。一方、各種規格等の事情より、多くの種類の周波数が混在して必要となる場合 がある。
[0003] このような場合、従来の技術では、周波数の高 、クロック信号を用意し、これを分周 することにより得ている。例えば、 400MHz, 500MHzのクロックが必要な場合、これ らの最小公倍数である周波数が 2GHzのクロックを生成し、この 2GHzのクロックを 5 分周および 4分周することで、それぞれ 400MHz、 500MHzクロックを生成していた
[0004] し力し、 2GHzクロックを生成する回路の実現は、たとえば 0. 4 μ mCMOSなどの デバイスでは非常に困難である。このため、 PLL回路を 400MHzと 500MHzにそれ ぞれ独立して持つ必要が出てくる。これは PLL同士の干渉が起きたり、 2つの PLL回 路を持っため消費電流の増加、並びにレイアウト面積の増大などを招く欠点があった
[0005] さらに、 PLL回路により動作周波数を切り替える場合には、数〜数百 μ sの切り替え 時間が必要となり、その間クロック回路の動作が不安定になるという欠点もある。
[0006] そこで、消費電力の増加、並びにチップ面積の増大を招くことなぐ所望の周波数 のクロック出力を得ることができるクロック生成回路が提案されている（例えば、特許文 [0007] この特許文献 1に記載されたクロック生成回路は、図 22に示す如ぐ単相クロックよ り所定周波数の多相クロックを生成する多相クロック発生回路 110と、多相クロック発 生回路 110による多相クロックの一部を用いて互いにオーバーラップしな 、ノン'ォー バーラップ.パルス po〜pnを生成するパルス生成回路 120—1〜120—11と、パルス 生成回路 120— 1〜120— nによる複数のノン'オーバーラップ 'パルス pO〜pnの論 理和を行う OR回路 130とから構成されている。
[0008] 実際の動作を説明すると、多相クロック発生回路 110により、例えば周波数 250MHz の 8相のクロック信号を発生させた場合、パルス生成回路 120— 1〜120— nから得ら れるパルスをオーバーラップせずに選択することにより、得られるクロックの周波数は 、 2GHz、 lGHz、 666MHzゝ 500MHz…となる。
特許文献 1：特開 2001— 209454号公報
発明の開示
発明が解決しょうとする課題
[0009] しかしながら、上述した特許文献 1の技術では、 2GHzから 1GHzの範囲の周波数は 生成することはできず、多相のクロック信号力 得られる最高の周波数の次に得られ る周波数は最高の周波数の 1Z2の周波数である。
[0010] また、多くの回路は一つのクロックで動作することはなぐ一般にある基準クロックと 一緒に用いられる場合が多ぐこの場合、基準クロックとのタイミングが一致していな ければならない。
[0011] し力しながら、上述の技術は他のクロック信号とタイミングを一致させる機能はなぐ 別途位相補正を行う回路が必要となり、回路面積の増大を招!、て 、た。
[0012] そこで、本発明は上記課題に鑑みて発明されたものであって、その目的は一種類 の多相クロックより多くの周波数の種類の単相クロックを得ることができるクロック生成 回路及びその方法を提供することにある。
[0013] また、本発明の目的は、小面積、低電力であり、かつ、クロック生成時間を短縮する ことができるクロック生成回路及びその方法を提供することにある。
[0014] 更に、本発明の目的は、所定のクロックのタイミングとのずれを補正する機能を、ク ロック生成の機能と兼用させることにより、更なる小面積ィ匕を図れるクロック生成回路 及びその方法を提供することにある。
課題を解決するための手段
[0015] 上記本発明の目的を達成する第 1の発明は、クロック生成回路であって、周波数 f の m相のクロックを、周波数 fの n相のクロックに変換するクロック変換回路と、前記 n相 の各クロックの少なくとも一部を用いて単相のクロック信号を生成する単相クロック生 成回路とを有することを特徴とする。
[0016] 上記本発明の目的を達成する第 2の発明は、クロック生成回路であって、同一の周 波数 fであり、位相差に相当する時間が 1Z (f X m)づっ異なる m相のクロック信号を 、同一の周波数 fであり、位相差に相当する時間が lZ (f X n)づっ異なる n相のクロッ ク信号に変換するクロック変換回路と、前記 n相のクロック信号の一部又は全部のクロ ック信号を用いて、周波数 (f X n) / (Aは自然数)の単相のクロック信号を生成す る単相クロック生成回路とを有することを特徴とする。
[0017] 上記本発明の目的を達成する第 3の発明は、クロック生成回路であって、周波数 f であり、位相差に相当する時間が lZ (f X m)づっ異なる m相のクロック信号を、周波 数 fであり、位相差に相当する時間が 1Z (f X n)づっ異なる n相のクロック信号に変 換するクロック変換回路と、前記 n相のクロックの立ち上り又は立ち下りに同期して、 オーバーラップしないパルスを発生させ、このパルスを Xおきに選択し、選択したパル スの論理和を取り、周波数 (f X n) Z (X+ l) (Xは自然数)の単相のクロック信号を生 成する単相クロック生成回路とを有することを特徴とする。
[0018] 上記本発明の目的を達成する第 4の発明は、上記第 1から第 3のいずれかの発明 において、前記クロック変換回路は、少なくとも n個の位相補間器を有し、前記各位 相補間器は、前記 m相のクロックの位相の異なる二つのクロックを入力し、前記二つ のクロックのタイミング差を所定の内分比（a : b、 a+b=n)で分割した時間で規定され る遅延時間のクロックを出力し、前記内分比が可変に構成されていることを特徴とす る。
[0019] 上記本発明の目的を達成する第 5の発明は、上記第 1から第 4のいずれかの発明 において、前記位相補間器に設定する内分比を制御する制御回路を有することを特 徴とする。 [0020] 上記本発明の目的を達成する第 6の発明は、上記第 5の発明において、前記制御 回路は、基準クロックと前記単相クロックが供給された回路の末端で分配されたクロッ クとの位相差に相当する時間に基づいて、基準クロックのタイミングと前記単相クロッ クのタイミングとが一致するように前記所定の内分比を制御するように構成されている ことを特徴とする。
[0021] 上記本発明の目的を達成する第 7の発明は、クロック生成回路であって、周波数 f であり、位相差に相当する時間が lZ (f X m)づっ異なる m相のクロック信号を、周波 数 fであり、位相差に相当する時間が 1Z (f X n)づっ異なる n相のクロック信号に変 換するクロック変換回路と、前記 n相のクロック信号力 周波数 (f X n)の単相のクロッ ク信号を生成する単相クロック生成回路とを有し、前記クロック変換回路は、 m相のク ロックの位相の異なる二つのクロックを入力し、前記二つのクロックのタイミング差を所 定の内分比（a： b、 a +b =n)で分割した時間で規定される遅延時間のクロックを出力 し、前記内分比が可変に構成されている m個の位相補間器を有し、前記単相クロック 生成回路は、前記クロック変換回路から出力された n相のクロックの立ち上り又は立ち 下りのタイミングで、オーバーラップしな!/、パルスを発生する n個のパルス発生器と、 前記パルス発生器が発生したパルスの論理和を取り、周波数 (f X n)の単相のクロッ クを生成する論理回路とを有することを特徴とする。
[0022] 上記本発明の目的を達成する第 8の発明は、上記第 7の発明において、前記位相 補間器に設定する内分比を制御する制御回路を有することを特徴とする。
[0023] 上記本発明の目的を達成する第 9の発明は、上記第 8の発明において、前記制御 回路は、基準クロックと、前記単相クロックが供給された回路の末端で分配されたクロ ックとの位相差に相当する時間に基づいて、基準クロックのタイミングと前記単相クロ ックのタイミングとが一致するように前記所定の内分比を制御するように構成されて 、 ることを特徴とする。
[0024] 上記本発明の目的を達成する第 10の発明は、集積回路であって、少なくともー以 上の本体回路と、前記本体回路に対応して設けられた上記第 1から第 9のいずれか のクロック生成回路とを有し、前記クロック生成回路に入力される m相のクロックが同 一のクロックであることを特徴とする。 [0025] 上記本発明の目的を達成する第 11の発明は、クロックの生成方法であって、周波 数 fの m相のクロックを、周波数 fの n相のクロックに変換し、前記 n相の各クロックの立 ち上り又は立ち下りに同期したパルスを発生させ、このノ ルスの論理和を取り、周波 数 (f X n)の単相のクロックを生成することを特徴とする。
[0026] 上記本発明の目的を達成する第 12の発明は、上記第 11の発明において、 m相の クロック力 、位相の異なる二つのクロックを 1組として n組選択し、二つのクロックのタ イミング差を所定の内分比（a :b、a+b=n)で分割した時間で規定される遅延時間 のクロックを各組毎に生成することにより、 n相クロックを生成することを特徴とする。
[0027] 本発明のクロック生成回路は、図 1に示される如ぐクロック変換回路 1と、単相クロッ ク生成回路 2とから構成される。
[0028] クロック変換回路 1は、周波数 fの m(mは自然数)相のクロックを入力とし、これを周 波数 fの n (nは自然数)相のクロックに変換する回路であり、変換する n相クロックにつ いては nを自由に変更可能に構成されている。ここで、周波数 fの m相のクロックとは、 図 2に示す如ぐ位相 0° のクロックから位相差に相当する時間が lZ (f X m)づっ増 加していくクロックである。同様に、周波数 fの n相クロックは、位相 0° のクロック力 位相差に相当する時間が lZ (f X n)づっ増加していくクロックである。
[0029] 単相クロック生成回路 2は、周波数 fの n相クロックの立ち上り又立ち下りに同期して 単相クロックを生成する。
[0030] このような構成における動作を説明する。
[0031] 位相差 1Z (f X m)、周波数 fの m相のクロックがクロック変換回路 1に入力されると、 位相差 1Z (f x n)、周波数 fの n相のクロックに変換される。ここで、 nは希望する単相 クロックの周波数により決定される力 これにつ 、ては後述する。
[0032] 単相クロック生成回路 2には、位相差に相当する時間が lZ (f X n)、周波数 fの n相 のクロックが入力され、単相クロック生成回路 2は各 n相クロックの立ち上り又立ち下り に同期して単相クロックを生成する。図 2では、各 n相クロックの立ち上りに同期した単 相クロックを示したものである。この単相クロックの周波数は（f x n)であり、 n相のクロ ックの位相差に相当する時間 1Z (f X n)で決定される。
[0033] クロック変換回路 1に入力される m相のクロックの周波数は fであるので、希望する単 相クロックの周波数が決定すれば、希望する単相クロックの周波数 = (f X n)より nを 求めることができる。そして、この nをクロック変換回路 1に設定することにより、周波数 fの m相クロックカゝら周波数 fの n相クロックを得て、希望の周波数の単相クロックを得る ことができる。
[0034] 尚、図 2では、各 n相クロックの立ち上り間の時間を 1周期とする周波数 (fx n)の単 相クロックを生成する例を示した力 構成によっては、各 n相クロックの立ち上り間の 時間を半周期とする周波数 (f X n) Z2の単相クロックを生成することも可能である。ま た、 n相のクロックの一部、例えば、任意の数おきに位相が重ならないよう選択するこ とにより、周波数 (fx n)ZA(Aは自然数)の単相クロックを生成するも可能である。 発明の効果
[0035] 本発明は、希望する単相クロックの周波数に従って、一種類の m相クロックを、 n相 クロックに変換し、この n相クロックの各クロックの立ち上り又は立ち下りに同期させて、 希望の周波数の単相クロックを生成するようにしたので、従来のように、分周器や、一 種類の多相クロックを用いて単相クロックを生成するものに比較して、多くの周波数の 種類の単相クロックを得ることができる。
[0036] また、本発明は、希望の周波数の単相クロックを生成する為に動作状態を記憶する 複雑な制御回路が必要なぐ小面積化、低電力化が図れる。
[0037] また、本発明は、 m相クロックを変換する回路として、少なくとも n個の位相補間器を 設け、各位相補間器は、 m相のクロックの位相の異なる二つのクロックを入力し、二つ のクロックのタイミング差を所定の内分比（a : b、 a+b=n)で分割した時間で規定され る遅延時間のクロックを出力し、内分比を可変に構成したので、フィードバック制御が 必要なぐ瞬時に m相クロック力 n相クロックを得て、希望の周波数の単相クロックを 得ることができる。
[0038] また、本発明は、 nの値を切り替えることで、クロックの周波数を数サイクルの期間で 切り替えることができる。
[0039] また、本発明は、従来の PLLによる周波数変換のように、フィードバック時の動作安 定性を考慮する必要がなぐ常に安定動作が保証できるため、設計がより容易になる [0040] 更に、本発明は、上述の少なくとも n個の位相補間器は、ある基準となるクロックとの タイミングを一致させる補正機能も持っため、補正機能を別途設ける従来技術と比較 して、大きな小面積ィ匕を図れる。
図面の簡単な説明
[0041] [図 1]図 1は本発明のクロック生成回路の概略を説明する為の図である。
[図 2]図 2は本発明のクロック生成回路の概略を説明する為の図である。
[図 3]図 3は実施の形態におけるクロック生成回路の構成を示す図である。
[図 4]図 4は位相補間器 10〜： LO を説明する為の図である。
1 m
[図 5]図 5は実施の形態における動作を説明する為の図である。
[図 6]図 6は実施例 1におけるクロック生成回路の構成を示す図である。
[図 7]図 7は位相補間器 11〜11を説明する為の図である。
1 8
[図 8]図 8は位相補間器の具体的な回路構成を示す図である。
[図 9]図 9は制御回路 3の回路構成を示す図である。
[図 10]図 10は制御回路 3による値 aと値 bとの設定を説明する為の図である。
[図 11]図 11は制御回路 3による値 aと値 bとの設定を説明する為の図である。
[図 12]図 12は 1.75GHzの単相クロックを生成する動作を説明する為の図である。
[図 13]図 13は 1.5GHzの単相クロックを生成する動作を説明する為の図である。
[図 14]図 14は実施例 2の構成を示す図である。
[図 15]図 15は実施例 2を説明する為の図である。
[図 16]図 16は実施例 2における位相を調整することができる制御回路 3及び位相補 間器 11〜11の構成を示した図である。
1 8
[図 17]図 17は実施例 3の構成を示した図である。
[図 18]図 18は実施例 3の動作を説明する為の図である。
[図 19]図 19は実施例 4の構成を示した図である。
[図 20]図 20は実施例 5の構成を示した図である。
[図 21]図 21は実施例 5におけるクロック生成回路の構成を示した図である。
[図 22]図 22は従来の技術を説明する為の図である。
[図 23]図 23は実施例 1における他のクロック生成回路の構成を示す図である。 符号の説明
[0042] 1 クロック変換回路
2 単相クロック生成回路
3 制御回路
11〜： L 1 位相補間器
1 8
21〜21 パルス発生器
1 8
発明を実施するための最良の形態
[0043] 本発明の実施の形態を説明する。
[0044] 図 3は実施の形態におけるクロック生成回路の構成を示す図である。
[0045] クロック変換回路 1は、周波数 fの m(mは自然数)相クロックを入力とし、これを周波 数 fの n (nは自然数)相のクロックに変換するクロック変換回路 1と、周波数 fの n相のク ロックの立ち上りに同期して単相のクロックを生成する単相のクロック回路 2、希望の 周波数の単相クロックを得るため、クロック変換回路 1に対して、変換する多相クロック の相数 nを指示する制御回路 3とを有する。
[0046] クロック変換回路 1は、 m相のクロック CLK(l)〜CLK(m)を入力とし、このクロック CLK (l)〜CLK(m)を、希望する単相のクロックの周波数に応じて決定される n相のクロック CLK(l，）〜CLK(n)に変換するものである。このクロック変換回路 1は、 m個の位相補 間器 10〜10を有しており、各位相補間器 10〜10 には互いに位相が異なる 2つ
1 m 1 m
のクロックが入力され、この 2つのクロックにより所定の位相を有する一つのクロックが 出力される。例えは、位相補間器 10には、位相の異なるクロック CLK(l)とクロック CL K(2)とが入力され、クロック CLK(l ')が出力される。各位相補間器 10〜10 は、設定
1 m 値 aと設定値 b(a+b=n)とが制御回路 3から与えられ、図 4に示される如ぐ第 1の入 力信号 CLK (k)と第 2の入力信号 CLK (k+1)の位相差に相当する時間差 Tを b : aに分 割した時間で規定される遅延時間のクロック CLK (X)を出力する。
[0047] 制御回路 3は、希望する単相クロックの周波数を faとすると、 n相のクロック CLK(l ') 〜CLK(n)の各位相差に相当する時間が fa= l/ (f X n)となるように、各位相補間器 10〜10の設定値 a及び設定値 bをコントロールし、クロック変換回路 1に n相のクロ
1 m
ック CLK(1 '；)〜 CLK(n)を生成させる。 [0048] 単相クロック生成回路 2は、 n相のクロック CLK(l ')〜CLK(n)を入力とし、図 5に示す 如ぐ各クロック CLK(l ')〜CLK(n)の立ち上り又は立ち下りに同期したパルスを発生 し、このノ ルスの論理和を取ることにより、単相クロックを生成する。
[0049] 尚、生成した n個のパルスを、オーバーラップせずに X個おきに選択し、この選択し たパルスの論理和を取ることにより、周波数が（f X n) Z (X+ 1)である単相クロックを 生成することもできる。図 5に示した例は、生成した n個のパルスを、オーバーラップ せずに 1個おきに選択し、この選択したパルスの論理和を取ることにより、周波数が (f X n) / (1 + 1) = (f X n) Z2である単相クロックを生成したものである。
[0050] 本実施の形態によれば、従来と比べて、一種類の多相クロックにより多くの種類の 周波数のクロックを生成することができる。また、生成するクロックの周波数を変更す る場合であっても、変更する為のフィードバック制御がなぐ各位相補間器の値を変 更するだけで、瞬時に周波数の変更が可能である。
[0051] 以下に本発明の具体的な実施例を説明する。
実施例 1
[0052] 図 6は実施例 1におけるクロック生成回路の構成を示す図である。尚、以下の実施 例 1では、具体的な説明を行うため、クロック生成回路〖こ入力される多相クロックを 8 ネ目クロックとして説明する。
[0053] クロック生成回路は、周波数 fの 8相クロックを入力とし、これを周波数 fの、例えば、 7相クロックに変換するクロック変換回路 1と、クロック変換回路 1から出力される周波 数 fの多相クロックの立ち上りに同期して周波数 (f X n)単相クロックを生成する単相ク ロック生成回路 2、希望の周波数の単相クロックを得るため、クロック変換回路 1に対 して、変換する多相クロックの相数を指示する制御回路 3とを有する。
[0054] クロック変換回路 1は、 8相クロックを入力とし、この 8相クロックを、希望する単相クロ ックの周波数に応じて決定される n相クロックに変換するものである。このクロック変換 回路 1は、 8個の位相補間器 11〜11を有しており、各位相補間器 11〜11には
1 8 1 8 互いに位相が異なる 2つのクロックが入力され、この 2つのクロックにより所定の位相を 有する一つのクロックが出力される。例えば、図 6においては、位相補間器 11には 位相 0° のクロックと位相 45° のクロックとが入力され、位相補間器 11には位相 45 。 のクロックと位相 90° のクロックとが入力され、位相補間器 11には位相 90° のク
3
ロックと位相 135° のクロックとが入力され、位相補間器 11には位相 135° のクロッ
4
クと位相 180° のクロックとが入力され、位相補間器 11には位相 180° のクロックと
5
位相 225° のクロックとが入力され、位相補間器 11には位相 225° のクロックと位相
6
270° のクロックとが入力され、位相補間器 11には位相 270° のクロックと位相 315 。 のクロックとが入力され、位相補間器 11には位相 315° のクロックと位相 0° のク
8
ロックとが入力される。
[0055] 各位相補間器 11〜11は、設定値 aと設定値 b(a+b=n)とが制御回路 3から与え
1 8
られ、図 4に示される如ぐ第 1の入力信号 CLK (k)と第 2の入力信号 CLK (k+1)の位 相差に相当する時間差 Tを b : aに分割した時間で規定される遅延時間のクロック CLK (X)を出力する。具体的には、図 7に示すように、 a=4, b = 3、第 1の入力信号 CLK ( k)が位相 135° 、第 2の入力信号 CLK (k+1)が位相 180° である場合、これらの信号 の位相差 45° に相当する時間差 Tを 3 :4に分割した時間で規定される遅延時間の クロック、すなわち、位相 154° のクロックが出力される。
[0056] このような位相補間器 11〜11の具体的な回路構成を図 8に示す。
1 8
[0057] 位相補間器 11〜11は、図 8に示すように、ダイナミック回路と定電流源回路とを
1 8
組み合わせ、第 1の入力信号 (CLK(k))により動作する NMOSトランジスタの数と第 2の 入力信号 (CLK(k+l》により動作する NMOSトランジスタの数との比を a :bにすることで 、 2つの入力信号の位相差に相当する時間差 Tを b : aに分割した時間で規定される 遅延時間のクロック CLK (X)を出力することができる。尚、トランジスタの電流値をコン トロールするのが制御回路 3である。
[0058] 次に、上述した値 aと値 bとの設定の方法を説明する。
[0059] 図 9は制御回路 3による値 aと値 bとの設定を説明する為の図である。
[0060] まず、 m相クロックを n相クロックに変換する場合、各位相補間器 11〜11 の基準
1 m 値 Xとして nをセットする。
[0061] 次に、制御回路 3により値 bを設定する力 その制御回路 3は図 9に示す如ぐ m個 のシリアルに接続された加算器 31〜31 により構成されている。この加算器 31〜3
1 m 1
1 は 0から (m—l)までの 2つの値を加算でき、その和 SU力 ^から (m—l)の場合は SU を、 m以上の場合は SU— Mを、対応する位相補間器に出力する。尚、位相補間器 11 の値 bは通常 0であるので、位相補間器 11はカロ算器 31〜31 に接続されていなく
1 1 1 m
ても良い。
[0062] このような制御回路 3において、 m相クロックを n相クロックに変換する場合、制御回 路 3に、（m-n)となる値を入力する。
[0063] 位相補間器 11〜11 は、 3ビット加算器 31〜31 力もの出力値を値 bに設定し、
1 m 1 m
この値 より、 a=X(n)—bとなるように、値 aを設定する。尚、値 bが基準値 X以上とな つた場合、位相補間器 11〜11 は動作を停止するように構成されている。
1 m
[0064] 次に、具体例として、 8相クロックを 7相クロックに変換する場合を、図 10を用いて説 明する。図 10に示す如ぐ制御回路 3は 7個のシリアルに接続された 3ビット加算器 3 1〜31 により構成されている。
1 m
[0065] このような構成において、 8相クロックを 7相クロックに変換する場合を説明すると、 基準値 Xは 7であり、制御回路 3に入力される値は 8— 7 = 1である。そして、各位相補 間器 11〜11の基準値 Xは、 7に設定される。尚、位相補間器 11については、設
1 8 1 定時に値 a = 7, b = 0が設定される。
[0066] 制御回路 3に 1が入力されると、 3ビット加算器 31は位相補間器 11に" 1 (001) "を
1 2
出力し、位相補間器 11は値 bに" 1"を設定し、値 aに" 6 (7—1) "を設定する。 3ビット
2
加算器 31は位相補間器 11に" 2 (010) "を出力し、位相補間器 11は値 bに" 2"を
2 3 3
設定し、値 aに" 5 (7— 2) "を設定する。続いて、 3ビット加算器 31は位相補間器 11
3 4 に" 3 (011) "を出力し、位相補間器 11は値 bに" 3"を設定し、値 aに" 4 (7— 3) "を設
4
定する。続いて、 3ビット加算器 31は位相補間器 11に" 4 (100) "を出力し、位相補
4 5
間器 11は値 bに" 4"を設定し、値 aに" 3 (7— 4) "を設定する。 3ビット加算器 31は
5 5 位相補間器 11に" 5 (101) "を出力し、位相補間器 11は値 bに" 5"を設定し、値 aに
6 6
"2 (7— 5) "を設定する。続いて、 3ビット加算器 31は位相補間器 11に" 6 (111) "を
6 7
出力し、位相補間器 11は値 bに" 6"を設定し、値 aに" 1 (7— 6) "を設定する。最後 に、 3ビット加算器 31は位相補間器 11に" 7 (111) "を出力するが、値 bが" 7"であ
6 8
る為、値 bが基準値 Xと等しくなり、位相補間器 11は動作を停止する。
8
[0067] このようにして、 8相のクロックを 7相のクロックに変換する場合の値 a及び値 bを設定 する。
[0068] 値 a及び値 bを設定された各位相補間器 11〜11は、上述したように二つのクロッ
1 8
クの時間差 Tを b： aの内分比で分割した時間で規定される遅延時間のクロックを出力 することにより、 8相クロックから 7相クロックに変換することが可能となる。本例では、 位相補間器 11から位相 0° のクロックが出力され、位相補間器 11から位相 51° の
1 2
クロックが出力され、位相補間器 11から位相 103° のクロックが出力され、位相補間
3
器 11から位相 154° のクロックが出力され、位相補間器 11から位相 205° のクロッ
4 5
クが出力され、位相補間器 11から位相 257° のクロックが出力され、位相補間器 11
6
力も位相 308° のクロックが出力され、位相補間器 11力もはクロックが出力されな
7 8
い。
[0069] 次に、 8相クロックを 6相クロックに変換する場合について、図 11を用いて説明する
[0070] 8相クロックを 6相クロックに変換する場合は、基準値 Xは 6であり、制御回路 3に入 力される値は 8— 6 = 2である。そして、制御回路 3に 2が入力されると、 3ビット加算器 31は位相補間器 11に" 2 (010) "を出力し、位相補間器 11は値 bに" 2"を設定し、
1 2 2
値 aに" 4 (6— 2) "を設定する。続いて、 3ビット加算器 31は位相補間器 11に" 4 (10
2 3
0) "を出力し、位相補間器 11は値 bに" 4"を設定し、値 aに" 2 (6— 4) "を設定する。
3
[0071] 次に、 3ビット加算器 31は位相補間器 11に" 6 (110) "を出力するが、値 bが" 6"
3 4
である為、値 bが基準値 Xと等しくなり、位相補間器 11は動作を停止する。
4
[0072] 更に、 3ビット加算器 31は位相補間器 11に" 0 (000) " (下位 3ビット）を出力し、位
4 5
相補間器 11は値 bに" 0"を設定し、値 aに" 6 (6— 0) "を設定する。続いて、 3ビット
5
加算器 31は位相補間器 11に" 2 (010) "を出力し、位相補間器 11は値 bに" 2"を
5 6 6
設定し、値 aに" 4 (6— 2) "を設定する。続いて、 3ビット加算器 31は位相補間器 11
6 7 に" 4 (100) "を出力し、位相補間器 11は値 bに" 4"を設定し、値 aに" 2 (6— 4) "を設 定する。
[0073] 最後に、 3ビット加算器 31は位相補間器 11に" 6 (110) "を出力するが、値 bが" 6
6 8
"である為、値 bが基準値 Xと等しくなり、位相補間器 11は動作を停止する。
8
[0074] このようにして、 8相のクロックを 6相のクロックに変換する場合の値 a及び値 bを設定 する。
[0075] 値 a及び値 bを設定された各位相補間器 11〜11は、上述したように二つのクロッ
1 8
クの時間差 Tを b： aの内分比で分割した時間で規定される遅延時間のクロックを出力 することにより、 8相クロック力も 6相クロックに変換することが可能となる。本例では、 位相補間器 11から位相 0° のクロックが出力され、位相補間器 11から位相 60° の
1 2
クロックが出力され、位相補間器 11から位相 120° のクロックが出力され、位相補間
3
器 11力もはクロックが出力されず、位相補間器 11から位相 180° のクロックが出力
4 5
され、位相補間器 11から位相 240° のクロックが出力され、位相補間器 11から位
6 7 相 300° のクロックが出力され、位相補間器 11力もはクロックが出力されない。
8
[0076] 次に、単相クロック生成回路 2について説明する。
[0077] 単相クロック生成回路 2は、 8個のパルス発生器 21〜21と、 OR回路 22と力ら構
1 8
成される。各パルス発生器 21は 8個の位相補間器 11〜11に 1対 1に接続されてお
1 8
り、位相補間器 11から出力されるクロックに同期してパルスを発生するものである。 O R回路 22は、各パルス発生器 21からパルスを受け、このパルスの論理和を取ること により、単相クロックを生成する。
[0078] このような構成において、以下に具体的な動作を、図 12を用いて説明する。尚、以 下の説明において、クロック変換回路 1に入力される多相クロックを、周波数 fが 250M Hzである 8相クロックとして、希望する単相クロックの周波数を 1.75GHzとして説明する
[0079] まず、希望する単相クロックの周波数 faが 1.75GHzであり、 fa=f X nであるので、 n
= 7である。従って、制御回路 3は、クロック変換回路 1に入力される 8相クロックを、周 波数 250MHzの 7相クロックに変換するように制御する。
[0080] このとき、制御回路 3により設定される各位相補間器 11〜11 の（a, b)の値は、位
1 8
相補間器 11が（7, 0)であり、位相補間器 11が（6, 1)であり、位相補間器 11が（5
1 2 3
, 2)であり、位相補間器 11力 S (4, 3)であり、位相補間器 11力 S (3, 4)であり、位相
4 5
補間器 11が（2, 5)であり、位相補間器 11が（1, 6)であり、位相補間器 11が (0,
6 7 8
0)である。
[0081] これにより、位相補間器 11から位相 0° のクロックが出力され、位相補間器 11力 位相 51° のクロックが出力され、位相補間器 11から位相 103° のクロックが出力さ
3
れ、位相補間器 11力も位相 154° のクロックが出力され、位相補間器 11から位相
4 5
205° のクロックが出力され、位相補間器 11から位相 257° のクロックが出力され、
6
位相補間器 11力も位相 308° のクロックが出力され、位相補間器 11力らはクロック
7 8
が出力されない。
[0082] この様子を示したのが図 12である。図 12に示される如ぐ 8相クロック力 変換され た 7相クロックは、各クロックの位相差に相当する時間が 1/(250 X 7)である。
[0083] 続いて、これらの 7相クロックはパルス発生器 21〜21 に入力され、各クロックの立
1 8
ち上りに同期してパルスが発生される。例えば、パルス発生器 21では位相 0° のク ロックによりパルスが発生し、パルス発生器 21では位相 51° のクロックによりパルス
3
が発生し、パルス発生器 21では位相 103° のクロックによりパルスが発生し、パルス
3
発生器 21では位相 154° のクロックによりパルスが発生し、パルス発生器 21では
4 5 位相 205° のクロックによりパルスが発生し、パルス発生器 21では位相 257° のク
6
ロックによりパルスが発生し、パルス発生器 21では位相 308° のクロックによりパル スが発生し、パルス発生器 21ではパルスが発生しない。各パルスの周期は 1/(250 X
8
7)である。
[0084] パルス発生器 21〜21 により発生されたパルスは OR回路 22に入力され、これら
1 8
のパルスの論理和を取ることにより、 250 X 7=1750=1.75GHzの単相クロックが発生さ れる。
[0085] 続いて、 1.5 GHzの単相クロックを生成する場合について説明する。
[0086] 希望する周波数 faは 1.5 GHzであり、 fは 250MHzなので、 fa=f X nより、 n=6であ る。従って、制御回路 3は、クロック変換回路 1に入力される 8相のクロックを、周波数 2
50MHzの 6相のクロックに変換するように制御する。
[0087] このとき、各位相補間器 11〜： L 1 の（a, b)の値は、位相補間器 11が（6, 0)であり
1 8 1
、位相補間器 11力 S (4, 2)であり、位相補間器 11力 S (2, 4)であり、位相補間器 11
2 3 4 が（0, 0)であり、位相補間器 11が（6, 0)であり、位相補間器 11が（4, 2)であり、
5 6
位相補間器 11力 s (2, 4)であり、位相補間器 11力 S (0, 0)である。これにより、位相
7 8
補間器 11から位相 0° のクロックが出力され、位相補間器 11から位相 60° のクロッ クが出力され、位相補間器 11から位相 120° のクロックが出力され、位相補間器 11
3
力もはクロックが出力されず、位相補間器 11カゝら位相 180° のクロックが出力され、
4 5
位相補間器 11から位相 240° のクロックが出力され、位相補間器 11から位相 300
6 7
° のクロックが出力され、位相補間器 11力もはクロックが出力されない。
8
[0088] この様子を示したのが図 13である。図 13に示される如ぐ 8相クロック力 変換され た 6相クロックは、各クロックの位相差に相当する時間が 1/(250 X 6)である。
[0089] 続いて、これらの 6相クロックはパルス発生器 21〜21 に入力され、各クロックの立
1 8
ち上りに同期してパルスが発生される。例えば、パルス発生器 21では位相 0° のク ロックによりパルスが発生し、パルス発生器 21では位相 60° のクロックによりパルス
2
が発生し、パルス発生器 21では位相 120° のクロックによりパルスが発生し、パルス
3
発生器 21ではクロックが発生せず、パルス発生器 21では位相 180° のクロックによ
4 5
りパルスが発生し、パルス発生器 21では位相 240° のクロックによりパルスが発生し
6
、パルス発生器 21では位相 300° のクロックによりパルスが発生し、パルス発生器 2 1ではパルスが発生しない。各パルスの周期は 1/(250 X 6)である。
8
[0090] パルス発生器 21〜21 により発生されたパルスは OR回路 22に入力され、これら
1 8
のパルスの論理和を取ることにより、 250 X 6=1500=1.5GHzの単相クロックが発生され る。
尚、本実施例では、クロック変換回路 1〖こ入力される m相クロックのクロック数〖こ合わ せて、位相補間器及びパルス発生器の数を m個とした例を説明したが、クロック変換 回路 1で変換される多相クロックが n相クロック以下である場合には、位相補間器及び パルス発生器の数が少なくとも n個あれば、本発明を実現することができる。例えば、 図 23に示される如ぐ 8相クロックを 6相クロック以下の多相クロックに変換する場合に は、 6個の位相補間器 11〜11及びパルス発生器 21〜21を設ける。そして、制御
1 6 1 6
回路 3の制御に従って、 8相クロック力 必要とする 6つの位相のクロックを選択するク ロック選択回路 40を設け、このクロック選択回路 40が各位相のクロックを対応する位 相補間器 11〜11 に出力するように構成する。図 23では、 8相クロックを 6相クロック
1 6
に変換する場合を示しており、位相補間器 11 には位相 0° のクロックと位相 45° の クロックとが入力され、位相補間器 11 には位相 45° のクロックと位相 90° のクロック とが入力され、位相補間器 11には位相 90° のクロックと位相 135° のクロックとが入
3
力され、位相補間器 11には位相 180° のクロックと位相 225° のクロックとが入力さ
4
れ、位相補間器 11には位相 225° のクロックと位相 270° のクロックとが入力され、
5
位相補間器 11には位相 270° のクロックと位相 315° のクロックとが入力されている
6
。後の動作は上述した実施例と同様である。
実施例 2
[0091] 本発明の実施例 2を説明する。
[0092] 実施例 2では上述した本発明のクロック生成回路に、位相補正の機能を追加した例 を説明する。尚、以下の説明において、上述した実施の形態及び実施例 1と同様な 構成のものについては詳細な説明は省略する。
[0093] 図 14は実施例 2の構成を示す図であり、図 14中、 100は本発明のクロック生成回 路であり、 101はクロック生成回路 100で生成されたクロックを分配し、このクロックに より動作される回路領域であり、 102は回路領域 101の末端で分配されたクロック (以 下、末端分配クロックと呼ぶ）と回路全体の基準クロックとの位相を比較する位相比較 器である。
[0094] クロック生成回路 100は、位相補間器 11〜11により、各多相クロックの位相を調
1 8
整することができることは上述した。 8相のクロックの場合、位相補間器 11〜11によ
1 8 つて位相差に相当する時間を調整することにより、 45Z7 6. 4° づっ位相を調整 することができる。尚、 m相クロックを n相クロックに変換した場合は、 360/ (m X n) ° づっ位相を調整することができる。これを利用し、末端分配クロックのタイミングと、 基準クロックのタイミングとを一致させる位相補正を行うことができる。
[0095] 例えば、図 15に示す如ぐ末端分配クロックが 8相クロックカゝら変換した 7相クロック を用いて生成された単相クロックの分配クロックであり、この末端分配クロックと基準ク ロックとのタイミング差が位相差 6. 4° に相当する時間である場合、 7相クロックを位 相差 6. 4° に相当する時間だけ遅延させ、 7相クロックの位相を調整すればよい。
[0096] そこで、このような位相を調整することができる制御回路 3及び位相補間器 11〜1 1 の構成を図 16に示す。
8
[0097] 上述した図 9、 10、 11で示される制御回路 3及び位相補間器 11〜11と異なる所 は、制御回路 3に位相を制御する位相制御信号が入力され、この制御信号が 3ビット カロ算器 31と位相補間器 11とに入力されていることである。
[0098] また、位相比較回路 102は、回路領域 101の末端分配クロックと基準クロックとの位 相を比較し、この位相差を数値に置き換えて出力する。例えば、 8相のクロックの場合
、位ネ目差を 6. 4° 毎の 7段階を、 0° =0、 6. 4° = 1、 12. 8° = 2と! /、うように、 0力 ら 6の数値に対応させて出力する。
[0099] 尚、位相補間器 11〜11の構成は、上述したものと同一なので、構成の詳細な説
1 8
明は省略する。
[0100] このように構成された制御回路 3、位相補間器 11〜11及び位相比較回路 102は
1 8
以下の通り動作する。
[0101] 末端分配クロックと基準クロックとのタイミング差が位相差 6. 4° に相当する時間で ある場合、位相比較回路 102は、位相制御信号として" 1"を出力する。位相補間器 1 1〜11の基準値 Xは 7であり、周波数制御信号は" 1"である。
1 8
[0102] 位相制御信号として" 1"、周波数制御信号として" 1"が入力されると、位相補間器 1 1に" 1 (001) "が入力され、位相補間器 11は値 bに" 1"を設定し、値 aに" 6 (7—1) "を設定する。
[0103] 続いて、 3ビット加算器 31は位相補間器 11に" 2 (010) "を出力し、位相補間器 1
1 2
1は値 bに" 2"を設定し、値 aに" 5 (7— 2) "を設定する。 3ビット加算器 31は位相補
2 2 間器 11に" 3 (011) "を出力し、位相補間器 11は値 bに" 3"を設定し、値 aに" 4 (7
3 3
3) "を設定する。
[0104] 次に、 3ビット加算器 31は位相補間器 11に" 4 (100) "を出力し、位相補間器 11
3 4 4 は値 bに" 4"を設定し、値 aに" 3 (7— 4) "を設定する。続いて、 3ビット加算器 31は位
4 相補間器 11に" 5 (101) "を出力し、位相補間器 11は値 bに" 5"を設定し、値 aに" 2
5 5
(7— 5) "を設定する。
[0105] 更に、 3ビット加算器 31は位相補間器 11に" 6 (110) "を出力し、位相補間器 11
5 6 6 は値 bに" 6"を設定し、値 aに" 1 (7— 6) "を設定する。続いて、 3ビット加算器 31は位
6 相補間器 11に" 7 (111) "を出力するが、値 bが" 7"である為、値 bが基準値 Xと等し くなり、位相補間器 11は動作を停止する。 [0106] 最後に、 3ビット加算器 31は位相補間器 11に" 0 (000) " (下位 3ビット）を出力し、
7 8
位相補間器 11は値 bに" 0"を設定し、値 aに" 7 (7— 0) "を設定する。
[0107] これにより、位相補間器 11から位相 6. 4° のクロックが出力され、位相補間器 11
1 2 から位相 57. 8° のクロックが出力され、位相補間器 11力 位相 109° のクロックが
3
出力され、位相補間器 11から位相 160° のクロックが出力され、位相補間器 11か
4 5 ら位相 212° のクロックが出力され、位相補間器 11から位相 263° のクロックが出
6
力され、位相補間器 11力 はクロックが出力されず、位相補間器 11から位相 315
7 8
° のクロックが出力される。
[0108] 続いて、これらの 7相クロックはパルス発生器 21〜21に入力され、各クロックの立
1 8
ち上りに同期してパルスが発生される。パルス発生器 21〜21により発生されたパ
1 8
ルスは OR回路 22に入力され、これらのパルスの論理和を取ることにより、 6. 4° 位 相がずれ、基準クロックとタイミングが一致した単相クロックが生成され、末端分配クロ ックのタイミングと基準クロックのタイミングとが一致する。
実施例 3
[0109] 実施例 3を説明する。
[0110] 上述した実施例 1及び実施例 2では、 m相のクロックに対して一対一の関係になる ように位相補間器及びパルス発生器を設けた。例えば、 8相のクロックでは、 8個の位 相補間器 11〜11と、パルス発生器 21〜21とを設けて構成した。しかしながら、 多相クロックが偶数 (mが偶数)の場合には、位相補間器及びパルス発生器を半分の 数に減らすことも可能である。そこで、実施例 3では、位相補間器及びパルス発生器 を半分の数に減らして構成したクロック生成回路について説明する。
[0111] 図 17は実施例 3におけるクロック生成回路の構成を示した図である。尚、実施例 1 及び実施例 2と同様な構成のものについては、同じ符号を付してある。
[0112] 実施例 3が実施例 1及び実施例 2と異なる所は、位相補間器及びパルス発生器を 半分の数に減らし、多相クロックを選択するクロック選択回路 12〜12と、位相補間
1 4
器 11〜11 の内分比を決定する値 (a, b)を選択する内分比選択回路 13〜13と
1 4 1 4 を設けている点である。
[0113] クロック選択回路 12〜12には、位相の異なる 2つのクロックが入力され、選択制 御信号により一つのクロック信号を出力するように構成されて 、る。
[0114] 図 17では、クロック選択回路 12には位相 0° のクロック CLK1と位相 180° のクロッ ク CLK5が入力され、選択制御信号としてクロック CLK3が入力されている。そして、ク ロック CLK3のローレベルでクロック CLK1を選択し、ハイレベルでクロック CLK5を選択 するように構成されている。
[0115] また、クロック選択回路 12には位相 45° のクロック CLK2と位相 225° のクロック C
2
LK6が入力され、選択制御信号としてクロック CLK4が入力されている。そして、クロッ ク CLK4のローレベルでクロック CLK2を選択し、ハイレベルでクロック CLK6を選択す るように構成されている。
[0116] また、クロック選択回路 12には位相 180° のクロック CLK3と位相 270° のクロック
3
CLK7が入力され、選択制御信号としてクロック CLK5が入力されている。そして、クロ ック CLK5のローレベルでクロック CLK3を選択し、ハイレベルでクロック CLK6を選択 するように構成されている。
[0117] また、クロック選択回路 12には位相 90° のクロック0^4と位相315° のクロック C
4
LK8が入力され、選択制御信号としてクロック CLK6が入力されている。そして、クロッ ク CLK6のローレベルでクロック CLK4を選択し、ハイレベルでクロック CLK7を選択す るように構成されている。
[0118] 内分比選択回路 13〜13には、制御回路 3から出力される二つの値 bが入力され
1 4
、選択制御信号により一つの値 bを位相補間器 11〜11 に出力するように構成され
1 4
ている。
[0119] 図 17は、制御回路 3に入力される位相制御信号が" 0"、周波数カ '1"の場合を示 しており、内分比選択回路 13には出力 S1と、 3ビット加算器 31 の出力 S5とが入力さ
1 4
れ、選択制御信号としてクロック CLK3が入力されている。そして、クロック CLK3のロー レベルで出力 S1を選択し、ハイレベルで出力 S2を選択して、位相補間器 11 に出力 するように構成されている。
[0120] また、内分比選択回路 13には 3ビット加算器 31 の出力 S2と、 3ビット加算器 31 の
2 1 5 出力 S6とが入力され、選択制御信号としてクロック CLK4が入力されている。そして、ク ロック CLK4のローレベルで出力 S2を選択し、ハイレベルで出力 S6を選択して、位相 補間器 11 に出力するように構成されている。
2
[0121] また、内分比選択回路 13には 3ビット加算器 31 の出力 S3と、 3ビット加算器 31 の
3 2 6 出力 S7とが入力され、選択制御信号としてクロック CLK5が入力されている。そして、ク ロック CLK5のローレベルで出力 S3を選択し、ハイレベルで出力 S7を選択して、位相 補間器 11 に出力するように構成されている。
3
[0122] また、内分比選択回路 13には 3ビット加算器 31 の出力 S4と、 3ビット加算器 31 の
4 3 7 出力 S8とが入力され、選択制御信号としてクロック CLK6が入力されている。そして、ク ロック CLK6のローレベルで出力 S4を選択し、ハイレベルで出力 S8を選択して、位相 補間器 11 に出力するように構成されている。
4
[0123] 各位相補間器 11〜11は、実施例 1及び実施例 2と同様に値 a、値 bとで決定され
1 4
る内分比に従った位相のクロック信号を出力する。
[0124] また、各パルス発生器 21〜21 は、各位相補間器 11〜11 に一対一に対応して
1 4 1 4
設けられ、実施例 1及び実施例 2と同様にノ ルスを発生する。
[0125] このような構成において動作を説明する。
[0126] 図 18はクロック選択回路 12及び各位相補間器 11 の動作に着目したタイミング図 である。
[0127] 図 18によれば、まず、クロック選択回路 12には位相 0° のクロック CLK1と位相 180 ° のクロック CLK5が入力され、選択制御信号としてクロック CLK3が入力されている。 そして、クロック CLK3のローレべノレでクロック CLK1を選択している。一方、クロック選 択回路 12には位相 45° のクロック CLK2と位相 225° のクロック CLK6が入力され、
2
選択制御信号としてクロック CLK4が入力されている。そして、クロック CLK4のローレ ベルでクロック CLK2を選択して!/、る。
[0128] 従って、この時点で、位相補間器 11 に入力されるクロックは、位相 0° のクロック C LK1と位相 45° のクロック CLK2とである。そして、内分比選択回路 13も選択制御信 号としてクロック CLK3が入力されているので、位相 0° のクロック CLK1と位相 45° の クロック CLK2とが入力されている時の位相補間器 11の（a, b)の値は、（7, 0)である 。従って、位相補間器 11力も出力されるクロックは、位相 0° のクロックである。
[0129] 次に、クロック CLK3がハイレベルなったとき、クロック選択回路 12はクロック CLK5 選択して出力する。また、一方、クロック選択回路 12はクロック CLK6選択して出力す
2
る。
[0130] 従って、この時点で、位相補間器 11 に入力されるクロックは、位相 180° のクロック CLK5と位相 225° のクロック CLK6とである。そして、内分比選択回路 13も選択制 御信号としてクロック CLK3が入力されているので、位相 180° のクロック CLK5と位相 225° のクロック CLK6とが入力されている時の位相補間器 11の（a, b)の値は、（3, 4)である。従って、位相補間器 11力 出力されるクロックは、位相 206° のクロック である。
[0131] 一つの位相補間器 11力も 2つの位相の異なるクロックが必要なタイミングで、パル ス発生器 21 に出力される。同様に、各位相補間器からも 2つの位相の異なるクロック が必要なタイミングで各パルス発生器に出力されるので、実施例 1及び実施例 2と同 様に希望の単相クロックを生成することができる。
実施例 4
[0132] 実施例 4を説明する。
[0133] 実施例 4では、上述した実施例 2の構成のものを、異なるクロックで動く回路領域毎 に設けたことを特徴とする。
[0134] 図 19は実施例の構成を示した図である。図 19に示される如ぐ一つの 8相クロック をクロック生成回路 100〜100まで分配し、各クロック生成回路 100〜100で各回 路領域 101〜101 に必要なクロックを生成するようにしている。
[0135] また、各位相比較器 102〜102により、各回路領域 101〜： L01の末端分配クロ ックと基準クロックとを it較し、各クロック生成回路 100〜100 〖こよって、基準クロック と位相が一致するように位相補正を行うようにして 、る。
[0136] 本実施例によれば、一つの多相クロックにより、各回路領域に必要なクロックを生成 することができると共に、基準クロックとの位相調整ができるという効果を有し、更に回 路の小面積ィ匕が実現できる。
更に、基準クロックのみを等長配線等の技術を用いて、各回路領域のクロック変換 回路間のタイミングをそろえることで、多相クロックの各回路領域へ分配するタイミング がー致しなくとも、各回路領域の位相を一致させることができるという効果がある。 実施例 5
[0137] 本発明の実施例 5を説明する。
[0138] 実施例 5は上述した実施例 4の変形例である。実施例 4では、一つの 8相クロックを 複数領域に供給するように構成したが、このような構成では配線パターンが複雑にな り、また、回路面積の増大につながる。そこで、実施例 5では、周波数の高いマスター クロックを各領域に供給し、クロック生成回路の直前で分周することにより多相クロック を得る場合の例にっ 、て説明する。
[0139] 図 20は実施例 5の構成を示す図である。図 20に示される如ぐ一つのマスタークロ ックをクロック生成回路 100〜100に供給し、各クロック生成回路 100〜100で各 回路領域 101〜101 に必要なクロックを生成するようにしている。
[0140] 各クロック生成回路 100〜100は、図 21に示す如ぐ m相クロックを n相クロックに 変換するクロック変換回路 1の前に m相クロック発生回路 50を有して!/、る。この m相ク ロック発生回路 50は、マスタークロックを分周等することによりから m相クロックを発生 する。
[0141] このような構成にすることの効果は、上述したように多相クロックを複数領域に供給 することによる配線パターンの複雑ィ匕及び回路面積の増大を防止することにあるが、 更なる効果として、本発明は位相調整の機能を有することからマスタークロックと基準 クロックとのタイミング調整に多くの労力をかけなくても済むという効果がある。
[0142] 各領域に供給される単相クロックはマスタークロック力 得られた多相クロックから生 成される。従って、マスタークロックのタイミングが基準クロックと合っていない場合に は、単相クロックと基準クロックとのタイミングがずれているはずである。
[0143] このため、マスタークロックと基準クロックとのタイミングを一致させる必要があるが、 多相クロックを得るためには、このクロックよりも周波数の高いマスタークロックを必要 とする為、等長配線等の技術を用いて周波数の低 、基準クロックとのタイミングの調 整を図っており、これらが回路設計を困難にする。
[0144] し力しながら、本発明のクロック生成回路は、基準クロックとのタイミング調整を図る 補正機能を有するので、マスタークロックと基準クロックとのタイミングに注力すること なぐ回路設計の自由度を確保できる。 更に、基準クロックのみを等長配線等の技術を用いて、各回路領域のクロック変換 回路間のタイミングをそろえることで、マスタークロックの各回路領域へ分配するタイミ ングがー致しなくとも、各回路領域の位相を一致させることができるという効果がある

Claims

請求の範囲
[1] クロック生成回路であって、
周波数 fの m相のクロックを、周波数 fの n相のクロックに変換するクロック変換回路と 前記 n相の各クロックの少なくとも一部を用いて単相のクロック信号を生成する単相 クロック生成回路と
を有することを特徴とするクロック生成回路。
[2] クロック生成回路であって、
同一の周波数 fであり、位相差に相当する時間が lZ (f X m)づっ異なる m相のクロ ック信号を、同一の周波数 fであり、位相差に相当する時間が lZ (f X n)づっ異なる nネ目のクロック信号〖こ変換するクロック変換回路と、
前記 n相のクロック信号の一部又は全部のクロック信号を用いて、周波数 (f X n) Z A (Aは自然数）の単相のクロック信号を生成する単相クロック生成回路と
を有することを特徴とするクロック生成回路。
[3] クロック生成回路であって、
周波数 fであり、位相差に相当する時間が 1Z (f X m)づっ異なる m相のクロック信 号を、周波数 fであり、位相差に相当する時間が lZ (f X n)づっ異なる n相のクロック 信号に変換するクロック変換回路と、
前記 n相のクロックの立ち上り又は立ち下りに同期して、オーバーラップしないパル スを発生させ、このパルスを Xおきに選択し、選択したパルスの論理和を取り、周波数 (f X n) / (X+ 1) (Xは自然数)の単相のクロック信号を生成する単相クロック生成回 路と
を有することを特徴とするクロック生成回路。
[4] 前記クロック変換回路は、少なくとも n個の位相補間器を有し、
前記各位相補間器は、前記 m相のクロックの位相の異なる二つのクロックを入力し 、前記二つのクロックのタイミング差を所定の内分比（a :b、 a+b=n)で分割した時間 で規定される遅延時間のクロックを出力し、前記内分比が可変に構成されていること を特徴とする請求項 1から請求項 3のいずれかに記載のクロック生成回路。
[5] 前記位相補間器に設定する内分比を制御する制御回路を有することを特徴とする 請求項 1から請求項 4のいずれかに記載のクロック生成回路。
[6] 前記制御回路は、基準クロックと前記単相クロックが供給された回路の末端で分配 されたクロックとの位相差に相当する時間に基づいて、基準クロックのタイミングと前 記単相クロックのタイミングとが一致するように前記所定の内分比を制御するように構 成されて!/、ることを特徴とする請求項 5の 、ずれかに記載のクロック生成回路。
[7] クロック生成回路であって、
周波数 fであり、位相差に相当する時間が 1Z (f X m)づっ異なる m相のクロック信 号を、周波数 fであり、位相差に相当する時間が lZ (f X n)づっ異なる n相のクロック 信号に変換するクロック変換回路と、
前記 n相のクロック信号力 周波数 (f X n)の単相のクロック信号を生成する単相ク ロック生成回路とを有し、
前記クロック変換回路は、 m相のクロックの位相の異なる二つのクロックを入力し、 前記二つのクロックのタイミング差を所定の内分比（a : b、 a+b=n)で分割した時間 で規定される遅延時間のクロックを出力し、前記内分比が可変に構成されている m個 の位相補間器を有し、
前記単相クロック生成回路は、前記クロック変換回路カゝら出力された n相のクロック の立ち上り又は立ち下りのタイミングで、オーバーラップしないパルスを発生する n個 のパルス発生器と、前記パルス発生器が発生したパルスの論理和を取り、周波数 (f X n)の単相のクロックを生成する論理回路とを有することを特徴とするクロック生成回 路。
[8] 前記位相補間器に設定する内分比を制御する制御回路を有することを特徴とする 請求項 7に記載のクロック生成回路。
[9] 前記制御回路は、基準クロックと、前記単相クロックが供給された回路の末端で分 配されたクロックとの位相差に相当する時間に基づいて、基準クロックのタイミングと 前記単相クロックのタイミングとが一致するように前記所定の内分比を制御するように 構成されていることを特徴とする請求項 8に記載のクロック生成回路。
[10] 集積回路であって、 少なくとも一以上の本体回路と、
前記本体回路に対応して設けられた請求項 1から請求項 9のいずれかに記載のク ロック生成回路とを有し、
前記クロック生成回路に入力される m相のクロックが同一のクロックであることを特徴 とする集積回路。
[11] クロックの生成方法であって、
周波数 fの m相のクロックを、周波数 fの n相のクロックに変換し、前記 n相の各クロッ クの立ち上り又は立ち下りに同期したパルスを発生させ、このパルスの論理和を取り 、周波数 (f X n)の単相のクロックを生成することを特徴とするクロックの生成方法。
[12] m相のクロック力 、位相の異なる二つのクロックを 1組として n組選択し、二つのクロ ックのタイミング差を所定の内分比（a : b、a+b=n)で分割した時間で規定される遅 延時間のクロックを各組毎に生成することにより、 n相クロックを生成することを特徴と する請求項 11に記載のクロック生成方法。
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