WO2006030562A1

WO2006030562A1 - チップ型電子部品内蔵型多層基板及びその製造方法

Info

Publication number: WO2006030562A1
Application number: PCT/JP2005/009853
Authority: WO
Inventors: Ryuichiro Wada; Tetsuya Ikeda
Original assignee: Murata Manufacturing Co., Ltd.
Priority date: 2004-09-13
Filing date: 2005-05-30
Publication date: 2006-03-23
Also published as: JP3928665B2; JPWO2006030562A1; US7417196B2; US20070158103A1

Abstract

　従来の多層セラミック基板の場合には、内蔵される各電子部品と予め多層基板に形成されている配線導体とが、製造段階で電子部品の上部または下部のいずれか片側で接続されるため、積層時の積みズレや焼成時の収縮挙動の差異により接続信頼性の低下を生じる。　本発明のチップ型電子部品内蔵型多層基板１０は、複数の誘電体層１１Ａが積層され且つ内部導体パターン１２を有する多層基板１１と、上下の誘電体層１１Ａの界面に設けられ且つ外部端子電極１３Ａを有するチップ型電子部品１３と、を含み、外部端子電極１３Ａは、上下の誘電体層１１Ａの界面から下方向へチップ型電子部品１３に沿って延びる第１接続導体１４Ａと、上下の誘電体層１１Ａの界面から上方へチップ型電子部品１３に沿って延びる第２接続導体１４Ｂとを介して、界面に設けられた面内導体１２Ａに接続されている。

Description

明細書

チップ型電子部品内蔵型多層基板及びその製造方法

技術分野

[0001] 本発明は、チップ型電子部品内蔵型多層基板及びその製造方法に関し、更に詳しくは、多層基板内の配線導体と多層基板に内蔵されたチップ型電子部品との接続構造の信頼性を高めることができるチップ型電子部品内蔵型多層基板及びその製造方法に関するものである。

背景技術

[0002] 従来のこの種の技術としては特許文献 1に記載の電子部品内蔵多層セラミック基板や、特許文献 2に記載の多層セラミック基板およびその製造方法がある。

[0003] 特許文献 1に記載された電子部品内蔵多層セラミック基板は、多層セラミック基板と、多層セラミック基板内に凹部または貫通孔力形成される空間内に収容されたチップ型電子部品と、多層セラミック基板の層間または空間内に設けられて、る上記チップ型電子部品を配線して、る導体と備えて、る。このように多層セラミック基板内の空間内にチップ型電子部品を収容するため、平面性を悪化させることなぐ所望形状の多層セラミック基板が得られる。

[0004] 特許文献 2に記載された多層セラミック基板の製造方法の場合には、セラミック機能素子を予め焼成して得られたプレート状の焼結体プレートをもって、コンデンサ素子、インダクタ素子及び抵抗素子等の機能素子を作製しておき、これらの機能素子を未焼結複合積層体内に内蔵させる。未焼結複合積層体は、基体用グリーン層と、難焼結性材料を含む拘束層と、配線導体とを備えており、これを焼成したとき、拘束層の作用により、基体用グリーン層は主面方向での収縮が抑制される。そのため、機能素子を内蔵した状態で未焼結複合積層体を問題なく焼成することができると共に、機能素子と基体用グリーン層との間で成分の相互拡散が生じず、機能素子の特性が焼成後も維持される。

[0005] 特許文献 1：特公平 06 - 32378号公報

特許文献 2 :特開 2002— 84067号公報発明の開示

発明が解決しょうとする課題

[0006] し力しながら、特許文献 1及び特許文献 2に記載の多層セラミック基板の場合には、内蔵される電子部品と多層基板の配線導体との電気的接続構造は、内蔵される各電子部品と予め多層基板に形成されている配線導体とが、製造段階で電子部品の上部または下部の、ずれか片側で接続されるため、積層時のシートの積みズレあるいは焼成時のわずかな収縮挙動の差異により電子部品と配線導体との間の断線による初期不良及び接続信頼性の低下を生じるという課題があった。

[0007] また、特許文献 2に記載のように、焼結体プレートを収納する場合には、基板全体として無収縮プロセスで形成されるものの、焼結体プレートと配線導体間での導通が十分ではな!/ヽと!、う課題があった。

[0008] 本発明は、上記課題を解決するためになされたもので、積層時の位置ずれや焼成時の収縮による内部配線パターンと内蔵チップ型電子部品との間の断線を確実に防止することができ、チップ型電子部品と多層基板の配線導体との接続構造の信頼性を高めることができるチップ型電子部品内蔵型多層基板及びその製造方法を提供することを目的としている。

課題を解決するための手段

[0009] 本発明の請求項 1に記載のチップ型電子部品内蔵型多層基板は、複数の誘電体層が積層され且つ内部導体パターンを有する多層基板と、上下の誘電体層の界面に設けられ且つ端子電極を有するチップ型電子部品と、を含むチップ型電子部品内蔵型多層基板であって、

上記チップ型電子部品の端子電極は、上記界面から一方向へ上記チップ型電子部品に沿って延びる第 1接続導体と、上記界面から上記第 1接続導体とは反対方向へ上記チップ型電子部品に沿って延びる第 2接続導体とを介して、上記界面に設けられた内部導体パターンに接続されていることを特徴とするものである。

[0010] また、本発明の請求項 2に記載のチップ型電子部品内蔵型多層基板は、請求項 1 に記載の発明にお、て、上記チップ型電子部品の端子電極にはメツキ層が形成されて!ヽな、ことを特徴とするものである。 [0011] また、本発明の請求項 3に記載のチップ型電子部品内蔵型多層基板は、複数の誘電体層が積層され且つ内部導体パターンを有する多層基板と、上下の誘電体層の界面に設けられ且つ端面に露呈する部分を端子電極とする内部電極を有するチップ型電子部品と、を含むチップ型電子部品内蔵型多層基板であって、上記チップ型電子部品の端子電極は、上記界面から一方向へ上記チップ型電子部品に沿って延びる第 1接続導体と、上記界面から上記第 1接続導体とは反対方向へ上記チップ型電子部品に沿って延びる第 2接続導体とを介して、上記界面に設けられた内部導体パターンに接続されて、ることを特徴とするものである。

[0012] また、本発明の請求項 4に記載のチップ型電子部品内蔵型多層基板は、請求項 1 〜請求項 3の、ずれか 1項に記載の発明にお!/、て、上記第 1接続導体と上記第 2接続導体とで、上記チップ型電子部品の上面端部、側面及び下面端部を連続して被覆する接続導体が形成されていることを特徴とするものである。

[0013] また、本発明の請求項 5に記載のチップ型電子部品内蔵型多層基板は、請求項 1 〜請求項 4のいずれか 1項に記載の発明において、上記チップ型電子部品は、上記誘電体層の界面に複数配置されていることを特徴とするものである。

[0014] また、本発明の請求項 6に記載のチップ型電子部品内蔵型多層基板は、請求項 1 〜請求項 5のいずれか 1項に記載の発明において、上記チップ型電子部品は、上記誘電体層の積層方向に複数配置されてヽること特徴とするものである。

[0015] また、本発明の請求項 7に記載のチップ型電子部品内蔵型多層基板は、請求項 1 〜請求項 6の、ずれか 1項に記載の発明にお、て、上記誘電体層は低温焼結セラミック層であり、上記チップ型電子部品の素体はセラミック焼結体であることを特徴とするものである。

[0016] また、本発明の請求項 8に記載のチップ型電子部品内蔵型多層基板の製造方法は、第 1の誘電体材料層上に第 1接続導体材料層を設ける工程と、端子電極を有するチップ型電子部品を、その端子電極が上記第 1接続導体材料層に接するように、上記第 1の誘電体材料層上に搭載する工程と、第 2接続導体材料層を有する第 2の誘電体層材料層を、第 2接続導体材料層の一部が上記第 1接続導体材料層の一部に接するように、上記第 1の誘電体材料層と重ね合わせる工程と、を有することを特徴とするちのである。

[0017] また、本発明の請求項 9に記載のチップ型電子部品内蔵型多層基板の製造方法は、請求項 8に記載の発明において、上記チップ型電子部品の端子電極にはメツキ層が形成されて、な、ことを特徴とするものである。

[0018] また、本発明の請求項 10に記載のチップ型電子部品内蔵型多層基板の製造方法は、請求項 8または請求項 9に記載の発明において、上記チップ型電子部品として、端面に露呈する部分が上記端子電極となる内部電極を有するチップ型電子部品を用いることを特徴とするものである。

[0019] また、本発明の請求項 11に記載のチップ型電子部品内蔵型多層基板の製造方法は、請求項 8〜請求項 10のいずれ力 1項に記載の発明において、上記第 1、第 2の誘電体材料層として低温焼結セラミックグリーンシートを用いると共に、上記チップ型電子部品の素体としてセラミック焼結体を用いること特徴とするものである。

発明の効果

[0020] 本発明の請求項 1〜請求項 11に記載の発明によれば、積層時の位置ずれや焼成時の収縮による内部配線パターンと内蔵チップ型電子部品との間の断線を確実に防止することができ、チップ型電子部品と多層基板の配線導体との接続構造の信頼性を高めることができるチップ型電子部品内蔵型多層基板及びその製造方法を提供することがでさる。

図面の簡単な説明

[0021] [図 1] (a)〜 (c)はそれぞれ本発明のチップ型電子部品内蔵型多層基板の一実施形態を示す図で、（a)はその全体を示す断面図、（b)は (a)の一部を拡大して示す断面図、（c)は (b)に示すチップ型電子部品の一部を示す拡大して示す断面図である。

[図 2] (a)、 (b)はそれぞれ図 1の示すチップ型電子部品内蔵型多層基板の製造工程の要部を示す工程図である。

[図 3]図 1の示すチップ型電子部品内蔵型多層基板の製造工程の要部を示す工程図である。

[図 4] (a)、 (b)はそれぞれ本発明のチップ型電子部品内蔵型多層基板の他の実施形態を示す図で、（a)はその要部を示す断面図、（b)はその製造工程の要部を示す断面図である。

圆 5] (a)、 (b)はそれぞれ本発明のチップ型電子部品内蔵型多層基板の更に他の実施形態を示す図で、それぞれ図 4の（a)、 (b)に相当する図である。

圆 6] (a)、 (b)はそれぞれ本発明のチップ型電子部品内蔵型多層基板の更に他の実施形態の要部を示す断面図である。

圆 7] (a)、 (b)は本発明のチップ型電子部品内蔵型多層基板の更に他の実施形態を示す図で、（a)はセラミック焼結体を内蔵した多層基板を示す断面図、（b)に (a)に示すセラミック焼結体を示す断面図である。

圆 8] (a)、 (b)はそれぞれ本発明の更に他の実施形態のチップ型電子部品内蔵型多層基板の製造工程の要部を示す図 2の（a)、 (b)に相当する図である。

圆 9]本発明の一実施例で得られたチップ型電子部品内蔵型基板を示す断面図である。

圆 10]本発明の他の実施例における加圧焼成工程を示す断面図である。

圆 11]本発明の更に他の実施例で得られたチップ型電子部品内蔵型基板を示す断面図である。

圆 12]本発明の更に他の実施例で得られたチップ型電子部品内蔵型基板を示す断面図である。

圆 13]本発明の更に他の実施例で得られたチップ型電子部品内蔵型基板を示す断面図である。

[図 14] (a)〜 (e)はそれぞれ本発明の更に他の実施例の工程を示す断面図である。符号の説明

10 チップ内蔵型多層基板

11 多層基板

11A 誘電体層

12 内部導体パターン

12A 面内導体

13 チップ型電子部品

13A 外部端子電極 (端子電極） 14 接続導体

14A 第 1接続導体

14B 第 2接続導体

15 表面電極

発明を実施するための最良の形態

[0023] 以下、図 1〜図 14に示す実施形態に基づいて本発明を説明する。

[0024] 第 1の実施形態

本実施形態のチップ型電子部品内蔵型多層基板 10は、例えば図 1の（a)に示すように、複数の誘電体層 11 Aが積層され且つ内部導体パターン 12を有する多層基板 11と、上下の誘電体層 11 Aの界面に設けられ且つ両端部に外部端子電極 13Aを有するチップ型電子部品 13と、を含んで構成されている。チップ型電子部品 13の外部端子電極 13Aは、後述のように第 1、第 2接続導体 14A、 14Bを介して上下の誘電体層 11 Aの界面に設けられた内部導体パターン 12に接続されて、る。

[0025] また、多層基板 11の上面には複数の表面実装部品 20が搭載されている。複数の表面実装部品 20としては、半導体素子、ガリウム砒素半導体素子等の能動素子ゃコンデンサ、インダクタ、抵抗等の受動素子等が半田や導電性榭脂を介して、あるいは Au、 Al、 Cu等のボンディングワイヤーを介して多層基板 11上面の表面電極 15に電気的に接続されている。チップ型電子部品 13と表面実装部品 20は、表面電極 15及び内部導体パターン 12を介して互いに電気的に接続されている。

[0026] 而して、多層基板 11を構成する誘電体層 11Aの材料は、特に制限されな!ヽが、例えばセラミック材料または熱硬化性榭脂ゃ光硬化性榭脂等の硬化性榭脂材料によつて形成することができる。内部導体パターン 12を高密度化するには、多層基板 11の材料としてはセラミック材料を好ましく用いることができる。

[0027] セラミック材料としては、例えば低温焼結セラミック（LTCC : Low Temperature Co -fired Ceramic)材料を使用することができる。低温焼結セラミック材料とは、 1050°C 以下の温度で焼結可能であって、比抵抗の小さな銀や銅等と同時焼成が可能なセラミック材料である。低温焼結セラミックとしては、具体的には、アルミナゃフオルステライト等のセラミック粉末にホウ珪酸系ガラスを混合してなるガラス複合系 LTCC材料、 ZnO-MgO-Al O SiO系の結晶化ガラスを用いた結晶化ガラス系 LTCC材

2 3 2

料、 BaO— Al O -SiO系セラミック粉末や Al O— CaO— SiO— MgO— B O系

2 3 2 2 3 2 2 3 セラミック粉末等を用いた非ガラス系 LTCC材料等が挙げられる。多層基板 11の材料として低温焼結セラミック材料を用いることによって、内部導体パターン 12及び表面電極に Agまたは Cu等の低抵抗で低融点をもつ金属を用いることができ、多層基板 11と内部導体パターン 12とを 1050°C以下の低温で同時焼成することができる。

[0028] また、セラミック材料として、高温焼結セラミック（HTCC : High Temperature Co-fir ed Ceramic)材料を使用することができる。高温焼結セラミック材料としては、例えば、アルミナ、窒化アルミニウム、ムライト、その他の材料にガラスなどの焼結助剤をカロえ、 1100°C以上で焼結されたものが用いられる。このとき、内部導体パターン 12及び表面電極としては、モリブデン、白金、パラジウム、タングステン、ニッケル及びこれらの合金から選択される金属を使用する。

[0029] 多層基板 11は、図 1の（a)に示すように、その内部に形成された内部導体パターン 12と、その上下両面に形成された表面電極 15とを有している。内部導体パターン 12 は、上下の誘電体層 11Aの界面に沿って所定のパターンで形成された面内導体 12 Aと、上下の面内導体 12Aを接続するように所定のパターンで配置して形成されたビァ導体 12Bとから形成されている。

[0030] チップ型電子部品 13は、図 1の（a)、 (b)に示すように、上下の誘電体層 11A、 11 Aの界面に配置され、その外部端子電極 13Aは接続導体 14を介して上下の誘電体層 11 Aの界面に設けられた内部導体パターン 12に接続されてヽる。チップ型電子部品 13としては、特に制限されないが、例えばチタン酸バリウムやフェライト等の 120 0°C以上で焼成されたセラミック焼結体を素体としたもの、例えばコンデンサ、インダクタ、フィルタ、ノラン、カップラ、共振器等のチップ型電子部品を用いることができ、これらのチップ型電子部品を目的に応じて単数あるいは複数適宜選択して用いることができる。

[0031] 接続導体 14は、図 1の（b)、 (c)に示すように第 1、第 2接続導体 14A、 14Bによつて形成されている。第 1接続導体 14Aは、同図に示すように、チップ型電子部品 13 が配置された上下の誘電体層 11A、 11 Aの界面に設けられた面内導体 12Aから下側の誘電体層 11Aと外部端子電極 13Aの端面との界面に沿って下方に延び、外部端子電極 13Aの下面まで達して、側面の断面形状が L字状に形成されている。第 2 接続導体 14Bは、同図に示すように、チップ型電子部品 13が配置された上下の誘電体層 11 A、 11 Aの界面に設けられた面内導体 12Aから上側の誘電体層 11Aと外部端子電極 13Aの端面との界面に沿って上方に延び、外部端子電極 13Aの上面まで達して、側面の断面形状が倒 L字状に形成されている。第 1、第 2接続導体 14A、 14Bの幅は、少なくともチップ型電子部品 13の幅に相当する寸法に形成されていることが好ましい。

[0032] 従って、第 1、第 2接続導体 14A、 14Bは、チップ型電子部品 13の上面端部、端面及び下面端部を連続して被覆し、その外部端子電極 13Aを上下両面から掴むように断面が角張った C字形状 (以下、単に「C字形状」と称す。）を呈する接続導体 14として形成され、外部端子電極 13Aの三面、好ましくは両側面を含めた五面に対して電気的に接続されている。第 1、第 2接続導体 14A、 14Bは、それぞれ面内導体 12A の線幅より広く形成されているため、面内導体 12Aとの間で面内導体 12Aの幅方向の位置ズレがあっても面内導体 12Aと確実に接続され、面内導体 12Aと外部端子電極 13Aとを確実に接続するようになって、る。

[0033] また、外部端子電極 13Aと第 1、第 2接続導体 14は、後述のように多層基板 11を焼成する段階で、それぞれの金属粒子が粒成長して焼結し一体ィ匕して接続される。そのため、本実施形態におけるチップ型電子部品 13の外部端子電極 13Aは、表面実装する場合のものとは異なり、半田との接続信頼性を向上させるための Niや Sn等のメツキ膜が不要であり、むしろこのようなメツキ膜が形成されていると、焼成中にメッキ膜の金属成分が誘電体層 11A内へ拡散し、却って信頼性を低下させる傾向がある。

[0034] チップ型電子部品 13は、図 1の（a)に示すように、上述の接続構造で、必要に応じて上下の誘電体層 11A、 11Aの界面のいずれの場所にも配置することができる。即ち、チップ型電子部品 13は、同図に示すように上下の誘電体層 11 A、 11Aの同一の界面に単数、または複数配置しても良ぐ上下の異なる複数の界面に渡って複数積層して配置しても良い。それぞれの複数のチップ型電子部品 13は、目的に応じて、面内導体 12A及び断面 C字形状の接続導体 14を介して互いに直列及び Zまたは並列に接続して、信頼性の高い接続構造でチップ内蔵型多層基板 10の高機能化、高性能化を実現することができる。

[0035] また、表面実装部品 20は、図 1の（a)に示すようにチップ型電子部品 13と適宜^み合わせて用いられる。チップ型電子部品 13と表面実装部品 20とは表面電極 15、内部導体パターン 12及び接続導体 14を介して互いに接続されている。表面実装部品 20が集積回路等の電源ノイズの影響を受けやすい部品である場合には、表面実装部品 20の電源端子及び接地端子の直下近傍でコンデンサをチップ型電子部品 13 として接続することにより、集積回路等の表面実装部品 20の端子配置の制約を受けることなく、また、別途マザ一ボードにチップ型電子部品（コンデンサ）を実装することなぐ電源電圧の安定供給及び出力の発振防止など、高効率でノイズ除去を行うことができる。

[0036] 次いで、図 2、図 3を参照しながらチップ型電子部品内蔵型多層基板 10の製造方法について説明する。

本実施形態では無収縮工法を用いてチップ型電子部品内蔵型多層基板 10を作製する場合について説明する。無収縮工法とは、多層基板 11としてセラミック材料を用いた場合に多層基板の焼成前後で多層基板の平面方向の寸法が実質的に変化しない工法のことを云う。

[0037] 本実施形態ではまず、例えば低温焼結セラミック材料を含むスラリーを用いて、図 2 の（a)、（b)及び図 3に示すセラミックグリーンシート 111Aを所定枚数作製する。また、最上層の誘電体層を形成するためのセラミックグリーンシート 111Aには所定のパターンでビアホールを形成する。これらのビアホール内に例えば Ag、 Cuあるいは Au 等を主成分とする導電性ペーストを充填してビア導体部 112Bを形成する。更に、スクリーン印刷法を用いて同種の導電性ペーストをセラミックグリーンシート 111A上に所定のパターンで塗布して、表面電極部 115を形成し、表面電極部 115とビア導体部 112Bとを適宜接続する。

[0038] また、チップ型電子部品 13を内蔵するセラミックグリーンシート 111Aについては、上述の手法と同様の手法でそれぞれのパターンで面内導体部 112A及びビア導体部 112Bを形成する（図 3参照)。チップ型電子部品 13を配置するセラミックグリーンシート 111Aには、図 2の（a)に示すように面内導体部 112Aを形成する際に第 1接続導体部 114Aも同時にスクリーン印刷法で一体に形成する一方、この上に積層されるセラミックグリーンシート 111， Aの下面には第 1接続導体部 114Aと対を成す第 2 接続導体部 114Bをスクリーン印刷法で形成する。第 2接続導体部 114Bには面内導体部 112Aを含めても良い。また、チップ型電子部品 13を内蔵しないセラミックダリーンシート 111 Aには面内導体部 112A及びビア導体部 112Bを形成する。

[0039] チップ型電子部品 13を配置するセラミックグリーンシート 111Aの上面には、スプレ一等を用いて面内導体部 112A及び第 1接続導体 114A側に有機系接着剤を塗布または噴霧して有機系接着剤層（図示せず)を形成した後、図 2の (a)に示すように、予め作製されたチップ型電子部品 13となるセラミック焼結体 113の外部端子電極部 113A、 113Aをセラミックグリーンシート 111 Aの第 1接続導体部 114Aに位置合わせし、セラミック焼結体 113を素体としてなるチップ型電子部品をセラミックグリーンシート 111A上に搭載し、有機接着剤層を介して第 1接続導体部 114Aとセラミック焼結体 113の外部端子電極 113Aとを接合、固定する。次いで、このセラミックグリーンシート 111Aに対して、図 2の（a)に示すように面内導体 112A及び第 2接続導体 114B がー体的に形成されたセラミックグリーンシート 111 ' Aを位置合わせし、所定の圧力で仮圧着して、同図の（b)に示すように上下のセラミックグリーンシート 111A、 111， A間の界面にセラミック焼結体 113を内蔵させる。尚、有機接着剤としては、合成ゴムや合成樹脂と可塑剤を加えた混合物などを使用することができる。また、有機接着剤層の厚みは、塗布の場合には 3 m以下、噴霧の場合には 1 μ m以下が好ましい。

[0040] この仮圧着によってセラミック焼結体 113の上下半分ずつが上下のセラミックダリーンシート 111A、 111 'A内に埋め込まれると共に、下側のセラミックグリーンシート 11 1 Aの第 1接続導体部 114Aと上側のセラミックグリーンシート 111， Aの第 2接続導体部 114Bとがそれぞれ外部端子電極 113Aと一緒に上下のセラミックグリーンシート 1 11A、 l l l 'A内に引きずり込まれて、 C字形状の接続導体部 114を形成する。尚、図 2の（a)、（b)では、説明の便宜上、下側のセラミックグリーンシートを 111Aで示し、上側のセラミックグリーンシートを 111 ' Aで示した力上下のセラミックグリーンシート 111Aにセラミック焼結体 113を連続して設ける場合には、下側のセラミックグリーンシートが上側のセラミックグリーンシートにもなるため、複数段に渡ってセラミック焼結体 113が設けられて!/ヽる場合には、 111， Aを 111 Aとして示す。

[0041] その後、図 3に示すように面内導体部 112A及びビア導体部 112Bを有するセラミツクグリーンシート 111Aとセラミック焼結体 113を内蔵する二枚重ねのセラミックダリーンシート 111A、 111Aとを所定の順序で積層し、最上層の表面電極部 115を有するセラミックグリーンシート 111Aを積層して生の積層体 111を得る。そして、この生の積層体 111の上下両面に拘束層 116を配置し、上下の拘束層 116を介して生の積層体 111を所定の温度及び圧力で熱圧着して、図 3に示す圧着体 110を得る。拘束層 116としては、生の積層体 111の焼結温度では焼結しな、難焼結性粉末 (例えば A1 O等のように焼結温度の高いセラミック粉末）、具体的には Al Oを主成分として含

2 3 2 3

むと共に、有機バインダを副成分として含むスラリーから同図に示すようにシート状に形成されたものを用いる。

[0042] 然る後、上記圧着体 110を例えば空気雰囲気中 870°Cで焼成して、図 1の（a)に示すチップ型電子部品内蔵型多層基板 10を得る。この焼成によって、生の積層体 111 が焼結してチップ型電子部品 13を内蔵する多層基板 11が上下の拘束層 116間で得られる。そして、多層基板 11内の面内導体 12A、第 1、第 2接続導体 14A、 14B及びチップ型電子部品 13の外部端子電極 13Aは、それぞれの金属粒子が粒成長して一体化し、確実に接続される。焼成温度としては、低温焼結セラミック材料が焼結する温度、例えば 800〜1050°Cの範囲が好ましい。焼成温度が 800°C未満では生の積層体 111のセラミック成分が十分に焼結しない虞があり、 1050°Cを超えると内部導体パターン 12や接続導体 14の金属粒子が溶融してセラミック層へ拡散する虞がある。

[0043] 焼成後には、ブラスト処理や超音波洗浄処理によって上下の拘束層 116を除去して、チップ型電子部品内蔵型多層基板 10を得る。そして、図 1の（a)に示すようにチップ型電子部品内蔵型多層基板 10の表面電極 15に所定の表面実装部品 20を半田等の手法で実装して最終製品を得ることができる。尚、本実施形態ではチップ型電子部品 13となるセラミック焼結体 113の外部端子電極 113 Aは、導電性ペーストを塗布して焼き付けたものであっても、導電性ペーストを塗布して乾燥させて焼き付ける前のものであっても良い。

[0044] 本実施形態では、面内導体 12Aと外部端子電極 13Aを接続する第 1、第 2接続導体 14A、 14Bは、図 1〜図 3に示すように上下対称で、両者 14A、 14Bで断面略 C字形状を形成しているが、第 1、第 2接続導体 14A、 14Bは、図 4、図 5に示すように上下非対称に形成したものであっても良い。

[0045] 図 4の（a)に示す場合には、左側の第 1接続導体 14A及び右側の第 2接続導体 14 Bは、それぞれ図 1〜図 3に示す上記実施形態の第 1、第 2接続導体と同様に構成されているが、左側の第 2接続導体 14B及び右側の第 1接続導体 14Aは、上記実施形態の場合より短く形成されている。そして、左右の第 1、第 2接続導体 14A、 14Bは、チップ型電子部品 13の長手方向の断面を基準にすれば、互いに点対称の関係になっている。この接続構造を得る場合は、同図に (b)に示すように、下側のセラミックグリーンシート 111Aには左側の第 1接続端部 114Aの右端力対応するセラミック焼結体 113の外部端子電極 113Aの内端に位置し、右側の第 1接続端部 114Aの左端が、対応する外部端子電極 113Aの内端の途中に位置するように形成する。左右の第 2接続導体部 114B、 114Bは、左右の第 1接続導体部 114A、 114Aとは逆の関係になるように上側のセラミックグリーンシート 111Aに形成される。そして、上記実施形態と同様に上下のセラミックグリーンシート 111A、 111A間にセラミック焼結体 1 13を介在させて圧着し、焼成することによって図 4の（a)に示す接続構造が得られる

[0046] 図 5の (a)に示す場合には、第 1、第 2接続導体 14A、 14Bは上下非対称であるが、第 1、第 2接続導体 14A、 14Bは左右対称になっている。そして、図 5の（a)に示すように、第 1接続導体 14Aは、図 1〜図 3に示す上記実施形態のものと同様に構成されているが、第 2接続導体 14Bは、外部端子電極 13Aの端面のみを覆い、その上面には達していない。この接続構造を得る場合は、同図に (b)に示すように、下側のセラミックグリーンシート 111Aには図 1〜図 3に示す上記実施形態と同様に第 1接続端部 114Aを形成する。左右の第 2接続導体部 114B、 114Bは、図 5の (b)に示すようにそれぞれの内端が左右の対応する外部端子電極 113Aの外側に位置するように形成される。そして、上記各実施形態と同様に上下のセラミックグリーンシート 111A 、 111A間にセラミック焼結体 113を介在させて圧着し、焼成することによって図 5の（ a)に示す接続構造が得られる。

[0047] また、チップ型電子部品 13の外部端子電極 13Aは、上記各実施形態のように両端部を全域に渡って被覆するタイプのものではなぐ図 6の（a)に示すように両端部の上下両面に部分的に露出しているものであっても良ぐまた、同図の（b)に示すように両端部の上下、ずれか一方の面に部分的に露出して、るものであっても良!、。

[0048] 以上説明したように本実施形態によれば、複数の誘電体層 11Aが積層され且つ内部導体パターン 12を有する多層基板 11と、上下の誘電体層 11A、 11Aの界面に設けられ且つ両端部に外部端子電極 13A、 13Aを有するチップ型電子部品 13と、を含み、チップ型電子部品 13の外部端子電極 13A、 13Aは、上下の誘電体層 11A、 11Aの界面から下方向へチップ型電子部品 13に沿って延びる第 1接続導体 14Aと、界面から第 1接続導体 14Aとは反対方向（上方)へチップ型電子部品 13に沿って延びる第 2接続導体 14Bとを介して、界面に設けられた内部導体パターン 12、具体的には面内導体 12Aに接続されて、るため、セラミックグリーンシート 111 Aを積層する時の位置ずれや焼成時の収縮による面内導体 12Aと外部端子電極 13A間の断線を確実に防止することができ、チップ型電子部品 13と多層基板 11の内部導体バターン 12との接続構造の信頼性を高めることができる。

[0049] また、本実施形態によれば、チップ型電子部品 13は上下の誘電体層 11 A、 11 Aの界面に複数配置されて!、るため、あるいはチップ型電子部品 13は積層方向の上下の界面に渡って複数配置されているため、目的とする機能及び性能に応じてチップ型電子部品 13を高密度に内蔵させることができ、高機能、高性能化を促進することができる。

[0050] また、本実施形態によれば、誘電体層 11 Aは低温焼結セラミック層であり、チップ型電子部品 13の素体はセラミック焼結体 113であるため、焼成時に誘電体層 11Aとセラミック焼結体 113間でのセラミック材料の相互拡散を防止してセラミック焼結体 11 3の性能を損なうことなくチップ型電子部品 13を内蔵させることができる。

[0051] また、本実施形態によれば、セラミックグリーンシート 111A上に第 1接続導体部 11 4Aを設ける工程と、外部端子電極 113Aを有するセラミック焼結体 113を素体として、その外部端子電極 113Aが第 1接続導体部 114Aに接するように、セラミックダリーンシート 111A上に搭載する工程と、第 2接続導体部 114Bを有するセラミックダリーンシート 111 Aを、第 2接続導体部 114Bの一部が第 1接続導体部 114Aの一部に接するように、セラミックグリーンシート 111Aと重ね合わせる工程と、を有するため、本実施形態の多層基板 11の面内導体 12Aとチップ型電子部品 13の外部端子電極 1 3Aとが接続導体 14を介して確実に接続した接続構造を有するチップ型電子部品内蔵型多層基板 10を製造することができる。

[0052] 第 2の実施形態

本実施形態のチップ型電子部品内蔵型多層基板は、外部端子電極の無いチップ型電子部品が多層基板に内蔵されている点に特徴があり、その他は第 1の実施形態と実質的に同様に構成されている。そこで、本実施形態においても第 1の実施形態と同一または相当部分には同一符号を付して説明する。

[0053] 本実施形態において用いられるチップ型電子部品 13としては、例えば図 7の（a)に示すように、外部端子電極の無いセラミック焼結体が用いられる。本実施形態ではセラミック焼結体がそのままチップ型電子部品 13として用いられるため、セラミック焼結体をチップ型電子部品 13として説明する。このチップ型電子部品 13は、同図に示すように、複数のセラミック層 13Bが積層されてなる積層体と、上下のセラミック層 13B 間にそれぞれ介在する複数の第 1、第 2内部電極 13C、 13Dと、を有する積層コンデンサとして構成されている。第 1内部電極 13Cは、一端が積層体の左側端面において露呈していると共に他端が右側端面の近傍まで延設され、左側端面において露呈した端面が端子電極として形成されている。第 2内部電極 13Dは、一端が積層体の右側端面において露呈していると共に他端が左側端面の近傍まで延設され、右側端面において露呈した端面が端子電極として形成されている。尚、チップ型電子部品 1 3は、コンデンサの他、上記実施形態と同様にインダクタ、フィルタ、バラン、カップラ、共振器等であっても良い。

[0054] 上記チップ型電子部品 13はチップ型電子部品内蔵型多層基板 10内では、図 7の

(b)に示すように、上下の誘電体層 11A、 11Aの界面に配置され、且つ第 1、第 2内部電極 13C、 13Dの端面が端子電極となって接続導体 14の第 1、第 2接続導体 14 A、 14Bに接続され、延いては上下の誘電体層 11Aの界面に設けられた内部導体パターン 12に接続されている。

[0055] 従って、本実施形態によれば、第 1、第 2内部電極 13C、 13Dの端面からの露呈部分が端子電極となって接続導体 14に接続されるため、チップ型電子部品 13の第 1、第 2内部電極 13C、 13Dは露呈部分 (端子電極)が接続導体 14を介して多層基板 1 1内に形成された内部導体パターン 12に対して確実に接続されることになり、セラミツク焼結体 113の厚膜の外部端子電極を省略することができる他、上記実施形態と同様の作用効果を期することができる。

[0056] 第 3の実施形態

上記各実施形態では拘束層を生の積層体 111の上下両面に配置してチップ型電子部品内蔵型多層基板 10を作製したが、例えば図 8の（a)に生の積層体 111の一部を拡大して示すように拘束層 116Aを上下のセラミックグリーンシート 111A、 111 A間に配置し、セラミックグリーンシート 111Aと薄!、拘束層 116Aを交互に配置して生の積層体 111を形成するようにしても、上記各実施形態と同様にチップ型電子部品内蔵型多層基板を作製することができる。本実施形態ではセラミックグリーンシート 111Aの厚さは、拘束層 116Aの厚さよりも大きぐ例えば拘束層 116Aの厚さの 5〜 20倍の厚さの範囲に設定することが好ましい。この場合には同図に (b)に示すように拘束層 16Aを形成する難焼結性粉末が多層基板 11の各誘電体層 11Aの間に複数段に渡って残る力生の積層体 111の焼成段階でセラミックグリーンシート 111Aに含まれるガラス成分が溶融して難焼結性粉末内に拡散して拘束層 16Aが固化し誘電体層 11と一体化する。尚、拘束層 116Aは上側のセラミックグリーンシート 111Aに設けても良い。

[0057] 本実施形態では、生の積層体 111の上下のセラミックグリーンシート 111A間に拘束層 116Aがそれぞれ介在するため、焼成による横収縮や寸法のノツキを、セラミックグリーンシート 111A毎に抑制することができるため、更に寸法精度に優れ、しかも反りのないチップ型電子部品内蔵型多層基板 10を得ることができる。従って、チップ型電子部品内蔵型多層基板 10が大型になるほど寸法精度が良ぐ反りを格段に抑制したチップ実装基板を作製することができる。

実施例

[0058] 次いで、具体的な実施例について以下説明する。本実施例では、図 1の（a)に示すチップ型電子部品内蔵型多層基板 10内に種々の配列パターンで内蔵されたチップ型電子部品を、それぞれのパターン毎にチップ型電子部品内蔵基板として無収縮工法によって作製し、それぞれのチップ型電子部品の外部端子電極と接続導体を介しての面内導体との接続状態につ、て検証した。

[0059] 実施例 1

本実施例では図 9に示すように上下の誘電体層 11 A、 11 A間の界面に一つのチップ型電子部品 13を内蔵させたチップ型電子部品内蔵基板 10Aを作製し、チップ型電子部品内蔵基板 10A内の面内導体 12Aと接続導体 14を介してのチップ型電子部品 13の外部端子電極 13Aとの接続構造を確認した。

[0060] チップ型電子部品内蔵基板 10Aを作製するには、まず低温焼結セラミック材料 (A1 oをフイラ一とし、ホウ珪酸ガラスを焼結助剤とする）を含むスラリーをキャリアフィル

2 3

ム上に塗布して、複数のセラミックグリーンシートを作製した。一枚のセラミックダリーンシートに対してレーザー加工によりビアホールを形成し、このセラミックグリーンシートを平滑な支持台の上に密着させた状態で、 Ag粉末を主成分とする導電性ペーストを、キャリアフィルム側力スキージを用いてセラミックグリーンシートのビアホール内に押し込むと同時に、余分な導電性ペーストを搔き取ってビア導体部を形成した。このセラミックグリーンシート上に同一の導電性ペーストをスクリーン印刷して所定のパターンで面内導体部及び第 1接続導体部を同時に形成した後、このセラミックダリーンシートに所定の圧力を印加して、 Al Oを主成分とする拘束層上に積層して第 1の

2 3

積層体を作製した。この時の圧力は l〜150MPaが好ましい。第 1の積層体を構成するセラミックグリーンシートを以下では第 1のセラミックグリーンシートと称する。

[0061] 次いで、第 1のセラミックグリーンシート上にスプレーを用いて有機系接着剤を塗布して 1 μ m厚の有機系接着剤層を形成した後、マウンターを用いて第 1接続導体部に合わせてチップ型電子部品として積層コンデンサを搭載し、第 1接続導体部に接合、固定した。積層コンデンサは、 1300°Cで焼成されたセラミック焼結体 (サイズ： 1. Omm X O. 5mm X O. 2mm、内部電極の容量： 80pF)からなり、その両端に Agを主成分とする導電性ペーストを塗布して外部端子電極が形成されて!ヽる。外部端子電極にはメツキ処理が施されていない。尚、積層コンデンサは、 BaTiOを主成分とし、

3

副成分として Sr、 W、 Ca、 Kを添加してなる誘電体セラミック材料をセラミック原料として用い、 Agと Pdの混合物を内部電極材料として用いたものである。

[0062] また、別のセラミックグリーンシートに面内導体部及び第 2接続導体部を所定のバターンでスクリーン印刷して第 2のセラミックグリーンシートを作製し、面内導体部及び第 2接続導体部を上面にして、 Al Oを主成分とする拘束層上にセラミックグリーンシ

2 3

一トを積層して第 2の積層体を作製した。

[0063] その後、第 2の積層体のセラミックグリーンシートを第 1の積層体のセラミックグリーンシートと対向させ、第 1の積層体上のチップ型電子部品と第 2の積層体の第 2接続導体部との位置合わせを行い、第 1、第 2の積層体をそれぞれの第 1、第 2のセラミックグリーンシートを介して仮圧着し、チップ型電子部品を内蔵する生の積層体を得た。仮圧着時の圧力は 20MPa以上が好ましい。この圧力が 20MPa未満では上下のセラミックグリーンシート間の圧着が不十分で層間剥離を生じる虞がある。

[0064] 更に、生の積層体に所定の圧力を印加して本圧着を行って圧着体を作製した。本圧着時の圧力は 98MPa以上、 196MPa以下が好ましい。本圧着時の圧力が 98M Pa未満では圧着が不十分となり、焼成時に層剥離を生じる虞があり、また、 196MPa を超えると内蔵チップ型電子部品の破損や導体の断線を生じる虞がある。次いで、 8 70°Cの空気雰囲気中で圧着体の焼成を行った後、拘束層を除去して図 9に示すチップ型電子部品内蔵型基板 10Aを得た。このチップ型電子部品内蔵型基板 10Aの厚さは 0. 4mmであった。

[0065] 本実施例のチップ型電子部品内蔵型基板 10Aを切断し、 SEM写真による観察を行ったところ、面内導体 12A、第 1、第 2接続導体 14A、 14B及びチップ型電子部品 13の外部端子電極 13Aは、それぞれの金属粒子が粒成長して金属間の結合により一体化し、しかも第 1、第 2接続導体 14A、 14Bからなる、断面 C字形状の接続導体 1 4でチップ型電子部品 13の外部端子電極 13Aを掴んで一体ィ匕して接続されていることが判った。また、内蔵されたチップ型電子部品 13の容量値を測定した結果、焼成前のセラミック焼結体と同等の容量値が得られた。このことから、多層基板 11内にチップ型電子部品 13を内蔵できることが判った。

[0066] また、チップ型電子部品 13の厚みと焼成後の上下の誘電体層 11A、 11Aの厚みとのアスペクト比は 4以上（1 :4以上）であることが好ましい。ここで、このアスペクト比が 4以下であると、誘電体層 11A、 11Aの表面にチップ型電子部品 13の厚みが反映され、基板としての平坦性が損なわれる虞がある。

[0067] また、チップ型電子部品 13として内蔵させるセラミック焼結体の厚みを 0. 2mmから 0. 1mmにしたところ、面内導体 12A、第 1、第 2接続導体 14A、 14B及び外部端子電極 13Aと誘電体層 11 Aの間に空隙は殆ど生じて、な、ことが確認された。これにより、チップ型電子部品 13の厚みを薄くすることで、より平坦な基板表面を得られると同時に、無収縮プロセスの効果が十分に得られ、チップ型電子部品や導体の周囲に空隙のない、より信頼性の高いチップ内蔵型基板が得られることが判った。

[0068] 実施例 2

本実施例では実施例 1と同一要領で第 1、第 2の積層体を作製し、第 1、第 2の積層体を積層して生の積層体を作製した。そして、生の積層体を焼成する時に、図 10〖こ示すように生の積層体 110Aの上下に多孔質性のセラミックセッター 100を配置してこれら三者を重ね、セラミックセッターの上から IMPaの圧力を印加し、実施例 1と同様に 870°Cで生の積層体の加圧焼成を行ってチップ型電子部品内蔵型基板を得た。加圧焼成を行う場合の圧力は 0. IMPa以上であることが好ましい。セラミックセッタ一 100として多孔質性のものを使用することによって焼成時における脱脂を確実に行うことができる。

[0069] 本実施例では、焼成時に加圧することによってチップ型電子部品内蔵型基板の平坦化を促進することができ、内蔵されるチップ型電子部品と焼成後の誘電体層の厚みの比が 4以下であっても基板表面の平坦性が損なわれない。また、本実施例では生の積層体を一段だけ焼成する場合について説明した、同様の生の積層体を複数段に渡って積層しても良い。

[0070] 実施例 3

本実施例では図 11に示すように上下の誘電体層 11A、 11A間の界面に 3個のチップ型電子部品 13を配列して内蔵させた以外には、実施例 1と同一要領でチップ型電子部品内蔵基板 10Bを作製し、実施例 1と同一要領で面内導体 12Aとチップ型電子部品 13の外部端子電極 13Aとの接続導体 14を介しての接続構造を確認した。 3 個のチップ型電子部品 13は、同図に示すように直列または並列に接続された回路を構成することによって高機能化を促進することができる。

[0071] 実施例 4

本実施例では図 12に示すように上下三段に渡ってチップ型電子部品 13を内蔵させた以外は、実施例 1と同一要領でチップ型電子部品内蔵基板 10Cを作製し、実施例 1と同一要領で面内導体 12Aと接続導体 14を介してのチップ型電子部品 13の外部端子電極 13Aとの接続構造を確認した。 3個のチップ型電子部品 13は、同図に示すように直列または並列に接続された回路を構成することによって高機能化を促進することができる。

[0072] 実施例 5

本実施例では、実施例 1と同一要領で図 13に示すようにチップ型電子部品 13を上下の誘電体層 11A、 11Aの界面に内蔵させてチップ型電子部品内蔵型基板 10Dを作製し、このチップ型電子部品内蔵型基板 10Dの上下両面に表面電極 15、 15を形成した。そして、表面実装部品 20をチップ型電子部品内蔵型基板 10Dの上面の表面電極 15にボンディングワイヤー 21を介して実装した。表面実装部品 20は、基板上面の表面電極 15及び内部導体パターン 12及び接続導体 14を介してチップ型電子部品 13に電気的に接続され、更に基板下面の表面電極 15に接続されている。表面実装部品 20の外部電極端子に接続された基板上面の一対の表面電極 15、 15は、それぞれ表面実装部品 20の電源端子及び接地端子として機能し、基板下面の表面電極 15、 15は、それぞれ製品側の電源端子及び接地端子に表面実装部品 20の電源端子電極及び接地端子電極として機能する。

[0073] 表面実装部品 20として集積回路素子など電源ノイズの影響を受けやすい部品を実装する際、内蔵チップ型電子部品 13としてコンデンサを配置し、コンデンサが集積回路素子の接続端子の直下近傍に配置されているため、集積回路素子の外部端子電極の配置の制約を受けることなぐまた、別途マザ一ボードに実装することなぐ電源電圧の安定供給および出力の発振防止など、高効率のノイズ除去を行うことができる

。この際、内蔵チップ型電子部品 13の外部端子電極 13Aとビア導体 12Bと間の距離を 500 m以内とすることにより、上述のノイズ除去効果を十分に発揮することができる。

[0074] 実施例 6

本実施例ではセラミックグリーンシートに凹部を設け、この凹部内にチップ型電子部品を内蔵させた以外は、実施例 1に同一要領で実施例 1と同一構造のチップ型電子部品内蔵型基板を作製した。

[0075] 即ち、本実施例では、まず図 14の（a)に示すように実施例 1と同様にスクリーン印刷によってセラミックグリーンシート 111A上に面内導体部 112A及び第 1接続導体部 1 14Aを同時に形成した後、同図の（b)に示すように金型 200を所定の位置に接触させた後、同図の（c)に示すように金型 200を所定の圧力で押し込んでセラミックダリーンシート 111Aの所定の深さの凹部 111Bを形成した。次いで、同図の（d)に示すようにチップ型電子部品 13となるセラミック焼結体 113をセラミックグリーンシート 111A の凹部 111 B内に嵌め込んだ後、下面に面内導体部 112A及び第 2接続導体部 11 4Bが形成されたセラミックグリーンシート 111Aを位置合わせしてセラミックグリーンシート 111A上に所定の圧力で圧着して同図の（e)に示すように上下のセラミックダリーンシート 111A、 111Aの界面にセラミック焼結体 113を内蔵させた。後は、実施例 1 同一要領で焼成してチップ型電子部品内蔵型基板を得た。尚、本実施例では金型 2 00を用いて凹部 111Bを形成した力レーザー加工等の他の手法で凹部 111Bを形成しても良い。

[0076] 尚、本発明は、上記各実施形態に何等制限されるものではなぐ本発明の趣旨に反しない限り、本発明に含まれる。

Claims

請求の範囲

[1] 複数の誘電体層が積層され且つ内部導体パターンを有する多層基板と、上下の誘電体層の界面に設けられ且つ端子電極を有するチップ型電子部品と、を含むチップ型電子部品内蔵型多層基板であって、

上記チップ型電子部品の端子電極は、上記界面から一方向へ上記チップ型電子部品に沿って延びる第 1接続導体と、上記界面から上記第 1接続導体とは反対方向へ上記チップ型電子部品に沿って延びる第 2接続導体とを介して、上記界面に設けられた内部導体パターンに接続されていることを特徴とするチップ型電子部品内蔵型多層基板。

[2] 上記チップ型電子部品の端子電極にはメツキ層が形成されていないことを特徴とする請求項 1に記載のチップ型電子部品内蔵型多層基板。

[3] 複数の誘電体層が積層され且つ内部導体パターンを有する多層基板と、上下の誘電体層の界面に設けられ且つ端面に露呈する部分を端子電極とする内部電極を有するチップ型電子部品と、を含むチップ型電子部品内蔵型多層基板であって、上記チップ型電子部品の端子電極は、上記界面から一方向へ上記チップ型電子部品に沿って延びる第 1接続導体と、上記界面から上記第 1接続導体とは反対方向へ上記チップ型電子部品に沿って延びる第 2接続導体とを介して、上記界面に設けられた内部導体パターンに接続されていることを特徴とするチップ型電子部品内蔵型多層基板。

[4] 上記第 1接続導体と上記第 2接続導体とで、上記チップ型電子部品の上面端部、側面及び下面端部を連続して被覆する接続導体が形成されていることを特徴とする請求項 1〜請求項 3のいずれか 1項に記載のチップ型電子部品内蔵型多層基板。

[5] 上記チップ型電子部品は、上記誘電体層の界面に複数配置されていることを特徴とする請求項 1〜請求項 4のいずれ力 1項に記載のチップ型電子部品内蔵型多層基板。

[6] 上記チップ型電子部品は、上記誘電体層の積層方向に複数配置されていること特徴とする請求項 1〜請求項 5のいずれ力 1項に記載のチップ型電子部品内蔵型多層基板。

[7] 上記誘電体層は低温焼結セラミック層であり、上記チップ型電子部品の素体はセラミック焼結体であることを特徴とする請求項 1〜請求項 6のいずれ力 1項に記載のチップ型電子部品内蔵型多層基板。

[8] 第 1の誘電体材料層上に第 1接続導体材料層を設ける工程と、

端子電極を有するチップ型電子部品を、その端子電極が上記第 1接続導体材料層に接するように、上記第 1の誘電体材料層上に搭載する工程と、

第 2接続導体材料層を有する第 2の誘電体層材料層を、第 2接続導体材料層の一部が上記第 1接続導体材料層の一部に接するように、上記第 1の誘電体材料層と重ね合わせる工程と、

を有することを特徴とするチップ型電子部品内蔵型多層基板の製造方法。

[9] 上記チップ型電子部品の端子電極にはメツキ層が形成されていないことを特徴とする請求項 8に記載のチップ型電子部品内蔵型多層基板の製造方法。

[10] 上記チップ型電子部品として、端面に露呈する部分が上記端子電極となる内部電極を有するチップ型電子部品を用いることを特徴とする請求項 8または請求項 9に記載のチップ型電子部品内蔵型多層基板の製造方法。

[11] 上記第 1、第 2の誘電体材料層として低温焼結セラミックグリーンシートを用いると共に、上記チップ型電子部品の素体としてセラミック焼結体を用いること特徴とする請求項 8〜請求項 10のいずれか 1項に記載のチップ型電子部品内蔵型多層基板の製造方法。