WO2006013857A1

WO2006013857A1 - 情報処理装置

Info

Publication number: WO2006013857A1
Application number: PCT/JP2005/014116
Authority: WO
Inventors: Shuichi Mitarai
Original assignee: Matsushita Electric Industrial Co., Ltd.
Priority date: 2004-08-05
Filing date: 2005-08-02
Publication date: 2006-02-09
Also published as: US7725749B2; US20100185886A1; CN1993670A; US8341438B2; CN100474214C; US20070245164A1; JP4607884B2; JPWO2006013857A1

Abstract

　本発明の情報処理装置は、動作状態および停止状態の少なくとも２つの状態を取り得るメインＣＰＵと、メインＣＰＵよりも消費電力が少なく、動作状態および停止状態の少なくとも２つの状態を取り得るサブＣＰＵと、周辺装置からの要求に関する処理を、メインＣＰＵに実行させるか、それともサブＣＰＵに実行させるかを判定する処理要求判定部とを備える。処理要求判定部は、メインＣＰＵが停止状態であるかそれとも動作状態であるかを判断し、メインＣＰＵが停止状態である場合、サブＣＰＵに処理を実行させることができるか否かを判断し、メインＣＰＵが動作状態である場合、メインＣＰＵに処理を実行させることができるか否かを判断し、判断結果に応じて、メインＣＰＵまたはサブＣＰＵに処理を実行させる。

Description

明細書

情報処理装置

技術分野

[0001] 本発明は、情報処理装置に関し、より特定的には、消費電力の低減化を図ることができる情報処理装置に関する。

背景技術

[0002] 近年、移動可能な情報処理装置は、目覚ましく普及して!/、る。携帯型電話装置、携帯型パーソナルコンピュータ、携帯型電子手帳などが、その代表である。これら携帯型端末装置は、いずれもノッテリー駆動によって連続的に動作する。したがって、より長時間の使用が可能となるように、消費電力を削減するための開発が行われてきた。

[0003] とりわけ、携帯型電話装置では、搭載機能が豊富になる（以下、搭載機能のリッチ化という）と共に、 CPUの性能も飛躍的に向上してきている。そのため、年々、装置全体に占める CPUの消費電力の割合が増大しており、 CPUの省電力技術が必要となつてきている。また、搭載機能のリッチ化は、同時に、システム要件において、高い要件と低、要件との格差を生んで、る。

[0004] たとえば、携帯型電話装置での待ち受け画面のための処理や、時計表示の処理など、従来から存在する処理は、システム要件が低い。一方、動画表示のための処理や、テレビ電話などの新規追加機能のための処理は、システム要件が高い。これらの例から明らかなように、システム要件が低い処理の CPU処理量とシステム要件が高い処理の CPU処理量との差は、大きい。 CPUは、システム要件が高い処理も低い処理も実行できなければならな、ので、全てのシステム要件を満たしうる性能を持っていなければならない。し力し、 CPUの性能を使い切る機能は、システム全体の中で、ほんの一握りである。

[0005] そのため、メイン CPUと、メイン CPUよりも消費電力が少ないサブ CPUとを具備する情報処理装置が提案されている (特許文献 1参照)。特許文献 1に記載の従来の情報処理装置において、メイン CPUとメイン CPUが担当する周辺装置とが直接結線され、サブ CPUとサブ CPUが担当する周辺装置とが直接結線されている。これにより、従来の情報処理装置は、たとえば、ユーザのキー入力待ちやタイマイベントのような負荷の小さな処理をサブ CPUに実行させることができる。したがって、負荷の小さな処理が実行されている間、メイン CPUは無駄に実行されないので、消費電力の削減力 S図られることとなる。

特許文献 1 :特開平 4— 309110号公報

発明の開示

発明が解決しょうとする課題

[0006] しかし、特許文献 1に記載の従来技術では、各 CPUと各 CPUが担当する周辺装置とが直接結線されているので、周辺装置の処理を担当する CPUが固定的であり、装置の状態に合わせて、柔軟に、 2つの CPUリソースを有効に活用することができなかつた。また、ハードウェア構成が異なる毎に、どの CPUとどの周辺装置とを結線しなければならな、かを再度設計する必要があった。

[0007] それゆえ、本発明の目的は、低消費電力化を実現しつつ、周辺装置からの処理要求をメイン CPUまたはサブ CPUのどちらに実行させるかが固定的でない情報処理装置を提供することである。

課題を解決するための手段

[0008] 上記課題を解決するために、本発明は、以下のような特徴を有する。本発明の第 1 の局面は、内部または外部の周辺装置を制御するための情報処理装置であって、動作状態および停止状態の少なくとも 2つの状態を取り得るメイン CPUと、メイン CPU よりも消費電力が少なぐ動作状態および停止状態の少なくとも 2つの状態を取り得るサブ CPUと、周辺装置からの要求に関する処理を、メイン CPUに実行させる力、それともサブ CPUに実行させるかを判定する処理要求判定部とを備え、処理要求判定部は、メイン CPUが停止状態であるかそれとも動作状態であるかを判断し、メイン CP Uが停止状態である場合、サブ CPUに処理を実行させることができる力否かを判断し、メイン CPUが動作状態である場合、メイン CPUに処理を実行させることができるか否かを判断し、判断結果に応じて、メイン CPUまたはサブ CPUに処理を実行させることを特徴とする。

[0009] 本発明の第 1の局面によれば、メイン CPUが停止状態である場合、サブ CPUに処理を実行させることができるか否かが判断されるので、サブ CPUに処理を実行させることができる場合、サブ CPUによって処理が実行される。したがって、メイン CPUを長時間停止状態にしておくことができるので、消費電力が低減されることとなる。一方、メイン CPUが動作状態である場合、メイン CPUに処理を実行させることができる力否かが判断されるので、メイン CPUに処理を実行させることができる場合、メイン CPU によって処理が実行される。したがって、応答速度が向上することとなる。このように、低消費電力化を実現しつつ、周辺装置からの処理要求をメイン CPUまたはサブ CP Uのどちらに実行させるかが固定的でない情報処理装置が提供されることとなる。

[0010] 好ましくは、処理要求判定部は、メイン CPUが停止状態である場合、サブ CPUに処理を実行させ、メイン CPUが動作状態である場合、メイン CPUに処理を実行させるとよ、。

[0011] これにより、メイン CPUが停止状態である場合、必ずサブ CPUが処理を実行し、メイン CPUが動作状態である場合、必ずメイン CPUが処理を実行することとなる。

[0012] 好ましくは、処理要求判定部は、メイン CPUが停止状態である場合、サブ CPUが処理を受付可能である力否かを判断し、受付可能である場合、サブ CPUに処理を実行させ、受付可能でない場合、メイン CPUに処理を実行させ、メイン CPUが動作状態である場合、メイン CPUに処理を実行させるとよい。

[0013] これにより、サブ CPUが処理を受付可能でない場合、メイン CPUによって処理が実行されることとなるので、応答速度が向上することとなる。

[0014] 好ましくは、処理要求判定部は、メイン CPUが停止状態である場合、サブ CPUが処理を受付可能である力否かを判断し、受付可能である場合、サブ CPUに処理を実行させ、受付可能でない場合、メイン CPUに処理を実行させ、メイン CPUが動作状態である場合、メイン CPUが処理を受付可能であるか否かを判断し、受付可能である場合、メイン CPUに処理を実行させ、受付可能でない場合、サブ CPUに処理を実行させることができるか否かを判断するとよ、。

[0015] これにより、メイン CPUが動作状態である場合、メイン CPUが処理を受付可能である力否かが判断され、受付可能でない場合、サブ CPUに処理を実行させることができる力否かが判断されることとなる。したがって、メイン CPUとサブ CPUとで並列的に処理を実行することができるので、消費電力低減を図りながらも、応答速度を向上させることができる。

[0016] 好ましくは、周辺装置での処理に対応させて、指定 CPU情報として、当該処理を実行して欲しい所望の CPUを予め定義している処理要求先指定部をさらに備え、処理要求判定部は、処理要求先指定部の指定 CPU情報によって指定されている CPU がメイン CPUである場合、メイン CPUが停止状態であるかそれとも動作状態であるかを判断するとよい。

[0017] これにより、メイン CPUでの処理が指定されている場合に、メイン CPUが停止状態であるかそれとも動作状態であるかが判断されることとなる。

[0018] 好ましくは、処理要求先指定部は、他 CPU使用可否情報として、指定 CPU情報に定義されて、る CPU以外の CPUを用いて処理が実行されてもょ、か否かをさらに定義しており、処理要求判定部は、メイン CPUが停止状態である場合、他 CPU使用可否情報を参照して、サブ CPUに処理を実行させてもよいか否かを判断し、サブ CPU に処理を実行させてもよい場合、サブ CPUに処理を実行させると決定し、サブ CPU に処理を実行させては、けな、場合、メイン CPUに処理を実行させると決定するとよい。

[0019] これにより、メイン CPUが停止状態の場合、状況に応じては、サブ CPUに処理を実行させることができるので、消費電力の低減を図ることができる。

[0020] 好ましくは、処理要求判定部は、メイン CPUが動作状態である場合、メイン CPUが処理を受付可能である力否かを判断し、メイン CPUが処理を受付可能である場合、メイン CPUに処理を実行させると決定し、メイン CPUが処理を受付可能でな、場合、他 CPU使用可否情報を参照して、サブ CPUに処理を実行させてもよいか否かを判断し、サブ CPUに処理を実行させてもよい場合、サブ CPUに処理を実行させると決定し、サブ CPUに処理を実行させてはいけない場合、メイン CPUに処理を実行させると決定するとよい。

[0021] これにより、メイン CPUが動作状態である場合においても、状況に応じては、サブ C

PUを動作させることができるので、消費電力の低減を図ることができる。

[0022] 好ましくは、処理要求判定部は、処理要求先指定部の指定 CPU情報によって指定されて、る CPUがサブ CPUである場合、サブ CPUが停止状態であるかそれとも動作状態であるかを判断して、処理をメイン CPUに実行させるかそれともサブ CPUに実行させるかを決定するとよヽ。

[0023] これにより、サブ CPUの使用が指定されている状況において、サブ CPUが停止状態の場合、サブ CPUを使用する力メイン CPUを使用するかが選択されることとなる

[0024] 好ましくは、処理要求先指定部は、他 CPU使用可否情報として、指定 CPU情報に定義されて、る CPU以外の CPUを用いて処理が実行されてもょ、か否かをさらに定義しており、処理要求判定部は、サブ CPUが停止状態の場合、他 CPU使用可否情報を参照して、メイン CPUに処理を実行させてよいか否かを判断し、メイン CPUに処理を実行させてもよい場合、メイン CPUに処理を実行させると決定し、メイン CPUに処理を実行させては、けな、場合、サブ CPUに処理を実行させると決定するとよヽ

[0025] これにより、サブ CPUが停止状態の場合、状況によっては、メイン CPUが使用されることとなるので、応答速度が向上することとなる。

[0026] 好ましくは、処理要求判定部は、サブ CPUが動作状態である場合、サブ CPUが処理を受付可能である力否かを判断し、サブ CPUが処理を受付可能である場合、サブ CPUに処理を実行させると決定し、サブ CPUが処理を受付可能でない場合、他 CP U使用可否情報を参照して、メイン CPUに処理を実行させてもよいか否かを判断し、メイン CPUに処理を実行させてもょ、場合、メイン CPUに処理を実行させると決定し、メイン CPUに処理を実行させてはいけない場合、サブ CPUに処理を実行させると決定するとよい。

[0027] これにより、サブ CPUが受付不可能である場合、状況によっては、メイン CPUが使用されることとなるので、並列処理が可能となり、応答速度が向上することとなる。

[0028] 好ましくは、周辺装置での処理に対応させて、指定 CPU情報として、当該処理を実行して欲しい所望の CPUを予め定義している処理要求先指定部をさらに備え、処理要求判定部は、メイン CPUが停止状態である場合、指定 CPU情報を参照して、サブ CPUに処理を実行させてもょヽか否かを判断し、サブ CPUに処理を実行させてもよい場合、サブ CPUに処理を実行させ、サブ CPUに処理を実行させてはいけない場合、メイン CPUに処理を実行させるとよい。

[0029] これにより、メイン CPUが停止状態の場合、サブ CPUに処理を実行させてもよいか否かが判断されることとなる。

[0030] 好ましくは、処理要求判定部は、メイン CPUが動作状態である場合、メイン CPUが処理を受付可能である力否かを判断し、メイン CPUが処理を受付可能でな、場合、指定 CPU情報を参照して、メイン CPUに処理を実行させてもよいか否かを判断し、メイン CPUに処理を実行させてもよい場合、メイン CPUに処理を実行させ、メイン CP Uに処理を実行させてはいけない場合、サブ CPUに処理を実行させ、メイン CPUが処理を受付可能である場合、サブ CPUに処理を実行させるとよ、。

[0031] これにより、メイン CPUが動作状態の場合、メイン CPUに処理を実行させてもよいか否かが判断されることとなる。

[0032] 好ましくは、サブ CPUに処理を実行させている間に、メイン CPUに対する起動要求がなされれば、サブ CPUおよびメイン CPUは、サブ CPUで実行されていた処理をメイン CPUに引き継がせるための処理を実行するとよい。

[0033] これにより、サブ CPUでの処理をメイン CPUが引き継ぐことが可能となる。

[0034] 本発明の第 2の局面は、動作状態および停止状態の少なくとも 2つの状態を取り得るメイン CPUと、メイン CPUよりも消費電力が少なぐ動作状態および停止状態の少なくとも 2つの状態を取り得るサブ CPUとを備える、内部または外部の周辺装置を制御するための情報処理装置での処理方法であって、メイン CPUが停止状態であるかそれとも動作状態であるかを判断し、メイン CPUが停止状態である場合、サブ CPU に周辺装置力もの要求に関する処理を実行させることができる力否かを判断し、メイン CPUが動作状態である場合、メイン CPUに処理を実行させることができる力否かを判断し、判断結果に応じて、メイン CPUまたはサブ CPUに処理を実行させることを特徴とする。

[0035] 本発明の第 3の局面は、動作状態および停止状態の少なくとも 2つの状態を取り得るメイン CPUと、メイン CPUよりも消費電力が少なぐ動作状態および停止状態の少なくとも 2つの状態を取り得るサブ CPUとを用いて、内部または外部の周辺装置を制御するための集積回路であって、メイン CPUが停止状態であるかそれとも動作状態であるかを判断し、メイン CPUが停止状態である場合、サブ CPUに周辺装置からの要求に関する処理を実行させることができるか否かを判断し、メイン CPUが動作状態である場合、メイン CPUに処理を実行させることができるか否かを判断し、判断結果に応じて、メイン CPUまたはサブ CPUに処理を実行させることを特徴とする。

[0036] 本発明の第 4の局面は、動作状態および停止状態の少なくとも 2つの状態を取り得るメイン CPUと、メイン CPUよりも消費電力が少なぐ動作状態および停止状態の少なくとも 2つの状態を取り得るサブ CPUとに、内部または外部の周辺装置を制御させるためのコンピュータ装置で実行されるプログラムであって、メイン CPUが停止状態であるかそれとも動作状態であるかをコンピュータ装置に判断させ、メイン CPUが停止状態である場合、サブ CPUに周辺装置力の要求に関する処理を実行させることができるか否力をコンピュータ装置に判断させ、メイン CPUが動作状態である場合、メイン CPUに処理を実行させることができるか否かをコンピュータ装置に判断させ、判断結果に応じて、コンピュータ装置を用いて、メイン CPUまたはサブ CPUに処理を実行させることを特徴とする。

発明の効果

[0037] 本発明の情報処理装置によれば、頻繁に発生するイベントのうち、システム全体の中で比較的処理量が少ない処理は、消費電力の小さなサブ CPUを用いて低周波数動作によって行われることとなるので、消費電力の大きなメイン CPUをより長時間停止状態とすることができる。また、メイン CPUが動作状態である間は、サブ CPUを補助的な CPUとして利用することもできるので、情報処理装置の CPUを効果的に使用し、かつ、消費電力を低減することが可能である。このように、本発明によれば、低消費電力化を実現しつつ、周辺装置からの処理要求をメイン CPUまたはサブ CPUのどちらに実行させるかが固定的でない情報処理装置が提供されることとなる。

[0038] 本発明のこれらおよび他の目的、特徴、局面、効果は、添付図面と照合して、以下の詳細な説明から一層明らかになるであろう。

図面の簡単な説明

[0039] [図 1]図 1は、本発明の第 1の実施形態に係る情報処理装置 100のハードウェア構成を示すブロック図である。

[図 2]図 2は、本発明の第 1の実施形態に係る情報処理装置 100の機能的構成を示すブロック図である。

圆 3]図 3は、第 1の実施形態に係る情報処理装置 100の動作を示すフローチャートである。

[図 4]図 4は、本発明の第 2の実施形態に係る情報処理装置 200の機能的構成を示すブロック図である。

[図 5]図 5は、本発明の第 2の実施形態に係る情報処理装置 200の動作を示すフロ一チャートである。

[図 6]図 6は、本発明の第 3の実施形態に係る情報処理装置 300の機能的構成を示すブロック図である。

圆 7A]図 7Aは、本発明の第 3の実施形態に係る情報処理装置 300の動作を示すフローチャートである。

[図 7B]図 7Bは、本発明の第 3の実施形態に係る情報処理装置 300の動作を示すフローチャートである。圆 7C]図 7Cは、本発明の第 3の実施形態に係る情報処理装置 300の動作を示すフローチャートである。

[図 7D]図 7Dは、本発明の第 3の実施形態に係る情報処理装置 300の動作を示すフローチャートである。

[図 8]図 8は、サブ CPU 2b力もメイン CPU lbへの処理の弓 Iき継ぎ方法の一例を詳しく示すシーケンス図である。

[図 9]図 9は、本発明の第 4の実施形態に係る情報処理装置 400の機能的構成を示すブロック図である。

[図 10]図 10は、本発明の第 4の実施形態に係る情報処理装置 400の動作を示すフローチャートである。

[図 11]図 11は、本発明の第 5の実施形態に係る情報処理装置 500の機能的構成を示すブロック図である。

[図 12]図 12は、処理要求先指定部 36に記憶されている情報の一例を示す図である [図 13A]図 13Aは、本発明の第 5の実施形態に係る情報処理装置 500の動作を示すフローチャートである。

[図 13B]図 13Bは、本発明の第 5の実施形態に係る情報処理装置 500の動作を示すフローチャートである。

[図 13C]図 13Cは、本発明の第 5の実施形態に係る情報処理装置 500の動作を示すフローチャートである。

[図 13D]図 13Dは、本発明の第 5の実施形態に係る情報処理装置 500の動作を示すフローチャートである。

[図 14]図 14は、本発明の第 6の実施形態に係る情報処理装置の動作を示すフローチャートである。

[図 15]図 15は、処理要求先指定部 36に定義されて、るテーブルの他の例を示す図である。

符号の説明

100, 200, 300, 400, 500 情報処理装置

Ml, 1, lb, lc メイン CPU

M2, 2, 2a, 2b サブ CPU

M3 アクセス調停回路

M4 割り込みコントローラ

M5〜M7, 41〜43 周辺装置

M8, M9 RAM

11 割り込み判定部

21 割り込み判定部

3, 3a 処理要求判定部

31 メイン CPU状態判定レジスタ

32 割り込み要求レジスタ

33 サブ CPU状態判定レジスタ

34 サブ CPU処理要求完了判定レジスタ 35 メイン CPU処理要求完了判定レジスタ

36 処理要求先指定部

44 メイン CPU起動要求送出部

51 記憶領域判定部

61 記憶領域

発明を実施するための最良の形態

[0041] (第 1の実施形態）

図 1は、本発明の第 1の実施形態に係る情報処理装置 100のハードウェア構成を示すブロック図である。図 1において、情報処理装置 100は、メイン CPU (Ml)と、サブ CPU (M2)と、アクセス調停回路 (M3)と、割り込みコントローラ（M4)と、周辺装置（M5〜M7)と、 RAM (M8〜M9)とを備える。周辺装置（M5〜M7)および RAM (M8〜M9)の数は、図 1に示す例に限定されな！、。

[0042] メイン CPU (Ml)は、動作状態および停止状態の 2つの状態を取り得る CPUである。サブ CPU (M2)は、メイン CPU (Ml)よりも消費電力が少なぐ動作状態および停止状態の 2つの状態を取り得る CPUである。アクセス調停回路 (M3)は、メイン CP U (Ml)およびサブ CPU (M2)から、バスに対するアクセスが同時に発生した場合、競合調停を管理する。 RAM (M8, M9)は、設定によって、メイン CPU (Ml)およびサブ CPU (M2)力ものアクセスを制限することができる。周辺装置（M5〜M7)は、たとえば HDDやタイマ、キーボード、ボタンスィッチ、液晶ディスプレイ、 MPEGデコーダ等であって、メイン CPU (Ml)およびサブ CPU (M2)にバスを介して接続されて！ヽる。図 1では、周辺装置 (M5〜M7)は、情報処理装置 100の内部に設けられた装置であるように示した力情報処理装置 100の外部に設けられた装置であってもよい。

[0043] メイン CPU (Ml)およびサブ CPU (M2)は、両方とも、周辺装置（M5〜M7)にァクセスすることができる。周辺装置 (M5〜M7)は、ある処理を実行したい場合、割り込み信号を、割り込みコントローラ (M4)に送信する。割り込みコントローラ（M4)は、周辺装置 (M5〜M7)力の割り込み信号を受け付けると、メイン CPU (Ml)の状態に基づ!/、て、メイン CPU (Ml)が停止状態の場合はサブ CPU (M2)に割込み信号を送出し、メイン CPU (Ml)が動作状態の場合はメイン CPU (Ml)に割り込み信号を送出する。なお、先述のように、メイン CPU (Ml)の状態には、動作状態と停止状態とがある。割り込みコントローラ (M4)は、メイン CPU (Ml)の状態が変化する度に、割り込みコントローラ（M4)内のレジスタ (メイン CPU状態判定レジスタ）に状態を書き込む。

[0044] 図 2は、本発明の第 1の実施形態に係る情報処理装置 100の機能的構成を示すブロック図である。図 2において、情報処理装置 100は、メイン CPU1と、サブ CPU2と、処理要求判定部 3と、周辺装置 41〜43とを備える。メイン CPU1は、図 1におけるメイン CPU (Ml)に対応する。サブ CPU2は、図 1におけるサブ CPU (M2)に対応する。処理要求判定部 3は、図 1における割り込みコントローラ（M4)に対応する。周辺装置 41〜43は、図 1における周辺装置（M5〜M7)に対応する。

[0045] メイン CPU1は、割り込み判定部 11を含む。サブ CPU2は、割り込み判定部 21を含む。処理要求判定部 3は、メイン CPU状態判定レジスタ 31と、割り込み要求レジスタ 32と、サブ CPU状態判定レジスタ 33とを含む。

[0046] メイン CPU1は、動作状態および停止状態の 2つの状態を取り得る。メイン CPU1 は、停止状態であるか、動作状態であるかの通知をメイン CPU状態判定レジスタ 31 に送る。メイン CPU状態判定レジスタ 31は、メイン CPU 1が停止状態である力、それとも、動作状態であるかを記憶する。メイン CPU状態判定レジスタ 31は、メイン CPU 1からの書き込み処理によってフラグの値を変更し、メイン CPU1が停止状態に遷移する際に停止フラグ、動作状態に遷移する際に動作フラグを書き込む。

[0047] サブ CPU2は、動作状態および停止状態の 2つの状態を取り得る。サブ CPU2は、停止状態であるか、動作状態であるかの通知をサブ CPU状態判定レジスタ 33に送る。サブ CPU状態判定レジスタ 33は、サブ CPU2が停止状態である力、それとも、動作状態であるかを記憶する。サブ CPU状態判定レジスタ 33は、サブ CPU2からの書き込み処理によってフラグの値を変更し、サブ CPU2が停止状態に遷移する際に停止フラグ、動作状態に遷移する際に動作フラグを書き込む。

[0048] メイン CPU1およびサブ CPU2は、周辺装置 41〜43を、それぞれ制御することができる。

[0049] メイン CPU1およびサブ CPU2は、必要な処理が終了すると自動的に停止状態になる。メイン CPU1は、処理要求判定部 3から割り込み信号が割り込み判定部 11に送出されると、動作状態となるための処理を行い、動作状態となると、メイン CPU状態判定レジスタ 31に動作フラグを書き込む。

[0050] 割り込み要求レジスタ 32は、周辺装置 41〜43からの割り込み信号を受け付け、当該割り込み信号を記憶する。処理要求判定部 3は、周辺装置 41〜43から割り込み信号が送られてきた場合、メイン CPU1またはサブ CPU2のどちらに処理を実行させるか判断し、メイン CPU1の割り込み判定部 11またはサブ CPU2の割り込み判定部 21に、当該割り込み信号を送る。割り込み判定部 11は、処理要求判定部 3からの割り込み信号を検出する。割り込み判定部 21は、処理要求判定部 3からの割り込み信号を検出する。

[0051] 図 3は、第 1の実施形態に係る情報処理装置 100の動作を示すフローチャートである。以下、図 3を参照しながら、第 1の実施形態に係る情報処理装置 100の動作について説明する。

[0052] 周辺装置 41、 42、 43のいずれかによつて割り込み信号が送出されると、処理要求判定部 3は、割り込み信号が発生したことを、割り込み要求レジスタ 32における周辺装置 41、 42、 43に対応する箇所にフラグを立てることによって記憶する (ステップ S1

) o

[0053] 次に、処理要求判定部 3は、メイン CPU状態判定レジスタ 31を参照し、メイン CPU 1が停止状態である力否かを判断する (ステップ S2)。

[0054] メイン CPU1が停止状態である場合、処理要求判定部 3は、サブ CPU状態判定レジスタ 33を参照して、サブ CPU2が停止状態である力否かを判断する（ステップ S3) 。サブ CPU2が停止状態である場合、処理要求判定部 3は、サブ CPU2を動作状態に遷移させ、サブ CPU状態判定レジスタ 33にサブ CPU2が動作状態である旨を記憶させ (ステップ S4)、ステップ S5の動作に進む。一方、サブ CPU2が動作状態である場合、処理要求判定部 3は、ステップ S5の動作に進む。

[0055] ステップ S5において、処理要求判定部 3は、サブ CPU2の割り込み判定部 21に割り込み信号を送出する (ステップ S5)。それに応じて、サブ CPU2は、送出された割り込み信号に対応した割り込み処理を実行し (ステップ S6)、ステップ S7の動作に進む [0056] ステップ S7において、サブ CPU2は、ステップ S6の実行中に、新たな割り込みがサブ CPU2に対して要求されているか否かを確認する。新たな割り込みが要求されている場合、サブ CPU2は、ステップ S6の動作に戻り、新たな割り込み処理を実行する。一方、新たな割り込みが要求されていない場合、サブ CPU2は、停止状態に遷移する (ステップ S8)。サブ CPU2は、停止状態に遷移した旨をメイン CPU状態判定レジスタ 31に通知する。それに応じて、メイン CPU状態判定レジスタ 31は、メイン CPU 1が停止状態である旨を記憶する。

[0057] ステップ S2にお、て、メイン CPU1が停止状態でな、、すなわち動作状態であると判断した場合、処理要求判定部 3は、メイン CPU1の割り込み判定部 11に割り込み信号を送出する (ステップ S9)。メイン CPU1は、送出された割り込み信号に対応した割り込み処理を実行し (ステップ S 10)、ステップ S 11の動作に進む。

[0058] ステップ S11において、メイン CPU1は、ステップ S10の実行中に、新たな割り込みがメイン CPU 1に対して要求されて、るか否かを確認する。新たな割り込みが要求されている場合、メイン CPU1は、ステップ S10の動作に戻り、新たな割り込み処理を実行する。一方、新たな割り込みが要求されていない場合、メイン CPU1は、停止状態に遷移する (ステップ S12)。メイン CPU1は、停止状態に遷移した旨をメイン CPU 状態判定レジスタ 31に通知する。それに応じて、メイン CPU状態判定レジスタ 31は、メイン CPU1が停止状態である旨を記憶する。

[0059] このように、第 1の実施形態によれば、情報処理装置 100は、周辺装置によって割り込み信号が送出されると、メイン CPU1が停止状態である力否かを判断する。メイン C PU1が停止状態である場合、情報処理装置 100は、サブ CPU2に割り込み処理を実行させることができると判断して、サブ CPU2に割り込み処理を実行させる。したがつて、メイン CPU 1が停止状態であれば、情報処理装置 100は、メイン CPU1を立ち上げることなく割り込み処理を実行することができるので、メイン CPU1を長時間停止状態にしておくことができ、消費電力を低減することができる。一方、メイン CPU1が動作状態である場合、情報処理装置 100は、メイン CPU1に割り込み処理を実行させることができると判断して、メイン CPU1に割り込み処理を実行させる。したがって、割り込み処理の応答速度が向上することとなる。このように、本実施形態では、メイン CPU1の動作状態に応じて、使用される CPUが選択されるので、消費電力の低減を実現しつつ、周辺機器力の要求を処理する CPUが固定的に割り当てられていない情報処理装置 100が提供されることとなる。本実施形態では、周辺装置からの処理要求をどちらの CPUで処理するかを CPUの動作状態に応じて判断すればよいので、従来のように、各 CPUと周辺装置とを直接結線して、対応関係を明確にしておく必要がない。よって、ハードウェア構成が異なる情報処理装置においても、本実施形態に係る処理要求判定部 3を用いれば、低消費電力化を実現しつつ、周辺装置からの処理要求をメイン CPUまたはサブ CPUのどちらに実行させるかが固定的でない情報処理装置を提供することができる。

[0060] なお、第 1の実施形態において、割り込み判定部 11、 21は、 CPU内にあってもよいし、処理要求判定部 3内にあってもよい。また、メイン CPU状態判定レジスタ 31およびサブ CPU状態判定レジスタ 33も、 CPU内にあってもよいし、処理要求判定部 3 内にあってもよい。

[0061] なお、割り込み要求レジスタ 32における割り込み信号の記録方式は、上述のような記録方式以外であってもよ、。

[0062] (第 2の実施形態）

本発明の第 2の実施形態において、情報処理装置のハードウェア構成は、第 1の実施形態と同様であるので、図 1を援用する。図 4は、本発明の第 2の実施形態に係る情報処理装置 200の機能的構成を示すブロック図である。図 4において、情報処理装置 200は、メイン CPU1と、サブ CPU2aと、処理要求判定部 3aと、周辺装置 41 〜43とを備える。図 4において、第 1の実施形態と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。処理要求判定部 3aは、メイン CPU状態判定レジスタ 31と、割り込み要求レジスタ 32と、サブ CPU状態判定レジスタ 33と、サブ CPU処理要求完了判定レジスタ 34とを含む。

[0063] サブ CPU処理要求完了判定レジスタ 34は、サブ CPU2aが割り込み禁止であるか否かを記憶する。サブ CPU2aは、割り込み要求を受け付けると、サブ CPU2aが割り込み処理中であることを表すフラグをサブ CPU処理要求完了判定レジスタ 34に書き込む。サブ CPU2aは、サブ CPU2aが割り込み処理を終了すると、サブ CPU2aが割り込み処理を行ってヽな、ことを表すフラグをサブ CPU処理要求完了判定レジスタ 3 4に書き込む。

[0064] 図 5は、本発明の第 2の実施形態に係る情報処理装置 200の動作を示すフローチヤートである。以下、図 5を参照しながら、本発明の第 2の実施形態に係る情報処理装置 200の動作にっ、て説明する。

[0065] 周辺装置 41、 42、 43のいずれかによつて割り込み信号が送出されると、処理要求判定部 3aは、割り込み信号が発生したことを、割り込み要求レジスタ 32における周辺装置 41、 42、 43に対応する箇所にフラグを立てることによって記憶する (ステップ S2 D o

[0066] 次に、処理要求判定部 3aは、メイン CPU状態判定レジスタ 31を参照し、メイン CP U1が停止状態である力否かを判断する（ステップ S22)。

[0067] メイン CPU1が動作状態の場合、処理要求判定部 3aは、ステップ S32の動作に進む。一方、メイン CPU 1が停止状態の場合、処理要求判定部 3aは、サブ CPU状態判定レジスタ 33を参照し、サブ CPU2aが停止状態である力否かを判断する（ステツプ S23)。サブ CPU2aが停止状態である場合、処理要求判定部 3aは、サブ CPU2a を動作状態に遷移させ、サブ CPU状態判定レジスタ 33を書換え (ステップ S24)、ステツプ S25の動作に進む。一方、サブ CPU2aが動作状態である場合、処理要求判定部 3aは、ステップ S25の動作に進む。

[0068] ステップ S25において、処理要求判定部 3aは、サブ CPU処理要求完了判定レジスタ 34を参照し、サブ CPU2aが割り込み要求を受付可能である力否かの判断する。サブ CPU2aが割り込み要求を受付可能でない場合、すなわち、サブ CPU2aが割り込み要求を実行中である場合、処理要求判定部 3aは、ステップ S26の動作に進む。一方、サブ CPU2aが割り込み要求を受付可能である場合、すなわち、サブ CPU2a が割り込み要求を実行中でない場合、処理要求判定部 3aは、ステップ S27の動作に進む。

[0069] ステップ S26において、処理要求判定部 3aは、メイン CPU 1が停止状態であるか否かを判断する。メイン CPU 1が停止状態である場合、処理要求判定部 3aは、メイン CPUlを動作状態に遷移させて、メイン CPU状態判定レジスタを書換え (ステップ S3 1)、ステップ S32の動作に進む。一方、メイン CPU1が動作状態である場合、処理要求判定部 3aは、ステップ S32の動作に進む。

[0070] ステップ S27において、処理要求判定部 3aは、割り込み判定部 21に割り込み信号を送出し、ステップ S28の動作に進む。

[0071] ステップ S28において、サブ CPU2aは、割り込み処理を実行する。ステップ S28における割り込み処理の開始時、サブ CPU2aは、サブ CPU2aが割り込み処理中であることを表すフラグをサブ CPU処理要求完了判定レジスタ 34に書き込む。ステップ S 28における割り込み処理の終了時、サブ CPU2aは、サブ CPU2aが割り込み処理を行って、な、ことを表すフラグをサブ CPU処理要求完了判定レジスタ 34に書き込む。当該割り込み処理終了後、ステップ S28中に再び割り込みがサブ CPU2aに対して発生している力否かを確認し (ステップ S29)、再び割り込み信号が割り込み判定部 2 1によって検出されたら、ステップ S28に戻り、なければ停止状態に遷移する (ステツプ S30)。サブ CPU2aは、停止状態に遷移した旨をサブ CPU状態判定レジスタ 33 に通知する。それに応じて、サブ CPU状態判定レジスタ 33は、サブ CPU2aが停止状態である旨を記憶する。

[0072] ステップ S32において、処理要求判定部 3aは、メイン CPU1の割り込み判定部 11 に割り込み信号を送出する。次に、メイン CPU1は、送出された割り込み信号に対応した割り込み処理を実行し (ステップ S33)、ステップ S34の動作に進む。ステップ S3 3において、メイン CPU1は、ステップ S33の実行中に、新たな割り込みがメイン CPU 1に対して要求されて！ヽるか否かを確認する。新たな割り込みが要求されて！ヽる場合、メイン CPU1は、ステップ S33の動作に戻り、新たな割り込み処理を実行する。一方、新たな割り込みが要求されていない場合、メイン CPU1は、停止状態に遷移する（ステップ S35)。メイン CPUlは、停止状態に遷移した旨をメイン CPU状態判定レジスタ 31に通知する。それに応じて、メイン CPU状態判定レジスタ 31は、メイン CPU1 が停止状態である旨を記憶する。

[0073] このように、第 2の実施形態によれば、情報処理装置 200は、周辺装置によって割り込み信号が送出されると、メイン CPU1が停止状態である力否かを判断する。メイン C PU1が停止状態である場合、情報処理装置 200は、サブ CPU2aに割り込み処理を実行させることができるか否かを判断する。サブ CPU2aに割り込み処理を実行させることが可能な場合、情報処理装置 200は、割り込み処理をサブ CPU2aに実行させる。したがって、メイン CPU 1が停止状態であり、かつサブ CPU2aが割り込み処理を実行可能であれば、メイン CPU1を立ち上げることなく割り込み処理を実行することができるので、メイン CPU1を長時間停止状態にしておくことができ、消費電力を低減することができる。一方、メイン CPU1が停止状態であり、かつサブ CPU2aが割り込み処理を実行不可能な場合、情報処理装置 200は、メイン CPU 1を動作状態に遷移させて、割り込み処理をメイン CPU1に実行させる。また、メイン CPU1が動作状態であれば、情報処理装置 200は、メイン CPU1に割り込み処理を実行させることができると判断して、メイン CPU1に割り込み処理を実行させる。したがって、割り込み処理の応答速度が向上することとなる。このように、本実施形態では、メイン CPU1およびサブ CPU2aの動作状態に応じて、使用される CPUが選択されるので、消費電力の低減を実現しつつ、周辺機器からの要求を処理する CPUが固定的に割り当てられていない情報処理装置 200が提供されることとなる。本実施形態では、周辺装置からの処理要求をどちらの CPUで処理するかを CPUの動作状態に応じて判断すればよいので、従来のように、各 CPUと周辺装置とを直接結線して、対応関係を明確にしておく必要がない。よって、ハードウェア構成が異なる情報処理装置においても、本実施形態に係る処理要求判定部 3aを用いれば、低消費電力化を実現しつつ、周辺装置からの処理要求をメイン CPUまたはサブ CPUのどちらに実行させるかが固定的でな、情報処理装置を提供することができる。

[0074] なお、第 2の実施形態において、割り込み判定部 11、 21は、 CPU内にあってもよいし、処理要求判定部 3a内にあってもよい。また、メイン CPU状態判定レジスタ 31、サブ CPU状態判定レジスタ 33も、 CPU内にあってもよいし、処理要求判定部 3a内にあってもよい。サブ CPU処理要求完了判定レジスタ 34も、 CPU内にあってもよいし、処理要求判定部 3内にあってもよい。

[0075] なお、割り込み要求レジスタ 32における割り込み信号の記録方式は、図 2に示すような記録方式以外であってもよ、。 [0076] (第 3の実施形態）

本発明の第 3の実施形態において、情報処理装置のハードウェア構成は、第 1の実施形態と同様であるので、図 1を援用する。図 6は、本発明の第 3の実施形態に係る情報処理装置 300の機能的構成を示すブロック図である。図 6において、情報処理装置 300は、メイン CPUlbと、サブ CPU2bと、処理要求判定部 3bと、周辺装置 4 1〜43と、メイン CPU起動要求送出部 44と、記憶領域判定部 51と、記憶領域 61とを備える。図 6において、第 1および第 2の実施形態と同様の機能を有する部分については、同一の参照符号を付し、詳しい説明を省略する。

[0077] 記憶領域 61は、メイン CPU 1およびサブ CPU2が参照可能な記憶領域である。記憶領域 61は、図 1における RAM (M8, M9)に対応する。

[0078] 記憶領域判定部 51は、記憶領域 61がサブ CPU2bによって使用されているか否かを記憶する。記憶領域判定部 51は、サブ CPU2bによる記憶領域 61の使用状況を、 Lock変数によって、管理している。記憶領域判定部 51は、図 1における RAM (M8 , M9)に対応する。記憶領域判定部 51は、記憶領域 61がサブ CPU2で参照されている間、参照中である旨のフラグを Lock変数内に記憶する。なお、当該フラグは、サブ CPU2が記憶領域 61を参照する際、サブ CPU2bによって設定される。当該フラグが設定されている場合、 Lock変数は、ロックされているものとする。当該フラグが設定されて、な、場合、 Lock変数は解放されて、るとする。

[0079] メイン CPU起動要求送出部 44は、メイン CPUlbを動作状態にするための割り込み信号を送出する。

[0080] メイン CPUlbおよびサブ CPU2bは、記憶領域判定部 51および記憶領域 61にァクセス可能ある点を除いては、第 1および第 2の実施形態に係るメイン CPU1およびサブ CPU2, 2bと同様の機能を有する。

[0081] なお、記憶領域 61とそれに対応する記憶領域判定部 51とは、図 6では、 1組だけ示している力何組存在していてもカゝまわない。

[0082] 図 7A〜図 7Dは、本発明の第 3の実施形態に係る情報処理装置 300の動作を示すフローチャートである。以下、図 7A〜図 7Dを参照しながら、本発明の第 3の実施形態に係る情報処理装置 300の動作について説明する。 [0083] 周辺装置 41、 42、 43のいずれかによつて割り込み信号が送出されると、処理要求判定部 3bは、割り込み信号が発生したことを、割り込み要求レジスタ 32における周辺装置 41、 42、 43に対応する箇所にフラグを立てることによって記憶する (ステップ S4 D o

[0084] 次に、処理要求判定部 3bは、メイン CPU状態判定レジスタ 31を参照し、メイン CP Ulbが停止状態であるか否かを判断する (ステップ S42)。

[0085] メイン CPU1が動作状態の場合、処理要求判定部 3bは、ステップ S49の動作に進む。一方、メイン CPUlbが停止状態の場合、処理要求判定部 3bは、サブ CPU状態判定レジスタ 33を参照し、サブ CPU2bが停止状態であるか否かを判断する (ステツプ S43)。サブ CPU2bが停止状態である場合、処理要求判定部 3bは、サブ CPU2b を動作状態に遷移させ、サブ CPU状態判定レジスタ 33を書換え (ステップ S44)、ステツプ S45の動作に進む。一方、サブ CPU2bが動作状態である場合、処理要求判定部 3bは、ステップ S45の動作に進む。

[0086] ステップ S45において、処理要求判定部 3bは、サブ CPU処理要求完了判定レジスタ 34を参照し、サブ CPU2bが割り込み要求を受付可能であるか否かの判断する。サブ CPU2bが割り込み要求を受付可能でない場合、処理要求判定部 3bは、ステツプ S47の動作に進む。一方、サブ CPU2bが割り込み要求を受け付け可能である場合、処理要求判定部 3bは、ステップ S46の動作に進む。

[0087] ステップ S47において、処理要求判定部 3bは、メイン CPUlbが停止状態であるか否かを判断する。メイン CPU 1が停止状態である場合、処理要求判定部 3bは、メイン CPUlbを動作状態に遷移させて、メイン CPU状態判定レジスタを書換え (ステップ S 48)、ステップ S49の動作に進む。一方、メイン CPUlbが動作状態である場合、処理要求判定部 3bは、ステップ S49の動作に進む。

[0088] ステップ S46において、処理要求判定部 3bは、サブ CPU2bの割り込み判定部 21 に割り込み信号を送出し、ステップ S 100の動作に進む。

[0089] ステップ S49において、処理要求判定部 3bは、メイン CPUlbの割り込み判定部 11 に割り込み信号を送出し、ステップ S200の動作に進む。

[0090] 図 7Bは、図 7Aのステップ S100における情報処理装置 300の動作を示すフローチヤートである。以下、図 7Bを参照しながら、図 7Aのステップ S100における情報処理装置 300の動作にっ、て説明する。

[0091] サブ CPU2bは、割り込み信号の検出によってサブ CPU割り込みルーチンを開始し (ステップ S 101)、サブ CPU処理要求完了判定レジスタ 34に割り込み禁止フラグを書き込み (ステップ S 102)、割り込み処理を実行する (ステップ S 103)。次に、処理要求判定部 3bは、サブ CPU2bによる割り込み処理の実行中、メイン CPUlbの起動要求がなされたか否かを判断する (ステップ S 104)。メイン CPUlbの起動要求がなされた場合、処理要求判定部 3bは、処理交代ルーチンを実行し (ステップ S 300)、ステップ S106の動作に進む。一方、メイン CPUlbの起動要求がなされていない場合、処理要求判定部 3bは、当該割り込み処理終了後、サブ CPU処理要求完了判定レジスタ 34に割り込み許可フラグを書き込み (ステップ S 105)、ステップ S 106の動作に進む。

[0092] ステップ S 106において、処理要求判定部 3bは、割り込み処理の間に、新たな割り込み要求がサブ CPU2に対して発生しているか否かを判断する。新たな割り込み要求が発生している場合、処理要求判定部 3bは、ステップ S102の動作に戻る。一方、新たな割り込み要求が発生していない場合、処理要求判定部 3bは、サブ CPU2bを停止状態に遷移させ (ステップ S107)、サブ CPU割り込みルーチンを終了する (ステップ S 108)。

[0093] 図 17Cは、ステップ S200における情報処理装置 300の動作を示すフローチャートである。メイン CPUlbは、割り込み判定部 11によって割り込み信号を検出すると、メイン CPU割り込みルーチンを開始する (ステップ S 201)。次に、メイン CPUlbは、割り込み信号に対応した割り込み処理を実行する (ステップ S202)。メイン CPUlbは、ステップ S202中に、メイン CPUlbに対する新たな割り込み要求が発生している力否かを判断する (ステップ S 203)。新たな割り込み要求が発生している場合、メイン CP Ulbは、ステップ S202に戻り、当該新たな割り込み要求を処理する。一方、新たな割り込み要求が発生していない場合、メイン CPUlbは、停止状態に遷移し、その旨をメイン CPU状態判定レジスタに通知し (ステップ S 204)、メイン CPU状態判定レジッタ割り込みルーチンを終了する (ステップ S205)。 [0094] 図 17Dは、ステップ S300における情報処理装置 300の動作を示すフローチャートである。まず、サブ CPU2bは、処理交代ルーチンが開始すると (ステップ S301)、メイン CPU起動要求送出部 44に対して、サブ CPU2bが現在受け付けて、る割り込み処理の番号 (以下、割り込み番号という）を送信する (ステップ S302)。次に、メイン C PU起動要求送出部 44は、処理要求判定部 3bに対して、当該割り込み番号を含む割り込み信号を送出する (ステップ S303)。次に、処理要求判定部 3bは、メイン CPU lbに、当該割り込み信号を送出する (ステップ S304)。当該割り込み信号に応じて、メイン CPUlbは、記憶領域判定部 51から Lock変数を取得できるまでビジーループし (ステップ S305)、 Lock変数を取得したら、サブ CPU 2bの続きの処理を開始し (ステツプ S306)、処理交代ルーチンを終了する（ステップ S307)。

[0095] 図 8は、サブ CPU2b力もメイン CPUlbへの処理の引き継ぎ方法の一例を詳しく示すシーケンス図である。まず、メイン CPUlbは、停止状態であるとする（ステップ S40 D oサブ CPU2bは、送られてくる割り込み信号 (ステップ S501)に応じて、割り込み処理を実行し (ステップ S 502)、記憶領域判定部 51から Lock変数を取得する (ステップ S503)。次に、サブ CPU2bは、メイン CPU起動要求送出部 44に、メイン CPU1 bへの起動要求を送信する（ステップ S504)。これに応じて、メイン CPU起動要求送出部 44がメイン CPUlbへの割り込み信号を送出し、メイン CPUlbの起動割り込みが実行される (ステップ S505)。

[0096] メイン CPUlbは、当該割り込み信号に応じて、動作状態になるための起動処理を実行する (ステップ S402)。メイン CPUlbは、起動処理が完了したら、メイン CPU状態判定レジスタ 31を動作状態に設定する。メイン CPU状態判定レジスタ 31が動作状態になったら、処理要求判定部 3bは、メイン CPUlbに割り込み信号を送出する（ステップ S601)と共に、サブ CPU2bに対して起動完了トリガーとしてメイン CPU起動完了割り込み信号を送出する (ステップ S403)。

[0097] サブ CPU2bは、起動完了トリガーに応じて、記憶領域 61に記憶されているキヤッシュデータをフラッシュし (ステップ S506)、レジスタ情報を記憶領域 61にストアする（ステップ S507)。

[0098] Lock変数が解放されるまでの間、メイン CPUlbは、 Lock変数を取得するための

、る（ステップ S404)。サブ CPU 2bによって Lock変数が解放されると（ステップ S508)、メイン CPUlbは、ビジーループから抜け、 Lock変数を取得し (ステップ S405)、サブ CPU 2bがストアしたレジスタ情報を記憶領域 61から取得して (ステップ S406)、サブ CPU2bで実行されていた割り込み処理の続きを開始する（ステップ S407)。ここで、上記の例で説明したメイン CPUlbの起動完了トリガ一は、メイン CPU状態判定レジスタ 31が変更されたことによって実現された。しかし、起動完了トリガーのためのイベントは、当該イベントをサブ CPU2bに通知するための専用の周辺装置によって実行されてもよい。

このように、第 3の実施形態によれば、情報処理装置 300は、周辺装置によって割り込み信号が送出されると、メイン CPUlbが停止状態である力否かを判断する。メイン CPU1が停止状態である場合、情報処理装置 300は、サブ CPU2bに割り込み処理を実行させることができるか否かを判断する。サブ CPU2bに割り込み処理を実行させることが可能な場合、情報処理装置 300は、割り込み処理をサブ CPU2bに実行させる。したがって、メイン CPUlbが停止状態であり、かつサブ CPU2bが割り込み処理を実行可能であれば、メイン CPUlbを立ち上げることなく割り込み処理を実行することができるので、メイン CPUlbを長時間停止状態にしておくことができ、消費電力を低減することができる。一方、メイン CPU lbが停止状態であり、かつサブ CPU2b が割り込み処理を実行不可能な場合、情報処理装置 300は、メイン CPUlbを動作状態に遷移させて、割り込み処理をメイン CPUlbに実行させる。また、メイン CPUlb が動作状態であれば、情報処理装置 300は、メイン CPUlbに割り込み処理を実行させる。したがって、割り込み処理の応答速度が向上することとなる。さらに、サブ CPU 2bによって割り込み処理が実行中の場合に、メイン CPUlbに対する起動要求がなされたら、情報処理装置 300は、サブ CPU 2bでの処理の続きをメイン CPU lbで実行するように動作する。したがって、割り込み処理の応答速度がさらに向上することとなる。このように、本実施形態では、メイン CPUlbおよびサブ CPU2bの動作状態に応じて、使用される CPUが選択されるので、消費電力の低減を実現しつつ、周辺機器からの要求を処理する CPUが固定的に割り当てられて、な、情報処理装置 300 力 S提供されることとなる。本実施形態では、周辺装置からの処理要求をどちらの CPU で処理するかを CPUの動作状態に応じて判断すればよいので、従来のように、各 C PUと周辺装置とを直接結線して、対応関係を明確にしておく必要がない。よって、ハ一ドウア構成が異なる情報処理装置においても、本実施形態に係る処理要求判定部 3bを用いれば、低消費電力化を実現しつつ、周辺装置からの処理要求をメイン C PUまたはサブ CPUのどちらに実行させるかが固定的でない情報処理装置を提供することがでさる。

[0100] なお、第 3の実施形態において、割り込み判定部 11、 21は、 CPU内にあってもよいし、処理要求判定部 3b内にあってもよい。また、メイン CPU状態判定レジスタ 31、サブ CPU状態判定レジスタ 33も、 CPU内にあってもよいし、処理要求判定部 3b内にあってもよい。サブ CPU処理要求完了判定レジスタ 34も、 CPU内にあってもよいし、処理要求判定部 3b内にあってもよい。

[0101] なお、割り込み要求レジスタ 32における割り込み信号の記録方式は、図 6に示すような記録方式以外であってもよ、。

[0102] (第 4の実施形態）

本発明の第 4の実施形態において、情報処理装置のハードウェア構成は、第 1の実施形態と同様であるので、図 1を援用する。図 9は、本発明の第 4の実施形態に係る情報処理装置 400の機能的構成を示すブロック図である。図 9において、情報処理装置 400は、メイン CPUlcと、サブ CPU2aと、処理要求判定部 3cと、周辺装置 4 1〜43とを備える。図 9において、第 2の実施形態と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。処理要求判定部 3cは、メイン CPU 状態判定レジスタ 31と、メイン CPU処理要求完了判定レジスタ 35と、割り込み要求レジスタ 32と、サブ CPU状態判定レジスタ 33と、サブ CPU処理要求完了判定レジスタ 34とを含む。

[0103] メイン CPU処理要求完了判定レジスタ 35は、メイン CPUlcが割り込み禁止であるか否かを記憶する。メイン CPUlcは、割り込み要求を受け付けると、メイン CPUlcが割り込み処理中であることを表すフラグをメイン CPU処理要求完了判定レジスタ 35 に書き込む。メイン CPUlcは、メイン CPUlcが割り込み処理を終了すると、メイン CP Ulcが割り込み処理を行っていないことを表すフラグをメイン CPU処理要求完了判定レジスタ 35に書き込む。このように、第 4の実施形態に係る情報処理装置 400は、第 2の実施形態に係る情報処理装置 200に、メイン CPU処理要求完了判定レジスタ 35が加わった構成となっている。

[0104] 図 10は、本発明の第 4の実施形態に係る情報処理装置 400の動作を示すフローチャートである。以下、図 10を参照しながら、本発明の第 4の実施形態に係る情報処理装置 400の動作にっ、て説明する。

[0105] 情報処理装置 400の動作は、第 2の実施形態に係る情報処理装置 200の動作と、重複する箇所が多い。図 10のフローチャートにおけるステップにおいて、第 2の実施形態に係る情報処理装置 200と同様の動作を行うステップに関しては、図 5と同様のステップ番号を付し、説明を省略する。

[0106] 図 10に示すフローチャートにおいて、ステップ S22からステップ S32へ遷移する途中に、ステップ S51の動作が加わった点力第 2の実施形態に係る図 5に示すフローチャートと異なる。ステップ S22において、メイン CPUlcが動作状態であると判断した場合、処理要求判定部 3cは、ステップ S51の動作を実行する。ステップ S51において、処理要求判定部 3cは、メイン CPU処理要求完了判定レジスタ 35に記憶されて V、るレジスタを参照して、メイン CPUlcが割り込み受付可能であるか否かを判断する。メイン CPUlcが割り込み受付可能でない場合、情報処理装置 400は、ステップ S2 3の動作に進む。一方、メイン CPUlcが割り込み受付可能である場合、情報処理装置 400は、ステップ S32の動作に進む。その後の処理手順は、第 2の実施形態と同様である。

[0107] このように、第 4の実施形態によれば、メイン CPUlcが停止状態である場合、サブ CPU2aが割り込み処理を実行することとなるので、メイン CPU1を長時間停止状態にすることができる。一方、メイン CPUlcが動作状態である場合、サブ CPU2aも割り込み処理を並列処理することができるので、第 2の実施形態と比較して、情報処理装置 400の応答速度が向上することとなる。したがって、消費電力の低減を図りながらも、応答速度を向上させることができる情報処理装置が提供されることとなる。

[0108] (第 5の実施形態）

本発明の第 5の実施形態において、情報処理装置のハードウェア構成は、第 1の実施形態と同様であるので、図 1を援用する。図 11は、本発明の第 5の実施形態に係る情報処理装置 500の機能的構成を示すブロック図である。図 11において、情報処理装置 500は、メイン CPUlcと、サブ CPU2aと、処理要求判定部 3dと、周辺装置 41〜43とを備える。図 11において、第 4の実施形態と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。処理要求判定部 3dは、メイン CP U状態判定レジスタ 31と、メイン CPU処理要求完了判定レジスタ 35と、割り込み要求レジスタ 32と、サブ CPU状態判定レジスタ 33と、サブ CPU処理要求完了判定レジスタ 34と、処理要求先指定部 36とを含む。

[0109] 処理要求先指定部 36は、割り込み番号に対応させて、メイン CPUlcまたはサブ C PU2aのどちらに割り込み信号を処理要求判定部 3dが送出すべきかに関する情報（以下、指定 CPU情報という）と、指定 CPU以外の CPUを使用しても良いか否かに関する情報 (他 CPU使用可否情報)とを記憶している。

[0110] 図 12は、処理要求先指定部 36に記憶されている情報の一例を示す図である。図 1 2では、たとえば、割り込み番号として、周辺装置 41からの割り込み処理が割り当てられている場合、処理要求判定部 3dは、メイン CPUlcに割り込み信号を送出すべきであることが定義されており、サブ CPU2aに割り込み信号を送出してもよい旨が定義されている。また、たとえば、割り込み番号として、周辺装置 42 (または 43)からの割り込み処理が割り当てられている場合、処理要求判定部 3dは、サブ CPU2aに割り込み死因号を送出すべきであることが定義されており、メイン CPUlcに割り込み信号を送出しては!、けな!/、旨が定義されて、る。

[0111] 処理要求先指定部 36の定義内容は、たとえば、情報処理装置 500の起動時に定義される。

[0112] 図 13A〜図 13Dは、本発明の第 5の実施形態に係る情報処理装置 500の動作を示すフローチャートである。以下、図 13A〜図 13Dを参照しながら、本発明の第 5の実施形態に係る情報処理装置 500の動作について説明する。

[0113] 周辺装置 41、 42、 43のいずれかによつて割り込み信号が送出されると、処理要求判定部 3dは、割り込み信号が発生したことを、割り込み要求レジスタ 32における周辺装置 41、 42、 43に対応する箇所にフラグを立てることによって記憶する (ステップ S6 D o

[0114] 次に、処理要求判定部 3dは、処理要求先決定関数を実行して、割り込み処理を実行すべき CPUを決定する（ステップ S 700)。

[0115] ステップ S700において、割り込み処理を実行する CPUとしてサブ CPU2aが指定された場合、処理要求判定部 3dは、サブ CPU状態判定レジスタ 33を参照して、サブ CPU2aが停止状態であるか否かを判断する (ステップ S62)。サブ CPU2aが停止状態である場合、処理要求判定部 3dは、サブ CPU2aを動作状態に遷移させて (ステツプ S63)、ステップ S64の動作に進む。一方、サブ CPU2aが動作状態である場合、処理要求判定部 3dは、ステップ S64の動作に進む。ステップ S64において、処理要求判定部 3dは、サブ CPU処理要求完了判定レジスタ 34を参照して、サブ CP U2aが割り込み処理を受付可能である力否かを判断する。サブ CPU2aが割り込み処理を受付可能でない場合、処理要求判定部 3dは、ステップ S64の動作に戻る。一方、サブ CPU2aが割り込み処理を受付可能である場合、処理要求判定部 3dは、割り込み判定部 21に割り込み信号を送出して (ステップ S65)、サブ CPU割り込み処理ルーチン (ステップ S900)を実行する。

[0116] ステップ S700において、割り込み処理を実行する CPUとしてメイン CPUlcが指定された場合、処理要求判定部 3dは、メイン CPU状態判定レジスタ 31を参照して、メイン CPUlcが停止状態であるか否かを判断する (ステップ S66)。メイン CPUlcが停止状態である場合、処理要求判定部 3dは、メイン CPUlcを動作状態に遷移させて（ステップ S67)、ステップ S68の動作に進む。一方、メイン CPUlcが動作状態である場合、処理要求判定部 3dは、ステップ S68の動作に進む。ステップ S68において、処理要求判定部 3dは、メイン CPU処理要求完了判定レジスタ 35を参照して、メイン CPUlcが割り込み処理を受付可能である力否かを判断する。メイン CPUlcが割り込み処理を受付可能でない場合、処理要求判定部 3dは、ステップ S68の動作に戻る。一方、メイン CPUlcが割り込み処理を受付可能である場合、処理要求判定部 3d は、割り込み判定部 11に割り込み信号を送出して (ステップ S69)、メイン CPU割り込み処理ルーチン (ステップ S800)を実行する。

[0117] 図 13Bは、図 13Aにおけるステップ S700での処理の詳細を示すフローチャートである。以下、図 13Bを参照しながら、図 13Aにおけるステップ S700での処理の詳細について説明する。

[0118] 処理要求関数が開始されると (ステップ S701)、処理要求判定部 3dは、処理要求先指定部 36の指定 CPU情報を参照して、当該割り込み信号に対して、どちらの CP Uが指定されて!、るかを確認する（ステップ S702)。

[0119] 指定されている CPU力メイン CPUlcの場合、処理要求判定部 3dは、メイン CPU 状態判定レジスタ 31を参照して、メイン CPUlcが停止状態であるカゝ否かを判断する (ステップ S707)。メイン CPUlcが動作状態である場合、処理要求判定部 3dは、ステツプ S709の動作に進む。一方、メイン CPUlcが停止状態である場合、処理要求判定部 3dは、処理要求先指定部 36の他 CPU使用可否情報を参照して、サブ CPU 2aへ割り込み信号を送出してもよいか否かを判断する (ステップ S708)。サブ CPU2 aへ割り込み信号を送出してもよい場合、処理要求判定部 3dは、処理要求先 CPUとして、サブ CPU2aを選択し、処理要求先決定関数を終了する (ステップ S711)。一方、サブ CPU2aへ割り込み信号を送出してはいけない場合、処理要求判定部 3dは、ステップ S709の動作に進む。

[0120] ステップ S709において、処理要求判定部 3dは、メイン CPU処理要求完了判定レジスタ 35を参照して、メイン CPUlcが割り込み受付可能である力否かを判断する。メイン CPUlcが割り込み受付可能である場合、処理要求判定部 3dは、処理要求先 C PUとして、メイン CPUlcを選択し、処理要求先決定関数を終了する (ステップ S712 )。一方、メイン CPUlcが割り込み受付可能でない場合、処理要求判定部 3dは、ステツプ S708と同様にして、サブ CPU2aへ割り込み信号を送出してもよいか否かを判断する (ステップ S710)。サブ CPU2aへ割り込み信号を送出してもよい場合、処理要求判定部 3dは、処理要求先 CPUとして、サブ CPU2aを選択し、処理要求先決定関数を終了する (ステップ S711)。一方、サブ CPU2aへ割り込み信号を送出してはいけない場合、処理要求判定部 3dは、処理要求先 CPUとして、メイン CPUlcを選択し、処理要求先決定関数を終了する (ステップ S712)。

[0121] ステップ S702において、指定されている CPUがサブ CPU2aの場合、処理要求判定部 3dは、サブ CPU状態判定レジスタ 33を参照して、サブ CPU2aが停止状態である力否かを判断する (ステップ S 703)。サブ CPU2aが動作状態である場合、処理要求判定部 3dは、ステップ S705の動作に進む。一方、サブ CPU2aが停止状態である場合、処理要求判定部 3dは、処理要求先指定部 36の他 CPU使用可否情報を参照して、メイン CPUlcへ割り込み信号を送出してもよいか否かを判断する (ステップ S7 04)。メイン CPUlcへ割り込み信号を送出してもよい場合、処理要求判定部 3dは、処理要求先 CPUとして、メイン CPUlcを選択し、処理要求先決定関数を終了する（ステップ S712)。一方、メイン CPUlcへ割り込み信号を送出してはいけない場合、処理要求判定部 3dは、ステップ S705の動作に進む。

[0122] ステップ S705において、処理要求判定部 3dは、サブ CPU処理要求完了判定レジスタ 34を参照して、サブ CPU2aが割り込み受付可能である力否かを判断する。サブ CPU2aが割り込み受付可能である場合、処理要求判定部 3dは、処理要求先 CPU として、サブ CPU2aを選択し、処理要求先決定関数を終了する (ステップ S711)。一方、サブ CPU2aが割り込み受付可能でない場合、処理要求判定部 3dは、ステップ S704と同様にして、メイン CPUlcへ割り込み信号を送出してもよいか否かを判断する (ステップ S706)。メイン CPUlcへ割り込み信号を送出してもよい場合、処理要求判定部 3dは、処理要求先 CPUとして、メイン CPUlcを選択し、処理要求先決定関数を終了する (ステップ S712)。一方、メイン CPUlcへ割り込み信号を送出してはいけない場合、処理要求判定部 3dは、処理要求先 CPUとして、サブ CPU2aを選択し、処理要求先決定関数を終了する (ステップ S711)。

[0123] 図 13Cは、図 13Aにおけるステップ S800でのメイン CPU割り込み処理ルーチンの詳細を示すフローチャートである。以下、図 13Cを参照しながら、図 13Aにおけるステツプ S800でのメイン CPU割り込み処理ルーチンの詳細について説明する。

[0124] メイン CPU割り込み処理ルーチンが開始され、割り込み判定部 11によって割り込み信号が検出されると (ステップ S801)、メイン CPUlcは、メイン CPU処理要求完了判定レジスタ 35に割り込み禁止フラグを書き込み (ステップ S802)、割り込み番号に対応した割り込み処理を実行する (ステップ S803)。割り込み処理が終了したら、メイン CPUlcは、メイン CPU処理要求完了判定レジスタ 35に割り込み許可フラグを書き込む (ステップ S804)。次に、メイン CPUlcは、割り込み判定部 11を参照して、割り込み要求があるカゝ否かを判断する (ステップ S805)。割り込み要求がある場合、メイン CPUlcは、ステップ S802の動作に戻る。一方、割り込み要求がない場合、メイン CPUlcは、停止状態に遷移し (ステップ S806)、メイン CPU割り込み処理ルーチンを終了する（ステップ S807)。

[0125] 図 13Dは、図 13Aにおけるステップ S900でのサブ CPU割り込み処理ルーチンの詳細を示すフローチャートである。以下、図 13Dを参照しながら、図 13Aにおけるステツプ S900でのサブ CPU割り込み処理ルーチンの詳細について説明する。

[0126] サブ CPU割り込み処理ルーチンが開始され、割り込み判定部 21によって割り込み信号が検出されると（ステップ S901)、サブ CPU2aは、サブ CPU処理要求完了判定レジスタ 34に割り込み禁止フラグを書き込み (ステップ S902)、割り込み番号に対応した割り込み処理を実行する (ステップ S903)。割り込み処理が終了したら、サブ C PU2aは、サブ CPU処理要求完了判定レジスタ 34に割り込み許可フラグを書き込む (ステップ S904)。次に、サブ CPU2aは、割り込み判定部 21を参照して、割り込み要求があるカゝ否かを判断する (ステップ S905)。割り込み要求がある場合、サブ CPU2 aは、ステップ S902の動作に戻る。一方、割り込み要求がない場合、サブ CPU2aは、停止状態に遷移し (ステップ S906)、サブ CPU割り込み処理ルーチンを終了する（ステップ S907)。

[0127] このように、第 5の実施形態によれば、割り込み単位で、どちらの CPUに処理させるのかを柔軟に決定することができ、処理量が比較的少なく短周期で実行されるィベントはサブ CPU2aへ、それ以外はメイン CPUlcへなどという設定が可能になるので、消費電力を削減することが可能である。また、第 5の実施形態において、処理要求先指定部 36によって、メイン CPUlcが指定されている場合、情報処理装置 500は、まず、メイン CPUlcが停止状態であるか否かを判断する（図 13Bのステップ S707参照 ) oメイン CPUlcが停止状態である場合、情報処理装置 500は、サブ CPU2aに割り込み処理を実行させることができるか否かを判断する（図 13Bのステップ S708参照）。サブ CPU2aに割り込み処理を実行させることが可能な場合、情報処理装置 500は、割り込み処理をサブ CPU2aに実行させる。したがって、メイン CPUlcが停止状態であり、かつサブ CPU2aが割り込み処理を実行可能であれば、メイン CPUlcを立ち上げることなく割り込み処理を実行することができるので、メイン CPUlcを長時間停止状態にしておくことができ、消費電力を低減することができる。一方、メイン CPUlc が動作状態である場合、処理要求判定部 3dは、メイン CPUlcによって割り込み処理を実行することができる力否かを判断する。メイン CPUlcによって割り込み処理を実行することができる場合、割り込み処理は、メイン CPUlcによって実行されるので、応答速度が向上することとなる。

[0128] なお、第 5の実施形態において、割り込み判定部 11、 21は、 CPU内にあってもよいし、処理要求判定部 3d内にあってもよい。また、メイン CPU状態判定レジスタ 31、サブ CPU状態判定レジスタ 33も、 CPU内にあってもよいし、処理要求判定部 3d内にあってもよい。サブ CPU処理要求完了判定レジスタ 34も、 CPU内にあってもよいし、処理要求判定部 3d内にあってもよい。

[0129] なお、割り込み要求レジスタ 32における割り込み信号の記録方式は、図 11に示すような記録方式以外であってもよ、。

[0130] なお、第 5の実施形態では、割り込み受付可能になるまでの処理として、図 13Aのステップ S64および S68に示すように、ビジーループを用いることとした。し力し、処理要求判定部 3dは、割り込み処理をキューのようなデータ構造に時系列で並べて蓄積しておき、割り込み判定部 11および 21を監視しながら、以降の割り込み信号を送出してちよい。

[0131] なお、第 5の実施形態においても、第 3の実施形態と同様、サブ CPU2aでの処理をメイン CPUlcへ引き継ぐような機構を導入することも可能である。この実現可能方法は、第 3の実施形態の図 7B〜図 7D、および図 8より明らかである。

[0132] なお、図 13Bに示すフローチャートにお!/ヽて、ステップ S709、 S703、また ίま S705 の少なくとも 1つの処理は、なくてもよい。

[0133] (第 6の実施形態）

本発明の第 6の実施形態に係る情報処理装置の構成要素は、第 5の実施形態と同様であるので、図 1、図 11および図 12を援用することとする。

[0134] 図 14は、本発明の第 6の実施形態に係る情報処理装置の動作を示すフローチヤートである。以下、図 14を参照しながら、本発明の第 6の実施形態に係る情報処理装置の動作にっ、て説明する。

[0135] 周辺装置 41、 42、 43のいずれかによつて割り込み信号が送出されると、処理要求判定部 3dは、割り込み信号が発生したことを、割り込み要求レジスタ 32における周辺装置 41、 42、 43に対応する箇所にフラグを立てることによって記憶する (ステップ S7 D o

[0136] 次に、処理要求判定部 3dは、メイン CPU状態判定レジスタ 31を参照して、メイン C PU1が停止状態である力否かを判断する（ステップ S72)。

[0137] ステップ S72において、メイン CPU1が動作状態であると判断した場合、処理要求判定部 3dは、メイン CPU処理要求完了判定レジスタ 35を参照して、メイン CPUlcが割り込み受付可能であるか否かを判断する (ステップ S73)。割り込み受付可能である場合、処理要求判定部 3dは、処理要求先指定部 36に定義されているテーブルにおける指定 CPU情報を参照して、指定 CPUとして、メイン CPUlcが指定されているか否かに基づいて、メイン CPUlcに割り込み信号を送出してもよいか否かを判断する (ステップ S74)。ここで、処理要求先指定部 36に定義されているテーブルの例として、図 12の他、図 15に示すように、割り込み番号に対応して、指定 CPU情報のみが定義されて、るテーブルが用いられてもよ、。

[0138] ステップ S74において、メイン CPUlcに割り込み信号を送出してはいけない場合、処理要求判定部 3dは、ステップ S75の動作に進む。一方、メイン CPUlcに割り込み信号を送出してもよい場合、処理要求判定部 3dは、ステップ S81の動作に進む。

[0139] ステップ S75において、処理要求判定部 3dは、サブ CPU状態判定レジスタ 33を参照して、サブ CPU2aが停止状態であるか否かを判断する。

[0140] サブ CPU2aが停止状態である場合、処理要求判定部 3dは、サブ CPU2aを動作状態に遷移させ (ステップ S76)、ステップ S77の動作に進む。一方、サブ CPU2aが停止状態でない場合、処理要求判定部 3dは、ステップ S77の動作に進む。

[0141] ステップ S77において、処理要求判定部 3dは、サブ CPU処理要求完了判定レジスタ 34を参照して、サブ CPU2aが割り込み信号を受付可能であるか否かを判断する。

[0142] サブ CPU2aが割り込み受付可能でな、場合、処理要求判定部 3dは、ステップ S7 7の動作に戻り、割り込み受付不可能と判断されている間、ビジーループを行い、割り込み受付可能になるまでウェイトする。サブ CPU2aが割り込み信号受付可能である場合、処理要求判定部 3dは、割り込み判定部 21に割り込み信号を送出し (ステツプ S78)、サブ CPU割り込み処理ルーチンを実行する（ステップ S900)。サブ CPU 割り込み処理ルーチンは、第 5の実施形態と同様であるので、図 13Dを援用して、説明を省略する。

[0143] ステップ S72において、メイン CPUlcが停止状態であると判断した場合、処理要求判定部 3dは、処理要求先指定部 36に定義されているテーブルの指定 CPU情報を参照して、サブ CPU2aに割り込み信号を送出してもよいか否かを判断する (ステップ S79) ₀サブ CPU2aに割り込み信号を送出してもよい場合、処理要求判定部 3dは、ステップ S75の動作に進む。一方、サブ CPU2aに割り込み信号を送出してはいけないと判断した場合、処理要求判定部 3dは、メイン CPUlcを動作状態に遷移させ (ステツプ S80)、ステップ S81の動作に進む。

[0144] ステップ S81において、処理要求判定部 3dは、メイン CPU処理要求完了判定レジスタ 35を参照して、メイン CPUlcが割り込み受付可能であるか否かを判断する。メイン CPUlcが割り込み受付可能でない場合、処理要求判定部 3dは、ステップ S81の動作に戻り、割り込み受付可能になるまでビジーウェイトを行う。割り込み受付可能である場合、処理要求判定部 3dは、割り込み判定部 11に割り込み信号を送出し (ステップ S82)、メイン CPU割り込み処理ルーチンを実行する（ステップ S900)。メイン CP U割り込み処理ルーチンは、第 5の実施形態と同様であるので、図 13Cを援用して、説明を省略する。

[0145] このように、第 6の実施形態によれば、割り込み単位で、どちらの CPUに処理させるのかを柔軟に決定することができ、処理量が比較的少なく短周期で実行されるィベントはサブ CPU2へ、それ以外はメイン CPU1へなどという設定が可能になるのでで、消費電力を削減することが可能である。また、第 6の実施形態において、情報処理装置は、まず、メイン CPUlcが停止状態である力否かを判断する（図 14のステップ S7 2参照)。メイン CPUlcが停止状態である場合で、サブ CPU2aに割り込み処理を実行させることができるか否かを判断する（図 14のステップ S79参照）。サブ CPU2aに割り込み処理を実行させることが可能な場合、情報処理装置は、割り込み処理をサブ CPU2aに実行させる。したがって、メイン CPUlcが停止状態であり、かつサブ CP U2aが割り込み処理を実行可能であれば、メイン CPUlcを立ち上げることなく割り込み処理を実行することができるので、メイン CPUlcを長時間停止状態にしておくことができ、消費電力を低減することができる。一方、メイン CPUlcが動作状態である場合、メイン CPUlcに割り込み処理を実行させることができる力否かが判断される（図 1 4のステップ S74)。メイン CPUlcに割り込み処理を実行させることが可能な場合、情報処理装置は、割り込み処理をメイン CPUlaに実行させる。したがって、応答速度が向上する。

[0146] なお、第 6の実施形態において、割り込み判定部 11、 21は、 CPU内にあってもよいし、処理要求判定部 3d内にあってもよい。また、メイン CPU状態判定レジスタ 31、サブ CPU状態判定レジスタ 33も、 CPU内にあってもよいし、処理要求判定部 3d内にあってもよい。サブ CPU処理要求完了判定レジスタ 34も、 CPU内にあってもよいし、処理要求判定部 3d内にあってもよい。

[0147] なお、割り込み要求レジスタ 32における割り込み信号の記録方式は、図 11に示すような記録方式以外であってもよ、。

[0148] なお、第 6の実施形態では、割り込み受付可能になるまでの処理として、図 14のステツプ S77および S81に示すように、ビジーループを用いることとした。し力し、処理要求判定部 3dは、割り込み処理をキューのようなデータ構造に時系列で並べて蓄積しておき、割り込み判定部 11および 21を監視しながら、以降の割り込み信号を送出してちよい。

[0149] なお、第 6の実施形態においても、第 3の実施形態と同様、サブ CPU2aでの処理をメイン CPUlcへ引き継ぐような機構を導入することも可能である。この実現可能方法は、第 3の実施形態の図 7B〜図 7D、および図 8より明らかである。

[0150] なお、割り込みコントローラ (M4)をマイコン等の汎用のコンピュータ装置として、記憶装置に格納されたプログラムを当該コンピュータ装置に読み込んで、上記実施形態に示した動作を当該コンピュータ装置に実行させて、処理要求判定部を実現してもよい。当該プログラムは、予め情報処理装置内に内蔵されていてもよいし、後から、情報処理装置にインストールされてもょ、。

[0151] なお、本発明の情報処理装置を実現するために必要な機能ブロック (たとえば、処理要求判定部）は、集積回路である LSIとして実現されてもよい。これらの機能ブロックは、 1チップ化されていてもよいし、一部又は全てを含むように 1チップ化されていてもよい。ここでは、 LSIといった力集積度の違いによっては、 IC、システム LSI、スーパー LSI、ウルトラ LSIと称呼されることもある。また、集積回路化の手法は、 LSIに限られるものではなぐ専用回路または汎用プロセッサで集積回路化を行ってもよい。また、 LSI製造後にプログラムすることが可能な FPGA (Field Programmable Gate

Array)や、 LSI内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル.プロセッサーを用いてもよい。さらには、半導体技術の進歩または派生する別技術により LSIに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて機能ブロックを集積ィ匕してもょ、。バイオ技術の適応等が可能性としてあり得る。

[0152] 以上、本発明を詳細に説明してきたが、前述の説明はあらゆる点において本発明の例示にすぎず、その範囲を限定しょうとするものではない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもな、。

産業上の利用可能性

[0153] 本発明に係る情報処理装置は、高性能な消費電力の大きいメイン CPUを頻繁に動作状態にさせることなぐ低消費電力なサブ CPUを用いて処理を行うことが可能となる。したがって、本発明に係る情報処置装置は、バッテリー駆動する移動体端末装置などで有用である。また、本発明に係る情報処理装置は、移動体端末装置のみならず、電力削減効果を期待するような各種家電機器、情報処理機器、産業機器などでも利用可能である。

Claims

請求の範囲

[1] 内部または外部の周辺装置を制御するための情報処理装置であって、

動作状態および停止状態の少なくとも 2つの状態を取り得るメイン CPUと、前記メイン CPUよりも消費電力が少なぐ動作状態および停止状態の少なくとも 2 つの状態を取り得るサブ CPUと、

前記周辺装置からの要求に関する処理を、前記メイン CPUに実行させる力、それとも前記サブ CPUに実行させるかを判定する処理要求判定部とを備え、

前記処理要求判定部は、前記メイン CPUが停止状態であるかそれとも動作状態であるかを判断し、前記メイン CPUが停止状態である場合、前記サブ CPUに前記処理を実行させることができるか否かを判断し、前記メイン CPUが動作状態である場合、前記メイン CPUに前記処理を実行させることができるか否かを判断し、判断結果に応じて、前記メイン CPUまたは前記サブ CPUに前記処理を実行させることを特徴とする、情報処理装置。

[2] 前記処理要求判定部は、

前記メイン CPUが停止状態である場合、前記サブ CPUに前記処理を実行させ、前記メイン CPUが動作状態である場合、前記メイン CPUに前記処理を実行させることを特徴とする、請求項 1に記載の情報処理装置。

[3] 前記処理要求判定部は、

前記メイン CPUが停止状態である場合、前記サブ CPUが前記処理を受付可能であるか否かを判断し、受付可能である場合、前記サブ CPUに前記処理を実行させ、受付可能でない場合、前記メイン CPUに前記処理を実行させ、

前記メイン CPUが動作状態である場合、前記メイン CPUに前記処理を実行させることを特徴とする、請求項 1に記載の情報処理装置。

[4] 前記処理要求判定部は、

前記メイン CPUが動作状態である場合、前記メイン CPUが前記処理を受付可能であるか否かを判断し、受付可能である場合、前記メイン CPUに前記処理を実行させ、受付可能でない場合、前記サブ CPUに前記処理を実行させることができる力否かを判断することを特徴とする、請求項 1に記載の情報処理装置。

[5] 前記周辺装置での処理に対応させて、指定 CPU情報として、当該処理を実行して欲しい所望の CPUを予め定義している処理要求先指定部をさらに備え、

前記処理要求判定部は、前記処理要求先指定部の前記指定 CPU情報によって指定されて、る CPUが前記メイン CPUである場合、前記メイン CPUが停止状態であるかそれとも動作状態であるかを判断することを特徴とする、請求項 1に記載の情報処理装置。

[6] 前記処理要求先指定部は、他 CPU使用可否情報として、前記指定 CPU情報に定義されて!/、る CPU以外の CPUを用いて前記処理が実行されてもょ、か否かをさらに定義しており、

前記処理要求判定部は、

前記メイン CPUが停止状態である場合、前記他 CPU使用可否情報を参照して、前記サブ CPUに前記処理を実行させてもよいか否かを判断し、

前記サブ CPUに前記処理を実行させてもよヽ場合、前記サブ CPUに前記処理を実行させると決定し、

前記サブ CPUに前記処理を実行させてはヽけな、場合、前記メイン CPUに前記処理を実行させると決定することを特徴とする、請求項 5に記載の情報処理装置。

[7] 前記処理要求判定部は、

前記メイン CPUが動作状態である場合、前記メイン CPUが前記処理を受付可能であるか否かを判断し、

前記メイン CPUが前記処理を受付可能である場合、前記メイン CPUに前記処理を実行させると決定し、

前記メイン CPUが前記処理を受付可能でない場合、前記他 CPU使用可否情報を参照して、前記サブ CPUに前記処理を実行させてもよ、か否かを判断し、

前記サブ CPUに前記処理を実行させてもよヽ場合、前記サブ CPUに前記処理を実行させると決定し、前記サブ CPUに前記処理を実行させてはヽけな、場合、前記メイン CPUに前記処理を実行させると決定することを特徴とする、請求項 6に記載の情報処理装置。

[8] 前記処理要求判定部は、前記処理要求先指定部の前記指定 CPU情報によって指定されて、る CPUが前記サブ CPUである場合、前記サブ CPUが停止状態であるかそれとも動作状態であるかを判断して、前記処理を前記メイン CPUに実行させるかそれとも前記サブ CPUに実行させるかを決定することを特徴とする、請求項 5に記載の情報処理装置。

[9] 前記処理要求先指定部は、他 CPU使用可否情報として、前記指定 CPU情報に定義されて!/、る CPU以外の CPUを用いて前記処理が実行されてもょ、か否かをさらに定義しており、

前記処理要求判定部は、

前記サブ CPUが停止状態の場合、前記他 CPU使用可否情報を参照して、前記メイン CPUに前記処理を実行させてよいか否かを判断し、

前記メイン CPUに前記処理を実行させてもよ、場合、前記メイン CPUに前記処理を実行させると決定し、

前記メイン CPUに前記処理を実行させては、けな、場合、前記サブ CPUに前記処理を実行させると決定することを特徴とする、請求項 8に記載の情報処理装置。

[10] 前記処理要求判定部は、

前記サブ CPUが動作状態である場合、前記サブ CPUが前記処理を受付可能であるカゝ否かを判断し、

前記サブ CPUが前記処理を受付可能である場合、前記サブ CPUに前記処理を実行させると決定し、

前記サブ CPUが前記処理を受付可能でない場合、前記他 CPU使用可否情報を参照して、前記メイン CPUに前記処理を実行させてもよヽか否かを判断し、

前記メイン CPUに前記処理を実行させては、けな、場合、前記サブ CPUに前記処理を実行させると決定することを特徴とする、請求項 9に記載の情報処理装置。

[11] 前記周辺装置での処理に対応させて、指定 CPU情報として、当該処理を実行して欲しい所望の CPUを予め定義している処理要求先指定部をさらに備え、

前記処理要求判定部は、

前記メイン CPUが停止状態である場合、前記指定 CPU情報を参照して、前記サブ CPUに前記処理を実行させてもよいか否かを判断し、

前記サブ CPUに前記処理を実行させてもよヽ場合、前記サブ CPUに前記処理を実行させ、

前記サブ CPUに前記処理を実行させてはヽけな、場合、前記メイン CPUに前記処理を実行させることを特徴とする、請求項 1に記載の情報処理装置。

[12] 前記処理要求判定部は、

前記メイン CPUが前記処理を受付可能でなヽ場合、前記指定 CPU情報を参照して、前記メイン CPUに前記処理を実行させてもょヽか否かを判断し、

前記メイン CPUに前記処理を実行させてもよ、場合、前記メイン CPUに前記処理を実行させ、

前記メイン CPUに前記処理を実行させては、けな、場合、前記サブ CPUに前記処理を実行させ、

前記メイン CPUが前記処理を受付可能である場合、前記サブ CPUに前記処理を実行させることを特徴とする、請求項 11に記載の情報処理装置。

[13] 前記サブ CPUに前記処理を実行させている間に、前記メイン CPUに対する起動要求がなされれば、前記サブ CPUおよび前記メイン CPUは、前記サブ CPUで実行されていた処理を前記メイン CPUに引き継がせるための処理を実行することを特徴とする、請求項 1に記載の情報処理装置。

[14] 動作状態および停止状態の少なくとも 2つの状態を取り得るメイン CPUと、前記メイン CPUよりも消費電力が少なぐ動作状態および停止状態の少なくとも 2つの状態を取り得るサブ CPUとを備える、内部または外部の周辺装置を制御するための情報処理装置での処理方法であって、前記メイン CPUが停止状態であるかそれとも動作状態であるかを判断し、前記メイン CPUが停止状態である場合、前記サブ CPUに前記周辺装置からの要求に関する処理を実行させることができるか否かを判断し、

前記メイン CPUが動作状態である場合、前記メイン CPUに前記処理を実行させることができる力否かを判断し、

判断結果に応じて、前記メイン CPUまたは前記サブ CPUに前記処理を実行させることを特徴とする、方法。

[15] 動作状態および停止状態の少なくとも 2つの状態を取り得るメイン CPUと、前記メイン CPUよりも消費電力が少なぐ動作状態および停止状態の少なくとも 2つの状態を取り得るサブ CPUとを用いて、内部または外部の周辺装置を制御するための集積回路であって、

前記メイン CPUが停止状態であるかそれとも動作状態であるかを判断し、前記メイン CPUが停止状態である場合、前記サブ CPUに前記周辺装置からの要求に関する処理を実行させることができるか否かを判断し、

判断結果に応じて、前記メイン CPUまたは前記サブ CPUに前記処理を実行させることを特徴とする、集積回路。

[16] 動作状態および停止状態の少なくとも 2つの状態を取り得るメイン CPUと、前記メイン CPUよりも消費電力が少なぐ動作状態および停止状態の少なくとも 2つの状態を取り得るサブ CPUとに、内部または外部の周辺装置を制御させるためのコンピュータ装置で実行されるプログラムであって、

前記メイン CPUが停止状態であるかそれとも動作状態である力を前記コンピュータ装置に判断させ、

前記メイン CPUが停止状態である場合、前記サブ CPUに前記周辺装置からの要求に関する処理を実行させることができるか否力を前記コンピュータ装置に判断させ前記メイン CPUが動作状態である場合、前記メイン CPUに前記処理を実行させることができる力否かを前記コンピュータ装置に判断させ、

判断結果に応じて、前記コンピュータ装置を用いて、前記メイン CPUまたは前記サブ CPUに前記処理を実行させることを特徴とする、プログラム。