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WO2006011364A1 - 発振器 - Google Patents

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Publication number
WO2006011364A1
WO2006011364A1 PCT/JP2005/012933 JP2005012933W WO2006011364A1 WO 2006011364 A1 WO2006011364 A1 WO 2006011364A1 JP 2005012933 W JP2005012933 W JP 2005012933W WO 2006011364 A1 WO2006011364 A1 WO 2006011364A1
Authority
WO
WIPO (PCT)
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power supply
potential
supply wiring
voltage
source
Prior art date
Application number
PCT/JP2005/012933
Other languages
English (en)
French (fr)
Inventor
Akira Inoue
Kouji Katayama
Takeshi Takagi
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to JP2006529091A priority Critical patent/JPWO2006011364A1/ja
Priority to US11/658,615 priority patent/US20090002084A1/en
Publication of WO2006011364A1 publication Critical patent/WO2006011364A1/ja

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    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
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    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS

Definitions

  • the present invention relates to an oscillator including a field effect transistor (MOSFET) as a component.
  • MOSFET field effect transistor
  • an oscillator is an essential component.
  • a semiconductor integrated circuit in which transistors, inductors, capacitors, and resistors are stacked on a semiconductor substrate is used.
  • an analog circuit portion is configured by using a bipolar transistor by using a Bi-CMOS process capable of integrating a bipolar transistor and a CMOS circuit.
  • CMOS complementary metal-oxide-semiconductor
  • FIG. 21 (a) shows a conventional example of a cross-coupled nMOSFET differential oscillator as an example of using a field effect transistor as an oscillator.
  • inductors 30 and 31 and capacitors 33 and 34 constitute a resonator (LC resonator), and a pair of differential channel surface nMOSFETs 10 and 11 constitute an amplifier.
  • a spiral inductor is generally used for the inductors 30 and 31.
  • MOS capacitors or MIM (metal insulator metal) capacitors are used for the capacitors 33 and 34.
  • Vdd is a power supply voltage
  • Vout is an oscillation output signal.
  • Figure 21 (d) shows a cross-coupled nMOSFET differential oscillator more generally.
  • LC resonant circuit 37 Since there are many possible configurations for the resonant circuit, it is represented here by the LC resonant circuit 37.
  • the oscillation frequency is determined by the resonance frequency of the LC resonance circuit 37, and the nMOSFETIO, 11 connected differentially to compensate for the loss in the LC resonance circuit 37 is used as an amplifier. Work.
  • the operating current of the circuit is determined by the current source 36.
  • Fig. 21 (b) shows a conventional example of a cross-coupled pMOSFET differential oscillator using a surface channel pMOSFET as an amplification transistor.
  • Fig. 21 (e) A more general cross-coupled pMOSFET differential oscillator is shown in Fig. 21 (e).
  • CMOS differential oscillator using a surface channel nMOSFET and a surface channel pMOSFET is also used.
  • a resonator (LC resonator) is constituted by the inductor 32 and the capacitor 35, and the surface channel type nMOSFE T10, 11 and the pMOSFETs 20, 21 constitute an amplifier.
  • a cross-coupled CMOS differential oscillator can be realized with the configuration shown in FIG. 21 (1).
  • a cross-couple configured using transistors of a single polarity (only nMOSFET or only pMOSFET)
  • the maximum voltage amplitude is 2 XVdd.
  • the cross-coupled CMOS differential oscillator has a higher current than that of a single-polarity MOSFET such as an nMOSFET alone or a pMOSFET alone.
  • the advantage of high utilization efficiency is also the disadvantage that the maximum voltage amplitude becomes V dd In this way, an oscillator using a field effect transistor is used as a conventional technique.
  • FIGS. Fig. 22 is a circuit diagram showing the circuit configuration of a conventional three-stage single-ended ring oscillator.
  • Fig. 22 (a) shows the configuration with nMOSFET
  • Fig. 22 (b) shows the configuration with pMOSFET V
  • Figure 22 (c) shows the configuration when nMOSFETs and pMOSFETs are used.
  • MN1 to MN3 are nMOSFETs
  • MP1 to MP3 are pMOSFETs
  • C1 to C3 are capacitors
  • R1 to R3 are resistors
  • the example in Fig. 22 shows a three-stage single-ended type with three stages of transistors. However, if the number of transistors is an odd number, three or five transistors are generally used.
  • FIG. 23 is a circuit diagram showing a circuit configuration of a conventional differential ring oscillator.
  • FIG. 23 (a) shows a configuration using an nMOSFET
  • FIG. 23 (b) uses a pMOSFET.
  • Figure 23 (c) shows the configuration when nMOSFETs and pMOSFETs are used.
  • MN1 to MN6 are nMOSFETs
  • MP1 to MP6 are pM OSFETs
  • R1 to R6 are resistors
  • I1 to I3 current sources It is.
  • the example in Fig. 23 shows a differential three-stage ring oscillator with three transistor pairs, but the number of transistor stages oscillates if the total number of inversions in the loop is odd. Therefore, in the differential type, the number of stages of the ring oscillator may be odd or even, and the number of stages is determined by various requirements such as speed and power consumption, but generally 3 to 5 stages are often used. It is done.
  • FIGS. 24 (a) and 24 (b) are circuit diagrams showing the circuit configuration of a conventional Colpitts oscillator.
  • FIG. 24 (a) shows the configuration using an nMOSFET
  • FIG. 24 (b) shows a pMOSFET.
  • MN1 is an nMOSFET
  • MP1 is a pMOSFET
  • L1 is an inductor
  • CI and C2 are capacitors
  • II is a current source.
  • Figs. 24 (c) and 24 (d) are circuit diagrams showing the circuit configuration of a conventional Hartley oscillator.
  • Fig. 24 (c) shows the configuration using an nMOSFET
  • Fig. 24 (d) shows a pMOSFET.
  • MN1 is an nMOSFET
  • MP1 is a pMOSFET
  • LI and L2 are inductors
  • C1 is a capacitor
  • II is a current source.
  • Figure 25 (a) shows the low-frequency noise characteristics of bipolar transistors and surface channel nMOSFETs and pMOSFETs
  • Figure 25 (b) shows the oscillator noise characteristics (phase noise characteristics).
  • the low-frequency noise component is up-converted inside the oscillator and appears as phase noise in the sideband part of the desired band.
  • the overall noise characteristics are shown in Fig. 25 (b).
  • the low frequency component (1 / f) of the transistor is up-converted and appears as 1 / ⁇ characteristics (the S1 part in FIG. 25 (a) corresponds to the S2 part in FIG. 25 (b)). ).
  • the I /! Phase noise generated by the low-frequency noise of the transistor appears as a very large phase noise as it is closer to the desired wave component.
  • reduction is required to cause interference. Therefore, the transistor used for the oscillator is required to have good low frequency noise characteristics.
  • the low frequency noise of the surface channel nMOSFET which is widely used in general, is about 100 times worse than that of the bipolar transistor, but the surface channel pMOSFET is about 10 times worse than that of the bipolar transistor (Fig. 25 ( see a)). Therefore, analog integrated circuits using embedded channel MOSFETs with relatively good low-frequency noise characteristics have been proposed (for example, patents). Reference 1 and Patent Reference 2).
  • Patent Document 1 Japanese Patent No. 3282375
  • Patent Document 2 JP 2002-151599 A
  • Non-Patent Document 1 Jri Lee and Behzad Razavi, "A 40-GHz Frequency Divider in 0.18-m CMOS Technology", Symp. VLSI Circuits 2003, pp.259-262.
  • the present invention solves the above-described conventional problems, and realizes a low-frequency noise characteristic comparable to the low-frequency noise characteristic of a bipolar transistor, and is suitable for a semiconductor integrated circuit.
  • the object is to provide an inexpensive and low noise oscillator.
  • an oscillator includes a first power supply wiring, a second power supply wiring to which a power supply voltage is applied between the first power supply wiring, a resonance circuit, A pair of first and second field effect transistors in which the respective source regions are electrically connected and the respective drain regions are electrically connected to the resonant circuit and are connected in differential pairs to each other; A current source connected between a source region of the first and second field effect transistors electrically connected to each other and the second power supply wiring; and the first and second field effect transistors Are formed between the first conductivity type body region formed on the semiconductor substrate, the second conductivity type source region and drain region formed on the body region, and the source region and drain region, respectively.
  • a body potential applying circuit for applying the body potential to the body terminal is provided.
  • buried channel type field effect transistors are used as the first and second field effect transistors, and a forward voltage is applied to the semiconductor junction (pn junction) between the source region and the body region.
  • the body potential is applied to the body region via the body terminal via the body potential applying circuit, thereby burying the carriers (for example, electrons in the case of nMOSFETs and holes in the case of pMOSFETs) that are the carriers of charge.
  • the carriers for example, electrons in the case of nMOSFETs and holes in the case of pMOSFETs
  • Many of them are localized in the channel layer, and the carrier of the parasitic channel region, which is the main source of low-frequency noise, can be reduced, so that the low-frequency noise of the transistor is reduced and the oscillator has improved noise characteristics. realizable.
  • the first conductivity type is n-type
  • the second conductivity type force transfer type the first and second field effect transistors are p-channel field effect transistors
  • the first power supply wiring is a low potential side power supply wiring
  • the second power supply wiring is a high potential side power supply wiring
  • the body potential applying circuit is a wiring connecting the body terminal to the low potential side power supply wiring It can be configured. In this way, by connecting the body terminal to the existing power supply wiring, it is possible to reduce the circuit scale without requiring an external power source to apply a potential to the body terminal.
  • the first conductivity type is p-type
  • the second conductivity type is n-type
  • the first power supply wiring Is a high potential side power supply wiring
  • the second power supply wiring is a low potential side power supply wiring
  • the body potential applying circuit is a wiring for connecting the body terminal to the high potential side power supply wiring. Can be made. In this way, by connecting the body terminal to the existing power supply wiring, it is possible to reduce the circuit scale without the need for an external power supply to apply a potential to the body terminal.
  • each source region is further electrically connected to the high potential side power supply wiring, and each drain region is electrically connected to the resonance circuit and is connected to the resonance circuit in a differential pair.
  • a pair of first and second p-channel field effect transistors are provided, and each of the first and second p-channel field effect transistors includes an n-type body region formed on the semiconductor substrate.
  • a body terminal is connected to the low potential side power supply wiring, and the power supply voltage is applied to a semiconductor junction between the source region and the body region of each of the first and second p-channel field effect transistors.
  • it can be configured such that it is applied in the forward direction and is not more than the diffusion potential difference of the semiconductor junction.
  • the first and second p-channel field effect transistors further provided are buried channel field effect transistors, and a semiconductor junction ( pn junction) between the source region and the body region is used.
  • a semiconductor junction pn junction
  • the carriers (holes) that are charge carriers are buried in the channel layer, and many of them are localized in the parasitic channel region, which is the main source of low-frequency noise. Therefore, it is possible to reduce the low frequency noise of the transistor and realize an oscillator with improved noise characteristics.
  • the forward voltage applied to the semiconductor junction between the source region and the body region to a voltage equal to or lower than the diffusion potential difference, current is prevented from flowing between the source region and the body region, and the transistor operation is stabilized.
  • the first conductivity type is n-type
  • the second conductivity type is p-type
  • the first and second field effect transistor powers are three-channel field effect transistors
  • the first power source The wiring is a low potential side power supply wiring
  • the second power supply wiring is a high potential side power supply wiring
  • the body potential applying circuit is connected between the high potential side power supply wiring and the low potential side power supply wiring.
  • a potential corresponding to a voltage obtained by dividing the power supply voltage is supplied to each of the body terminals as the body potential.
  • the potential applied to the body terminal can be arbitrarily set and applied to the semiconductor junction between the source region and the body region. It is easy to set the forward voltage to be equal to or lower than the diffusion potential difference.
  • the first conductivity type is p-type
  • the second conductivity type is n-type
  • the first power supply wiring Is the high potential side power supply wiring
  • the second power supply wiring is the low potential side power supply wiring
  • the body potential applying circuit is connected between the high potential side power supply wiring and the low potential side power supply wiring.
  • the circuit may be a circuit that applies a potential corresponding to a voltage obtained by dividing the power supply voltage to each of the body terminals as the body potential. In this way, by using a voltage dividing circuit that divides the power supply voltage as the body potential applying circuit, the potential applied to the body terminal can be arbitrarily set and applied to the semiconductor junction between the source region and the body region. It is easy to set the forward voltage to be equal to or lower than the diffusion potential difference.
  • each source region is further electrically connected to the high-potential side power supply wiring, and each drain region is electrically connected to the resonance circuit and is connected to the resonance circuit in a differential pair.
  • a pair of first and second p-channel field effect transistors are provided, and each of the first and second p-channel field effect transistors includes an n-type body region formed on the semiconductor substrate.
  • a voltage dividing circuit for applying a potential to the body terminal of each of the first and second p-channel field effect transistors is provided, and the potential of the high potential side power supply wiring and the voltage dividing circuit force are The voltage difference between the potential applied to the body terminal of each of the second p-channel field effect transistors is between the source region and the body region of each of the first and second p-channel field effect transistors.
  • the semiconductor junction can be applied in the forward direction and less than the diffusion potential difference of the semiconductor junction.
  • the first and second p-channel field effect transistors that are further provided are buried channel type field effect transistors, and a semiconductor junction ( pn junction) between the source region and the body region is used.
  • a semiconductor junction pn junction
  • the carriers (holes) that are charge carriers are buried in the channel layer, and many of them are localized in the parasitic channel region, which is the main source of low-frequency noise. Therefore, it is possible to reduce the low frequency noise of the transistor and realize an oscillator with improved noise characteristics.
  • the forward voltage applied to the semiconductor junction between the source region and the body region to a voltage equal to or lower than the diffusion potential difference, current is prevented from flowing between the source region and the body region, and the transistor operation is stabilized.
  • a voltage dividing circuit that divides the power supply voltage
  • the potential applied to the body terminal of the p-channel field-effect transistor can be arbitrarily set and applied to the semiconductor junction between the source region and the body region. It is easy to set the forward voltage to a voltage less than the diffusion potential difference.
  • a body potential applying circuit such as a voltage dividing circuit that applies a potential to the body terminal of the n-channel field effect transistor, and a voltage dividing circuit that applies a potential to the body terminal of the p-channel field effect transistor are provided.
  • the same voltage divider circuit that can provide the potential applied to the body terminal of the n-channel field-effect transistor and the potential applied to the body terminal of the p-channel field-effect transistor without separately configuring It is preferable to reduce the circuit scale.
  • the semiconductor substrate may be a substrate mainly made of silicon, and the p-channel field effect transistor may have a configuration in which the buried channel layer is formed by a SiGe layer or a SiGeC layer.
  • the semiconductor substrate may be a substrate mainly made of silicon, and the n-channel field effect transistor may have a configuration in which the buried channel layer is formed of a SiC layer or a SiGeC layer.
  • the semiconductor substrate is a substrate mainly made of silicon
  • the p-channel field effect transistor has the buried channel layer formed by a SiGe layer or a SiGeC layer
  • the n-channel field effect transistor has:
  • the buried channel layer may be formed of a SiC layer or a SiGeC layer.
  • the distance from the gate insulating film to the buried channel layer is longer than Onm.
  • the distance from the gate insulating film to the buried channel layer is shorter than 0.5 nm and shorter than 3 nm in order to improve the electric characteristics of the field effect transistor.
  • an oscillator including a field effect transistor as an amplifying element, wherein the field effect transistor is formed on a body region formed on a semiconductor substrate and on the body region.
  • a source region and a drain region having a different conductivity type from the body region formed, a buried channel layer formed between the source region and the drain region, and a gate insulating film above the buried channel layer
  • a buried channel type transistor having a formed gate electrode and a body terminal electrically connected to the body region can be provided.
  • the body terminal force body region is used so that a forward voltage is applied to the semiconductor junction (pn junction) between the source region and the body region using the buried channel type field effect transistor.
  • the carriers that are charge carriers for example, electrons in the case of nMOSFETs and holes in the case of pMOSFETs
  • the channel layer which is the main source of low-frequency noise. Since the carrier in the parasitic channel region can be reduced, the low-frequency noise of the transistor is reduced, and an oscillator with improved noise characteristics can be realized.
  • the body terminal of the field effect transistor may be connected to the body terminal.
  • a forward voltage that is equal to or less than the diffusion potential difference of the semiconductor junction may be applied to the semiconductor junction between the source region and the body region.
  • a high-potential-side power supply wiring and a low-potential-side power supply wiring to which a power supply voltage is applied are provided between the high-potential-side power supply wiring, and the field effect transistor includes an n-channel
  • the body terminal may be connected to the high potential side power supply wiring. In this case, it is possible to reduce the circuit scale by connecting to the existing power supply wiring without the need for an external power supply to apply a potential to the body terminal.
  • the other oscillator includes a high-potential-side power supply wiring and a low-potential-side power supply wiring to which a power supply voltage is applied between the high-potential-side power supply wiring, and the field effect transistor includes a p-channel
  • the body terminal may be connected to the low potential side power supply wiring. In this case, it is possible to reduce the circuit scale by connecting to the existing power supply wiring without the need for an external power supply to apply a potential to the body terminal.
  • a high-potential-side power supply wiring and a low-potential-side power supply wiring to which a power supply voltage is applied are provided between the high-potential-side power supply wiring, and the field effect transistor includes an n-channel A plurality of p-channel field effect transistors, wherein the body terminal of the n-channel field effect transistor is connected to the high-potential-side power supply wiring, and the p-channel field effect transistor is provided.
  • the body terminal may be connected to the low potential side power supply wiring.
  • the circuit scale can be reduced by connecting to the existing power supply wiring without the need for an external power supply to apply a potential to the body terminal.
  • the semiconductor junction between the source region and the body region of the field effect transistor is It is preferable to apply a forward voltage that is equal to or less than the diffusion potential difference of the semiconductor junction. This prevents current from flowing between the source region and the body region, so that transistor operation stability can be maintained and wasteful power consumption can be suppressed.
  • the other oscillator includes a high potential side power supply line and a low potential side power supply line to which a power supply voltage is applied between the high potential side power supply line
  • a voltage dividing circuit may be provided which is connected between the low potential side power supply wiring and applies a potential corresponding to a voltage obtained by dividing the power supply voltage to the body terminal.
  • the potential applied to the body terminal can be arbitrarily set by the voltage dividing circuit.
  • a high-potential-side power supply wiring and a low-potential-side power supply wiring to which a power supply voltage is applied are provided between the high-potential-side power supply wiring, and the field effect transistor includes an n-channel A plurality of p-type field effect transistors and p-channel field effect transistors, connected between the high-potential side power supply line and the low-potential side power supply line, and divided into the first voltage by dividing the power supply voltage.
  • a voltage dividing circuit that applies a corresponding potential to the body terminal of the P-channel field effect transistor and applies a potential corresponding to a second voltage obtained by dividing the power supply voltage to the body terminal of the n-channel field effect transistor;
  • a configuration may be provided.
  • the potential applied to the body terminal can be arbitrarily set by the voltage dividing circuit.
  • the field effect transistor has the voltage divider circuit force applied to the body terminal.
  • a forward voltage that is equal to or less than a diffusion potential difference of the semiconductor junction is preferably applied to the semiconductor junction between the source region and the body region. This prevents current from flowing between the source region and the body region, so that transistor operation stability can be maintained and wasteful power consumption can be suppressed.
  • the semiconductor substrate is a substrate mainly made of silicon, and in the field effect transistor, the buried channel layer is formed of a SiC layer or a SiGeC layer.
  • the semiconductor substrate is a substrate mainly made of silicon, and the field effect transistor is a p channel in which the buried channel layer is formed by a SiGe layer or a SiGeC layer. In other words, it is possible to adopt a configuration that is a field effect transistor.
  • the semiconductor substrate is a substrate mainly made of silicon
  • the P-channel field effect transistor is formed of a SiGe layer or a SiGeC layer.
  • the buried channel layer is formed, and the n-channel field effect transistor may have a configuration in which the buried channel layer is formed of a SiC layer or a SiGeC layer.
  • the present invention has the above-described configuration, realizes a low frequency noise characteristic comparable to the low frequency noise characteristic of a bipolar transistor with an embedded channel field effect transistor, and is inexpensive and suitable for a semiconductor integrated circuit. In addition, it is possible to provide an oscillator with low noise.
  • FIGS. L (a) and (b) show the transistors (surface channel Si-pMOSFET and SiGe-pMOSFET) used in the experiment to explain the transistors used in the embodiment of the present invention. ) Is a cross-sectional structure diagram, and FIGS. L (c) and (d) are energy band diagrams of these transistors.
  • FIG. 2 is a low-frequency noise characteristic diagram of the surface channel type Si-pMOSFET and SiGe-pMOSFET shown in FIG.
  • Figure 3 is a low-frequency noise characteristic diagram measured by varying the body-source voltage of the surface channel Si-pMOSFET, and Figure 3 (b) shows the body of the SiGe-pMOSFET.
  • FIG. 6 is a low-frequency noise characteristic diagram measured by varying the source-to-source voltage.
  • Figure 4 shows the relationship between the SiGe-pMOSFET body-source voltage and drain current noise, and Figure 4 (b) shows the SiGe-pMOSFET body-source voltage and input. It is a relationship diagram with conversion noise.
  • Figure 5 shows the relationship between the drain current noise (measured value) and carrier density (simulated value) of the surface channel Si-pMOSFET and the body-source voltage
  • Figure 5 (b) Is the drain current noise (measured value) and carrier density (simulated value) of SiGe-pMOSFET ) And the body-source voltage.
  • FIGS. 6 (a) to 6 (c) are cross-sectional structural views of other examples of the buried channel type transistor used in the embodiment of the present invention, and FIG. 6 ((! To (!) Is an energy band diagram of these transistors.
  • FIGS. 7 (a) and 7 (b) are cross-sectional structural views of other examples of the buried channel transistor used in the embodiment of the present invention, and FIG. It is an energy band diagram of a transistor.
  • FIGS. 8 (a) to 8 (c) are circuit diagrams showing an example of the oscillator according to the first embodiment of the present invention.
  • FIGS. 8 ((! To (1) are general circuits of these circuits. It is the circuit diagram shown in FIG.
  • Fig. 9 is a circuit diagram of an LC oscillator used for the simulation of an example of the oscillator according to the first embodiment of the present invention, and Fig. 9 (b) is an oscillation frequency showing the simulation result.
  • Fig. 9 (c) is a diagram showing the relationship between CN (signal-to-noise ratio) indicating the simulation result and the forward voltage between body sources. .
  • FIGS. 10 (a) to 10 (c) are circuit diagrams showing an example of the oscillator according to the second embodiment of the present invention.
  • FIGS. 10 ((! To (1) are general circuits of those oscillators. It is the circuit diagram shown in FIG.
  • FIGS. Ll (a) to (c) are circuit diagrams showing an example of the oscillator according to the third embodiment of the present invention.
  • FIGS. 11 ((! To (1) are general circuits of those oscillators. It is a circuit diagram showing an example of an oscillator in the third embodiment of the present invention.
  • FIGS. 12 (a) to 12 (c) are circuit diagrams showing other examples of the oscillator according to the first embodiment of the present invention.
  • FIGS. 13A to 13C are circuit diagrams showing other examples of the oscillator according to the second embodiment of the present invention.
  • FIGS. 14A to 14C are circuit diagrams showing other examples of the oscillator according to the third embodiment of the present invention.
  • FIGS. 15A to 15C are circuit diagrams showing other examples of the oscillator according to the first embodiment of the present invention.
  • FIGS. 16A to 16C are circuits showing other examples of the oscillator according to the second embodiment of the present invention.
  • FIG. 16A to 16C are circuits showing other examples of the oscillator according to the second embodiment of the present invention.
  • FIGS. 17A to 17C are circuit diagrams showing other examples of the oscillator according to the third embodiment of the present invention.
  • FIGS. 18A to 18D are circuit diagrams showing other examples of the oscillator according to the first embodiment of the present invention.
  • FIGS. 19A to 19D are circuit diagrams showing other examples of the oscillator according to the second embodiment of the present invention.
  • FIGS. 20A to 20D are circuit diagrams showing other examples of the oscillator according to the third embodiment of the present invention.
  • FIGS. 21 (a) to (: c) are circuit diagrams showing examples of conventional oscillators, and FIGS. 21 ((! To (D are circuit diagrams generally showing those circuits). It is.
  • FIGS. 22 (a) to (c) are circuit diagrams showing other examples of conventional oscillators.
  • FIGS. 23 (a) to 23 (c) are circuit diagrams showing other examples of conventional oscillators.
  • 24 (a) to 24 (d) are circuit diagrams showing other examples of conventional oscillators.
  • FIG. 25 (a) is a low-frequency noise characteristic diagram of the transistor
  • FIG. 25 (b) is a noise characteristic diagram of the oscillator.
  • FIG. 26 is a diagram showing the mutual conductance measurement results when the thickness of the Si cap layer of the SiGe-pMOSFET is lnm
  • FIG. 26 (b) is a diagram of the SiGe-pMOSFET. It is a figure which shows the measurement result of a mutual conductance when the film thickness of a Si cap layer is 6 nm.
  • FIG. 27 shows the simulation results of the carrier density directly under the gate insulating film when the film thickness of the Si cap layer of the SiGe-pMOSFET is lnm
  • FIG. 6 is a diagram showing a simulation result of a carrier density immediately below a gate insulating film when the thickness of the Si cap layer of the SiGe-pMOSFET is 6 nm.
  • Figure 28 shows the simulation results of the drain current versus the gate-source voltage of the SiGe-pMOSFET.
  • Figure 28 (b) shows the transconductance versus the gate-source voltage of the SiGe-pMOSFET. It is a figure which shows the simulation result.
  • Fig.29 is a circuit diagram of the LC oscillator used in the simulation performed with respect to the phase noise using the ideal current source as the oscillator current source, and Fig.29 (b) is the simulation It is a characteristic figure of phase noise which shows a result.
  • FIG. 30 (a) is a circuit diagram of the LC oscillator used in the simulation performed with respect to the phase noise using various transistors as the current source of the oscillator
  • FIG. 30 (b) is a simulation diagram. It is a characteristic diagram of phase noise showing a part of the result of Chillon.
  • FIG. 31 is a table summarizing the results of simulations performed on phase noise using various transistors as the current source of the oscillator.
  • a buried channel type MOSFET is used for the amplifier circuit, and a potential is applied to the body region so that a forward bias is applied to the semiconductor junction between the body source (between the body region and the source).
  • Fig. 1 (a) is a cross-sectional structure diagram of a conventional surface channel pMOSFET (hereinafter referred to as a surface channel Si-pMOSFET) used in the experiment and simulation, and Fig. 1 (c) is a surface chip. It is an energy band diagram of a channel type Si-pMOSFET.
  • This surface channel Si-pMOSF ET is composed of an n-type well 52 formed on a silicon substrate 51, a p-type source 54 and drain 55 formed on the n-type well 52, and a source 54 and a drain 55.
  • a gate electrode 58 formed through a gate insulating film 57 above, and has a surface channel structure in which holes 61 move through the interface between the gate insulating film 57 and the Si layer.
  • Reference numeral 56 denotes an element isolation insulator region.
  • Fig. 1 (b) is a cross-sectional structure diagram of an embedded channel pMOSFET (hereinafter referred to as SiGe-pMOSFET) in which the SiGe layer used in the experiment and simulation is a channel layer.
  • d) is an energy band diagram of SiGe-pMOSFET.
  • This SiGe-pMOSFET includes an n-type hole 52 formed on a silicon substrate 51 and a p-type saw formed on the n-type hole 52.
  • SiGe (Si_Ge) channel layer 65 formed between source 54 and drain 55, Si cap layer 66 formed on SiGe channel layer 65, and above Si cap layer 66 And a gate electrode 58 formed with a gate insulating film 57 interposed therebetween.
  • Si Ge layer is used as the SiGe channel layer 65.
  • a band offset occurs in the valence band 60 at the semiconductor junction between the Si layer and the SiGe layer, so that the interface between the Si cap layer 66 and the SiGe channel layer 65 is a hole.
  • An embedded structure in which 61 moves can be realized.
  • the thickness of each layer is 15 nm for the SiGe channel layer 65 and 5 nm for the Si cap layer 66.
  • polysilicon having a thickness of about 200 nm is deposited, and a gate electrode 58 is formed by using a resist pattern jung using lithography and dry etching. Thereafter, boron (B) is ion-implanted to form the source 54 and the drain 55. Finally, AL wiring (not shown) is formed to complete the device.
  • Figure 2 shows the drain current noise (S) of surface channel Si-pMOSFET and SiGe-pMOSFET.
  • the element size is 1 ⁇ m for the gate length and 10 ⁇ m for the gate width, and the voltage conditions during measurement are Vg for the gate-source voltage, Vt for the threshold voltage, and Vd for the drain-source voltage.
  • Vg-Vt is -0.3V and Vd is -0.5V.
  • Figure 2 shows that the drain current noise of the SiGe-pMO SFET can be reduced to about 1Z4 of the surface channel Si-pMOSFET. This phenomenon is related to the interface state where carriers move. SiO game
  • Figure 3 (a) shows the drain voltage measured by varying the applied voltage (body-source voltage) Vb between the body region (n-type wall 52) and the source region of the surface channel Si-pMOSFET.
  • the frequency characteristics of current noise (S) are shown in Fig. 3 (b).
  • the device size is the same as in Fig. 2.
  • Vg-Vt is -0.3V and Vd is -0.5V.
  • the body-source voltage Vb is changed in steps of 0.1V from + 0.2V power to -0.4V, and the respective voltage Vb
  • the measurement results when applying (+ 0.2V, + 0.1V, + 0.0V, -0.IV, -0.2V, -0.3V, -0.4V) are shown.
  • the gate voltage is controlled so that the drain current value becomes almost constant even if the body-source voltage Vb is changed.
  • Fig. 4 is a graph plotting the noise characteristics at 50Hz of the SiGe-pMOSFET against the body-source voltage Vb.
  • Fig. 4 (a) shows the drain current noise (S) and Fig. 4 (b )
  • Input conversion noise is the value of drain current noise at the gate input.
  • Figure 5 (a) shows the measured drain current noise S at 50 Hz for the surface channel Si-pMOSFET (A
  • Figure 5 (b) shows the measured value (B1) of the drain current noise S at 50 Hz for the SiGe-pMOS FET and the simulation results.
  • the gate oxide film interface is the dominant factor of low-frequency noise, and the parasitic channel generated at the gate insulating film ZSi interface mainly generates low-frequency noise.
  • FIG. 6 (a) is a cross-sectional structure diagram of a buried channel nMOSFET having a SiC layer as a channel layer
  • FIG. 6 (d) is an energy band diagram thereof.
  • This buried channel nMOSFET is formed by replacing the n-type well 52 of the SiGe-pMOSFET in FIG. 1 (b) with a p-type well 53, and replacing the source 54 and drain 55 with the p-type region in the n-type region.
  • a SiC (Si C) channel layer 67 is formed instead of the SiGe channel layer 65.
  • a band offset occurs in the conduction band 59.
  • an embedded channel of electrons 62 is formed at the interface between the Si cap layer 66 and the SiC channel layer 67.
  • This manufacturing method is similar to the SiGe-pMOSFET manufacturing method. The main difference is that p-type ul 53 is formed by ion implantation, and disilane and methylsilane are used as the crystal growth gas for the SiC channel layer 67. Is a point.
  • Fig. 6 (b) is a cross-sectional structure diagram of a buried channel nMOSFET having a SiGeC layer as a channel layer, and Fig. 6 (e) is its energy band diagram.
  • a SiGeC (Si Ge C) channel layer 68 is formed in place of the SiC channel layer 67 of the nMOSFET in FIG. 6 (a).
  • Fig. 6 (c) is a cross-sectional structure diagram of a buried channel type pMOSFET having a SiGeC (Si Ge C) layer as a channel layer, and Fig. 6 (1) is its energy band diagram.
  • an n-type hole 52 is formed in place of the p-type well 53 of the nMOSFET in FIG. 6 (b), and a source 54 and a drain 55 are formed in the p-type region instead of the n-type region.
  • band offsets occur in the conduction band and valence band at the semiconductor junction between SiGeC and Si, and a buried channel can be realized for both electrons and holes.
  • These manufacturing methods are similar to the SiGe-pMOSFET manufacturing method. The main difference is that disilane, germane, and methylsilane are used as the crystal growth gas for the SiGeC channel layer 68.
  • Case b) is different in that p-type 53 is formed by ion implantation.
  • FIG. 7 (a) is a cross-sectional view of a buried channel type nM OSFET using an n-type counter-doping layer (n-type Si layer) 69
  • FIG. 7 (c) is an energy band diagram thereof.
  • a p-type well 53 is formed instead of the n-type well 52 of the SiGe-pMOSFET in FIG. 1 (b), and the source 54 and drain 55 are replaced with a p-type region in the n-type region.
  • the n-type counter-doping layer 69 is formed instead of the Si Ge channel layer 65, and the n-type counter-doping layer 69 is formed directly in contact with the gate insulating film 57 without the Si cap layer 66. Has been.
  • the n-type counter-doping layer 69 causes the energy band to be curved, and an electron buried channel is formed.
  • FIG. 7 (b) is a cross-sectional view of a buried channel pMOSFET using a p-type counter-doping layer (p-type Si layer) 70, and FIG. 7 (d) is an energy band diagram thereof.
  • This buried channel pMOSFET has a p-type counter-doping layer 70 instead of the SiGe channel layer 65 of the SiGe-p MOSFET of FIG. 70 is formed in contact with the gate insulating film 57 immediately below.
  • the p-type counter-doping layer 70 causes the energy band to be bent and forms a hole-embedded channel.
  • An ion implantation method may be used to form the counter-doping layers 69 and 70.
  • a parasitic channel is generated at the interface of the gate insulating film ZSi, and therefore, the parasitic channel has a dominant influence on the noise characteristics like the SiGe-pMOSFET. Therefore, by applying a potential to the body region (n-type 52 or p-type 53) so that a forward bias is applied to the semiconductor junction between the body and the source, the number of carriers generated in the parasitic channel is suppressed, Low frequency noise characteristics can be improved.
  • a buried channel pMOSFET using the SiGe-pMOSFET in FIG. 1 (b) and the p-type counter-doping layer (p-type Si layer) 70 in FIG. pMOSFE T if the p-type counter one doping layer 70 is thin, the distance from the gate insulating film 57 to the channel is shortened, and the short channel effect with a large threshold voltage is reduced. In addition, when the p-type counter driving layer 70 is thick, the distance from the gate insulating film 57 to the channel becomes long. The short channel effect increases as the threshold voltage decreases. For this reason, it is difficult to achieve both reduction of the threshold voltage and suppression of the short channel effect.
  • the threshold voltage can be controlled by changing the Ge composition ratio of the SiGe channel layer 65, and the short channel effect can be achieved by reducing the thickness of the Si cap layer 66. It is possible to suppress it. Since the Si cap layer 66 is formed by crystal growth on the SiGe channel layer 65, the film thickness of the Si cap layer 66 can be controlled and thinned by controlling the film thickness for crystal growth.
  • the Si cap layer can be thinned to about 0.5 nm. Furthermore, if the atomic layer growth method is used, it is possible to control the film thickness at the atomic layer level. Therefore, the SiGe-pMO SFET has the advantage that it is easy to achieve both reduction of the threshold voltage and suppression of the short channel effect compared to the buried channel type Si-pMOSFET.
  • Fig. 26 (a) shows the measurement results of mutual conductance (gm) when the thickness of the Si cap layer 66 of the SiGe-pMOSFET is lnm.
  • Fig. 26 (b) The measurement results of the mutual conductance (gm) when the thickness of the Si cap layer 66 of the SiGe-pMOSFET is 6 nm are shown.
  • the element size is 50 m for the gate length and 50 m for the gate width
  • the voltage condition during measurement is that the drain-source voltage Vd is -30 OmV.
  • the gate-source voltage is Vg
  • the threshold voltage is Vt
  • the horizontal axis is Vg-Vt.
  • Fig. 27 (a) shows the simulation result of the carrier density directly under the gate insulating film 57 when the thickness of the Si cap layer 66 of the SiGe-pMOSFET is lnm.
  • b) shows the simulation result of the carrier density directly under the gate insulating film 57 when the thickness of the Si cap layer 66 of the SiGe-pMOSFET is 6 nm.
  • the simulation results are shown when the body-source voltage Vb is changed stepwise to 0.5V, 0V, and -0.5V.
  • the horizontal axis represents the depth from the lower surface of the gate insulating film 57.
  • the carrier generated in the Si cap layer 66 is smaller when the thickness of the Si cap layer 66 is reduced to lnm. Many carriers are induced in the SiGe channel layer 65 near the interface with the Si cap layer 66.
  • Fig. 28 (a) shows the simulation result of the drain current Id with respect to the gate-source voltage Vg of the SiGe-pMOSFET
  • Fig. 28 (b) shows the gate-source of the SiGe-pMOSFET.
  • the simulation results of the mutual conductance gm with respect to the inter-voltage Vg are shown.
  • the element size was set to a gate length of 50 m and a drain-source voltage Vd of -300 mV.
  • the simulation results when the film thickness (t) of the Si cap layer 66 is 1 nm, 2 nm, 3 nm, 5 nm, and 7 nm are shown.
  • the surface channel type Si- The result of simulating pMOSFET under the same conditions (Si-pMOS) is also shown!
  • the simulation result (Si-pMOS) of the surface channel Si-pMOSFET Improved electrical properties The degree is low. Therefore, it is desirable that the thickness of the Si cap layer 66 be less than 5 nm. In order to realize a buried channel structure, the Si cap layer 66 is indispensable. Further, if the thickness of the Si cap layer 66 is made too thin, there is a risk that germanium oxide is formed when the gate insulating film 57 is formed. The formation of germanium oxide significantly increases the interface state, causing problems such as deterioration of low-frequency noise characteristics and threshold voltage shift. Furthermore, segregation of Ge and the like occur, and the gate leakage current increases.
  • the film thickness t of the Si cap layer 66 be Onm ⁇ t ⁇ 5 nm. Furthermore, from FIGS. 28 (a) and 28 (b), the drain current and mutual conductance are significantly increased when the thickness of the Si cap layer 66 is 3 nm or less, so that the electrical characteristics can be further improved. For this reason, the thickness of the Si cap layer 66 is preferably less than 3 nm.
  • a natural oxide film of about lnm is formed. At this time, the Si layer is consumed about 0.5 times due to the formation of a natural acid film.
  • the film thickness of the Si cap layer 66 is 0.5 nm ⁇ t ⁇ 3 nm.
  • FIG. 6 (a), FIG. 6 (b), and FIG. 6 (b) are provided with the force Si cap layer 66 showing the results of experiments and simulations on the characteristics of the SiGe-pMOSFET in FIG. 1 (b). The same tendency is presumed for the buried channel field-effect transistor shown in Fig. 6 (c).
  • FIG. 8 is a circuit diagram showing a circuit configuration of the oscillator according to the first embodiment of the present invention.
  • FIG. 8 (a) shows an example of a cross-coupled differential oscillator using a buried channel type nMOSFET.
  • (d) shows a typical circuit configuration example.
  • This oscillator includes an LC resonance circuit 37 including an inductor and a capacitor as components, and transistors 12 and 13 connected to a drain force SLC resonance circuit 37 and having an nMOSFET force connected to each other in a differential pair, and transistors 12 and 13 Commonly connected source and ground (Do not ground wiring In other words, it has a current source 36 connected to the ground potential (low-potential side power supply wiring to which GND is applied) and an output terminal (Vout is an oscillation output signal) connected to the drain of one transistor 13 ing.
  • the first feature of this circuit is that the transistors 12 and 13 are buried channel nMOS FETs, as shown in FIGS. 6 (a), 6 (b), and 7 (a). A buried channel type nMOSF ET may be used.
  • the second feature is that the transistors 12 and 13 are provided with body terminals b 12 and b 13 for applying a potential to the body region, respectively.
  • the signals are amplified by the differentially connected transistors 12 and 13, and the oscillation frequency is determined by the LC resonance circuit 37 constituted by the inductors 30 and 31 and the capacitors 33 and 34.
  • a potential is applied to the body terminals b 12 and b 13 so that a forward voltage is applied between the body sources. When the voltage drop due to the current source 36 is Voff, the potential Vb 12 applied to the body terminal b 12 and the potential Vb 13 applied to the body terminal b 13 are
  • Vbl2 and Vbl3 Set the values of Vbl2 and Vbl3 to satisfy This is because a forward voltage larger than 0.7 volts corresponding to the silicon diffusion potential (diffusive potential difference) is applied to the semiconductor junction between the body and source of the buried channel nMOSFET, and the body region force toward the source region. This is to avoid sudden current flow.
  • the values (potentials) of Vbl2 and Vbl3 can be set using an external power supply. Vbl2 and Vbl3 may be set to the same value (potential). If the same value (potential) is set, the number of external power supplies can be reduced.
  • FIG. 8 (b) shows an example of a cross-coupled differential oscillator using a buried channel type pMOSFET
  • FIG. 8 (e) shows a typical circuit configuration example thereof.
  • This oscillator is composed of an LC resonance circuit 37 including an inductor and a capacitor as components, transistors 22 and 23 connected to a drain force SLC resonance circuit 37 and pMOSFET forces connected to each other in a differential pair, and transistors 22, 23 Connected to the drain of one transistor 23 and the current source 36 connected between the part where the sources of 23 are connected in common and the power supply wiring on the high potential side where the power supply potential Vdd is applied Output terminals (Vout is an oscillation output signal).
  • the first feature of this circuit is that the transistors 22 and 23 are buried channel type pMOSFETs, as shown in FIGS. L (b), 6 (c), and 7 (b). A buried channel type pMOSF ET may be used.
  • the second feature is that the transistors 22 and 23 include body terminals b22 and b23 for applying a potential to the body region, respectively.
  • the signals are amplified by the differentially connected transistors 22 and 23, and the oscillation frequency is determined by the LC resonance circuit 37 constituted by the inductors 30 and 31 and the capacitors 33 and 34.
  • a potential is applied to the body terminals b22 and b23 so that a forward voltage is applied between the body and the source.
  • the power supply voltage is Vdd and the voltage drop due to the current source 36 is Voff
  • the potential Vb22 applied to the body terminal b22 and the potential Vb23 applied to the body terminal b23 are
  • Vb22 and Vb23 Set the values of Vb22 and Vb23 to satisfy This is because a forward voltage larger than 0.7 volts corresponding to the diffusion potential of silicon is applied to the semiconductor junction between the body and source of the buried channel type pMOSFET, and the source region force also suddenly flows toward the body region. This is for avoiding the flow of water.
  • the values (potentials) of Vb22 and Vb23 can be set using an external power supply. Vb22 and Vb23 may be set to the same value (potential). If the same value (potential) is set, the number of external power supplies can be reduced.
  • Figure 8 (c) shows an example of a cross-coupled CMOS differential oscillator using a buried channel nMOSFET and a buried channel pMOSFET
  • Figure 8 (1) shows a typical circuit configuration example. It was.
  • This oscillator has an LC resonance circuit 37 including an inductor and a capacitor as components, and a source connected to a high-potential-side power supply line to which a power supply potential Vdd is applied, and is connected to a drain force SLC resonance circuit 37 and is mutually differential.
  • Transistors 12, 23 consisting of pair-connected pMOSFETs, drain transistors SLC resonance circuit 37, and nMOSFETs connected to each other in differential pairs, and sources of transistors 12, 13 Is connected between the common-connected portion and the low-potential power supply wiring to which the ground potential GND is applied, and the output terminal connected to the drain of the transistor 23 (Vout is the oscillation output signal) Issue).
  • the first feature of this circuit is that the transistors 12 and 13 are buried channel nMOS FETs, as shown in FIGS. 6 (a), 6 (b), and 7 (a). A buried channel type nMOSF ET may be used.
  • the second feature is that transistors 22 and 23 are buried channel pMOSFETs, and buried channel pMOSFETs such as those shown in Fig. L (b), Fig. 6 (c), and Fig. 7 (b) are used. That's fine.
  • the third feature is that the transistors 12, 13, 22 and 23 have body terminals bl2, bl3, b22 and b23 for applying a potential to the force body region, respectively.
  • the signals are amplified by the differential pair-connected transistors 12 and 13 and the differential pair-connected transistors 22 and 23, and the inductor 32 and the capacitance 35 placed between the two differential circuit pairs 35
  • the oscillation frequency is determined by the LC resonance circuit 37 composed of A potential is applied to the body terminals bl2, bl3, b22 and b23 so that a forward voltage is applied between the body sources.
  • the power supply voltage is Vdd and the voltage drop due to the current source 36 is Voff
  • the potentials Vbl2, Vbl3, Vb22 and Vb23 applied to the body terminals bl2, bl3, b22 and b23 are
  • Vbl2, Vbl3, Vb22, and Vb23 are sets to satisfy This is because a forward voltage larger than 0.7 volts corresponding to the diffusion potential of silicon is applied to the semiconductor junction between the body and source of the buried channel MOSFET, and a current suddenly flows between the body region and the source region. This is to avoid flowing.
  • the values (potentials) of Vbl2, Vbl3, Vb22 and Vb23 can be set using an external power supply.
  • Vbl2 and Vbl3, Vb22 and Vb23 may be set to the same value (potential). If the same value (potential) is set, the number of external power supplies can be reduced.
  • FIG. 9 is a circuit diagram of the LC oscillator used in the simulation.
  • Transistors 22 and 23 both have a gate length of 0.18 m and a gate width of 500 m.
  • the same potential Vbb is applied to the body terminals b22 and b23 of the transistor.
  • the power supply voltage Vdd was 1.2V, and the current value of the current source 36 was set to 16mA.
  • the inductances of the coils 30 and 31 used in the resonance circuit are 2nH, the capacitance values of the capacitors 33 and 34 are 5.6pF, and the oscillation frequency is set to 1.27GHz.
  • the Q value of the resonant circuit was set to 5.
  • the horizontal axis shows the forward voltage between the body and source (Vdd-Vbb), and the dependence of the oscillation frequency on the forward voltage between the body and source is shown. Although the oscillation frequency decreases slightly as the forward voltage value between the body and source increases, operation with no particular problems has been obtained as an oscillator.
  • Fig. 9 (b) the horizontal axis shows the forward voltage between the body and source (Vdd-Vbb), and the dependence of the oscillation frequency on the forward voltage between the body and source is shown.
  • the oscillation frequency decreases slightly as the forward voltage value between the body and source increases, operation with no particular problems has been obtained as an oscillator.
  • the horizontal axis shows the forward voltage (Vdd-Vbb) between the body and source, and shows the dependence of CN (signal-to-noise ratio) on the forward voltage between the body and source. It can be seen that the CN of the circuit can be improved by applying a forward voltage between the body source.
  • each embedded channel type field effect transistor constituting the amplifier circuit of the oscillator has a terminal for applying a potential to its body region, and supplies it to the terminal.
  • the voltage value between the body and source can be set arbitrarily.
  • the low-frequency noise characteristics of the amplifying field effect transistor can be reduced, and the noise characteristics of the entire oscillator can be reduced. It can be improved.
  • FIG. 8 used in Embodiment 1 above shows an example in which the present invention is applied to the cross-coupled differential oscillator shown in FIG. 21, but the other examples shown in FIGS.
  • the present invention by applying the present invention to this oscillator, the low-frequency noise characteristics of the field effect transistor can be reduced, and the noise characteristics of the entire oscillator can be improved.
  • FIGS. 12 (a), (b), and (c) apply the present invention to the conventional three-stage single-ended ring oscillator shown in FIGS. 22 (a), (b), and (c), respectively.
  • Is the body terminal of nMOSFET, and bpl to bp3 are the body terminals of pMOSFET.
  • the three-stage single-ended ring oscillator shown in Fig. 12 (a) and Fig. 22 (a) has a resistor R1 with one end connected to the power supply wiring on the high potential side,
  • the nMOSFET ⁇ MN1 and capacitor C1 connected in parallel with the wiring form the first stage.
  • nMOSFET'MN1 to MN3 are embedded channel type nMOSFETs having a body terminal for applying a desired potential to the body region from the outside.
  • a potential is applied to the body terminals bnl to bn3 so that a forward voltage is applied to the semiconductor junction between the body and the source, and more preferably, the forward voltage applied to the semiconductor junction between the body and the source is diffused by silicon. Below potential.
  • the three-stage single-ended ring oscillator shown in Figs. 12 (b) and 22 (b) includes a resistor R1 having one end connected to the low-potential side power supply wiring, the other end of the resistor R1, and the high-potential side.
  • the first step is composed of pMOSFET'MPl and capacitor C1 connected in parallel with the power supply wiring.
  • the second and third stages are configured, and the connection between the capacitor and the resistor is the output terminal and is connected to the gate of the next-stage pMOSFET.
  • the output terminal of the final stage is connected to the gate of the first stage pMOSFET'MPl and to the output terminal (Vout).
  • FIG. 12 (b) as in FIG.
  • a buried channel type pMOS FET having a body terminal for applying a desired potential to the body region from the outside is used as pMOSFET'MPl to MP3.
  • the body terminals bpl to bp3 are configured to apply a potential so that a forward voltage is applied to the semiconductor junction between the body sources. More preferably, the forward voltage applied to the semiconductor junction between the body sources is less than the silicon diffusion potential.
  • the three-stage single-ended ring oscillator shown in Figs. 12 (c) and 22 (c) includes a drain of pMOSFET'MPl whose source is connected to the power supply wiring on the high potential side, and a power supply whose source is the low potential side.
  • the drain of nMOSFET'MNl connected to the wiring is connected, and the capacitor C1 is connected between the drain of pMOSFET'MPl and the power supply wiring on the low potential side to form the first stage portion.
  • the second and third stage parts are configured, and the drains of the capacitor and pMOSFET are respectively used.
  • the part connected to IN becomes the output terminal, and is connected to the gate of the next-stage pMOSFET and the gate of the nMOSFET.
  • the output terminal of the final stage is connected to the gate of pMOSFET'MPl and nMOSFET'MNl of the first stage and to the output terminal (Vout). Furthermore, in the case of FIG. 12 (c), as in FIG.
  • nMOSFET'MN1 to MN3 a buried channel nMOSFET having a body terminal for applying a desired potential to the body region from the outside is used as nMOSFET'MN1 to MN3, and the body
  • the terminals bnl to bn3 are configured to apply a potential so that a forward voltage is applied to the semiconductor junction between the body and source
  • pMOSFET'MPl to MP3 are provided with body terminals for applying a desired potential from the outside to the body region.
  • the embedded channel type pMOSFET is used, and a potential is applied to the body terminals bpl to bp3 so that a forward voltage is applied to the semiconductor junction between the body sources. More preferably, the semiconductor junction between each body source is applied.
  • the forward voltage applied is less than the silicon diffusion potential.
  • the number of transistor stages is not limited to three, but may be an odd number of three or more.
  • FIGS. 15 (a), (b), and (c) show the present invention as the conventional differential three-stage ring oscillator shown in FIGS. 23 (a), (b), and (c), respectively.
  • 4 is a circuit diagram showing a circuit configuration in the case of applying n, where bnl to bn6 are nMO SFET body terminals, and bpl to bp6 are pMOSFET body terminals.
  • the differential three-stage ring oscillator shown in Fig. 15 (a) and Fig. 23 (a) consists of a current source II with one end connected to the low-potential side power supply wiring, the other end of the current source II, and a high-potential side power source.
  • the first stage portion is constituted by the resistor R1 and nMOSFET'MN1 and the resistor R2 and nMOSFET'MN2 connected in series with each other.
  • the second and third stage parts are configured, and the drain of each nMOSFET serves as the output terminal and is connected to the gate of each nMOSFET in the next stage.
  • the drains of nMOSFET-MN5 and MN6, which are the output terminals of the final stage, are connected to the gates of nMOSFETs MOSFET1 and ⁇ 2 in the first stage. Further, in the case of FIG. 15 (a), as in FIG.
  • an embedded channel nMOSFET having a body terminal for applying a desired potential to the body region from the outside is used as nMOSFET'MN1 to MN6.
  • the terminals bnl to bn6 are configured to apply a potential so that a forward voltage is applied to the semiconductor junction between the body and source, and more preferably the forward voltage applied to the semiconductor junction between the body and source is the diffusion potential of silicon.
  • the differential three-stage ring oscillator shown in Fig. 15 (b) and Fig. 23 (b) has one end connected to the power supply wiring on the high potential side.
  • First stage part of connected current source 11 and resistor R1 and pMOSFET MP 1 and resistor R2 and pMOSFET MP2 connected in series between the other end of current source 11 and the low-potential power line Is configured.
  • the second and third stages are configured, and the drain of each pM OSFET serves as the output terminal and is connected to the gate of each pMOSFET in the next stage.
  • pMOSFET'MP5 and MP6 which are the output terminals of the final stage, are connected to the gates of pMOSFETs MP1 and MP2 in the first stage.
  • pMOSFET 'MP1 to MP6 a buried channel type pMOSFET having a body terminal for applying a desired potential to the external force body region is used as pMOSFET 'MP1 to MP6.
  • a potential is applied to the terminals bp1 to bp6 so that a forward voltage is applied to the semiconductor junction between the body sources. More preferably, the forward voltage applied to the semiconductor junction between the body sources is diffused by silicon. Below the electric potential.
  • the differential three-stage ring oscillator shown in Fig. 15 (c) and Fig. 23 (c) consists of a current source II with one end connected to the low-potential side power supply wiring, the other end of the current source II, and a high-potential side power source.
  • the first stage part is composed of pMOSFET ⁇ MP 1 and nMOSFET ⁇ MN 1 and pMOSFET ⁇ MP2 and nM OSFET ⁇ ⁇ 2 connected in series with each other.
  • the second and third stages are configured, and the drain of each nMOSFET (or the drain of pMOSFET) serves as the output terminal, and is connected to the gate of the next connected pMOSFET and nMOSFET, respectively.
  • nMOSFET MN5 drain of pMOSFET MP5
  • nMOSFET'MNl drain of pMOSFET'MPl
  • nMOSFE T MN6 pMOSFET MP6 The drain
  • the nMOSFET MN1 to MN6 are embedded channel type nMOSFETs having body terminals for applying a desired potential to the body region from the outside.
  • the terminals bnl to bn6 are configured to apply a potential so that a forward voltage is applied to the semiconductor junction between the body and source, and pMOSFETs MP1 to MP6 are provided with body terminals for applying an external force to the body region.
  • the embedded channel type pMOSFET is used, and its body terminals bpl to bp6 are configured to apply a potential so that a forward voltage is applied to the semiconductor junction between the body sources, and more preferably the semiconductor junction between each body source. Applied to The forward voltage is set below the silicon diffusion potential.
  • the number of transistor stages is not limited if the total number of inversions in the loop is an odd number.
  • the number of ring oscillator stages is not limited to three. Any level or higher
  • FIGS. 18 (a) and 18 (b) are circuit diagrams showing the circuit configuration when the present invention is applied to the conventional Colpitts oscillator shown in FIGS. 24 (a) and 24 (b), respectively.
  • 18 (c) and (d) are circuit diagrams showing the circuit configuration when the present invention is applied to the conventional Hartley oscillator shown in FIGS. 24 (c) and (d), respectively, and bnl is an nMOSFET.
  • the body terminal, bpl is the body terminal of the pMOSFET.
  • the Hartley oscillator shown in Figure 18 (c) and Figure 24 (c) has an nMOSFET with one end connected to the other end of the current source II connected to the low-potential side power supply wiring and the gate connected to the power supply wiring on the low potential side.
  • the source of MN1 is connected, nMOSFET ⁇
  • Two inductors L1 and L2 connected in series and capacitor C1 are connected in parallel between the drain of MN1 and the power supply wiring on the high potential side, and two inductors L1 And the connection part of L2 is connected to the source and output terminal (Vout) of nMOSFET'MNl.
  • an embedded channel nMOSFET having a body terminal for applying a desired potential to the external force body region is used as nMOSFET'MNl.
  • the body terminal bn 1 is configured to apply a potential so that a forward voltage is applied to the semiconductor junction between the body and the source, and more preferably, the forward voltage applied to the semiconductor junction between the body and the source is the silicon. Or lower than the diffusion potential.
  • one end is connected to the other end of the current source II connected to the high potential side power supply wiring, and the gate is connected to the high potential side power supply wiring.
  • the source of the connected pMOSFET'M PI is connected, and two capacitors C1 and C2 connected in series and the inductor L1 are connected in parallel between the drain of the pMOSFET'MPl and the power supply wiring on the low potential side.
  • the connection of two capacitors CI and C2 is connected to the source and output terminal (Vout) of pMOSFET'MPl.
  • the Hartley oscillator shown in Figure 18 (d) and Figure 24 (d) is a pMOSFET with one end connected to the other end of the current source II connected to the high-potential side power supply wiring and the gate connected to the high-potential side power supply wiring.
  • the source of 'MPl is connected, and two inductors L1 and L2 connected in series and capacitor C1 are connected in parallel between the drain of pMOSFET'MPl and the power supply wiring on the low potential side.
  • the connection of L2 is connected to the source and output terminal (Vout) of pMOSFET'MPl.
  • a buried channel pMOSFET having a body terminal for applying a desired potential to the body region from the outside is used as pMOSFET'MPl.
  • the body terminal bpl is configured to apply a potential so that a forward voltage is applied to the semiconductor junction between the body and the source. More preferably, the forward voltage applied to the semiconductor junction between the body and source is silicon. Below the diffusion potential.
  • the buried channel nM OSFET used in Embodiment 1 has a triple-well structure.
  • a triple-well structure even if a forward voltage is applied to the body terminal of a buried channel nMOSFET, it is possible to eliminate the effect of voltage application to other nMOSFETs placed on the same substrate.
  • FIG. 10 is a circuit diagram showing a circuit configuration of the oscillator according to the second embodiment of the present invention.
  • FIG. 10 (a) shows an example of a cross-coupled nMOSF ET differential oscillator using a buried channel type nMOSFET.
  • Fig. 10 (d) shows an example of a typical circuit configuration.
  • the first feature of this circuit is that the transistors 12 and 13 are buried channel nMOSFETs, which are buried channel nMOSFETs as shown in Figs. 6 (a), 6 (b), and 7 (a). Can be used.
  • the second feature is that the power supply potential Vdd is applied to the body terminals bl2 and bl3 of the transistors 12 and 13. Specifically, the body terminals b12 and b13 are connected by wiring to the high potential side power supply wiring to which the power supply potential Vdd is applied.
  • the forward voltage is applied.
  • the signal is amplified by transistors 12 and 13 connected in a differential pair, and an oscillation frequency is determined by an LC resonance circuit 37 composed of inductors 30 and 31 and capacitors 33 and 34.
  • an external power supply is not required in addition to the power supply of the power supply voltage Vdd, so that there is an advantage that the circuit scale can be reduced as compared with the first embodiment.
  • Vbl2 and Vbl3 are at power supply potential Vdd, so 0.7 Bonore ⁇ Vdd -VoflF> 0
  • the power supply voltage Vdd is 1.0 V and the voltage drop Voff ⁇ O.
  • the power supply voltage Vdd is set to 1.0 V, for example, according to the process rule in which the transistor gate length is 65 to 90 nm.
  • FIG. Figure 10 (b) shows an example of a cross-coupled pMOSFET differential oscillator using a buried channel type pMOSFET
  • Fig. 10 (e) shows a typical circuit configuration example.
  • the first feature of this circuit is that the transistors 22 and 23 are buried channel pMOSFETs, which are buried channel pMOSFETs as shown in Fig. L (b), Fig. 6 (c), and Fig. 7 (b). Should be used.
  • the second feature is that the body terminals b22 and b23 of the transistors 22 and 23 are grounded. Specifically, the body terminals b22 and b23 are connected to the low potential side power supply wiring (ground wiring) to which the ground potential GND is applied.
  • the body terminals b22 and b23 are grounded, so that there is no gap between the body source of the buried channel pMOSFET.
  • the forward voltage is applied.
  • Signals are connected by differential pair-connected transistors 22 and 23.
  • the signal is amplified and the oscillation frequency is determined by an LC resonance circuit 37 composed of inductors 30 and 31 and capacitors 33 and 34.
  • Vb22 and Vb23 are at 0 volts of ground, so it is desirable to satisfy
  • the power supply voltage Vdd is 1.0 V and the voltage drop Voff ⁇ O.
  • the power supply voltage Vdd is set to 1.0 V, for example, according to the process rule in which the transistor gate length is 65 to 90 nm.
  • the body region of the pMOSFET is generally connected to the power supply wiring on the high potential side, and the ground connection as shown in FIG.
  • Fig. 10 (c) shows an example of a cross-coupled CMOS differential oscillator using a buried channel type nMOSFET and a buried channel type pMOSFET
  • Fig. 10 (1) shows a typical circuit configuration example. Indicated.
  • the first feature of this circuit is that the transistors 12 and 13 are buried channel nMOSFETs, which are buried channel as shown in Fig. 6 (a), Fig. 6 (b), and Fig. 7 (a).
  • a type nMOSFET may be used.
  • the second feature is that transistors 22 and 23 are buried channel pMOSFETs, and buried channel pMOSFETs as shown in Fig. L (b), Fig. 6 (c), and Fig. 7 (b). You should use!
  • the third feature of this circuit is that a power supply potential Vdd is applied to the body terminals b12 and b13 of the transistors 12 and 13. Specifically, the body terminals b12 and b13 are connected to a high potential side power supply wiring to which a power supply potential Vdd is applied. When the voltage drop at the current source 36 is Voff, the body region is connected to the power supply wiring on the high potential side.
  • Vdd -VoflF The forward voltage is applied.
  • the fourth feature of this circuit is that the body terminals b22 and b23 of the transistors 22 and 23 are grounded. Specifically, the body terminals b22 and b23 are connected to a low-potential-side power supply wiring (ground wiring) to which a ground potential GND is applied. By grounding the body terminals b22 and b23, there is no gap between the body sources of the buried channel type pMOSFET.
  • the forward voltage is applied.
  • the signal is amplified by the differential paired transistors 12 and 13 and also by the differential paired transistors 22 and 23, and consists of an inductor 32 and a capacitance 35 placed between the two differential circuit pairs.
  • the oscillation frequency is determined by the LC resonance circuit 37.
  • Vb 12 and Vb 13 are at the power supply potential Vdd, and Vb22 and Vb23 are at the ground potential of 0 volts.
  • the low frequency noise characteristic of the amplification field effect transistor used in the oscillator can be reduced, and the noise characteristic of the entire oscillator can be improved.
  • the circuit scale can be made smaller than in the first embodiment.
  • FIG. 10 used in the second embodiment an example in which the present invention is applied to the cross-coupled differential oscillator shown in FIG. 21 is shown.
  • FIGS. 21 other oscillators shown in FIGS.
  • the same effect can be obtained by applying the present invention.
  • FIGS. the following is a brief description.
  • Figs. 13 (a), (b), and (c) show the results when the present invention is applied to the conventional three-stage single-ended ring oscillator shown in Figs. 22 (a), (b), and (c), respectively.
  • It is a circuit diagram showing a circuit configuration bnl to bn3 are nMOSFET body terminals, and bpl to bp3 are pMOSFET body terminals.
  • bnl to bn3 are nMOSFET body terminals
  • bpl to bp3 are pMOSFET body terminals.
  • buried channel type nMOSFETs are used as nMOSFET'MNl to MN3, and their body terminals bnl to bn3 are connected to the high potential side power supply wiring to which the power supply potential Vdd is applied.
  • the forward voltage is applied to the body-source semiconductor junction, and more preferably, the forward voltage applied to the body-source semiconductor junction is less than or equal to the silicon diffusion potential.
  • a buried channel type pMOSFET is used as pMOSFET'MPl to MP3, and its body terminals bpl to bp3 are connected to the low-potential side power supply to which the ground potential GND is applied.
  • the forward voltage is applied to the semiconductor junction between the body and source, and more preferably the forward voltage applied to the semiconductor junction between the body and source is the diffusion potential of silicon. The following.
  • Fig. 13 (c) as in Fig.
  • buried channel type nMOSFETs are used as nMOSFETs MN1 to MN3, and their body terminals bnl to bn3 are connected to the power supply wiring on the high potential side where the power supply potential Vdd is applied And a forward voltage is applied to the semiconductor junction between the body and the source, and buried channel type pMOSFETs are used as PM0SFET'MP1 to MP3, and the body terminals bpl to bp3 are connected to the ground potential GND. It is connected to the power supply wiring (ground wiring) on the low potential side, and forward voltage is applied to the semiconductor junction between the body and source, and more preferably in the order applied to the semiconductor junction between each body source. The direction voltage is less than the diffusion potential of silicon. In these cases, as described with reference to FIG. 22, the number of transistor stages (number of ring oscillator stages) is not limited to three, and may be an odd number of three or more.
  • FIGS. 16 (a) and 16 (b), c) the present invention was applied to the conventional differential three-stage ring oscillator shown in FIGS. 23 (a) and 23 (b).
  • bnl to bn6 are nMOSFET body terminals
  • bpl to bp6 are pMOSFET body terminals.
  • embedded channel nMOSFETs are used as nMOSFETs ⁇ 1 to ⁇ 6, and their body terminals bnl to bn6 are connected to the power supply wiring on the high potential side to which the power supply potential Vdd is applied. More preferably, a forward voltage is applied to the body-source semiconductor junction.
  • the forward voltage applied to the semiconductor junction between the body and source is less than the silicon diffusion potential.
  • a buried channel type pMOSFET is used as pMOSFET'MPl to MP6, and its body terminals bpl to bp6 are connected to the low potential side power supply wiring to which the ground potential GND is applied (
  • the forward voltage is applied to the semiconductor junction between the body and the source, and more preferably the forward voltage applied to the semiconductor junction between the body and the source is less than the diffusion potential of silicon. To do.
  • Fig. 16 (c) as in Fig.
  • embedded channel type nMOSFETs are used as nMOSFET'MNl to MN6, and their body terminals bnl to bn6 are connected to the high potential side power supply wiring to which the power supply potential Vdd is applied.
  • a forward voltage is applied to the semiconductor junction between the body and source, and embedded channel type pMOSFETs are used as pMOSFE ⁇ ⁇ ⁇ 1 to ⁇ 6, and their body terminals bpl to bp6 are connected to the ground potential GND. It is connected to the power supply wiring (ground wiring) on the low potential side, and the forward voltage is applied to the semiconductor junction between the body and source, and more preferably applied to the semiconductor junction between each body source.
  • the forward voltage applied is below the diffusion potential of silicon.
  • the number of transistor stages is not limited to three if the total number of inversions in the loop is odd.
  • the number of stages of the ring oscillator is not limited to three. What is necessary is just more than a step.
  • FIGS. 19 (a) and 19 (b) are circuit diagrams showing a circuit configuration when the present invention is applied to the conventional Colpitts oscillator shown in FIGS. 24 (a) and 24 (b), respectively.
  • 19 (c) and (d) are circuit diagrams showing circuit configurations when the present invention is applied to the conventional Hartley oscillator shown in FIGS. 24 (c) and (d), respectively, and bnl is the body terminal of the nMOSFET.
  • Bpl is the body terminal of the pMOSFET.
  • a buried channel nMOSFET is used as nMOSFET'MNl and its body terminal bnl is supplied to the high potential side power supply to which the power supply potential Vdd is applied.
  • the forward voltage is applied to the semiconductor junction between the body and the source connected to the wiring, and more preferably, the forward voltage applied to the semiconductor junction between the body and the source is lower than the diffusion potential of the silicon.
  • a buried channel type pMOSFET is used as pMOSFET'MPI, and its body terminal bpl is connected to the low potential side to which the ground potential GND is applied. Connect to the power supply wiring (ground wiring) and apply forward voltage to the semiconductor junction between the body and source. The forward voltage applied to the body junction is set below the silicon diffusion potential.
  • the embedded channel nMOSFET used in Embodiment 2 has a triple-well structure! /.
  • a triple-well structure even if a forward voltage is applied to the body terminal of a buried channel nMOSFET, it is possible to eliminate the effect of voltage application to other nMOSFETs placed on the same substrate.
  • FIG. 11 is a circuit diagram showing the circuit configuration of the oscillator according to the third embodiment of the present invention.
  • FIG. 11 (a) shows an example of a cross-coupled differential oscillator using a buried channel type nMOSFET.
  • 11 (d) shows a typical circuit configuration example.
  • the first feature of this circuit is that the transistors 12 and 13 are buried channel nMOSFETs, which are buried channel nMOSFETs as shown in Figs. 6 (a), 6 (b), and 7 (a). May be used.
  • the second feature of this circuit is that resistors 38 and 39 are connected to the body terminal bl2 of the transistor 12 so that a potential corresponding to a voltage value obtained by dividing the power supply voltage Vdd is applied.
  • the resistors 38 and 39 are connected in series between a high-potential side power supply line to which the power supply potential Vdd is applied and a low-potential side power supply line (ground wiring) to which the ground potential GND is applied.
  • a high-potential side power supply line to which the power supply potential Vdd is applied
  • a low-potential side power supply line to which the ground potential GND is applied.
  • the forward voltage is applied.
  • the third feature of this circuit is that the resistors 41 and 42 are connected to the body terminal bl3 of the transistor 13 so that a potential corresponding to the voltage value obtained by resistance distribution of the power supply voltage Vdd is applied.
  • the resistors 41 and 42 are connected in series between the power supply wiring on the high potential side and the power supply wiring (ground wiring) on the low potential side. Transistor 13 body-source resistance formation If the resistance is sufficiently larger than the resistance value r3 of the resistor 41 and the resistance value r4 of the resistor 42, the resistor 41 and 42 cause the body terminal bl3 to
  • the forward voltage is applied.
  • the forward voltage applied between the body and source is greater than about 0.7V, which corresponds to the silicon diffusion potential, the resistance component between the body and source becomes smaller (the diode turns on), so that the current between the body and source Flows. Therefore, it is desirable to set the values of rl, r2, r3 and r4 so that the forward voltage applied between the body sources is about 0.7V or less.
  • the power supply voltage Vdd is often set to 1.2V.
  • the body region of transistors 12 and 13 is given a potential of 0.6V, and the forward voltage between the body and source is 0.6V, which satisfies the condition of 0.7V or less. it can.
  • the current value that flows through the entire resistor is 100 A, which can be sufficiently smaller than the current value that flows through the current source. Also, by making the four resistance values the same, it is possible to reduce variations in the divided voltage values.
  • Figure 11 (b) shows an example of a cross-coupled pMOSFET differential oscillator using a buried channel type pMOSFET
  • Fig. 11 (e) shows a typical circuit configuration example.
  • the first feature of this circuit is that the transistors 22 and 23 are buried channel pMOSFETs, which are buried channel pMOSFETs as shown in Fig. L (b), Fig. 6 (c), and Fig. 7 (b). Should be used.
  • the second feature of this circuit is that resistors 38 and 39 are connected to the body terminal b22 of the transistor 22 so that a potential corresponding to the value of the voltage obtained by resistance distribution of the power supply voltage Vdd is applied.
  • the resistors 38 and 39 are connected in series between the power supply wiring on the high potential side and the power supply wiring (ground wiring) on the low potential side.
  • Transistor 22 body-source resistance formation When the resistance is sufficiently larger than the resistance value rl of the resistor 38 and the resistance value r2 of the resistor 39, the body terminal b22 is connected to the body terminal b22 by the resistors 38 and 39.
  • the forward voltage is applied.
  • the third feature of this circuit is that resistors 41 and 42 are connected to the body terminal b23 of the transistor 23 so that a potential corresponding to the value of the voltage obtained by resistance distribution of the power supply voltage Vdd is applied.
  • the resistors 41 and 42 are connected in series between the high-potential side power supply wiring and the low-potential side power supply wiring (ground wiring).
  • the resistance component between the body and source of the transistor 23 is sufficiently larger than the resistance value r3 of the resistor 41 and the resistance value r4 of the resistor 42.
  • the forward voltage is applied.
  • the forward voltage applied between the body and source is greater than about 0.7V, which corresponds to the silicon diffusion potential, the resistance component between the body and source becomes smaller (the diode turns on), so that the current between the body and source Flows. Therefore, it is desirable to set the values of rl, r2, r3 and r4 so that the forward voltage applied between the body sources is about 0.7V or less.
  • Figure 11 (c) shows an example of a cross-coupled CMOS differential oscillator using a buried channel nMOSFET and a buried channel pMOSFET
  • Fig. 11 (1) shows a typical circuit configuration example.
  • the first feature of this circuit is that the transistors 12 and 13 are buried channel nMOSFETs, which are buried channel nMOSFETs as shown in Fig. 6 (a), Fig. 6 (b), and Fig. 7 (a). May be used.
  • the second feature is that the transistors 22 and 23 are buried channel type pMOSFETs, which are buried as shown in Fig. L (b), Fig. 6 (c), and Fig. 7 (b).
  • the third feature of this circuit is that the resistors 38, 39, and 40 are provided so that the body terminals bl2 and b22 of the transistors 12 and 22 are given a potential corresponding to the value of the voltage obtained by resistance distribution of the power supply voltage Vdd. It is a connected point.
  • the resistors 38, 39 and 40 are connected in series between the high-potential side power supply wiring and the low-potential side power supply wiring (ground wiring).
  • the forward voltage is applied.
  • the fourth feature of this circuit is that the resistors 41, 4 2 and 43 are provided so that the body terminals bl3 and b23 of the transistors 13 and 23 are given a potential corresponding to the value obtained by dividing the power supply voltage Vdd. It is a connected point.
  • the resistors 41, 42, and 43 are connected in series between the high-potential side power supply wiring and the low-potential side power supply wiring (ground wiring). If the resistance component between the body sources of transistors 13 and 23 is sufficiently larger than the resistance value r4 of resistor 41, the resistance value r5 of resistor 42, and the resistance value r6 of resistor 43, Vdd X r6 / (r 4 + r5 + r6)
  • the forward voltage is applied.
  • the forward voltage applied between the body and source is greater than about 0.7V, which corresponds to the silicon diffusion potential, the resistance component between the body and source becomes smaller (the diode turns on), so that the current between the body and source Flows.
  • a forward voltage applied between the body source is below about 0.7 V, rl, r2, r3, r4, it is preferable to set the value of r 5 and r6.
  • a resistance voltage divider is used as a means for applying a potential to the body terminal, and the potential applied to the body terminal is arbitrarily set according to the relationship between the resistance values of the resistors, so that the voltage is applied between the body and the source.
  • the forward voltage can be set to an arbitrary value.
  • FIG. 11 used in Embodiment 3 above shows an example in which the present invention is applied to the cross-coupled differential oscillator shown in FIG. 21, but other oscillators shown in FIGS. Similarly, the same effect can be obtained by applying the present invention. These configurations are briefly described below.
  • FIG. 4 is a circuit diagram showing a circuit configuration, where bnl to bn3 are nMOSFET body terminals, bpl to bp3 are pMOSFET body terminals, and R4 to R12 are resistors constituting a resistance voltage dividing circuit.
  • resistors R4 and R5, R6 and R7, and R8 and R9 constitute a resistive voltage divider, respectively, and as in Fig.
  • nMOSFETs ⁇ 1 to ⁇ 3 are used as embedded channel nMOSFETs.
  • a forward voltage is applied to the semiconductor junction between the body and the source by applying a potential corresponding to the voltage value obtained by distributing the power supply voltage Vdd from each resistor voltage dividing circuit to the body terminals bnl to bn3. More preferably, each resistance value is set so that the forward voltage applied to the semiconductor junction between the body and source is lower than the diffusion potential of silicon.
  • resistors R4 and R5, R6 and R7, and R8 and R9 constitute a resistor voltage divider, respectively, and as in Fig.
  • a forward voltage is applied to the semiconductor junction between the body and the source by applying a potential corresponding to the value obtained by resistance distribution of the power supply voltage Vdd from the anti-voltage dividing circuit, and more preferably, the semiconductor between the body and source.
  • Each resistance value is set so that the forward voltage applied to the junction is lower than the silicon diffusion potential.
  • resistors R4 and R5 and R6, R7 and R8 and R9, and R10 and R11 and R12 form a resistor voltage divider, respectively, as in Fig. 11 (c).
  • a buried channel nMOSFET is used as MN3, and the body terminals bnl to bn3 are given a potential corresponding to the value of the voltage divided by the power supply voltage Vdd from the respective resistor voltage divider circuit.
  • a structure in which a forward voltage is applied to the junction buried channel type pMOSFETs are used as pMOSFET'MPl to MP3, and each resistor voltage divider circuit power supply voltage Vdd is resistively distributed to its body terminals bpl to bp3
  • a forward voltage is applied to the semiconductor junction between the body sources, and more preferably, the forward voltage applied to the semiconductor junction between each body and source is Below the diffusion potential of silicon Cormorant To set the Kaku ⁇ anti-value.
  • the number of transistor stages is not limited to three but may be an odd number of three or more.
  • FIGS. 17 (a) and 17 (b) c) the present invention was applied to the conventional differential three-stage ring oscillator shown in FIGS. 23 (a) and (b) c).
  • bnl to bn6 are nMOSFET body terminals
  • bpl to bp6 are pMOSFET body terminals.
  • embedded channel type nMOSFETs are used as nMOSFET'MN1 to MN6, and the body voltage is given to each of the body terminals bnl to bn6 by applying a potential corresponding to the value of the voltage obtained by resistance distribution of the power supply voltage Vdd.
  • Each of the resistance values is set so that the forward voltage is applied to the semiconductor junction between the sources, and more preferably, the forward voltage applied to the semiconductor junction between the body and source is equal to or lower than the diffusion potential of silicon. In the case of Fig.
  • resistors R7 and R8, R9 and R10, R1 ⁇ R12, Rl 3 and R14, R15 and R16, and Rl 7 and Rl 8 constitute a resistor voltage divider, respectively
  • Fig. 11 (b) As with pMOSFET'MPl to MP6, buried channel type pMOSFETs are used, and the power supply voltage Vdd is distributed to the body terminals bpl to bp6 from the respective resistor voltage dividers.
  • the forward voltage is applied to the semiconductor junction between the body and source, and more preferably, the forward voltage applied to the semiconductor junction between the body and source is the silicon diffusion potential.
  • Each resistance value is set to be as follows. In the case of Fig.
  • resistors R1 and R2 and R3, R4 and R5 and R6, R7 and R8 and R9, RIO and R11 and R12, R13 and R14 and R15, and R16 and R17 and R18 are divided by resistors.
  • embedded channel type nMOSFETs are used as nMO SFET'MN1 to MN6, and the power supply voltage Vdd is distributed to the body terminals b nl to bn6 from the respective resistor voltage dividers.
  • Is applied to the semiconductor junction between the body and source and a buried channel pMO SFET is used as pMOSFET'MP1 to MP6, and its body terminals bpl to bp6
  • a forward voltage is applied to the semiconductor junction between the body and source, and more preferably Order applied to the semiconductor junction between each body and source Set each resistance value so that the direction voltage is below the diffusion potential of silicon.
  • the number of transistor stages is not limited to three if the total number of inversions in the loop is odd.
  • the number of stages of the ring oscillator is not limited to three. What is necessary is just more than a step.
  • FIGS. 20 (a) and (b) are circuit diagrams showing a circuit configuration when the present invention is applied to the conventional Colpitts oscillator shown in FIGS. 24 (a) and (b), respectively.
  • 20 (c) and (d) are circuit diagrams showing a circuit configuration when the present invention is applied to the conventional Hartley oscillator shown in FIGS. 24 (c) and (d), respectively, and bnl is a body terminal of the nMOSFET.
  • Bpl is the body terminal of the pMOSFET, and R1 and R2 are the resistors that make up the resistive voltage divider.
  • Fig. 20 (a) and Fig. 20 (c) as in Fig.
  • nMOSFET'MNl a buried channel type nMOSFET is used as nMOSFET'MNl, and the power supply voltage Vdd is applied to its body terminal bnl from each resistor voltage divider circuit.
  • Vdd the power supply voltage
  • a forward voltage is applied to the semiconductor junction between the body and source, and more preferably, the forward voltage applied to the semiconductor junction between the body and source is reduced.
  • Each resistance value is set to be equal to or lower than the diffusion potential of silicon.
  • a buried channel type pMOSFET is used as pMOSFET'MPl, and the power supply voltage Vdd is applied to its body terminal bpl from each resistor voltage divider circuit.
  • Resistor distributed voltage The forward voltage is applied to the semiconductor junction between the body and source, and more preferably, the forward voltage applied to the semiconductor junction between the body and source is the silicon diffusion potential.
  • Each resistance value is set to be as follows.
  • the simplest configuration example is shown as a means for distributing the power supply voltage Vdd by resistance and applying a potential to the body terminal.
  • the applied potential can also be controlled. For example, by providing a MOS switch between the high-potential-side power supply wiring and the resistor and between the resistor and the ground wiring, it is possible to apply a potential to the body terminal and body region only when necessary.
  • the embedded channel nMOSFET used in Embodiment 3 has a triple-well structure! /.
  • a triple-well structure even if a forward voltage is applied to the body terminal of a buried channel nMOSFET, it can be placed on the same substrate to eliminate the effect of voltage application to other nMOSFETs.
  • the resistance applied to the body terminal varies due to variations in the resistance value of the resistance that constitutes the potential applying means of the body terminal, the resistance value of the resistance The second embodiment is superior in that it does not vary (no resistance is used)!
  • Figure 29 (a) is a circuit diagram of the LC oscillator used in the simulation.
  • Amplifying transistors Ml and M2 both have a gate length of 0.5 m and a gate width of 100 ⁇ m.
  • the power supply voltage Vdd was 3V
  • the current value of the ideal current source Is was set to 6mA.
  • the resonance circuit uses two sets of resistor R, coil L, and capacitor C.
  • the resistance value of resistor R is 1 82 ⁇
  • the inductance of coil L is 4 nH
  • the capacitance value of capacitor C is 3 pF
  • the oscillation frequency is 1 It is set to 2GHz.
  • This simulation shows the conventional surface of transistors Ml and M2. This was done using the channel-type Si-pMOSFET and the case of using the buried channel-type SiGe-pM OSFET in Fig. 1 (b). Here, in the case of using the buried channel type SiGe-pMOSFET, the simulation was performed when the body-source voltage Vb was set to 0V and to -0.6V.
  • FIG. 29 (b) The result of this simulation is shown in FIG. 29 (b).
  • D1 shows the phase noise PN of the conventional surface channel Si-pMOSFET with the body-source voltage Vb set to 0V
  • D2 sets the body-source voltage Vb to 0V
  • the phase noise PN of SiGe-pMOSFET is shown
  • D3 is the phase noise PN of SiGe-pMOSFET with body-source voltage Vb set to -0.6V.
  • the phase noise PN is defined by the desired signal frequency (in this case, the oscillation frequency of 1.2 GHz) and the frequency separated by the offset frequency ⁇ f, so the horizontal axis in Fig. 29 (b) is the offset frequency ⁇ ⁇ . Yes.
  • phase phase noise using SiGe-pMOSFET can be reduced compared to the conventional surface channel Si-pMOSFET, and the forward voltage between the body and source of the SiGe-pMOSFET is further reduced. It can be seen that phase noise can be further reduced by applying. It can also be seen that the 1 / f 2 component is almost independent of the type of transistor.
  • Figure 30 (a) is a circuit diagram of the LC oscillator used in the simulation.
  • a current mirror circuit is configured by using the transistors Mcl and Mc2 and the ideal current source Is, and one transistor Mc2 constituting the current mirror circuit is a current source.
  • the resonance circuit uses two sets of resistor R, coil L, and capacitance C.
  • the conventional surface channel type S-to-pMOS FET is used for each of the transistors M1 and M2 for amplification of the oscillator and the transistor Mc2 as the current source, and the buried channel type transistor shown in FIG. 1 (b).
  • a simulation was carried out using SiGe-pMOSFE T.
  • FIG. 31 shows a table summarizing the design parameters set in the various cases of this simulation and the oscillation characteristics obtained from the simulation results.
  • Si is written in the types of transistors Ml and M2 for amplification and the type of current source transistor Mc2 using conventional surface channel Si-pMOSFETs! /, It is written as SiGe !, indicating that a buried channel SiGe-pMOSFET is used.
  • both the amplification transistors Ml and M2 have a gate length of 0.5 ⁇ m and a gate width of 100 ⁇ m, and the current source transistor Mc2 has a gate length of l ⁇ m, gate width 200 ⁇ m.
  • the power supply voltage Vdd was 3V, and the current value Idc of the current source transistor Mc2 was set to 6 mA.
  • the inductance Lp of the coil L used in the resonant circuit is 4nH
  • the resistance value Rp of the resistor R is 182 ⁇
  • the capacitance value Cp of the capacitor C is as shown in FIG.
  • the oscillation frequency fl, the peak oscillation output voltage Vpp, and the offset frequency ⁇ ⁇ which is the difference from the oscillation frequency, are phase noise PN at 100 Hz, lkHz, and 10 kHz, respectively.
  • the offset frequency f2 (see Fig. 31 (b)) at the boundary between the 1 / f 3 and 1 / f 2 components of the phase noise PN.
  • Fig. 31 (b) shows the phase noise characteristics in the SI-VC01, SG-VC03, and SG-VC06 cases.
  • the body-source voltage Vb of the amplification transistors Ml and M2 is set to -0.6V, so that the body Even when a forward voltage is applied between the two sources, it is embedded in the amplifying transistors Ml and M2 so that the power can be divided by comparing the cases of 30- ⁇ 02 and 30- ⁇ 04.
  • the phase noise is higher when a buried-channel SiGe-pMOSFET is used for the current source transistor Mc2 than when a conventional surface-channel Si-pMOSFET is used. PN is reduced.
  • the amplifying transistors Ml and M2 and the current source transistor Mc2 are formed by using buried channel type SiGe-p MOSFETs.
  • the body-source voltage Vb of the transistors Ml and M2 set to -0.6V
  • the body-source voltage Vb is also set to -0.6 for the current source transistor Mc2.
  • Phase noise PN is reduced when a forward voltage is applied between the body source at V.
  • the oscillator according to the present invention is configured using a field effect transistor, it has low noise characteristics comparable to that of a bipolar transistor, and is inexpensive and suitable for integration. It is useful for analog high-frequency circuits that require low noise characteristics.

Landscapes

  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

　本発明の発振器では、増幅素子として含まれる電界効果トランジスタ（１２），（１３）が、半導体基板上に形成されたボディ領域と、前記ボディ領域上に形成された前記ボディ領域とは異なる導電型のソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成された埋め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介して形成されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前記ボディ領域と電気的に接続されたボディ端子（ｂ１２）、（ｂ１３）が電源電位（Vdd）が与えられる電源配線に接続されている。

Description

明 細 書
発振器
技術分野
[0001] 本発明は、電界効果トランジスタ (MOSFET)を構成要素に含む発振器に関する。
背景技術
[0002] 近年、携帯電話および近距離無線通信が広く普及しているが、このような通信網の 送信機及び受信機では、発振器が不可欠な構成要素である。特に安価で高機能な 発振器を実現するため、半導体基板上にトランジスタ、インダクタ、容量、抵抗魏積 化した半導体集積回路が用いられる。このような発振回路を含む半導体集積回路で は、バイポーラトランジスタと CMOS回路の集積化が可能な Bi -CMOSプロセスを用い ることで、アナログ回路部分はバイポーラトランジスタを用いて構成し、メモリなどのデ ジタル回路部分は CMOSを用いて集積回路を構成してきた。し力しながら、半導体加 ェ技術の進展により微細化が進み、電界効果トランジスタにおいてもバイポーラトラン ジスタと同程度の高周波特性を実現できるようになつてきた。そこで最近では、アナ口 グ回路部分においても電界効果トランジスタを用いたアナログ CMOSが注目されてい る（たとえば非特許文献 1参照）。アナログ CMOSは、 Bi- CMOSに比べてプロセスが単 純なため安価であると 、う利点がある。
[0003] 電界効果トランジスタを発振器に用いた例として、クロスカップル型 nMOSFET差動 発振器の従来例を図 21(a)に示す。この例では、インダクタ 30、 31および容量 33、 3 4によって共振器 (LC共振器)を構成し、一対の差動型に接続された表面チャネル 型の nMOSFET10、 11が増幅器を構成している。インダクタ 30、 31にはスパイラルィ ンダクタが一般に用いられる。容量 33、 34には、 MOS容量や MIM (metal insulator metal)容量が用いられる。 Vddは電源電圧、 Vo utは発振出力信号である。図 21(d) は、クロスカップル型 nMOSFET差動発振器を、より一般的に示したものである。共振 回路部分の構成は何通りも考えられるため、ここでは LC共振回路 37で表現して 、る 。本発振器では、発振周波数は LC共振回路 37の共振周波数によって決まり、 LC共 振回路 37での損失を補うように差動型に接続された nMOSFETIO, 11が増幅器とし て働く。回路の動作電流は電流源 36によって決定される。同様に、表面チャネル型 の pMOSFETを増幅トランジスタに用いたクロスカップル型 pMOSFET差動発振器の 従来例を図 21(b)に示す。また、より一般的なクロスカップル型 pMOSFET差動発振器 を図 21(e)に示す。
[0004] また、図 21(c)に示すように、表面チャネル型 nMOSFETと表面チャネル型 pMOSFE Tを用いたクロスカップル型 CMOS差動発振器も用いられる。この例では、インダクタ 3 2および容量 35によって共振器 (LC共振器)を構成し、表面チャネル型の nMOSFE T10、 11および pMOSFET20、 21が増幅器を構成している。より一般的には図 21(1) のような構成とすることで、クロスカップル型 CMO S差動発振器を実現できる。
[0005] 図 21(a),(d)及び図 21(b),(e)に示したように、単一の極性（nMOSFETのみ、もしくは pMOSFETのみ）のトランジスタを用いて構成されたクロスカップル型差動発振器では 、電源電圧を Vddとした場合、その最大電圧振幅は 2 XVddとなる。また、図 21(c),(D に示したように、クロスカップル型 CMOS差動発振器は、 nMOSFETのみや pMOSFET のみのように単一の極性の MOSFETを用いて構成した場合に比べて電流の利用効 率が高いという利点がある力 最大電圧振幅が V ddになってしまうという欠点もある。 このように、電界効果トランジスタを用いた発振器が従来技術として用いられて 、る。
[0006] また、電界効果トランジスタを用いた発振器の他の例を図 22〜図 24に示す。図 22 は、従来の 3段シングルエンド型リング発振器の回路構成を示す回路図であり、図 22 (a)は nMOSFETを用 、た場合の構成を、図 22(b)は pMOSFETを用 V、た場合の構成 を、図 22(c)は nMOSFETと pMOSFETを用いた場合の構成を示す。図 22において、 MN1〜MN3は nMOSFET、 MP1〜MP3は pMOSFET、 C1〜C3は容量、 R1〜R3 は抵抗であり、図 22の例ではトランジスタの段数が 3段である 3段シングルエンド型を 示したが、トランジスタの段数が奇数であればよぐ一般的には 3段もしくは 5段が多く 用いられる。
[0007] 図 23は、従来の差動型リング発振器の回路構成を示す回路図であり、図 23(a)は n MOSFETを用いた場合の構成を、図 23(b)は pMOSFETを用いた場合の構成を、図 2 3(c)は nMOSFETと pMOSFETを用いた場合の構成を示す。図 23において、 MN1〜 MN6は nMOSFET、 MP1〜MP6は pM OSFET、 R1〜R6は抵抗、 I1〜I3は電流源 である。図 23の例ではトランジスタ対の段数が 3段である差動型 3段リング発振器を 示したが、トランジスタの段数はループ内のトータルの反転数が奇数であれば発振す る。従って、差動型ではリング発振器の段数は奇数でも偶数でもよぐその段数は速 度や消費電力などの様々な要求条件力 決定されるが、一般的には 3段〜 5段が多 く用いられる。
[0008] 図 24(a)、 （b)は、従来のコルピッツ発振器の回路構成を示す回路図であり、図 24(a )は nMOSFETを用いた場合の構成を、図 24(b)は pMOSFETを用いた場合の構成を 示し、 MN1は nMOSFET、 MP1は pMOSFET、 L1はインダクタ、 CI, C2は容量、 II は電流源である。また、図 24(c)、（d)は、従来のハートレー発振器の回路構成を示す 回路図であり、図 24(c)は nMOSFETを用いた場合の構成を、図 24(d)は pMOSFETを 用いた場合の構成を示し、 MN1は nMOSFET、 MP1は pMOSFET、 LI, L2はインダ クタ、 C1は容量、 IIは電流源である。
[0009] 高周波アナログ回路では低周波ノイズ (1/fノイズ)特性が重要な設計要素となって いる。図 25(a)はバイポーラトランジスタおよび表面チャネル型の nMOSFET、 pMOSF ETの低周波ノイズ特性を、図 25(b)は発振器のノイズ特性 (位相雑音特性)を示す。 例えば図 25(a)に示すような低周波ノイズ特性をもつトランジスタを発振器に用いた場 合、発振器内部で低周波ノイズ成分がアップコンバートされ、所望帯域の側帯部分 に位相雑音として現れるため、発振器全体のノイズ特性は図 25(b)のようになる。図に 示すように、トランジスタの低周波成分（1/f)はアップコンバートされ 1/ί特性として現 れる（図 25(a)の S1の部分が図 25(b)の S2の部分に対応する）。このように、トランジス タの低周波雑音によって生じる I/!位相雑音は、所望波成分に近いほど非常に大き な位相雑音として現れるため、帯域幅が狭 、通信方式にぉ 、ては隣接チャネルへの 干渉を生じるため、特に低減が求められている。従って、発振器に用いられるトランジ スタには良好な低周波ノイズ特性が要求される。し力しながら一般に広く用いられて いる表面チャネル型の nMOSFETの低周波ノイズはバイポーラトランジスタに比べて 100倍程度も悪ぐ表面チャネル型の pMOSFETでもバイポーラトランジスタに比べ て 10倍程度悪い（図 25(a)参照)。そこで、低周波ノイズ特性が比較的良好な埋め込 みチャネル型 MOSFETを用いたアナログ集積回路が提案されて 、る（たとえば特許 文献 1、特許文献 2参照)。
特許文献 1：特許第 3282375号公報
特許文献 2 :特開 2002— 151599号公報
非特許文献 1： Jri Lee and Behzad Razavi, "A 40- GHz Frequency Divider in 0.18- m CMOS Technology", Symp. VLSI Circuits 2003, pp.259- 262.
発明の開示
発明が解決しょうとする課題
[0010] しかしながら埋め込みチャネル型 MOSFETを用いても、表面チャネル型 MOSFE Tに比べて低周波ノイズが 1Z3〜1Z5程度にしか改善しないため、それを用いた発 振器も優れたノイズ特性が得られないという問題があった。このような問題は、図 21 〜図 24に示すような、 MOSFETを用いているクロスカップル型差動発振器、リング 発振器やコルピヅッ発振器およびハートレー発振器について同様に存在する。
[0011] 本発明は上記従来の課題を解決するもので、バイポーラトランジスタの低周波ノィ ズ特性に匹敵する低周波ノイズ特性を埋め込みチャネル型電界効果トランジスタ〖こ て実現し、半導体集積回路に適した安価でかつ雑音の小さい発振器を提供すること を目的とする。
課題を解決するための手段
[0012] 上記目的を達成するために、本発明に係る発振器は、第 1の電源配線と該第 1の 電源配線との間に電源電圧が印加される第 2の電源配線と、共振回路と、それぞれ のソース領域同士が電気的に接続されそれぞれのドレイン領域が前記共振回路に 電気的に接続されるとともに互いに差動対接続された一対の第 1および第 2の電界 効果トランジスタと、前記第 1および第 2の電界効果トランジスタのソース領域同士が 電気的に接続された部分と前記第 2の電源配線との間に接続された電流源とを備え 、前記第 1および第 2の電界効果トランジスタはそれぞれ、半導体基板上に形成され た第 1導電型のボディ領域と、前記ボディ領域上に形成された第 2導電型の前記ソー ス領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成された埋 め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介して形成 されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前記ボディ 領域と電気的に接続されたボディ端子が設けられており、前記第 2の電源配線の電 位と前記ボディ端子に与えられるボディ電位との間の電圧と、前記電流源による電圧 降下との差の電圧が、前記第 1および第 2の電界効果トランジスタそれぞれの前記ソ ース領域と前記ボディ領域間の半導体接合に対し順方向に印加され、かつ前記半 導体接合の拡散電位差以下となるように、前記ボディ端子に前記ボディ電位を与え るボディ電位付与回路が設けられて 、る。
[0013] この構成によれば、第 1および第 2の電界効果トランジスタとして埋め込みチャネル 型の電界効果トランジスタを用い、そのソース領域とボディ領域間の半導体接合 (pn 接合）に順方向電圧が印加されるように、ボディ電位付与回路カゝらボディ端子を介し てボディ領域にボディ電位を与えることにより、電荷の担い手であるキャリア（例えば n MOSFETの場合は電子、 pMOSFETの場合は正孔）を埋め込みチャネル層部分 にその多くを局在せしめ、低周波ノイズの主たる発生源である寄生チャネル領域のキ ャリアを減少させることができるのでトランジスタの低周波ノイズが低減し、ノイズ特性 が改善された発振器を実現できる。また、ソース領域とボディ領域間の半導体接合に 印加される順方向電圧を、拡散電位差以下の電圧とすることにより、ソース領域とボ ディ領域間に電流が流れるのを防止し、トランジスタ動作の安定性が保てるともに無 駄な電力消費が抑えられる。
[0014] 本発明において、第 1導電型が n型であり、第 2導電型力 ¾型であり、前記第 1およ び第 2の電界効果トランジスタが pチャネル型電界効果トランジスタであり、前記第 1の 電源配線が低電位側電源配線で、前記第 2の電源配線が高電位側電源配線であり 、前記ボディ電位付与回路は前記ボディ端子を前記低電位側電源配線に接続する 配線である構成とすることができる。このように、ボディ端子を既存の電源配線に接続 することで、ボディ端子に電位を与えるために外部電源を必要とせず、回路規模の小 型化を図れる。
[0015] また、第 1導電型が p型であり、第 2導電型が n型であり、前記第 1および第 2の電界 効果トランジスタ力 チャネル型電界効果トランジスタであり、前記第 1の電源配線が 高電位側電源配線で、前記第 2の電源配線が低電位側電源配線であり、前記ボディ 電位付与回路は前記ボディ端子を前記高電位側電源配線に接続する配線である構 成とすることができる。このように、ボディ端子を既存の電源配線に接続することで、ボ ディ端子に電位を与えるために外部電源を必要とせず、回路規模の小型化を図れる
[0016] この場合、さらに、それぞれのソース領域が前記高電位側電源配線に電気的に接 続されそれぞれのドレイン領域が前記共振回路に電気的に接続されるとともに互い に差動対接続された一対の第 1および第 2の pチャネル型電界効果トランジスタが設 けられ、前記第 1および第 2の pチャネル型電界効果トランジスタはそれぞれ、前記半 導体基板上に形成された n型のボディ領域と、前記ボディ領域上に形成された p型の 前記ソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成 された埋め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介 して形成されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前 記ボディ領域と電気的に接続されたボディ端子が設けられ、前記ボディ端子が前記 低電位側電源配線に接続されており、前記電源電圧が、前記第 1および第 2の pチヤ ネル型電界効果トランジスタそれぞれの前記ソース領域と前記ボディ領域間の半導 体接合に対し順方向に印加され、かつ前記半導体接合の拡散電位差以下である構 成とすることができる。
[0017] このように、さらに設けられる第 1および第 2の pチャネル型電界効果トランジスタとし ても、埋め込みチャネル型の電界効果トランジスタを用い、そのソース領域とボディ領 域間の半導体接合 (pn接合）に順方向電圧が印加されるようにすることにより、電荷 の担い手であるキャリア (正孔）を埋め込みチャネル層部分にその多くを局在せしめ、 低周波ノイズの主たる発生源である寄生チャネル領域のキャリアを減少させることが できるのでトランジスタの低周波ノイズが低減し、ノイズ特性が改善された発振器を実 現できる。また、ソース領域とボディ領域間の半導体接合に印加される順方向電圧を 、拡散電位差以下の電圧とすることにより、ソース領域とボディ領域間に電流が流れ るのを防止し、トランジスタ動作の安定性が保てるともに無駄な電力消費が抑えられ る。また、 pチャネル型電界効果トランジスタのボディ端子も、既存の電源配線に接続 することで、ボディ端子に電位を与えるために外部電源を必要とせず、回路規模の小 型化を図れる。 [0018] また、第 1導電型が n型であり、第 2導電型が p型であり、前記第 1および第 2の電界 効果トランジスタ力 ¾チャネル型電界効果トランジスタであり、前記第 1の電源配線が 低電位側電源配線で、前記第 2の電源配線が高電位側電源配線であり、前記ボディ 電位付与回路は、前記高電位側電源配線と前記低電位側電源配線との間に接続さ れ、前記電源電圧を分圧した電圧に相当する電位を前記ボディ電位としてそれぞれ の前記ボディ端子に与える回路である構成とすることができる。このように、ボディ電 位付与回路として電源電圧を分圧する分圧回路を用いることにより、ボディ端子に与 える電位を任意に設定することができ、ソース領域とボディ領域間の半導体接合に印 加される順方向電圧を拡散電位差以下の電圧にすることが容易である。
[0019] また、第 1導電型が p型であり、第 2導電型が n型であり、前記第 1および第 2の電界 効果トランジスタ力 チャネル型電界効果トランジスタであり、前記第 1の電源配線が 高電位側電源配線で、前記第 2の電源配線が低電位側電源配線であり、前記ボディ 電位付与回路は、前記高電位側電源配線と前記低電位側電源配線との間に接続さ れ、前記電源電圧を分圧した電圧に相当する電位を前記ボディ電位としてそれぞれ の前記ボディ端子に与える回路である構成とすることができる。このように、ボディ電 位付与回路として電源電圧を分圧する分圧回路を用いることにより、ボディ端子に与 える電位を任意に設定することができ、ソース領域とボディ領域間の半導体接合に印 加される順方向電圧を拡散電位差以下の電圧にすることが容易である。
[0020] この場合、さらに、それぞれのソース領域が前記高電位側電源配線に電気的に接 続されそれぞれのドレイン領域が前記共振回路に電気的に接続されるとともに互い に差動対接続された一対の第 1および第 2の pチャネル型電界効果トランジスタが設 けられ、前記第 1および第 2の pチャネル型電界効果トランジスタはそれぞれ、前記半 導体基板上に形成された n型のボディ領域と、前記ボディ領域上に形成された p型の 前記ソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成 された埋め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介 して形成されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前 記ボディ領域と電気的に接続されたボディ端子が設けられ、前記高電位側電源配線 と低電位側電源配線との間に接続され、前記電源電圧を分圧した電圧に相当する 電位を前記第 1および第 2の pチャネル型電界効果トランジスタそれぞれの前記ボデ ィ端子に与える分圧回路が設けられ、前記高電位側電源配線の電位と、前記分圧回 路力 前記第 1および第 2の pチャネル型電界効果トランジスタそれぞれの前記ボデ ィ端子に与えられる電位との差の電圧が、前記第 1および第 2の pチャネル型電界効 果トランジスタそれぞれの前記ソース領域と前記ボディ領域間の半導体接合に対し 順方向に印加され、かつ前記半導体接合の拡散電位差以下である構成とすることが できる。
[0021] このように、さらに設けられる第 1および第 2の pチャネル型電界効果トランジスタとし ても、埋め込みチャネル型の電界効果トランジスタを用い、そのソース領域とボディ領 域間の半導体接合 (pn接合）に順方向電圧が印加されるようにすることにより、電荷 の担い手であるキャリア (正孔）を埋め込みチャネル層部分にその多くを局在せしめ、 低周波ノイズの主たる発生源である寄生チャネル領域のキャリアを減少させることが できるのでトランジスタの低周波ノイズが低減し、ノイズ特性が改善された発振器を実 現できる。また、ソース領域とボディ領域間の半導体接合に印加される順方向電圧を 、拡散電位差以下の電圧とすることにより、ソース領域とボディ領域間に電流が流れ るのを防止し、トランジスタ動作の安定性が保てるともに無駄な電力消費が抑えられ る。また、電源電圧を分圧する分圧回路を用いることにより、 pチャネル型電界効果ト ランジスタのボディ端子に与える電位を任意に設定することができ、ソース領域とボデ ィ領域間の半導体接合に印加される順方向電圧を拡散電位差以下の電圧にするこ とが容易である。また、この構成の場合、 nチャネル型電界効果トランジスタのボディ 端子に電位を与える分圧回路カゝらなるボディ電位付与回路と、 pチャネル型電界効 果トランジスタのボディ端子に電位を与える分圧回路とを別々に構成せずに、 nチヤ ネル型電界効果トランジスタのボディ端子に与える電位と pチャネル型電界効果トラン ジスタのボディ端子に与える電位のそれぞれの電位を与えることができる同一の分圧 回路として構成することが、回路規模を小さくする上で好ましい。
[0022] また、前記半導体基板はシリコンを主とする基板であり、前記 pチャネル型電界効果 トランジスタは、 SiGe層または SiGeC層により前記埋め込みチャネル層が形成され た構成とすることができる。 [0023] また、前記半導体基板はシリコンを主とする基板であり、前記 nチャネル型電界効果 トランジスタは、 SiC層または SiGeC層により前記埋め込みチャネル層が形成された 構成とすることができる。
[0024] また、前記半導体基板はシリコンを主とする基板であり、前記 pチャネル型電界効果 トランジスタは、 SiGe層または SiGeC層により前記埋め込みチャネル層が形成され、 前記 nチャネル型電界効果トランジスタは、 SiC層または SiGeC層により前記埋め込 みチャネル層が形成された構成とすることができる。
[0025] また、前記ゲート絶縁膜から前記埋め込みチャネル層までの距離を、 Onmより長く
、 5nmより短くすることが、電界効果トランジスタの電気的特性の向上を図る上で好ま しい。
[0026] また、前記ゲート絶縁膜から前記埋め込みチャネル層までの距離を、 0. 5nmより長 ぐ 3nmより短くすることが、電界効果トランジスタの電気的特性の向上を図る上でよ り好ましい。
[0027] また、本発明による他の発振器として、電界効果トランジスタを増幅素子として含む 発振器であって、前記電界効果トランジスタは、半導体基板上に形成されたボディ領 域と、前記ボディ領域上に形成された前記ボディ領域とは異なる導電型のソース領 域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成された埋め込 みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介して形成され たゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前記ボディ領域 と電気的に接続されたボディ端子が設けられた構成とすることができる。
[0028] この構成によれば、埋め込みチャネル型の電界効果トランジスタを用い、そのソース 領域とボディ領域間の半導体接合 (pn接合）に順方向電圧が印加されるように、ボデ ィ端子力 ボディ領域に電位を与えることにより、電荷の担い手であるキャリア (例え ば nMOSFETの場合は電子、 pMOSFETの場合は正孔）を埋め込みチャネル層部 分にその多くを局在せしめ、低周波ノイズの主たる発生源である寄生チャネル領域の キャリアを減少させることができるのでトランジスタの低周波ノイズが低減し、ノイズ特 性が改善された発振器を実現できる。
[0029] また、上記の他の発振器において、前記電界効果トランジスタの前記ボディ端子に 外部から所定電位を与えることにより、前記ソース領域と前記ボディ領域間の半導体 接合に対し、前記半導体接合の拡散電位差以下である順方向電圧が印加されるよう にしてもよい。このように、ソース領域とボディ領域間の半導体接合に印加される順方 向電圧を、拡散電位差以下の電圧とすることにより、ソース領域とボディ領域間に電 流が流れるのを防止し、トランジスタ動作の安定性が保てるともに無駄な電力消費が 抑えられる。
[0030] また、上記の他の発振器において、高電位側電源配線と該高電位側電源配線との 間に電源電圧が印加される低電位側電源配線とを備え、前記電界効果トランジスタ は nチャネル型電界効果トランジスタであり、前記ボディ端子が前記高電位側電源配 線に接続された構成としてもよい。この場合、ボディ端子に電位を与えるために外部 電源を必要とせず、既存の電源配線に接続することで、回路規模の小型化を図れる
[0031] また、上記の他の発振器において、高電位側電源配線と該高電位側電源配線との 間に電源電圧が印加される低電位側電源配線とを備え、前記電界効果トランジスタ は pチャネル型電界効果トランジスタであり、前記ボディ端子が前記低電位側電源配 線に接続された構成としてもよい。この場合、ボディ端子に電位を与えるために外部 電源を必要とせず、既存の電源配線に接続することで、回路規模の小型化を図れる
[0032] また、上記の他の発振器において、高電位側電源配線と該高電位側電源配線との 間に電源電圧が印加される低電位側電源配線とを備え、前記電界効果トランジスタ は nチャネル型電界効果トランジスタと pチャネル型電界効果トランジスタとを含む複 数個備えられ、前記 nチャネル型電界効果トランジスタの前記ボディ端子が前記高電 位側電源配線に接続され、前記 pチャネル型電界効果トランジスタの前記ボディ端子 が前記低電位側電源配線に接続された構成としてもよい。この場合、ボディ端子に 電位を与えるために外部電源を必要とせず、既存の電源配線に接続することで、回 路規模の小型化を図れる。
[0033] また、上記の他の発振器にお!ヽて、ボディ端子を電源配線に接続する場合に、前 記電界効果トランジスタの前記ソース領域と前記ボディ領域間の半導体接合に対し、 前記半導体接合の拡散電位差以下である順方向電圧が印加されることが好ましい。 これにより、ソース領域とボディ領域間に電流が流れるのを防止し、トランジスタ動作 の安定性が保てるともに無駄な電力消費が抑えられる。
[0034] また、上記の他の発振器において、高電位側電源配線と該高電位側電源配線との 間に電源電圧が印加される低電位側電源配線とを備え、前記高電位側電源配線と 低電位側電源配線との間に接続され前記電源電圧を分圧した電圧に相当する電位 を前記ボディ端子に与える分圧回路が設けられた構成としてもよい。この場合、ボデ ィ端子に与える電位を分圧回路により任意に設定することができる。
[0035] また、上記の他の発振器において、高電位側電源配線と該高電位側電源配線との 間に電源電圧が印加される低電位側電源配線とを備え、前記電界効果トランジスタ は nチャネル型電界効果トランジスタと pチャネル型電界効果トランジスタとを含む複 数個備えられ、前記高電位側電源配線と低電位側電源配線との間に接続され前記 電源電圧を分圧した第 1の電圧に相当する電位を前記 Pチャネル型電界効果トラン ジスタのボディ端子に与えるとともに前記電源電圧を分圧した第 2の電圧に相当する 電位を前記 nチャネル型電界効果トランジスタのボディ端子に与える分圧回路が設け られた構成としてもよい。この場合、ボディ端子に与える電位を分圧回路により任意 に設定することができる。
[0036] また、上記の他の発振器にお!、て、分圧回路が設けられた場合に、前記電界効果 トランジスタは、前記ボディ端子に前記分圧回路力 前記電位が与えられることにより 、前記ソース領域と前記ボディ領域間の半導体接合に対し、前記半導体接合の拡散 電位差以下である順方向電圧が印加されることが好ましい。これにより、ソース領域と ボディ領域間に電流が流れるのを防止し、トランジスタ動作の安定性が保てるともに 無駄な電力消費が抑えられる。
[0037] また、上記の他の発振器にお!、て、前記半導体基板はシリコンを主とする基板であ り、前記電界効果トランジスタは、 SiC層または SiGeC層により前記埋め込みチヤネ ル層が形成された nチャネル型電界効果トランジスタである構成とすることができる。 あるいは、前記半導体基板はシリコンを主とする基板であり、前記電界効果トランジス タは、 SiGe層または SiGeC層により前記埋め込みチャネル層が形成された pチヤネ ル型電界効果トランジスタである構成とすることができる。あるいは、 Pチャネル型電界 効果トランジスタおよび nチャネル型電界効果トランジスタを用いる場合には、前記半 導体基板はシリコンを主とする基板であり、前記 Pチャネル型電界効果トランジスタは 、 SiGe層または SiGeC層により前記埋め込みチャネル層が形成され、前記 nチヤネ ル型電界効果トランジスタは、 SiC層または SiGeC層により前記埋め込みチャネル層 が形成された構成とすることができる。
[0038] 本発明の上記目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施 態様の詳細な説明から明らかにされる。
発明の効果
[0039] 本発明は、以上に説明した構成を有し、バイポーラトランジスタの低周波ノイズ特性 に匹敵する低周波ノイズ特性を埋め込みチャネル型電界効果トランジスタにて実現し 、半導体集積回路に適した安価でかつ雑音の小さい発振器を提供することができる という効果が得られる。
図面の簡単な説明
[0040] [図 1]図 l(a),(b)は、本発明の実施の形態で使用するトランジスタを説明するために実 験に用いたトランジスタ（表面チャネル型 Si- pMOSFETおよび SiGe- pMOSFET)の断 面構造図であり、図 l(c),(d)は、それらのトランジスタのエネルギーバンド図である。
[図 2]図 2は、図 1に示した表面チャネル型 Si- pMOSFETおよび SiGe- pMOSFETの低 周波ノイズ特性図である。
[図 3]図 3(a)は、表面チャネル型 Si-pMOSFETのボディーソース間電圧を異ならせて 測定を行った低周波ノイズ特性図であり、図 3(b)は、 SiGe-pMOSFETのボディーソー ス間電圧を異ならせて測定を行った低周波ノイズ特性図である。
[図 4]図 4(a)は、 SiGe-pMOSFETのボディ -ソース間電圧とドレイン電流ノイズとの関 係図であり、図 4(b)は、 SiGe-pMOSFETのボディ一ソース間電圧と入力換算雑音と の関係図である。
[図 5]図 5(a)は、表面チャネル型 Si-pMOSFETのドレイン電流ノイズ (測定値)及びキ ャリア密度（シミュレーション値）とボディーソース間電圧との関係図であり、図 5(b)は、 SiGe-pMOSFETのドレイン電流ノイズ（測定値)及びキャリア密度（シミュレーション値 )とボディ一ソース間電圧との関係図である。
[図 6]図 6(a)〜(c)は、本発明の実施の形態で使用する埋め込みチャネル型トランジス タの他の例の断面構造図であり、図 6((！)〜 (!)は、それらのトランジスタのエネルギー バンド図である。
圆 7]図 7(a),(b)は、本発明の実施の形態で使用する埋め込みチャネル型トランジスタ の他の例の断面構造図であり、図 7(c)ズ d)は、それらのトランジスタのエネルギーバン ド図である。
圆 8]図 8(a)〜(c)は、本発明の実施の形態 1における発振器の一例を示す回路図で あり、図 8((！)〜 (1)は、それらの回路を一般的に示した回路図である。
[図 9]図 9(a)は、本発明の実施の形態 1における発振器の一例についてシミュレーシ ヨンに用いた LC発振器の回路図であり、図 9(b)は、シミュレーション結果を示す発振 周波数とボディーソース間の順方向電圧との関係図であり、図 9(c)は、シミュレーショ ン結果を示す CN (信号対雑音比）とボディーソース間の順方向電圧との関係図であ る。
圆 10]図 10(a)〜(c)は、本発明の実施の形態 2における発振器の一例を示す回路図 であり、図 10((！)〜 (1)は、それらの回路を一般的に示した回路図である。
圆 11]図 l l(a)〜(c)は、本発明の実施の形態 3における発振器の一例を示す回路図 であり、図 11((！)〜 (1)は、それらの回路を一般的に示した回路図である。本発明の実 施の形態 3における発振器の一例を示す回路図である。
圆 12]図 12(a)〜(c)は、本発明の実施の形態 1における発振器の他の例を示す回路 図である。
圆 13]図 13(a)〜(c)は、本発明の実施の形態 2における発振器の他の例を示す回路 図である。
圆 14]図 14(a)〜(c)は、本発明の実施の形態 3における発振器の他の例を示す回路 図である。
圆 15]図 15(a)〜(c)は、本発明の実施の形態 1における発振器の他の例を示す回路 図である。
圆 16]図 16(a)〜(c)は、本発明の実施の形態 2における発振器の他の例を示す回路 図である。
圆 17]図 17(a)〜(c)は、本発明の実施の形態 3における発振器の他の例を示す回路 図である。
圆 18]図 18(a)〜(d)は、本発明の実施の形態 1における発振器の他の例を示す回路 図である。
圆 19]図 19(a)〜(d)は、本発明の実施の形態 2における発振器の他の例を示す回路 図である。
圆 20]図 20(a)〜(d)は、本発明の実施の形態 3における発振器の他の例を示す回路 図である。
[図 21]図 21(a)〜(： c)は、従来の発振器の一例を示す回路図であり、図 21((！)〜 (Dは、 それらの回路を一般的に示した回路図である。
[図 22]図 22(a)〜(c)は、従来の発振器の他の例を示す回路図である。
[図 23]図 23(a)〜(c)は、従来の発振器の他の例を示す回路図である。
[図 24]図 24(a)〜(d)は、従来の発振器の他の例を示す回路図である。
[図 25]図 25(a)はトランジスタの低周波ノイズ特性図であり、図 25(b)は発振器のノイズ 特性図である。
[図 26]図 26(a)は、 SiGe-pMOSFETの Siキャップ層の膜厚を lnmとした場合の相互コ ンダクタンスの測定結果を示す図であり、図 26(b)は、 SiGe-pMOSFETの Siキャップ 層の膜厚を 6nmとした場合の相互コンダクタンスの測定結果を示す図である。
[図 27]図 27(a)は、 SiGe-pMOSFETの Siキャップ層の膜厚を lnmとした場合のゲート 絶縁膜の直下のキャリア密度のシミュレーション結果を示す図であり、図 27(b)は、 SiG e-pMOSFETの Siキャップ層の膜厚を 6nmとした場合のゲート絶縁膜の直下のキヤリ ァ密度のシミュレーション結果を示す図である。
[図 28]図 28(a)は、 SiGe-pMOSFETのゲート—ソース間電圧に対するドレイン電流の シミュレーション結果を示す図であり、図 28(b)は、 SiGe-pMOSFETのゲート ソース 間電圧に対する相互コンダクタンスのシミュレーション結果を示す図である。
[図 29]図 29(a)は、発振器の電流源に理想電流源を用いて、位相ノイズに関して行つ たシミュレーションに用いた LC発振器の回路図であり、図 29(b)は、シミュレーション 結果を示す位相ノイズの特性図である。
[図 30]図 30(a)は、発振器の電流源に種々のトランジスタを用いて、位相ノイズに関し て行ったシミュレーションに用いた LC発振器の回路図であり、図 30(b)は、シミュレ一 シヨン結果の一部を示す位相ノイズの特性図である。
[図 31]図 31は、発振器の電流源に種々のトランジスタを用いて、位相ノイズに関して 行ったシミュレーションの結果をまとめた表を示す図である。
符号の説明
10、 11 表面チャネル型 nMOSFET
12、 13 埋め込みチャネル型 nMOSFET
20、 21 表面チャネル型 pMOSFET
22、 23 埋め込みチャネル型 pMOSFET
30、 31、 32 インダクタ
33、 34、 35 容量
36 電流源
37 LC共振回路
38、 39、 40、 41、 42、 43 抵抗
51 シリコン基板
52 n型ゥエル
53 p型ゥ ル
54 ソース
55 ドレイン
56 素子分離絶縁体領域
57 ゲート絶縁膜
58 ゲート電極
59 伝導帯
60 価電子帯
61 正孔
62 電子 63 寄生チャネル
65 SiGeチャネル層
66 Siキャップ層
67 SiCチヤネノレ層
68 SiGeCチャネル層
69 n型カウンタードーピング層
70 p型カウンタードーピング層
発明を実施するための最良の形態
[0042] 以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
[0043] (発明の概念）
本発明の実施の形態の発振器では、増幅回路に埋め込みチャネル型 MOSFET を用い、それのボディーソース間（ボディ領域とソース間）の半導体接合に順方向バ ィァスが印加されるようにボディ領域に電位を与える。ボディ—ソース間に順方向電 圧が印加されることにより、埋め込みチャネル型 MOSFETの低周波ノイズ特性を大 幅に改善することができる。本発明はこの知見に基づくもので、この作用は、次に述 ベる実験及びシミュレーションにより確認した。
[0044] 図 1(a)は実験及びシミュレーションに用いた従来の表面チャネル型 pMOSFET (以 下、表面チャネル型 Si-pMOSFETと記載する）の断面構造図であり、図 1(c)は表面チ ャネル型 Si- pMOSFETのエネルギーバンド図である。この表面チャネル型 Si- pMOSF ETは、シリコン基板 51上に形成された n型ゥエル 52と、 n型ゥエル 52上に形成された p型のソース 54およびドレイン 55と、ソース 54およびドレイン 55間の上方にゲート絶 縁膜 57を介して形成されたゲート電極 58とを備え、ゲート絶縁膜 57と Si層の界面を 正孔 61が移動する表面チャネル構造を有している。 56は素子分離絶縁体領域であ る。
[0045] また、図 1(b)は実験及びシミュレーションに用いた SiGe層をチャネル層とする埋め込 みチャネル型 pMOSFET (以下、 SiGe-pMOSFETと記載する）の断面構造図であり、 図 1(d)は SiGe- pMOSFETのエネルギーバンド図である。この SiGe- pMOSFETは、シリ コン基板 51上に形成された n型ゥ ル 52と、 n型ゥ ル 52上に形成された p型のソー ス 54およびドレイン 55と、ソース 54およびドレイン 55間に形成された SiGe (Si _ Ge ) チャネル層 65と、 SiGeチャネル層 65上に形成された Siキャップ層 66と、 Siキャップ層 66の上方にゲート絶縁膜 57を介して形成されたゲート電極 58とを備えている。なお 、ここでの実験及びシミュレーションでは、 SiGeチャネル層 65として、 Si Ge 層を
0. 7 0. 3 用いている。
[0046] 図 1(b)の SiGe-pMOSFETの場合、 Si層と SiGe層の半導体接合では価電子帯 60に バンドオフセットが発生するため、 Siキャップ層 66と SiGeチャネル層 65の界面を正孔 61が移動する埋め込み構造が実現できる。各層の厚さは、 SiGeチャネル層 65が 15 nm、 Siキャップ層 66が 5nmである。
[0047] この SiGe-pMOSFETの製造方法を簡単に説明すると、 Si基板 51に砒素 (As)をィ オン注入し、不純物濃度が 2 X 1018cm_3程度の n型ゥエル 52を形成する。その後、 UHV—CVD装置を用いて、 SiGeチャネル層 65および Siキャップ層 66の結晶成長を 行う。成長温度は 530°Cで、原料ガスにはジシランおよびゲルマンを用いる。 SiGeチヤ ネル層 65の結晶成長前に、厚さ 5nm程度の Siバッファ層を結晶成長しても良い。結 晶成長後に Siキャップ層 66を熱酸ィ匕することで、厚さ 6nmの SiOゲート絶縁膜 57を
2
形成する。次に、厚さ約 200nmのポリシリコンを堆積し、リソグラフィを用いたレジスト パターンユングとドライエッチングを用いることで、ゲート電極 58を形成する。その後、 ホウ素（B)をイオン注入し、ソース 54およびドレイン 55を形成する。最後に AL配線（ 図示せず)を形成してデバイスが完成する。
[0048] 図 2は、表面チャネル型 Si- pMOSFETと SiGe- pMOSFETのドレイン電流ノイズ（S )
Id の特性を示したものである。素子サイズはゲート長が 1 μ m、ゲート幅が 10 μ mであり 、測定時の電圧条件は、ゲート—ソース間電圧を Vg、しきい値電圧を Vt、ドレイン— ソース間電圧を Vdとすると、 Vg-Vtが- 0.3V、 Vdが- 0.5Vである。図 2力ら、 SiGe-pMO SFETのドレイン電流ノイズは、表面チャネル型 Si-pMOSFETの 1Z4程度に低減でき ることが分かる。この現象は、キャリアが移動する界面準位に関係している。 SiOゲー
2 ト酸ィ匕膜と Si層の界面準位は、ゲート酸ィ匕膜の形成プロセスによっても値は異なるも のの、多くの報告において 1012cm_2程度と大きな値を示し、ヘテロ界面の界面準位 よりも高い値である。従って、 SiGe-pMOSFETのような埋め込みチャネル型トランジス タでは、ゲート酸ィ匕膜と Si層界面の影響を受けにくくなるため、低周波ノイズ特性が改 善される。しカゝしながら、その低周波ノイズ特性はバイポーラトランジスタに匹敵する 値ではない。そこで我々は、以下の詳細な測定及び評価を進めた結果、図 1(d)のェ ネルギーバンド図に示したゲート酸ィ匕膜 Zsi界面に寄生的に発生している電荷層（ 寄生チャネル 63)がノイズ特性に影響を与えて 、ることを発見した。
[0049] 図 3(a)には、表面チャネル型 Si-pMOSFETのボディ領域（n型ゥヱル 52)とソース領 域間の印加電圧 (ボディーソース間電圧) Vbを異ならせて測定を行ったドレイン電流 ノイズ（S )の周波数特性を、図 3(b)には、 S iGe-pMOSFETのボディ領域（n型ゥエル
Id
52)とソース領域間の印加電圧 (ボディーソース間電圧) Vbを異ならせて測定を行つ たドレイン電流ノイズ (S )の周波数特性を示す。図 3(a)、図 3(b)のいずれの場合も、
Id
図 2の場合と素子サイズは同じであり、 Vg-Vtが- 0.3V、 Vdが- 0.5Vである。また、いず れの場合も、ボディ領域へ与える電位を変化させることで、ボディーソース間電圧 Vb を +0.2V力ゝら- 0.4Vまで 0.1V刻みで段階的に変化させ、それぞれの電圧 Vb (+0.2V、 + 0.1V、 +0.0V、 -0. IV、 -0.2V, -0.3V, -0.4V)を印加した場合の測定結果を示してい る。一般にドレイン電流値が増加するとドレイン電流ノイズの値も大きくなるため、ボデ ィーソース間電圧 Vbを変化させてもドレイン電流値がほぼ一定になるようにゲート電 圧を制御している。図 3(a)から明らかなように、表面チャネル型 Si-pMOSFETでは、そ の低周波ノイズ特性はボディーソース間電圧 Vbにほとんど依存せず、ほぼ一定であ る。一方、図 3(b)の埋め込みチャネル型 SiGe-pMOSFETでは、ボディ—ソース間に 印加される順方向電圧が大きくなるにつれて低周波ノイズが小さくなり、ノイズ特性が 改善されて 、くことがわかる。
[0050] 図 4はボディーソース間電圧 Vbに対して、 SiGe-pMOSFETの 50Hzにおけるノイズ特 性値をプロットしたグラフであり、図 4(a)がドレイン電流ノイズ (S )を、図 4(b)が入力換
Id
算雑音 (s )を示している。入力換算雑音とは、ドレイン電流ノイズの値をゲート入力に
Vg
換算したもので、ドレイン電流ノイズの値を、相互コンダクタンス（gm)の二乗で割った 値である。図 4(a)及び図 4(b)から、ボディーソース間に印加される順方向電圧が大き くなるにつれて、 SiGe-pMOSFETのノイズ特性が改善されていくことが明らかである。 ボディーソース間電圧 Vbが- 0.4Vの順方向電圧の場合では、電圧を印加しな!、場合 と比較して低周波ノイズ特性は 1桁も改善される。従って、埋め込みチャネル型 SiGe- pMOSFETでは、埋め込みチャネルの効果に加えて、ボディーソース間に順方向電 圧を印加することで、低周波ノイズ特性は表面チャネル型 Si-pMOSFETに比べて 1 Z40以下に低減できることになる。
[0051] ボディーソース間に順方向電圧を印加することの効果をさらに明らかなものにする ため、 Mediciデバイスシミュレータを用いてデバイスシミュレーションを行った。図 5(a) は、表面チャネル型 Si-pMOSFETの 50Hzにおけるドレイン電流ノイズ Sの測定値 (A
Id
1)と、シミュレーション力も得られる SiOゲート絶縁膜 ZSi界面のキャリア密度 (A2)と
2
を、ボディーソース間電圧 Vbに関してプロットしたものである。図 5(b)は、 SiGe-pMOS FETの 50Hzにおけるドレイン電流ノイズ S の測定値（B1)と、シミュレーションから得ら
Id
れる SiOゲート絶縁膜 ZSi(Siキャップ層)界面のキャリア密度 (B2)および Siキャップ層
2
との界面近傍の SiGeチャネル層のキャリア密度（B3)とを、ボディーソース間電圧 Vb に関してプロットしたものである。図 5から明らかなように、ドレイン電流ノイズの値と Si
0ゲート絶縁膜 Zsi界面（寄生チャネル）に発生するキャリア数との間には、強い相
2
関関係が存在していることがわかる。 SiGe-pMOSFETでは、ボディ一ソース間に印加 される順方向電圧が大きくなるほど、寄生チャネルに発生するキャリア数が減少し、 Si Geチャネル層のキャリア数が増加する。結果として、ドレイン電流値を下げることなぐ 低周波ノイズ特性のみを劇的に改善できることになる。
[0052] 以上の実験およびシミュレーションにより、以下のことが明らかとなった。
埋め込みチャネル型電界効果トランジスタでは、
(1)ゲート酸ィ匕膜界面が低周波ノイズの支配的な要因となっており、ゲート絶縁膜 Z Si界面に発生する寄生チャネルが低周波ノイズを主に発生している。
(2)ボディーソース間に電圧を印加することで、寄生チャネルと埋め込みチャネルに 発生するキャリアの割合を制御することができる。
(3)ボディーソース間に順方向電圧を印加することで、寄生チャネルに発生するキヤ リア数を減少させ、埋め込みチャネルに発生するキャリア数を増加させることができ、 低周波ノイズの特性を改善することができる。
[0053] ここでは、 SiGe層をチャネル層とする埋め込みチャネル型トランジスタの実験結果を 示したが、類似したチャネル構造を有する埋め込みチャネル型電界効果トランジスタ において、ボディーソース間に順方向電圧を印加することで同様の効果が得られる。 この同様の効果が得られる埋め込みチャネル型電界効果トランジスタの例を図 6およ び図 7に示す。
[0054] 図 6(a)は Si C層をチャネル層とする埋め込みチャネル型 nMOSFETの断面構造図 であり、図 6(d)はそのエネルギーバンド図である。この埋め込みチャネル型 nMOSFE Tは、図 1(b)の SiGe- pMOSFETの n型ゥエル 52に代えて p型ゥエル 53を形成し、ソー ス 54およびドレイン 55を p型領域に代えて n型領域で形成し、 SiGeチャネル層 65に 代えて SiC (Si C )チャネル層 67を形成している。立方晶の SiCと Siとの半導体接合 では、伝導帯 59にバンドオフセットが発生することが知られており、図に示すように Si キャップ層 66と SiCチャネル層 67の界面に電子 62の埋め込みチャネルが実現できる 。この製造方法は、 SiGe-pMOSFETの製造方法と類似しており、大きな違いとしては 、イオン注入により p型ゥ ル 53を形成する点と、 SiCチャネル層 67の結晶成長ガス にジシランおよびメチルシランを用いる点である。
図 6(b)は SiGeC層をチャネル層とする埋め込みチャネル型 nMOSFETの断面構造図 であり、図 6(e)はそのエネルギーバンド図である。この埋め込みチャネル型 nMOSFE Tは、図 6(a)の nMOSFETの SiCチャネル層 67に代えて SiGeC (Si Ge C )チヤネ ル層 68を形成している。図 6(c)は SiGeC (Si Ge C )層をチャネル層とする埋め込 みチャネル型 pMOSFETの断面構造図であり、図 6(1)はそのエネルギーバンド図であ る。この埋め込みチャネル型 pMOSFETは、図 6(b)の nMOSFETの p型ゥエル 53に代 えて n型ゥヱル 52を形成し、ソース 54およびドレイン 55を n型領域に代えて p型領域 で形成している。 SiGeCと Siとの半導体接合では、伝導帯と価電子帯にバンドオフセ ットが発生することが知られており、電子、正孔ともに、埋め込みチャネルが実現でき る。これらの製造方法は、 SiGe-pMOSFETの製造方法に類似しており、大きな違いと しては、 SiGeCチャネル層 68の結晶成長ガスにジシラン、ゲルマン、メチルシランを用 いる点であり、さらに図 6(b)の場合には、イオン注入により p型ゥエル 53を形成する点 ち異なる。
[0055] また、図 6(a)および図 6(b)の場合は、 nMOSFETであるので、イオン注入により n型 領域のソース 54及びドレイン 55を形成する。
[0056] 図 7(a)は n型カウンタードーピング層（n型 Si層） 69を用いた埋め込みチャネル型 nM OSFETの断面構造図であり、図 7(c)はそのエネルギーバンド図である。この埋め込み チャネル型 nMOSFETは、図 1(b)の SiGe- pMOSFETの n型ゥエル 52に代えて p型ゥェ ル 53を形成し、ソース 54およびドレイン 55を p型領域に代えて n型領域で形成し、 Si Geチャネル層 65に代えて n型カウンタードーピング層 69を形成しており、また Siキヤ ップ層 66が無く n型カウンタードーピング層 69がゲート絶縁膜 57のすぐ下で接して 形成されている。 n型カウンタードーピング層 69によりエネルギーバンドの湾曲が生じ 、電子の埋め込みチャネルが形成される。図 7(b)は p型カウンタードーピング層（p型 S i層） 70を用いた埋め込みチャネル型 pMOSFETの断面構造図であり、図 7(d)はその エネルギーバンド図である。この埋め込みチャネル型 pMOSFETは、図 1(b)の SiGe-p MOSFETの SiGeチャネル層 65に代えて p型カウンタードーピング層 70を形成してお り、また Siキャップ層 66が無く p型カウンタードーピング層 70がゲート絶縁膜 57のすぐ 下で接して形成されている。 p型カウンタードーピング層 70によりエネルギーバンドの 湾曲が生じ、正孔の埋め込みチャネルが形成される。カウンタードーピング層 69, 70 の形成には、イオン注入法を用いればよい。
[0057] これらの埋め込みチャネル型電界効果トランジスタでは、ゲート絶縁膜 ZSi界面に 寄生チャネルが発生するため、 SiGe-pMOSFETと同様に、寄生チャネルがノイズ特 性に支配的な影響を与えている。従って、ボディ—ソース間の半導体接合に順方向 バイアスが印加されるようにボディ領域 (n型ゥエル 52または p型ゥエル 53)に電位を 与えることにより、寄生チャネルに発生するキャリア数を抑制し、低周波ノイズ特性を 改善することができる。
[0058] 次に、図 1(b)の SiGe- pMOSFETと、図 7(b)の p型カウンタードーピング層（p型 Si層） 70を用いた埋め込みチャネル型 pMOSFET (以下、埋め込みチャネル型 Si-pMOSFE Tと記載する）とを比較する。埋め込みチャネル型 Si-pMOSFETの場合、 p型カウンタ 一ドーピング層 70の層厚が薄いと、ゲート絶縁膜 57からチャネルまでの距離が短く なり、しきい値電圧が大きぐ短チャネル効果が小さくなる。また、 p型カウンタードー ビング層 70の層厚が厚いと、ゲート絶縁膜 57からチャネルまでの距離が長くなり、し きい値電圧が小さぐ短チャネル効果が大きくなる。このため、しきい値電圧の低減と 短チャネル効果の抑制とを両立させることが困難である。また、 p型カウンタードーピ ング層 70はイオン注入法により形成されるため、 lOnm以下の極めて浅い注入は技 術的に困難であることにカ卩え、熱処理による不純物拡散という問題がある。一方、 SiG e-pMOSFETの場合、しきい値電圧は、 SiGeチャネル層 65の Geの組成比を変えるこ とにより制御可能であり、 Siキャップ層 66の膜厚を薄くすることで短チャネル効果を抑 制することが可能である。 Siキャップ層 66は、 SiGeチャネル層 65上に結晶成長させる ことにより形成するので、結晶成長させる膜厚を制御することで、 Siキャップ層 66の膜 厚を制御して薄くすることができる。本実施例の UHV— CVD装置による結晶成長法 を用いた場合、 0.5nm程度まで Siキャップ層を薄くすることができる。さらに原子層成 長法を用いれば、原子層レベルでの膜厚制御も可能である。したがって、 SiGe-pMO SFETには、埋め込みチャネル型 Si-pMOSFETに対し、しきい値電圧の低減と短チヤ ネル効果の抑制とを両立させることが容易であるという利点がある。
[0059] さらに、図 1(b)の SiGe- pMOSFETの特性について、実験及びシミュレーションを行 つた。以下での実験及びシミュレーションでは、 SiGeチャネル層 65として、 Si Ge
0. 75 0. 2
5層を用いている。
[0060] 図 26(a)は、 SiGe- pMOSFETの Siキャップ層 66の膜厚を lnmとした場合の相互コ ンダクタンス（gm)の測定結果を示したものであり、図 26(b)は、 SiGe-pMOSFETの Si キャップ層 66の膜厚を 6nmとした場合の相互コンダクタンス (gm)の測定結果を示し たものである。 026(a),図 26(b)のいずれの場合も、素子サイズはゲート長が 50 m 、ゲート幅が 50 mであり、測定時の電圧条件は、ドレイン ソース間電圧 Vdを- 30 OmVとし、ゲート ソース間電圧を Vg、しきい値電圧を Vtとして、横軸が、 Vg-Vtであ る。また、いずれの場合も、ボディ—ソース間電圧 Vbを、 1.0V、 0.5V、 0.3V, 0V、 -0.3 V、 -0.5Vと段階的に変化させて印加した場合の測定結果を示している。 Siキャップ層 66の膜厚が lnmの場合の図 26(a)と、 Siキャップ層 66の膜厚が 6nmの場合の図 26( b)とを比較すればわ力るように、 Siキャップ層 66の膜厚が厚いと相互コンダクタンス (g m)が低下する。また、図 26(a)の S3の部分と図 26(b)の S4の部分とを比較すればわか るように、 Siキャップ層 66の膜厚が厚いと、ボディ—ソース間電圧 Vbの変動に対する 、相互コンダクタンス (gm)のばらつきが大きくなり、素子特性が安定しないという問題 を生じる。
[0061] 図 27(a)は、 SiGe- pMOSFETの Siキャップ層 66の膜厚を lnmとした場合のゲート絶 縁膜 57の直下のキャリア密度のシミュレーション結果を示したものであり、図 27(b)は 、 SiGe-pMOSFETの Siキャップ層 66の膜厚を 6nmとした場合のゲート絶縁膜 57の 直下のキャリア密度のシミュレーション結果を示したものである。図 27(a)、図 27(b)の いずれの場合も、ボディーソース間電圧 Vbを、 0.5V、 0V、 -0.5Vと段階的に変化させ た場合のシミュレーション結果を示している。また、いずれも、横軸は、ゲート絶縁膜 5 7の下面からの深さを示す。図 27(a)と図 27(b)とを比較すればわ力るように、 Siキヤッ プ層 66の膜厚を lnmと薄くした場合の方が、 Siキャップ層 66に発生するキャリアが少 なぐ Siキャップ層 66との界面近傍の SiGeチャネル層 65に多くのキャリアが誘起され る。
[0062] 図 28(a)は、 SiGe-pMOSFETのゲート—ソース間電圧 Vgに対するドレイン電流 Idの シミュレーション結果を示したものであり、図 28(b)は、 SiGe-pMOSFETのゲート—ソ ース間電圧 Vgに対する相互コンダクタンス gmのシミュレーション結果を示したもので ある。 028(a),図 28(b)のいずれの場合も、素子サイズはゲート長を 50 mとし、ドレ イン—ソース間電圧 Vdを— 300mVとした。また、いずれの場合も、 Siキャップ層 66の 膜厚（t)を、 lnm、 2nm、 3nm、 5nm、 7nmとした場合のシミュレーション結果を示すとと もに、参考のため、表面チャネル型 Si-pMOSFETについて同一条件でシミュレーショ ンした結果（Si- pMOS)も併せて示して!/、る。
[0063] 図 28(a)、図 28(b)から、 Siキャップ層 66の膜厚を薄くするほど、ドレイン電流 Id及び 相互コンダクタンス gmの値が大きくなり、電気的特性が向上することがわかる。また、 Siキャップ層 66の膜厚が 7nmの場合には、表面チャネル型 Si-pMOSFETのシミュレ ーシヨン結果 (Si-pMOS)に対し電気的特性はほとんど向上していない。また、図 26( b)に示されるように、 Siキャップ層 66の膜厚が 6nmの場合には、ボディ—ソース間電 圧 Vbの変動に対し、相互コンダクタンス gmのばらつきが大きくなる。また、図 28(a)、 図 28(b)に示されるように、 Siキャップ層 66の膜厚が 5nmの場合には、表面チャネル 型 Si-pMOSFETのシミュレーション結果（Si-pMOS)に対して電気的特性が向上して いる程度が低い。したがって、 Siキャップ層 66の膜厚は 5nm未満であることが望まし い。また、埋め込みチャネル構造を実現するためには Siキャップ層 66は必ず必要で ある。また、 Siキャップ層 66の膜厚を薄くしすぎると、ゲート絶縁膜 57の形成時にゲル マニウム酸ィ匕物が形成される危険がある。ゲルマニウム酸ィ匕物ができると界面準位が 著しく増加し、低周波雑音特性の劣化、しきい値電圧のシフトなどの問題を引き起こ す。さらには Geの偏析などを生じ、ゲートリーク電流の増加を生じる。以上のことから 、 Siキャップ層 66の膜厚 tは、 Onm<t< 5nmとすることが望ましい。さらに、図 28(a)お よび図 28(b)より、 Siキャップ層 66の膜厚が 3nm以下ではドレイン電流および相互コン ダクタンスが顕著に大きくなることから、より電気的特性の向上を図るためには、 Siキヤ ップ層 66の膜厚は 3nm未満であることが望ましい。大気中に Siを曝露した場合、 lnm 程度の自然酸化膜が形成される。この時、自然酸ィ匕膜の形成により Si層は 0.5應程 度消費される。従って Siキャップ層 66の膜厚を 0.5應よりも厚く設定しておくことで、プ ロセス上で制御が困難な自然酸ィ匕膜の形成という問題に対しても、ゲルマニウム酸 化物の形成を確実に回避することができる。以上のことから、 Siキャップ層 66の膜厚 t は、 0.5nm<t< 3nmとすることが、より望ましい。
[0064] 上記では、図 1(b)の SiGe-pMOSFETの特性について、実験及びシミュレーションを 行った結果について示した力 Siキャップ層 66を備えている図 6(a)、図 6(b)、図 6(c) に示された埋め込みチャネル型電界効果トランジスタについても同様の傾向があると 推測される。
[0065] 以下、上記で説明した埋め込みチャネル型 MOSFETを用いた発振器について説 明する。
[0066] (実施の形態 1)
図 8は、本発明の実施の形態 1における発振器の回路構成を示す回路図を示して おり、図 8(a)は埋め込みチャネル型 nMOSFETを用いたクロスカップル型差動発振器 の例を、図 8(d)には、その一般的な回路構成例を示した。この発振器は、インダクタ 及び容量を構成要素に含む LC共振回路 37と、ドレイン力 SLC共振回路 37に接続さ れるとともに互いに差動対接続された nMOSFET力もなるトランジスタ 12, 13と、トラン ジスタ 12, 13のソースが共通接続された部分と接地部分 (具体的には接地配線すな わち接地電位 GNDが印加される低電位側の電源配線）との間に接続された電流源 3 6と、一方のトランジスタ 13のドレイン接続された出力端子 (Voutは発振出力信号)とを 備えている。
[0067] この回路の第 1の特徴は、トランジスタ 12および 13が埋め込みチャネル型 nMOSFE Tである点であり、図 6(a)、図 6(b)、図 7(a)で示したような埋め込みチャネル型 nMOSF ETを用いればよい。第 2の特徴は、トランジスタ 12および 13が、ボディ領域に電位を 与えるためのボディ端子 b 12および b 13をそれぞれ備えて ヽる点である。差動対接 続されたトランジスタ 12および 13によって信号は増幅され、インダクタ 30および 31、 容量 33および 34によって構成された LC共振回路 37によって発振周波数が定まる。 ボディ端子 b 12および b 13には、ボディ ソース間に順方向電圧が印加されるように 電位を与える。電流源 36による電圧降下を Voffとした場合、ボディ端子 b 12に与える 電位 Vb 12およびボディ端子 b 13に与える電位 Vb 13は、
Vbl2, Vbl3 > Voff
を満足するように設定する。望ましくは、
0. 7ボルト ≥ Vbl2— Voff, Vbl3— Voff > 0
を満足するように、 Vbl2および Vbl3の値を設定する。これは、埋め込みチャネル型 nMOSFETのボディ—ソース間の半導体接合に、シリコンの拡散電位 (拡散電位差） に相当する 0. 7ボルトよりも大きい順方向電圧が印加され、ボディ領域力 ソース領 域に向かって急激に電流が流れるのを回避するためである。 Vbl2および Vbl3は、 外部電源を用いてその値 (電位)を設定することができる。 Vbl2と Vbl3を同じ値 (電 位）に設定しても良い。同じ値 (電位）に設定すれば、外部電源の個数を減らすことが できる。
[0068] 図 8(b)は、埋め込みチャネル型 pMOSFETを用いたクロスカップル型差動発振器の 例を、図 8(e)には、その一般的な回路構成例を示した。この発振器は、インダクタ及 び容量を構成要素に含む LC共振回路 37と、ドレイン力 SLC共振回路 37に接続され るとともに互いに差動対接続された pMOSFET力もなるトランジスタ 22, 23と、トランジ スタ 22, 23のソースが共通接続された部分と電源電位 Vddが与えられる高電位側の 電源配線との間に接続された電流源 36と、一方のトランジスタ 23のドレインに接続さ れた出力端子 (Voutは発振出力信号)とを備えている。
[0069] この回路の第 1の特徴は、トランジスタ 22および 23が埋め込みチャネル型 pMOSFE Tである点であり、図 l(b)、図 6(c)、図 7(b)で示したような埋め込みチャネル型 pMOSF ETを用いればよい。第 2の特徴は、トランジスタ 22および 23が、ボディ領域に電位を 与えるためのボディ端子 b22および b23をそれぞれ備えて ヽる点である。差動対接 続されたトランジスタ 22および 23によって信号は増幅され、インダクタ 30および 31、 容量 33および 34によって構成された LC共振回路 37によって発振周波数が定まる。 ボディ端子 b22および b23には、ボディ一ソース間に順方向電圧が印加されるように 電位を与える。電源電圧を Vdd、電流源 36による電圧降下を Voffとした場合、ボディ 端子 b22に与える電位 Vb22およびボディ端子 b23に与える電位 Vb23は、
Vb22, Vb23 < Vdd— Voff
を満足するように設定する。望ましくは、
0. 7ボノレト ≥ Vdd— Voff— Vb22, Vdd— Voff— Vb23 > 0
を満足するように、 Vb22および Vb23の値を設定する。これは、埋め込みチャネル型 pMOSFETのボディーソース間の半導体接合に、シリコンの拡散電位に相当する 0. 7 ボルトよりも大きい順方向電圧が印加され、ソース領域力もボディ領域に向力つて急 激に電流が流れるのを回避するためである。 Vb22および Vb23は、外部電源を用い てその値 (電位)を設定することができる。 Vb22と Vb23を同じ値 (電位）に設定しても 良い。同じ値 (電位）に設定すれば、外部電源の個数を減らすことができる。
[0070] 図 8(c)は、埋め込みチャネル型 nMOSFETと埋め込みチャネル型 pMOSFETを用い たクロスカップル型 CMOS差動発振器の例を、図 8(1)には、その一般的な回路構成例 を示した。この発振器は、インダクタ及び容量を構成要素に含む LC共振回路 37と、 ソースが電源電位 Vddが与えられる高電位側の電源配線に接続されドレイン力 SLC共 振回路 37に接続されるとともに互いに差動対接続された pMOSFETカゝらなるトランジ スタ 22, 23と、ドレイン力 SLC共振回路 37に接続されるとともに互いに差動対接続さ れた nMOSFETからなるトランジスタ 12, 13と、トランジスタ 12, 13のソースが共通接 続された部分と接地電位 GNDが与えられる低電位側の電源配線との間に接続され た電流源 36と、トランジスタ 23のドレインに接続された出力端子 (Voutは発振出力信 号)とを備えている。
[0071] この回路の第 1の特徴は、トランジスタ 12および 13が埋め込みチャネル型 nMOSFE Tである点であり、図 6(a)、図 6(b)、図 7(a)で示したような埋め込みチャネル型 nMOSF ETを用いればよい。第 2の特徴は、トランジスタ 22および 23が埋め込みチャネル型 p MOSFETである点であり、図 l(b)、図 6(c)、図 7(b)で示したような埋め込みチャネル型 pMOSFETを用いればよい。第 3の特徴は、トランジスタ 12、 13、 22および 23力 ボ ディ領域に電位を与えるためのボディ端子 bl2、 bl3、 b22および b23をそれぞれ備え ている点である。差動対接続されたトランジスタ 12および 13と、同じく差動対接続さ れたトランジスタ 22および 23とによって信号は増幅され、 2組の差動回路対の間に配 置されたインダクタ 32および容量 35によって構成される LC共振回路 37によって発 振周波数が定まる。ボディ端子 bl2、 bl3、 b22および b23には、ボディーソース間に順 方向電圧が印加されるように電位を与える。電源電圧を Vdd、電流源 36による電圧 降下を Voffとした場合、ボディ端子 bl2、 bl3、 b22および b23に与える電位 Vbl2、 Vbl3 、 Vb22および Vb23は、
Vb22, Vb23 < Vdd
Vbl2, Vbl3 > Voff
を満足するように設定する。望ましくは、
0. 7ボノレト ≥ Vbl2— Voff, Vbl3— Voff > 0
0. 7ボノレト ≥ Vdd-Vb22, Vdd— Vb23 > 0
を満足するように、電位 Vbl2、 Vbl3、 Vb22および Vb23の値を設定する。これは、埋 め込みチャネル MOSFETのボディ—ソース間の半導体接合に、シリコンの拡散電位 に相当する 0. 7ボルトよりも大きい順方向電圧が印加され、ボディ領域とソース領域 間で急激に電流が流れるのを回避するためである。 Vbl2、 Vbl3、 Vb22および Vb23 は、外部電源を用いてその値 (電位）を設定することができる。 Vbl2と Vbl3、 Vb22と V b23を、それぞれ同じ値 (電位）に設定しても良い。同じ値 (電位）に設定すれば外部 電源の個数を減らすことができる。
[0072] 次に、回路シミュレータを用いて行ったシミュレーション結果について説明する。こ のシミュレーションは、埋め込みチャネル型の SiGe-pMOSFETのトランジスタに関して 行い、そのトランジスタの設計パラメータには、実際に製作した SiGe-pMOSFETの単 体トランジスタ力も抽出された値を用いた。図 9(a)は、シミュレーションに用いた LC発 振器の回路図である。トランジスタ 22および 23のサイズはともに、ゲート長 0.18 m、 ゲート幅 500 mである。トランジスタのボディ端子 b22および b23には、同じ電位 Vbb を与える。電源電圧 Vddは 1.2Vで、電流源 36の電流値は 16mAに設定した。共振回 路で用いているコイル 30, 31のインダクタンスは 2nH、容量 33, 34の容量値は 5.6pF であり、発振周波数は 1.27GHzに設定している。また、共振回路の Q値は 5とした。図 9(b)は、横軸に、ボディ—ソース間の順方向電圧 (Vdd— Vbb)をとり、発振周波数の ボディ—ソース間の順方向電圧依存性を示している。ボディ—ソース間の順方向電 圧値の増加に伴い、発振周波数が若干低下するものの、発振器として特に問題ない 動作が得られている。図 9(c)は、横軸に、ボディーソース間の順方向電圧 (Vdd— Vbb )をとり、 CN (信号対雑音比）のボディ—ソース間の順方向電圧依存性を示している。 ボディーソース間に順方向電圧を印加することで、回路の CNが改善されることが分 かる。
[0073] 以上のように本実施の形態 1によれば、発振器の増幅回路を構成する各埋め込み チャネル型電界効果トランジスタが、そのボディ領域に電位を与えるための端子を備 え、その端子に与える電位を外部電源により設定することにより、ボディーソース間の 電圧値を任意に設定できる。そしてボディ—ソース間の半導体接合に順方向電圧が 印加されるようにボディ領域に電位を与えることにより、増幅用電界効果トランジスタ の低周波ノイズ特性を低減することができ、発振器全体のノイズ特性を改善すること ができる。
[0074] なお、上記の実施の形態 1で用いた図 8では、図 21に示したクロスカップル型差動 発振器について本発明を適用した例を示したが、図 22〜図 24に示した他の発振器 についても同様に本発明を適用することで、電界効果トランジスタの低周波ノイズ特 性を低減することができ、発振器全体のノイズ特性を改善することができる。これらの 構成について以下簡単に説明する。
[0075] まず図 12(a),(b),(c)は、それぞれ図 22(a),(b),(c)に示した従来の 3段シングルエンド 型リング発振器に本発明を適用した場合の回路構成を示す回路図であり、 bnl〜bn3 は nMOSFETのボディ端子、 bpl〜bp3は pMOSFETのボディ端子である。図 12(a)及 び図 22(a)の 3段シングルエンド型リング発振器は、一端が高電位側の電源配線に接 続された抵抗 R1と、抵抗 R1の他端と低電位側の電源配線との間に並列接続された nMOSFET · MN1およびコンデンサ C1とで 1段目部分が構成される。同様にして 2段 目、 3段目部分が構成され、それぞれコンデンサと抵抗との接続部分が出力端となり 、次段の nMOSFETのゲートに接続されている。最終段の出力端は、 1段目の nMOS FET'MNlのゲートに接続されるとともに出力端子 (Vout)に接続される。さらに、図 1 2(a)の場合、図 8(a)と同様、 nMOSFET'MNl〜MN3として外部からボディ領域に所 望電位を与えるためのボディ端子を備えた埋め込みチャネル型 nMOSFETを用い、 そのボディ端子 bnl〜bn3にボディーソース間の半導体接合に順方向電圧が印加さ れるように電位を与える構成とし、より望ましくはボディ一ソース間の半導体接合に印 加される順方向電圧がシリコンの拡散電位以下とする。
[0076] 図 12(b)及び図 22(b)の 3段シングルエンド型リング発振器は、一端が低電位側の電 源配線に接続された抵抗 R1と、抵抗 R1の他端と高電位側の電源配線との間に並列 接続された pMOSFET'MPlおよびコンデンサ C1とで 1段目部分が構成される。同様 にして 2段目、 3段目部分が構成され、それぞれコンデンサと抵抗との接続部分が出 力端となり、次段の pMOSFETのゲートに接続されている。最終段の出力端は、 1段 目の pMOSFET'MPlのゲートに接続されるとともに出力端子 (Vout)に接続される。 さらに、図 12(b)の場合、図 8(b)と同様、 pMOSFET'MPl〜MP3として外部からボデ ィ領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル型 pMOSFE Tを用い、そのボディ端子 bpl〜bp3にボディーソース間の半導体接合に順方向電圧 が印加されるように電位を与える構成とし、より望ましくはボディーソース間の半導体 接合に印加される順方向電圧がシリコンの拡散電位以下とする。
[0077] 図 12(c )及び図 22(c)の 3段シングルエンド型リング発振器は、ソースが高電位側の 電源配線に接続された pMOSFET'MPlのドレインと、ソースが低電位側の電源配線 に接続された nMOSFET'MNlのドレインとが接続され、 pMOSFET'MPlのドレイン と低電位側の電源配線との間にコンデンサ C1が接続されて 1段目部分が構成される 。同様にして 2段目、 3段目部分が構成され、それぞれコンデンサと pMOSFETのドレ インとの接続部分が出力端となり、次段の pMOSFETのゲートおよび nMOSFETのゲ ートに接続されている。最終段の出力端は、 1段目の pMOSFET'MPlのゲートおよ び nMOSFET'MNlのゲートに接続されるとともに出力端子 (Vout)に接続される。さ らに図 12(c)の場合、図 8(c)と同様、 nMOSFET'MNl〜MN3として外部からボディ 領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル型 nMOSFET を用い、そのボディ端子 bnl〜bn3にボディーソース間の半導体接合に順方向電圧が 印加されるように電位を与える構成とするとともに、 pMOSFET'MPl〜MP3として外 部からボディ領域に所望電位を与えるためのボディ端子を備えた埋め込みチャネル 型 pMOSFETを用い、そのボディ端子 bpl〜bp3にボディーソース間の半導体接合に 順方向電圧が印加されるように電位を与える構成とし、より望ましくはそれぞれのボデ ィーソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とす る。これらの場合、図 22のところでも説明したように、トランジスタの段数 (リング発振 器の段数）は 3段に限られず、 3段以上の奇数であればよい。
[0078] 次に、図 15(a),(b),(c)は、それぞれ図 23(a),(b),(c)に示した従来の差動型 3段リング 発振器に本発明を適用した場合の回路構成を示す回路図であり、 bnl〜bn6は nMO SFETのボディ端子、 bpl〜bp6は pMOSFETのボディ端子である。図 15(a)及び図 23( a)の差動型 3段リング発振器は、一端が低電位側の電源配線に接続された電流源 II と、電流源 IIの他端と高電位側の電源配線との間にそれぞれ直列接続された抵抗 R 1及び nMOSFET'MNlと抵抗 R2及び nMOSFET'MN2とで 1段目部分が構成され る。同様にして 2段目、 3段目部分が構成され、それぞれ各 nMOSFETのドレインが出 力端となり、次段の各 nMOSFETのゲートに接続されている。最終段の出力端となる n MOSFET-MN5, MN6のドレインは、 1段目の nMOSFET ·ΜΝ1、 ΜΝ2のゲートに 接続される。さらに、図 15(a)の場合、図 8(a)と同様、 nMOSFET'MNl〜MN6として 外部からボディ領域に所望電位を与えるためのボディ端子を備えた埋め込みチヤネ ル型 nMOSFETを用い、そのボディ端子 bnl〜bn6にボディーソース間の半導体接合 に順方向電圧が印加されるように電位を与える構成とし、より望ましくはボディ一ソー ス間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下とする。
[0079] 図 15(b)及び図 23(b)の差動型 3段リング発振器は、一端が高電位側の電源配線に 接続された電流源 11と、電流源 11の他端と低電位側の電源配線との間にそれぞれ 直列接続された抵抗 R1及び pMOSFET · MP 1と抵抗 R2及び pMOSFET · MP2とで 1 段目部分が構成される。同様にして 2段目、 3段目部分が構成され、それぞれ各 pM OSFETのドレインが出力端となり、次段の各 pMOSFETのゲートに接続されている。最 終段の出力端となる pMOSFET'MP5、 MP6のドレインは、 1段目の pMOSFET' MP 1、 MP2のゲートに接続される。さらに、図 15(b)の場合、図 8(b)と同様、 pMOSFET' MP1〜MP6として外部力 ボディ領域に所望電位を与えるためのボディ端子を備え た埋め込みチャネル型 pMOSFETを用 ヽ、そのボディ端子 bp 1〜bp6にボディーソー ス間の半導体接合に順方向電圧が印加されるように電位を与える構成とし、より望ま しくはボディーソース間の半導体接合に印加される順方向電圧がシリコンの拡散電 位以下とする。
図 15(c)及び図 23(c)の差動型 3段リング発振器は、一端が低電位側の電源配線に 接続された電流源 IIと、電流源 IIの他端と高電位側の電源配線との間にそれぞれ 直列接続された pMOSFET · MP 1及び nMOSFET · MN 1と pMOSFET · MP2及び nM OSFET ·ΜΝ2とで 1段目部分が構成される。同様にして 2段目、 3段目部分が構成さ れ、それぞれ各 nMOSFETのドレイン（あるいは pMOSFETのドレイン）が出力端となり 、次段の直列接続された pMOSFET及び nMOSFETのゲートにそれぞれ接続されて V、る。最終段の出力端となる nMOSFET · MN5のドレイン（pMOSFET · MP5のドレイ ン）は、 1段目の nMOSFET'MNlと pMOSFET'MPlのゲートに接続され、 nMOSFE T · MN6のドレイン（pMOSFET · MP6のドレイン）は、 1段目の nMOSFET · MN2と pM OSFET ·ΜΡ2のゲートに接続される。さらに、図 15(c)の場合、図 8(c)と同様、 nMOSF ET · MN1〜MN6として外部からボディ領域に所望電位を与えるためのボディ端子 を備えた埋め込みチャネル型 nMOSFETを用い、そのボディ端子 bnl〜bn6にボディ ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とする とともに、 pMOSFET · MP1〜MP6として外部力もボディ領域に所望電位を与えるた めのボディ端子を備えた埋め込みチャネル型 pMOSFETを用い、そのボディ端子 bpl 〜bp6にボディーソース間の半導体接合に順方向電圧が印加されるように電位を与 える構成とし、より望ましくはそれぞれのボディーソース間の半導体接合に印加される 順方向電圧がシリコンの拡散電位以下とする。これらの場合、図 23のところでも説明 したように、トランジスタの段数はループ内のトータルの反転数が奇数であればよぐ リング発振器の段数は 3段に限られず、奇数でも偶数でもよぐ 3段以上であればよい
[0081] 次に、図 18(a),(b)は、それぞれ図 24(a),(b)に示した従来のコルピッツ発振器に本発 明を適用した場合の回路構成を示す回路図であり、図 18(c),(d)は、それぞれ図 24(c ),(d)に示した従来のハートレー発振器に本発明を適用した場合の回路構成を示す 回路図であり、 bnlは nMOSFETのボディ端子、 bplは pMOSFETのボディ端子である 。図 18(a)及び図 24(a)のコルピッツ発振器は、一端が低電位側の電源配線に接続さ れた電流源 IIの他端に、ゲートが低電位側の電源配線に接続された nMOSFET ·Μ Nlのソースが接続され、 nMOSFET'MNlのドレインと高電位側の電源配線との間 に、直列接続された 2つのコンデンサ C 1及び C2とインダクタ L 1とが並列に接続され 、 2つのコンデンサ C1及び C2の接続部カ M0SFET·MN1のソース及び出力端子（ Vout)に接続されている。図 18(c)及び図 24(c)のハートレー発振器は、一端が低電 位側の電源配線に接続された電流源 IIの他端に、ゲートが低電位側の電源配線に 接続された nMOSFET · MN1のソースが接続され、 nMOSFET · MN1のドレインと高 電位側の電源配線との間に、直列接続された 2つのインダクタ L1及び L2とコンデン サ C1とが並列に接続され、 2つのインダクタ L1及び L2の接続部が nMOSFET'MNl のソース及び出力端子 (Vout)に接続されている。さらに、図 18(a)、図 18(c)の場合、 図 8(a)と同様、 nMOSFET'MNlとして外部力 ボディ領域に所望電位を与えるため のボディ端子を備えた埋め込みチャネル型 nMOSFETを用い、そのボディ端子 bn 1 にボディーソース間の半導体接合に順方向電圧が印加されるように電位を与える構 成とし、より望ましくはボディ一ソース間の半導体接合に印加される順方向電圧がシリ コンの拡散電位以下とする。
[0082] 図 18(b)及び図 24(b)のコルピッツ発振器は、一端が高電位側の電源配線に接続さ れた電流源 IIの他端に、ゲートが高電位側の電源配線に接続された pMOSFET'M PIのソースが接続され、 pMOSFET'MPlのドレインと低電位側の電源配線との間に 、直列接続された 2つのコンデンサ C1及び C2とインダクタ L1とが並列に接続され、 2 つのコンデンサ CI及び C2の接続部が pMOSFET'MPlのソース及び出力端子（Vo ut)に接続されている。図 18(d)及び図 24(d)のハートレー発振器は、一端が高電位 側の電源配線に接続された電流源 IIの他端に、ゲートが高電位側の電源配線に接 続された pMOSFET'MPlのソースが接続され、 pMOSFET'MPlのドレインと低電位 側の電源配線との間に、直列接続された 2つのインダクタ L1及び L2とコンデンサ C1 とが並列に接続され、 2つのインダクタ L1及び L2の接続部が pMOSFET'MPlのソ ース及び出力端子 (Vout)に接続されている。さらに、図 18(b)、図 18(d)の場合、図 8( b)と同様、 pMOSFET'MPlとして外部からボディ領域に所望電位を与えるためのボ ディ端子を備えた埋め込みチャネル型 pMOSFETを用い、そのボディ端子 bplにボデ ィ一ソース間の半導体接合に順方向電圧が印加されるように電位を与える構成とし、 より望ましくはボディーソース間の半導体接合に印加される順方向電圧がシリコンの 拡散電位以下とする。
特に図示しないが、 p型 Si基板を用いる場合には、実施の形態 1で用いる埋め込み チャネル型 nM OSFETはトリプルゥエル構造を備えていることが望ましい。トリプルゥェ ル構造を用いることで、埋め込みチャネル型 nMOSFETのボディ端子に順方向電圧 を印加しても、同一基板上に配置されて 、る他の nMOSFETへの電圧印加の影響を 除去できる。
[0083] (実施の形態 2)
図 10は、本発明の実施の形態 2における発振器の回路構成を示す回路図を示し ており、図 10(a)は埋め込みチャネル型 nMOSFETを用いたクロスカップル型 nMOSF ET差動発振器の例を、図 10(d)には、その一般的な回路構成例を示した。この回路 の第 1の特徴は、トランジスタ 12および 13が埋め込みチャネル型 nMOSFETである点 であり、図 6(a)、図 6(b)、図 7(a)で示したような埋め込みチャネル型 nMOSFETを用い ればよい。第 2の特徴は、トランジスタ 12および 13のボディ端子 bl2および bl3に電 源電位 Vddが与えられる点である。具体的には、ボディ端子 b 12および b 13は、電源 電位 Vddが与えられる高電位側の電源配線に配線で接続されている。
[0084] ここで、電流源 36における電圧降下を Voffとすると、ボディ端子 b 12および b 13を高 電位側の電源配線に接続することで、埋め込みチャネル型 nMOSFETのボディ一ソ ース間には
Vdd— Voff
の順方向電圧が印加される。差動対接続されたトランジスタ 12および 13によって信 号は増幅され、インダクタ 30および 31、容量 33および 34によって構成される LC共 振回路 37によって発振周波数が定まる。このような回路構成にすることで、電源電圧 Vddの電源の他に外部電源を必要としないため、実施の形態 1よりも、回路規模を小 さくできるという利点がある。
また、実施の形態 1の図 8(a)の構成で説明したように、
0. 7ボルト ≥ Vbl2— Voff, Vbl3— Voff > 0
を満足することが望ましぐここでは、 Vbl2および Vbl3の値は電源電位 Vddであるの で、 0. 7ボノレト ≥ Vdd -VoflF > 0
を満足することが望ましい。この条件は、例えば、電源電圧 Vddが 1. 0V、電流源 36 における電圧降下 Voff^O. 3Vの場合に満足できる。ここで電源電圧 Vddを 1. 0Vに するのは、例えばトランジスタゲート長を 65〜90nmとするプロセスルールにおいて 実施可能となる。
なお、 nMOSFETのボディ領域は接地接続されるのが一般的であり、図 10(a)のように 高電位側の電源配線に接続されるのは一般的ではなく、特徴的な構成である。 図 10(b)は、埋め込みチャネル型 pMOSFETを用いたクロスカップル型 pMOSFET差 動発振器の例を、図 10(e)には、その一般的な回路構成例を示した。この回路の第 1 の特徴は、トランジスタ 22および 23が埋め込みチャネル型 pMOSFETである点であり 、図 l(b)、図 6(c)、図 7(b)で示したような埋め込みチャネル型 pMOSFETを用いればよ い。第 2の特徴は、トランジスタ 22および 23のボディ端子 b22および b23が接地され ている点である。具体的には、ボディ端子 b22および b23は、接地電位 GNDが与え られる低電位側の電源配線 (接地配線）に配線で接続されて!、る。
ここで、電流源 36における電圧降下を Voffとすると、ボディ端子 b22および b23を接 地することで、埋め込みチャネル型 pMOSFETのボディーソース間には
Vdd -VoflF
の順方向電圧が印加される。差動対接続されたトランジスタ 22および 23によって信 号は増幅され、インダクタ 30および 31、容量 33および 34によって構成される LC共 振回路 37によって発振周波数が定まる。このような回路構成にすることで、電源電圧 Vddの電源の他に外部電源を必要としないため、実施の形態 1よりも、回路規模を小 さくできるという利点がある。
[0086] また、実施の形態 1の図 8(b)の構成で説明したように、
0. 7ボノレト ≥ Vdd— Voff— Vb22, Vdd— Voff— Vb23 > 0
を満足することが望ましぐここでは、 Vb22および Vb23の値は接地電位の 0ボルトで あるので、
0. 7ボノレト ≥ Vdd -VoflF > 0
を満足することが望ましい。この条件は、例えば、電源電圧 Vddが 1. 0V、電流源 36 における電圧降下 Voff^O. 3Vの場合に満足できる。ここで電源電圧 Vddを 1. 0Vに するのは、例えばトランジスタゲート長を 65〜90nmとするプロセスルールにおいて 実施可能となる。
なお、 pMOSFETのボディ領域は高電位側の電源配線に接続されるのが一般的であ り、図 10(b)のように接地接続されるのは一般的ではなぐ特徴的な構成である。
[0087] 図 10(c)は、埋め込みチャネル型 nMOSFETと埋め込みチャネル型 pMOSFETを用 いたクロスカップル型 CMOS差動発振器の例を、図 10(1)には、その一般的な回路構 成例を示した。この回路の第 1の特徴は、トランジスタ 12および 13が埋め込みチヤネ ル型 nMOSFETである点であり、図 6(a)、図 6(b)、図 7(a)で示したような埋め込みチヤ ネル型 nMOSFETを用いればよい。第 2の特徴は、トランジスタ 22および 23が埋め込 みチャネル型 pMOSFETである点であり、図 l(b)、図 6(c)、図 7(b)で示したような埋め 込みチャネル型 pMOSFETを用いればよ!、。
この回路の第 3の特徴は、トランジスタ 12および 13のボディ端子 b 12および b 13に電 源電位 Vddが与えられる点である。具体的には、ボディ端子 b 12および b 13は、電源 電位 Vddが与えられる高電位側の電源配線に配線で接続されて 、る。電流源 36に おける電圧降下を Voffとすると、ボディ領域を高電位側の電源配線に接続することで 、埋め込みチャネル型 nMOSFETのボディ—ソース間には
Vdd -VoflF の順方向電圧が印加される。
さらに、この回路の第 4の特徴は、トランジスタ 22および 23のボディ端子 b22および b 23が接地されている点である。具体的には、ボディ端子 b22および b23は、接地電 位 GNDが与えられる低電位側の電源配線 (接地配線）に接続されている。ボディ端 子 b22および b23を接地することで、埋め込みチャネル型 pMOSFETのボディーソー ス間には
Vdd
の順方向電圧が印加される。差動対接続されたトランジスタ 12および 13と、同じく差 動対接続されたトランジスタ 22および 23とによって信号は増幅され、 2組の差動回路 対の間に配置されたインダクタ 32および容量 35によって構成される LC共振回路 37 によって発振周波数が定まる。このような回路構成にすることで、電源電圧 Vddの電 源の他に外部電源を必要としないため、実施の形態 1よりも、回路規模を小さくできる 禾 IJ点がある。
また、実施の形態 1の図 8(c)の構成で説明したように、
0. 7ボノレト ≥ Vbl2— Voff, Vbl3— Voff > 0
0. 7ボノレト ≥ Vdd-Vb22, Vdd— Vb23 > 0
を満足することが望ましぐここでは、 Vb 12および Vb 13の値は電源電位 Vddであり、 Vb22および Vb23の値は接地電位の 0ボルトであるので、
0. 7ボノレト ≥ Vdd -VoflF > 0
0. 7ボルト ≥ Vdd > 0
を満足することが望ましい。この条件は、例えば、電源電圧 Vddが 0. 7V以下の場合 に実現可能となる。
以上のように本実施の形態 2によれば、発振器で用いている増幅用電界効果トランジ スタの低周波ノイズ特性を低減することができ、発振器全体のノイズ特性を改善する ことができることに加え、実施の形態 1よりも回路規模を小さくできる。
なお、上記の実施の形態 2で用いた図 10では、図 21に示したクロスカップル型差動 発振器について本発明を適用した例を示したが、図 22〜図 24に示した他の発振器 についても同様に本発明を適用することで、同様の効果が得られる。これらの構成に ついて以下簡単に説明する。
まず図 13(a),(b),(c)は、それぞれ図 22(a),(b),(c)に示した従来の 3段シングルエンド型 リング発振器に本発明を適用した場合の回路構成を示す回路図であり、 bnl〜bn3は nMOSFETのボディ端子、 bpl〜bp3は pMOSFETのボディ端子である。図 13(a)の場 合、図 10(a)と同様、 nMOSFET'MNl〜MN3として埋め込みチャネル型 nMOSFET を用い、そのボディ端子 bnl〜bn3を電源電位 Vddが与えられる高電位側の電源配線 に接続し、ボディ—ソース間の半導体接合に順方向電圧が印加される構成とし、より 望ましくはボディーソース間の半導体接合に印加される順方向電圧がシリコンの拡散 電位以下とする。図 13(b)の場合、図 10(b)と同様、 pMOSFET'MPl〜MP3として埋 め込みチャネル型 pMOSFETを用い、そのボディ端子 bpl〜bp3を接地電位 GNDが 与えられる低電位側の電源配線 (接地配線）に接続し、ボディ—ソース間の半導体接 合に順方向電圧が印加される構成とし、より望ましくはボディ一ソース間の半導体接 合に印加される順方向電圧がシリコンの拡散電位以下とする。図 13(c)の場合、図 10 (c)と同様、 nMOSFET · MN 1〜MN3として埋め込みチャネル型 nMOSFETを用 ヽ、 そのボディ端子 bnl〜bn3を電源電位 Vddが与えられる高電位側の電源配線に接続 し、ボディ一ソース間の半導体接合に順方向電圧が印加される構成とするとともに、 P M0SFET'MP1〜MP3として埋め込みチャネル型 pMOSFETを用い、そのボディ端 子 bpl〜bp3を接地電位 GNDが与えられる低電位側の電源配線 (接地配線）に接続 し、ボディ—ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましく はそれぞれのボディーソース間の半導体接合に印加される順方向電圧がシリコンの 拡散電位以下とする。これらの場合、図 22のところでも説明したように、トランジスタの 段数 (リング発振器の段数)は 3段に限られず、 3段以上の奇数であればよい。
次に、図 16(a),(b)ズ c)は、それぞれ図 23(a),(b)ズ c)に示した従来の差動型 3段リング発 振器に本発明を適用した場合の回路構成を示す回路図であり、 bnl〜bn6は nMOSF ETのボディ端子、 bpl〜bp6は pMOSFETのボディ端子である。図 16(a)の場合、図 10 (a)と同様、 nMOSFET ·ΜΝ1〜ΜΝ6として埋め込みチャネル型 nMOSFETを用い、 そのボディ端子 bnl〜bn6を電源電位 Vddが与えられる高電位側の電源配線に接続 し、ボディ—ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましく はボディーソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以 下とする。図 16(b)の場合、図 10(b)と同様、 pMOSFET'MPl〜MP6として埋め込み チャネル型 pMOSFETを用い、そのボディ端子 bpl〜bp6を接地電位 GNDが与えられ る低電位側の電源配線 (接地配線）に接続し、ボディ—ソース間の半導体接合に順 方向電圧が印加される構成とし、より望ましくはボディ—ソース間の半導体接合に印 加される順方向電圧がシリコンの拡散電位以下とする。図 16(c)の場合、図 10(c)と同 様、 nMOSFET'MNl〜MN6として埋め込みチャネル型 nMOSFETを用い、そのボ ディ端子 bnl〜bn6を電源電位 Vddが与えられる高電位側の電源配線に接続し、ボデ ィ一ソース間の半導体接合に順方向電圧が印加される構成とするとともに、 pMOSFE Τ·ΜΡ1〜ΜΡ6として埋め込みチャネル型 pMOSFETを用い、そのボディ端子 bpl〜 bp6を接地電位 GNDが与えられる低電位側の電源配線 (接地配線）に接続し、ボデ ィ一ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはそれ ぞれのボディーソース間の半導体接合に印加される順方向電圧がシリコンの拡散電 位以下とする。これらの場合、図 23のところでも説明したように、トランジスタの段数は ループ内のトータルの反転数が奇数であればよぐリング発振器の段数は 3段に限ら れず、奇数でも偶数でもよぐ 3段以上であればよい。
次に、図 19(a),(b)は、それぞれ図 24(a),(b)に示した従来のコルピッツ発振器に本発 明を適用した場合の回路構成を示す回路図であり、図 19(c),(d)は、それぞれ図 24(c ),(d)に示した従来のハートレー発振器に本発明を適用した場合の回路構成を示す 回路図であり、 bnlは nMOSFETのボディ端子、 bplは pMOSFETのボディ端子である 。図 19(a)、図 19(c)の場合、図 10(a)と同様、 nMOSFET'MNlとして埋め込みチヤネ ル型 nMOSFETを用い、そのボディ端子 bnlを電源電位 Vddが与えられる高電位側の 電源配線に接続し、ボディ—ソース間の半導体接合に順方向電圧が印加される構成 とし、より望ましくはボディ一ソース間の半導体接合に印加される順方向電圧がシリコ ンの拡散電位以下とする。図 19(b)、図 19(d)の場合、図 10(b)と同様、 pMOSFET'M PIとして埋め込みチャネル型 pMOSFETを用い、そのボディ端子 bplを接地電位 GN Dが与えられる低電位側の電源配線 (接地配線）に接続し、ボディ—ソース間の半導 体接合に順方向電圧が印加される構成とし、より望ましくはボディ一ソース間の半導 体接合に印加される順方向電圧がシリコンの拡散電位以下とする。
特に図示しないが、 p型 Si基板を用いる場合には、実施の形態 2で用いる埋め込み チャネル型 nMOSFETはトリプルゥエル構造を備えて!/、ることが望まし!/、。トリプルゥェ ル構造を用いることで、埋め込みチャネル型 nMOSFETのボディ端子に順方向電圧 を印加しても、同一基板上に配置されて 、る他の nMOSFETへの電圧印加の影響を 除去できる。
(実施の形態 3)
図 11は、本発明の実施の形態 3における発振器の回路構成を示す回路図を示して おり、図 11(a)は埋め込みチャネル型 nMOSFETを用いたクロスカップル型差動発振 器の例を、図 11(d)には、その一般的な回路構成例を示した。この回路の第 1の特徴 は、トランジスタ 12および 13が埋め込みチャネル型 nMOSFETである点であり、図 6(a ),図 6(b)、図 7(a)で示したような埋め込みチャネル型 nMOSFETを用いればよい。 この回路の第 2の特徴は、トランジスタ 12のボディ端子 bl2に、電源電圧 Vddを抵抗 分配した電圧の値に相当する電位が与えられるように、抵抗 38および 39が接続され ている点である。抵抗 38および 39は、電源電位 Vddが与えられる高電位側の電源配 線と接地電位 GNDが与えられる低電位側の電源配線 (接地配線）との間に、直列接 続されている。トランジスタ 12のボディ一ソース間抵抗成分が抵抗 38の抵抗値 rlおよ び抵抗 39の抵抗値 r2に比べて十分に大きい場合、抵抗 38および 39によってボディ 端子 bl2には、
Vdd X r2/ (rl + r2)
の電位が与えられる。このとき、電流源 36での電圧降下を Voffとすると、トランジスタ 1
2のボディーソース間には
Vdd X r2/ (rl + r2) - Voff
の順方向電圧が印加されることになる。
この回路の第 3の特徴は、トランジスタ 13のボディ端子 bl3に、電源電圧 Vddを抵抗 分配した電圧の値に相当する電位が与えられるように、抵抗 41および 42が接続され ている点である。抵抗 41および 42は、高電位側の電源配線と低電位側の電源配線 ( 接地配線）との間に、直列接続されている。トランジスタ 13のボディ—ソース間抵抗成 分が抵抗 41の抵抗値 r3および抵抗 42の抵抗値 r4に比べて十分に大き 、場合、抵 抗 41および 42によってボディ端子 bl3には、
Vdd X r4/ (r3 + r4)
の電位が与えられる。このとき、電流源 36での電圧降下を Voffとすると、トランジスタ 1 3のボディーソース間には
Vdd X r4/ (r3 + r4) Voff
の順方向電圧が印加されることになる。ボディ一ソース間に印加される順方向電圧が シリコンの拡散電位に相当する約 0.7Vよりも大きくなつた場合、ボディーソース間抵抗 成分が小さくなる（ダイオードがオンする）ため、ボディーソース間に電流が流れる。従 つて望ましくは、ボディーソース間に印加される順方向電圧が約 0.7V以下になるよう に、 rl、 r2、 r3および r4の値を設定するとよい。例えば、現在用いられているゲート長 を 0.13 μ mとするプロセスルールでは、電源電圧 Vddは 1.2Vに設定されていることが 多い。
rl = r2 = r3 = r4 = 12k Ω
と設定し、 Voff^十分小さいと考えると、トランジスタ 12および 13のボディ領域には 0. 6Vの電位が与えられ、ボディ—ソース間の順方向電圧は 0.6Vとなり、 0.7V以下という 条件を満足できる。また、抵抗全体に流れる電流値は 100 Aであり、電流源に流れ る電流値に比べて十分小さくできる。また、 4つの抵抗値を同じ値にすることで、分圧 された電圧値のばらつきの低減もできる。
図 11(b)は埋め込みチャネル型 pMOSFETを用いたクロスカップル型 pMOSFET差 動発振器の例を、図 11(e)には、その一般的な回路構成例を示した。この回路の第 1 の特徴は、トランジスタ 22および 23が埋め込みチャネル型 pMOSFETである点であり 、図 l(b)、図 6(c)、図 7(b)で示したような埋め込みチャネル型 pMOSFETを用いればよ い。
この回路の第 2の特徴は、トランジスタ 22のボディ端子 b22に、電源電圧 Vddを抵抗 分配した電圧の値に相当する電位が与えられるように、抵抗 38および 39が接続され ている点である。抵抗 38および 39は、高電位側の電源配線と低電位側の電源配線（ 接地配線）との間に、直列接続されている。トランジスタ 22のボディ—ソース間抵抗成 分が抵抗 38の抵抗値 rlおよび抵抗 39の抵抗値 r2に比べて十分に大きい場合、抵 抗 38および 39によってボディ端子 b22には、
Vdd X r2/ (rl + r2)
の電位が与えられる。このとき、電流源 36での電圧降下を Voffとすると、トランジスタ 2
2のボディーソース間には
Vdd X rl/ (rl + r2) Voff
の順方向電圧が印加されることになる。
この回路の第 3の特徴は、トランジスタ 23のボディ端子 b23に、電源電圧 Vddを抵抗 分配した電圧の値に相当する電位が与えられるように、抵抗 41および 42が接続され ている点である。抵抗 41および 42は、高電位側の電源配線と低電位側の電源配線（ 接地配線）との間に、直列接続されている。トランジスタ 23のボディ—ソース間抵抗成 分が抵抗 41の抵抗値 r3および抵抗 42の抵抗値 r4に比べて十分に大き 、場合、抵 抗 41および 42によってボディ端子 b23には、
Vdd X r4/ (r3 + r4)
の電位が与えられる。このとき、電流源 36での電圧降下を Voffとすると、トランジスタ 2 3のボディーソース間には
Vdd X r3/ (r3 + r4) Voff
の順方向電圧が印加されることになる。ボディ一ソース間に印加される順方向電圧が シリコンの拡散電位に相当する約 0.7Vよりも大きくなつた場合、ボディーソース間抵抗 成分が小さくなる（ダイオードがオンする）ため、ボディーソース間に電流が流れる。従 つて望ましくは、ボディーソース間に印加される順方向電圧が約 0.7V以下になるよう に、 rl、 r2、 r3および r4の値を設定するとよい。
図 11(c)は埋め込みチャネル型 nMOSFETと埋め込みチャネル型 pMOSFETを用いた クロスカップル型 CMOS差動発振器の例を、図 11(1)には、その一般的な回路構成例 を示した。この回路の第 1の特徴は、トランジスタ 12および 13が埋め込みチャネル型 nMOSFETである点であり、図 6(a)、図 6(b)、図 7(a)で示したような埋め込みチャネル 型 nMOSFETを用いればよい。第 2の特徴は、トランジスタ 22および 23が埋め込みチ ャネル型 pMOSFETである点であり、図 l(b)、図 6(c)、図 7(b)で示したような埋め込み チャネル型 pMOSFETを用いればよ!ヽ。
この回路の第 3の特徴は、トランジスタ 12および 22のボディ端子 bl2および b22に、電 源電圧 Vddを抵抗分配した電圧の値に相当する電位が与えられるように、抵抗 38、 3 9および 40が接続されている点である。抵抗 38、 39および 40は、高電位側の電源 配線と低電位側の電源配線 (接地配線）との間に、直列接続されている。トランジスタ 12および 22のボディーソース間抵抗成分が抵抗 38の抵抗値 rl、抵抗 39の抵抗値 r 2および抵抗 40の抵抗値 r3に比べて十分に大きい場合、ボディ端子 bl2には、 Vdd X r3/ (rl + r2 + r3)
の電位が与えられ、ボディ端子 b22には、
Vdd X (r2 + r3)/ (rl + r2 + r3)
の電位が与えられる。このとき、電流源 36での電圧降下を Voffとすると、トランジスタ 1
2のボディーソース間には
Vdd X r3/ (rl + r2 + r3) Voff
の順方向電圧が印加され、トランジスタ 22のボディーソース間には
Vdd X rl/ (rl + r2 + r3)
の順方向電圧が印加されることになる。
この回路の第 4の特徴は、トランジスタ 13および 23のボディ端子 bl3および b23に、電 源電圧 Vddを抵抗分配した電圧の値に相当する電位が与えられるように、抵抗 41、 4 2および 43が接続されている点である。抵抗 41、 42および 43は、高電位側の電源 配線と低電位側の電源配線 (接地配線）との間に、直列接続されている。トランジスタ 13および 23のボディーソース間抵抗成分が抵抗 41の抵抗値 r4、抵抗 42の抵抗値 r 5および抵抗 43の抵抗値 r6に比べて十分に大きい場合、ボディ端子 bl3には、 Vdd X r6/ (r 4 + r5 + r6)
の電位が与えられ、ボディ端子 b23には、
Vdd X (r5 + r6)/ (r4 + r5 + r6)
の電位が与えられる。このとき、電流源 36での電圧降下を Voffとすると、トランジスタ 1
3のボディーソース間には
Vdd X r6/ (r4 + r5 + r6) Voff の順方向電圧が印加され、トランジスタ 23のボディーソース間には
Vdd X r4/ (r4 + r5 + r6)
の順方向電圧が印加されることになる。ボディ一ソース間に印加される順方向電圧が シリコンの拡散電位に相当する約 0.7Vよりも大きくなつた場合、ボディーソース間抵抗 成分が小さくなる（ダイオードがオンする）ため、ボディーソース間に電流が流れる。従 つて望ましくは、ボディーソース間に印加される順方向電圧が約 0.7V以下になるよう に、 rl、 r2、 r3、 r4、 r5および r6の値を設定するとよい。
以上のように本実施の形態 3によれば、発振器で用いて 、る増幅用電界効果トランジ スタの低周波ノイズ特性を低減することができ、発振器全体のノイズ特性を改善する ことができる。また、ボディ端子への電位付与手段として抵抗分圧回路を用い、各抵 抗の抵抗値の関係に応じてボディ端子に与える電位を任意に設定することで、ボデ ィ—ソース間に印加される順方向電圧を任意の値に設定できる。
なお、上記の実施の形態 3で用いた図 11では、図 21に示したクロスカップル型差動 発振器について本発明を適用した例を示したが、図 22〜図 24に示した他の発振器 についても同様に本発明を適用することで、同様の効果が得られる。これらの構成に ついて以下簡単に説明する。
まず図 14(a),(b),(c)は、それぞれ図 22(a),(b),(c)に示した従来の 3段シングルエンド型 リング発振器に本発明を適用した場合の回路構成を示す回路図であり、 bnl〜bn3は nMOSFETのボディ端子、 bpl〜bp3は pMOSFETのボディ端子、 R4〜R12は抵抗分 圧回路を構成する抵抗である。図 14(a)の場合、抵抗 R4と R5、 R6と R7、 R8と R9が それぞれ抵抗分圧回路を構成し、図 11(a)と同様、 nMOSFET ·ΜΝ1〜ΜΝ3として 埋め込みチャネル型 nMOSFETを用い、そのボディ端子 bnl〜bn3にそれぞれの抵抗 分圧回路から電源電圧 Vddを抵抗分配した電圧の値に相当する電位を与えることで 、ボディ一ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましく はボディーソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以 下となるように各抵抗値を設定する。図 14(b)の場合、抵抗 R4と R5、 R6と R7、 R8と R 9がそれぞれ抵抗分圧回路を構成し、図 11(b)と同様、 pMOSFET'MPl〜MP3とし て埋め込みチャネル型 pMOSFETを用い、そのボディ端子 bpl〜bp3にそれぞれの抵 抗分圧回路から電源電圧 Vddを抵抗分配した電圧の値に相当する電位を与えること で、ボディ一ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましく はボディーソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以 下となるように各抵抗値を設定する。図 14(c)の場合、抵抗 R4と R5と R6、 R7と R8と R 9、 R10と R11と R12がそれぞれ抵抗分圧回路を構成し、図 11(c)と同様、 nMOSFET • MN 1〜MN3として埋め込みチャネル型 nMOSFETを用 、、そのボディ端子 bnl〜b n3にそれぞれの抵抗分圧回路から電源電圧 Vddを抵抗分配した電圧の値に相当す る電位を与えることで、ボディーソース間の半導体接合に順方向電圧が印加される構 成とするとともに、 pMOSFET'MPl〜MP3として埋め込みチャネル型 pMOSFETを 用い、そのボディ端子 bpl〜bp3にそれぞれの抵抗分圧回路力 電源電圧 Vddを抵 抗分配した電圧の値に相当する電位を与えることで、ボディ ソース間の半導体接 合に順方向電圧が印加される構成とし、より望ましくはそれぞれのボディ一ソース間 の半導体接合に印加される順方向電圧がシリコンの拡散電位以下となるように各抵 抗値を設定する。これらの場合、図 22のところでも説明したように、トランジスタの段 数 (リング発振器の段数）は 3段に限られず、 3段以上の奇数であればよい。
次に、図 17(a),(b)ズ c)は、それぞれ図 23(a),(b)ズ c)に示した従来の差動型 3段リング発 振器に本発明を適用した場合の回路構成を示す回路図であり、 bnl〜bn6は nMOSF ETのボディ端子、 bpl〜bp6は pMOSFETのボディ端子である。図 17(a)の場合、抵抗 R7と R8、 R9と R10、 Rl lと R12、 R13と R14、 R15と R16、 R17と R18力 ^それぞれ 抵抗分圧回路を構成し、図 11(a)と同様、 nMOSFET'MNl〜MN6として埋め込み チャネル型 nMOSFETを用い、そのボディ端子 bnl〜bn6にそれぞれの抵抗分圧回路 力も電源電圧 Vddを抵抗分配した電圧の値に相当する電位を与えることで、ボディ一 ソース間の半導体接合に順方向電圧が印加される構成とし、より望ましくはボディ一 ソース間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下となるよう に各抵抗値を設定する。図 17(b)の場合、抵抗 R7と R8、 R9と R10、 R1 ^R12、 Rl 3と R14、 R15と R16、 Rl 7と Rl 8がそれぞれ抵抗分圧回路を構成し、図 11(b)と同 様、 pMOSFET'MPl〜MP6として埋め込みチャネル型 pMOSFETを用い、そのボデ ィ端子 bpl〜bp6にそれぞれの抵抗分圧回路から電源電圧 Vddを抵抗分配した電圧 の値に相当する電位を与えることで、ボディーソース間の半導体接合に順方向電圧 が印加される構成とし、より望ましくはボディ一ソース間の半導体接合に印加される順 方向電圧がシリコンの拡散電位以下となるように各抵抗値を設定する。図 17(c)の場 合、抵抗 R1と R2と R3、 R4と R5と R6、 R7と R8と R9、 RIOと R11と R12、 R13と R14 と R15、 R16と R17と R18がそれぞれ抵抗分圧回路を構成し、図 11(c)と同様、 nMO SFET'MN1〜MN6として埋め込みチャネル型 nMOSFETを用い、そのボディ端子 b nl〜bn6にそれぞれの抵抗分圧回路から電源電圧 Vddを抵抗分配した電圧の値に 相当する電位を与えることで、ボディーソース間の半導体接合に順方向電圧が印加 される構成とするとともに、 pMOSFET'MPl〜MP6として埋め込みチャネル型 pMO SFETを用い、そのボディ端子 bpl〜bp6にそれぞれの抵抗分圧回路力も電源電圧 Vd dを抵抗分配した電圧の値に相当する電位を与えることで、ボディ ソース間の半導 体接合に順方向電圧が印加される構成とし、より望ましくはそれぞれのボディ一ソー ス間の半導体接合に印加される順方向電圧がシリコンの拡散電位以下となるように 各抵抗値を設定する。これらの場合、図 23のところでも説明したように、トランジスタ の段数はループ内のトータルの反転数が奇数であればよぐリング発振器の段数は 3 段に限られず、奇数でも偶数でもよぐ 3段以上であればよい。
次に、図 20(a),(b)は、それぞれ図 24(a),(b)に示した従来のコルピッツ発振器に本発 明を適用した場合の回路構成を示す回路図であり、図 20(c),(d)は、それぞれ図 24(c ),(d)に示した従来のハートレー発振器に本発明を適用した場合の回路構成を示す 回路図であり、 bnlは nMOSFETのボディ端子、 bplは pMOSFETのボディ端子、 R1と R2は抵抗分圧回路を構成する抵抗である。図 20(a)、図 20(c)の場合、図 11(a)と同 様、 nMOSFET'MNlとして埋め込みチャネル型 nMOSFETを用い、そのボディ端子 bnlにそれぞれの抵抗分圧回路から電源電圧 Vddを抵抗分配した電圧の値に相当 する電位を与えることで、ボディーソース間の半導体接合に順方向電圧が印加される 構成とし、より望ましくはボディ一ソース間の半導体接合に印加される順方向電圧が シリコンの拡散電位以下となるように各抵抗値を設定する。図 20(b)、図 20(d)の場合 、図 11(b)と同様、 pMOSFET'MPlとして埋め込みチャネル型 pMOSFETを用い、そ のボディ端子 bplにそれぞれの抵抗分圧回路から電源電圧 Vddを抵抗分配した電圧 の値に相当する電位を与えることで、ボディーソース間の半導体接合に順方向電圧 が印加される構成とし、より望ましくはボディ一ソース間の半導体接合に印加される順 方向電圧がシリコンの拡散電位以下となるように各抵抗値を設定する。
なお、以上の実施の形態 3の各例では、電源電圧 Vddを抵抗分配してボディ端子へ 電位を与える手段として最も単純な構成例を示した力 複数の抵抗および MOSFET を組み合わせて、ボディ領域へ与える電位を制御することもできる。例えば、高電位 側電源配線と抵抗間および抵抗と接地配線間に MOSスィッチを備えることで、必要 なときにのみボディ端子及びボディ領域へ電位を与えることが可能となる。
さらに、特に図示しないが、 p型 Si基板を用いる場合には、実施の形態 3で用いる埋 め込みチャネル型 nMOSFETはトリプルゥエル構造を備えて!/、ることが望まし!/、。トリプ ルゥエル構造を用いることで、埋め込みチャネル型 nMOSFETのボディ端子に順方向 電圧を印加しても、同一基板上に配置されて 、る他の nMOSFETへの電圧印加の影 響を除去できる。
[0090] なお、実施の形態 3の場合には、ボディ端子の電位付与手段を構成する抵抗の抵 抗値にばらつきが生じることによってボディ端子へ与える電位にばらつきが生じるの で、抵抗の抵抗値にばらつきが生じない (抵抗を用いていない）と言う点では、実施 の形態 2の方が優れて!/、る。
[0091] 次に、電流源トランジスタと発振トランジスタの低周波雑音が、発振器の位相雑音特 性に与える影響を調べるために、より詳細なシミュレーションを行った。以下でのシミ ユレーシヨンでは、図 1(b)の SiGe- pMOSFETの SiGeチャネル層 65として、 Si Ge
0. 70 0. 30 層を用いている。
[0092] まず、発振器の電流源に理想電流源を用いて、位相ノイズに関して行ったシミュレ ーシヨンについて説明する。図 29(a)は、シミュレーションに用いた LC発振器の回路 図である。増幅用のトランジスタ Mlおよび M2のサイズはともに、ゲート長 0.5 m、ゲ ート幅 100 μ mである。電源電圧 Vddは 3Vで、理想電流源 Isの電流値は 6mAに設定し た。共振回路には抵抗 R、コイル L及び容量 Cを 2組用いており、抵抗 Rの抵抗値は 1 82 Ω、コイル Lのインダクタンスは 4nH、容量 Cの容量値は 3pFであり、発振周波数は 1 .2GHzに設定している。このシミュレーションは、トランジスタ Ml、 M2に、従来の表面 チャネル型 Si-pMOSFETを用いた場合と、図 1(b)の埋め込みチャネル型の SiGe-pM OSFETを用いた場合について行った。ここで、埋め込みチャネル型の SiGe-pMOSFE Tを用いた場合については、ボディーソース間電圧 Vbを 0Vにした場合と- 0.6Vにした 場合につ 、てシミュレーションを行った。
[0093] このシミュレーションの結果を図 29(b)に示す。図 29(b)において、 D1はボディ一ソ ース間電圧 Vbを 0Vにしている従来の表面チャネル型 Si-pMOSFETの位相ノイズ PN を示し、 D2はボディ—ソース間電圧 Vbを 0Vにしている SiGe-pMOSFETの位相ノイズ PNを示し、 D3はボディ一ソース間電圧 Vbを- 0.6Vにしている S iGe- pMOSFETの位 相ノイズ PNを示す。位相ノイズ PNは、所望の信号周波数 (ここでは発振周波数 1.2G Hz)力もオフセット周波数 Δ f離れた周波数にぉ 、て規定されるので、図 29(b)の横軸 は、オフセット周波数 Δ ίとしている。トランジスタの 1/fノイズの影響が 1/f3の成分とな つて現れ、熱雑音 (white noise)の影響が 1/f2の成分となって現れている。 1/f3の成分 については、従来の表面チャネル型 Si-pMOSFETの位相ノイズ（D1)と比べて、 SiGe -pMOSFET (Vb = 0V)の位相ノイズ (D2)の方が 8dBc程度低く、さらにボディ -ソー ス間に順方向電圧を印加した SiGe-pMOSFET (Vb = -0.6V)の位相ノイズ（D3)の方 が 15dBc程度低くなつている。したがって、発振器の増幅回路には、従来の表面チヤ ネル型 Si- pMOSFETより、 SiGe- pMOSFETを用いた方力 位相ノイズを低減でき、さ らにその SiGe-pMOSFETのボディ一ソース間に順方向電圧を印加することで、より位 相ノイズを低減できることが分かる。また、 1/f2の成分については、トランジスタの種類 にはほとんど依存しな 、ことが分かる。
[0094] 次に、発振器の電流源を種々変更して、位相ノイズに関して行ったシミュレーション について説明する。図 30(a)は、シミュレーションに用いた LC発振器の回路図である 。トランジスタ Mcl、 Mc2及び理想電流源 Isを用いてカレントミラー回路が構成され、 カレントミラー回路を構成する一方のトランジスタ Mc2が電流源となって 、る。共振回 路には抵抗 R、コイル L及び容量 Cを 2組用いている。ここでは、発振器の増幅用のト ランジスタ Ml、 M2と電流源のトランジスタ Mc2とのそれぞれに、従来の表面チヤネ ル型 Sト pMOS FETを用いた場合と、図 1(b)の埋め込みチャネル型の SiGe- pMOSFE Tを用いた場合についてシミュレーションを行った。また、埋め込みチャネル型の SiGe -pMOSFETを用いた場合については、ボディ—ソース間電圧 Vbを 0Vにした場合と- 0 • 6Vにした場合についてシミュレーションを行った。このシミュレーションの種々のケー スで設定した設計パラメータと、シミュレーション結果で得られた発振特性とをまとめ た表を図 31に示す。図 31の設計パラメータにおいて、増幅用のトランジスタ Ml、 M 2のタイプ及び電流源のトランジスタ Mc2のタイプに、 Siと記載されているのは、従来 の表面チャネル型 Si-pMOSFETを用いて!/、ることを示し、 SiGeと記載されて!、るのは 、埋め込みチャネル型 SiGe-pMOSFETを用いていることを示す。また、いずれの種類 のトランジスタを用いても、増幅用のトランジスタ Mlおよび M2のサイズはともに、ゲ ート長 0.5 μ m、ゲート幅 100 μ mとし、電流源のトランジスタ Mc2のサイズは、ゲート長 l ^ m,ゲート幅 200 μ mとしている。電源電圧 Vddは 3Vで、電流源のトランジスタ Mc2 の電流値 Idcは 6mAに設定した。共振回路に用いられて!/ヽるコイル Lのインダクタンス Lpは 4nH、抵抗 Rの抵抗値 Rpは 182 Ω、容量 Cの容量値 Cpは、図 31に示されたとお りである。また、図 31の発振特性には、発振周波数 flと、ピーク時発振出力電圧 Vpp と、発振周波数からの差分であるオフセット周波数 Δ ίが、 100Hz、 lkHz、 10kHzのそ れぞれにおける位相ノイズ PNと、位相ノイズ PNの 1/f3の成分と 1/f2の成分との境界 のオフセット周波数 f2(図 31 (b)参照）とを示している。また、 SI—VC01、 SG-VC 03、 SG—VC06の各ケースにおける位相ノイズ特性を図 31 (b)に示している。
[0095] 図 31において、 SI—VCOlと SI—VC02とのケースを比較すれば分かるように、 増幅用のトランジスタ Ml、 M2に、従来の表面チャネル型 Si-pMOSFETを用いている 場合には、電流源のトランジスタ Mc2に、従来の表面チャネル型 Si-pMOSFETを用 Vヽた場合も埋め込みチャネル型 SiGe-pMOSFETを用いた場合も位相ノイズ PNは殆 ど変わらない。
[0096] また、 SG—VCOlと SG—VC03とのケースを比較すれば分かるように、増幅用の トランジスタ Ml、 M2に、埋め込みチャネル型 SiGe-pMOSFETを用いている場合に は、電流源のトランジスタ Mc2に、従来の表面チャネル型 Si-pMOSFETを用いた場 合よりも埋め込みチャネル型 SiGe-pMOSFETを用いた場合の方が位相ノイズ PNは 低減する。
[0097] また、増幅用のトランジスタ Ml、 M2のボディーソース間電圧 Vbを- 0.6Vにしてボデ ィ一ソース間に順方向電圧を印加した場合でも、 30—¥じ02と30—¥じ04とのケ ースを比較すれば分力るように、増幅用のトランジスタ Ml、 M2に、埋め込みチヤネ ル型 SiGe-pMO SFETを用いている場合には、電流源のトランジスタ Mc2に、従来の 表面チャネル型 Si- pMOSFET用いた場合よりも埋め込みチャネル型 SiGe- pMOSFET を用いた場合の方が位相ノイズ PNは低減する。
[0098] また、 SG—VC04と SG—VC06とのケースを比較すれば分かるように、増幅用の トランジスタ Ml、 M2及び電流源のトランジスタ Mc2に、埋め込みチャネル型 SiGe-p MOSFETを用い、増幅用のトランジスタ Ml、 M2のボディ一ソース間電圧 Vbを- 0.6V にしてボディーソース間に順方向電圧を印加している場合には、電流源のトランジス タ Mc2にもボディーソース間電圧 Vbを- 0.6Vにしてボディーソース間に順方向電圧を 印加した場合の方が位相ノイズ PNは低減する。
[0099] 以上のシミュレーション結果をまとめると、増幅用のトランジスタ Ml、 M2に埋め込 みチャネル型 SiGe-pMOSFETを用い、それらのボディーソース間に順方向電圧を印 加する場合には、電流源のトランジスタ Mc2にも埋め込みチャネル型 SiGe-pMOSFE Tを用 Vヽることが位相ノイズ PNを低減する上で好ましく、さらに電流源のトランジスタ Mc2に用いる埋め込みチャネル型 SiGe-pMOSFETのボディーソース間にも順方向 電圧を印加するようにした方がより好ま U、。
[0100] 上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らか である。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行 する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を 逸脱することなぐその構造及び Z又は機能の詳細を実質的に変更できる。
産業上の利用可能性
[0101] 本発明に係る発振器は、電界効果トランジスタを用いて構成されて ヽるにもかかわ らず、バイポーラトランジスタに匹敵する低ノイズ特性を有し、安価で集積化にも適し ていることから、低ノイズ特性が必要とされるアナログ高周波回路等に有用である。

Claims

請求の範囲
[1] 第 1の電源配線と該第 1の電源配線との間に電源電圧が印加される第 2の電源配 線と、共振回路と、それぞれのソース領域同士が電気的に接続されそれぞれのドレイ ン領域が前記共振回路に電気的に接続されるとともに互いに差動対接続された一対 の第 1および第 2の電界効果トランジスタと、前記第 1および第 2の電界効果トランジス タのソース領域同士が電気的に接続された部分と前記第 2の電源配線との間に接続 された電流源とを備え、
前記第 1および第 2の電界効果トランジスタはそれぞれ、半導体基板上に形成され た第 1導電型のボディ領域と、前記ボディ領域上に形成された第 2導電型の前記ソー ス領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成された埋 め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介して形成 されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前記ボディ 領域と電気的に接続されたボディ端子が設けられており、
前記第 2の電源配線の電位と前記ボディ端子に与えられるボディ電位との間の電 圧と、前記電流源による電圧降下との差の電圧が、前記第 1および第 2の電界効果ト ランジスタそれぞれの前記ソース領域と前記ボディ領域間の半導体接合に対し順方 向に印加され、かつ前記半導体接合の拡散電位差以下となるように、前記ボディ端 子に前記ボディ電位を与えるボディ電位付与回路が設けられた、発振器。
[2] 第 1導電型が n型であり、第 2導電型が p型であり、前記第 1および第 2の電界効果ト ランジスタが pチャネル型電界効果トランジスタであり、
前記第 1の電源配線が低電位側電源配線で、前記第 2の電源配線が高電位側電 源配線であり、
前記ボディ電位付与回路は前記ボディ端子を前記低電位側電源配線に接続する 配線である、請求項 1に記載の発振器。
[3] 第 1導電型が p型であり、第 2導電型が n型であり、前記第 1および第 2の電界効果ト ランジスタが nチャネル型電界効果トランジスタであり、
前記第 1の電源配線が高電位側電源配線で、前記第 2の電源配線が低電位側電 源配線であり、 前記ボディ電位付与回路は前記ボディ端子を前記高電位側電源配線に接続する 配線である、請求項 1に記載の発振器。
[4] それぞれのソース領域が前記高電位側電源配線に電気的に接続されそれぞれの ドレイン領域が前記共振回路に電気的に接続されるとともに互いに差動対接続され た一対の第 1および第 2の pチャネル型電界効果トランジスタが設けられ、
前記第 1および第 2の pチャネル型電界効果トランジスタはそれぞれ、前記半導体 基板上に形成された n型のボディ領域と、前記ボディ領域上に形成された p型の前記 ソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成され た埋め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介して 形成されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前記ボ ディ領域と電気的に接続されたボディ端子が設けられ、前記ボディ端子が前記低電 位側電源配線に接続されており、
前記電源電圧が、前記第 1および第 2の pチャネル型電界効果トランジスタそれぞ れの前記ソース領域と前記ボディ領域間の半導体接合に対し順方向に印加され、か つ前記半導体接合の拡散電位差以下である、請求項 3に記載の発振器。
[5] 第 1導電型が n型であり、第 2導電型が p型であり、前記第 1および第 2の電界効果ト ランジスタが pチャネル型電界効果トランジスタであり、
前記第 1の電源配線が低電位側電源配線で、前記第 2の電源配線が高電位側電 源配線であり、
前記ボディ電位付与回路は、前記高電位側電源配線と前記低電位側電源配線と の間に接続され、前記電源電圧を分圧した電圧に相当する電位を前記ボディ電位と してそれぞれの前記ボディ端子に与える回路である、請求項 1に記載の発振器。
[6] 第 1導電型が p型であり、第 2導電型が n型であり、前記第 1および第 2の電界効果ト ランジスタが nチャネル型電界効果トランジスタであり、
前記第 1の電源配線が高電位側電源配線で、前記第 2の電源配線が低電位側電 源配線であり、
前記ボディ電位付与回路は、前記高電位側電源配線と前記低電位側電源配線と の間に接続され、前記電源電圧を分圧した電圧に相当する電位を前記ボディ電位と してそれぞれの前記ボディ端子に与える回路である、請求項 1に記載の発振器。
[7] それぞれのソース領域が前記高電位側電源配線に電気的に接続されそれぞれの ドレイン領域が前記共振回路に電気的に接続されるとともに互いに差動対接続され た一対の第 1および第 2の pチャネル型電界効果トランジスタが設けられ、
前記第 1および第 2の pチャネル型電界効果トランジスタはそれぞれ、前記半導体 基板上に形成された n型のボディ領域と、前記ボディ領域上に形成された p型の前記 ソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に形成され た埋め込みチャネル層と、前記埋め込みチャネル層の上方にゲート絶縁膜を介して 形成されたゲート電極とを有した埋め込みチャネル型トランジスタであり、かつ前記ボ ディ領域と電気的に接続されたボディ端子が設けられ、
前記高電位側電源配線と低電位側電源配線との間に接続され、前記電源電圧を 分圧した電圧に相当する電位を前記第 1および第 2の pチャネル型電界効果トランジ スタそれぞれの前記ボディ端子に与える分圧回路が設けられ、
前記高電位側電源配線の電位と、前記分圧回路から前記第 1および第 2の pチヤネ ル型電界効果トランジスタそれぞれの前記ボディ端子に与えられる電位との差の電 圧が、前記第 1および第 2の pチャネル型電界効果トランジスタそれぞれの前記ソース 領域と前記ボディ領域間の半導体接合に対し順方向に印加され、かつ前記半導体 接合の拡散電位差以下である、請求項 6に記載の発振器。
[8] 前記半導体基板はシリコンを主とする基板であり、前記 pチャネル型電界効果トラン ジスタは、 SiGe層または SiGeC層により前記埋め込みチャネル層が形成された、請 求項 2または 5に記載の発振器。
[9] 前記半導体基板はシリコンを主とする基板であり、前記 nチャネル型電界効果トラン ジスタは、 SiC層または SiGeC層により前記埋め込みチャネル層が形成された、請求 項 3または 6に記載の発振器。
[10] 前記半導体基板はシリコンを主とする基板であり、前記 pチャネル型電界効果トラン ジスタは、 SiGe層または SiGeC層により前記埋め込みチャネル層が形成され、前記 nチャネル型電界効果トランジスタは、 SiC層または SiGeC層により前記埋め込みチ ャネル層が形成された、請求項 4または 7に記載の発振器。 前記ゲート絶縁膜から前記埋め込みチャネル層までの距離を、 Onmより長ぐ 5nm より短くした、請求項 8〜10のいずれかに記載の発振器。
前記ゲート絶縁膜から前記埋め込みチャネル層までの距離を、 0. 5nmより長ぐ 3 nmより短くした、請求項 8〜10のいずれかに記載の発振器。
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