WO2005099074A1

WO2005099074A1 - 誘導性負荷電流制御回路及び電源装置

Info

Publication number: WO2005099074A1
Application number: PCT/JP2005/005413
Authority: WO
Inventors: Takashi Ryu; Hiroki Akashi; Takuya Ishii; Hiroshi Saito
Original assignee: Matsushita Electric Industrial Co., Ltd.
Priority date: 2004-03-31
Filing date: 2005-03-24
Publication date: 2005-10-20
Also published as: US20080273354A1; JP4541358B2; US7592792B2; CN100525033C; CN1938928A; TW200605483A; JPWO2005099074A1; KR20060132963A

Abstract

　誘導性負荷に流れる電流を精度良く検出し制御する誘導性負荷電流制御回路及び電源装置を提供する。　本発明の誘導性負荷電流制御回路は、入力電圧と接地電位との間に直列に接続された第１および第２のスイッチ素子と、第１および第２のスイッチ素子の接続点に接続された誘導性負荷と、第１および第２のスイッチ素子の接続点に一方の端子が接続された第３のスイッチ素子と、第３のスイッチ素子の他方の端子と接続して第３のスイッチ素子の出力電流を基準電流と比較し、大小関係を判定して出力する電流比較器と、電流比較器の出力に基づいて第２のスイッチ素子が導通した状態から第１のスイッチ素子が導通した状態への移行を制御するスイッチ素子制御回路と、を有する。

Description

明細書

誘導性負荷電流制御回路及び電源装置

技術分野

[0001] 本発明は、誘導性負荷電流制御回路及び電源装置に関する。

背景技術

[0002] スイッチング電源又はモーター制御用インバータ等に用いられる誘導性負荷電流制御回路は、入力電圧と接地電位との間に直列に接続された 2個のスィッチ素子を交互に導通させ、その導通時間を制御することで、 2個のスィッチ素子の接続点に接続されたインダクタ (誘導性負荷）に流れる電流 (インダクタ電流）を制御する。近年、誘導性負荷をスィッチ素子で制御する電源装置、例えば DC— DCコンバータなどにおいて、誘導性負荷に流れる電流を正確に検出し制御する技術が求められている。

[0003] 入力電圧よりも低い電圧を出力する降圧 DC— DCコンバータについて説明する。降圧 DC— DCコンバータにおいて、一般に同期整流型と呼ばれるものは、入力電圧と接地電位の間に直列に接続された第 1および第 2のスィッチ素子を交互にオンオフさせることにより、接続点の電位を交互に入力電圧と接地電位に導通させる。この電圧をインダクタとキャパシタカもなる低域フィルタで平均化することによって、出力端子に直流電圧を出力する。出力電圧と基準電圧の差電圧を増幅したエラー電圧を PWM 変でパルス幅変調された信号に変換し、第 1および第 2のスィッチ素子を交互にオンオフさせる時間の比（デューティーサイクル)を制御することによって、出力電圧が目標値になるように制御して、る。

[0004] さらに近年の技術では、インダクタに流れる電流を監視して定められた電流に達するとオンオフの状態を切り替えて制御する方法が取られて、る。そのインダクタ電流の監視方法としては、主に 2つの方法が知られている。その 1つは、入力電圧と接地電位間に直列に接続された第 1および第 2のスィッチ素子のうち、入力電圧側に設けられた第 1のスィッチ素子を流れる電流を監視して、インダクタに流れる三角波状の電流の最大値を制御する方法である。もう 1つは、入力電圧と接地電位間に直列に接続された第 1および第 2のスィッチ素子のうち、接地電位側に設けられた第 2のスィツチ素子を流れる電流を監視して、インダクタに流れる三角波状の電流の最小値を制御する方法である。

[0005] 降圧 DC— DCコンバータを低いデューティーサイクルで動作させる場合は、電流の最大値を制御するよりも最小値を制御する方が高速なスイッチング周波数に対応しやすいことが知られている（例えば、特開 2001— 136737号参照）。

図 5を用いて、特開 2001— 136737号公報に開示された、インダクタに流れる三角波状の電流の最小値を制御する方法による、従来例の降圧 DC— DCコンバータについて説明する。

[0006] 図 5は、典型的な従来例の降圧 DC— DCコンバータ (電源装置)の構成を示す回路図である。入力端子 117は、直流電圧を出力する外部電源 104の一端に接続されている。外部電源 104の他端は、接地電位に接続された接地端子 118に接続されている。図 5の従来例の降圧 DC - DCコンバータ (電源装置）は、入力端子 117及び接地端子 118から外部電源 104が出力する直流電圧を入力する。

[0007] 第 1のスィッチ素子 (高電位側のスィッチ素子） 119及び第 2のスィッチ素子 (低電位側のスィッチ素子） 120は、入力端子 117と接地端子 118との間に直列に接続される。 Pチャンネル型 FETである第 1のスィッチ素子（高電位側のスィッチ素子） 119のソースは、入力端子 117に接続される。 Nチャンネル型 FETである第 2のスィッチ素子 (低電位側のスィッチ素子） 120のソースは、接地端子 118に接続される。

[0008] インダクタ 123の一端は、高電位側のスィッチ素子 119及び低電位側のスィッチ素子 120の各ドレインと、電流検出増幅器 501の反転入力端子の接続点 122とに接続される。インダクタ 123の他端は、フィルタ 'キャパシタ 124の一端と出力端子 125に接続される。

[0009] 降圧 DC— DCコンバータの出力端子 125と接地端子 118との間には、図示を省略した外部負荷が接続される。

電流検出増幅器 501の 2つの入力端子はそれぞれ、低電位側のスィッチ素子 120 の両端に接続され、その降下電圧に比例した電圧を出力する。

[0010] 基準電圧発生部 101は、基準電圧 V を出力する。

EF

エラー増幅器 102の非反転入力端子は、基準電圧発生部 101に接続されて基準電圧 V を入力し、反転入力端子は出力端子 125に接続されて出力電圧 Voutを入 EF

力する。エラー増幅器 ₁₀2は、基準電圧 V と出力電圧 Voutとの差電圧を増幅した

EF

エラー電圧をエラー電圧入力端子 126に出力する。

[0011] 比較器 502の非反転入力端子はエラー電圧入力端子 126を介してエラー増幅器 1 02の出力端子に接続され、比較器 502の反転入力端子は電流検出増幅器 501の出力端子に接続される。比較器 502は、電流検出増幅器 501が出力する低電位側のスィッチ素子 120の降下電圧に比例した電圧と、エラー増幅器 102が出力するェラー電圧とを比較し、低電位側スィッチ素子 120の降下電圧がエラー電圧未満となつた時に Highを出力し、そうでなければ Lowを出力する。

[0012] 発振器 115は、図 5の降圧 DC— DCコンバータの動作周波数のクロックを出力するスィッチ素子制御回路 116は、立ち上がりエッジトリガーのセット Zリセット型フリップフロップである。スィッチ素子制御回路 116のセット端子は比較器 502に接続されて、比較器 502の出力電圧を入力する。スィッチ素子制御回路 116のリセット端子は発振器 115に接続されて、発振器 115が出力するクロックを入力する。

[0013] スィッチ素子制御回路 116は RSフリップフロップ力もなり、リセット端子に入力されたクロックが Lowから Highに切り換わった時にリセット状態になる。リセット状態において、スィッチ素子制御回路 116は、第 1のスィッチ素子 119を遮断状態にし、第 2のスィッチ素子 120を導通状態にする。

[0014] スィッチ素子制御回路 116は、セット端子に入力される比較器 502の出力電圧が L owから Highに切り換わった時にセット状態になる。セット状態において、スィッチ素子制御回路 116は、第 1のスィッチ素子 119を導通状態にし、第 2のスィッチ素子 12 0を遮断状態にする。

[0015] 図 5において、電流検出増幅器 501、比較器 502、発振器 115、スィッチ素子制御回路 116、入力端子 117、接地端子 118、第 1のスィッチ素子 119、第 2のスィッチ素子 120、インダクタ 123、出力端子 125、エラー電圧入力端子 126は、従来例の誘導性負荷電流制御回路を構成する。

[0016] 上記のように構成された従来の誘導性負荷電流制御回路を用いた降圧 DC— DCコンバータについて、その動作を説明する。降圧 DC— DCコンバータの出力端子 125 と接地端子 118との間に、図示を省略した外部負荷が接続されている。

[0017] スィッチ素子制御回路 116は起動時にセット状態に設定され、高電位側の第 1のスイッチ素子 119を導通状態にし、低電位側の第 2のスィッチ素子 120を遮断状態にする。外部電源 104から入力端子 117、スィッチ素子 119、インダクタ 123を介してフィルタ 'キャパシタ 124と外部負荷とに電流が供給される。インダクタ電流 IL (t)は時間 tと共に増え、インダクタ 123にはエネルギーが蓄えられる。この状態を続けると、ィンダクタ電流は時間と共に増え続ける。

[0018] スィッチ素子制御回路 116は、所定の時間毎に、リセット端子力も発振器 115が出力するクロックを入力する。スィッチ素子制御回路 116は、リセット端子力入力するクロック力Lowから Highに切り換わった時にリセット状態になり、高電位側の第 1のスイッチ素子 119を遮断状態にし、低電位側の第 2のスィッチ素子 120を導通状態にする。

[0019] インダクタ 123に蓄えられたエネルギーにより、インダクタ電流は前の状態を保持して連続して流れる特性がある。インダクタ電流は、接地端子 118から低電位側のスィツチ素子 120とインダクタ 123を介して、出力端子 125に接続された外部負荷に供給される。

[0020] 第 2のスィッチ素子 120が遮断状態から導通状態に切り換わった時、電流検出増幅器 501が出力する低電位側のスィッチ素子 120の降下電圧に比例した電圧は、ェラー増幅器 102が出力するエラー電圧より高い。比較器 502は Lowを出力する。この状態でインダクタ電流は時間と共に減少する。

[0021] 低電位側の第 2のスィッチ素子 120の降下電圧がエラー電圧未満になると、比較器 502の出力は Lowから Highに切り換わる。それによりスィッチ素子制御回路 116は、再度セット状態になり、低電位側の第 2のスィッチ素子 120を遮断状態にし、高電位側の第 1のスィッチ素子 119を導通状態にする。外部電源 104から入力端子 117、第 1のスィッチ素子 119、インダクタ 123を介してフィルタ ·キャパシタ 124と外部負荷とに電流が供給される。インダクタ電流 IL (t)は時間 tと共に増え、インダクタ 123にはエネルギーが蓄えられる。 [0022] 以下、上記の動作を繰り返す。回路が平衡動作状態となった時、比較器 502の 2つの入力信号である、電流検出増幅器 501が出力する三角波状の電圧の最小値と、エラー増幅器 102が出力するエラー電圧の値とは一致する。

このように従来例の降圧 DC— DCコンバータ（電源装置）は、低電位側の第 2のスィツチ素子 120に流れる電流を監視して、インダクタ 123に流れる三角波状の電流の最小値を制御している。

特許文献 1：特開 2001— 136737号公報

発明の開示

発明が解決しょうとする課題

[0023] 従来例の降圧 DC— DCコンバータは、低電位側の第 2のスィッチ素子での降下電圧をエラー電圧とを比較するように構成されてヽる。低電位側の第 2のスィッチ素子での降下電圧は、その導通抵抗とインダクタ電流との積で表される。スィッチ素子には一般に FET (電界効果トランジスタ)を用いられるが、その導通抵抗は半導体製造工程のばらつきにより大きな個体誤差を持つ。この場合一定のインダクタ電流に対して低電位側の第 2のスィッチ素子での降下電圧は大きな個体誤差を持つことになる。

[0024] 電流検出増幅器 501の入力オフセット電圧も、通常プラスマイナス 10mV程度ある。電流検出増幅器 501の利得には、ばらつきが有る。低電位側のスィッチ素子 120 での降下電圧のばらつきに入力オフセット電圧を加算して、ばらつきのある利得で増幅した電流検出増幅器 501の出力は、より大きな個体誤差を持つ。

[0025] 上述のように、回路が平衡動作状態となった時、比較器の 2つの入力信号である電流検出増幅器 501が出力する三角波状の電圧の最小値と、エラー電圧とは一致する。従って、電流検出増幅器の出力と一致したエラー電圧も大きな個体誤差を持つことになり、結果として DC— DCコンバータの出力電圧が大きな個体誤差を持つことになる。

[0026] 低電位側のスィッチ素子 120での降下電圧を増幅する代わりに、低電位側のスイツチ素子 120と接地端子 118との間に直列に高精度の抵抗を挿入し、抵抗の降下電圧を増幅する方法を取れば降下電圧の個体誤差は少なくできる。しかし、電流検出増幅器 501による誤差を無くすことはできないし、抵抗での降下電圧が電力損失の増加となる故に、 DC— DCコンバータの電力効率が低下すると、う大きな欠点がある

[0027] 本発明は、電力効率を低下させることなぐ誘導性負荷に流れる電流 (インダクタ電流)を精度良く検出し制御する誘導性負荷電流制御回路及び電源装置を提供することを目的とする。

課題を解決するための手段

[0028] 上記課題を解決するため、本発明は下記の構成を有する。

本発明の 1つの観点による誘導性負荷電流制御回路は、入力電圧を入力する入力端子と、出力電圧を出力する出力端子と、基準電流を出力する電流駆動能力を有する電流源である基準電源と、前記入力端子と接地電位との間に直列に接続された第 1のスィッチ素子及び第 2のスィッチ素子と、前記第 1のスィッチ素子と前記第 2のスィッチ素子との接続点に一端を接続し、他端を前記出力端子に接続して前記出力電圧を出力する誘導性負荷と、前記第 1のスィッチ素子と前記第 2のスィッチ素子との接続点に一端を接続された第 3のスィッチ素子と、前記基準電源の出力端子に一端を接続し、他端を前記第 3のスィッチ素子の他端に接続し、前記第 3のスィッチ素子の電流駆動能力と前記基準電流の電流駆動能力とを比較して、その大小関係を判定して出力する電流比較器と、前記第 1のスィッチ素子を導通させ、前記第 2のスイッチ素子及び前記第 3のスィッチ素子を非導通として、前記入力電圧から前記誘導性負荷に電流を流す第 1の状態と、前記第 1のスィッチ素子を非導通とし、前記第 2 のスィッチ素子及び前記第 3のスィッチ素子を導通させて、前記第 1の状態において前記誘導性負荷に蓄えられたエネルギーによって前記第 2のスィッチ素子に前記接地電位力前記誘導性負荷に向けて電流が流れる第 2の状態と、を交互に制御し、前記電流比較器の出力に基づいて前記第 2の状態から前記第 1の状態への移行を制御するスィッチ素子制御回路と、を有する。

[0029] この発明によれば、第 3のスィッチ素子及び電流比較器を用いることにより、誘導性負荷に流れる電流を精度良く検出して、誘導性負荷の電流を制御する誘導性負荷電流制御回路を実現できる。典型的には誘導性負荷電流制御回路は、誘導性負荷に流れる三角波状の電流の最小値を精度良く検出して、誘導性負荷の電流を制御する。

[0030] 本発明の他の観点による上記の誘導性負荷電流制御回路において、前記基準電源は、直列接続された電圧源と抵抗によって構成され、前記抵抗の一端より所定の電流を得る。

[0031] 本発明の別の観点による上記の誘導性負荷電流制御回路において、前記基準電源は、所定の基準電流を出力する電流駆動能力を有する基準電流源であって、前記基準電流源の電流駆動能力の大きさを制御することにより、前記誘導性負荷の出力電圧を制御する。

[0032] この発明によれば、基準電流源の電流駆動能力の大きさを制御することにより、誘導性負荷に流れる電流を任意の値に制御する誘導性負荷電流制御回路を実現できる。

[0033] 本発明の更に別の観点による上記の誘導性負荷電流制御回路において、前記第 2のスィッチ素子及び前記第 3のスィッチ素子はトランジスタによって構成され、前記第 3のトランジスタに流れる電流が前記第 2のトランジスタに流れる電流よりも小さくなるように導通抵抗を設定する。

[0034] この発明によれば、第 3のスィッチ素子が誘導性負荷の出力電圧に影響を与えることなぐ誘導性負荷に流れる電流を精度良く検出する誘導性負荷電流制御回路を実現できる。

[0035] 本発明の更に別の観点による上記の誘導性負荷電流制御回路において、前記電流比較器は、一端を前記基準電源に接続され、他端を前記第 3のスィッチ素子の他端に接続され、制御端子に所定の電圧を入力されることによって、他端に接続された前記第 3のスィッチ素子の他端との接続点の電位をほぼ接地電位に近づけるように動作するトランジスタを有し、前記基準電源と前記トランジスタの一端との間の任意の点の電位、又はその電位を 2値ィ匕した値を、判定結果として出力する。

[0036] 第 3のスィッチ素子を、電流駆動能力が第 2のスィッチ素子より小さいことを除いて、第 2のスィッチ素子と同一の特性を有するように構成する。第 3のスィッチ素子の他端の電位をほぼ接地電位に制御することにより、第 3のスィッチ素子に流れる電流が第 2のスィッチ素子に流れる電流と比例関係を有するようにできる。この発明によれば、第 3のスィッチ素子に流れる電流を検出することにより、第 2のスイッチ素子に流れる電流を精度良く検出出来る。

[0037] 本発明の 1つの観点による電源装置は、基準電圧を出力する基準電圧発生部と、上記のいずれかに記載の前記誘導性負荷電流制御回路と、前記基準電圧と前記誘導性負荷電流制御回路の前記出力電圧とを比較して、その差電圧を増幅したエラ一電圧を出力するエラー増幅器と、を有し、前記エラー電圧の絶対値が小さくなるように、前記誘導性負荷電流制御回路の前記基準電流の値を制御する。

[0038] この発明によれば、誘導性負荷に流れる電流を精度良く検出して、安定した出力電圧を出力する電源装置を実現できる。典型的には誘導性負荷電流制御回路は、誘導性負荷に流れる三角波状の電流の最小値を精度良く検出する。

発明の効果

[0039] 本発明によれば、誘導性負荷に流れる電流を精度良く検出して、誘導性負荷の電流を制御する誘導性負荷電流制御回路を実現できるという有利な効果が得られる。典型的には誘導性負荷電流制御回路は、誘導性負荷に流れる三角波状の電流の最小値を精度良く検出して、誘導性負荷の電流を制御する。

本発明によれば、誘導性負荷に流れる電流を精度良く検出して、安定した出力電圧を出力する電源装置を実現できるという有利な効果が得られる。

図面の簡単な説明

[0040] [図 1]図 1は本発明の実施の形態 1の電源装置の構成を示す図である。

[図 2]図 2は本発明の実施の形態 1における動作を示すタイミング図である。

[図 3]図 3は本発明の実施の形態 2の電源装置の構成を示す図である。

[図 4]図 4は本発明の実施の形態 3の電圧安定ィ匕回路、モノマルチノイブレータ及びその周辺回路を示す図である。

[図 5]図 5は従来例の誘導性負荷電流制御回路を用いた降圧 DC— DCコンバータの回路図である。

発明を実施するための最良の形態

[0041] 以下、本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。 [0042] 《実施の形態 1》

図 1及び図 2を用いて、本発明の実施の形態 1の誘導性負荷電流制御回路及び電源装置について説明する。図 1は、本発明の実施の形態 1の電源装置の構成を示す図である。実施の形態 1の電源装置は降圧 DC— DCコンバータである。

本発明の実施の形態 1の電源装置（図 1)において、従来例（図 5)に対応する構成要素には同一番号を付している。本発明の実施の形態 1の誘導性負荷電流制御回路は、図 5に示す従来例の電流検出増幅器 501及び比較器 502に代えて、図 1に示す電流比較器 114及び第 3のスィッチ素子 121等を用いて、電流を検出して、る点力従来例と異なる。

[0043] 図 1において、基準電流源 113、電流比較器 114、発振器 115、スィッチ素子制御回路 116、入力端子 117、接地端子 118、第 1のスィッチ素子 119、第 2のスィッチ素子 120、第 3のスィッチ素子 121、インダクタ 123、出力端子 125、エラー電圧入力端子 126は、実施の形態 1の誘導性負荷電流制御回路を構成する。

[0044] 入力端子 117は、直流電圧 V を出力する外部電源 104の一端に接続される。外

IN

部電源 104の他端は、接地電位に接続された接地端子 118に接続される。外部電源 104から出力される直流電圧 V は、入力端子 117及び接地端子 118に入力され

IN

る。

[0045] 第 1のスィッチ素子 (高電位側のスィッチ素子） 119及び第 2のスィッチ素子 (低電位側のスィッチ素子） 120は、入力端子 117と接地端子 118との間に直列に接続される。 Pチャンネル型 FETである第 1のスィッチ素子（高電位側のスィッチ素子） 119のソースは、入力端子 117に接続される。 Nチャンネル型 FETである第 2のスィッチ素子 (低電位側のスィッチ素子） 120のソースは、接地端子 118に接続される。

[0046] 第 1のスィッチ素子 119のドレインと第 2のスィッチ素子 120のドレインとの接続点には、 Nチャンネル型 FETである第 3のスィッチ素子 121のドレインが接続されている。第 3のスィッチ素子 121のゲートは、第 2のスィッチ素子 120のゲートと接続される。第 1、第 2及び第 3のスィッチ素子 119、 120、 121のゲートは、スィッチ素子制御回路 1 16の Qバー出力端子 (反転出力端子）に接続される。

[0047] 第 3のスィッチ素子 121のソースは、電流比較器 114の電流出力端子 131と接続される。 Nチャンネル型 FETである第 3のスィッチ素子 121は、電流駆動能力が第 2のスィッチ素子 120より小さいことを除いて、第 2のスィッチ素子 120と同一の特性を有する。

[0048] 誘導性負荷であるインダクタ 123の一端は、第 1のスィッチ素子 119、第 2のスイツチ素子 120及び第 3のスィッチ素子 121の各ドレインの接続点 122に接続される。ィンダクタ 123の他端は、フィルタ ·キャパシタ 124の一端と出力端子 125に接続される

[0049] 降圧 DC— DCコンバータの出力端子 125と接地端子 118との間には、図示を省略した外部負荷が接続される。実施の形態 1の電源装置は、出力端子 125から所定の電圧 V を出力する。

OUT

[0050] 基準電圧発生部 101は、基準電圧 V を出力する。エラー増幅器 102の非反転入

EF

力端子は、基準電圧発生部 101に接続されて基準電圧 V を入力する。エラー増幅

REF

器 102の反転入力端子は、出力端子 125に接続されて出力電圧 V を入力する。

OUT

エラー増幅器 102は、基準電圧 V と出力電圧 V との差電圧を増幅してエラー電

REF OUT

圧を出力する。

エラー電圧入力端子 126は、エラー増幅器 102の出力端子に接続されて、エラー電圧を入力する。

[0051] 位相補償回路 111は、直列に接続された抵抗とコンデンサを有する。抵抗は、エラ一電圧入力端子 126に接続され、コンデンサは接地電位に接続される。位相補償回路 111は、エラー電圧を入力し、位相を調整して出力する。

電圧電流変翻 (V-I変翻） 112は、位相補償回路 111に接続され、入力したェラー電圧を電流に変換して出力する。

[0052] 基準電流源 113は、基準電流 I を出力する。実施の形態 1において、基準電流 I

REF

は可変である。基準電流源 113は、電圧電流変換器 112が出力する電流値に基

REF

づいて、基準電流 I の電流値を決定する。基準電流 I を、電圧電流変換器 112が

REF EF

出力する電流値 (つまり、エラー増幅器 102が出力して電圧電流変換器 112に入力されるエラー電圧）に基づいて可変とすることより、三角波状のインダクタ電流 IL (t) の最小値を検出し、インダクタ電流を制御し、出力電圧 V を安定化している。

OUT [0053] 電流比較器 114は、基準電流源 113に接続された電流入力端子 132、電流入力端子 132に接続された電圧安定ィ匕回路 133とバッファアンプ 134、及び電圧安定ィ匕回路 133に接続された電流出力端子 131を有する。

電流比較器 114は、基準電流源 113が出力する基準電流 I を電流入力端子 132

EF

力入力し、電流出力端子 131から第 3のスィッチ素子 121に電流 IS2 (t)を流す。

[0054] 電流比較器 114の電圧安定ィ匕回路 133は、電流入力端子 132と電流出力端子 13 1との間に接続されたトランジスタ 141及びトランジスタ 141のベースと接地電位との間に接続された電圧源 142を有する。

[0055] トランジスタ 141は、バイポーラトランジスタである。トランジスタ 141のベース電圧は、ベース 'ェミッタ間電圧 (約 0. 7V)に相当する一定電圧を出力する電圧源 142によつて与えられる。トランジスタ 141のェミッタは、電流出力端子 131と接続されて、電流出力端子 131の電圧を接地電位 OVに近づけるように動作する。トランジスタ 141 のコレクタは、電流入力端子 132に接続される。この構成により、第 3のスィッチ素子 121の各端子の設定電位は、ソースが接地された第 2のスィッチ素子 120の各端子の設定電位とほぼ同一になる。

[0056] [第 3のスィッチ素子 121の電流駆動能力]： [第 2のスィッチ素子 120の電流駆動能力] = l : a (a> l)とすると、第 3のスィッチ素子 121には、常に第 2のスィッチ素子 120に流れる電流の lZaの電流が流れる。即ち、実施の形態 1において、第 2のスィッチ素子 120と第 3のスィッチ素子 121は、所定の導通抵抗の比を持ち、第 3のスイッチ素子 121に流れる電流が第 2のスィッチ素子 120に流れる電流よりも少なくなるように設定する。

[0057] 第 3のスィッチ素子 121と電流比較器 114の電流出力端子 131との接続点が接地電位に等しくなつたとき、第 3のスィッチ素子 121には第 2のスィッチ素子 120との導通抵抗の比の逆数に等し、比の電流が流れる。この電流 IS2 (t)を電流比較器 114 で基準電流 I と比較する。

REF

[0058] 第 3のスィッチ素子 121に流れる電流（第 3のスィッチ素子 121の電流駆動能力） IS 2 (t)が、基準電流源 113が出力する基準電流 (基準電流源 113の電流駆動能力） I よりも大きくなると、トランジスタ 141のコレクタ電位は接地電位に近くなる (Vcく V Z2)。

第 3のスィッチ素子 121の電流駆動能力 IS2 (t)が基準電流源 113の電流駆動能力 I よりも小さくなると、トランジスタ 141のコレクタ電位は入力電圧 V に近くなる (V

REF IN

c >V

IN Z2)。

このコレクタ電圧 Vcは、バッファアンプ 134を通して、電流比較器 114の出力になる。

[0059] バッファアンプ 134は、 1/V の閾値を有し、 High又は Lowの 2値を出力する。ノ

IN

ッファアンプ 134は、電流出力端子 131から電流が流れる第 3のスィッチ素子 121の電流駆動能力と、電流入力端子 132から電流を入力する基準電流源 113の電流駆動能力 I とを比較し、大小関係を判定して出力する。即ちバッファアンプ 134は、基

REF

準電流源 113、電流比較器 114、第 3のスィッチ素子 121を通して流れる電流が基準電流 I より大きければ Lowを出力し、その電流が基準電流 I より小さければ Hig

REF REF

hを出力する。

[0060] スィッチ素子制御回路 116は、立ち上がりエッジトリガーのセット Zリセット型フリップフロップである。スィッチ素子制御回路 116のセット端子には、バッファアンプ 134の出力端子が接続される。スィッチ素子制御回路 116のリセット端子は、発振器 115に接続される。発振器 115は、図 1の降圧 DC— DCコンバータの動作周波数のクロックを出力する。スィッチ素子制御回路 116は、セット端子力も電流比較器 114の出力電圧を入力し、リセット端子力発振器 115が出力するクロックを入力する。

[0061] スィッチ素子制御回路 116は、セット端子に入力された電流比較器 114の出力電圧が Lowから Highに切り換わった時にセット状態になる。セット状態において、スイツチ素子制御回路 116は、第 1のスィッチ素子 119を導通状態にし、第 2のスィッチ素子 120及び第 3のスィッチ素子 121を遮断状態にする（第 1の状態)。

[0062] スィッチ素子制御回路 116は、リセット端子に入力されたクロックが Lowから Highに切り換わった時にリセット状態になる。リセット状態において、スィッチ素子制御回路 1 16は、第 1のスィッチ素子 119を遮断状態にし、第 2のスィッチ素子 120及び第 3のスィッチ素子 121を導通状態にする (第 2の状態)。

[0063] このように、スィッチ素子制御回路 116は、第 1のスィッチ素子 119と、第 2のスイツチ素子 120及び第 3のスィッチ素子 121とを交互に導通させ、第 1の状態 (充電状態 )と第 2の状態 (放電状態）とを切り換える。第 1の状態力第 2の状態への切り換えは、所定の時間が経過することにより実行し、第 2の状態力第 1の状態への切り換えは、電流比較器 114の出力に基づ、て行う「谷電流制御方式」を採用する。

[0064] 上記のように構成された実施の形態 1の誘導性負荷電流制御回路を用いた降圧 D C DCコンバータの動作を説明する。スィッチ素子制御回路 116は起動時にセット状態に設定され、高電位側の第 1のスィッチ素子 119を導通状態にし、低電位側の第 2のスィッチ素子 120及び第 3のスィッチ素子 121を遮断状態にする。外部電源 10 4から入力端子 117、スィッチ素子 119、インダクタ 123を介してフィルタ 'キャパシタ 1 24と図示を省略した外部負荷とに電流が供給される。インダクタ電流 IL (t)は時間 tと共に増え、インダクタ 123にはエネルギーが蓄えられる。この状態を続けるとインダクタ電流は時間と共に増え続ける (第 1の状態:充電状態)。

[0065] 所定の時間毎に、スィッチ素子制御回路 116は、リセット端子力発振器 115が出力するクロックを入力する。スィッチ素子制御回路 116は、リセット端子に入力されたクロック力Lowから Highに切り換わった時にリセット状態になり、高電位側の第 1のスイッチ素子 119を遮断状態にし、低電位側の第 2のスィッチ素子 120及び第 3のスィツチ素子 121を導通状態にする (第 2の状態:放電状態)。

[0066] 第 2の状態において、第 1の状態でインダクタ 123に蓄えられたエネルギーにより、インダクタ電流は前の状態を保持して連続して流れる特性がある。インダクタ電流は、接地端子 118から低電位側のスィッチ素子 120とインダクタ 123を介して、出力端子 125に接続された外部負荷に供給される。

[0067] 第 2のスィッチ素子 120が遮断状態から導通状態に切り換わった時、第 3のスィッチ素子 121に流れる電流 IS2 (t)は基準電流 I より大きい。電流比較器 114は Lowを

EF

出力する。この状態でインダクタ電流 IL (t)は、時間と共に減少する。

[0068] 電流比較器 114は、電流出力端子 131から第 3のスィッチ素子 121に向力つて流れる電流 IS2 (t)と、基準電流 I とを比較し、比較結果を出力する。第 2の状態にお

EF

いて、第 3のスィッチ素子 121に流れる電流 IS2 (t)が基準電流 I より小さくなつた時

EF

に、電流比較器 114の出力電圧は Low力も Highに切り換わる。 [0069] スィッチ素子制御回路 116は、再度セット状態 (第 1の状態）になり、低電位側の第 2のスィッチ素子 120及び第 3のスィッチ素子 121を遮断状態にし、高電位側のスィツチ素子 119を導通状態にする。外部電源 104から入力端子 117、第 1のスィッチ素子 119、インダクタ 123を介してフィルタ 'キャパシタ 124と、図示を省略した外部負荷とに電流が供給される。インダクタ電流 IL (t)は時間 tと共に増え、インダクタ 123にはエネルギーが蓄えられる。

[0070] 以下、上記の動作を繰り返す。回路が平衡動作状態となった時、電流比較器 114 を流れる三角波状の電流の最小値と基準電流 I とは一致する。

REF

このように電源装置は、低電位側の第 3のスィッチ素子 121に流れる電流を監視して、インダクタ 123に流れる三角波状の電流の最小値を制御する。

[0071] 図 2は、実施の形態 1における第 1の状態と第 2の状態とを示すタイミング図である。

図 2 (a)は、第 1および第 2のスィッチ素子の接続点 122の電圧 VLX(t)を示す。図 2 (b)は、インダクタ 123に流れる電流 IL (t)を示す。図 2 (c)は、第 2のスィッチ素子 12 0に流れる電流 IS1 (t)を示す。接地電位側からインダクタ側へ流れる電流の方向をプラスとしている。図 2 (d)は、第 3のスィッチ素子 121に流れる電流 IS2 (t)を示す。電流比較器 114側からインダクタ側へ流れる電流の方向をプラスとしてヽる。

[0072] 入力電圧側の第 1のスィッチ素子 119が導通している T の期間（第 1の状態）、ィ

ON

ンダクタ 123の接続点 122の電圧 VLX(t)は入力電圧 V に近い電圧となり、インダク

IN

タ電流 IL (t)が時間と共に増加する。

[0073] 一定時間が経過すると T の期間が終了し、接地側の第 2のスィッチ素子 120が導

ON

通する（第 2の状態)。接続点 122の電圧 VLX(t)は接地電位に近くなり、インダクタ電流 IL (t)は時間と共に減少する。このとき電流は、接地端子 118から第 2のスィッチ素子 120を通して供給され、第 2のスィッチ素子 120に電流 IS 1 (t)が流れる。

[0074] 第 3のスィッチ素子 121は第 2のスィッチ素子 120と同じ期間導通し、相互の導通抵抗の比に従って、第 3のスィッチ素子 121に電流 IS2 (t)が流れる。電流 IS2 (t)は電流 IS1 (t)に比例して時間と共に減少する。

[0075] 電流 IS2 (t)が基準電流源 113の値 I よりも少なくなつた時点で、電流比較器 114

REF

の出力が切換わり、第 1のスィッチ素子 119は導通状態、第 2のスィッチ素子 120と第 3のスィッチ素子 121は遮断状態に移行する。電源装置は、この 2つの状態を交互に繰り返して動作する。

[0076] 次に、本発明の実施の形態 1における電流検出の精度について述べる。本発明の実施の形態 1の誘導性負荷電流制御回路は、第 2のスィッチ素子 120に対して所定の導通抵抗の比にした第 3のスィッチ素子 121に流れる電流を基準電流 I と直接比

REF

較する。導通抵抗の比は、同一プロセスで作られたモノリシック半導体において近接して配置された素子であれば、絶対値に比べて比較的高精度に作ることができる。本実施の形態の第 2のスィッチ素子 120と第 3のスィッチ素子 121は、同一プロセスで作られたモノリシック半導体に近接して配置された素子を利用する。これにより、第 2のスィッチ素子 120と第 3のスィッチ素子 121の各端子電圧は実質的に同一に維持される。従って本発明の誘導性負荷電流制御回路及び電源装置は、高精度に電流を検出できる。

[0077] 本発明は、電流比較器 114で被検出電流 IS2 (t)を基準電流 I と直接比較するた

EF

め、図 5に示す従来例のように電流検出増幅器 501を必要としない。従来例のように電流検出増幅器 501を使った場合は、入力オフセット電圧と利得のばらつきが電流検出の個体誤差の原因となるが、本発明はこの誤差要因を無くすことができる。従つて本発明の実施の形態 1では、高精度に電流を検出できる。

本発明は、電流検出用の抵抗を使用しないので電力損失も少なくでき、電力効率を高くすることができる。

[0078] 《実施の形態 2》

図 3を用いて、本発明の実施の形態 2の誘導性負荷電流制御回路及び電源装置について説明する。図 3は、本発明の実施の形態 2の電源装置の構成を示す図である。実施の形態 2の電源装置が図 1の実施の形態 1と異なる点は、図 1の電圧安定ィ匕回路 133に代えて図 3の電圧安定ィ匕回路 301を有することである。その他の構成については、実施の形態 1と同一であるため、同一番号を付し、説明を省略する。

[0079] 実施の形態 2の電圧安定ィ匕回路 301は、電圧電流変 112に接続された基準電流源 311と、基準電流源 311の出力端子にベースとコレクタを接続されてェミッタを接地端子 118に接続されたトランジスタ 312と、トランジスタ 312のベースとコレクタにベースを接続され、コレクタを電流入力端子 132とバッファアンプ 134の入力端子に接続され、ェミッタを電流出力端子 131に接続されたトランジスタ 313とを有する。

[0080] 基準電流源 311は、基準電流源 113が出力する基準電流 I に比例した電流 I を

EF 311 出力する。

トランジスタ 312及び 313は、同一又は所定の比率の電流駆動能力を有し、同一の特性を有するバイポーラトランジスタである。トランジスタ 312は、コレクタ力らェミッタに電流 I を流す。トランジスタ 313のベース電圧は、トランジスタ 312のベース電圧

311

によって与えられる。

[0081] 電圧電流変換器 (V— I変換器） 112は、基準電流源 113及び 311の電流駆動能力を、両者が同一又は所定の比率を維持するように制御する。基準電流源 113及び 31 1がそれぞれトランジスタ 313、 312に同一又は所定の比率の電流を流す時、トランジスタ 313、 312の動作条件は同一になるように設定されている。従って、トランジスタ 313のェミッタ電位、即ち電流出力端子 131の電位は、常にトランジスタ 312のエミッタ電位である接地電位と等しくなるように動作する。

[0082] 電流出力端子 131から流れ出る電流 IS2 (t)が基準電流 I よりも大きいと、トランジ

EF

スタ 313のコレクタ電位は接地電位に近くなる。電流出力端子 131から流れ出る電流 IS2 (t)が基準電流 I よりも小さくなると、コレクタ電位は入力電圧 V に近くなる。バ

REF IN

ッファアンプ 134は、このコレクタ電圧に応じて、ニ値ィ匕した値を電流比較器 114の出力として出力する。

[0083] 実施の形態 2の電源装置は、実施の形態 1の電源装置と同一の効果を有する。

なお、実施の形態 2ではトランジスタ 312と 313にバイポーラトランジスタを用いたが、 FETに置き換えても同様の効果が得られる。

[0084] 《実施の形態 3》

図 4を用いて、本発明の実施の形態 3の誘導性負荷電流制御回路及び電源装置について説明する。図 4は、本発明の実施の形態 3の電圧安定化回路、モノマルチノイブレータ及びその周辺回路の構成を示す図である。実施の形態 3の誘導性負荷電流制御回路及び電源装置が図 1の実施の形態 1又は図 3の実施の形態 2と異なる点は、図 1及び図 3の電圧安定化回路 133、 301及び発振器 115に代えて、図 4〖こ示す電圧安定化回路 401及びモノマルチバイブレータ（MMV) 402を有することである。その他の構成については、実施の形態 3の誘導性負荷電流制御回路及び電源装置は実施の形態 1又は実施の形態 2と同一であるため、同一番号を付し、説明を省略する。

[0085] 実施の形態 3の電圧安定化回路 401は、コレクタを電流入力端子 132及びバッファアンプ 134の入力端子に接続され、ェミッタを電流出力端子 131に接続されたトランジスタ 411と、トランジスタ 411のベースに出力端子を接続された単電源型の演算増幅器 412を有する。演算増幅器 412の非反転入力端子は接地され、反転入力端子は電流出力端子 131に接続されて、電流出力端子 131の電圧が接地電位に等しくなるように動作する。

[0086] トランジスタ 411は、バイポーラトランジスタである。トランジスタ 411のベース電圧は、演算増幅器 412の出力によって与えられる。電流出力端子 131から流れ出る電流 I S2 (t)が基準電流 I よりも大きいと、トランジスタ 411のコレクタ電位は接地電位に

REF

近くなる。電流出力端子 131から流れ出る電流 IS2 (t)が基準電流 I よりも小さくな

EF

ると、トランジスタ 411のコレクタ電位は入力電圧 V に近くなる。バッファアンプ 134は

IN

、このコレクタ電圧に応じて 2値ィ匕した値を電流比較器 114の出力として出力する。

[0087] モノマルチバイブレータ 402は、バッファアンプ 134の出力電圧力Lowから Highに切り換わった時にトリガーされて Lowを出力し、所定時間後に Highを出力する。

[0088] スィッチ素子制御回路 116は、電流比較器 114の出力をセット端子に入力し、モノマルチバイブレータ 402の出力をリセット端子に入力する、エッジトリガーのセット Zリセット型フリップフロップである。実施の形態 3のスィッチ素子制御回路 116は、実施の形態 1又は実施の形態 2と同様の動作をする。

[0089] 実施の形態 3の誘導性負荷電流制御回路を用いた降圧 DC— DCコンバータの動作を説明する。図 4に記載されていない、実施の形態 3の電源装置 (DC— DCコンパータ）の構成要素については実施の形態 1 (図 1)又は実施の形態 2 (図 3)と同じであるため、図 1又は図 3に記載されている構成要素を用いて説明する。

電流比較器 114は、起動時に Highを出力するように設定されている。起動時に、モノマルチバイブレータ 402はトリガーされ、スィッチ素子制御回路 116はセット状態に設定される (第 1の状態:充電状態)。

[0090] 第 1の状態において、スィッチ素子制御回路 116は、高電位側の第 1のスィッチ素子 119を導通状態にし、低電位側の第 2のスィッチ素子 120及び第 3のスィッチ素子 121を遮断状態にする。外部電源 104から入力端子 117、スィッチ素子 119、インダクタ 123を介してフィルタ 'キャパシタ 124と、外部負荷とに電流が供給される。インダクタ電流 IL (t)は時間 tと共に増え、インダクタ 123にはエネルギーが蓄えられる。

[0091] 所定の時間経過後、モノマルチバイブレータ 402の出力電圧力Lowから Highに切り換わる。リセット端子にモノマルチバイブレータ 402の出力電圧を入力されたスイツチ素子制御回路 116は、リセット状態になる。スィッチ素子制御回路 116は、高電位側の第 1のスィッチ素子 119を遮断状態にし、低電位側の第 2のスィッチ素子 120及び第 3のスィッチ素子 121を導通状態にする（第 2の状態:放電状態)。

[0092] 第 2の状態において、第 1の状態でインダクタ 123に蓄えられたエネルギーにより、インダクタ電流は前の状態を保持して連続して流れる特性がある。インダクタ電流は、接地端子 118から低電位側のスィッチ素子 120とインダクタ 123を介して外部負荷に供給される。第 2のスィッチ素子 120が遮断状態力導通状態に切り換わった時、第 3のスィッチ素子 121に流れる電流 IS2 (t)は基準電流 I より大きい。電流比較器

EF

114は Lowを出力する。この状態でインダクタ電流は時間と共に減少する。

[0093] 電流比較器 114は、電流出力端子 131から第 3のスィッチ素子 121に向力つて流れる電流 IS2 (t)と、基準電流 I とを比較し、比較結果を出力する。第 2の状態にお

EF

に電流比較器 114の出力電圧は Low力も Highに切り換わる。モノマルチバイブレータ 402はトリガーされ、スィッチ素子制御回路 116は、再度セット状態 (第 1の状態）になる。

[0094] スィッチ素子制御回路 116は、低電位側の第 2のスィッチ素子 120及び第 3のスィツチ素子 121を遮断状態にし、高電位側のスィッチ素子 119を導通状態にする。外部電源 104から入力端子 117、第 1のスィッチ素子 119、インダクタ 123を介してフィルタ 'キャパシタ 124と、外部負荷とに電流が供給される。インダクタ電流 IL (t)は時間 tと共に増え、インダクタ 123にはエネルギーが蓄えられる。 [0095] 以下、上記の動作を繰り返す。回路が平衡動作状態となった時、電流比較器 114 を流れる三角波状の電流の最小値と基準電流 I とは一致する。

REF

[0096] なお、実施の形態 1一 3の基準電流源 113に代えて、直列接続された電圧源と抵抗によって構成され、その抵抗の一端より所定の電流を得る基準電源を用いても良い。

[0097] なお、実施の形態 1一 3において、基準電流を発生する基準電流源 113と、電圧電流変翻 112とを独立した回路構成にしたが、これら 2つの回路を 1つの電圧電流変換器に置き換えて、電圧電流変換器の出力電流そのものを基準電流として実施しても良い。また、エラー増幅器 102として電圧比較器を用いて、位相補償回路 111による発振防止対策を行った形態で説明したが、発振防止対策は必要に応じて実施すれば良ぐ必ずしも必要なものではない。したがって、発振防止対策が必要でない場合には、実施の形態 1一 3におけるエラー増幅器 102、電圧電流変換器 112および基準電流源 113の 3つの回路を、 1つの電圧電流変換器に置き換えて、電圧電流変で構成されたエラー増幅器の出力電流を基準電流として実施することも可能である。

[0098] 実施の形態 1一 3では、電流比較器 114が 2値ィ匕した値を出力した。これに代えて、スィッチ素子制御回路 116が、電流比較器が出力するアナログ電圧を 2値ィ匕しても良い。

[0099] なお、実施の形態 1一 3の誘導性負荷電流制御回路は、電圧安定化回路 133、 30 1、 401を用いたが、電圧安定ィ匕回路はなくても良い。但し、電圧安定化回路を用いると電流検出精度が高くなる故に、電圧安定ィ匕回路を設ける方が好ましい。

[0100] 以上説明したように、本発明の誘導性負荷電流制御回路及び電源装置は、誘導性負荷に流れる電流を電力損失なく精度良く検出し制御するのに有用である。本発明は、降圧 DC— DCコンバータだけでなぐモーター制御用インバータなど誘導性負荷の電流を制御する回路として広く利用可能である。例えば、インダクタ 123をモータのステータ卷線に置き換えることにより、本発明の誘導性負荷電流制御回路をモータ駆動回路として使用することが出来る。

産業上の利用可能性

本発明は、誘導性負荷の電流を制御する誘導性負荷電流制御回路及び電源装置に有用である。

Claims

請求の範囲

[1] 入力電圧を入力する入力端子と、

出力電圧を出力する出力端子と、

基準電流を出力する電流駆動能力を有する電流源である基準電源と、前記入力端子と接地電位との間に直列に接続された第 1のスィッチ素子及び第 2 のスィッチ素子と、

前記第 1のスィッチ素子と前記第 2のスィッチ素子との接続点に一端を接続し、他端を前記出力端子に接続して前記出力電圧を出力する誘導性負荷と、

前記第 1のスィッチ素子と前記第 2のスィッチ素子との接続点に一端を接続された第 3のスィッチ素子と、

前記基準電源の出力端子に一端を接続し、他端を前記第 3のスィッチ素子の他端に接続し、前記第 3のスィッチ素子の電流駆動能力と前記基準電流の電流駆動能力とを比較して、その大小関係を判定して出力する電流比較器と、

前記第 1のスィッチ素子を導通させ、前記第 2のスィッチ素子及び前記第 3のスイツチ素子を非導通として、前記入力電圧から前記誘導性負荷に電流を流す第 1の状態と、前記第 1のスィッチ素子を非導通とし、前記第 2のスィッチ素子及び前記第 3のスイッチ素子を導通させて、前記第 1の状態において前記誘導性負荷に蓄えられたェネルギ一によつて前記第 2のスィッチ素子に前記接地電位力前記誘導性負荷に向けて電流が流れる第 2の状態と、を交互に制御し、前記電流比較器の出力に基づいて前記第 2の状態から前記第 1の状態への移行を制御するスィッチ素子制御回路とを有することを特徴とする誘導性負荷電流制御回路。

[2] 前記基準電源は、直列接続された電圧源と抵抗によって構成され、前記抵抗の一端より所定の電流を得ることを特徴とする請求項 1記載の誘導性負荷電流制御回路

[3] 前記基準電源は、所定の基準電流を出力する電流駆動能力を有する基準電流源であって、前記基準電流源の電流駆動能力の大きさを制御することにより、前記誘導性負荷の出力電圧を制御することを特徴とする請求項 1記載の誘導性負荷電流制御回路。

[4] 前記第 2のスィッチ素子及び前記第 3のスィッチ素子はトランジスタによって構成され、前記第 3のトランジスタに流れる電流が前記第 2のトランジスタに流れる電流よりも小さくなるように導通抵抗を設定することを特徴とする請求項 1記載の誘導性負荷電流制御回路。

[5] 前記電流比較器は、一端を前記基準電源に接続され、他端を前記第 3のスィッチ素子の他端に接続され、制御端子に所定の電圧を入力されることによって、他端に接続された前記第 3のスィッチ素子の他端との接続点の電位をほぼ接地電位に近づけるように動作するトランジスタを有し、

前記基準電源と前記トランジスタの一端との間の任意の点の電位、又はその電位を 2値ィ匕した値を、判定結果として出力する、

ことを特徴とする請求項 1記載の誘導性負荷電流制御回路。

[6] 基準電圧を出力する基準電圧発生部と、

請求項 1から請求項 5のいずれかの請求項に記載の前記誘導性負荷電流制御回路と、

前記基準電圧と前記誘導性負荷電流制御回路の前記出力電圧とを比較して、その差電圧を増幅したエラー電圧を出力するエラー増幅器と、

を有し、

前記エラー電圧の絶対値が小さくなるように、前記誘導性負荷電流制御回路の前記基準電流の値を制御する、

ことを特徴とする電源装置。