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WO2005034246A1 - 炭化ケイ素半導体装置 - Google Patents

炭化ケイ素半導体装置 Download PDF

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Publication number
WO2005034246A1
WO2005034246A1 PCT/JP2004/014476 JP2004014476W WO2005034246A1 WO 2005034246 A1 WO2005034246 A1 WO 2005034246A1 JP 2004014476 W JP2004014476 W JP 2004014476W WO 2005034246 A1 WO2005034246 A1 WO 2005034246A1
Authority
WO
WIPO (PCT)
Prior art keywords
concentration
region
silicon carbide
low
type
Prior art date
Application number
PCT/JP2004/014476
Other languages
English (en)
French (fr)
Inventor
Shinsuke Harada
Tsutomu Yatsuo
Kenji Fukuda
Mitsuo Okamoto
Kazuhiro Adachi
Original Assignee
National Institute Of Advanced Industrial Science And Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute Of Advanced Industrial Science And Technology filed Critical National Institute Of Advanced Industrial Science And Technology
Publication of WO2005034246A1 publication Critical patent/WO2005034246A1/ja

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    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
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    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform

Definitions

  • the present invention relates to a structure of a vertical MOSFET manufactured on a silicon carbide substrate.
  • Silicon carbide (SiC) has superior physical properties compared to silicon (Si), such as: 1. wider band gap, 2. higher dielectric breakdown strength, 3. higher electron saturation drift velocity. Having. Therefore, by using silicon carbide (SiC) as a substrate material, it is possible to fabricate a high-voltage, low-resistance power semiconductor device exceeding the limit of silicon (Si).
  • silicon carbide (SiC) has a feature that an insulating layer can be formed by thermal oxidation. For these reasons, it is thought that a high-voltage, low-on-resistance, vertical MOSFET using silicon carbide (SiC) as a substrate material can be realized, and much research and development has been conducted.
  • FIG. 10 is a cross-sectional view of a silicon carbide semiconductor device according to a prior application (Japanese Patent Application No. 2002-304596) filed by the present inventors.
  • a silicon carbide semiconductor device according to a prior application (Japanese Patent Application No. 2002-304596) filed by the present inventors.
  • FIG. 10 for example, on the surface of a high-concentration n + type substrate 1 having a 300 ⁇ m-thick (0001) plane doped with 1 ⁇ 10 18 cm 3 of nitrogen, for example, 5 ⁇ 10 15 cm 3
  • a 10 ⁇ m-thick low-concentration ⁇ -type drift layer 2 doped with nitrogen is deposited.
  • high-concentration p + -type layer 31 of aluminum is doped thickness 0. 5 m 2 ⁇ 10 18 cm 3 is deposited.
  • a low-concentration p-type layer 32 having a thickness of 0.5 m doped with aluminum of 5 ⁇ 10 15 cm 3 is deposited.
  • a high-concentration n + type source region 5 selectively doped with about 1 ⁇ 10 2 Q cm 3 of phosphorus is formed.
  • the high-concentration p + -type layer 31 is provided with a first region formed of a selectively formed notch having a width of 2 m, and the low-concentration p-type layer 32 includes a notch.
  • the wider second region is formed.
  • a low-concentration n-type base region 4 doped with 1 ⁇ 10 16 cm 3 of nitrogen is provided directly in contact with the low-concentration n-type drift layer 2. ing.
  • the wide second region in the low-concentration P-type layer 32 has a small resistance component, and can reduce the on-resistance of the silicon carbide semiconductor device.
  • a low-concentration gate region 11 is formed on the surface layer of the low-concentration p-type layer 3.
  • a gate electrode 7 is provided on the low-concentration gate region 11 and on the surface of the low-concentration n-type base region 4 via a gate insulating film 6.
  • a source electrode 9 having a low resistance is formed on the surface of each of the high-concentration n + -type source region 5 and the p-type plug layer 3 via an interlayer insulating film 8.
  • a drain electrode 10 is formed by low-resistance connection. Further, a recess 41 is provided in the low-concentration n-type base region 4, as shown in FIG.
  • the p-type layer 3 and the source electrode 9 are connected to each other with a low resistance, so that a high-concentration P + -type layer 31 is formed on the surface of the p-type Due to the etch-off, the source electrode 9 may be directly connected to the exposed surface of the high-concentration p + type layer 31.
  • the operation of the silicon carbide vertical MOSFET is such that when a gate voltage equal to or higher than the threshold voltage is applied to the gate electrode 7, electrons are induced on the surface of the p-type layer 3 and the channel region 11 is formed. As a result, the high-concentration n + type source region 5 and the low-concentration n-type drift layer 2 enter a conductive state, and current can flow from the drain electrode 10 to the source electrode 9.
  • the width of a portion 24 where the low-concentration n-type base region 4 and the low-concentration n-type drift layer 2 are in contact with each other as shown in FIG. 10 is 2 m.
  • the pinch-off voltage is 30V.
  • the concentration of the low-concentration n-type base region 4 is 4 ⁇ 10 16 cm 3 or less, a high voltage is not required to pinch the low-concentration n-type base region 4.
  • lightly doped gate region 11 is 2 ⁇ 10 16 cm 3 Therefore, a channel mobility of several tens of cm 2 ZVs was obtained, and the on-resistance was reduced.
  • the impurity concentration of the low-concentration n-type base region 4 is set to be substantially uniform in the depth direction.
  • the high-concentration gate region of the second conductivity type since it was relatively low at 4 ⁇ 10 16 cm 3 or less, in the voltage blocking (off) state, the high-concentration gate region of the second conductivity type was used.
  • the depletion layer extending into the low concentration base region reaches the interface with the gate insulating film at a low voltage, and a strong electric field is applied to the gate insulating film.
  • the gate insulating film causes dielectric breakdown, and the breakdown voltage of the device is significantly reduced.
  • the gate insulating film on the low concentration base region is made thicker than other portions, or a part of the gate electrode is removed.
  • the effect of accumulating electrons near the interface with the gate insulating film is significantly impaired.
  • the on-resistance increases.
  • An object of the present invention is to provide a silicon carbide vertical MOSFET having a low on-resistance and a high withstand voltage in order to solve these problems, and a gate region formed by a low-concentration p-type deposited film. Region (hereinafter, referred to as a gate region instead of a channel region for the following reason.
  • a gate region instead of a channel region for the following reason.
  • a channel region formed on a surface of a semiconductor layer by a gate signal has a thickness. Since the semiconductor layer is an extremely thin layer of 0.01 m or less, the semiconductor layer in which the channel region is formed is a portion much larger than the channel region.
  • the present invention relates to a silicon carbide vertical MOS FET having a gate region formed of a low-concentration p-type deposited film, a silicon carbide semiconductor having a structure of a gate insulating film and a gate electrode for increasing a blocking voltage. It is intended to provide a device.
  • the present invention provides a high-voltage silicon carbide vertical MOSFET having a gate region formed of a low-concentration p-type deposited film, which provides a plane orientation of a substrate for reducing on-resistance.
  • An object is a silicon nitride semiconductor device.
  • the present invention provides a first conductive type low-concentration first silicon carbide deposited film formed on a first conductive type high-concentration silicon carbide substrate surface, and the first silicon carbide deposited film.
  • a second silicon carbide deposited film having a second conductivity type high-concentration gate region having a first region selectively cut out on the deposited film; and a second silicon carbide deposited film formed on the first region and selectively formed.
  • a third silicon carbide deposited film on the second silicon carbide deposited film comprising a 1-conductivity-type high-concentration source region; and the first region and the third region in contact with the first silicon carbide deposited film.
  • a low-concentration base region of the first conductivity type formed in the second region, and a gate formed on the surface of the third silicon carbide deposited film
  • a source electrode connected to a part of the high-concentration source region of the first conductivity type and a part of the low-concentration gate region of the second conductivity type with a low resistance; In the low-concentration base region of the conductivity type, a third region having a high-concentration base region of the first conductivity type is formed on the second region.
  • the present invention is characterized in that a recess is provided in a part of a portion in contact with the gate insulating film on the upper surface of the first conductivity type low-concentration base region.
  • the gate insulating film formed on the third silicon carbide deposited film may be a first conductive type selectively formed in the third silicon carbide deposited film. It is characterized by having a portion that is thicker than other portions on the low concentration base region.
  • the present invention is characterized in that the gate electrode is formed only on the low-concentration gate region via the gate insulating film.
  • the present invention is characterized in that a portion in contact with the gate insulating film in the second conductivity type low-concentration gate region has a buried channel region of the first conductivity type.
  • the crystallographic plane index of the surface of the first conductivity type silicon carbide substrate is as follows: It is a plane parallel to the (-20) plane or the (000-1) plane.
  • the present invention provides a low-concentration silicon carbide lower deposition film of the first conductivity type formed on the surface of the first conductivity type high-concentration silicon carbide substrate; A second-conductivity-type high-concentration gate region selectively formed in the low-concentration silicon carbide lower deposition film so as to have a first region in which silicon is left; and A second conductive type low-concentration base region, a second conductive type low-concentration gate region, and a second conductive type low-concentration gate region, wherein the second conductive type low-concentration base region is formed and has a second region wider than the first region.
  • a silicon carbide upper deposited film comprising a first conductivity type high-concentration source region formed in the region; a gate insulating film formed on the surface of the upper deposited film;
  • a third region having a first-conductivity-type high-concentration base region is formed on the second region.
  • the gate insulating film formed on the silicon carbide upper deposited film is a first conductive type low-concentration base region selectively formed in the silicon carbide upper deposited film. It is characterized in that it has a part that is thicker than other parts.
  • the present invention is characterized in that the gate electrode is formed only on the low-concentration gate region via the gate insulating film.
  • the present invention is characterized in that a portion in contact with the gate insulating film in the second conductive type low-concentration gate region has a buried channel region of the first conductive type.
  • the crystallographic plane index of the surface of the silicon carbide substrate of the first conductivity type is a plane parallel to a (1 1-20) plane or a (000-1) plane. It is characterized by.
  • the present invention provides a method for increasing the breakdown voltage of a silicon carbide vertical MOSFET having a low-concentration channel region formed in a low-concentration p-type deposition layer by using the low-concentration p-type deposition layer and an n-type drift layer.
  • the high-concentration P + type deposition layer was interposed between the layers and the high-concentration P + type deposition layer was cut out.
  • a silicon carbide vertical MOSFET having a first region and having a structure in which a relatively low concentration n-type base region is directly in contact with a part of the n-type drift layer in the first region.
  • the low-concentration n-type base region has a structure in which a third region is provided at least in a surface portion in contact with the gate insulating film, the third region being higher than the inside of the n-type base region.
  • the width of the second region provided in the low-concentration p-type deposition layer is wider than that of the first region provided in the high-concentration p + -type deposition layer.
  • the resistance component is reduced, and the on-resistance is reduced.
  • the present invention particularly provides an interface state between a gate insulating film and a gate region when a crystallographic plane index of a substrate surface is a plane parallel to a (000-1) plane or a (11 20) plane. Since the density is reduced, the on-resistance can be reduced without increasing the resistance in the vicinity of the interface.
  • a silicon carbide vertical MOSFET having a low-concentration gate region formed in a low-concentration p-type deposition layer can have a high breakdown voltage, and has a low on-resistance and a high breakdown voltage. It becomes possible to manufacture vertical MOSFETs.
  • carbonization is achieved by making the first conductivity type impurity concentration of the first conductivity type base region lower than the second conductivity type impurity concentration of the second conductivity type high-concentration gate layer.
  • Silicon The vertical MOSFET can have a high breakdown voltage.
  • the present invention by optimizing the impurity concentration of the second conductivity type in a portion of the second conductivity type gate region selectively formed in the second deposited film and in contact with the gate insulating film, , Charcoal The on-resistance of the silicon nitride vertical MOSFET can be reduced.
  • the second conductive type high-concentration gate layer in the first conductive type low-concentration base region selectively formed in the second deposition film, and the gate insulating film By optimizing the impurity concentration of the first conductivity type near the contacting surface, the breakdown voltage of the silicon carbide vertical MOSFET can be increased.
  • the gate insulating film formed on the second deposited film is formed on at least the first conductive type base region selectively formed in the second deposited film.
  • At least a portion where the gate electrode is removed is provided on the surface of the first conductivity type low-concentration base region selectively formed in the second deposited film.
  • the vicinity of the interface between the gate insulating film and the base region of the first conductivity type does not have high resistance, and the on-resistance can be reduced.
  • the surface of the first conductivity type silicon carbide substrate has a crystallographic plane index of (11 20
  • a low-concentration gate region and a low-concentration first-conductivity-type low-concentration base region can be formed, and a low-on-resistance and high-breakdown-voltage silicon carbide vertical MOSFET can be formed. Manufacturing can be facilitated.
  • FIG. 1 is a cross-sectional view for describing a unit cell of a silicon carbide vertical MOSFET according to a first embodiment of the present invention. (Example 1)
  • FIGS. 2 (a) to 2 (f) are cross-sectional views of a unit cell for explaining a method of manufacturing the silicon carbide vertical MOSFET of the first embodiment.
  • FIGS. 3 (a) to 3 (d) are cross-sectional views of a unit cell for explaining a method of manufacturing the silicon carbide vertical MOSFET of the first embodiment.
  • FIG. 4 is a cross-sectional view for explaining a unit cell of a silicon carbide vertical MOSFET according to a second embodiment of the present invention.
  • Example 2 5] (a) and (f) are cross-sectional views for explaining a manufacturing process of the silicon carbide vertical MOSFET according to the second embodiment of the present invention.
  • (a) and (d) are cross-sectional views for explaining a manufacturing process of the silicon carbide vertical MOSFET according to the second embodiment of the present invention.
  • FIG. 7 is a cross-sectional view for describing a silicon carbide vertical MOSFET according to a third embodiment of the present invention. (Example 3)
  • FIG. 8 is a cross-sectional view for describing a silicon carbide vertical MOSFET according to a fourth embodiment of the present invention. (Example 4)
  • FIG. 9 is a cross-sectional view for describing a silicon carbide vertical MOSFET according to a fifth embodiment of the present invention. (Example 5)
  • FIG. 10 is a cross-sectional view illustrating a unit cell of a typical planar type vertical MOSFET.
  • FIG. 1 is a cross-sectional view illustrating a unit cell of a silicon carbide vertical MOSFET according to a first embodiment of the present invention.
  • n + type substrate 1 having a (0001) plane having a thickness of 300 ⁇ m and 1 ⁇ 10 18 cm 3 nitrogen-doped, for example, 5 ⁇ 10 15 cm 3 - 3 nitrogen low density ⁇ -type drift layer 2 of doped thickness 10 mu m is deposited.
  • a high-concentration p + -type layer 31 with a thickness of 0.5 m doped with aluminum of 2 ⁇ 10 18 cm 3 is deposited. Further, on the high-concentration P + type layer 31, for example, a low-concentration p-type layer 32 having a thickness of 0.5 m doped with aluminum of 5 ⁇ 10 15 cm 3 is deposited. On the surface portion of the low-concentration p-type layer 32, for example, a high-concentration n + type source region 5 selectively doped with about 1 ⁇ 10 2 Q cm 3 of phosphorus is formed.
  • the high-concentration p + -type layer 31 is provided with a first region formed of a selectively formed notch having a width of 2 m, and the low-concentration p-type layer 32 includes a notch. The wider second region is formed.
  • the first and second regions have, for example, a surface portion in contact with the gate insulating film.
  • X 10 17 cm “ 3 a depth of about 0.2 ⁇ m, wherein the third region is a low-concentration n-type base region 4 into which 1 ⁇ 10 16 cm 3 of nitrogen is doped.
  • n-type drift layer 2 It is provided in contact.
  • the wide second region in the low-concentration p-type layer 32 has a small resistance component, and can reduce the on-resistance of the silicon carbide semiconductor device.
  • a low-concentration gate region 11 is formed on the surface layer of the p-type well layer 3.
  • a gate electrode 7 is provided on the low-concentration gate region 11 and the surface of the low-concentration n-type base region 4 via a gate insulating film 6.
  • a source electrode 9 having a low resistance is formed on the surface of each of the high-concentration n + -type source region 5 and the p-type plug layer 3 via an interlayer insulating film 8.
  • a drain electrode 10 is formed by low-resistance connection.
  • the low-concentration n-type base region 4 can be provided with a concave portion 41 as shown in FIG.
  • the source electrode 9 Since the p-type layer 3 and the source electrode 9 are connected to each other with low resistance, a case where a high-concentration P + type layer 31 is formed on the surface of the p-type By turning off, the source electrode 9 may be directly connected to the exposed surface of the high-concentration p + -type layer 31.
  • the operation of the silicon carbide vertical MOSFET is basically the same as that of the conventional silicon carbide planar MOSFET shown in FIG. 10 shown as a conventional example. That is, when a gate voltage equal to or higher than the threshold voltage is applied to the gate electrode 7, electrons are induced on the surface of the p-type well layer 3 to form the channel region 11. As a result, the high-concentration n + type source region 5 and the low-concentration n-type drift layer 2 enter a conductive state, and current can flow from the drain electrode 10 to the source electrode 9.
  • the difference from the conventional silicon carbide planar type vertical MOSFET of FIG. 10 is that the low-concentration n-type base region 4 formed by implanting nitrogen ions is in contact with the gate insulating film.
  • the concentration is relatively high only in the vicinity of the surface, and the inner region is formed with a relatively low concentration. Therefore, since the concentration of the portion in contact with the high-concentration p-type channel region is low, pinch-off can be performed at a relatively low voltage.
  • the width of the portion 24 where the low-concentration n-type base region 4 and the low-concentration n-type drift layer 2 are in contact is 2 m, and in this case, the concentration of the low-concentration n-type base region 4 is 4 With X 10 16 cm 3 , the pinch-off voltage is 30V.
  • the concentration power of the low-concentration n-type base region 4 is S4 ⁇ 10 16 cm 3 or less, the low-concentration n-type base region 4 is pinched off. High voltage is not required to achieve this.
  • the withstand voltage at the junction between the low-concentration n-type base region 4 and the p-type layer 3 was improved, and a device with a high withstand voltage of 1 OOOV or more was realized.
  • the low-concentration gate region 11 where the channel is formed is formed of a low-concentration p-type deposited film of 2 ⁇ 10 16 cm 3 , a high channel mobility of several tens of cm 2 ZVs is obtained, and the on-resistance is reduced I was able to.
  • FIGS. 2 (a) to 2 (f) and FIGS. 3 (a) to 3 (d) show unit cells for explaining the method of manufacturing the silicon carbide vertical MOSFET of the first embodiment. It is sectional drawing.
  • a low-concentration n-type drift layer 2 is deposited on the surface of a high-concentration n + type substrate 1.
  • a high-concentration p + type layer 31 is deposited on the low-concentration n-type drift layer 2.
  • the low-concentration n-type drift layer 2 has, for example, a nitrogen doping concentration of 5 ⁇ 10 15 cm 3 and a thickness of 10 m.
  • the high-concentration P + type layer 31 had an aluminum doping concentration of 2 ⁇ 10 18 cm 3 and a thickness of 0.5 ⁇ m.
  • a trench structure reaching the low-concentration n-type drift layer 2 from the surface is formed by dry etching using a resist as a mask.
  • a mixed gas of sulfur hexafluoride (SF) and oxygen (O) was used.
  • a low-concentration P-type layer 32 doped with, for example, 5 ⁇ 10 15 cm 3 of aluminum was deposited to a thickness of 0.5 ⁇ m on the surface.
  • a mask 13 was formed on the surface of the low-concentration p-type layer 32 to form the high-concentration n + -type source region 5 as shown in FIG. 2D.
  • the n-type impurity ions 5a are implanted into the low-concentration p-type layer 32 through the mask 13.
  • the mask 13 is formed by patterning a 1 ⁇ m thick SiO film deposited on the surface by a low pressure CVD method by photolithography.
  • the n-type impurity ion implantation 5a was carried out, for example, in a multiple stage of phosphorus ions at a substrate temperature of 500 ° C. and a calo-velocity energy of 40 keV to 250 keV, with an implantation amount of 2 ⁇ 10 2 ° cm- 3 .
  • n-type impurity ions 4 a were implanted using the mask 14 to form the low-concentration n-type base region 4, as shown in FIG.
  • the mask 14 is a 1.5-m thick SiO film deposited on the surface of the low-concentration P-type layer 32 by a low-pressure CVD method.
  • the pattern was formed by photolithography.
  • the n-type impurity ion 4a is The hydrogen ions at room temperature, in a multi-stage acceleration energy 30keV- lOOkeV, injection volume 5 X 10 "cm- 3, and in multi-stage mosquito ⁇ energy 150KeV- 600 keV, and the implantation amount 1 X 10 16 cm- 3 injection
  • an active annealing was performed at 1500 ° C for 30 minutes in an argon atmosphere to obtain a p-type well layer 3, a low-concentration n-type base region 4, and a high-concentration n-type base region 4.
  • a concentration n + type source region 5 was formed.
  • the p-type p-type layer 3, the low-concentration n-type base region 4, and the high-concentration n + type source region 5 are thermally oxidized at 1200 ° C. for 140 minutes.
  • a gate insulating film 6 having a thickness of 40 nm was formed.
  • a polycrystalline silicon 7a was deposited to a thickness of 0.3 / zm by a low pressure CVD method.
  • the polycrystalline silicon 7a was patterned by photolithography to form a gate electrode 7.
  • an interlayer insulating film 8 having a thickness of 0.5 m was deposited on the surface of the gate electrode 7 by a low pressure CVD method.
  • a window was opened in the interlayer insulating film 8, and a source electrode 9 common to the high-concentration n + type source region 5 and the p-type plug layer 3 was connected with low resistance.
  • the force described for the structure of the silicon carbide vertical MOSFET on the (0001) substrate and the manufacturing process thereof is applied to the (11 20) plane or the (000-1) plane substrate.
  • the conditions for the formation can be applied in almost the same way. Lower on-resistance was obtained for the silicon carbide vertical MOSFET fabricated on the (11 20) or (000-1) plane substrate because the channel mobility was higher than on the (0001) plane substrate .
  • FIG. 4 is a cross-sectional view illustrating a unit cell of a silicon carbide vertical MOSFET according to a second embodiment of the present invention.
  • 5 ⁇ 10 18 cm 3 of nitrogen is doped on a 300 ⁇ m thick (0001) plane high-concentration n + type substrate 1 doped with 5 ⁇ 10 18 cm 3 of nitrogen.
  • a low-concentration n-type drift layer 2 having a thickness of 10 m is deposited.
  • the low-concentration n-type drift layer 2 has a high-concentration P + -type layer 31 doped with aluminum having a surface force of 2 ⁇ 10 18 cm ⁇ 3 over a depth of 0.
  • a 0.5 m thick lightly doped p-type layer 32 doped with 5 ⁇ 10 15 cm 3 of aluminum is deposited thereon.
  • the surface of the low-concentration p-type layer 32 is selectively doped with about 1 ⁇ 10 2 Q cm 3 of phosphorus.
  • a high concentration n + type source region 5 is formed.
  • the high-concentration p + -type layer 31 is selectively provided with a cutout portion into which p ions are not implanted.
  • the third region has a surface area of 5 ⁇ 10 17 cm 3 and a depth of about 0.2 m, and a low concentration n doped with 1 ⁇ 10 16 cm 3 of nitrogen therein.
  • the mold base region 4 is provided so as to directly contact the low-concentration n-type drift layer 2.
  • a low-concentration gate region 11 is formed in a surface layer of the p-type p-type layer 3 which is an intermediate portion between the low-concentration n-type base region 4 and the high-concentration n + type source region 5.
  • a gate electrode 7 is provided via a gate insulating film 6.
  • a source electrode 9 having a low resistance connection is formed on each surface of the high-concentration n + -type source region 5 and the p-type plug layer 3 via an interlayer insulating film 8.
  • a drain electrode 10 is formed with a low resistance connection.
  • the high-concentration p + -type layer 31 is not deposited on the surface of the low-concentration n-type drift layer 2, That is, it is formed in the n-type drift layer 2. That is, the portion 24 in the low-concentration n-type base region 4 that is in contact with the low-concentration n-type drift layer 2 is located in the same plane as the upper end of the high-concentration p + -type layer 31 and is sandwiched between the high-concentration P + -type layers 31. This region exists in the low-concentration n-type drift layer 2.
  • the width of the low-concentration n-type base region 4 provided in the low-concentration P-type layer 32 is wider than that of the high-concentration p + -type layer 31, as in the first embodiment of FIG.
  • FIGS. 5 (a) and 5 (f) and FIGS. 6 (a) and 6 (d) are diagrams for explaining a manufacturing process of a silicon carbide vertical MOSFET according to a second embodiment of the present invention. It is sectional drawing.
  • FIG. 5 (a) first, on the high-concentration n + -type substrate 1, 5 10 15 Ji 111- low-nitrogen type 11 drift layer 2 doped with 3 is deposited to a thickness of 10 m.
  • a mask 15 is formed on the low-concentration n-type drift layer 2 to form a high-concentration p + -type layer 31.
  • the p-type impurity ions 3a are implanted into the low-concentration n-type drift layer 2 using the mask 15.
  • the mask 15 is deposited on the surface of the low concentration n-type drift layer 2 by a low pressure CVD method.
  • An SiO film having a thickness of 1 ⁇ m is formed by photolithography.
  • the p-type impurity ions 3a are implanted with aluminum ions at a substrate temperature of 500 ° C., an acceleration energy of 40 keV-250 keV, and a dose of 2 ⁇ 10 18 cm- 3 .
  • the surface of the low-concentration n-type drift layer 2 has a low-concentration p-type layer 32 doped with aluminum of 5 ⁇ 10 15 cm 3. Is deposited to a thickness of 0.5 ⁇ m.
  • n-type impurity ions 5 a are implanted into the low-concentration p-type layer 32 using a mask 13 to form a high-concentration n + -type source region 5.
  • Phosphorus ions are implanted into the n-type impurity ion 5a at a substrate temperature of 500 ° C., a calo-rate energy of 40 keV to 250 keV, and an implantation amount of 2 ⁇ 10 2 Q cm 3 .
  • a mask 14 for forming the low concentration n-type base region 4 is formed.
  • the n-type impurity ions 4 a are implanted into the low-concentration p-type layer 32 through the mask 14.
  • the n-type impurity ion 4a is obtained by implanting nitrogen ions at room temperature in multiple stages with an acceleration energy of 30 keV—100 keV, and an injection amount of 5 ⁇ 10 17 cm— 3 , and in a multiple stage with a kale rate energy of 150 keV—400 keV. Injected as 1 ⁇ 10 16 cm— 3 .
  • activation annealing is performed at 1500 ° C. for 30 minutes in an argon atmosphere.
  • the activation annealing forms a p-type well layer 3, a low-concentration n-type base region 4, and a high-concentration n + type source region 5.
  • the respective layers are thermally oxidized at 1200 ° C. for 140 minutes to form a gate insulating film 6 having a thickness of 40 nm.
  • 0.3 m of polycrystalline silicon 7a is deposited by a low pressure CVD method.
  • the polycrystalline silicon 7a is patterned by photolithography to form a gate electrode 7. Further, as shown in FIG. 6C, a 0.5 / z m interlayer insulating film 8 is deposited on the gate electrode 7 by a low pressure CVD method. As shown in FIG. 6 (d), a window is opened in the interlayer insulating film 8, and a common source electrode 9 is formed on the high-concentration n + -type source region 5 and the p-type well layer 3.
  • FIG. 7 is a cross-sectional view for explaining a silicon carbide vertical MOSFET according to a third embodiment of the present invention.
  • the third embodiment has the same basic structure as the first embodiment except for the gate structure.
  • the difference from Example 1 is that the gate insulating film 6 on the surface of the low-concentration n-type base region 4 has a thickness of about 400 nm, which is thicker than the gate insulating film 6 in other regions. It is.
  • the structure of the gate insulating film 6 can be applied to the structure of the second embodiment, and the effect is the same.
  • FIG. 8 is a cross-sectional view for describing a silicon carbide vertical MOSFET according to a fourth embodiment of the present invention.
  • the numbers used in the drawings of the first to third embodiments are used for the same parts.
  • the basic structure of the fourth embodiment is the same as that of FIG. 4 shown in the second embodiment, except for the gate structure.
  • the difference from the second embodiment is that the gate electrode 7 is removed on the surface of the low-concentration n-type base region 4, and the interlayer insulating film 8 is directly deposited on the gate insulating film 6. That is.
  • the gate structure can be applied to the structure of the second embodiment, and the effect is the same.
  • FIG. 9 is a cross-sectional view for explaining a silicon carbide vertical MOSFET according to a fifth embodiment of the present invention.
  • the fifth embodiment differs from the first embodiment shown in FIG. 1 in that a buried channel region 91 having a low-concentration n-type impurity power is provided.
  • the buried channel region 91 has a nitrogen ion concentration of, for example, 1 ⁇ 10 17 cm 3 and a depth of 0.2 / zm.
  • the operation of the fifth embodiment was almost the same as that of the first embodiment in FIG. Further, the fifth embodiment can be applied together with the first to fourth embodiments.
  • the gate electrode 7 is covered by the source electrode 9 with the interlayer insulating film 8 interposed.
  • the gate electrode 7 can be covered with the insulating film without the interlayer insulating film 8.
  • the source electrode 9 is provided only above the source region and the gate region.
  • the structure as described above has a structure in which the gate electrode 7 and the source electrode 9 This has the effect of preventing the occurrence of an electrical short circuit.
  • the present invention is not limited to the embodiments.
  • Various design changes can be made without departing from the present invention described in the claims.
  • the force mesh type silicon carbide semiconductor device described according to the cross-sectional view of the strip type silicon carbide semiconductor device even if it is a hexagonal type, a round type, or a modified type thereof.
  • the shape can be changed in a range without departing from the spirit of the invention.
  • the shapes of the cut-out region, the cutout portion, the concave portion, and the like can be arbitrarily deformed to the extent that the operation of the present invention is not changed.
  • the low-concentration n-type base region is formed of a relatively high-concentration third region near the interface with the gate insulating film and a relatively low-concentration region inside the third region.
  • the third region is constituted by two regions
  • the low-concentration n-type base region can be arbitrarily configured to have three or more impurity components having different impurity concentrations, for example, by configuring partial forces.

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

明 細 書
炭化ケィ素半導体装置
技術分野
[0001] 本発明は、炭化ケィ素基板上に作製した縦型 MOSFETの構造に関するものであ る。
背景技術
[0002] 炭化ケィ素（SiC)は、シリコン (Si)と比較して、 1.バンドギャップが広い、 2.絶縁破 壊強度が大きい、 3.電子の飽和ドリフト速度が大きいなどの優れた物性を有する。し たがって、炭化ケィ素（SiC)を基板材料として用いることにより、シリコン (Si)の限界 を超えた高耐圧で低抵抗の電力用半導体素子が作製できる。
[0003] また、炭化ケィ素（SiC)には、シリコン (Si)と同様に、熱酸化によって絶縁層を形成 できるという特徴がある。これらの理由から、炭化ケィ素（SiC)を基板材料とした高耐 圧で低 、オン抵抗の縦型 MOSFETが実現できると考えられ、数多くの研究開発が 行われている。
[0004] 図 10は、本願発明者らによる先願 (特願 2002— 304596号）に係る炭化ケィ素半 導体装置の断面図である。図 10において、たとえば、 1 X 1018cm 3の窒素がドーピン グされた厚さ 300 μ mの（0001)面を有する高濃度 n+型基板 1表面上には、たとえば 、 5 X 1015cm 3の窒素がドーピングされた厚さ 10 μ mの低濃度 η型ドリフト層 2が堆積 されている。
[0005] 前記低濃度 η型ドリフト層 2の表面上には、たとえば、 2 Χ 1018cm 3のアルミニウムが ドーピングされた厚さ 0. 5 mの高濃度 p+型層 31が堆積されている。さらに、前記高 濃度 P+型層 31の上には、たとえば、 5 X 1015cm 3のアルミニウムがドーピングされた 厚さ 0. 5 mの低濃度 p型層 32が堆積されている。前記低濃度 p型層 32の表面部 分には、たとえば、選択的に約 1 X 102Qcm 3のリンがドーピングされた高濃度 n+型ソ ース領域 5が形成されている。前記高濃度 p+型層 31には、選択的に形成された幅 2 mの切欠き部からなる第 1の領域が設けられており、前記低濃度 p型層 32には、前 記切欠き部より幅の広 、第 2の領域が形成されて 、る。 [0006] 前記第 1及び第 2の領域には、たとえば、 1 X 1016cm 3の窒素がドーピングされた低 濃度 n型ベース領域 4が前記低濃度 n型ドリフト層 2に直接接して設けられている。前 記低濃度 P型層 32における幅の広い第 2の領域は、抵抗成分が小さくなり、炭化ケィ 素半導体装置のオン抵抗を低減することができる。前記低濃度 n型ベース領域 4と高 濃度 n+型ソース領域 5の中間部分には、低濃度 p型ゥエル層 3の表面層に低濃度ゲ ート領域 11が形成される。
[0007] 前記低濃度ゲート領域 11上、及び低濃度 n型ベース領域 4の表面上には、ゲート 絶縁膜 6を介してゲート電極 7が設けられている。前記ゲート電極 7上には、層間絶縁 膜 8を介して、高濃度 n+型ソース領域 5と p型ゥエル層 3とのそれぞれの表面に低抵抗 接続されたソース電極 9が形成されている。また、前記高濃度 n+型基板 1の裏面には 、ドレイン電極 10が低抵抗接続で形成されている。さらに、前記低濃度 n型ベース領 域 4には、図 10に示すように、凹部 41が設けられている。
[0008] なお、 p型ゥエル層 3とソース電極 9は、低抵抗接続のため、 p型ゥエル層 3の表面に 高濃度 P+型層 31が形成される場合や、低濃度 p型層 32のエッチオフによって、ソー ス電極 9が直接に高濃度 p+型層 31の露出表面に接続されることもある。
発明の開示
発明が解決しょうとする課題
[0009] 前記炭化ケィ素縦型 MOSFETの動作は、ゲート電極 7に、しきい値電圧以上のゲ ート電圧が印加されると、 p型ゥエル層 3の表面に電子が誘起され、チャネル領域 11 が形成される。これによつて、高濃度 n+型ソース領域 5と低濃度 n型ドリフト層 2が導通 状態になり、ドレイン電極 10からソース電極 9へ電流を流すことができる。
[0010] 図 10に示す前記低濃度 n型ベース領域 4と低濃度 n型ドリフト層 2とが接する部分 2 4の幅は、 2 mであり、この場合、前記低濃度 n型ベース領域 4の濃度が 4 X 1016c m 3でピンチオフ電圧は 30Vとなる。この構造では、前記低濃度 n型ベース領域 4の 濃度が 4 X 1016cm 3以下となっているため、前記低濃度 n型ベース領域 4をピンチォ フさせるのに高い電圧が不必要となる。
[0011] また、前記低濃度 n型ベース領域 4と p型ゥエル層 3の接合部の耐圧は、向上し、 10 OOV以上の高耐圧の素子が実現できた。また、低濃度ゲート領域 11を 2 X 1016cm 3 の低濃度 p型堆積膜で形成して 、るため、数 10cm2ZVsの高 、チャネル移動度が 得られオン抵抗を低減することができた。
[0012] しカゝしながら、これまで提案された炭化ケィ素縦型 MOSFETの構造は、低濃度 n 型ベース領域 4の不純物濃度を、深さ方向において、ほぼ均一な濃度とし、かつ、前 記第 2導電型の高濃度ゲート領域と接する部分において、 4 X 1016cm 3以下と比較 的低くされていたため、電圧阻止 (オフ)状態において、前記第 2導電型の高濃度ゲ ート領域から前記低濃度ベース領域内に広がる空乏層が低い電圧でゲート絶縁膜と の界面に達し、ゲート絶縁膜に強い電界が印加される。その結果、ゲート絶縁膜は、 絶縁破壊を起こし、素子のブレークダウン電圧が著しく低下する。また、これを避ける ため、前記低濃度ベース領域上のゲート絶縁膜を他の部分より厚くしたり、あるいは ゲート電極の一部を除去していた。この場合には、ゲートが正バイアスされたオン状 態において、ゲート絶縁膜との界面近傍での電子の蓄積効果が著しく阻害される。 その結果、オン抵抗が増加するという問題があった。
[0013] 本発明は、これらの問題を解決するために、低いオン抵抗、かつ、高耐圧の炭化ケ ィ素縦型 MOSFETを実現することであり、低濃度 p型堆積膜により形成したゲート領 域 (以下、本明細書において、下記の理由により、チャネル領域と記載せずにゲート 領域と記載する。すなわち、 MOSFETでは、ゲート信号によって、半導体層の表面 に形成されるチャネル領域は、厚さ 0. 01 m以下の極めて薄い層であるため、前記 チャネル領域が形成される半導体層はチャネル領域よりはるかに大きな部分である。 この半導体層の不純物濃度や構造等を特徴付ける表現とするには機能上で「チヤネ ル領域」より広 、意味を有する「ゲート領域」として記載する方が適切である。 )を有す る炭化ケィ素縦型 MOSFETにお ヽて、阻止電圧を高くするための低濃度ベース領 域を有する炭化ケィ素半導体装置を提供することを目的とする。
[0014] 本発明は、低濃度 p型堆積膜により形成したゲート領域を有する炭化ケィ素縦型 M OSFETにおいて、阻止電圧を高くするためのゲート絶縁膜及びゲート電極の構造 を有する炭化ケィ素半導体装置を提供することを目的とする。
[0015] 本発明は、低濃度 p型堆積膜により形成したゲート領域を有する高耐圧炭化ケィ素 縦型 MOSFETにお 、て、オン抵抗を低減するための基板の面方位を提供する炭 化ケィ素半導体装置を目的とする。
課題を解決するための手段
[0016] 本発明は、第 1導電型の高濃度炭化ケィ素基板表面上に形成されている第 1導電 型の低濃度の第 1の炭化ケィ素堆積膜と、前記第 1の炭化ケィ素堆積膜上に選択的 に切り欠かれている第 1の領域を有する第 2導電型の高濃度ゲート領域力 なる第 2 の炭化ケィ素堆積膜と、前記第 1の領域上に形成され、選択的に切り欠かれている 前記第 1の領域よりも幅が広い第 2の領域と、第 2導電型の低濃度ゲート領域と、該 第 2導電型の低濃度ゲート領域内に形成された第 1導電型の高濃度ソース領域とか らなる前記第 2の炭化ケィ素堆積膜上の第 3の炭化ケィ素堆積膜と、前記第 1の炭化 ケィ素堆積膜に接し、前記第 1の領域及び第 2の領域に形成されている第 1導電型 の低濃度ベース領域と、前記第 3の炭化ケィ素堆積膜の表面上に形成されたゲート 絶縁膜と、前記ゲート絶縁膜を介して、少なくとも前記低濃度ゲート領域上に形成さ れたゲート電極と、前記第 1導電型の炭化ケィ素基板の裏面に低抵抗接続されたド レイン電極と、前記第 1導電型の高濃度ソース領域及び第 2導電型の低濃度ゲート 領域の一部に低抵抗接続されているソース電極と、力 構成されている炭化ケィ素 半導体装置において、前記第 1導電型の低濃度ベース領域内で、前記第 2の領域 の上には、第 1導電型の高濃度ベース領域力 なる第 3の領域が形成されていること を特徴とする。
[0017] また本発明は、前記第 1導電型の低濃度ベース領域における上面には、前記ゲー ト絶縁膜と接する部分の一部に凹部が設けられていることを特徴とする。
[0018] また本発明は、前記第 3の炭化ケィ素堆積膜上に形成されたゲート絶縁膜は、前 記第 3の炭化ケィ素堆積膜内に選択的に形成された第 1導電型の低濃度ベース領 域上にお!ヽて、他の部分より厚くなつて!/ヽる部分を有することを特徴とする。
[0019] また本発明は、前記ゲート電極は、前記ゲート絶縁膜を介して前記低濃度ゲート領 域上のみに形成されていることを特徴とする。
[0020] また本発明は、前記第 2導電型の低濃度ゲート領域内の前記ゲート絶縁膜と接す る部分には、第 1導電型の埋め込みチャネル領域を有することを特徴とする。
[0021] また本発明は、前記第 1導電型の炭化ケィ素基板表面の結晶学的面指数は、 (11 -20)面又は (000—1)面に対して平行な面であることを特徴とする。
[0022] さらに本発明は、第 1導電型の高濃度炭化ケィ素基板表面上に形成されている第 1 導電型の低濃度炭化ケィ素下部堆積膜と、前記第 1導電型の低濃度炭化ケィ素が 残されている第 1の領域を有するように前記低濃度炭化ケィ素下部堆積膜内に選択 的に形成された第 2導電型の高濃度ゲート領域と、前記第 1の領域上に形成され、 前記第 1の領域よりも幅が広い第 2の領域力 なる第 1導電型の低濃度ベース領域と 、第 2導電型の低濃度ゲート領域と、該第 2導電型の低濃度ゲート領域内に形成され た第 1導電型の高濃度ソース領域とからなる炭化ケィ素上部堆積膜と、前記上部堆 積膜の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して、少なくとも前記低濃度ゲート領域上に形成されたゲート 電極と、前記第 1導電型の炭化ケィ素基板の裏面に低抵抗接続されたドレイン電極 と、前記第 1導電型の高濃度ソース領域及び第 2導電型の低濃度ゲート領域の一部 に低抵抗接続されて ヽるソース電極と、カゝら構成されて ヽる炭化ケィ素半導体装置 において、前記第 1導電型の低濃度ベース領域内で、前記第 2の領域の上には、第 1導電型の高濃度ベース領域力 なる第 3の領域が形成されていることを特徴とする
[0023] さらに本発明は、前記炭化ケィ素上部堆積膜上に形成されたゲート絶縁膜は、前 記炭化ケィ素上部堆積膜内に選択的に形成された第 1導電型の低濃度ベース領域 上にお 1ヽて、他の部分よりも厚くなつて ヽる部分を有することを特徴とする。
[0024] さらに本発明は、ゲート電極は、前記ゲート絶縁膜を介して前記低濃度ゲート領域 上のみに形成されていることを特徴とする。
[0025] さらに本発明は、前記第 2導電型の低濃度ゲート領域内の前記ゲート絶縁膜と接 する部分には、第 1導電型の埋め込みチャネル領域を有することを特徴とする。
[0026] さらに本発明は、前記第 1導電型の炭化ケィ素基板表面の結晶学的面指数は、 (1 1-20)面又は (000— 1)面に対して平行な面であることを特徴とする。
[0027] 本発明は、低濃度 p型堆積層内に形成した低濃度のチャネル領域を有する炭化ケ ィ素縦型 MOSFETを高耐圧化する手段として、前記低濃度 p型堆積層と n型ドリフト 層との間に高濃度 P+型堆積層を介在させ、前記高濃度 P+型堆積層に切り欠かれた 第 1領域を具備し、前記第 1の領域において、比較的低濃度の n型ベース領域を前 記 n型ドリフト層の一部に直接接する構造とした炭化ケィ素縦型 MOSFETにおいて 、前記比較的低濃度の n型ベース領域の不純物濃度を少なくとも前記ゲート絶縁膜 と接する表面部分において内部より高い第 3の領域を具備した構造としたことに特徴 があり、これによつて、ゲート絶縁膜の絶縁破壊による阻止電圧の低下を防止できる
[0028] 本発明は、低濃度 p型堆積層に設けられた第 2の領域の幅が前記高濃度 p+型堆積 層に設けられた第 1の領域より広くなつているため、その部分からの抵抗成分が小さく なり、オン抵抗が低減される。
[0029] 低濃度 p型堆積層内に形成した低濃度のゲート領域を有する炭化ケィ素縦型 MO SFETにお 、て、ゲート絶縁膜に力かる電界によって絶縁膜が破壊するのを避ける ため、前記低濃度ベース領域上のゲート絶縁膜を他の部分より厚くしたり、あるいは、 ゲート電極の少なくとも一部を除去した場合には、ゲート電極が正バイアスされるオン 状態において、ゲート絶縁膜との界面近傍での電子の蓄積効果が著しく阻害される のを防止できるので、オン抵抗が低減できる。
[0030] 本発明は、特に基板表面の結晶学的面指数を (000— 1)面あるいは（11 20)面に 対して平行な面とした場合、ゲート絶縁膜とゲート領域との界面準位密度が軽減する ため、前記界面近傍は、高抵抗化せず、オン抵抗が低減できる。
発明の効果
[0031] 以上、詳述したように、本発明によれば、以下のような効果を奏する。
本発明によれば、低濃度 p型堆積層内に形成された低濃度のゲート領域を有する 炭化ケィ素縦型 MOSFETを高耐圧化することができ、低いオン抵抗、かつ高耐圧 の炭化ケィ素縦型 MOSFETの製造が可能となる。
[0032] 本発明によれば、第 1導電型のベース領域の第 1導電型の不純物濃度が第 2導電 型の高濃度ゲート層の第 2導電型の不純物濃度よりも低くすることにより、炭化ケィ素 縦型 MOSFETを高耐圧化することができる。
[0033] 本発明によれば、第 2の堆積膜内に選択的に形成された第 2導電型のゲート領域 のゲート絶縁膜と接する部分の第 2導電型の不純物濃度を最適化することにより、炭 化ケィ素縦型 MOSFETのオン抵抗を低減することができる。
[0034] 本発明によれば、第 2の堆積膜内に選択的に形成された第 1導電型の低濃度べ一 ス領域内の第 2導電型の高濃度ゲート層、ならびにゲート絶縁膜と接する表面近傍 の第 1導電型の不純物濃度を最適化することにより、炭化ケィ素縦型 MOSFETを高 耐圧化することができる。
[0035] 本発明によれば、第 2の堆積膜上に形成されたゲート絶縁膜が、少なくとも第 2の堆 積膜内に選択的に形成された第 1導電型のベース領域上に、その他の領域より厚く なっている部分を有することにより、ゲート絶縁膜と第 1導電型の低濃度ベース領域と の界面近傍が高抵抗ィ匕せずオン抵抗が低減できる。
[0036] 本発明によれば、第 2の堆積膜内に選択的に形成された第 1導電型の低濃度べ一 ス領域の表面上に、少なくともゲート電極が除かれた部分を有することにより、ゲート 絶縁膜と第 1導電型のベース領域との界面近傍が高抵抗ィ匕せずオン抵抗が低減で きる。
[0037] 本発明によれば、第 1導電型の炭化ケィ素基板表面の結晶学的面指数が（11 20
)面あるいは (000— 1)面に対して平行な面であるため、ゲート絶縁膜とチャネル領域 との界面準位密度が軽減し、オン抵抗が低減できる。
[0038] 本発明によれば、低濃度のゲート領域と低濃度の第 1導電型の低濃度ベース領域 を形成することができ、低 、オン抵抗でかつ高耐圧の炭化ケィ素縦型 MOSFETの 製造を容易にすることができる。
図面の簡単な説明
[0039] [図 1]本発明に力かる第 1実施例である炭化ケィ素縦型 MOSFETの単位セルを説 明するための断面図である。（実施例 1)
[図 2] (a)ないし (f)は第 1実施例の炭化ケィ素縦型 MOSFETの製造方法を説明す るための単位セルの断面図である。
[図 3] (a)ないし (d)は第 1実施例の炭化ケィ素縦型 MOSFETの製造方法を説明す るための単位セルの断面図である。
[図 4]本発明の第 2実施例である炭化ケィ素縦型 MOSFETの単位セルを説明する ための断面図である。（実施例 2) 圆 5] (a)な 、し (f)は本発明の第 2実施例である炭化ケィ素縦型 MOSFETの製造 工程を説明するための断面図である。
圆 6] (a)な 、し (d)は本発明の第 2実施例である炭化ケィ素縦型 MOSFETの製造 工程を説明するための断面図である。
圆 7]本発明の第 3実施例である炭化ケィ素縦型 MOSFETを説明するための断面 図である。（実施例 3)
圆 8]本発明の第 4実施例である炭化ケィ素縦型 MOSFETを説明するための断面 図である。（実施例 4)
圆 9]本発明の第 5実施例である炭化ケィ素縦型 MOSFETを説明するための断面 図である。（実施例 5)
[図 10]代表的なプレーナ型縦型 MOSFETの単位セルを説明するための断面図で あ 。
符号の説明
1·· 高濃度 n+型基板
2" 低濃度 n型ドリフト層（第 1の堆積層）
3·· p型ゥ ル層
3a- •P型不純物イオン注入
4·· 低濃度 n型ベース領域
4a- •n型不純物イオン注入
5·· 高濃度 n+型ソース領域
5a- •n型不純物イオン注入
6·· ゲート絶縁膜
7" ゲート電極
7a' •多結晶シリコン
8·· 層間絶縁膜
9·· ソース電極
lO- 'ドレイン電極
ll- •チャネル領域又は低濃度ゲート領域 12 · 'イオン注入マスク
13 · 'イオン注入マスク
14 · 'イオン注入マスク
15 · 'イオン注入マスク
24 · • n型ベース層の n型ドリフト層と接する部分
31 · '高濃度 P+型層 (第 2の堆積層）
32 · '低濃度 P型層 (第 3の堆積層）
41 · •凹部
91 · '埋め込みチャネル領域
発明を実施するための最良の形態
[0041] 以下、本発明について具体的実施例を示しながら詳細に説明する。
実施例 1
[0042] 図 1は、本発明にカゝかる第 1実施例である炭化ケィ素縦型 MOSFETの単位セルを 説明するための断面図である。図 1において、たとえば、 1 X 1018cm 3の窒素がドー ビングされた厚さ 300 μ mの（0001)面を有する高濃度 n+型基板 1表面上には、たと えば、 5 X 1015cm— 3の窒素がドーピングされた厚さ 10 μ mの低濃度 η型ドリフト層 2が 堆積されている。
[0043] 前記低濃度 η型ドリフト層 2の表面上には、たとえば、 2 Χ 1018cm 3のアルミニウムが ドーピングされた厚さ 0. 5 mの高濃度 p+型層 31が堆積されている。さらに、前記高 濃度 P+型層 31の上には、たとえば、 5 X 1015cm 3のアルミニウムがドーピングされた 厚さ 0. 5 mの低濃度 p型層 32が堆積されている。前記低濃度 p型層 32の表面部 分には、たとえば、選択的に約 1 X 102Qcm 3のリンがドーピングされた高濃度 n+型ソ ース領域 5が形成されている。前記高濃度 p+型層 31には、選択的に形成された幅 2 mの切欠き部からなる第 1の領域が設けられており、前記低濃度 p型層 32には、前 記切欠き部より幅の広 、第 2の領域が形成されて 、る。
[0044] 前記第 1及び第 2の領域には、たとえば、前記ゲート絶縁膜と接する表面部分に 5
X 1017cm"3 、深さ約 0. 2 μ mの前記第 3の領域が、それより内部に 1 X 1016cm 3の 窒素がドーピングされた低濃度 n型ベース領域 4が前記低濃度 n型ドリフト層 2に直接 接して設けられている。前記低濃度 p型層 32における幅の広い第 2の領域は、抵抗 成分が小さくなり、炭化ケィ素半導体装置のオン抵抗を低減することができる。前記 低濃度 n型ベース領域 4と高濃度 n+型ソース領域 5の中間部分には、 p型ゥエル層 3 の表面層に低濃度ゲート領域 11が形成される。
[0045] 前記低濃度ゲート領域 11上、及び低濃度 n型ベース領域 4の表面上には、ゲート 絶縁膜 6を介してゲート電極 7が設けられている。前記ゲート電極 7上には、層間絶縁 膜 8を介して、高濃度 n+型ソース領域 5と p型ゥエル層 3とのそれぞれの表面に低抵抗 接続されたソース電極 9が形成されている。また、前記高濃度 n+型基板 1の裏面には 、ドレイン電極 10が低抵抗接続で形成されている。さらに、前記低濃度 n型ベース領 域 4は、図 1に示すように、凹部 41を設けることができる。
[0046] なお、 p型ゥエル層 3とソース電極 9は、低抵抗接続のため、 p型ゥエル層 3表面に高 濃度 P+型層 31が形成される場合や、低濃度 p型層 32のエッチオフによって、ソース 電極 9が直接に高濃度 p+型層 31の露出表面に接続されることもある。
[0047] 前記炭化ケィ素縦型 MOSFETの動作は、基本的には、従来例として示した図 10 に記載された炭化ケィ素プレーナ型縦型 MOSFETと同様である。すなわち、ゲート 電極 7に、しきい値電圧以上のゲート電圧が印加されると、 p型ゥエル層 3の表面に電 子が誘起されチャネル領域 11が形成される。これによつて、高濃度 n+型ソース領域 5 と低濃度 n型ドリフト層 2が導通状態になり、ドレイン電極 10からソース電極 9へ電流 を流すことができる。
[0048] ここで、従来例として示した図 10の炭化ケィ素プレーナ型縦型 MOSFETと異なる 点は、窒素イオンを注入して形成される低濃度 n型ベース領域 4が、ゲート絶縁膜に 接する表面近傍のみ濃度が比較的高ぐそれより内部領域は比較的低い濃度に形 成されていることである。そのため、高濃度 p型チャネル領域に接する部分の濃度が 低いので、比較的低い電圧でピンチオフできる。
[0049] たとえば、前記低濃度 n型ベース領域 4と低濃度 n型ドリフト層 2とが接する部分 24 の幅は、 2 mであり、この場合、前記低濃度 n型ベース領域 4の濃度が 4 X 1016cm 3 でピンチオフ電圧は 30Vとなる。この構造では、前記低濃度 n型ベース領域 4の濃度 力 S4 X 1016cm 3以下となっているため、前記低濃度 n型ベース領域 4をピンチオフさ せるのに高 、電圧が不必要となる。
[0050] さらに、前記低濃度 n型ベース領域 4と p型ゥエル層 3の接合部の耐圧は、向上し、 1 OOOV以上の高耐圧の素子が実現できた。また、チャネルが形成される低濃度ゲート 領域 11を 2 X 1016cm 3の低濃度 p型堆積膜で形成しているため、数 10cm2ZVsの 高いチャネル移動度が得られオン抵抗を低減することができた。
[0051] 図 2 (a)な 、し (f)及び図 3 (a)な 、し (d)は第 1実施例の炭化ケィ素縦型 MOSFE Tの製造方法を説明するための単位セルの断面図である。図 2 (a)において、まず、 高濃度 n+型基板 1の表面上には、低濃度 n型ドリフト層 2が堆積される。さらに、前記 低濃度 n型ドリフト層 2の上には、高濃度 p+型層 31が堆積される。前記低濃度 n型ドリ フト層 2は、たとえば、窒素のドーピング濃度を 5 X 1015cm 3、厚さを 10 mとした。前 記高濃度 P+型層 31は、アルミニウムのドーピング濃度を 2 X 1018cm 3とし、厚さを 0. 5 μ m〖しした。
[0052] 次いで、図 2 (b)に示すように、レジストをマスクとしたドライエッチングにより、表面か ら低濃度 n型ドリフト層 2に達するトレンチ構造が形成される。エッチングには、六フッ 化硫黄 (SF )と酸素 (O )の混合ガスを用いた。前記レジストを除去した後、図 2 (c)
6 2
に示すように、前記表面には、たとえば、 5 X 1015cm 3のアルミニウムがドープされた 低濃度 P型層 32が 0. 5 μ mの厚さで堆積された。
[0053] その後、高濃度 n+型ソース領域 5を形成するために、前記低濃度 p型層 32の表面 には、図 2 (d)に示すように、マスク 13が形成された。 n型不純物イオン 5aは、前記マ スク 13を介して前記低濃度 p型層 32に注入される。前記マスク 13は、表面上に減圧 CVD法により堆積された厚さ 1 μ mの SiO膜をフォトリソグラフィにより、パターン加工
2
して形成された。 n型不純物イオン注入 5aは、たとえば、リンイオンを基板温度 500°C 、カロ速エネルギー 40keV— 250keVの多段で、注入量 2 X 102°cm— 3として実施され た。
[0054] 前記マスク 13を除去した後、低濃度 n型ベース領域 4を形成するために、図 2 (e)に 示すように、マスク 14を使用して n型不純物イオン 4aを注入した。前記マスク 14は、 低濃度 P型層 32の表面上に減圧 CVD法により堆積された厚さ 1. 5 mの SiO膜を
2 フォトリソグラフィによりパターンカ卩ェして形成された。前記 n型不純物イオン 4aは、窒 素イオンを室温にて、加速エネルギー 30keV— lOOkeVの多段で、注入量 5 X 10" cm— 3、及びカ卩速エネルギー 150keV— 600keVの多段で、注入量 1 X 1016cm— 3とし て注入された。その後、図 2 (f)に示すように、アルゴン雰囲気中にて、 1500°Cで 30 分間にわたる活性ィ匕ァニールを行い、 p型ゥエル層 3、低濃度 n型ベース領域 4及び 高濃度 n+型ソース領域 5が形成された。
[0055] 次いで、図 3 (a)に示すように、前記 p型ゥエル層 3、低濃度 n型ベース領域 4、及び 高濃度 n+型ソース領域 5は、 1200°C、 140分の熱酸化されて、厚さ 40nmのゲート絶 縁膜 6が形成された。前記ゲート絶縁膜 6の上には、減圧 CVD法によって、多結晶シ リコン 7aが 0. 3 /z mの厚さで堆積された。図 3 (b)に示すように、多結晶シリコン 7aは 、フォトリソグラフィにより、パターンカ卩ェされて、ゲート電極 7が形成された。
[0056] さらに、図 3 (c)に示すように、減圧 CVD法により、前記ゲート電極 7の表面上には 、厚さ 0. 5 mの層間絶縁膜 8が堆積された。図 3 (d)に示すように、前記層間絶縁 膜 8には、窓が開けられ、高濃度 n+型ソース領域 5と p型ゥエル層 3に共通のソース電 極 9が低抵抗接続された。
[0057] なお、本実施例では、（0001)面基板上の炭化ケィ素縦型 MOSFETの構造及び その製造工程について説明した力 （11 20)面あるいは（000— 1)面基板にも、酸 化条件は若干ことなる力 ほぼ同様に適用できる。（11 20)面あるいは (000— 1)面 基板上に作製された炭化ケィ素縦型 MOSFETは、チャネル移動度が (0001)面基 板上よりも高いため、より低いオン抵抗が得られた。
実施例 2
[0058] 図 4は本発明の第 2実施例である炭化ケィ素縦型 MOSFETの単位セルを説明す るための断面図である。図 4において、 5 X 1018cm 3の窒素がドーピングされた厚さ 3 00 μ mの（0001)面の高濃度 n+型基板 1上には、 5 X 1015cm— 3の窒素がドーピング された厚さ 10 mの低濃度 n型ドリフト層 2が堆積されている。前記低濃度 n型ドリフト 層 2には、その表面力も深さ 0. に渡って 2 X 1018cm— 3のアルミニウムがドーピン グされた高濃度 P+型層 31が形成され、さらに、その表面上に 5 X 1015cm 3のアルミ- ゥムがドーピングされた厚さ 0. 5 mの低濃度 p型層 32が堆積されている。
[0059] 低濃度 p型層 32の表面部分には、選択的に約 1 X 102Qcm 3のリンがドーピングされ た高濃度 n+型ソース領域 5が形成されている。前記高濃度 p+型層 31には、 pイオンが 注入されていない欠除部が選択的に設けられている。前記欠除部には、表面部分に 5 X 1017cm 3、深さ約 0. 2 mの前記第 3の領域力 それより内部に 1 X 1016cm 3の 窒素がドーピングされた低濃度 n型ベース領域 4が前記低濃度 n型ドリフト層 2に直接 接するように設けられている。
[0060] 前記低濃度 n型ベース領域 4と前記高濃度 n+型ソース領域 5との中間部分である p 型ゥエル層 3の表面層には、低濃度ゲート領域 11が形成される。前記低濃度ゲート 領域 11上、低濃度 n型ベース領域 4、及び高濃度 n+型ソース領域 5の表面上には、 ゲート絶縁膜 6を介してゲート電極 7が設けられている。前記ゲート電極 7上には、層 間絶縁膜 8を介して高濃度 n+型ソース領域 5と p型ゥエル層 3のそれぞれの表面に低 抵抗接続されたソース電極 9が形成されている。また、高濃度 n+型基板 1の裏面には 、ドレイン電極 10が低抵抗接続で形成されている。
[0061] 前記炭化ケィ素縦型 MOSFETと図 1の実施例 1との相違点は、高濃度 p+型層 31 が低濃度 n型ドリフト層 2の表面上に堆積されているのではなぐ前記低濃度 n型ドリ フト層 2内に形成されていることである。すなわち、低濃度 n型ベース領域 4内の低濃 度 n型ドリフト層 2と接する部分 24は、高濃度 p+型層 31の上端と同一面内に位置し、 前記高濃度 P+型層 31で挟まれた領域は、低濃度 n型ドリフト層 2内に存在する。この ため、高濃度 P+型層 31で挟まれた領域の濃度は、実施例 1の構造よりも低ぐ実施例 1に比べ高耐圧の素子が実現できる。前記実施例 2は、図 1の実施例 1と同様に、低 濃度 P型層 32に設けられた低濃度 n型ベース領域 4の幅が高濃度 p+型層 31より広い ため、その部分力ゝらの抵抗成分が小さくなり、オン抵抗が低減される。
[0062] 図 5 (a)な 、し (f)及び図 6 (a)な 、し (d)は本発明の第 2実施例である炭化ケィ素 縦型 MOSFETの製造工程を説明するための断面図である。図 5 (a)において、まず 、高濃度 n+型基板 1上には、 5 1015じ111—3の窒素をドーピングした低濃度11型ドリフト 層 2が 10 mの厚さで堆積されている。次いで、図 5 (b)に示すように、高濃度 p+型層 31を形成するために、前記低濃度 n型ドリフト層 2上にマスク 15が形成される。 p型不 純物イオン 3aは、前記マスク 15を使用して前記低濃度 n型ドリフト層 2に注入される。 前記マスク 15は、前記低濃度 n型ドリフト層 2の表面上に減圧 CVD法により堆積され 、厚さ 1 μ mの SiO膜がフォトリソグラフィによりパターンカ卩ェして形成される。
2
[0063] 前記 p型不純物イオン 3aは、アルミニウムイオンを基板温度 500°C、加速エネルギ 一 40keV— 250keV、注入量 2 X 1018cm— 3として注入される。図 5 (c)に示すように、 マスク 15を除去した後、低濃度 n型ドリフト層 2の表面には、 5 X 1015cm 3のアルミ- ゥムがドープされた低濃度 p型層 32が 0. 5 μ mの厚さで堆積される。
[0064] その後、図 5 (d)に示すように、高濃度 n+型ソース領域 5を形成するために、マスク 1 3を使用して前記低濃度 p型層 32に n型不純物イオン 5aの注入を行う。 n型不純物ィ オン 5aは、燐イオンを基板温度 500°C、カロ速エネルギー 40keV— 250keV、注入量 2 X 102Qcm 3で注入される。マスク 13は、除去された後、低濃度 n型ベース領域 4を 形成するためのマスク 14が形成される。
[0065] 図 5 (e)に示すように、 n型不純物イオン 4aは、前記マスク 14を介して前記低濃度 p 型層 32に注入される。前記 n型不純物イオン 4aは、窒素イオンを室温にて、加速ェ ネルギー 30keV— lOOkeVの多段で、注入量 5 X 1017cm— 3、及びカ卩速エネルギー 1 50keV— 400keVの多段で、注入量 1 X 1016cm— 3として注入された。前記マスク 14 は、除去された後、図 5 (f)に示すように、アルゴン雰囲気中にて、 1500°Cで 30分間 にわたる活性ィ匕ァニールが行われる。
[0066] 前記活性化ァニールによって、 p型ゥエル層 3、低濃度 n型ベース領域 4、及び高濃 度 n+型ソース領域 5が形成される。次いで、図 6 (a)に示すように、前記各層は、 120 0°C、 140分熱酸化されて、厚さ 40nmのゲート絶縁膜 6が形成される。前記ゲート絶 縁膜 6の上には、減圧 CVD法によって、多結晶シリコン 7aが 0. 3 m堆積される。
[0067] 図 6 (b)に示すように、多結晶シリコン 7aは、フォトリソグラフィによりパターン力卩ェさ れて、ゲート電極 7が形成される。さら〖こ、図 6 (c)に示すように、前記ゲート電極 7の 上には、減圧 CVD法により、 0. 5 /z mの層間絶縁膜 8が堆積される。図 6 (d)に示す ように、前記層間絶縁膜 8には、窓が開けられ、高濃度 n+型ソース領域 5と p型ゥエル 層 3に共通のソース電極 9が形成される。
[0068] なお、実施例 2では、（0001)面基板上の炭化ケィ素縦型 MOSFETの構造及び その製造工程につ 、て説明したが、実施例 1と同様に（ 11 20)面あるいは (000—1 )面基板にも適用でき、効果も同様である。 実施例 3
[0069] 図 7は本発明の第 3実施例である炭化ケィ素縦型 MOSFETを説明するための断 面図である。第 3実施例は、前記第 1実施例及び第 2実施例の図中で使用した番号 を同じ部分に使用する。第 3実施例は、ゲート構造を除いて、基本的な構造が実施 例 1と同じである。実施例 1と異なる点は、低濃度 n型ベース領域 4の表面上にあるゲ ート絶縁膜 6が約 400nmと、他の領域のゲート絶縁膜 6よりも厚くなつて 、る部分を 有することである。前記ゲート絶縁膜 6の構造は、実施例 2の構造に対しても適用でき 、効果も同様である。
実施例 4
[0070] 図 8は本発明の第 4実施例である炭化ケィ素縦型 MOSFETを説明するための断 面図である。第 4実施例は、前記第 1実施例ないし第 3実施例の図中で使用した番 号を同じ部分に使用する。第 4実施例は、ゲート構造を除き、基本的な構造は、実施 例 2に示した図 4と同じである。実施例 2と異なる点は、低濃度 n型ベース領域 4の表 面上に、ゲート電極 7が除かれた部分を有し、ゲート絶縁膜 6上に、層間絶縁膜 8が 直接堆積されていることである。前記ゲート構造は、実施例 2の構造に対しても適用 でき、効果も同様である。
実施例 5
[0071] 図 9は本発明の第 5実施例である炭化ケィ素縦型 MOSFETを説明するための断 面図である。第 5実施例は、図 1に示された第 1実施例において、低濃度 n型不純物 力もなる埋め込みチャネル領域 91を設けた点で異なって 、る。前記埋め込みチヤネ ル領域 91は、窒素イオン濃度を、たとえば、 1 X 1017cm 3とし、その深さを 0. 2 /z mと した。
前記第 5実施例の動作は、図 1における第 1実施例とほぼ同じであった。また、第 5実 施例は、前記第 1実施例ないし第 4実施例と共に、適用することもできる。
[0072] なお、実施例 1ないし実施例 5において、ゲート電極 7は、層間絶縁膜 8を介してソ ース電極 9によって覆われている。しかし、前記層間絶縁膜 8を無くし、ゲート電極 7を 絶縁膜によって覆うことができる。その場合、ソース電極 9は、ソース領域及びゲート 領域の上部のみに設けられる。前記のような構造は、ゲート電極 7とソース電極 9との 電気的な短絡の発生を防止する効果がある。
[0073] 以上、本発明の実施例を詳述したが、本発明は、前記実施例に限定されるもので はない。そして、特許請求の範囲に記載された本発明を逸脱することがなければ、種 々の設計変更を行うことが可能である。前記実施例において、ストリップ型の炭化ケィ 素半導体装置における断面図にしたがって説明した力 メッシュ型の炭化ケィ素半 導体装置で、 6角形型、丸型、あるいはこれらの変形タイプであっても、本発明の趣 旨を逸脱しな 、範囲で形状を変えることができることは 、うまでもな 、ことである。また 、同様に、切り欠かれている領域、欠除部、凹部等の形状は、本発明の作用を変え な 、程度に変形することは任意にできる。
[0074] さらにまた、前記実施例では、前記低濃度 n型ベース領域をゲート絶縁膜との界面 近傍に比較的高濃度の第 3の領域と、それより内部の比較的低濃度の領域の 2つの 領域より構成された例を示したが、前記第 3の領域には、さらに、高濃度の表面部分 を追加する場合や、前記比較的低濃度の領域をさらに濃度差のある 2つ以上の部分 力も構成するなど、前記低濃度 n型ベース領域を 3つ以上の不純物濃度の異なる部 分力 構成することも任意にできる。

Claims

請求の範囲
[1] 第 1導電型の高濃度炭化ケィ素基板表面上に形成されている第 1導電型の低濃度 の第 1の炭化ケィ素堆積膜と、
前記第 1の炭化ケィ素堆積膜上に選択的に切り欠かれている第 1の領域を有する 第 2導電型の高濃度ゲート領域力 なる第 2の炭化ケィ素堆積膜と、
前記第 1の領域上に形成され、選択的に切り欠かれている前記第 1の領域よりも幅 が広い第 2の領域と、第 2導電型の低濃度ゲート領域と、該第 2導電型の低濃度ゲー ト領域内に形成された第 1導電型の高濃度ソース領域とからなる前記第 2の炭化ケィ 素堆積膜上の第 3の炭化ケィ素堆積膜と、
前記第 1の炭化ケィ素堆積膜に接し、前記第 1の領域及び第 2の領域に形成され ている第 1導電型の低濃度ベース領域と、
前記第 3の炭化ケィ素堆積膜の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して、少なくとも前記低濃度ゲート領域上に形成されたゲー ト電極と、
前記第 1導電型の炭化ケィ素基板の裏面に低抵抗接続されたドレイン電極と、 前記第 1導電型の高濃度ソース領域及び第 2導電型の低濃度ゲート領域の一部に 低抵抗接続されて 、るソース電極と、
力 構成されて 、る炭化ケィ素半導体装置にぉ 、て、
前記第 1導電型の低濃度ベース領域内で、前記第 2の領域の上には、第 1導電型 の高濃度ベース領域力 なる第 3の領域が形成されていることを特徴とする炭化ケィ 素半導体装置。
[2] 前記第 1導電型の低濃度ベース領域における上面には、前記ゲート絶縁膜と接す る部分の一部に凹部が設けられていることを特徴とする請求項 1に記載された炭化ケ ィ素半導体装置。
[3] 前記第 3の炭化ケィ素堆積膜上に形成されたゲート絶縁膜は、前記第 3の炭化ケィ 素堆積膜内に選択的に形成された第 1導電型の低濃度ベース領域上において、他 の部分より厚くなつている部分を有することを特徴とする請求項 1又は請求項 2に記 載された炭化ケィ素半導体装置。
[4] 前記ゲート電極は、前記ゲート絶縁膜を介して前記低濃度ゲート領域上のみに形 成されていることを特徴とする請求項 1ないし請求項 3に記載された炭化ケィ素半導 体装置。
[5] 前記第 2導電型の低濃度ゲート領域内の前記ゲート絶縁膜と接する部分には、第 1 導電型の埋め込みチャネル領域を有することを特徴とする請求項 1ないし請求項 4の いずれか 1項に記載された炭化ケィ素半導体装置。
[6] 前記第 1導電型の炭化ケィ素基板表面の結晶学的面指数は、（11 - 20)面又は (0
00— 1)面に対して平行な面であることを特徴とする請求項 1ないし請求項 5のいずれ 力 1項に記載された炭化ケィ素半導体装置。
[7] 第 1導電型の高濃度炭化ケィ素基板表面上に形成されている第 1導電型の低濃度 炭化ケィ素下部堆積膜と、
前記第 1導電型の低濃度炭化ケィ素が残されている第 1の領域を有するように前記 低濃度炭化ケィ素下部堆積膜内に選択的に形成された第 2導電型の高濃度ゲート 領域と、
前記第 1の領域上に形成され、前記第 1の領域よりも幅が広い第 2の領域力 なる 第 1導電型の低濃度ベース領域と、第 2導電型の低濃度ゲート領域と、該第 2導電型 の低濃度ゲート領域内に形成された第 1導電型の高濃度ソース領域とからなる炭化 ケィ素上部堆積膜と、
前記上部堆積膜の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して、少なくとも前記低濃度ゲート領域上に形成されたゲー ト電極と、
前記第 1導電型の炭化ケィ素基板の裏面に低抵抗接続されたドレイン電極と、 前記第 1導電型の高濃度ソース領域及び第 2導電型の低濃度ゲート領域の一部に 低抵抗接続されて 、るソース電極と、
力 構成されて 、る炭化ケィ素半導体装置にぉ 、て、
前記第 1導電型の低濃度ベース領域内で、前記第 2の領域の上には、第 1導電型 の高濃度ベース領域力 なる第 3の領域が形成されていることを特徴とする炭化ケィ 素半導体装置。
[8] 前記炭化ケィ素上部堆積膜上に形成されたゲート絶縁膜は、前記炭化ケィ素上部 堆積膜内に選択的に形成された第 1導電型の低濃度ベース領域上において、他の 部分よりも厚くなつている部分を有することを特徴とする請求項 7に記載された炭化ケ ィ素半導体装置。
[9] 前記ゲート電極は、前記ゲート絶縁膜を介して前記低濃度ゲート領域上のみに形 成されていることを特徴とする請求項 7又は請求項 8に記載された炭化ケィ素半導体 装置。
[10] 前記第 2導電型の低濃度ゲート領域内の前記ゲート絶縁膜と接する部分には、第 1 導電型の埋め込みチャネル領域を有することを特徴とする請求項 7ないし請求項 9の いずれか 1項に記載された炭化ケィ素半導体装置。
[11] 前記第 1導電型の炭化ケィ素基板表面の結晶学的面指数は、（11 20)面又は (0
00— 1)面に対して平行な面であることを特徴とする請求項 7ないし請求項 10のいず れカ 1項に記載された炭化ケィ素半導体装置。
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