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TWI865127B - 半導體晶片封裝件及其製造方法 - Google Patents

半導體晶片封裝件及其製造方法 Download PDF

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TWI865127B
TWI865127B TW112141051A TW112141051A TWI865127B TW I865127 B TWI865127 B TW I865127B TW 112141051 A TW112141051 A TW 112141051A TW 112141051 A TW112141051 A TW 112141051A TW I865127 B TWI865127 B TW I865127B
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林孝羲
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美商達爾科技股份有限公司
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Abstract

本發明係關於半導體晶片封裝件及其製造方法。該半導體晶片封裝件包括：引線框，其具有彼此相對的第一側及第二側，且該引線框具有自該引線框之該第一側凹陷的第一凹槽；黏合劑，其填充於該第一凹槽中；及半導體晶片，其設置於該引線框之該第一側及該黏合劑上；其中該第一凹槽之寬度不大於該半導體晶片之寬度。

Description

半導體晶片封裝件及其製造方法
本發明係關於半導體晶片封裝件及其製造方法，更具體而言，係關於具有引線框之半導體晶片封裝件。
半導體晶片可藉由黏合劑安裝在引線框之晶片襯墊上，並藉由傳導線電連接至引線框之引線觸點。之後形成模製化合物以囊封功率晶片及引線框。隨著封裝結構微小化，晶片襯墊之面積縮小且功率晶片至晶片襯墊之邊緣距離亦縮短，使黏合劑可能溢出。此外，由於引線框通常較薄且具有精細的圖案，在製造製程中可能因機械或熱應力而損壞或變形。本發明之目標之一為避免黏合劑溢出並提高引線框之穩定性，進而提昇製程良率。
本發明之實施例係關於一種半導體晶片封裝件。該半導體晶片封裝件包括：引線框，其具有彼此相對的第一側及第二側，且該引線框具有自該引線框之該第一側凹陷的第一凹槽；黏合劑，其填充於該第一凹槽中；及半導體晶片，其設置於該引線框之該第一側及該黏合劑上；其中該第一凹槽之寬度不大於該半導體晶片之寬度。
本發明之實施例係關於一種半導體晶片封裝件。該半導體晶片封裝件包括：引線框，其具有彼此相對的第一側及第二側，且該引線框具有自該引線框之該第一側凹陷的第一凹槽；黏合劑，其填充於該第一凹槽中；半導體晶片，其設置於該引線框之該第一側及該黏合劑上；及載體，其設置於該引線框之該第二側。
本發明之實施例係關於一種半導體晶片封裝件之製造方法。該方法包括：得到引線框，其具有彼此相對的第一側及第二側，且該引線框具有自該引線框之該第一側凹陷的第一凹槽；將黏合劑填充於該第一凹槽中；及在該引線框之該第一側及該黏合劑上設置半導體晶片，其中該第一凹槽之寬度不大於該半導體晶片之寬度。
以下揭示內容提供了用於實施所提供主題之不同特徵之許多不同實施例或範例。下文描述了組件及組態之特定實例。當然，此等實例僅為範例且不欲為限制性的。在本發明中，對在第二特徵上方或之上形成第一特徵之引用可包含將第一特徵及第二特徵形成為直接接觸的實施例，且亦可包含可在第一特徵與第二特徵之間形成另外的特徵使得第一特徵及第二特徵可不直接接觸的實施例。此外，本發明可在各個實例中重複附圖標記及/或字母。此種重複係為了簡單及清晰起見且本身並不指示所討論之各個實施例及/或組態之間的關係。
下文詳細討論了本發明之實施例。然而，應當理解的係，本發明提供了許多可在各種各樣的特定環境下具體化之適用概念。所討論之特定實施例僅係說明性的，而不限制本發明之範疇。
本發明提供一種半導體晶片封裝件及其製造方法。
本發明之半導體晶片封裝件藉由黏合劑將半導體晶片安裝在引線框之晶片襯墊上，並藉由傳導件(如導線或銅條帶)電連接至引線框之引線觸點。黏合劑填入晶片襯墊之凹槽中，避免黏合劑溢出並提高引線框之穩定性，進而提昇製程良率。此外，本發明之半導體晶片封裝件在製造製程中利用夾具將引線框固定在載體上，以避免引線框翹曲。載體用以承載晶片襯墊之部分使用熱導率(Thermal conductivity)相對較高的材料，以提高半導體晶片封裝件之熱傳導性。
圖1A所示為根據本案之某些實施例之半導體晶片封裝件1a之一部分的立體圖。
半導體晶片封裝件1a可包括載體20、引線框10及半導體晶片11。載體20、引線框10及半導體晶片11可彼此在一方向上堆疊。半導體晶片11及載體20可設置於引線框10之相對側。
載體20可包括熱導率相對較高的部分(或稱為第一部分) 11ac及熱導率相對較低的部分(或稱為第一部分) 11gm、11sm及11dm。部分11ac、部分11gm、部分11sm及部分11dm可實體上分離。部分11ac、部分11gm、部分11sm及部分11dm可彼此不直接接觸。部分11ac、部分11gm、部分11sm及部分11dm可藉由絕緣層(例如圖1C之絕緣層30)而彼此隔開。
部分11ac可與半導體晶片11重合。例如，部分11ac、引線框10之一部分(例如晶片襯墊11a)及半導體晶片11可彼此在一方向上堆疊。部分11gm、部分11sm及部分11dm可各與半導體晶片11不重合。
部分11ac、部分11gm、部分11sm及部分11dm之尺寸(例如，寬度、厚度、面積等)可彼此相同或不同。部分11ac之寬度可大於部分11gm、部分11sm或部分11dm之寬度。此外，部分11ac、部分11gm、部分11sm及部分11dm之厚度可彼此相同。
部分11ac可包括陶瓷材料，例如包括氧化物(如氧化鈹(BeO)、氧化鋁(Al 2O 3))、氮化物(如氮化鋁(AlN)、氮化矽(Si 3N 4))、硼化物(如氮化硼(BN))、碳化物(如碳化矽(SiC))、其他陶瓷材料(如金剛石(C))，或其中之兩者或更多者之組合。部分11ac之熱導率可高於100 Wm -1K -1、高於150 Wm -1K -1、高於200 Wm -1K -1或更高。例如，部分11ac可包括氮化鋁(AlN)，其熱導率可介於170 Wm -1K -1與230 Wm -1K -1之間。
部分11ac可經組態以藉由引線框10之一部分(例如晶片襯墊11a)將半導體晶片11之熱傳導至外界。使用熱導率相對較高的部分11ac，與沒有使用熱導率相對較高的材料之例示性實施例相比，熱傳導性可提高至少10%，達到降低器件阻值之效果。
部分11gm、部分11sm及部分11dm可包括金屬材料，例如包括金屬、金屬合金或矽化金屬等導電材料。導電材料之實例可包括金(Au)、銀(Ag)、銅(Cu)、鉑(Pt)、鈀(Pd)、鎢(W)、鈦(Ti)、鉭(Ta)、鉬(Mo)、其他金屬或合金，或其中之兩者或更多者之組合。
部分11gm、部分11sm及部分11dm可經組態以作為外部端子，以提供半導體晶片封裝件1a與外部裝置(例如印刷電路板(printed circuit board，PCB)、其他封裝件或其他電子組件)之間的電連接。
在一些實施例中，部分11ac可包括金屬材料，例如針對部分11gm、部分11sm及部分11dm所列舉之材料。
引線框10可包括晶片襯墊11a、閘極引線觸點11g、源極引線觸點11s及汲極引線觸點11d。晶片襯墊11a、閘極引線觸點11g、源極引線觸點11s及汲極引線觸點11d可實體上分離。晶片襯墊11a、閘極引線觸點11g、源極引線觸點11s及汲極引線觸點11d可彼此不直接接觸。晶片襯墊11a、閘極引線觸點11g、源極引線觸點11s及汲極引線觸點11d可藉由囊封劑(例如圖1C之囊封劑14)而彼此隔開。
晶片襯墊11a、閘極引線觸點11g、源極引線觸點11s及汲極引線觸點11d之尺寸(例如，寬度、厚度、面積等)可彼此相同或不同。晶片襯墊11a之寬度可大於閘極引線觸點11g、源極引線觸點11s或汲極引線觸點11d之寬度。此外，晶片襯墊11a、閘極引線觸點11g、源極引線觸點11s及汲極引線觸點11d之厚度可彼此相同。
引線框10可包括金屬材料，例如包括金屬或金屬合金等導電材料。導電材料之實例可包括金(Au)、銀(Ag)、銅(Cu)、鉑(Pt)、鈀(Pd)、其他金屬或合金，或其中之兩者或更多者之組合。
晶片襯墊11a可經組態以承載半導體晶片11。例如，半導體晶片11可設置於晶片襯墊11a上。閘極引線觸點11g、源極引線觸點11s及汲極引線觸點11d可各經組態以耦接(或電連接)半導體晶片11之電端子(electrical terminals)。閘極引線觸點11g、源極引線觸點11s及汲極引線觸點11d可各經組態以將半導體晶片11之電端子耦接(或電連接)至外部端子(例如，載體20之部分11gm、部分11sm及部分11dm)。
參照圖1B，圖1B描繪圖1A之半導體晶片封裝件1a之引線框10。
引線框10可具有彼此相對的表面(或第一表面、第一側) 101及表面(或第二表面、第二側) 102。引線框10之晶片襯墊11a可具有自表面101凹陷的凹槽(或第一凹槽) 11ar。引線框10之閘極引線觸點11g及源極引線觸點11s可具有自表面102凹陷的凹槽(或第二凹槽) 11gr及11sr。雖然圖1B中之凹槽11ar為方形或矩形，但本發明不限於此。在一些實施例中，凹槽11ar之頂示圖可為長方形、圓形、六邊形或任意形狀。在一些實施例中，可調節凹槽11ar之位置、形狀、所占面積比例、數量等，以應用於不同的封裝件。
黏合劑13可填充於引線框10之晶片襯墊11a之凹槽11ar中。黏合劑13可具有與引線框10之表面101大體上共面的表面131。黏合劑13可包括導電膠(conductive adhesive)、導電環氧樹脂及/或焊料。
返回參照圖1A，當半導體晶片11承載於晶片襯墊11a上時，圖1B之黏合劑13可被半導體晶片11完全地覆蓋，避免黏合劑13溢出並提高引線框10之穩定性，進而提昇製程良率。
半導體晶片11可包括電晶體、電阻器、電容器及互連結構等電路組件以形成積體電路(IC)。在一些實施例中，半導體晶片11可包括金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)，例如NMOS、PMOS、CMOS、電壓回饋器件及/或開關。在一些實施例中，半導體晶片11可包括雙擴散MOSFET (double-diffused MOSFET，DMOSFET)、絕緣閘極雙極電晶體(insulated-gate bipolar transistor，IGBT)、接面閘極場效電晶體(junction gate field-effect transistor，JFET)、功率雙極電晶體或功率二極體(如功率肖特基(Schottky)二極體)。
半導體晶片11可具有表面111及與表面111相對的表面112。表面112可接觸(例如直接接觸)黏合劑(例如圖1B之黏合劑13)。表面112可接觸(例如直接接觸)引線框10之表面(例如圖1B之表面101)，以將熱傳導至載體20之部分11ac。
一或多個電端子可自半導體晶片11之表面111及/或表面112曝露出來。例如，半導體晶片11之閘極G與源極S可位於半導體晶片11之同一側，而汲極D位於相對的另一側。半導體晶片11之閘極G與源極S可位於表面111，且汲極D可位於表面112。
半導體晶片11之閘極G可藉由導線11gw耦接(或電連接)至引線框10之閘極引線觸點11g。閘極引線觸點11g可經組態以將半導體晶片11之閘極G耦接(或電連接)至外部端子(例如，載體20之部分11gm)。
半導體晶片11之源極S可藉由導線11sw耦接(或電連接)至引線框10之源極引線觸點11s。源極引線觸點11s可經組態以將半導體晶片11之源極S耦接(或電連接)至外部端子(例如，載體20之部分11sm)。
半導體晶片11之汲極D可耦接(或電連接)至黏合劑13。半導體晶片11之汲極D可藉由黏合劑13、晶片襯墊11a及導線11dw耦接(或電連接)至引線框10之汲極引線觸點11d。汲極引線觸點11d可經組態以將半導體晶片11之汲極D耦接(或電連接)至外部端子(例如，載體20之部分11dm)。
在一些實施例中，導線11gw、導線11sw及導線11dw亦可以銅條帶或銅片替代，並經由銅夾結合(Clip Bond)之方式連接半導體晶片11之電端子至引線框10。
在一些實施例中，為了提高熱傳導性，部分11ac可使用不導電的陶瓷材料。由於晶片襯墊11a係承載於部分11ac上，部分11ac可不導電，故需要導線11dw及汲極引線觸點11d將半導體晶片11之汲極D耦接(或電連接)至外部端子(例如，載體20之部分11dm)。在一些實施例中，部分11ac可使用導電的金屬材料，以提供汲極D最佳的導電路徑。
圖1C所示為根據本案之某些實施例之半導體晶片封裝件1a的剖面圖。在一些實施例中，圖1C之剖面圖為圖1A之半導體晶片封裝件1a沿切線AA'的剖面圖。相同或相似的元件以相同的符號標示，相同或相似的元件之詳細描述將不再贅述。
半導體晶片封裝件1a除了包括載體20、引線框10及半導體晶片11之外，亦可包括囊封劑14及絕緣層30。為清楚呈現組件關係，圖1A之立體圖省略囊封劑14及絕緣層30。圖1C之剖面圖省略載體20之部分11gm與部分11sm，及引線框10之閘極引線觸點11g與源極引線觸點11s。
絕緣層30可填充於載體20中。例如，絕緣層30可填充於載體20之部分11ac、部分11gm、部分11sm及部分11dm之任兩者之間。絕緣層30可接觸囊封劑14之一部分。
囊封劑14可接觸、覆蓋或包覆半導體晶片11。參照圖1B，囊封劑14可接觸、覆蓋或包覆引線框10之晶片襯墊11a、閘極引線觸點11g、源極引線觸點11s及汲極引線觸點11d。囊封劑14可接觸、覆蓋或包覆引線框10之表面101。囊封劑14可不接觸黏合劑13。囊封劑14可填充於凹槽11gr及凹槽11sr中，以提高引線框10之結構穩定性。
絕緣層30及囊封劑14可各包括絕緣材料或介電材料。絕緣材料之實例可包括具有填充物之環氧樹脂、模製原料或模製化合物(molding compound)、聚醯亞胺(polyimide)、酚類化合物(phenolic compound)、聚矽氧(silicone)之材料，或其組合。介電材料之實例可包括氧化矽(SiO 2)、氮化矽(Si 3N 4)、氮氧化矽(Si₂N₂O)、硼磷矽玻璃(borophosphosilicate glass，BPSG)、磷矽玻璃(phosphosilicate glass，PSG)、無摻雜矽玻璃(undoped silicon glass，USG)、氟摻雜矽玻璃(fluorosilicate glass，FSG)、旋塗式玻璃(spin-on glass，SOG)、其兩者或更多者之任何組合等。絕緣層30及囊封劑14可包括相同的材料。絕緣層30及囊封劑14可包括相異的材料。
在一些實施例中，絕緣層30可使用陶瓷材料，以降低載體20 (可含金屬材料)與囊封劑14 (可含絕緣材料)之間的熱膨脹係數(Coefficient of Thermal Expansion，CTE)並提高熱傳導性。
如前述，黏合劑13可填充於引線框10之晶片襯墊11a之凹槽11ar中被半導體晶片11完全地覆蓋。黏合劑13或凹槽11ar之寬度w1可不大於半導體晶片11之寬度w2。黏合劑13或凹槽11ar之寬度w1可大體上等於半導體晶片11之寬度w2。黏合劑13或凹槽11ar之寬度w1可小於半導體晶片11之寬度w2。
圖2A、圖2B所示為根據本案之某些實施例的半導體晶片封裝件之製造方法中之一或多個階段。在一些實施例中，圖2B之剖面圖為圖2A之結構沿切線BB'的剖面圖。此等附圖中之至少一些附圖已經簡化，以便更好地理解本發明之態樣。
參照圖2A，該製造方法包括得到引線框10，利用夾具21將引線框10固定在載體20上。使引線框10被夾持在夾具21與載體20之間。使夾具21與載體20設置於引線框10之相對側。夾具21及引線框10可共同界定複數個通孔21h。緊固栓21p可穿過通孔21h而將夾具21及引線框10固定於載體20上。
夾具21可具有兩個開口，用以曝露引線框10之裝置區。開口之位置、形狀、所占面積比例、數量等可經調整以應用於不同的封裝件，不限於圖2A描繪之態樣。
引線框10可具有自夾具21曝露出來的裝置區，及設置通孔21h之邊緣區。邊緣區圍繞在裝置區之周圍。裝置區可包括複數個單元，其中一個單元可藉由單切與另一單元分離。圖1A、圖1B及圖1C之半導體晶片封裝件1a可包含一個單元。圖3A-1之引線框區域3a可包含兩個單元。
參照圖2B，載體20可包括熱導率相對較高的部分(或稱為第一部分) 20c及熱導率相對較低的部分(或稱為第一部分) 20m。部分20c可包括陶瓷材料，例如前文中針對部分11ac所列舉之材料。部分20m可包括金屬材料，例如前文中針對部分11gm、部分11sm及部分11dm所列舉之材料。部分20c可間隔地設置在部分20m中。在一些實施例中，部分20c之位置可對應於引線框10中用以承載半導體晶片之晶片襯墊。
圖3A-1、圖3A-2、圖3B、圖3C、圖3D-1、圖3D-2、圖3E-1、圖3E-2、圖3F、圖3G、圖3H所示為根據本案之某些實施例的半導體晶片封裝件之製造方法中之一或多個階段。此等附圖中之至少一些附圖已經簡化，以便更好地理解本發明之態樣。為簡潔之緣故，以下圖式呈現引線框10之引線框區域3a上之製程，可包含兩個單元。引線框10之其他區域之製程亦類同。
參照圖3A-1及圖3A-2，在一些實施例中，圖3A-2之剖面圖為圖3A-1之引線框10之引線框區域3a沿切線CC'的剖面圖。該製造方法包括得到引線框10。引線框10在尚未經切單之前可包括互相連接之晶片襯墊11a及12a、閘極引線觸點11g及12g、源極引線觸點11s及12s，及汲極引線觸點11d及12d。晶片襯墊12a可經組態以承載另一半導體晶片(例如，圖3D-1之半導體晶片12)。閘極引線觸點12g、源極引線觸點12s及汲極引線觸點12d可各經組態以耦接(或電連接)前述另一半導體晶片之電端子。閘極引線觸點12g、源極引線觸點12s及汲極引線觸點12d可各經組態以將前述另一半導體晶片之電端子耦接(或電連接)至外部端子(例如，圖3G之載體20之部分12gm及12sm)。如圖3A-2所示，引線框10之晶片襯墊11a可具有自表面101凹陷的凹槽11ar。引線框10之閘極引線觸點12g及源極引線觸點12s可具有自表面102凹陷的凹槽12gr及12sr。
參照圖3B，該製造方法包括將載體20設置於引線框10之表面102。載體20之部分20c之位置可對應於引線框10之晶片襯墊11a。在一些實施例中，該製造方法可包括將緊固栓(例如，圖2A之緊固栓21p)穿進引線框10之通孔(例如，圖2A之通孔21h)。在一些實施例中，該製造方法可包括利用夾具(例如，圖2A之夾具21)將引線框10固定在載體20上。
參照圖3C，該製造方法包括將黏合劑13填充於凹槽11ar中。在一些實施例中，黏合劑13可藉由網版印刷或點膠形成。黏合劑13可具有與引線框10之表面101大體上共面的表面131。
參照圖3D-1及圖3D-2，在一些實施例中，圖3D-2之剖面圖為圖3D-1之引線框10之引線框區域3a沿切線DD'的剖面圖。該製造方法包括在引線框10之表面101及黏合劑13上設置半導體晶片11。在一些實施例中，該製造方法亦可包括設置半導體晶片12。半導體晶片12之閘極G與源極S可位於半導體晶片12之同一側，而汲極D位於相對的另一側。半導體晶片12之詳細描述可參照半導體晶片11，於此不再贅述。如圖3D-2所示，黏合劑13可被半導體晶片11完全地覆蓋。黏合劑13或凹槽11ar之寬度w1可不大於半導體晶片11之寬度w2。黏合劑13或凹槽11ar之寬度w1可大體上等於半導體晶片11之寬度w2。黏合劑13或凹槽11ar之寬度w1可小於半導體晶片11之寬度w2。
參照圖3E-1及圖3E-2，在一些實施例中，圖3E-2之剖面圖為圖3E-1之引線框10之引線框區域3a沿切線EE'的剖面圖。該製造方法包括形成導線耦接(或電連接)半導體晶片11之電端子。例如，將半導體晶片11之閘極G藉由導線11gw耦接(或電連接)至引線框10之閘極引線觸點11g。將半導體晶片11之源極S藉由導線11sw耦接(或電連接)至引線框10之源極引線觸點11s。將半導體晶片11之汲極D藉由黏合劑13、晶片襯墊11a及導線11dw耦接(或電連接)至引線框10之汲極引線觸點11d。
在一些實施例中，該製造方法亦可包括形成導線耦接(或電連接)半導體晶片12之電端子。例如，將半導體晶片12之閘極G藉由導線12gw耦接(或電連接)至引線框10之閘極引線觸點12g。將半導體晶片12之源極S藉由導線12sw耦接(或電連接)至引線框10之源極引線觸點12s。將半導體晶片12之汲極D藉由黏合劑、晶片襯墊12a及導線12dw耦接(或電連接)至引線框10之汲極引線觸點12d。
參照圖3F，該製造方法包括以囊封劑14覆蓋引線框10、半導體晶片11及其他半導體晶片(如圖3E-1之半導體晶片12)。囊封劑14可填充於自表面102凹陷的凹槽，例如圖3A-2之凹槽12gr及凹槽12sr，及例如圖1A之凹槽11gr及凹槽11sr。在一些實施例中，囊封劑14可藉由模製來形成，例如藉由印刷、壓縮模製(compression molding)、轉移模製(transfer molding)、液體包封物模製、真空層合、旋塗或其他合適製程來形成。
參照圖3G，該製造方法包括移除載體20之部分，形成凹槽20r。在一些實施例中，該製造方法包括移除載體20之熱導率相對較低的部分(或金屬部分，例如圖3B之部分20m)，使熱導率相對較高的部分(或陶瓷部分，例如圖3B之部分20c)不接觸熱導率相對較低的部分。如圖3G所示，熱導率相對較高的部分(或陶瓷部分，例如圖3B之部分20c)與載體20之其他部分分離而形成部分11ac。在一些實施例中，部分11ac之寬度可與晶片襯墊11a之寬度大體上相同。
熱導率相對較低的部分(或金屬部分，例如圖3B之部分20m)彼此分離而形成部分11dm、部分12gm及部分12sm。部分11dm與部分11ac為圖1A之半導體晶片封裝件1a之一部分。部分12gm及部分12sm為另一半導體晶片(如圖3E-1之半導體晶片12)封裝件之一部分。
在一些實施例中，凹槽20r可藉由雷射鑽孔製程(laser drilling process)形成。在一些實施例中，凹槽20r可曝露囊封劑14之部分。在一些實施例中，凹槽20r可具有大體上不變的寬度。在一些實施例中，凹槽20r可具有不同斜率、可朝向囊封劑14漸寬，或可朝向囊封劑14漸窄。
參照圖3H，該製造方法包括在凹槽20r中填充絕緣層30。絕緣層30可經由原子層沈積(atomic layer deposition，ALD)、化學氣相沈積(chemical vapor deposition，CVD)或其他沈積製程而形成。在一些實施例中，可進行研磨製程，例如，化學機械拋光(chemical mechanical polishing，CMP)製程，將凹槽20r以外之絕緣層30磨平去除。
在一些實施例中，該製造方法包括執行單切以分離出個別結構。可藉由例如使用劃片鋸、雷射或其他適當切割技術執行單切。藉由以上步驟形成之半導體結構可與圖1A所示之半導體晶片封裝件1a相同。
圖4A所示為根據本案之某些實施例之半導體晶片封裝件4a之一部分的立體圖。半導體晶片封裝件4a與圖1A所示之半導體晶片封裝件1a相似，差異在於半導體晶片封裝件4a之半導體晶片11之閘極G、源極S與汲極D位於同一側，例如表面111。汲極D可藉由導線11dw耦接(或電連接)至引線框10之汲極引線觸點11d。
圖4B所示為根據本案之某些實施例的半導體晶片封裝件之製造方法中之一或多個階段。圖4B與圖3E-1相似，差異在於圖4B之半導體晶片12之閘極G、源極S與汲極D位於同一側。汲極D可藉由銅條帶12dp耦接(或電連接)至引線框10之汲極引線觸點11d。源極S可藉由銅條帶12sp耦接(或電連接)至引線框10之源極引線觸點12s。
在本文中可為了便於描述而使用如「之下」、「下面」、「下部」、「上方」、「上部」、「左側」、「右側」等空間相對術語來描述如附圖所示之一個組件或特徵與另一或多個組件或特徵的關係。除了在附圖中描繪之定向之外，空間相對術語亦旨在涵蓋裝置在使用時或運行時之不同定向。可以其他方式定向裝置(旋轉90度或處於其他定向)，且同樣可以對應方式解釋本文中使用之空間相對描述語。應理解，當組件被稱為「連接至」或「耦接至」另一組件時，其可直接連接至或耦接至另一組件，或者可存在中間組件。
如本文所使用，術語「大約」、「基本上」、「基本」及「約」用於描述及解釋小的變化。當結合事件或情形使用時，上述術語可指事件或情形精確發生的實例以及事件或情形接近發生的實例。如本文關於給定值或範圍所使用，術語「約」總體上意謂處於給定值或範圍之±10%、±5%、±1%或±0.5%內。本文中可將範圍表示為一個端點至另一端點或介於兩個端點之間。本文揭示內容之所有範圍都包含端點，除非另外指明。術語「基本上共面」可指兩個表面沿同一平面定位之位置差處於數微米(μm)內，如沿同一平面定位之位置差處於10 μm內、5 μm內、1 μm內或0.5 μm內。當將數值或特性稱為「基本上」相同時，上述術語可指處於上述值之平均值之±10%、±5%、±1%或±0.5%內的值。
前述內容概述了幾個實施例之特徵及本發明之詳細態樣。本發明中描述之實施例可容易地用作設計或修改其他製程及結構以便於實施相同或類似目的及/或實現本文介紹之實施例之相同或類似優點的基礎。此類等同構造不背離本發明之精神及範疇，且在不背離本發明之精神及範疇的情況下，可作出各種改變、替代及變更。
1a:半導體晶片封裝件 3a:引線框區域 4a:半導體晶片封裝件 10:引線框 11:半導體晶片 11a:晶片襯墊 11ac:部分 11ar:凹槽 11d:汲極引線觸點 11dm:部分 11dw:導線 11g:閘極引線觸點 11gm:部分 11gr:凹槽 11gw:導線 11s:源極引線觸點 11sm:部分 11sr:凹槽 11sw:導線 12:半導體晶片 12a:晶片襯墊 12d:汲極引線觸點 12dp:銅條帶 12dw:導線 12g:閘極引線觸點 12gm:部分 12gr:凹槽 12gw:導線 12s:源極引線觸點 12sm:部分 12sp:銅條帶 12sr:凹槽 12sw:導線 13:黏合劑 14:囊封劑 20:載體 20c:部分 20m:部分 20r:凹槽 21:夾具 21h:通孔 21p:緊固栓 30:絕緣層 101:表面 102:表面 111:表面 112:表面 131:表面 AA':切線 BB':切線 CC':切線 DD':切線 EE':切線 D:汲極 G:閘極 S:源極 w1:寬度 w2:寬度
當結合附圖閱讀以下詳細描述時，本發明之若干實施例之態樣可被最佳地理解。應注意，各種結構可不按比例繪製。實際上，為了論述清楚起見，各種結構之尺寸可任意放大或縮小。 圖1A所示為根據本案之某些實施例之半導體晶片封裝件之一部分的立體圖； 圖1B所示為根據本案之某些實施例之半導體晶片封裝件之一部分的立體圖； 圖1C所示為根據本案之某些實施例之半導體晶片封裝件的剖面圖； 圖2A、圖2B所示為根據本案之某些實施例的半導體晶片封裝件之製造方法中之一或多個階段； 圖3A-1、圖3A-2、圖3B、圖3C、圖3D-1、圖3D-2、圖3E-1、圖3E-2、圖3F、圖3G、圖3H所示為根據本案之某些實施例的半導體晶片封裝件之製造方法中之一或多個階段； 圖4A所示為根據本案之某些實施例之半導體晶片封裝件之一部分的立體圖； 圖4B所示為根據本案之某些實施例的半導體晶片封裝件之製造方法中之一或多個階段。
相同或類似的組件在圖式及詳細描述中使用同樣的參考標號來標示。自以下詳細描述並結合附圖，本發明之若干實施例將可被立即地理解。
1a:半導體晶片封裝件
10:引線框
11:半導體晶片
11a:晶片襯墊
11ac:部分
11d:汲極引線觸點
11dm:部分
11dw:導線
11g:閘極引線觸點
11gm:部分
11gw:導線
11s:源極引線觸點
11sm:部分
11sw:導線
20:載體
111:表面
112:表面
AA':切線
D:汲極
G:閘極
S:源極

Claims (21)

  1. 一種半導體晶片封裝件，包含：一引線框，其具有彼此相對的一第一側及一第二側，且該引線框具有自該引線框之該第一側凹陷的一第一凹槽；一載體，其設置於該引線框之該第二側；一黏合劑，其填充於該第一凹槽中；及一半導體晶片，其設置於該引線框之該第一側及該黏合劑上；其中該第一凹槽之一寬度不大於該半導體晶片之一寬度，及其中該載體具有一第一部分及一第二部分，其中該第一部分之一熱傳導係數大於該第二部分之一熱傳導係數。
  2. 如請求項1之半導體晶片封裝件，其中該黏合劑具有與該引線框之該第一側之表面大體上共面的一表面。
  3. 如請求項1之半導體晶片封裝件，其中該黏合劑被該半導體晶片完全地覆蓋。
  4. 如請求項1之半導體晶片封裝件，其中該引線框具有自該引線框之該第二側凹陷的一第二凹槽，且該半導體晶片封裝件進一步包括一囊封劑，其填充於該第二凹槽中。
  5. 如請求項1之半導體晶片封裝件，其中該引線框具有用於承載該半導 體晶片之一晶片襯墊及與該晶片襯墊實體上分離之一汲極引線觸點。
  6. 如請求項5之半導體晶片封裝件，其中該半導體晶片具有一閘極、一源極及一汲極，其中該汲極位於該半導體晶片之一側，該閘極及該源極位於該半導體晶片之相對的另一側，且其中該汲極經由該黏合劑、該晶片襯墊及導線耦接至該汲極引線觸點。
  7. 如請求項1之半導體晶片封裝件，其中該第一部分包括一陶瓷部分且該第二部分包括一金屬部分。
  8. 如請求項1之半導體晶片封裝件，其中該載體之該第一部分與該半導體晶片重合，且該載體之該第二部分與該半導體晶片不重合。
  9. 如請求項1之半導體晶片封裝件，其中該載體之該第二部分包括該半導體晶片封裝件之一第一外部端子、一第二外部端子及一第三外部端子。
  10. 一種半導體晶片封裝件，包含：一引線框，其具有彼此相對的一第一側及一第二側，且該引線框具有自該引線框之該第一側凹陷的一第一凹槽；一黏合劑，其填充於該第一凹槽中；一半導體晶片，其設置於該引線框之該第一側及該黏合劑上；一載體，其設置於該引線框之該第二側，該載體包括多個部分；及一絕緣層，該載體的該多個部分藉由該絕緣層而彼此隔開。
  11. 如請求項10之半導體晶片封裝件，其中該載體具有一第一部分及一第二部分，其中該第一部分之一熱傳導係數大於該第二部分之一熱傳導係數。
  12. 如請求項11之半導體晶片封裝件，其中該第一部分包括一陶瓷部分且該第二部分包括一金屬部分。
  13. 如請求項11之半導體晶片封裝件，其中該載體之該第一部分與該半導體晶片重合，且該載體之該第二部分與該半導體晶片不重合。
  14. 如請求項11之半導體晶片封裝件，其中該載體之該第二部分包括該半導體晶片封裝件之一第一外部端子、一第二外部端子及一第三外部端子。
  15. 一種半導體晶片封裝件之製造方法，包含：得到引線框，其具有彼此相對的一第一側及一第二側，且該引線框具有自該引線框之該第一側凹陷的一第一凹槽；將一載體設置於該引線框之該第二側；將一黏合劑填充於該第一凹槽中；在該引線框之該第一側及該黏合劑上設置一半導體晶片，其中該第一凹槽之一寬度不大於該半導體晶片之一寬度；其中該載體具有一第一部分及一第二部分，其中該第一部分之一熱 傳導係數大於該第二部分之一熱傳導係數。
  16. 如請求項15之製造方法，其中將該載體設置於該引線框之該第二側的步驟包括：利用一夾具將該引線框固定在該載體上。
  17. 如請求項15之製造方法，其進一步包括：在將該載體設置於該引線框之該第二側後，移除該載體之該第二部分之一部分，使該第二部分不接觸該第一部分。
  18. 如請求項17之製造方法，其中移除該載體之該第二部分之一部分的步驟包括：使該第二部分形成彼此分離之一第一外部端子、一第二外部端子及一第三外部端子。
  19. 如請求項18之製造方法，其進一步包括：在該第一外部端子、該第二外部端子及該第三外部端子之間填充一絕緣層。
  20. 如請求項15之製造方法，其進一步包括：將該半導體晶片之一汲極藉由一導線耦接至一引線框之一汲極引線觸點。
  21. 如請求項15之製造方法，其進一步包括：以一囊封劑覆蓋該引線框及該半導體晶片，其中該囊封劑填充於自該引線框之該第二側凹陷的一第二凹槽。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020163015A1 (en) * 2001-02-27 2002-11-07 Chippac, Inc. Plastic semiconductor package
US20030042592A1 (en) * 2001-08-28 2003-03-06 Ilia Zverev Semiconductor device and converter device
TW200705519A (en) * 2005-07-19 2007-02-01 Siliconware Precision Industries Co Ltd Semiconductor package without chip carrier and fabrication method thereof
US20070075404A1 (en) * 2005-10-03 2007-04-05 Stats Chippac Ltd. Integrated circuit package system with multi-surface die attach pad
TW200741924A (en) * 2006-03-14 2007-11-01 Advanced Interconnect Tech Ltd Method for making QFN package with power and ground rings
TW201037808A (en) * 2009-04-10 2010-10-16 Advanced Semiconductor Eng Advanced quad flat non-leaded package structure and manufacturing method thereof
TW201310603A (zh) * 2011-08-17 2013-03-01 Intersil Americas LLC 背對背堆疊晶粒
US20150287667A1 (en) * 2014-04-03 2015-10-08 Chipmos Technologies Inc. Chip package structure and manufacturing method thereof
US20200365492A1 (en) * 2017-09-22 2020-11-19 Stmicroelectronics Pte Ltd Package with lead frame with improved lead design for discrete electrical components and manufacturing the same
US20220077051A1 (en) * 2020-09-08 2022-03-10 Winbond Electronics Corp. Package structure and manufacturing method thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661276A (ja) * 1992-08-06 1994-03-04 Matsushita Electron Corp リードフレーム
US6677672B2 (en) * 2002-04-26 2004-01-13 Semiconductor Components Industries Llc Structure and method of forming a multiple leadframe semiconductor device
US7554179B2 (en) * 2005-02-08 2009-06-30 Stats Chippac Ltd. Multi-leadframe semiconductor package and method of manufacture
JP2007096042A (ja) * 2005-09-29 2007-04-12 Rohm Co Ltd 半導体装置
CN104037149A (zh) * 2013-03-05 2014-09-10 飞思卡尔半导体公司 引线框和基板半导体封装

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020163015A1 (en) * 2001-02-27 2002-11-07 Chippac, Inc. Plastic semiconductor package
US20030042592A1 (en) * 2001-08-28 2003-03-06 Ilia Zverev Semiconductor device and converter device
TW200705519A (en) * 2005-07-19 2007-02-01 Siliconware Precision Industries Co Ltd Semiconductor package without chip carrier and fabrication method thereof
US20070075404A1 (en) * 2005-10-03 2007-04-05 Stats Chippac Ltd. Integrated circuit package system with multi-surface die attach pad
TW200741924A (en) * 2006-03-14 2007-11-01 Advanced Interconnect Tech Ltd Method for making QFN package with power and ground rings
TW201037808A (en) * 2009-04-10 2010-10-16 Advanced Semiconductor Eng Advanced quad flat non-leaded package structure and manufacturing method thereof
TW201310603A (zh) * 2011-08-17 2013-03-01 Intersil Americas LLC 背對背堆疊晶粒
US20150287667A1 (en) * 2014-04-03 2015-10-08 Chipmos Technologies Inc. Chip package structure and manufacturing method thereof
US20200365492A1 (en) * 2017-09-22 2020-11-19 Stmicroelectronics Pte Ltd Package with lead frame with improved lead design for discrete electrical components and manufacturing the same
US20220077051A1 (en) * 2020-09-08 2022-03-10 Winbond Electronics Corp. Package structure and manufacturing method thereof

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