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TWI853185B - 半導體記憶裝置及於半導體記憶裝置中執行讀出動作之方法 - Google Patents

半導體記憶裝置及於半導體記憶裝置中執行讀出動作之方法 Download PDF

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TWI853185B
TWI853185B TW110129323A TW110129323A TWI853185B TW I853185 B TWI853185 B TW I853185B TW 110129323 A TW110129323 A TW 110129323A TW 110129323 A TW110129323 A TW 110129323A TW I853185 B TWI853185 B TW I853185B
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memory cell
memory device
semiconductor memory
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渡邉稔史
安彦尚文
Original Assignee
日商鎧俠股份有限公司
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Abstract

實施形態提供一種能夠實現高速動作之半導體記憶裝置。  實施形態之半導體記憶裝置具備：記憶胞；字元線，其連接於記憶胞；源極線，其連接於記憶胞；位元線，其連接於記憶胞；感測放大器，其連接於記憶胞；以及控制電路；於記憶胞之讀出動作中，控制電路構成為，對字元線施加第1電壓，於施加第1電壓之後，施加大於第1電壓之第2電壓，於施加第2電壓之後，施加大於第1電壓且小於第2電壓之第3電壓，相應於對字元線施加第2電壓之時序而對源極線施加第4電壓，於施加第4電壓之後，施加小於第4電壓之第5電壓，於施加第5電壓之後，施加大於第5電壓之第6電壓，相應於對源極線施加第4電壓之時序而對感測放大器施加第7電壓。

Description

半導體記憶裝置及於半導體記憶裝置中執行讀出動作之方法
本發明之實施形態係關於一種非揮發性半導體記憶裝置。
作為非揮發性半導體記憶裝置已知有NAND(Not and，與非)型快閃記憶體。
實施形態提供一種能夠實現高速動作之半導體記憶裝置。
本實施形態之半導體記憶裝置具備：記憶胞；字元線，其連接於記憶胞；源極線，其連接於記憶胞；位元線，其連接於記憶胞；感測放大器，其連接於記憶胞；以及控制電路；於記憶胞之讀出動作中，控制電路構成為，對字元線施加第1電壓，於施加了第1電壓之後，施加大於第1電壓之第2電壓，於施加第2電壓之後，施加大於第1電壓且小於第2電壓之第3電壓，相應於對字元線施加第2電壓之時序而對源極線施加第4電壓，於施加第4電壓之後，施加小於第4電壓之第5電壓，於施加第5電壓之後，施加大於第5電壓之第6電壓，相應於對源極線施加第4電壓之時序而對感測放大器施加第7電壓。
以下，參照圖式對實施形態進行說明。再者，於以下之說明中，關於具有相同之功能以及構成之構成要素，標註共通之參照符號。又，於將具有共通之參照符號之複數個構成要素加以區別之情形時，對該共通之參照符號標註下標來加以區別。再者，於關於複數個構成要素不需要特別區別之情形時，對該等複數個構成要素僅標註共通之參照符號，而不標註下標。  ＜第1實施形態＞
以下，對第1實施形態之半導體記憶裝置1進行說明。  ＜1.構成例＞  ＜1-1.記憶體系統＞
圖1係表示包含第1實施形態之半導體記憶裝置1之記憶體系統3之構成之一例之方塊圖。
如圖1所示，記憶體系統3包含半導體記憶裝置1以及記憶體控制器2，且連接於主機裝置4。記憶體系統3由主機裝置4控制。記憶體系統3例如為SSD(solid state drive，固態驅動器)、SDTM卡等。
半導體記憶裝置1例如連接於記憶體控制器2，由記憶體控制器2控制。記憶體控制器2自主機裝置4接收命令，且基於該已接收之命令控制半導體記憶裝置1。
記憶體控制器2包含主機介面單元(主機I/F)21、CPU(Central Processing Unit，中央處理單元)22、RAM(Random Access Memory，隨機存取記憶體)23、ROM(Read Only Memory，唯讀記憶體)24、以及記憶體介面單元(記憶體I/F)25。記憶體控制器2例如構成為SoC(System on Chip，系統單晶片)。
ROM24例如連接於主機I/F21、CPU22、RAM23、以及記憶體I/F25。ROM24儲存韌體(程式)。RAM23連接於主機I/F21、CPU22、以及記憶體I/F25。RAM23能夠保持該韌體，且用作CPU22之作業區域。RAM23進而暫時保持資料，作為緩衝器及快取記憶體發揮功能。儲存於ROM24中、且載入至RAM23上之韌體由CPU22執行。藉此，記憶體控制器2執行包含下述讀出動作、寫入動作等之各種動作、以及主機I/F21及記憶體I/F25之功能之一部分。
主機I/F21例如經由匯流排連接於主機裝置4，且負責記憶體控制器2與主機裝置4之間之通信。記憶體I/F25例如經由記憶體匯流排連接於半導體記憶裝置1，且負責記憶體控制器2與半導體記憶裝置1之間之通信。記憶體匯流排例如將晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀取賦能信號REn、寫入保護信號WPn、就緒/忙碌信號R/Bn、以及信號DQ自記憶體控制器2傳輸至半導體記憶裝置1。記憶體匯流排例如將信號DQ自半導體記憶裝置1傳輸至記憶體控制器2。  ＜1-2.半導體記憶裝置之構成＞
圖2係表示第1實施形態之半導體記憶裝置1之構成之一例之方塊圖。第1實施形態之半導體記憶裝置1例如為能夠非揮發地記憶資料之NAND型快閃記憶體。有時省略與圖1相同或類似之構成之說明。
如圖2所示，半導體記憶裝置1包含記憶胞陣列10、感測放大器模組11、列解碼器模組12、輸入輸出電路13、暫存器14、邏輯控制電路15、定序器16、就緒/忙碌控制電路17、電壓產生電路18、以及驅動器組19。於半導體記憶裝置1中，執行使寫入資料DAT記憶於記憶胞陣列10中之寫入動作、將讀出資料DAT自記憶胞陣列10讀出之讀出動作等各種動作。
記憶胞陣列10例如與記憶胞陣列10、感測放大器模組11、列解碼器模組12、以及驅動器組19連接。包含區塊BLK0、BLK1、・・・、BLKn(n為1以上之整數)。區塊BLK包含與位元線以及字元線建立關聯之複數個非揮發性記憶胞。區塊BLK例如成為資料之刪除單位。於半導體記憶裝置1中，例如能夠應用SLC(Single-Level Cell，單位階記憶體單元)方式或MLC(Multi-Level Cell，多位階記憶體單元)方式。於SLC方式中，於各記憶胞保持1位元資料，於MLC方式中，於各記憶胞保持2位元之資料。再者，亦可於各記憶胞保持3位元以上之資料。
輸入輸出電路13例如連接於暫存器14、邏輯控制電路15、以及感測放大器模組11。輸入輸出電路13控制與記憶體控制器2之信號DQ之輸入輸出。信號DQ包含指令CMD、資料DAT、位址資訊ADD、以及狀態資訊STS等。指令CMD例如包含用以執行來自主機裝置4之命令之命令。資料DAT包含寫入資料DAT或讀出資料DAT。位址資訊ADD例如包含行位址以及列位址。狀態資訊STS例如包含與寫入動作以及讀出動作相關之半導體記憶裝置1之狀態有關之資訊。
更具體而言，輸入輸出電路13具備輸入電路以及輸出電路，輸入電路以及輸出電路進行以下所述之處理。輸入電路自記憶體控制器2接收寫入資料DAT、位址資訊ADD、以及指令CMD。輸入電路將所接收之寫入資料DAT傳輸至感測放大器模組11，將所接收之位址資訊ADD以及指令CMD傳輸至暫存器14。另一方面，輸出電路自暫存器14接收狀態資訊STS，自感測放大器模組11接收讀出資料DAT。輸出電路將所接收之狀態資訊STS以及讀出資料DAT發送至記憶體控制器2。
暫存器14包含狀態暫存器141、位址暫存器142、以及指令暫存器143。
狀態暫存器141例如連接於輸入輸出電路13以及定序器16。狀態暫存器141保持狀態資訊STS，且將該狀態資訊STS基於定序器16之指示傳輸至輸入輸出電路13。
位址暫存器142例如連接於感測放大器模組11、列解碼器模組12、以及輸入輸出電路13。位址暫存器142保持自輸入輸出電路13傳輸之位址資訊ADD。位址暫存器142將位址資訊ADD中之行位址傳輸至感測放大器模組11，將位址資訊ADD中之列位址傳輸至列解碼器模組12。
指令暫存器143例如連接於輸入輸出電路13。指令暫存器143保持自輸入輸出電路13傳輸之指令CMD，且將指令CMD傳輸至定序器16。
邏輯控制電路15例如連接於定序器16。自記憶體控制器2例如接收晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀取賦能信號REn、以及寫入保護信號WPn。邏輯控制電路15基於所接收之信號，控制輸入輸出電路13以及定序器16。
晶片賦能信號CEn係為了使半導體記憶裝置1賦能而使用之信號。指令鎖存賦能信號CLE係為了將輸入至半導體記憶裝置1之信號DQ為指令CMD通知給輸入輸出電路13而使用之信號。位址鎖存賦能信號ALE係為了將輸入至半導體記憶裝置1之信號DQ為位址資訊ADD通知給輸入輸出電路13而使用之信號。寫入賦能信號WEn以及讀取賦能信號REn分別例如係為了對輸入輸出電路13命令信號DQ之輸入以及輸出而使用之信號。寫入保護信號WPn係為了對半導體記憶裝置1指示禁止資料寫入及刪除而使用之信號。
定序器16例如連接於就緒/忙碌控制電路17、感測放大器模組11、以及驅動器組19。定序器16基於保持於指令暫存器143中之指令CMD，控制半導體記憶裝置1整體之動作。例如，定序器16控制感測放大器模組11、列解碼器模組12、電壓產生電路18、以及驅動器組19等，執行寫入動作以及讀出動作等各種動作。
就緒/忙碌控制電路17根據定序器16之控制產生就緒/忙碌信號R/Bn，且將所產生之就緒/忙碌信號R/Bn發送至記憶體控制器2。就緒/忙碌信號R/Bn係為了通知半導體記憶裝置1處於受理來自記憶體控制器2之命令之就緒狀態還是處於不受理命令之忙碌狀態而使用之信號。
電壓產生電路18例如連接於驅動器組19等。電壓產生電路18基於定序器16之控制，產生寫入動作以及讀出動作等中所使用之電壓，且將所產生之電壓供給至驅動器組19。
驅動器組19包含驅動器SLDRV。驅動器組19例如連接於記憶胞陣列10、感測放大器模組11、以及列解碼器模組12。驅動器組19基於自電壓產生電路18供給之電壓，例如，產生於讀出動作以及寫入動作等各種動作中施加至下述字元線WL以及源極線SL等之各種電壓。驅動器組19將該所產生之電壓傳輸至感測放大器模組11以及列解碼器模組12。驅動器SLDRV將該所產生之電壓傳輸至源極線SL。
感測放大器模組11自位址暫存器142接收行位址，且將所接收之行位址解碼。感測放大器模組11基於該解碼之結果，執行記憶體控制器2與記憶胞陣列10之間之資料DAT之傳輸動作。例如，感測放大器模組11感測自記憶胞陣列10讀出之資料，產生讀出資料DAT，將所產生之讀出資料DAT經由輸入輸出電路13輸出至記憶體控制器2。又，感測放大器模組11自記憶體控制器2經由輸入輸出電路13接收寫入資料DAT，且將所接收之寫入資料DAT傳輸至記憶胞陣列10。
列解碼器模組12自位址暫存器142接收列位址，且將所接收之列位址解碼。列解碼器模組12基於該解碼之結果，選擇執行讀出動作以及寫入動作等各種動作之對象之區塊BLK。列解碼器模組12能夠對該已選擇之區塊BLK傳輸自驅動器組19供給之電壓。  ＜1-3.NAND型快閃記憶體之記憶胞陣列＞
圖3係作為圖2所示之記憶胞陣列10之電路構成之一例，表示記憶胞陣列10中所包含之複數個區塊BLK中1個區塊BLK之電路構成之一例之圖。例如，記憶胞陣列10中所包含之複數個區塊BLK分別具有圖3所示之電路構成。有時省略與圖1或圖2相同或類似之構成之說明。
如圖3所示，區塊BLK例如包含4個串單元SU0～SU3。各串單元SU包含複數個NAND串NS。複數個NAND串NS分別與位元線BL0～BLm(m為1以上之整數)中某位元線BL建立對應關係，例如包含記憶胞電晶體MT0～MT7以及選擇電晶體STl及ST2。記憶胞電晶體MT包含控制閘極以及電荷儲存層，且非揮發地記憶資料。選擇電晶體STl以及ST2分別用以選擇各種動作時之包含該選擇電晶體STl以及ST2之NAND串NS。
於複數個NAND串NS之各者中，選擇電晶體STl之汲極連接於如上所述建立對應關係之位元線BL。於選擇電晶體STl之源極與選擇電晶體ST2之汲極之間，串聯連接著記憶胞電晶體MT0～MT7。選擇電晶體ST2之源極連接於源極線SL。詳細情況將於下文敍述，於本說明書等中，將源極線SL表示為源極線CELSRC之示例。
於相同之區塊BLK中所包含之複數個NAND串NS之間，各NAND串NS中所包含之記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7中對應之字元線WL。串單元SU0～SU3中所分別包含之複數個NAND串NS之選擇電晶體STl之閘極(控制閘極)分別共通連接於與各串單元SU對應之選擇閘極線SGD0～SGD3。於相同之區塊BLK中所包含之複數個NAND串NS之間，各NAND串NS中所包含之選擇電晶體ST2之閘極分別共通連接於選擇閘極線SGS。
各位元線BL共通連接於在複數個串單元SU間對應之NAND串NS之選擇電晶體STl之汲極。源極線SL於複數個串單元SU間共用。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如被稱為胞單元CU。例如，於胞單元CU內之記憶胞電晶體MT分別保持1位元資料之情形時，將相當於該胞單元CU之記憶容量之資料例如稱為「1頁資料」。
記憶胞陣列10之電路構成並不限定於圖3所示之構成。例如，亦可使各區塊BLK所包含之串單元SU之個數為任意之個數。又，亦可使各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體STl及ST2之各者之個數為任意之個數。字元線WL以及選擇閘極線SGD及SGS之各者之條數基於NAND串NS中之記憶胞電晶體MT以及選擇電晶體STl及ST2之個數變更。  ＜1-4.記憶胞電晶體之閾值分佈＞
圖4係表示圖1所示之記憶胞陣列10中之記憶胞電晶體MT保持2位元資料之情形時之閾值分佈、資料之分配、讀出電壓、以及驗證電壓之一例之圖。有時省略與圖1～圖3相同或類似之構成之說明。
記憶胞電晶體MT基於能夠使該記憶胞電晶體MT為導通狀態之閘極與源極之間之電位差(以下，稱為閾值電壓)，保持上述2位元資料。於上述寫入動作中，進行記憶胞電晶體MT之該閾值電壓之控制。圖4表示了作為閾值電壓之此種控制之結果形成之4個閾值分佈。於圖4所示之閾值分佈中，縱軸與記憶胞電晶體MT之個數對應，橫軸與記憶胞電晶體MT之閾值電壓Vth對應。橫軸作為一例，表示了於對記憶胞電晶體MT之源極施加電壓VSRC之情形時，為了使該記憶胞電晶體MT為導通狀態而施加至該記憶胞電晶體MT之閘極之電壓。
例如，將該4個閾值分佈自位於閾值電壓低之區域之分佈起依次設為處於“Er”位準、“A”位準、“B”位準、以及“C”位準而加以區別。例如，對“Er”位準分配“11”(“下位位元/上位位元”)資料，對“A”位準分配“10”資料，對“B”位準分配“00”資料，對“C”位準分配“01”資料。分配至各位準之閾值分佈之資料係記憶於該閾值分佈包含閾值電壓之記憶胞電晶體MT中之資料。
於相鄰之閾值分佈之間，分別設定寫入動作中所使用之驗證電壓。具體而言，與“A”位準對應設定驗證電壓AV，與“B”位準對應設定驗證電壓BV，與“C”位準對應設定驗證電壓CV。驗證電壓係於確認是否達到記憶胞電晶體MT之目標位準之驗證動作中使用之電壓。
更具體而言，驗證電壓AV設定於“Er”位準中之最大閾值電壓與“A”位準中之最小閾值電壓之間。當對記憶胞電晶體MT施加驗證電壓AV時，閾值電壓為“Er”位準之閾值分佈中所包含之記憶胞電晶體MT成為導通狀態，另一方面，閾值電壓為“A”位準以上之閾值分佈中所包含之記憶胞電晶體MT為斷開狀態。藉此，例如“01”資料之寫入動作之結果，能夠確認記憶胞電晶體MT之閾值電壓是否包含於“A”位準之閾值分佈中。
其他驗證電壓EV及CV亦與驗證電壓AV相同地設定。驗證電壓EV設定於“A”位準中之最大閾值電壓與“B”位準中之最小閾值電壓之間，驗證電壓CV設定於“B”位準中之最大閾值電壓與“C”位準中之最小閾值電壓之間。
又，於相鄰之閾值分佈之間，分別設定於讀出動作中所使用之讀出電壓。具體而言，與“A”位準對應設定讀出電壓AR，與“B”位準對應設定讀出電壓BR，與“C”位準對應設定讀出電壓CR。讀出電壓係於確認記憶胞電晶體MT之閾值電壓包含於哪個位準之閾值分佈中之讀出動作中使用之電壓。
更具體而言，讀出電壓AR與上述驗證電壓AV相同，設定於“Er”位準中之最大閾值電壓與“A”位準中之最小閾值電壓之間。當對記憶胞電晶體MT施加讀出電壓AR時，閾值電壓為“Er”位準之閾值分佈中所包含之記憶胞電晶體MT成為導通狀態，另一方面，閾值電壓為“A”位準以上之閾值分佈中所包含之記憶胞電晶體MT為斷開狀態。藉此，能夠判定記憶胞電晶體MT之閾值電壓是包含於“Er”位準之閾值分佈中還是包含於“A”位準以上之閾值分佈中。
其他讀出電壓BR及CR亦與讀出電壓AR相同地設定。讀出電壓BR設定於“A”位準中之最大閾值電壓與“B”位準中之最小閾值電壓之間，讀出電壓CR設定於“B”位準中之最大閾值電壓與“C”位準中之最小閾值電壓之間。
於第1實施形態中，例如，驗證電壓AV設定為高於讀出電壓AR之電壓，驗證電壓BV設定為高於讀出電壓BR之電壓，驗證電壓CV設定為高於讀出電壓CR之電壓。例如，驗證電壓AV設定於“A”位準之閾值分佈之下麓附近，驗證電壓BV設定於“B”位準之閾值分佈之下麓附近，驗證電壓CV設定於“C”位準之閾值分佈之下麓附近。
又，對位於閾值電壓最高之區域之閾值分佈中高於最大之閾值電壓之電壓，設定讀出路徑電壓VREAD。將讀出路徑電壓VREAD施加至閘極之記憶胞電晶體MT無論所記憶之資料如何均為導通狀態。
再者，第1實施形態中所說明之1個記憶胞電晶體MT中所記憶之資料之位元數及對於閾值分佈之資料之分配相關之構成只不過為一例，並不限定於該構成。例如，1個記憶胞電晶體MT中所記憶之資料之位元數及對於閾值分佈之資料之分配相關之構成亦可為將1位元或3位元以上之資料保持於1個記憶胞電晶體MT中之構成。又，第1實施形態中所說明之驗證電壓與讀出電壓之構成只不過為一例，並不限定於該構成。第1實施形態中所說明之驗證電壓與讀出電壓之構成只要於不脫離發明之主旨之範圍內適當決定即可。  ＜1-5.感測放大器模組之電路構成＞
圖5係表示圖2所示之感測放大器模組11之電路構成之一部分之一例之圖。於以下之說明中，將寫入對象或讀出對象之記憶胞電晶體MT稱為選擇記憶胞電晶體MT。有時省略與圖1～圖4相同或類似之構成之說明。
感測放大器模組11例如包含針對每條位元線設置之感測放大器單元SAU。如圖5所示，1個感測放大器單元SAU包含連接部111、感測部112、以及鎖存電路113。例如，於各記憶胞電晶體MT保持2位元以上之資料之情形時，基於該資料之位元數設置2個以上之鎖存電路。
連接部111將對應之位元線BL與感測部112連接。具體而言，連接部111包含n通道MOS(metal oxide semiconductor，金屬氧化物半導體)電晶體Tr1以及Tr2。電晶體Tr1之第1端子連接於上述對應之位元線BL，電晶體Tr1之第2端子連接於電晶體Tr2之第1端子。對電晶體Tr1之閘極施加控制信號BLS。電晶體Tr2之第2端子連接於節點SCOM，對電晶體Tr2之閘極施加控制信號BLC。利用電晶體Tr2，能夠將上述對應之位元線BL箝位為與控制信號BLC對應之電位。
感測部112感測基於位元線BL之電位而讀出之資料。感測部112包含n通道MOS電晶體Tr3、Tr4、・・・、及Tr9、p通道MOS電晶體Tr10、以及電容元件Cl。
電晶體Tr3之第1端子連接於節點SCOM，電晶體Tr3之第2端子連接於節點SSRC。對電晶體Tr3之閘極施加控制信號BLX。電晶體Tr10之第1端子連接於節點SSRC，對電晶體Tr10之第2端子施加電壓VDD。電晶體Tr10之閘極連接於節點INV_S。電晶體Tr5之第1端子連接於節點SSRC，電晶體Tr5之第2端子連接於節點SEN。對電晶體Tr5之閘極施加控制信號HLL。電容元件Cl之第1電極連接於上述節點SEN，對電容元件C2之第2電極供給信號CLK。電晶體Tr4之第1端子連接於上述節點SEN，電晶體Tr4之第2端子連接於上述節點SCOM。對電晶體Tr4之閘極施加控制信號XXL。電晶體Tr9之第1端子連接於上述節點SCOM，電晶體Tr9之第2端子連接於節點SRCGND，電晶體Tr9之閘極連接於節點INV_S。施加於節點SRCGND之電壓例如為電壓VSS。電壓VSS例如為0 V。
電晶體Tr10以及電晶體Tr3能夠將位元線BL預充電。電容元件Cl於位元線BL之預充電中被充電。電晶體Tr10以及電晶體Tr5能夠將電容元件Cl充電。電晶體Tr4能夠於資料感測中將節點SEN放電。電晶體Tr9能夠將位元線BL固定為恆定之電位。
電晶體Tr6之第1端子連接於節點SEN，電晶體Tr6之第2端子連接於節點LBUS。對電晶體Tr6之閘極施加控制信號BLQ。節點LBUS為將感測部112與鎖存電路113連接之信號路徑。電晶體Tr7之第1端子連接於節點LBUS，電晶體Tr7之第2端子連接於電晶體Tr8之第1端子。對電晶體Tr7之閘極施加控制信號STB。電晶體Tr8之第2端子接地，電晶體Tr8之閘極連接於節點SEN。
電晶體Tr7能夠決定資料之感測時序，及使鎖存電路113記憶讀出資料。電晶體Tr8能夠基於節點SEN之電位，感測讀出資料為“0”或是為“1”。
節點INV_S為鎖存電路113內之節點，可取得與鎖存電路113記憶之資料對應之邏輯位準。例如，於讀出資料時選擇記憶胞電晶體MT成為導通狀態而節點SEN之電位充分降低時，節點INV_S為H位準。另一方面，於選擇記憶胞電晶體MT為斷開狀態而節點SEN保持恆定電位時，節點INV_S為L位準。
於第1實施形態之感測放大器模組11之構成中，於確立控制信號STB之時序，將基於節點SEN之電位之讀出資料藉由電晶體Tr7傳輸至鎖存電路113。控制信號STB、BLS、BLC、BLX、HLL、XXL、以及BLQ例如自定序器16供給。
再者，第1實施形態之感測放大器模組11之構成為一例，並不限定於該構成。第1實施形態之感測放大器模組11之構成只要於不脫離發明之主旨之範圍內適當決定即可，例如，能夠基於記憶體系統3、主機裝置4等之構成，應用各種構成。  ＜1-6.驅動器SLDRV之電路構成＞
圖6係表示驅動器SLDRV之電路構成之一例之圖。有時省略與圖1～圖5相同或類似之構成之說明。
於圖6中，除了驅動器SLDRV之電路構成以外，進而圖示了包含記憶胞陣列10中之1個以上之NAND串NS之NAND串群NSGl、NSG2、・・・、及NSGn。
NAND串群NSG1、NSG2、・・・、及NSGn共通連接於節點N1。節點N1與源極線SL對應。源極線SL為源極線CELSRC。此處，k為1至n之整數之任一個。
驅動器SLDRV包含放電部192以及基準電位設定部194。再者，以下，驅動器SLDRV之構成並不限定於圖6所示之構成。於圖6所示之構成中，放電部192以及基準電位設定部194之區分只不過為方便起見，例如，驅動器SLDRV之構成亦可為將該等各部件中之任意之電路於個別之裝置中分離存在之構成。
放電部192包含高耐壓n通道MOS電晶體Tr14_1、Tr14_2、・・・、以及Tr14_n。
電晶體Tr14_k之第1端子連接於節點N1，電晶體Tr14_k之第2端子連接於節點N9。電晶體Tr14_k之閘極連接於節點N8。此處，k為1至n之整數之任一個。例如利用定序器16對電晶體Tr14_1、Tr14_2、・・・、以及Tr14_n之閘極施加相同之控制信號。
基準電位設定部194包含p通道MOS電晶體Tr11及Tr12、電流源CS、運算放大器OA、高耐壓n通道MOS電晶體Tr15及Tr17、以及n通道MOS電晶體Tr16_1、Tr16_2、・・・、及Tr16_n。
對電晶體Tr11之第1端子施加電壓VDDSA，電晶體Tr11之第2端子連接於節點N9，電晶體Tr11之閘極連接於節點N3。對電晶體Tr12之第1端子施加電壓VDDSA，電晶體Tr12之第2端子以及閘極連接於節點N3。電流源CS之輸入端子連接於節點N3，電流源CS之輸出端子接地。
電晶體Tr15之第1端子連接於節點N9，電晶體Tr15之第2端子連接於節點N10。對電晶體Tr15之閘極施加控制信號SRCHV_SWMON之反轉信號。控制信號SRCHV_SWMON例如由定序器16供給。運算放大器OA之反轉輸入端子連接於節點N10，對運算放大器OA之非反轉輸入端子施加電壓VREF_SRC。運算放大器OA之輸出端子連接於節點N6。電晶體Tr16_1、Tr16_2、・・・、以及Tr16_n之各自之第1端子連接於節點N9，電晶體Tr16_1、Tr16_2、・・・、以及Tr16_n之各自之第2端子連接於節點N7。對節點N7施加電壓VSS。電晶體Tr16_1、Tr16_2、・・・、以及Tr16_n之各自之閘極連接於節點N6。電晶體Tr17之第1端子連接於節點N1，電晶體Tr17之第2端子連接於節點N10。對電晶體Tr17之閘極施加控制信號SRCHV_SWMON。
詳細情況將於下文敍述，利用第1實施形態所示之驅動器SLDRV之構成，將節點N1之電位設定為與電壓VREF_SRC對應之電位。即，能夠將源極線CELSRC之電位自近端側朝遠端側控制為與電壓VREF_SRC對應之電位。再者，於本說明書等中，將與自NAND串NS之位元線BL向源極線CELSRC伸展之方向平行之方向設為第1方向D1，將與第1方向D1交叉且與字元線WL伸展之方向(自位元線BL1朝向位元線BLn之方向)平行之方向設為第2方向D2。又，於字元線WL、源極線CELSRC、位元線BL等中，相對於第2方向D2將位元線BL1側表示為近端(Near)，相對於第2方向D2將位元線BLn側表示為遠端(Far)。  ＜2.動作例＞  ＜2-1.寫入動作以及讀出動作之概要＞
第1實施形態之半導體記憶裝置1於寫入動作中重複執行編程循環。編程循環包含編程動作以及驗證動作。編程動作係藉由於選擇記憶胞電晶體MT中將電子注入至電荷儲存層來使該選擇記憶胞電晶體MT之閾值電壓上升之動作。或者，編程動作係藉由禁止向電荷儲存層注入電子來維持選擇記憶胞電晶體MT之閾值電壓之動作。驗證動作係繼編程動作之後，藉由使用驗證電壓進行讀出之動作，確認選擇記憶胞電晶體MT之閾值電壓是否達到目標位準之動作。閾值電壓達到目標位準之選擇記憶胞電晶體MT之後被禁止寫入。
於第1實施形態之半導體記憶裝置1中，藉由重複執行如以上所說明之包含編程動作與驗證動作之編程循環，選擇記憶胞電晶體MT之閾值電壓上升至目標位準。
儲存於電荷儲存層中之電子有時以不穩定之狀態儲存。因此，有時自上述編程動作結束之時間點，記憶胞電晶體MT之電荷儲存層中所儲存之電子隨著時間經過而自電荷儲存層漏出。當電子自電荷儲存層漏出時，記憶胞電晶體MT之閾值電壓下降。因此，於寫入動作完成後執行之讀出動作中，為了應對隨著時間經過而產生之此種記憶胞電晶體之閾值電壓之降低，使用低於驗證電壓之讀出電壓進行讀出動作。讀出動作亦可包含驗證動作。
以下將說明之動作之例為半導體記憶裝置1之讀出動作包含驗證動作之例。  ＜2-2.讀出動作中所使用之各種電壓之例＞
圖7係表示於第1實施形態之比較例(先前例)之半導體記憶裝置中之讀出動作中利用之施加至各種電路構成要素之電壓之時間變化之一例之時序圖。於比較例之半導體記憶裝置中，如圖6所示之驅動器SLDRV般，不具有源極線CELSRC之電位自近端側朝遠端側能夠控制之構成。
圖8係表示於第1實施形態之半導體記憶裝置中之讀出動作中利用之施加至各種電路構成要素之電壓之時間變化之一例之時序圖。
圖7及圖8所示之時序圖只不過為用以表示施加至各種電路構成要素之電壓之概略性之時序圖，未必準確地圖示例如有位元線BL之放電之情形時之位元線BL之電位之變化等。於圖7及圖8中，表示了於讀出動作中執行使用任意之讀出電壓DR之讀出處理之情形時之例。讀出動作例如既可連續地執行使用讀出電壓AR之讀出處理、使用讀出電壓BR之讀出處理、以及使用讀出電壓CR之讀出處理，亦可將與以下將說明之處理相同之處理應用於使用驗證電壓之讀出處理。有時省略與圖1～圖6相同或類似之構成之說明。
於以下之說明中，將連接於選擇記憶胞電晶體MT之字元線稱為選擇字元線WL_sel，將未連接於選擇記憶胞電晶體MT之字元線稱為非選擇字元線WL_usel。又，將選擇閘極線SGD中所選擇之串單元SU之選擇閘極線SGD稱為選擇選擇閘極線SGDsel，將非選擇之串單元SU之選擇閘極線稱為非選擇選擇閘極線SGD_usel。
如上述所說明，對於字元線WL_sel及WL_usel、以及選擇閘極線SGD_sel、SGD_usel、及SGS之電壓之施加藉由由定序器16進行之電壓產生電路18、驅動器組19以及列解碼器模組12之控制來執行。又，對於源極線CELSRC之電壓之施加藉由由定序器16進行之電壓產生電路18與驅動器組19中之驅動器SLDRV之控制來執行。又，對於位元線BL之電壓之施加藉由由定序器16進行之電壓產生電路18、驅動器組19以及感測放大器模組11之控制來執行。進而，控制信號BLC以及STB由定序器16供給。
於圖7所示之比較例中，於讀出動作之開始時，施加至字元線WL_sel及WL_usel、選擇閘極線SGD_sel、SGD_usel、及SGS、位元線BL、以及源極線CELSRC之電壓分別為電壓VSS。又，控制信號BLC之電壓為電壓VSS，控制信號STB之電壓為低(Low)位準。
此處，有時於對字元線WL施加電壓時，例如，由於RC延遲，而直至該字元線WL中物理上接近施加電壓之位置之部分之電位穩定為止之時間相對短，直至該字元線WL中物理上遠離施加電壓之位置之部分之電位穩定為止之時間相對長。以下，作為一例，對字元線WL中直至電位穩定為止之時間相對短之部分處於字元線WL之近端側進行說明，對字元線WL中直至電位穩定為止之時間相對長之部分處於字元線WL之遠端側進行說明。
如圖7所示，於讀出動作中，對選擇字元線WL_sel執行突跳動作。突跳動作例如係指於對作為對象之配線施加某目標電壓而該配線之電位上升之情形時，於施加該目標電壓之前，將較該目標電壓更大之電壓施加某時間之動作。藉由對選擇字元線WL_sel執行突跳動作，而選擇字元線WL_sel之遠端側之部分之電位縮短直至由上述目標電壓穩定為止之時間。此處，以下，例如，將較上述目標電壓更大之電壓稱為突跳電壓，將突跳電壓與目標電壓之大小之差稱為突跳量。
首先，執行使用任意之讀出電壓DR之讀出處理。於時刻t11中，對選擇字元線WL_sel施加將作為目標電壓之任意之讀出電壓DR加上突跳量DK所得之電壓，對字元線WL_usel施加電壓VREAD。然後，於時刻t13中，對選擇字元線WL_sel施加任意之讀出電壓DR。如此，對選擇字元線WL_sel執行突跳動作。有時藉由該突跳動作，選擇字元線WL_sel之近端側之部分之電位(由“Near”之符號與實線一起圖示之電位)於由任意之讀出電壓DR穩定之前，變得較由該讀出電壓DR穩定之電位高。
於時刻t11中，對源極線CELSRC例如施加作為目標電壓之電壓VSRC，對選擇閘極線SGD_sel以及SGS施加電壓VGS，對選擇閘極線SGD_usel施加電壓VSRC。
接著，例如，於時刻t12中，開始位元線BL之充電。於該充電中，於時刻t12中，控制信號BLC之電壓設為對作為目標電壓之電壓VBLC加上突跳量DKb所得之電壓。其結果，對位元線BL施加作為目標電壓之電壓VBL。然後，於時刻t14中，控制信號BLC之電壓設為電壓VBLC。再者，控制信號BLC與選擇字元線WL_sel相同地，於時刻t11中，被施加對電壓VBLC加上突跳量DKb所得之電壓，於時刻t13中，亦可施加電壓VBLC。
如此，根據對於選擇字元線WL_sel之突跳動作，亦對控制信號BLC執行突跳動作。
時刻t13例如與選擇字元線WL_sel之遠端側之部分之電位(由符號“Far”所示)穩定之時刻對應。即，時刻t13能夠基於對任意之讀出電壓DR加上突跳量DK所得之電壓上升至選擇字元線WL_sel之遠端側之部分之電位所需要之時間，設定為選擇字元線WL_sel之遠端側之部分之電位達到由作為目標電壓之任意之讀出電壓DR穩定之電位之時刻，或其前後之時刻。
利用如此施加之電壓，字元線WL_sel及WL_usel、選擇閘極線SGD_sel、SGD_usel、及SGS、位元線BL、以及源極線SL之各電位穩定之後，於時刻t15中，控制信號STB自低(Low)位準成為高(High)位準，而確立。藉此，對感測放大器模組11中之鎖存電路傳輸基於任意之讀出電壓DR之讀出資料。
如以上所述，對控制信號BLC執行之突跳動作與對選擇字元線WL_sel執行之突跳動作對應。於圖7所示之先前例中，利用字元線WL_sel之突跳動作，用以將位元線BL放電或充電之時間變慢。為了使用以將位元線BL放電或充電之時間變快，對控制信號BLC執行突跳動作。然而，當對控制信號BLC執行突跳動作時，電晶體Tr2之閘極與電晶體Tr2之第1端子之間之電位差變大。其結果，連接於包含電晶體Tr2之連接部111之位元線BL被過充電，花費直至放電為目標電壓為止之時間，故而到讀出動作為止之時間(例如，時刻t13～時刻t15為止之時間)變長。
另一方面，如圖8所示，於第1實施形態之半導體記憶裝置1中，對控制信號BLC施加作為目標電壓之電壓VBLC，對源極線CELSRC施加低於首先施加之電壓之電壓。藉由如此，能夠使記憶胞電晶體MT之閘極及與記憶胞電晶體MT之選擇電晶體TS2連接之端子之間之電位差變大。其結果，於第1實施形態之半導體記憶裝置1中，能夠抑制位元線BL之過充電，縮短直至放電為位元線BL之目標電壓為止之時間。又，於第1實施形態之半導體記憶裝置1中，隨著能夠縮短直至放電為位元線BL之目標電壓為止之時間，能夠實現讀出動作之高速化。
以下，使用圖8，詳細地說明第1實施形態之半導體記憶裝置1之讀出動作。圖8與圖7相比，施加至控制信號BLC、位元線BL、以及源極線CELSRC之電壓之時間變化不同。又，圖8與圖7相比，追加電壓VREF_SRC、以及控制信號SRCHV_SWMON之方面不同。於使用圖8之第1實施形態之半導體記憶裝置1之讀出動作之說明中，省略與圖7相同之說明。又，於使用圖8之第1實施形態之半導體記憶裝置1之讀出動作之說明中，表示控制信號SRCHV_SWMON之反轉信號為低(Low)位準，控制信號SRCHV_SWMON為高(High)位準之例。再者，於圖8中，省略控制信號SRCHV_SWMON之反轉信號之記載及說明。
於時刻t21至時刻t23中，例如，電壓VREF_SRC自低位準變化為目標電壓Vtarget。當電壓VREF_SRC自低位準變化至電壓VSRC時，源極線CELSRC之電壓自電壓VSS變化為電壓VSRC。此處，理想的是，較佳為目標電壓Vtarget為電壓VSRC，低位準為電壓VSS。實際上，根據由電晶體、配線等引起之電阻、電容等，以源極線CELSRC之電壓成為電壓VSRC之方式，調整目標電壓Vtarget，以源極線CELSRC之電壓成為電壓VSS之方式，調整低位準。
於時刻t22中，開始位元線BL之充電。於該充電中，於時刻t22中，控制信號BLC之電壓設為作為目標電壓之電壓VBLC。
接著，於時刻t23中，電壓VREF_SRC變化為自電壓Vtarget下降了電壓DV之電壓(電壓Vtarget－電壓DV)。電壓VREF_SRC變化為自電壓Vtarget下降了電壓DV之電壓(電壓Vtarget－電壓DV)之結果，利用圖6所示之放電部192以及基準電位設定部194，對源極線CELSRC施加比電壓VSRC下降了電壓Vcelsrc之電壓(電壓VSRC－電壓Vcelsrc)。此處，電壓Vcelsrc例如為與電壓VREF_SRC對應之電壓。此處，理想的是，較佳為電壓DV為電壓Vcelsrc，實際上，目標電壓Vtarget與電壓VSRC相同地，低位準與電壓VSS相同地，根據由電晶體、配線等引起之電阻、電容等，以源極線CELSRC之電壓成為電壓Vcelsrc之方式，調整電壓DV。
隨著對源極線CELSRC施加比電壓VSRC下降了電壓Vcelsrc之電壓(VSRC－Vcelsrc)，記憶胞電晶體MT之閘極及與記憶胞電晶體MT之選擇電晶體TS2連接之端子之間之電位差變大，故而能夠將位元線BL迅速充電。其結果，施加至位元線BL之電壓與先前例相比迅速收斂為固定值。
於時刻t24中，電壓VREF_SRC自自電壓Vtarget下降了電壓DV之電壓(電壓Vtarget－電壓DV)變化為電壓Vtarget。其結果，利用圖6所示之放電部192以及基準電位設定部194，對源極線CELSRC施加電壓VSRC。此處，例如，將電壓VREF_SRC之電壓之變化時間之寬度稱為轉變時間SPW，將電壓VREF_SRC之電壓之變化(目標電壓Vtarget與電壓DV之電位差)稱為電位差PH。又，例如，將對源極線CELSRC施加低於作為目標電壓之電壓VSRC之電壓之時間稱為源極線電壓降寬度CPW。
於時刻t24至時刻t25中，對控制信號BLC施加作為目標電壓之電壓VBLC，對源極線CELSRC施加電壓VSRC。其結果，對位元線BL施加作為目標電壓之電壓VBL。
利用如此施加之電壓，字元線WL_sel及WL_usel、選擇閘極線SGD_sel、SGD_usel、及SGS、位元線BL、以及源極線CELSRC之各電位穩定之後，於時刻t25中，控制信號STB自低(Low)位準成為高(High)位準，而確立。藉此，對感測放大器模組11中之鎖存電路傳輸基於任意之讀出電壓DR之讀出資料。  ＜2-3.讀出動作之變化例＞
圖9係表示第1實施形態之半導體記憶裝置1中之讀出動作之變化例之時序圖。以下，使用圖9，說明第1實施形態之半導體記憶裝置1之讀出動作之變化例。圖9與圖8相比，以下方面不同：隨著電壓VREF_SRC之轉變時間SPW之變化，而改變施加至源極線CELSRC之電壓或源極線CELSRC之電壓下降之時間。於圖9中，由於除此以外之方面與圖8相同，故而省略此處之說明。又，有時省略與圖1～圖7相同或類似之構成之說明。
圖9(A)表示第1實施形態之半導體記憶裝置1中之讀出動作之第1變化例。於第1變化例中，表示將電壓VREF_SRC之轉變時間SPW擴大為轉變時間SPWb之例。將與電壓VREF_SRC之轉變時間SPWb對應之源極線電壓降寬度稱為源極線電壓降寬度CPWb。
隨著電壓VREF_SRC之轉變時間SPW擴大為轉變時間SPWb，而電壓VREF_SRC自電壓Vtarget下降了電壓DV之電壓(電壓Vtarget－電壓DV)之時間變長。其結果，對源極線CELSRC施加“電壓VSRC－電壓Vcelsrc”之時間變長。隨著對源極線CELSRC施加“電壓VSRC－電壓Vcelsrc”之時間變長，例如，能夠將遠端側之位元線BL亦迅速地充電，與先前例相比能夠迅速地收斂為固定值。控制信號脈衝寬度SPW或控制信號脈衝寬度SPWb例如以成為1微秒以上10微秒以下之方式被調整。因此，源極線電壓降寬度CPW或源極線電壓降寬度CPWb亦例如以成為1微秒以上10微秒以下之方式被調整。
亦可不改變電壓VREF_SRC之轉變時間SPW，而使電壓DV變化。可使電壓VREF_SRC之電壓自“目標電壓Vtarget－電壓DV”降低，亦可使電壓VREF_SRC之電壓自“目標電壓Vtarget－電壓DV”上升。例如，藉由使電壓VREF_SRC之電壓自“電壓VSRC－電壓Vcelsrc”降低，亦可使源極線CELSRC之電壓自“電壓VSRC－電壓Vcelsrc”降低。例如，亦可預先於電壓產生電路18中產生與電壓VREF_SRC對應之複數個電壓，利用記憶體控制器2，基於所需之讀出動作，以將所產生之電壓施加至電壓VREF_SRC之方式進行控制。例如，如圖9(A)所示，亦可以對電壓VREF_SRC施加“目標電壓Vtarget－電壓DVb”，將與電壓DVb對應之電壓Vcelsrcb施加至源極線CELSRC之方式進行控制。此處，理想的是，較佳為電壓DVb為電壓Vcelsrcb，但實際上，電壓DV與電壓Vcelsrc相同地，根據由電晶體、配線等引起之電阻、電容等，以源極線CELSRC之電壓成為電壓Vcelsrcb之方式，調整電壓DVb。又，電壓Vcelsrcb大於電壓Vcelsrc，“電壓VSRC－電壓Vcelsrcb”為低於“電壓VSRC－電壓Vcelsrc”之電壓。電壓Vcelsrc或電壓Vcelsrcb例如以成為作為目標電壓之電壓VSRC之5%以上90%以下之電壓之方式被調整。又，電壓Vcelsrc與電壓Vcelsrcb相同地，以電壓DV或電壓DVb亦例如成為目標電壓Vtarget之5%以上90%以下之電壓之方式被調整。
因此，記憶胞電晶體MT之閘極及與記憶胞電晶體MT之選擇電晶體TS2連接之端子之間之電位差變大，其結果，與將電壓VREF_SRC之轉變時間擴大之情形時相同地，電壓VREF_SRC自電壓Vtarget下降了電壓DVb之電壓(電壓Vtarget－電壓DVb)之時間變長。其結果，對源極線CELSRC施加“電壓VSRC－電壓Vcelsrcb”之時間變長。因此，能夠將遠端側之位元線BL亦迅速地充電，與先前例相比能夠迅速地收斂為固定值。
再者，於第1實施形態之半導體記憶裝置1中，亦可應用電壓VREF_SRC之轉變時間之擴大與使源極線CELSRC之電壓比“電壓VSRC－電壓Vcelsrc”降低這兩者。
圖9(B)表示第1實施形態之半導體記憶裝置1中之讀出動作之第2變化例。於第2變化例中，於使源極線CELSRC之電壓為電壓Vcelsrc之後，以逐漸變低為電壓Vcelsrcb之方式進行控制。
例如，亦可預先於電壓產生電路18中產生根據與電壓VREF_SRC對應之時間而電壓逐漸降低之斜坡波形狀之複數個電壓，利用記憶體控制器2，基於所需之讀出動作，以將所產生之電壓施加至電壓VREF_SRC之方式進行控制。例如，如圖9(B)所示，亦可以將自目標電壓Vtarget逐漸降低為電壓DVb之斜坡波形狀之電壓施加至電壓VREF_SRC，將自電壓Vcelsrc逐漸降低為電壓Vcelsrcb之斜坡波形狀之電壓施加至源極線CELSRC之方式進行控制。再者，於圖9(B)中，表示將自目標電壓Vtarget直線地逐漸降低為電壓DVb之斜坡波形狀之電壓施加至電壓VREF_SRC之例，但施加至電壓VREF_SRC之電壓並不限定於此處所示之例。例如，於電壓產生電路18中，根據與電壓VREF_SRC對應之時間而產生之電壓既可為階梯狀(階段地)降低之電壓，亦可將階梯狀(階段地)降低之電壓施加至電壓VREF_SRC。
藉由將如圖9(B)所示之電壓施加至源極線CELSRC，例如，於選擇字元線WL_sel之電位自選擇字元線WL_sel之近端側朝遠端側逐漸降低之比率並不固定之情形時等，亦能夠將與自選擇字元線WL_sel以及源極線CELSRC之近端側朝遠端側之電位變化對應之電壓自位元線BL之近端側施加至遠端側。  ＜第2實施形態＞
於第2實施形態之半導體記憶裝置1中，對除了圖8中所說明之讀出動作以外，還對控制信號BLC執行突跳動作之例進行說明。
以下，使用圖10，詳細地說明第2實施形態之半導體記憶裝置中之讀出動作中所利用之施加至各種電路構成要素之電壓之時間變化之一例。圖10與圖8相比，施加於控制信號BLC、以及位元線BL之電壓之時間變化不同。於圖10中，由於除此以外之方面與圖8相同，故而省略此處之說明。又，有時省略與圖1～圖9相同或類似之構成之說明。
於時刻t32中，開始位元線BL之充電。於該充電中，於時刻t32，控制信號BLC之電壓設為對作為目標電壓之電壓VBLC加上突跳量DKb所得之電壓。
接著，於時刻t33中，電壓VREF_SRC變化為自電壓Vtarget下降了電壓DV之電壓(電壓Vtarget－電壓DV)。電壓VREF_SRC變化為自電壓Vtarget下降了電壓DV之電壓(電壓Vtarget－電壓DV)之結果，藉由圖6所示之放電部192以及基準電位設定部194，對源極線CELSRC施加比電壓VSRC下降了電壓Vcelsrc之電壓(電壓VSRC－電壓Vcelsrc)。此處，電壓Vcelsrc例如為與電壓VREF_SRC對應之電壓。再者，將電壓VREF_SRC之電壓之變化(目標電壓Vtarget與電壓DVb之電位差)稱為電位差PHb。
隨著對源極線CELSRC施加比電壓VSRC下降了電壓Vcelsrc之電壓(VSRC－Vcelsrc)，記憶胞電晶體MT之閘極及與記憶胞電晶體MT之選擇電晶體TS2連接之端子之間之電位差變大，故而能夠將位元線BL迅速地充電。其結果，施加至位元線BL之電壓與先前例相比迅速收斂為固定值。
又，藉由對控制信號BLC執行突跳動作，電晶體Tr2之閘極與電晶體Tr2之第1端子之間之電位差變大。其結果，連接於包含電晶體Tr2之連接部111之位元線BL被過充電。藉由降低施加至源極線CELSRC之電壓能夠實現高速動作之第1實施形態之半導體記憶裝置1中，如圖8之時刻t23至時刻t25之位元線BL之波形所示，於時刻t23至時刻t24施加於位元線BL之電壓與作為目標電壓之電壓VBL產生差距。於第2實施形態之半導體記憶裝置1中，對控制信號BLC執行突跳動作，連接於包含電晶體Tr2之連接部111之位元線BL被過充電。因此，如圖9所示，能夠將位元線BL高速地充電，減少與作為目標電壓之電壓VBL之差。其結果，於第2實施形態之半導體記憶裝置1中，能夠進而縮短位元線BL收斂至作為目標電壓之電壓VBL之時間，進而縮短直至讀出動作為止之時間(例如，時刻t33～時刻t35之時間)。  ＜其他實施形態＞
於上述第1實施形態以及第2實施形態中作為半導體記憶裝置中所包含之構成所說明之各部，可由硬體或軟體之任一者實現，或者亦可由硬體與軟體之組合實現。
於上述第1實施形態以及第2實施形態中，於使用相同以及一致之表述之情形時，相同以及一致亦可含有包含設計範圍內之誤差之情況。
又，於表述為施加或供給某電壓之情形時，亦包含進行如施加或供給該電壓般之控制之情況、與實際上施加或供給該電壓之情況之任一者。進而，施加或供給某電壓亦可包含施加或供給例如0 V之電壓。
於本說明書中所謂“連接”表示電性連接，亦包含例如中間介置其他元件之情況。
以上，對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，於不脫離發明之主旨之範圍內，亦可適當組合而實施，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨，並且包含於申請專利範圍所記載之發明及其均等之範圍內。  [相關申請案]
本申請案享有以日本專利申請案2019-156008號(申請日：2019年8月28日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1:半導體記憶裝置2:記憶體控制器3:記憶體系統4:主機裝置10:記憶胞陣列11:感測放大器模組12:列解碼器模組13:輸入輸出電路14:暫存器15:邏輯控制電路16:定序器17:就緒/忙碌控制電路18:電壓產生電路19:驅動器組21:主機介面單元(主機I/F)22:CPU23:RAM24:ROM25:記憶體介面單元(記憶體I/F)111:連接部112:感測部113:鎖存電路141:狀態暫存器142:位址暫存器143:指令暫存器192:放電部194:基準電位設定部
圖1係表示包含第1實施形態之半導體記憶裝置之記憶體系統之構成之一例之方塊圖。  圖2係表示第1實施形態之半導體記憶裝置之構成之一例之方塊圖。  圖3係表示第1實施形態之半導體記憶裝置中之記憶胞陣列之電路構成之一例之圖。  圖4係表示利用第1實施形態之半導體記憶裝置之記憶胞電晶體形成之閾值分佈之一例之圖。  圖5係表示第1實施形態之半導體記憶裝置中之感測放大器模組之電路構成之一部分之一例之圖。  圖6係表示第1實施形態之半導體記憶裝置中之某驅動器之電路構成之一例之圖。  圖7係表示於第1實施形態之比較例(先前例)之半導體記憶裝置中之讀出動作中利用之施加至各種電路構成要素之電壓之時間變化之一例之時序圖。  圖8係表示於第1實施形態之半導體記憶裝置中之讀出動作中利用之施加至各種電路構成要素之電壓之時間變化之一例之時序圖。  圖9(A)、(B)係表示第1實施形態之半導體記憶裝置中之讀出動作之變化例之時序圖。  圖10係表示於第2實施形態之半導體記憶裝置中之讀出動作中利用之施加至各種電路構成要素之電壓之時間變化之一例之時序圖。

Claims (18)

  1. 一種半導體記憶裝置，其具備：  記憶胞；  字元線，其連接於上述記憶胞；  源極線，其連接於上述記憶胞；  位元線，其連接於上述記憶胞；及  控制電路，其構成為藉由如下方式對上述記憶胞執行讀出動作：  對上述字元線施加第1電壓，於施加上述第1電壓之後，施加大於上述第1電壓之第2電壓，於施加上述第2電壓之後，施加大於上述第1電壓且小於上述第2電壓之第3電壓，  對上述源極線於相應於對上述字元線施加上述第2電壓之時序而施加第4電壓，於施加上述第4電壓之後，施加小於上述第4電壓之第5電壓，於施加上述第5電壓之後且於對上述字元線施加上述第3電壓時，施加大於上述第5電壓之第6電壓。
  2. 如請求項1之半導體記憶裝置，其中  上述源極線連接至具有相應於基準電位而設定之電位之節點，且上述基準電位於對上述源極線施加上述第5電壓之時刻下降，且於對上述源極線施加上述第6電壓之時刻上升。
  3. 如請求項2之半導體記憶裝置，其中  上述基準電位於對上述源極線施加上述第5電壓之時刻與於對上述源極線施加上述第6電壓之時刻之間維持恆定。
  4. 如請求項2之半導體記憶裝置，其中  上述基準電位於對上述源極線施加上述第4電壓之時刻與於對上述源極線施加上述第5電壓之時刻之間變化。
  5. 如請求項4之半導體記憶裝置，其中  上述基準電位於對上述源極線施加上述第4電壓之時刻與於對上述源極線施加上述第5電壓之時刻之間下降。
  6. 如請求項1之半導體記憶裝置，其中上述控制電路係構成為  控制用於控制施加於上述位元線之電壓之第1控制信號，且相應於對上述字元線施加上述第2電壓之時序而自低位準變化為高位準。
  7. 如請求項6之半導體記憶裝置，其中  於上述第1控制信號自低位準變化為高位準時，施加上述第5電壓。
  8. 如請求項1之半導體記憶裝置，其中上述控制電路係構成為  控制用於控制施加於上述位元線之電壓之第1控制信號，且相應於對上述字元線施加上述第2電壓之時序而自低位準變化為高位準，且之後變化至低位準與高位準之間之的中間位準。
  9. 如請求項8之半導體記憶裝置，其中  於上述第1控制信號為高位準時，對上述源極線施加上述第5電壓，且於控制上述第1控制信號變化為上述中間位準之時刻，對上述源極線施加上述第6電壓。
  10. 一種於半導體記憶裝置中執行讀出動作之方法，其中上述半導體記憶裝置包含：  記憶胞；  字元線，其連接於上述記憶胞；  源極線，其連接於上述記憶胞；及  位元線，其連接於上述記憶胞；  上述方法包含：  對上述字元線施加第1電壓，於施加上述第1電壓之後，施加大於上述第1電壓之第2電壓，於施加上述第2電壓之後，施加大於上述第1電壓且小於上述第2電壓之第3電壓，  對上述源極線於相應於對上述字元線施加上述第2電壓之時序而施加第4電壓，於施加上述第4電壓之後，施加小於上述第4電壓之第5電壓，於施加上述第5電壓之後且於對上述字元線施加上述第3電壓時，施加大於上述第5電壓之第6電壓。
  11. 如請求項10之方法，其中  上述源極線連接至具有相應於基準電位而設定之電位之節點，且上述基準電位於對上述源極線施加上述第5電壓之時刻下降，且於對上述源極線施加上述第6電壓之時刻上升。
  12. 如請求項11之方法，其中  上述基準電位於對上述源極線施加上述第5電壓之時刻與於對上述源極線施加上述第6電壓之時刻之間維持恆定。
  13. 如請求項11之方法，其中  上述基準電位於對上述源極線施加上述第4電壓之時刻與於對上述源極線施加上述第5電壓之時刻之間變化。
  14. 如請求項13之方法，其中  上述基準電位於對上述源極線施加上述第4電壓之時刻與於對上述源極線施加上述第5電壓之時刻之間下降。
  15. 如請求項10之方法，其更包含：  變化用於控制施加於上述位元線之電壓之第1控制信號，且相應於對上述字元線施加上述第2電壓之時序而自低位準變化為高位準。
  16. 如請求項15之方法，其中  於上述第1控制信號自低位準變化為高位準時，施加上述第5電壓。
  17. 如請求項10之方法，其更包含：  變化用於控制施加於上述位元線之電壓之第1控制信號，且相應於對上述字元線施加上述第2電壓之時序而自低位準變化為高位準，且之後變化至低位準與高位準之間的中間位準。
  18. 如請求項17之方法，其中  於上述第1控制信號為高位準時，對上述源極線施加上述第5電壓，且於控制上述第1控制信號變化為上述中間位準之時刻，對上述源極線施加上述第6電壓。
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