TWI841316B

TWI841316B - 半導體結構及其製造方法

Info

Publication number: TWI841316B
Application number: TW112110938A
Authority: TW
Inventors: 李育泰
Original assignee: 南亞科技股份有限公司
Priority date: 2023-03-23
Filing date: 2023-03-23
Publication date: 2024-05-01
Also published as: TW202439620A

Abstract

一種半導體結構的製造方法包含以下操作。提供基材，於此基材定義出第一區及第二區。形成一多晶矽層於該基材上方。形成第一遮罩覆蓋位於第一區的多晶矽層並對位於第二區的多晶矽層進行N型離子摻雜製程。形成第二遮罩覆蓋位於第二區的多晶矽層，並對位於第一區的多晶矽層執行蝕刻製程，使得位於第一區的多晶矽層的頂表面低於位於第二區的多晶矽層的頂表面。對位於第一區的多晶矽層進行P型離子摻雜製程。

Description

半導體結構及其製造方法

本揭示內容關於一種半導體結構及半導體結構的製造方法。

半導體裝置對於許多現代應用而言是很重要的。隨著電子技術的進展，半導體裝置的尺寸越來越小，功能越來越強大，且整合的電路數量越來越多。由於半導體裝置的尺度微小化，晶圓級晶片尺度封裝(wafer level chip scale packaging，WLCSP)已廣泛地應用於製造半導體裝置。在此等微小半導體裝置內，實施許多製造步驟。

然而，微型化尺度的半導體裝置之製造技術變得越來越複雜。製造半導體裝置的複雜度增加可能造成缺陷，例如蝕刻後形貌不佳。因此，修飾結構與製造半導體裝置有許多挑戰。

根據本發明之各種實施方式，提供一種半導體結構的製造方法，其包含以下操作。提供基材，於此基材定義出第一區及第二區。形成一多晶矽層於該基材上方。形成第一遮罩覆蓋位於第一區的多晶矽層並對位於第二區的多晶矽層進行N型離子摻雜製程。形成第二遮罩覆蓋位於第二區的多晶矽層，並對位於第一區的多晶矽層執行蝕刻製程，使得位於第一區的多晶矽層的頂表面低於位於第二區的多晶矽層的頂表面。對位於第一區的多晶矽層進行P型離子摻雜製程。

根據本發明之某些實施方式，位於第一區的多晶矽層的頂表面與位於第二區的多晶矽層的頂表面相差一高度，且所述高度與位於第一區的多晶矽層的摻雜濃度成正比。

根據本發明之某些實施方式，在形成第二遮罩覆蓋位於第二區的多晶矽層的操作之前，去除第一遮罩。

根據本發明之某些實施方式，第一遮罩的材料不同於第二遮罩的材料。

根據本發明之某些實施方式，半導體結構的製造方法更包含形成閘極氧化層於多晶矽層與基材之間以及形成金屬層和絕緣層於多晶矽層上。

根據本發明之某些實施方式，半導體結構的製造方法更包含蝕刻絕緣層、金屬層、多晶矽層和閘極氧化層，以形成N型閘極結構和P型閘極結構。

根據本發明之某些實施方式，位於第一區的多晶矽層的蝕刻損失率與位於第二區的多晶矽層的蝕刻損失率的比例為1:1.2。

根據本發明之各種實施方式，提供一種半導體結構，其包含設置於基材上的N型閘極結構和P型閘極結構。N型閘極結構包含N型多晶矽層。P型閘極結構包含P型多晶矽層。P型多晶矽層與N型多晶矽層位於同一位面，且P型多晶矽層的頂表面低於N型多晶矽層的頂表面。

根據本發明之某些實施方式，P型多晶矽層的頂表面與N型多晶矽層的頂表面相差一高度，且所述高度與P型多晶矽層的摻雜濃度成正比。

根據本發明之某些實施方式，N型多晶矽層和P型多晶矽層在剖面方向上各自具有矩形形狀。

以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。並且為求清楚說明，元件之大小或厚度可能誇大顯示，並未依照原尺寸作圖。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。

以下揭示內容提供許多不同實施例或實例，以便實現各個實施例的不同特徵。下文描述部件及排列的特定實例以簡化本揭示內容。當然，此等實例僅為實例且不意欲為限制性。舉例而言，在隨後描述中在第二特徵上方或在第二特徵上第一特徵的形成可包括第一及第二特徵形成為直接接觸的實施例，以及亦可包括額外特徵可形成在第一及第二特徵之間，使得第一及第二特徵可不直接接觸的實施例。另外，本揭示案在各實例中可重複元件符號及/或字母。此重複為出於簡單清楚的目的，且本身不指示所論述各實施例及/或配置之間的關係。

在本文中使用空間相對用語，例如「下方」、「之下」、「上方」、「之上」等，這是為了便於敘述一元件或特徵與另一元件或特徵之間的相對關係，如圖中所繪示。這些空間上的相對用語的真實意義包含其他的方位。例如，當圖式上下翻轉180度時，一元件與另一元件之間的關係，可能從「下方」、「之下」變成「上方」、「之上」。此外，本文中所使用的空間上的相對敘述也應作同樣的解釋。

第1圖為根據本發明之某些實施方式繪示的半導體結構的製造方法流程圖。如第1圖所示，方法10包含操作11、操作12、操作13、操作14以及操作15。下面將根據一個或多個實施例對半導體結構的製造方法作進一步說明。

第2圖為根據本發明之某些實施方式繪示的半導體結構的製程各階段步驟的剖面圖。請同時參考第1圖及第2圖。在方法10的操作11中，提供基材20。在一些實施例中，基材20包括矽鍺、砷化鎵或其他合適的半導體材料。在一些實施例中，基材20更包括摻雜區域，例如P井和/或N井(圖未示)。在一些其他實施例中，基材20更包括其他特徵，例如掩埋層。此外，在一些實施例中，基材20是絕緣體上的半導體，例如絕緣體上矽(silicon on insulator，SOI)。在其他實施例中，基材20可包括梯度半導體層，及/或包括覆蓋不同類型的另一半導體層的半導體層，例如矽鍺層上的矽層。在一些其他示例中，化合物半導體基板包括多層矽結構或矽基板可以包括多層化合物半導體結構。在一些實施例中，基材20亦可以包括其他基本半導體，例如鍺和金剛石。在一些實施例中，基材20包括化合物半導體，例如碳化矽、砷化鎵、砷化銦或磷化銦。

具體的說，基材20定義出第一區20A和第二區20B。第一區20A與第二區20B可相互鄰近設置。在一些實施例中，第一區20A與第二區20B可相互分開設置。應當理解，第一區20A可包括基材20的一部分以及位在基材20之該部分上的一空間。描述一元件設置在第一區20A上，係意指該元件設置在基材20之該部分的一上表面上。在一些實施例中，描述一元件設置在第一區20A中，係意指該元件設置在基材20的該部分中；然而，該元件的一上表面可齊平於基材20之該部分的上表面。在一些實施例中，描述一零件設置在第一區20A中，係意指該元件的一些部份設置在基材20中且該元件的其他部分設置在基材20上或上方。據此，第二區20B可包括基材20的其他部分以及基材20之該其他部分上的一空間。

第3圖為根據本發明之某些實施方式繪示的半導體結構的製程各階段步驟的剖面圖。在一些實施例中，形成閘極氧化層310於基材20上，如第3圖所示。在一些實例中，閘極氧化層310可包含氧化物、二氧化矽、高介電常數(k)氧化物或其類似物。在一些實施例中，可藉由例如熱氧化、化學氧化、化學氣相沉積（chemical vapor deposition，CVD），包括低壓化學氣相沉積（low pressure CVD，LPCVD）、電漿增強化學氣相沉積（plasma enhanced CVD，PECVD）、超高真空化學氣相沉積（ultra-high vacuum CVD，UHVCVD）、降壓化學氣相沉積（reduced pressure CVD，RPCVD）、原子層沉積（atomic layer deposition，ALD）、物理氣相沉積(physical vapor deposition，PVD)、或其他合適的製程在基材20上形成閘極氧化層310。

第4圖為根據本發明之某些實施方式繪示的半導體結構的製程各階段步驟的剖面圖。請同時參考第1圖及第4圖。在方法10的操作12中，形成多晶矽層320於基材20上方。更具體的說，多晶矽層320係形成於閘極氧化層310上。在一些實施例中，可藉由例如低壓化學氣相沉積、電漿增強化學氣相沉積、超高真空化學氣相沉積、降壓化學氣相沉積、原子層沉積、物理氣相沉積、或其他合適的製程形成在閘極氧化層310上。在其他實施例中，多晶矽層320亦可以用任何合適的導電材料代替，例如多晶矽鍺(polycrystalline silicon germanium)或多晶矽與多晶矽鍺的組合。

第5圖為根據本發明之某些實施方式繪示的半導體結構的製程各階段步驟的剖面圖。請同時參考第1圖及第5圖。在方法10的操作13中，形成第一遮罩510覆蓋位於第一區20A的多晶矽層320並對位於第二區20B的多晶矽層320進行N型離子摻雜50製程。更詳細的說，第一遮罩510可為P型遮罩，且第一遮罩510所覆蓋之多晶矽層320將不接受N型植入之P型區域。對未被第一遮罩510覆蓋之位於第二區20B的多晶矽層320執行N型離子摻雜50製程，以形成N型多晶矽層320N。可以理解的是，N型離子摻雜50係代表添加增加電子之摻質/雜質至材料基質中，添加例如包含但不限於V或VI族原子，以操控載體數量。

第6圖、第7圖、第8圖及第9圖為根據本發明之比較例的半導體結構的製程各階段步驟的剖面圖。在本揭示之一比較例中，接續第5圖，先移除第一遮罩510。接著，形成第二遮罩520覆蓋位於第二區20B的N型多晶矽層320N並對位於第一區20A的多晶矽層320進行P型離子摻雜60製程，如第6圖所示。更詳細的說，第二遮罩520可為N型遮罩，且第二遮罩520所覆蓋之N型多晶矽層320N將不接受P型植入之N型區域。對未被第二遮罩520覆蓋之位於第一區20A的多晶矽層320執行P型離子摻雜60製程，以形成P型多晶矽層320P。在一些實施例中，P型離子摻雜係代表添加增加電洞之摻質/雜質至材料基質中，添加包含例如但不限於II或III族原子，以操控載體數量。

移除第二遮罩520後，形成如第7圖所示之結構。此時，N型多晶矽層320N的頂表面320NS實質上與P型多晶矽層320P的頂表面320PS齊平，如第7圖所示。

接著，繼續依序形成金屬層330、絕緣層340以及第三遮罩層350於N型多晶矽層320N以及P型多晶矽層320P上，如第8圖所示。在一些實施例中，金屬層330可包含鎢(tungsten)、氮化鈦(TiN)、鋁(aluminum)、銅(copper)、鉭(tantalum)、氮化鉭(TaN)和/或其類似物。在一些實施例中，金屬層330可藉由例如LPCVD形成在N型多晶矽層320N以及P型多晶矽層320P上。在一些實施例中，絕緣層340可包含如氮化矽的氮化物和/或其類似物。在一些實施例中，絕緣層340可藉由例如旋轉塗佈、PVD、CVD、蒸鍍、濺鍍或其他合適的製程形成在金屬層330上。在一些實施例中，第三遮罩層350可包含氮化矽、氮氧化矽、碳化矽及/或其他合適的介電材料。

然後，可對第一區20A以及第二區20B的第三遮罩層350進行圖案化，其中圖案化製程包括任何合適的微影技術，例如用一或多道微影製程進行，以產生帶有目標圖案的第三遮罩層350，如第9圖所示。圖案化的第三遮罩層350可進一步作為下個步驟中的蝕刻遮罩。以圖案化的第三遮罩層350對未受第三遮罩層350保護的絕緣層340、金屬層330、N型多晶矽層320N、P型多晶矽層320P和閘極氧化層310進行蝕刻，從而產生如第9圖所示之P型閘極結構70A以及N型閘極結構70B。在一些實施例中，蝕刻製程包括非等向性蝕刻製程。在一些實施例中，蝕刻製程包括進行一次或兩次以上的選擇性蝕刻製程。

須說明的是，影響非等向性蝕刻的因素十分複雜，主要的因素包括矽晶圓的晶格方向、蝕刻液的選擇、蝕刻時間、蝕刻液濃度、操作溫度及攪拌的方式，甚至像添加物的種類、矽晶圓雜質的種類及蝕刻表面雜質的殘留等，都會影響到蝕刻速率及蝕刻表面粗糙度。由於N型閘極結構70B和P型閘極結構70A中各自包含N型多晶矽層320N和P型多晶矽層320P，因此，在蝕刻完成後，P型閘極結構70A中的P型多晶矽層320P形成底腳320PF(footing)形貌，而N型閘極結構70B中的N型多晶矽層320N則形成內凹320NC(concave)形貌。這種現象將對後續步驟之摻雜的精度帶來不良影響。

因此，為解決上述問題，本揭示提供以下技術方案。

第10圖、第11圖、第12圖、第13圖、第14圖及第15圖為根據本發明之某些實施方式繪示的半導體結構的製程各階段步驟的剖面圖。繼續接續第5圖，在一些實施例中，先去除第一遮罩510。移除第一遮罩510後，即如第10圖所示的半導體半成品結構。此時，位於第二區20B的N型多晶矽層320N的頂表面320NS實質上與位於第一區20A的多晶矽層320的頂表面320S齊平。

請同時參考第1圖及第11圖。在方法10的操作14中，形成第二遮罩520覆蓋位於第二區20B的N型多晶矽層320N，並對位於第一區20A的多晶矽層320執行蝕刻製程，使得位於第一區20A的多晶矽層320的頂表面320S低於位於第二區20B的N型多晶矽層320N的頂表面320NS。可以理解的是，於本實施例中，第二遮罩520不僅可以作為N型遮罩，以避免N型多晶矽層320N被P型離子摻雜所污染，還可以作為蝕刻保護層，以避免N型多晶矽層320N被蝕刻液所蝕刻。在一些實施例中，第一遮罩510的材料不同於第二遮罩520的材料。

根據前述比較例可知，N型多晶矽層320N的蝕刻速率比P型多晶矽層320P的蝕刻速率快。因此，為了校正兩者之間的蝕刻速率，本發明人在多晶矽層320尚未進行P型摻雜之前，先進行P型摻雜前的蝕刻製程，將第一區20A的多晶矽層320的厚度降低，以調整後續形成閘極結構後N型多晶矽層320N和P型多晶矽層320P實質上為矩形的輪廓。在一些實施例中，位於第一區20A的多晶矽層320的頂表面320S與位於第二區20B的N型多晶矽層320N的頂表面320NS相差一高度d，且所述高度d與位於第一區20A的多晶矽層於下個步驟欲摻雜濃度成正比。

請同時參考第1圖及第12圖。在方法10的操作14中，對位於第一區20A的多晶矽層320進行P型離子摻雜製程60，以形成P型多晶矽層320P。在一些實施例中，P型離子摻雜係代表添加增加電洞之摻質/雜質至材料基質中，添加包含例如但不限於II或III族原子，以操控載體數量。

移除第二遮罩520後，此時，N型多晶矽層320N的頂表面320NS與P型多晶矽層320P的頂表面320PS相差一高度d，如第13圖所示。在一些實施例中，此高度d與位於第一區20A的P型多晶矽層320P的摻雜濃度成正比。

接著，在一些實施例中，繼續依序形成金屬層330、絕緣層340以及第三遮罩層350於N型多晶矽層320N以及P型多晶矽層320P上，如第14圖所示。在一些實施例中，金屬層330可包含鎢(tungsten)、氮化鈦(TiN)、鋁(aluminum)、銅(copper)、鉭(tantalum)、氮化鉭(TaN)和/或其類似物。在一些實施例中，金屬層330可藉由例如LPCVD形成在N型多晶矽層320N以及P型多晶矽層320P上。在一些實施例中，絕緣層340可包含如氮化矽的氮化物和/或其類似物。在一些實施例中，絕緣層340可藉由例如旋轉塗佈、PVD、CVD、蒸鍍、濺鍍或其他合適的製程形成在金屬層330上。在一些實施例中，第三遮罩層350可包含氮化矽、氮氧化矽、碳化矽及/或其他合適的介電材料。

然後，對第一區20A以及第二區20B的第三遮罩層350進行圖案化，其中圖案化製程包括任何合適的微影技術，例如用一或多道微影製程進行，以產生帶有目標圖案的第三遮罩層350，如第15圖所示。圖案化的第三遮罩層350可進一步作為下個步驟中的蝕刻遮罩。以圖案化的第三遮罩層350對未受第三遮罩層350保護的絕緣層340、金屬層330、N型多晶矽層320N、P型多晶矽層320P和閘極氧化層310進行蝕刻，從而產生如第15圖所示之N型閘極結構80B以及P型閘極結構80A。

在一些實施例中，可在製作N型閘極結構80B以及P型閘極結構80A之前或之後，形成源極/汲極區360。具體的說，源極/汲極區360位於N型閘極結構80B以及P型閘極結構80A的兩側。舉例來說，可以使用離子植入法在N型閘極結構80B以及P型閘極結構80A的兩側的基材20中形成源極/汲極區360。

於本揭示中，由於優先修整了P型多晶矽層320P的厚度，因此，在進行圖案化後，P型閘極結構70A中的P型多晶矽層320P並不會像前述比較例所示產生底腳形貌，且N型閘極結構70B中的N型多晶矽層320N也不會產生內凹的形貌。

本揭示另一實施方式為提供一種半導體結構。具體的說，此半導體結構包含設置於基材20上的N型閘極結構80B以及P型閘極結構80A。具體的說，N型閘極結構80B包含N型多晶矽層320N，且P型閘極結構80A包含P型多晶矽層320P。應注意，P型多晶矽層320P與N型多晶矽層320N位於同一位面(level)，且P型多晶矽層320P的頂表面320PS低於N型多晶矽層320N的頂表面320NS。在一些實施例中，P型多晶矽層320P的頂表面320PS與N型多晶矽層320N的頂表面320NS相差一高度d，且所述高度d與P型多晶矽層320P的摻雜濃度成正比。在一些實施例中，N型多晶矽層320N和P型多晶矽層320P在剖面方向上各自具有矩形形狀。

在一些實施例中，此半導體結構更包含源極/汲極區360設置在N型閘極結構80B的兩側的基材20中以及設置在P型閘極結構80A的兩側的基材20中。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10:方法 11:操作 12:操作 13:操作 14:操作 15:操作 20:基材 20A:第一區 20B:第二區 310:閘極氧化層 320:多晶矽層 320S:頂表面 320N:N型多晶矽層 320NC:內凹 320NS:頂表面 320P:P型多晶矽層 320PF:底腳 320PS:頂表面 330:金屬層 340:絕緣層 350:遮罩層 360:源極/汲極區 50:N型離子摻雜 510:遮罩 520:遮罩 60:P型離子摻雜 70A:P型閘極結構 70B:N型閘極結構 80A:P型閘極結構 80B:N型閘極結構 d:高度

當讀到隨附的圖式時，從以下詳細的敘述可充分瞭解本揭露的各方面。值得注意的是，根據工業上的標準實務，各種特徵不是按比例繪製。事實上，為了清楚的討論，各種特徵的尺寸可任意增加或減少。第1圖為根據本發明之某些實施方式繪示的半導體結構的製造方法流程圖。第2圖、第3圖、第4圖及第5圖為根據本發明之某些實施方式繪示的半導體結構的製程各階段步驟的剖面圖。第6圖、第7圖、第8圖及第9圖為根據本發明之比較例的半導體結構的製程各階段步驟的剖面圖。第10圖、第11圖、第12圖、第13圖、第14圖及第15圖為根據本發明之某些實施方式繪示的半導體結構的製程各階段步驟的剖面圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

20:基材

20A:第一區

20B:第二區

310:閘極氧化層

320N:N型多晶矽層

320NS:頂表面

320P:P型多晶矽層

320PS:頂表面

330:金屬層

340:絕緣層

350:遮罩層

360:源極/汲極區

80A:P型閘極結構

80B:N型閘極結構

d:高度

Claims

一種半導體結構的製造方法，包括：提供一基材，於該基材定義出一第一區及一第二區；形成一多晶矽層於該基材上方；形成一第一遮罩覆蓋位於該第一區的該多晶矽層並對位於該第二區的該多晶矽層進行一N型離子摻雜製程；形成一第二遮罩覆蓋位於該第二區的該多晶矽層，並對位於該第一區的該多晶矽層執行一蝕刻製程，使得位於該第一區的該多晶矽層的一頂表面低於位於該第二區的該多晶矽層的一頂表面；以及對位於該第一區的該多晶矽層進行一P型離子摻雜製程。
如請求項1所述之半導體結構的製造方法，其中位於該第一區的該多晶矽層的該頂表面與位於該第二區的該多晶矽層的該頂表面相差一高度，且該高度與位於該第一區的該多晶矽層的一摻雜濃度成正比。
如請求項1所述之半導體結構的製造方法，其中在形成該第二遮罩覆蓋位於該第二區的該多晶矽層的操作之前，去除該第一遮罩。
如請求項1所述之半導體結構的製造方法，其中該第一遮罩的材料不同於該第二遮罩的材料。
如請求項1所述之半導體結構的製造方法，更包含形成一閘極氧化層於該多晶矽層與該基材之間以及形成一金屬層和一絕緣層於該多晶矽層上。
如請求項5所述之半導體結構的製造方法，更包含蝕刻該絕緣層、該金屬層、該多晶矽層和該閘極氧化層，以形成一N型閘極結構和一P型閘極結構。
如請求項1所述之半導體結構的製造方法，其中位於該第一區的該多晶矽層的蝕刻損失率與位於該第二區的該多晶矽層的蝕刻損失率的一比例為1:1.2。
一種半導體結構，包括：一N型閘極結構，設置於一基材上，該N型閘極結構包含一N型多晶矽層；以及一P型閘極結構，設置於該基材上，該P型閘極結構包含一P型多晶矽層，其中該P型多晶矽層與該N型多晶矽層位於同一位面，且該P型多晶矽層的一頂表面低於該N型多晶矽層的一頂表面。
如請求項8所述之半導體結構，其中該P型多晶矽層的該頂表面與該N型多晶矽層的該頂表面相差一高度，且該高度與該P型多晶矽層的一摻雜濃度成正比。
如請求項8所述之半導體結構，其中該N型多晶矽層和該P型多晶矽層在剖面方向上各自具有一矩形形狀。