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TWI809818B - 具有維持存儲架構和清除電路的動態隨機存取記憶體 - Google Patents

具有維持存儲架構和清除電路的動態隨機存取記憶體 Download PDF

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TWI809818B
TWI809818B TW111114199A TW111114199A TWI809818B TW I809818 B TWI809818 B TW I809818B TW 111114199 A TW111114199 A TW 111114199A TW 111114199 A TW111114199 A TW 111114199A TW I809818 B TWI809818 B TW I809818B
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盧超群
夏濬
戎博斗
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鈺創科技股份有限公司
新加坡商發明創新暨合作實驗室有限公司
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Abstract

動態隨機存取記憶體包含第一維持電壓源、動態隨機存取記憶體單元、感測放大器、電壓均衡電路和清除電路。該第一維持電壓源產生第一電壓且該第一電壓高於應用在該動態隨機存取記憶體中高電位信號的電壓。該動態隨機存取記憶體單元包含存取電晶體和儲存電容。該感測放大器耦接於位元線和互補位元線。該電壓均衡電路在電壓均衡期間將該位元線和該互補位元線連接預設參考電壓。該第一維持電壓源是在該存取電晶體關閉期間電耦接於該位元線，及該清除電路是在該電壓均衡期間被啟動以減少該位元線上的電壓與一目標參考電壓的差異。

Description

具有維持存儲架構和清除電路的動態隨機存取記憶體
本發明是有關於一種動態隨機存取記憶體，尤指一種具有維持存儲架構和清除電路的動態隨機存取記憶體。
現有技術中，最廣泛使用的動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)單元包含一存取電晶體和一儲存電容，其中該存取電晶體的源極連接該儲存電容以及該存取電晶體的汲極連接一位元線。該位元線連接一第一級感測放大器，且該第一級感測放大器是用以傳送通過行開關(column switches)從該動態隨機存取記憶體單元所讀出(READ out)的信號至一第二級感測放大器，其中該第二級感測放大器連接輸入/輸出線(也就是資料線)。在寫入操作(WRITE operation)期間，由輸入/輸出緩衝器所驅動的信號會被穩定在該資料線，以及該資料線會進一步通過該第一級感測放大器穩定該輸入/輸出緩衝器所驅動的信號以使正確的信號通過該存取電晶體寫入至該儲存電容。在該存取電晶體的啟動模式(active mode，也就是該存取電晶體的開啟期間)期間，該存取電晶體負責該儲存電容的讀出操作(READ operation)或該儲存電容的寫入操作(WRITE operation)，以及在該存取電晶體的非啟動模式(inactive mode，也就是該存取電晶體關閉期間)，該存取電晶體可避免該儲存電容所儲存的資料遺失。
在現有技術中，該存取電晶體被設計具有一高的臨界電壓以最小化通過該存取電晶體的漏電流，但隨之而來的缺點是當該存取電晶體開啟時，該存取電晶體的性能降低。因此，連接該存取電晶體的閘極的字元線必須被升壓或連接至一高的電壓VPP(通常來自一字元線驅動器)以允許該存取電晶體具有高驅動能力而將信號寫入至該儲存電容，其中電壓VPP是通過該字元線驅動器載入至該字元線或該存取電晶體的閘極。因為電壓VPP是施加在該存取電晶體的一高壓應力，所以該存取電晶體的閘極的電介質材料(例如，氧化層或高介電常數材料)必須比應用至該動態隨機存取記憶體單元的其他支援電路或週邊電路(例如命令解碼器，位址解碼器和其他輸入/輸出電路等)的閘極的電介質材料還要厚。因此，該存取電晶體的設計面臨不是只能維持高性能就是只能維持高可靠性的挑戰，且須在該存取電晶體的可靠性和性能之間進行了艱難的權衡取捨。然而在現有技術中，該存取電晶體的設計更專注于達成該存取電晶體的高可靠性，卻同時必須犧牲該存取電晶體的性能。
總結而言，關於該存取電晶體的設計，該存取電晶體必須具有該高的臨界電壓以降低該存取電晶體的漏電流(其中降低該存取電晶體的漏電流有助於延長該儲存電容中所儲存的電荷的保留時間)，具有厚的閘極電介質材料以承受高的字元線電壓(例如電壓VPP)，以及犧牲該存取電晶體的性能。因此，通過該存取電晶體對該儲存電容寫入一高電位信號(也就是一信號“ONE”，其中信號“ONE”通常對應如圖1A所示的電壓VCCSA)將會花較長的時間達到或無法完全達到信號“ONE”所對應的電壓VCCSA。也就是說將信號“ONE”所對應的電壓VCCSA完全寫入至該儲存電容所耗費的寫入時間(WRITE time)將較長。
另外，請再參照圖1A，其中圖1A是說明該動態隨機存取記憶體單元最常用的設計的示意圖，以及該動態隨機存取記憶體單元包含一存取電晶體11和一儲存電容12。存取電晶體11的閘極耦接於一字元線WL以及一感測放大器20(具有4個交叉連接電晶體)通過一位元線BL耦接於存取電晶體11，其中感測放大器20是由P型金氧半電晶體P1、P2和N型金氧半電晶體N1、N2所組成，且P型金氧半電晶體P1、P2和N型金氧半電晶體N1、N2的耦接關係可參照圖1A，在此不再贅述。另外，如圖1A所示，節點SAP(靠近感測放大器20的P型金氧半電晶體P1、P2的一側)連接感測放大器20內的兩個P型金氧半電晶體P1、P2，以及節點SAN(靠近感測放大器20的N型金氧半電晶體N1、N2的一側)連接感測放大器20內的兩個N型金氧半電晶體N1、N2。當介於電壓VCCSA和節點SAP之間的開關電晶體開啟時，節點SAP的電壓值幾乎等於電壓VCCSA(或是供電電壓VCC)，其中供電電壓VCC通常也是對應儲存在該動態隨機存取記憶體單元內的信號“ONE”。同理，當介於電壓VSS和節點SAN之間的開關電晶體開啟時，節點SAN的電壓值幾乎等於電壓VSS或地端GND的電位，其中地端GND的電位通常對應儲存在該動態隨機存取記憶體單元內的信號“ZERO”。
該動態隨機存取記憶體單元在該寫入操作(WRITE operation)期間利用存取電晶體11做為一開關以控制電荷通過位元線BL儲存至儲存電容12，或是在該讀出操作(READ operation)期間傳送儲存電容12所儲存的電荷至位元線BL，其中多個動態隨機存取記憶體單元分別連接位元線BL。例如，感測放大器20在該讀出操作期間通過放大該動態隨機存取記憶體單元傳送至位元線BL的信號以閂鎖信號“ONE”(其中信號“ONE”可例如為1.2V，以及信號“ONE”通常為電壓VCCSA或感測放大器20所提供的供電電壓VCC)或信號“ZERO”(其中信號“ZERO”可例如為0V，以及信號“ZERO”通常為感測放大器20所提供 的地端GND的電位或電壓VSS)，或者在該寫入操作期間，外界寫入信號“ONE”或信號“ZERO”至感測放大器20以儲存正確的信號至該動態隨機存取記憶體單元的儲存電容12。
請參照圖1B，圖1B是說明該動態隨機存取記憶體單元在存取(讀出或寫入)操作期間的相關電壓的波形的示意圖。例如，該動態隨機存取記憶體單元(25奈米(nm)製程)的設計通常具有下列與動態隨機存取記憶體單元陣列的設計相關的參數：位元線BL上的信號“ONE”的電壓為1.2V，字元線WL上的開啟電壓為2.7V(也就是電壓VPP為2.7V)以及字元線WL上的待機電壓約為-0.3V，該臨界電壓介於0.7V和0.9V之間，存取電晶體11的閘極的電介質材料必須承受2.7V的電壓強度(其中在老化應力(burn-in stress)的條件下，存取電晶體11的閘極的電介質材料更必須承受3.4V的電壓強度以維持可接受的可靠性裕度(reliability margin))，以及必須採用厚的存取電晶體11的閘極的電介質材料，其中厚的存取電晶體11的閘極的電介質材料會犧牲存取電晶體11的性能。
如圖1B所示，儲存電容12在一開始是處於一待機模式(standby made)或該非啟動模式(也就是說此時存取電晶體11關閉)，且字元線WL上的電壓為-0.3V(該待機電壓)。位元線BL和一位元線BLB上的電壓會被稍後將說明的電壓均衡電路均等在電壓VCCSA的一半的電壓half-VCCSA(0.6V)，其中電壓half-VCCSA介於電壓VCCSA(1.2V)和0V之間。
當儲存電容12進入該啟動模式(也就是存取電晶體11開啟)以開始該存取操作時，字元線WL上的電壓將從該待機電壓(-0.3V)被提升至電壓VPP(例如2.7V)，其中電壓VPP大於電壓VCCSA(1.2V)和存取電晶體11的臨界電壓VT(可為 0.7V或0.8V)的總和以在存取電晶體11的閘源極電壓(例如2.7V-1.2V-0.8V=0.7V)上提供足夠大的驅動力。另外，因為存取電晶體11開啟，所以耦接儲存電容12的位元線BL可和儲存電容12電荷共用。如圖1B所示，在該存取(讀出或寫入)操作期間，字元線WL上的電壓持續維持在電壓VPP，以及感測放大器20放大位元線BL和位元線BLB之間的電壓差。
此外，在該存取操作期間之後是伴隨著一恢復階段(restore phase)。在該恢復階段，感測放大器20將根據儲存電容12所儲存的信號“ONE”或信號“ZERO”對儲存電容12再充電。在該恢復階段後，字元線WL上的電壓將從電壓VPP下拉至該待機電壓(-0.3V)，導致存取電晶體11再次處於該非主動模式(也就是存取電晶體11再次關閉)。
為詳細說明上述該動態隨機存取記憶體單元的操作，以下利用已存儲信號“ONE”的動態隨機存取記憶體單元的存取(讀取)操作為例，以及接下來的內容將引自Elsevier Inc.在2008年出版的“Memory Systems-Cache Dram and Disk”一書中的第362-365頁，其中“Memory Systems-Cache Dram and Disk”的作者為Bruce Jacob等，且第362-365頁的內容將通過引用併入本文。請參照圖1C，圖1C是說明現有技術中具有感測放大器(或感測電路)20和電壓均衡電路21的動態隨機存取記憶體單元的示意圖。電壓均衡電路21可確保位元線對BL、BLB上的電壓盡可能地緊密匹配。如前述，感測放大器20包含4個交叉連接電晶體(也就是兩個P型金氧半電晶體和兩個N型金氧半電晶體)。感測放大器20可根據節點SAN和節點SAP上的信號被啟動時(也就是如圖1A所示，節點SAN和節點SAP分別連接電壓VSS和電壓VCCSA)位元線對BL、BLB上的電壓以驅動位元線對BL、BLB上的電壓到互補電壓的極限(也就是位元線BL會被驅動至如圖1A所示 的電壓VCCSA和位元線BLB會被驅動至如圖1A所示的電壓VSS)。在節點SAN和節點SAP分別連接電壓VSS和電壓VCCSA後，位元線BL上的電壓可被驅動至全電位(full voltage level)，也就是位元線BL被完全驅動。然後行選擇線CSL開啟輸出電晶體以允許完全驅動的電壓到達輸出端OUTPUT並從該動態隨機存取記憶體單元中讀出，其中輸出端OUTPUTB和輸出端OUTPUT組成一輸出差動對(differential pair)。此時，存取電晶體11仍舊維持開啟狀態，所以位元線BL上完全驅動的電壓可對儲存電容12再充電。
基於對該動態隨機存取記憶體單元的存取(讀取)操作，圖1D~1G示出了關於感測放大器20的操作的四個不同階段，其中該四個不同階段包含預充電(precharge)階段，存取(access)階段，感測(sense)階段，和恢復(restore)階段。首先，如圖1D所示，在該預充電階段(也就是階段(0))，位元線對BL、BLB被預充電至一參考電壓VREF(其中參考電壓VREF等於供電電壓VCC的一半，也就是參考電壓VREF介於供電電壓VCC和地端GND的電位之間。在該預充電階段，電壓均衡電路21被啟動以傳送參考電壓VREF給位元線對BL、BLB，也就是說位元線BL和位元線BLB(也稱為互補位元線(complementary bit line))兩者都會被預充電至參考電壓VREF。另外，在該預充電階段，感測放大器20不會被啟動。另外，如圖1D所示，以“1”代表信號“ONE”，以及以“0”代表信號“ZERO”。
然後，如圖1E所示，在該存取階段(也就是階段(1))，電壓均衡電路21不會被啟動，一電壓(例如VCC+VT或如圖1B所示的電壓VPP)被施加在對應該動態隨機存取記憶體單元的一字元線WL上。字元線WL上的電壓可啟動或開啟該動態隨機存取記憶體單元的存取電晶體11，然後該動態隨機存取記憶體單元的儲存電容12通過電荷共用將其內容釋放到位元線BL上，其中如圖1E所示，儲 存電容12所儲存的內容為信號“ONE”。因此，該電荷共用可將位元線BL上的電壓從VREF微升至VREF+。然後，因為位元線BL上的電壓改變，位元線BL上的電壓開始影響感測放大器20的操作。例如位元線BL上稍高的電壓(也就是電壓VREF+)開始驅動感測放大器20下方的N型金氧半電晶體比感測放大器20上方的N型金氧半電晶體更加導通。相反地，位元線BL上稍高的電壓(也就是電壓VREF+)也開始驅動感測放大器20下方的P型金氧半電晶體比感測放大器20上方的P型金氧半電晶體更不導通。因此，位元線BL上的電壓VREF+偏壓感測放大器20以用於隨後的感測階段。
之後，如圖1F所示，在該感測階段(也就是階段(2))，電壓均衡電路21仍然不會被啟動。此時，位元線BL上的電壓和位元線BLB上的電壓之間的微小電壓差將驅動一偏壓到感測放大器20，所以節點SAN上的信號將使位元線BLB上的電壓減少。因為節點SAN上的信號開啟(也就是節點SAN連接至如圖1A所示的電壓VSS或地端GND的電位)，所以更加導通的下方的N型金氧半電晶體允許節點SAN上的信號驅使位元線BLB上的電壓從參考電壓VREF減少至地端GND的電位(也就是說位元線BLB上的電壓從參考電壓VREF減少至電壓VREF-。再減少至地端GND的電位(信號“ZERO”))。同理，節點SAP上的信號(也就是節點SAP連接至如圖1A所示的電壓VCCSA或供電電壓VCC)可驅動位元線BL上的電壓到全電壓值，其中該全電壓值代表信號“ONE”，且信號“ONE”對應電壓VCCSA或供電電壓VCC。另外，節點SAN上的信號和節點SAP上的信號可共同迫使感測放大器20被驅動到各自的最大或最小電壓軌(voltage rail)。
最後，如圖1G所示，在該恢復階段(也就是階段(3))，在位元線BL上的電壓和位元線BLB上的電壓分別被驅動至各自的最大值(電壓VCCSA或供電 電壓VCC)和最小值(電壓VSS或地端GND的電位)後，字元線WL仍舊處於啟動狀態，所以位元線BL上被完全驅動的電壓(VCCSA或VCC)現在可通過存取電晶體11恢復儲存電容12中的電荷。值得注意的是在該恢復階段，如圖1G所示，該動態隨機存取記憶體單元是利用電壓VCCSA或供電電壓VCC恢復儲存電容12中的電荷，其中電壓VCCSA或供電電壓VCC是對應信號“ONE”，所以儲存在儲存電容12的電壓將與信號“ONE”的電壓相同或基本相同。
請參照圖1H，圖1H是說明在圖1D~1G中節點SAN上的信號、節點SAP上的信號、位元線BL上的電壓以及字元線WL上的電壓的示意圖。在該存取階段之前(也就是階段(0))，位元線BL上的電壓被預充電至參考電壓VREF(VCC/2)。在該存取階段(也就是階段(1))，字元線WL上的電壓可被驅動至高於供電電壓VCC至少VT，以及該動態隨機存取記憶體單元的儲存電容12可通過該電荷共用將其內容釋放到位元線BL上，並將位元線BL上的電壓從VREF微升至VREF+。在該感測階段(也就是階段(2))，節點SAP上的信號(也就是如圖1A所示的電壓VCCSA或供電電壓VCC)可驅動位元線BL上的電壓到該全電壓值，其中該全電壓值代表信號“ONE”。然後在該恢復階段(也就是階段(3))，位元線BL上對應信號“ONE”的電壓VCCSA或供電電壓VCC可恢復該動態隨機存取記憶體單元中儲存電容12中的電荷。
如此，根據上述圖1C~1H的說明，在該預充電階段，位元線BL(如圖1H中的虛線所示)上的電壓可被電壓均衡電路21預充電至參考電壓VREF(或VCC/2)。然後，在該存取階段，存取電晶體11開啟後，該電荷共用可將位元線BL上的電壓從VREF升至VREF+。然後，在該感測階段，連接如圖1A所示的電壓VCCSA(或供電電壓VCC)的節點SAP可將位元線BL上的電壓從電壓VREF+拉靠 近電壓VCCSA(或供電電壓VCC)，其中電壓VCCSA(或供電電壓VCC)對應信號“ONE”。最後，在該恢復階段，因為感測放大器20還處於啟動狀態，所以耦接於位元線BL上的電壓VCCSA(或供電電壓VCC)可通過感測放大器20恢復儲存電容12中的電荷。如此，從該存取階段經過該感測階段到該恢復階段，僅有電壓VCCSA(或供電電壓VCC)通過節點SAP連接感測放大器20以及僅有低電壓VSS(或地端GND的電位)通過節點SAN連接感測放大器20，而沒有其他電壓連接感測放大器20。
然而，電壓VPP所造成的高壓應力將使得存取電晶體11的閘極被設計成具有較厚的電介質材料，其中存取電晶體11的閘極的電介質材料比應用在該動態隨機存取記憶體單元的週邊電路中的電晶體的閘極的電介質材料還要厚，且存取電晶體11的閘極所具有較厚的電介質材料將降低存取電晶體11的性能(例如存取電晶體11的短通道效應更嚴重，存取電晶體11的開啟/關閉電流的比值更小，以及衡量存取電晶體11的開啟/關閉的回應能力的擺幅斜率(swing slope)變差等)。另外，雖然該臨界電壓是比應用在該動態隨機存取記憶體單元的週邊電路中的電晶體的臨界電壓還要高，但在該待機模式或該非啟動模式期間，通過存取電晶體11的漏電流仍然很大到可降低儲存電容12中用於感測所需的儲存電荷。尤其是在12奈米或7奈米的鰭式場效電晶體(fin field-effect transistor,FinFET)的製程中，當電壓VCCSA較低(例如0.6V)時，存取電晶體11在該待機模式或該非啟動模式期間的漏電流會變得更糟糕。
因此，本發明公開一種具有可持續儲存結構和一清除電路的動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)。根據本發明的一實施 例，該動態隨機存取記憶體包含一第一維持電壓源、一動態隨機存取記憶體單元、一感測放大器、一電壓均衡電路和一清除電路。該第一維持電壓源用於產生一第一電壓，其中該第一電壓高於應用在該動態隨機存取記憶體中一高電位信號的電壓。該動態隨機存取記憶體單元包含一存取電晶體和一儲存電容。該感測放大器耦接於一位元線和一互補位元線，其中該位元線通過該存取電晶體耦接於該儲存電容。該電壓均衡電路耦接於該位元線和該互補位元線，其中該電壓均衡電路在電壓均衡期間將該位元線和該互補位元線連接一預設參考電壓。該清除電路耦接於該感測放大器或該電壓均衡電路。該第一維持電壓源是在該存取電晶體關閉期間電耦接於該位元線，以及該清除電路是在該電壓均衡期間啟動以減少該位元線上的電壓與一目標參考電壓之間的差異。
根據本發明的一實施例，該動態隨機存取記憶體另包含一字元線。該字元線耦接於該存取電晶體的閘極，其中該字元線於第一時段和一第二時段被選擇以開啟該存取電晶體，該第二時段位於該第一時段之後，以及在該第二時段中該第一維持電壓源電耦接於該位元線。
根據本發明的一實施例，在該第二時段中該第一維持電壓源電耦接於該感測放大器，以及該第一維持電壓源通過該感測放大器和該位元線電耦接於該動態隨機存取記憶體單元的該儲存電容。
根據本發明的一實施例，該第一時段是一存取操作期間，以及該第二時段是一恢復階段。
根據本發明的一實施例，在該存取操作期間，一泵送電壓源電耦接 於該位元線。
根據本發明的一實施例，該第一時段包含一第一踢擊期間和一第二踢擊期間，該第一踢擊期間和該第二踢擊期間分開，以及一泵送電壓源在該第一踢擊期間耦接於該位元線，或在該第一踢擊期間和該第二踢擊期間耦接於該位元線。
根據本發明的一實施例，該泵送電壓源所提供的電壓小於該第一電壓。
根據本發明的一實施例，該字元線於該第一時段和該第二時段根據一刷新操作被選擇以開啟該存取電晶體。
根據本發明的一實施例，一泵送電壓源於一踢擊期間電耦接於該位元線，該踢擊期間在該第一時段前，以及該第一維持電壓源於整個該第二時段電耦接於該位元線。
根據本發明的一實施例，該第二時段是該踢擊期間，該第一時段以及該第二時段總和的至少20%。
根據本發明的一實施例，該第二時段是該踢擊期間，該第一時段以及該第二時段總和的至少50%。
根據本發明的一實施例，該電壓均衡期間是在該存取電晶體關閉 後，以及該清除電路是在該電壓均衡期間啟動以使該位元線上的電壓在該電壓均衡期間後等於該預設參考電壓。
根據本發明的一實施例，該清除電路通過一清除脈衝啟動，以及該清除脈衝的寬度不大於該電壓均衡期間的寬度。
根據本發明的一實施例，該清除電路通過一清除脈衝啟動，以及該清除脈衝的上升緣實質上對齊該電壓均衡期間的上升緣。
根據本發明的一實施例，該清除電路包含一開關電路，且該開關電路耦接於該感測放大器和一預定的電壓。
根據本發明的一實施例，該清除電路包含一開關電路，且該開關電路耦接於該電壓均衡電路和一預定的電壓。
本發明公開一種具有清除電路的動態隨機存取記憶體。該動態隨機存取記憶體包含一動態隨機存取記憶體單元、一感測放大器、一電壓均衡電路和一清除電路。該動態隨機存取記憶體單元包含一存取電晶體和一儲存電容。該感測放大器耦接於一位元線和一互補位元線，其中該位元線通過該存取電晶體耦接於該儲存電容。該電壓均衡電路耦接於該位元線和該互補位元線，其中該電壓均衡電路在電壓均衡期間將該位元線和該互補位元線連接一預設參考電壓。該清除電路在該電壓均衡期間耦接於該位元線和該互補位元線，其中該清除電路是在該電壓均衡期間減少該位元線上的電壓與一目標參考電壓之間的差異。
根據本發明的一實施例，該位元線上的電壓在該電壓均衡期間後等於該預設參考電壓。
根據本發明的一實施例，該清除電路在該電壓均衡期間通過該感測放大器或該電壓均衡電路電耦接於該位元線和該互補位元線。
根據本發明的一實施例，該清除電路包含一開關電路，且該開關電路耦接於該感測放大器和一預定的電壓。
根據本發明的一實施例，該清除電路包含一開關電路，且該開關電路耦接於該電壓均衡電路和一預定的電壓。
根據本發明的一實施例，該清除電路在該電壓均衡期間通過一清除脈衝啟動，以及該清除脈衝的上升緣實質上對齊該電壓均衡期間的上升緣。
根據本發明的一實施例，該動態隨機存取記憶體另包含一比較器電路。該比較器電路在該電壓均衡期間或該電壓均衡期間開始時接收該位元線上的電壓、該互補位元線上的電壓以及該預設參考電壓，以及在位元線上的電壓和該互補位元線上的電壓總和的一半不等於該預設參考電壓時送出一控制信號至該清除電路。
1、0:信號
11:存取電晶體
12:儲存電容
13、14、23、24:開關
20、41、42:感測放大器
21:電壓均衡電路
30:預充電脈衝信號
141:清除電路
142:開關電路
143:比較器電路
ACM:啟動指令
BL、BLB、BL1、BL9、BL1B、BL9B:位元線
CP:清除脈衝
CSL:行選擇線
EN1、EN2、EN3、CS:控制信號
EQBL:電壓均衡期間
GND:地端
K1、K2、K3、K4:踢擊期間
LSLP、LSLN、SAP、SAN、NBL:節點
N3、N4、N7、N8:N型金氧半電晶體
OUTPUTB、OUTPUT:輸出端
P1、P2、P5、P6:P型金氧半電晶體
Pa、Pb:時段
RC:讀取指令
Sec:存儲區
SN1、SN9:儲存節點
T0、T1、T2、T3:時間
VREF:參考電壓
VREF+、VREF-、VCCSA、VSS、Vb1、VPP、M1、M2、K、△N、△V、V1、VCCSAh、V2:電壓
VT:臨界電壓
VCC:供電電壓
Vpl:共同電壓
VHSA:第三電壓
VBL:位元線均衡電壓
WL、WL00:字元線
圖1A是說明該動態隨機存取記憶體單元最常用的設計的示意圖。
圖1B是說明該動態隨機存取記憶體單元在存取(讀出或寫入)操作期間的相關電壓的波形的示意圖。
圖1C是說明現有技術中具有感測放大器和電壓均衡電路的動態隨機存取記憶體單元的示意圖。
圖1D~1G示出了關於感測放大器對該動態隨機存取記憶體單元的存取(讀取)操作的四個不同階段(包含預充電(precharge)階段，存取(access)階段，感測(sense)階段，和恢復(restore)階段)的示意圖。
圖1H是說明在圖1D~1G中位元線上的電壓、字元線上的電壓以及相關節點上的電壓的示意圖。
圖2是本發明的第一實施例所公開的該動態隨機存取記憶體單元在存取(讀出或寫入)操作期間的相關電壓的波形的示意圖。
圖3A是說明感測放大器選擇性地耦接於一第一維持電壓源的示意圖。
圖3B是說明感測放大器選擇性地耦接於該第二維持電壓源的示意圖
圖4是本發明的第二實施例所公開的該動態隨機存取記憶體單元在存取(讀出或寫入)操作期間的相關電壓的波形的示意圖。
圖5是本發明的第三實施例所公開的用於預充電操作的電路和功能框圖的示意圖
圖6是說明耦接於該第一動態隨機存取記憶體單元的感測放大器在該預充電操作中的示意圖。
圖7是本發明的第四實施例所公開的動態隨機存取記憶體單元在操作期間的相關電壓的波形的示意圖。
圖8A是本發明的第五實施例所公開的動態隨機存取記憶體單元在操作期間的相 關電壓的波形的示意圖。
圖8B是本發明的另一實施例所公開的動態隨機存取記憶體單元在操作期間的相關電壓的波形的示意圖。
圖8C是本發明的另一實施例所公開的動態隨機存取記憶體單元在操作期間的相關電壓的波形的示意圖。
圖8D是本發明的第六實施例所公開的動態隨機存取記憶體單元在操作期間的相關電壓的波形的示意圖。
圖9是說明在該動態隨機存取記憶體單元的操作期間位元線上的電壓和該踢擊期間的關係示意圖。
圖10A是本發明的第七實施例所公開的動態隨機存取記憶體單元在操作期間的相關電壓的波形的示意圖。
圖10B是本發明的另一實施例所公開的動態隨機存取記憶體單元在操作期間的相關電壓的波形的示意圖。
圖11A是本發明的另一實施例所公開的動態隨機存取記憶體單元在刷新操作期間的相關電壓的波形的示意圖。
圖11B是本發明的另一實施例所公開的動態隨機存取記憶體單元在刷新操作期間以及在時序3執行早恢復踢擊的相關電壓的波形的示意圖。
圖11C是本發明的另一實施例所公開的動態隨機存取記憶體單元在刷新操作期間以及在時序2執行早恢復踢擊的相關電壓的波形的示意圖。
圖11D是本發明的另一實施例所公開的動態隨機存取記憶體單元在刷新操作期間以及在時序1執行早恢復踢擊的相關電壓的波形的示意圖。
圖12A是說明在當該位元線上的電壓該恢復階段被泵送(或踢擊)時相關電壓的波形的示意圖。
圖12B是說明當該位元線上的電壓在該恢復階段被泵送(或踢擊)後，暫時的位元 線均衡電壓破壞伴隨該下一啟動指令的發展電壓(developed voltage)的示意圖。
圖13是說明當該位元線上的電壓該恢復階段被泵送(或踢擊)後，以及在該電壓均衡期間該清除電路被啟動後，字元線被啟動的相關電壓的示意圖。
圖14A是說明現有技術中具有感測放大器和電壓均衡電路的動態隨機存取記憶體單元的示意圖。
圖14B是本發明所公開的動態隨機存取記憶體，其具有耦接於感測電路的清除電路的示意圖。
圖14C是本發明所公開的動態隨機存取記憶體，其具有耦接於電壓均衡電路的清除電路的示意圖。
圖15A是本發明所公開的動態隨機存取記憶體，其具有的清除電路包含耦接於感測放大器的節點和地端的開關電路的示意圖。
圖15B是本發明所公開的動態隨機存取記憶體，其具有的清除電路包含耦接於電壓均衡電路的節點和地端的開關電路的示意圖。
圖15C是本發明所公開的動態隨機存取記憶體，其具有耦接於該清除電路的比較器電路。
本發明公開一種具有維持存儲架構的動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)，其中一維持電壓源在該動態隨機存取記憶體單元所包含的存取電晶體關閉之前電連接該動態隨機存取記憶體單元所包含的儲存電容，以及該維持電壓源所提供的電壓是高於信號“ONE”(也就是一高電位信號)或低於信號“ZERO”(也就是一低電位信號)。該動態隨機存取記憶體的操作(例如自動預充電階段(auto-precharge phase)，恢復階段(restore phase)，刷新階段(refresh phase)，以及預充電階段)將使該動態隨機存取記憶體單元開啟該存取 電晶體。因此，在該存取電晶體開啟期間，通過電連接該維持電壓源至該儲存電容，所以即使在該存取電晶體關閉後仍有漏電流通過該存取電晶體，但該儲存電容所儲存的電荷仍可比現有的動態隨機存取記憶體的架構維持更長的一段時間。
本發明的第一實施例：
圖2是說明該第一實施例所公開的該動態隨機存取記憶體單元在存取(讀出或寫入)操作期間的相關電壓的波形的示意圖，其中該動態隨機存取記憶體單元可參照圖1A。如圖2所示，該動態隨機存取記憶體在一開始是處於一待機模式(standby mode)或一非啟動模式(inactive mode)，字元線WL被偏壓在一待機電壓(-0.3V)以完全關閉存取電晶體11。在該第一實施例中，電壓VCCSA為1.2V，電壓VSS為0V，信號“ONE”(也就是一高電位信號)為1.2V，以及信號“ZERO”為0V(也就是一低電位信號，且等於地端GND的電位所具有的電位)。另外，在該第一實施例中，位元線BL和位元線BLB上的電壓被均等在0.6V，也就是說位元線BL和位元線BLB上的電壓介於信號“ONE”(1.2V)和信號“ZERO”(0V)之間。
在一時間T0，字元線WL上的電壓將從該待機電壓(-0.3V)提升至電壓VPP(2.7V)以開啟存取電晶體11，其中電壓VPP(2.7V)是遠大於電壓VCCSA(1.2V)和存取電晶體11的臨界電壓VT(0.8V)的總和，也就是說電壓VPP(2.7V)可為開啟的存取電晶體11提供足夠的驅動力以將信號“ONE”或信號“ZERO”傳送到位元線BL和位元線BLB。然後感測放大器20被啟動以放大位元線BL和位元線BLB上的信號直到位元線BL和位元線BLB上的信號被發展到一定大小，其中感測放大器20為一交叉耦合感測放大器。在一時間T1後，可執行該讀出操作(通過 感測放大器20放大位元線BL和位元線BLB上該動態隨機存取記憶體單元所傳送的信號)，或該寫入操作(外界寫入信號“ONE”或信號“ZERO”至感測放大器20以儲存正確的信號至該動態隨機存取記憶體單元的儲存電容12)。在該存取操作期間，一電壓源通過開啟一開關14(如圖3A所示)電連接或耦接感測放大器20以耦接於儲存電容12。該電壓源可提供電壓VCCSA(也就是信號“ONE”或供電電壓)，其中圖3A是說明感測放大器20選擇性地耦接於一第一維持電壓源的示意圖。如圖3A所示，在該存取操作期間，通過關閉一開關13使感測放大器20不能接收一第一電壓VCCSA+M1。然而，除了該讀出操作和該寫入操作，其他動態隨機存取記憶體的操作也可在時間T1後執行，也就是說在時間T1到一時間T2之間，該動態隨機存取記憶體單元可以執行該存取操作，其中時間T1到時間T2之間的時間區間為一第一時間區間。
在時間T2後的該恢復階段，電壓VPP持續從字元線WL載入至存取電晶體11的閘極的電介質材料以縮短該恢復階段的時間。在該恢復階段，該第一維持電壓源耦接於該動態隨機存取記憶體單元的儲存電容12，其中該第一維持電壓源可提供高於電壓VCCSA(1.2V)或信號“ONE”(1.2V)的第一電壓VCCSA+M1，該第一維持電壓源可通過開啟開關13(如圖3A所示)電連接或耦接感測放大器20以耦接於儲存電容12，且電壓M1為一正電壓以使第一電壓VCCSA+M1高於電壓VCCSA(1.2V)。另外，如圖3A所示，在該恢復階段，通過關閉開關14使感測放大器20不能接收電壓VCCSA。另外，在本發明的一實施例中，電壓M1可介於電壓VCCSA(1.2V)的1/3和電壓VCCSA(1.2V)的2/3之間，例如0.6V。另外，在本發明的另一實施例中，電壓M1也可以是0.1V~0.8V之間的任一值，如0.1V,0.2V,0.3V或0.4V等。例如，當儲存電容12最初是儲存信號“ONE” (1.2V)時，在該恢復階段，第一電壓VCCSA+M1(1.2V+0.6V)是從該第一維持電壓源通過感測放大器20和位元線BL傳送並儲存至儲存電容12。也就是說如圖2所示，在一時間T3關閉存取電晶體11前(其中當關閉存取電晶體11時，字元線WL上的電壓將從電壓VPP被下拉至字元線WL處於該待機模式的待機電壓)，儲存電容12是由該第一維持電壓源提供第一電壓VCCSA+M1(也就是說在時間T3關閉存取電晶體11前，儲存電容12是儲存第一電壓VCCSA+M1)，其中第一電壓VCCSA+M1高於信號“ONE”(也就是該高電位信號)，時間T2到時間T3之間的時間區間(也就是該恢復階段)為一第二時間區間，且該第二時間區間在該第一時間區間後。因此，即使在關閉存取電晶體11後仍有漏電流通過存取電晶體11，但儲存電容12所儲存的電荷仍可比該現有的動態隨機存取記憶體的架構維持更長的一段時間。在本發明的一實施例中，在關閉存取電晶體11後或在該恢復階段後，該第一維持電壓源可斷開感測放大器20。另外，在關閉存取電晶體11後或在該恢復階段後，位元線BL和位元線BLB可耦接於用以提供一電壓Vbl的一位元線電壓源，所以位元線BL和位元線BLB上的電壓可在關閉存取電晶體11後或在該恢復階段後被重置於電壓Vbl(如圖2所示)。
在本發明的另一實施例中，在該恢復階段，一第二維持電壓源被耦接於該動態隨機存取記憶體單元的儲存電容12。該第二維持電壓源可通過開啟一開關23提供低於電壓VSS(0V)或信號“ZERO”(0V)的一第二電壓VSS-M2至感測放大器20(如圖3B所示)，其中圖3B是說明感測放大器20選擇性地耦接於該第二維持電壓源的示意圖，電壓M2為一正電壓，且在該存取操作期間，另一電壓源已先通過開啟一開關24(如圖3B所示)電連接或耦接感測放大器20以耦接於儲存電容12。該另一電壓源可提供電壓VSS(也就是信號“ZERO”或另一供電電 壓)。在本發明的一實施例中，電壓M2可介於0.4V和0.8V之間，例如0.6V。另外，在本發明的另一實施例中，電壓M2也可以是0.1V~0.8V之間的任一值，如0.1V,0.2V,0.3V或0.4V等。另外，當該第二維持電壓源在該恢復階段耦接於感測放大器20時，開關24關閉以使感測放大器20不能接收電壓VSS。當儲存電容12最初是儲存信號“ZERO”時，在該恢復階段，第二電壓VSS-M2(-0.6V)是從該第二維持電壓源通過感測放大器20和位元線BL傳送並儲存至儲存電容12。也就是說如圖2所示，在時間T3關閉存取電晶體11前(其中當關閉存取電晶體11時，字元線WL上的電壓將從電壓VPP被下拉至字元線WL處於該待機模式的待機電壓)，儲存電容12是由該第二維持電壓源提供第二電壓VSS-M2(也就是說在時間T3關閉存取電晶體11前，儲存電容12是儲存第二電壓VSS-M2)，其中第二電壓VSS-M2低於信號“ZERO”(也就是該低電位信號)。在本發明的一實施例中，在關閉存取電晶體11後或在該恢復階段後，該第二維持電壓源可斷開感測放大器20。
另外，在本發明的另一實施例中，在該恢復階段，該第一維持電壓源和該第二維持電壓源都耦接於該動態隨機存取記憶體單元的儲存電容12。因此，在字元線WL上的電壓從電壓VPP被下拉至字元線WL處於該待機模式的待機電壓之前，當儲存電容12最初是儲存信號“ONE”時，第一電壓VCCSA+M1(1.2V+0.6V)是從該第一維持電壓源通過感測放大器20傳送並儲存至儲存電容12；或當儲存電容12最初是儲存信號“ZERO”時，第二電壓VSS-M2(-0.6V)是從該第二維持電壓源通過感測放大器20傳送並儲存至儲存電容12。
本發明的第二實施例：
為了減少漏電流以保持儲存電容12所儲存的電荷不會通過存取電晶體11被洩漏出，通常存取電晶體11被設計成具有非常高的臨界電壓。當電壓VCCSA降至0.6V時，在該動態隨機存取記憶體的設計中，7奈米或5奈米製程的三閘極電晶體或鰭式場效電晶體將被應用至該動態隨機存取記憶體單元的週邊電路，其中應用至該週邊電路的電晶體的臨界電壓將會對應地縮小，例如應用至該週邊電路的電晶體的臨界電壓被降至0.3V。然而在本發明的第二實施例中，存取電晶體11的臨界電壓可根據上述減少漏電流的概念被有意地提高至0.5V~0.6V。因此，從儲存電容12流出的漏電流可被大幅地減少至少3~4個數量級(如果用於衡量漏電流的S因數為68mV/數量級(decade)且存取電晶體11的臨界電壓被提高至0.6V，則從儲存電容12流出的漏電流將比應用至該週邊電路的三閘極電晶體的漏電流低4個數量級；如果存取電晶體11的臨界電壓提高至0.5V，則從儲存電容12流出的漏電流將比應用至該週邊電路的三閘極電晶體的漏電流降低2~3個數量級)。因此，在本發明的第二實施例中，存取電晶體11的臨界電壓將被提高到接近電壓VCCSA或至少超過0.6V的80%。另外，在本發明的第二實施例中，存取電晶體11(例如鰭式場效電晶體或三閘極電晶體)的閘極的電介質材料的厚度仍然和應用至該週邊電路的電晶體的閘極的電介質材料的厚度相同，所以存取電晶體11使用三閘極結構的高性能的優點仍可被維持住。
圖4是說明該第二實施例所公開的該動態隨機存取記憶體單元在存取(讀出或寫入)操作期間的相關電壓的波形的示意圖，其中在該第二實施例中，信號“ONE”為0.6V以及信號“ZERO”為0V(也就是該地端所具有的電位)。在該恢復階段，一第一維持電壓源耦接於該動態隨機存取記憶體單元的儲存電容12。該第一維持電壓源可提供高於電壓VCCSA(0.6V)或信號“ONE”(0.6V)的一第一電壓VCCSA+K，其中該第一維持電壓源可通過電連接或耦接感測放大器20 以耦接儲存電容12，且電壓K為一正電壓。在本發明的一實施例中，電壓K可介於電壓VCCSA(0.6V)的1/3和電壓VCCSA(0.6V)的2/3之間，例如0.3V或0.4V。因此，當儲存電容12最初是儲存信號“ONE”(0.6V)時，在該恢復階段，第一電壓VCCSA+K(0.6V+0.4V)是提供給儲存電容12。也就是說如圖4所示，在一時間T3關閉存取電晶體11前(其中當關閉存取電晶體11時，字元線WL上的電壓將從電壓VPP被下拉至字元線WL處於該待機模式的待機電壓)，儲存電容12是由該第一維持電壓源提供第一電壓VCCSA+K，其中第一電壓VCCSA+K高於信號“ONE”(0.6V)。因此，當儲存電容12最初是儲存信號“ONE”(0.6V)時，在字元線WL上的電壓被上拉至電壓VPP後且在被下拉至該待機電壓前，第一電壓VCCSA+K(1V)可被儲存至儲存電容12。另外，在本發明的一實施例中，在該恢復階段後，位元線BL和位元線BLB可耦接於用以提供電壓Vbl的該位元線電壓源，所以位元線BL和位元線BLB上的電壓在該恢復階段後將被重置於電壓Vbl(如圖4所示)。
另外，如前面所述，當最儲存電容12最初是儲存信號“ZERO”時，在字元線WL上的電壓將從電壓VPP被下拉至字元線WL處於該待機模式的待機電壓前，該第二維持電壓源所提供的第二電壓可被儲存至儲存電容12，其中該第二維持電壓源所提供的第二電壓是低於儲存信號“ZERO”，例如-0.4V。
本發明的第三實施例：
圖5是本發明的第三實施例所公開的用於預充電操作的電路和功能框圖的示意圖，其中在該第三實施例中，電壓VCCSA為0.6V以及電壓VSS為0V(也就是該地端的電位)。在該預充電操作中，所有在存儲區5(Sec 5)中連接被 選擇的字元線的動態隨機存取記憶體單元(之後稱為第一動態隨機存取記憶體單元)將被預充電，以及在其他在存儲區(例如Sec4，Sec6等)連接未被選擇的字元線的動態隨機存取記憶體單元(之後稱為第二動態隨機存取記憶體單元)將處於空閒狀態(idle state)。
感測放大器41、42(耦接於該第一動態隨機存取記憶體單元)將根據一預充電脈衝信號30連接一第三維持電壓源，其中該第三維持電壓源可提供一第三電壓VHSA(0.6V+K)，所以一較強的漏源極電場可以加速恢復該第一動態隨機存取記憶體單元在該恢復階段的信號。第三電壓VHSA高於電壓VCCSA(0.6V)約幾百毫伏(mV)，例如0.3V或0.4V。另外，在該被選擇的字元線關閉之前(也就是該第一動態隨機存取記憶體單元內的存取電晶體關閉之前)，第三電壓VHSA(0.6V+0.4V)是高於隨後要儲存至該第一動態隨機存取記憶體單元內的儲存電容的信號“ONE”。另一方面，該第二動態隨機存取記憶體單元仍然接收電壓VCCSA。
另外，請參照圖6，圖6是說明耦接於該第一動態隨機存取記憶體單元的感測放大器在該預充電操作中的示意圖，其中用於輔助說明圖6的符號的說明如下：LSLP：連接該第一動態隨機存取記憶體單元的感測放大器中用於接收高電壓的節點；LSLN：連接該第一動態隨機存取記憶體單元的感測放大器中用於接收低電壓的節點； Vpl：電路板上的共同電壓；SN：儲存節點；WL：字元線；BL：位元線；Vsg1,2：連接該第一動態隨機存取記憶體單元的感測放大器中的P型金氧半電晶體P1、P2的源閘極電壓；Vgs3,4：連接該第一動態隨機存取記憶體單元的感測放大器中的N型金氧半電晶體N3、N4的閘源極電壓；Vsg5,6：連接該第一動態隨機存取記憶體單元的感測放大器中的P型金氧半電晶體P5、P6的源閘極電壓；Vgs7,8：連接該第一動態隨機存取記憶體單元的感測放大器中的N型金氧半電晶體N7、N8的閘源極電壓。
請再參照圖6，字元線WL00耦接於多個儲存節點，例如儲存節點SN1、SN9。當信號“ONE”(0.6V)儲存在連接字元線WL00的儲存節點SN1時，且在預充電指令被開啟以及在字元線WL00被選擇(也就是字元線WL00開啟)後，節點LSLP接收第三電壓VHSA(1.0V)以及節點LSLN上的電壓仍維持0V，也就是節點LSLP上的電壓從0.6V被提升至1.0V。如此，P型金氧半電晶體P1關閉以及源閘極電壓Vsg1為0V。同樣地，P型金氧半電晶體P2開啟以及源閘極電壓Vsg2從0.6V被提升至1.0V，以及1.0V的電壓通過位元線BL1被完全充電至儲存節點SN1。此時，N型金氧半電晶體N3開啟以及閘源極電壓Vgs3也從0.6V被提升至1.0V。另外，N型金氧半電晶體N4關閉以及閘源極電壓Vgs4為0V。
當信號“ZERO”(0V)儲存在連接字元線WL00的儲存節點SN9時，且在該預充電指令被開啟以及在字元線WL00被選擇後，節點LSLP接收第三電壓VHSA(1.0V)以及節點LSLN上的電壓仍維持0V。如此，P型金氧半電晶體P5開啟以及源閘極電壓Vsg5從0.6V被提升至1.0V。同樣地，P型金氧半電晶體P6關閉以及源閘極電壓Vsg6為0V。此時，N型金氧半電晶體N7關閉以及閘源極電壓Vgs7為0V。另外，N型金氧半電晶體N8開啟以及閘源極電壓Vgs8從0.6V被提升至1.0V，以及儲存節點SN9的電壓通過位元線BL9被強力地恢復至0V。當然，如前該，在該預充電操作中，當圖6所示的儲存電容最初是儲存信號“ZERO”時，節點LSLN可接收其他維持電壓源所提供的一電壓VLSN(0V-K)，其中電壓VLSN是低於信號“ZERO”，以及例如電壓VLSN可為-0.4V。然後，在該預充電操作中，儲存節點SN9的電壓通過位元線BL9被強力地恢復至-0.4V。
在本發明的另一實施例中，只要在耦接於該動態隨機存取記憶體單元的字元線關閉之前，提供該第一電壓(高於信號“ONE”)的該第一維持電壓源耦接於該感測放大器(或該動態隨機存取記憶體單元)，則耦接該第一維持電壓源至該感測放大器(或該動態隨機存取記憶體單元)的概念也可被應用至該刷新階段(refresh phase)或其他操作(例如具有自動預充電階段(auto-precharge phase)的存取操作(READ/WRITE))。同樣地，只要在耦接於該動態隨機存取記憶體單元的字元線關閉之前，提供該第二電壓(低於信號“ZERO”)的該第二維持電壓源耦接於該感測放大器(或該動態隨機存取記憶體單元)，則耦接該第二維持電壓源至該感測放大器(或該動態隨機存取記憶體單元)的概念也可被應用至該刷新階段或其他操作。
本發明的第四實施例：
圖7是本發明的第四實施例所公開的動態隨機存取記憶體單元在操作期間的相關電壓的波形的示意圖。一開始，字元線WL被偏壓以完全關閉該動態隨機存取記憶體單元的存取電晶體。在該第四實施例中，電壓VCCSA為1.1V，電壓VSS為0V，信號“ONE”為1.1V，以及信號“ZERO”為0V(也就是地端GND的電位)。位元線BL和位元線BLB上的電壓被均等在信號“ONE”(1.1V)和信號“ZERO”(0V)之間。在時間T0後，字元線WL上的電壓上升以開啟該動態隨機存取記憶體單元的存取電晶體。在時間T1和時間T2之間，執行一啟動指令ACM，以及在啟動指令ACM執行期間，通過關閉如圖3A所示的開關14和開啟開關13以使該第一維持電壓源(提供電壓VCCSA+M1)連接感測放大器20。因此，在啟動指令ACM執行期間，位元線BL上的電壓至少會被泵送(或踢擊(kick up))到電壓VCCSA+M1。結束執行啟動指令ACM後，通過開啟如圖3A所示的開關14和關閉開關13以使電壓VCCSA連接感測放大器20，然後位元線BL上的電壓將回歸到電壓VCCSA，其中位元線BL上如此的泵送(或踢擊)電壓將加速信號感測。
同理，在時間T2後的該恢復(或該預充電)階段，該第一維持電壓源(或提供高於電壓VCCSA的不同維持電壓的電壓源)耦接於該動態隨機存取記憶體單元的儲存電容。也就是說在該恢復(或該預充電)階段，通過關閉如圖3A所示的開關14和開啟開關13以使提供電壓VCCSA的電壓源斷開感測放大器20，以及使該第一維持電壓源(提供電壓VCCSA+M1)連接感測放大器20。此時，位元線BL上的電壓至少會被泵送(或踢擊)到電壓VCCSA+M1。如此，在字元線WL上的電壓被下拉至完全關閉該動態隨機存取記憶體單元的存取電晶體之前，高於信號“ONE”(電壓VCCSA)的電壓VCCSA+M1被提供給該動態隨機存取記憶體單元的儲存電容，所以即使在關閉該動態隨機存取記憶體單元的存取電晶體後仍有漏電流通過該存取電晶體，該動態隨機存取記憶體單元的儲存電容所儲存的電 荷仍可比該現有的動態隨機存取記憶體的架構維持更長的一段時間。
本發明的第五實施例：
圖8A是本發明的第五實施例所公開的動態隨機存取記憶體單元在操作期間的相關電壓的波形的示意圖。類似於圖7所示的該第四實施例，在時間T1和時間T2之間，執行啟動指令ACM，以及在啟動指令ACM執行期間，該第一維持電壓源(提供電壓VCCSA+M1)連接感測放大器20。因此，在啟動指令ACM執行期間，位元線BL上的電壓至少會被泵送(或踢擊(kick up))到電壓VCCSA+M1。結束執行啟動指令ACM後，電壓VCCSA連接感測放大器20，然後位元線BL上的電壓將回歸到電壓VCCSA。
在啟動指令ACM後，在時間T2前可執行一(或多)讀取指令RC，以及在讀取指令RC執行期間，該第一維持電壓源(提供電壓VCCSA+M1)再次連接感測放大器20。因此，在讀取指令RC執行期間，位元線BL上的電壓至少會被泵送(或踢擊)到電壓VCCSA+M1。結束執行讀取指令RC後，通過開啟如圖3A所示的開關14和關閉開關13以使電壓VCCSA連接感測放大器20，然後位元線BL上的電壓將回歸到電壓VCCSA。在讀取指令RC執行期間對位元線BL的這種泵送(或踢擊)將改善信號發展時間(signal development time)。例如，在該第五實施例中，電壓VCCSA為1.1V以及M1為0.2V，則在讀取指令RC執行期間，具有該泵送(或踢擊)的信號發展時間將比不具有該泵送(或踢擊)的信號發展時間快約20%~30%。
同理，在時間T2後的該恢復階段，提供電壓VCCSA的電壓源斷開感測放大器20以及該第一維持電壓源(提供電壓VCCSA+M1)連接感測放大器20， 此時，位元線BL上的電壓至少會被泵送(或踢擊)到電壓VCCSA+M1。如此，高於信號“ONE”(電壓VCCSA)的電壓VCCSA+M1被提供給該動態隨機存取記憶體單元的儲存電容。然而在本發明的另一實施例中，如圖8B所示，在時間T2後的該恢復階段，提供電壓VCCSA的電壓源仍然連接感測放大器20，而不是該第一維持電壓源連接感測放大器20。
另外，在本發明的另一實施例中，如圖8C所示，在啟動指令ACM執行期間，位元線BL上的電壓不會被泵送(或踢擊)到電壓VCCSA+M1，但在讀取指令RC執行期間，位元線BL上的電壓會被泵送(或踢擊)到電壓VCCSA+M1。在時間T2後的該恢復階段，該第一維持電壓源(提供電壓VCCSA+M1)連接感測放大器20，此時，位元線BL上的電壓至少會被泵送(或踢擊)到電壓VCCSA+M1。
本發明的第六實施例：
圖8D是本發明的第六實施例所公開的動態隨機存取記憶體單元在操作期間的相關電壓的波形的示意圖。類似於圖8A所示的該第五實施例，在時間T1和時間T2之間，有一啟動指令ACM以及跟隨啟動指令ACM的至少一讀取指令RC被執行，以及在啟動指令ACM和讀取指令RC執行期間，通過開啟如圖3A所示的開關13以使該第一維持電壓源(提供電壓VCCSA+M1)連接感測放大器20。此外，在啟動指令ACM和讀取指令RC執行期間，通過開啟如圖3B所示的開關23以使該第二維持電壓源(VSS-M2)連接感測放大器20。因此，在啟動指令ACM和讀取指令RC執行期間，位元線BL上的電壓至少會被泵送(或踢擊)到電壓VCCSA+M1以及位元線BLB上的電壓至少會被泵送(或踢擊)到電壓VSS-M2。結束執行啟動指令ACM和讀取指令RC後，通過開啟如圖3A所示的開關14和關閉開關13以使電壓VCCSA連接感測放大器20以及通過開啟如圖3B所示的開關24和 關閉開關23以使電壓VSS連接感測放大器20，然後位元線BL上的電壓將回歸到電壓VCCSA以及位元線BLB上的電壓將回歸到電壓VSS。
同理，在時間T2後的該恢復階段，通過分別關閉圖3A所示的開關14以及如圖3B所示的開關24以使提供電壓VCCSA的電壓源和提供電壓VSS的電壓源斷開感測放大器20，以及通過開啟圖3A所示的開關13以使該第一維持電壓源(提供電壓VCCSA+M1)連接感測放大器20和通過開啟圖3B所示的開關23以使該第二維持電壓源(提供電壓VSS-M2)連接感測放大器20。如此，位元線BL上的電壓至少會被泵送(或踢擊)到電壓VCCSA+M1以及位元線BLB上的電壓至少會被泵送(或踢擊)到電壓VSS-M2。
圖9是說明在該動態隨機存取記憶體單元的操作期間位元線BL上的電壓和該踢擊期間的關係示意圖。對應該恢復(或該預充電)階段的位元線BL上的電壓的踢擊期間K4的長度比對應啟動指令ACM的位元線BL上的電壓的踢擊期間K1的長度長，或是踢擊期間K4比對應讀取指令RC的位元線BL上的電壓的踢擊期間K2、K3的長度長。此外，對應啟動指令ACM的位元線BL上的電壓的踢擊期間K1的長度等於對應讀取指令RC的位元線BL上的電壓的踢擊期間K2、K3的長度。當然，在踢擊期間K1~K3，位元線BL上的電壓可通過一個自舉電路(boostrap circuit)泵送(或踢擊)到電壓VCCSA+M1或高於電壓VCCSA的其他電壓準位(例如電壓VCCSA+△N，其中0<△N<M1)，其中該自舉電路中的一個電容是耦接於位元線BL，且該自舉電路也稱為泵送電壓源。無論是上述電壓源還是該自舉電路都可視為充電源，所以位元線BL上的電壓可被該充電源泵送(或踢擊)到電壓VCCSA+M1或電壓VCCSA+△N。同理，位元線BLB上的電壓也可被泵送(或踢擊)到電壓VSS-M2(或電壓VSS-△N，其中0<△N<M2)。
本發明的第七實施例：
在本發明的另一實施例中，如圖10A所示，在時間T0後，字元線WL上的電壓上升以開啟該動態隨機存取記憶體單元的存取電晶體。然後，在該動態隨機存取記憶體單元的存取(讀出或寫入)期間，執行啟動指令ACM，以及在啟動指令ACM執行期間，通過關閉如圖3A所示的開關14和開啟開關13以使提供電壓VCCSA+△N的電壓源連接感測放大器20以降低時間間隔tRCD，其中時間間隔tRCD(由電子設備工程聯合委員會(Joint Electron Device Engineering Council,JEDEC)的雙倍數據速率記憶體規範所定義)，以及電壓VCCSA+△N略高於電壓VCCSA。因此，在時間T1和時間T2之間(也就是說該存取操作期間)，在啟動指令ACM執行期間，位元線BL上的電壓至少會泵送(或踢擊)到電壓VCCSA+△N。這種泵送(或踢擊)位元線BL上的電壓可稱為啟動踢擊(active kick)，且該啟動踢擊將加速信號感測。另外，位元線BL上的電壓可通過一個自舉電路(boostrap circuit)泵送(或踢擊)到電壓VCCSA+△N，其中該自舉電路中的一個電容是耦接於位元線BL。無論是上述電壓源還是該自舉電路都可視為充電源，所以位元線BL上的電壓可被該充電源泵送(或踢擊)到電壓VCCSA+△N。
結束執行啟動指令ACM或該啟動踢擊後，在隨後的存取(讀出或寫入)期間，電壓VCCSA連接感測放大器20，然後位元線BL上的電壓將回歸到電壓VCCSA。同理，在時間T2後的該恢復階段，該第一維持電壓源(或提供高於電壓VCCSA的不同維持電壓的電壓源)再次耦接於該動態隨機存取記憶體單元的儲存電容。也就是說在該恢復階段，通過關閉如圖3A所示的開關14和開啟開關13以使提供電壓VCCSA的電壓源斷開感測放大器20，以及使該第一維持電壓源(提供電壓VCCSA+M1)連接感測放大器20。此時，位元線BL上的電壓至少會被 泵送(或踢擊)到電壓VCCSA+M1。這種泵送(或踢擊)位元線BL上的電壓可稱為恢復踢擊(restore kick)。如此，在字元線WL上的電壓被下拉至完全關閉該動態隨機存取記憶體單元的存取電晶體之前，高於信號“ONE”(電壓VCCSA)的電壓VCCSA+M1被提供給該動態隨機存取記憶體單元的儲存電容，所以即使在關閉該動態隨機存取記憶體單元的存取電晶體後仍有漏電流通過該存取電晶體，該動態隨機存取記憶體單元的儲存電容所儲存的電荷仍可比該現有的動態隨機存取記憶體的架構維持更長的一段時間。
在本發明的一實施例中，應用在該啟動踢擊的電壓VCCSA+△N是低於應用在該恢復踢擊的電壓VCCSA+M1。電壓VCCSA+△N和電壓VCCSA+M1可以分別由兩個不同的電壓源產生，又或者應用在該啟動踢擊的電壓VCCSA+△N也可以由該第一維持電壓源產生，但調整連接該第一維持電壓源到位元線BL的期間以使位元線BL上的電壓被泵送(或踢擊)到電壓VCCSA+△N，而不是被泵送(或踢擊)到電壓VCCSA+M1。當然，在本發明中，可由該動態隨機存取記憶體內部產生或轉換電壓VCCSA+M1、電壓VCCSA+△N以及電壓VCCSA，或由該動態隨機存取記憶體外部的其他電壓源提供或轉換電壓VCCSA+M1、電壓VCCSA+△N以及電壓VCCSA。
然而，如圖10B所示，在該恢復踢擊期間，由於該動態隨機存取記憶體陣列內部的電源網絡和位元線BL的不完美或其他延遲原因所導致的電阻電容延遲(RC delay)，所以該第一維持電壓源可能無法快速拉升位元線BL上的電壓。也就是說該恢復踢擊可能無法使電壓VCCSA+M1通過位元線BL完全儲存在該動態隨機存取記憶體單元的儲存電容，且可能只有電壓VCCSA+M1-△V儲存在該動態隨機存取記憶體單元的儲存電容，其中△V>0。另外，如圖10B所示，在 該動態隨機存取記憶體單元的常規存取指令(access command)中，可在該啟動踢擊和該恢復踢擊之間執行存取(讀出或寫入)操作，所以不適合提早執行該恢復踢擊以克服該電阻電容延遲(RC delay)的問題。
然而，如圖11A所示，對於在該動態隨機存取記憶體單元內執行刷新指令(refresh command)，因為沒有存取(讀出或寫入)操作包含在該刷新指令中，所以適合提早執行該恢復踢擊(以下稱為“早恢復踢擊(earlier restore kick)”，例如在時序1、時序2或時序3執行早恢復踢擊)以克服該電阻電容延遲(RC delay)的問題。該早恢復踢擊可使電壓VCCSA+M1通過位元線BL完全或實質上儲存在該動態隨機存取記憶體單元的儲存電容，而不是如圖10B所示，只儲存電壓VCCSA+M1-△V在該動態隨機存取記憶體單元的儲存電容。因此，該儲存電容所儲存的電荷可維持更長的一段時間。
另外，當電壓VCCSA+M1太高(例如，當電壓VCCSA為1.1V時，1.5V或1.6V的電壓VCCSA+M1可能太高)時會有可靠性問題。因此，優化的電壓和更早的踢擊時間是必須的。通過在刷新期間的內部時序控制可生成用於該早恢復踢擊的不同時序。圖11B(在時序3執行早恢復踢擊)說明在該啟動踢擊和該早恢復踢擊之間的時段Pa小於在時間T1’和時間T3之間的時段Pb的50%或60%，其中時間T1’是當位元線BL和位元線BLB之間的電壓差已足夠分開給感測放大器20感測的時間，以及時間T3是字元線WL開始下拉的時間。因此，時段Pb包含該啟動踢擊的踢擊期間，電壓VCCSA於另一時段(或第一時段)耦接於位元線BL，以及電壓VCCSA+M1於另一時段(或第二時段)耦接於位元線BL。電壓VCCSA+M1被應用於位元線BL(該動態隨機存取記憶體單元的儲存電容)大約超過時段Pb的20%或30%。另外，在本發明的另一實施例中，在該刷新期間不需要 該啟動踢擊，也就是說在該刷新期間位元線BL上的電壓僅包含該恢復踢擊。
圖11C(在時序2執行早恢復踢擊)說明在該啟動踢擊和該早恢復踢擊之間的時段Pa小於在時間T1’和時間T3之間的時段Pb的30%。因此，電壓VCCSA+M1被應用於位元線BL大約超過時段Pb的50%或60%。圖11D(在時序1執行早恢復踢擊)說明時段Pa為零，也就是說該早恢復踢擊用於取代該啟動踢擊並且持續到字元線WL的電壓被拉低。因此，電壓VCCSA+M1被應用於位元線BL大約超過時段Pb的90%。然而，如果當較高踢擊的電壓VCCSA+M1連續施加到感測放大器20和該動態隨機存取記憶體單元時存在任何可靠性問題，則用於圖11D(在時序1執行早恢復踢擊)的電壓VCCSA+M1會小於用於圖11C(在時序2執行早恢復踢擊)的電壓VCCSA+M1。例如，當電壓VCCSA=1.1V時，用於圖11D(在時序1執行早恢復踢擊)的電壓VCCSA+M1可為1.3V，用於圖11C(在時序2執行早恢復踢擊)的電壓VCCSA+M1可為1.31~1.35V，以及用於圖11B(在時序3執行早恢復踢擊)的電壓VCCSA+M1可為1.36~1.4V。
本發明的第八實施例：
另一方面，在如圖1B、1H所示的動態隨機存取記憶體單元中，在該恢復階段後，字元線WL上的電壓將從電壓VPP(或高於電壓VCC+VT的電壓)下拉至該待機電壓(例如-0.3V)以非啟動(inactivate)該動態隨機存取記憶體單元的存取電晶體，該預充電階段將開始以及電壓均衡電路21將被啟動以施加參考電壓VREF至位元線BL和位元線BLB，其中參考電壓VREF等於1/2*電壓VCCSA(或1/2*電壓VCC)，或等於在該恢復階段的位元線均衡電壓VBL(其中位元線均衡電壓VBL等於位元線BL上的電壓和位元線BLB上的電壓的和的一半)。在如圖1B、1H所示的動態隨機存取記憶體單元中，位元線均衡電壓VBL 也等於1/2*電壓VCCSA(或1/2*電壓VCC)。
在本發明中，在該恢復階段，位元線BL上的電壓會通過感測放大器20被泵送(或踢擊)到電壓VCCSA+M1或高於電壓VCCSA的電壓(以下簡稱電壓“VCCSAh”或電壓“V2”)。同理，在該恢復階段後，字元線WL上的電壓將降低以關閉該動態隨機存取記憶體單元的存取電晶體，以及該預充電階段將開始以及電壓均衡電路21將被啟動以施加參考電壓VREF至位元線BL和位元線BLB，其中施加參考電壓VREF至位元線BL和位元線BLB後，理論上位元線BL和位元線BLB上的位元線均衡電壓VBL的目標值要等於參考電壓VREF(也就是1/2*電壓VCCSA(或1/2*電壓VCC)，或目標參考電壓)。然而，在本發明中，在該恢復階段的介於位元線BL上的電壓和位元線BLB上的電壓的位元線均衡電壓VBL將等於1/2電壓VCCSAh，其中1/2電壓VCCSAh高於參考電壓1/2*電壓VCCSA。
請參照圖12A，圖12A是說明在該恢復階段，當位元線BL上的電壓被泵送(或踢擊)到電壓VCCSAh時相關電壓的波形的示意圖，由於在該恢復階段，位元線BL上的電壓被泵送(或踢擊)到電壓VCCSAh(或電壓“V2”，也就是該動態隨機存取記憶體單元內的恢復電壓)，所以在電壓均衡(equalization)期間EQBL開始時，位元線BL上的電壓和位元線BLB上的電壓將被拉至電壓V1(也就說在電壓均衡期間EQBL開始時，位元線BL可和位元線BLB電荷共用)，其中電壓V1等於1/2*電壓VCCSAh，然後位元線BL上的電壓和位元線BLB上的電壓逐漸降低至位元線均衡電壓VBL的目標值。因為電壓V1不等於位元線均衡電壓VBL的目標值(例如，電壓V1>位元線均衡電壓VBL的目標值)，所以在電壓均衡期間EQBL時，過量的電壓(V1-位元線均衡電壓VBL的目標值)會短暫地導致位元線BL上的 位元線均衡電壓VBL上升(以下稱為暫時的位元線均衡電壓)。因此，在電壓均衡期間EQBL結束時電壓均衡電路20非啟動後，暫時的位元線均衡電壓仍處於不正確的電壓水準。如此，必須等待位元線均衡電壓產生器內的低壓差穩壓器(low dropout circuit,LDO)將暫時的位元線均衡電壓校正回位元線均衡電壓VBL的目標值(1/2*電壓VCCSA)。然而該低壓差穩壓器緩慢地校正暫時的位元線均衡電壓以致於下一啟動指令將被影響。例如，如圖12B所示，在電壓均衡期間EQBL結束後的下一啟動指令發生時，因為暫時的位元線均衡電壓仍舊高於位元線均衡電壓VBL的目標值，所以暫時的位元線均衡電壓將會破壞伴隨該下一啟動指令的發展電壓(developed voltage)。因此，在電壓均衡期間EQBL，該過量的電壓(V1-位元線均衡電壓VBL的目標值)必須被清除，如此就可實現正確的位元線均衡電壓(也就是位元線均衡電壓VBL的目標值)以及伴隨該下一啟動指令的正確的發展電壓。
如此，如圖12A或圖12B所示，在該恢復階段，位元線BL上的電壓會被泵送(或踢擊)，然後字元線WL上的電壓將降低以關閉該動態隨機存取記憶體單元的存取電晶體，此後電壓均衡電路21被啟動。然而，該過量的電壓(V1-位元線均衡電壓VBL的目標值)將影響該下一啟動指令。因此，本發明公開一清除電路，以及在電壓均衡期間EQBL，該過量的電壓(V1-位元線均衡電壓VBL的目標值)或位元線BL/BLB上過量的電荷可通過該清除電路減少或清除。如此，在該下一字元線啟動之前，位元線BL上的電壓和位元線BLB上的電壓都將被設定為位元線均衡電壓VBL的目標值(即1/2*電壓VCCSA)。
如圖13所示，該清除電路是受清除脈衝CP控制。清除脈衝CP的開始時間可和電壓均衡期間EQBL的開啟時間近似，或由電壓均衡期間EQBL的上升 緣觸發(也就是清除脈衝CP的上升緣是實質上對齊電壓均衡期間EQBL的上升緣)。清除脈衝CP的寬度取決於該恢復電壓(VCCSAh)，所以當恢復電壓更高以及過量的電壓(V1-位元線均衡電壓VBL的目標值)更多時，清除脈衝CP的寬度就需要越寬。通過該清除電路的幫助，在字元線WL下一次啟動之前，位元線BL/BLB上的電壓可快速地從電壓V1改變至位元線均衡電壓VBL的目標值，而暫時的位元線均衡電壓也是如此。因此，得以實現正確的位元線均衡電壓(也就是位元線均衡電壓VBL的目標值)以及伴隨該下一啟動指令的正確的發展電壓。
請參照圖14A，其中圖14A類似圖1C。如圖14A所示，感測放大器20和電壓均衡電路21耦接於位元線BL和位元線BLB，而清除電路141可耦接於感測放大器20(如圖14B所示)或耦接於電壓均衡電路21(如圖14C所示)，以及清除電路141可在電壓均衡期間EQBL啟動以清除該過量的電壓。
例如，如圖15A所示，清除電路141包含耦接於感測放大器20的節點SAP(或節點LSLP)和地端GND(或其他預定的電壓準位)的開關電路142。因為位元線BL/BLB通過感測放大器20的兩個P型金氧半電晶體耦接於節點SAP(或節點LSLP)，所以當開關電路142在電壓均衡期間EQBL被清除脈衝CP啟動時，前述的過量的電壓(V1-位元線均衡電壓VBL的目標值)將會降低以及過量的電荷將通過如圖15A所示的虛線路徑放電至地端GND。因此，在清除脈衝CP結束後，位元線BL/BLB上的電壓將被設定在位元線均衡電壓VBL的目標值。另外，EN1、EN2、EN3為開關的控制信號。
在如圖15B所示的另一個例子，清除電路141包含耦接於電壓均衡電路21的節點NBL和地端GND(或其他預定的電壓準位)的開關電路142。因為位元 線BL/BLB通過電壓均衡電路21的兩個金氧半電晶體耦接於節點NBL，所以當開關電路142在電壓均衡期間EQBL被清除脈衝CP啟動時，前述的過量的電壓(V1-位元線均衡電壓VBL的目標值A)將會降低以及過量的電荷將通過如圖15B所示的虛線路徑放電至地端GND。因此，在清除脈衝CP結束時，位元線BL/BLB上的電壓將被設定在位元線均衡電壓VBL的目標值。
實際上，在電壓均衡期間EQBL，清除電路141可耦接於任何可清除該過量的電壓的位置(例如節點SAN或節點LSLN)。例如，在電壓均衡期間EQBL，清除電路141可直接或間接地電耦接於位元線BL/BLB使得清除電路141可在電壓均衡期間EQBL減少位元線BL上的電壓(或位元線BLB上的電壓)與位元線均衡電壓VBL的目標值之間的差異。
另外，即使在該恢復階段沒有施加踢擊的電壓(kick up voltage)，但只要電壓V1和位元線均衡電壓VBL的目標值之間存在差異，則清除電路141仍然可以應用於動態隨機存取記憶體電路。例如，如果電壓V1>位元線均衡電壓VBL的目標值，也就是說在電壓均衡期間EQBL開始時，位元線BL上的電壓和位元線BLB上的電壓的總和的一半高於位元線均衡電壓VBL的目標值時，清除電路141仍然可以應用於動態隨機存取記憶體電路。因此，因為位元線BL和位元線BLB可在清除脈衝CP期間通過清除電路141耦接於地端GND(或其他預定的低電壓)，所以位元線BL/BLB上的電壓可在清除電路141的幫助下被下拉。因此，在清除脈衝CP結束後，位元線BL/BLB上的電壓將被設定在位元線均衡電壓VBL的目標值。
另一方面，如果電壓V1<位元線均衡電壓VBL的目標值，也就是說 在電壓均衡期間EQBL開始時，位元線BL上的電壓和位元線BLB上的電壓的總和的一半低於位元線均衡電壓VBL的目標值，則因為位元線BL和位元線BLB可在清除脈衝CP期間通過清除電路141連接電壓VCCSA(或其他預定的高電壓)，所以位元線BL/BLB上的電壓可在清除電路141的幫助下被上拉。因此，在清除脈衝CP結束後，位元線BL/BLB上的電壓將被設定在位元線均衡電壓VBL的目標值。另外，如圖15C所示，比較器電路143可用於比較電壓V1(或位元線BL上的電壓和位元線BLB上的電壓的總和的一半)與位元線均衡電壓VBL的目標值(或一預設參考電壓)。例如，比較器電路143在電壓均衡期間EQBL開始時接收位元線BL上的電壓、位元線BLB上的電壓以及位元線均衡電壓VBL的目標值，以及比較電壓V1(或位元線BL上的電壓和位元線BLB上的電壓的總和的一半)與位元線均衡電壓VBL的目標值。如果電壓V1不等於目標位元線均衡電壓1/2*VCCSA，則比較器電路143將送出控制信號CS至清除電路141，然後在電壓均衡期間EQBL，清除電路141將被清除脈衝CP啟動。在本發明的一實施例中，清除脈衝CP的寬度不大於電壓均衡期間EQBL的長度。如此，在電壓均衡期間EQBL結束後，位元線BL/BLB上的電壓將被設定在位元線均衡電壓VBL的目標值。
綜上所述，本發明所提供的動態隨機存取記憶體是在該動態隨機存取記憶體單元內的存取電晶體關閉(或耦接於該動態隨機存取記憶體單元的字元線關閉)之前，恢復或儲存高於信號“ONE”(也就是一高電位信號)的第一電壓至該動態隨機存取記憶體單元。同樣地，該動態隨機存取記憶體是在該動態隨機存取記憶體單元內的存取電晶體關閉(或耦接於該動態隨機存取記憶體單元的字元線關閉)之前，恢復或儲存低於信號“ZERO”(也就是一低電位信號)的第二電壓至該動態隨機存取記憶體單元。如此，在該動態隨機存取記憶體單元內的存取電晶體關閉後，即使仍有漏電流通過該動態隨機存取記憶體單元內的存取 電晶體，但該動態隨機存取記憶體單元內的儲存電容所儲存的電荷仍可比現有的動態隨機存取記憶體的架構維持更長的一段時間。另外，在該電壓均衡期間，該清除電路是用於清除該過量的電壓，如此就可實現該正確的位元線均衡電壓以及伴隨該下一啟動指令的正確的發展電壓。
以上該僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
11:存取電晶體
12:儲存電容
20:感測放大器
21:電壓均衡電路
141:清除電路
BL、BLB:位元線
CSL:行選擇線
EQBL:電壓均衡期間
LSLP、LSLN、SAP、SAN:節點
OUTPUTB、OUTPUT:輸出端
VBL:位元線均衡電壓
WL:字元線

Claims (23)

  1. 一種動態隨機存取記憶體，包含：一第一維持電壓源，用於產生一第一電壓，其中該第一電壓高於應用在該動態隨機存取記憶體中一高電位信號的電壓；一動態隨機存取記憶體單元，包含一存取電晶體和一儲存電容；一感測放大器，耦接於一位元線和一互補位元線，其中該位元線通過該存取電晶體耦接於該儲存電容；一電壓均衡電路，耦接於該位元線和該互補位元線，其中該電壓均衡電路在一電壓均衡期間將該位元線和該互補位元線連接一預設參考電壓；及一清除電路，耦接於該感測放大器或該電壓均衡電路；其中該第一維持電壓源在該存取電晶體正在關閉過程中電耦接於該位元線，以及該清除電路是在該電壓均衡期間啟動以減少該位元線上的電壓與一目標參考電壓之間的差異。
  2. 如請求項1所述的動態隨機存取記憶體，另包含：一字元線，耦接於該存取電晶體的閘極，其中該字元線於第一時段和一第二時段被選擇以開啟該存取電晶體，該第二時段位於該第一時段之後，以及在該第二時段中該第一維持電壓源電耦接於該位元線。
  3. 如請求項2所述的動態隨機存取記憶體，其中在該第二時段中該第一維持電壓源電耦接於該感測放大器，以及該第一維持電壓源通過該感測放大器和該位元線電耦接於該動態隨機存取記憶體單元的該儲存電容。
  4. 如請求項2所述的動態隨機存取記憶體，其中該第一時段是一存取操作期間，以及該第二時段是一恢復階段。
  5. 如請求項4所述的動態隨機存取記憶體，其中在該存取操作期間，一泵送電壓源電耦接於該位元線。
  6. 如請求項2所述的動態隨機存取記憶體，其中該第一時段包含一第一踢擊期間和一第二踢擊期間，該第一踢擊期間和該第二踢擊期間分開，以及一泵送電壓源在該第一踢擊期間耦接於該位元線，或在該第一踢擊期間和該第二踢擊期間耦接於該位元線。
  7. 如請求項6所述的動態隨機存取記憶體，其中該泵送電壓源所提供的電壓小於該第一電壓。
  8. 如請求項2所述的動態隨機存取記憶體，其中該字元線於該第一時段和該第二時段根據一刷新操作被選擇以開啟該存取電晶體。
  9. 如請求項8所述的動態隨機存取記憶體，其中一泵送電壓源於一踢擊期間電耦接於該位元線，該踢擊期間在該第一時段前，以及該第一維持電壓源於整個該第二時段電耦接於該位元線。
  10. 如請求項9所述的動態隨機存取記憶體，其中該第二時段是該踢擊期間，該第一時段以及該第二時段總和的至少20%。
  11. 如請求項9所述的動態隨機存取記憶體，其中該第二時段是該踢擊期間，該第一時段以及該第二時段總和的至少50%。
  12. 如請求項1所述的動態隨機存取記憶體，其中該電壓均衡期間是在該存取電晶體關閉後，以及該清除電路是在該電壓均衡期間啟動以使該位元線上的電壓在該電壓均衡期間後等於該預設參考電壓。
  13. 如請求項12所述的動態隨機存取記憶體，其中該清除電路通過一清除脈衝啟動，以及該清除脈衝的寬度不大於該電壓均衡期間的寬度。
  14. 如請求項12所述的動態隨機存取記憶體，其中該清除電路通過一清除脈衝啟動，以及該清除脈衝的上升緣實質上對齊該電壓均衡期間的上升緣。
  15. 如請求項1所述的動態隨機存取記憶體，其中該清除電路包含一開關電路，且該開關電路耦接於該感測放大器和一預定的電壓。
  16. 如請求項1所述的動態隨機存取記憶體，其中該清除電路包含一開關電路，且該開關電路耦接於該電壓均衡電路和一預定的電壓。
  17. 一種動態隨機存取記憶體，包含：一動態隨機存取記憶體單元，包含一存取電晶體和一儲存電容；一感測放大器，耦接於一位元線和一互補位元線，其中該位元線通過該存取電晶體耦接於該儲存電容； 一電壓均衡電路，耦接於該位元線和該互補位元線，其中該電壓均衡電路在一電壓均衡期間將該位元線和該互補位元線連接一預設參考電壓；及一清除電路，在該電壓均衡期間耦接於該位元線和該互補位元線；其中該清除電路是在該電壓均衡期間減少該位元線上的電壓與一目標參考電壓之間的差異。
  18. 如請求項17所述的動態隨機存取記憶體，其中該位元線上的電壓在該電壓均衡期間後等於該預設參考電壓。
  19. 如請求項17所述的動態隨機存取記憶體，其中該清除電路在該電壓均衡期間通過該感測放大器或該電壓均衡電路電耦接於該位元線和該互補位元線。
  20. 如請求項19所述的動態隨機存取記憶體，其中該清除電路包含一開關電路，且該開關電路耦接於該感測放大器和一預定的電壓。
  21. 如請求項19所述的動態隨機存取記憶體，其中該清除電路包含一開關電路，且該開關電路耦接於該電壓均衡電路和一預定的電壓。
  22. 如請求項19所述的動態隨機存取記憶體，其中該清除電路在該電壓均衡期間通過一清除脈衝啟動，以及該清除脈衝的上升緣實質上對齊該電壓均衡期間的上升緣。
  23. 如請求項19所述的動態隨機存取記憶體，另包含：一比較器電路，在該電壓均衡期間或該電壓均衡期間開始時接收該位元線上的電壓、該互補位元線上的電壓以及該預設參考電壓，以及在該位元線上的電壓和該互補位元線上的電壓總和的一半不等於該預設參考電壓時送出一控制信號至該清除電路。
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