[go: up one dir, main page]

KR102701568B1 - 지속 가능한 스토리지 아키텍처 및 클린업 회로를 갖는 동적 메모리 - Google Patents

지속 가능한 스토리지 아키텍처 및 클린업 회로를 갖는 동적 메모리 Download PDF

Info

Publication number
KR102701568B1
KR102701568B1 KR1020220024293A KR20220024293A KR102701568B1 KR 102701568 B1 KR102701568 B1 KR 102701568B1 KR 1020220024293 A KR1020220024293 A KR 1020220024293A KR 20220024293 A KR20220024293 A KR 20220024293A KR 102701568 B1 KR102701568 B1 KR 102701568B1
Authority
KR
South Korea
Prior art keywords
period
bit line
voltage
circuit
during
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020220024293A
Other languages
English (en)
Other versions
KR20220142337A (ko
Inventor
차오-춘 루
준 시아
보르-두유 룽
Original Assignee
에트론 테크놀로지, 아이엔씨.
인벤션 앤드 콜라보레이션 라보라토리 피티이. 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에트론 테크놀로지, 아이엔씨., 인벤션 앤드 콜라보레이션 라보라토리 피티이. 엘티디. filed Critical 에트론 테크놀로지, 아이엔씨.
Publication of KR20220142337A publication Critical patent/KR20220142337A/ko
Application granted granted Critical
Publication of KR102701568B1 publication Critical patent/KR102701568B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/12—Equalization of bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명은 지속 가능한 스토리지 아키텍처를 갖는 DRAM에 관한 것이다. DRAM은 DRAM 칩에서 사용되는 신호 ONE에 대응하는 전압 레벨을 생성하는 제1 유지 전압 발생부, 및 액세스 트랜지스터 및 스토리지 커패시터를 포함하는 DRAM 셀을 포함한다. 제1 전압 레벨은 신호 ONE에 대응하는 전압 레벨보다 높고, 제1 전압 레벨은 제1 유지 전압 발생부에 의해 생성된다. 제1 유지 전압 생성부는 DRAM 셀의 액세스 트랜지스터의 턴 오프 기간 동안 DRAM 셀의 스토리지 커패시터에 전기적으로 연결된다. 등화 기간 동안 목표 기준 전압과 BL/BLB의 전압 간의 차이를 완화하기 위해 클린업 회로가 제공된다.

Description

지속 가능한 스토리지 아키텍처 및 클린업 회로를 갖는 동적 메모리{DYNAMIC MEMORY WITH SUSTAINABLE STORAGE ARCHITECTURE AND CLEAN UP CIRCUIT}
본 발명은 동적 메모리, 특히 지속 가능한 스토리지 아키텍처 및 클린업 회로를 갖는 동적 메모리에 관한 것이다.
가장 널리 사용되는 DRAM 셀에는 소스가 스토리지 커패시터에 연결되고 드레인이 비트 라인에 연결된 하나의 액세스 트랜지스터가 있다. 판독(READ)될 신호를 셀 어레이로부터 열(column) 스위치를 통해 I/O 라인(데이터 라인이라고도 함)에 연결된 2단계 감지 증폭기로 전달하는 1단계 교차 연결 감지 증폭기에 비트 라인이 연결된다. 쓰기(WRITE) 작업 동안 I/O 버퍼에 의해 구동되는 신호는 데이터 라인에서 안정화되어 액세스 트랜지스터를 통해 스토리지 커패시터에 올바른 신호가 기록되도록 1단계 감지 증폭기를 통해 데이터를 더욱 안정화한다. 액세스 트랜지스터는 활성 모드(즉, 액세스 트랜지스터가 켜져 있음(ON)) 동안 스토리지 커패시터에 대한 정확한 데이터의 읽기(READ) 작업 또는 쓰기(WRITE) 작업을 담당하지만 액세스 트랜지스터가 비활성 모드(즉, 액세스 트랜지스터가 꺼져 있음(OFF)) 동안일 때 저장된 신호 손실을 방지한다.
액세스 트랜지스터는 트랜지스터를 통한 누설 전류를 최소화하기 위해 높은 임계 전압을 갖도록 설계되었다. 그러나 단점은 액세스 트랜지스터가 턴 온(ON)될 때 성능이 저하된다는 것이다. 결과적으로, 워드 라인은 부트스트랩되거나(bootstrapped) (일반적으로 워드 라인 전압 소스로부터) 높은 VPP에 연결되어 액세스 트랜지스터가 스토리지 커패시터에 신호를 쓰기(WRITE) 위해 높은 구동성을 가질 수 있도록 해야 한다. 이러한 높은 VPP는 워드 라인 드라이버를 통해 전달되어 액세스 트랜지스터의 게이트 또는 워드 라인에 로드된다. VPP는 액세스 트랜지스터에 대한 고전압 스트레스이므로, 트랜지스터의 유전체 재료(예: 산화물 층 또는 High-K 재료)는 (명령 디코더, 주소 디코더 및 기타 I/O 회로 등과 같은) DRAM의 주변 회로 또는 다른 지원 회로에서 사용되는 트랜지스터를 위해 사용되는 유전체 재료보다 두껍게 설계되어야 한다. 따라서, 액세스 트랜지스터의 설계는 고성능 또는 높은 신뢰성을 유지해야 하는 도전에 직면하고, 신뢰성과 성능 사이에서 어려운 트레이드오프를 제시한다. 널리 사용되는 액세스 트랜지스터 설계는 높은 신뢰성을 달성하는 데 더 중점을 두지만 액세스 트랜지스터의 성능을 희생해야 한다.
간단히 요약하자면, 기존의 액세스 트랜지스터 설계와 관련하여, 누설 전류를 감소시켜 스토리지 커패시터에서 전하를 유지하는 긴 보유 시간을 돕기 위해 높은 임계 전압을 가지고, VPP와 같은 높은 워드 라인 전압을 유지하기 위해 두꺼운 게이트 유전 물질을 가지며, 액세스 트랜지스터의 성능을 희생한다. 결과적으로, 일반적으로 VCC 레벨이라고 하는 신호 ONE의 WRITE 또는 READ는 더 오랜 시간이 걸리거나 신호 ONE을 완전히 복원할 수 없다. 즉, 전체 신호 VCC가 스토리지 커패시터에 완전히 기록되는 걸 만족시키기 위해서는 WRITE 시간이 더 길다.
통상적으로 설계된 DRAM 셀은 도 1a에 도시될 수 있다. DRAM 셀은 액세스 트랜지스터(11) 및 스토리지 커패시터(12)를 포함한다. 액세스 트랜지스터(11)의 게이트는 워드 라인(word-line, WL)에 연결되고 4개의 교차 연결된 트랜지스터를 갖는 교차 연결 감지 증폭기(20)는 비트 라인(bit-line, BL)을 통해 액세스 트랜지스터(11)에 연결된다. SAP(감지 증폭기의 PMOS 측)는 감지 증폭기(20)의 두 PMOS 트랜지스터에 연결된 신호 또는 전압이고, SAN(감지 증폭기의 NMOS 측)은 감지 증폭기(20)의 두 NMOS 트랜지스터에 연결된 신호 또는 전압이다. 전압 소스 VCCSA와 SAP 사이의 스위치 트랜지스터가 턴 온되면, SAP의 전압 값은 전압 소스 VCCSA (SAP에 연결된 전압 소스) 또는 일반적으로 DRAM 셀에 저장된 신호 "1"에 해당하는 Vcc의 값과 거의 같다. 유사하게, 전압 소스 VSS와 SAN 사이의 스위치 트랜지스터가 턴 온될 때, SAN의 전압 값은 전압 소스 VSS 또는 일반적으로 DRAM 셀에 저장된 신호 "0"에 해당하는 접지(Ground)의 값과 거의 같다.
DRAM 셀은 액세스 트랜지스터(11)를 스위치로 사용하여 WRITE 모드에서 전하가 비트 라인(BL)으로부터 커패시터에 저장되도록 제어하거나 READ 모드에서 전하가 비트 라인으로 전달되도록 제어하고, 여기에서 여러 DRAM 셀이 비트 라인에 각각 연결된다. 이 예에서, 비트 라인의 셀 신호에 의해 전달된 신호를 증폭하여 READ 모드에서 교차 연결 감지 증폭기에 의해 래치된(latched) 신호 ONE (1.2V로 가정하고, 신호 ONE은 일반적으로 교차 연결 감지 증폭기(20)로부터 제공되는 Vcc 또는 전압 소스 VCCSA의 레벨 전압임) 및 ZERO (0V로 가정하고, 신호 ZERO는 일반적으로 교차 연결 감지 증폭기(20)로부터 제공되는 접지(Ground) 또는 전압 소스 VSS의 레벨 전압임)가 있거나, WRITE 모드의 셀에 올바른 신호를 저장하기 위해 이 신호 ONE 및 ZERO가 외부로부터 기록되어 감지 증폭기를 트위스트(twist)한다.
도 1b는 대부분의 현재 DRAM의 액세스(READ 또는 WRITE) 동작 동안 관련된 신호 파형을 도시한다. 예를 들어, 25나노미터 DRAM 셀은 일반적으로 어레이 설계와 관련된(둘러싸인) 다음의 매개변수를 가진다: 비트 라인 ONE 전압 1.2V, 워드 라인 ON은 2.7V까지의 VPP를 가지고 워드 라인 OFF는 약 -0.3V를 가지고, 셀의 임계 전압 범위는 약 0.7 내지 0.9 V이고, 액세스 트랜지스터의 유전체는 2.7 V (번인(burn-in) 스트레스에서 이 숫자는 허용 가능한 신뢰성 마진(margin)을 위해 3.4V까지 올라감) 미만의 전계 강도를 유지해야 하며, 워드 라인 드라이버 디바이스는 또한 성능이 희생되어야 하므로 두꺼운 게이트 유전체를 사용해야 한다.
도 1b에 도시된 바와 같이, 초기에, DRAM의 스토리지 커패시터는 대기 또는 비활성 모드에 있고(즉, 액세스 트랜지스터는 OFF), 액세스 트랜지스터의 게이트에 연결된 워드 라인의 전압 레벨은 대기 음의 전압 (-0.3V)이다. 비트 라인과 비트 라인 바(bar)는 VCCSA=1.2V에서의 ONE 레벨과 0V의 ZERO 레벨 사이의 하프(half)-VCCSA의 전압 레벨에서 (나중에 설명될 전압 등화(equalization) 회로에 의해) 등화된다.
스토리지 커패시터가 액세스 동작을 시작하기 위해 활성 모드(즉, 액세스 트랜지스터가 ON)로 진입할 때, 워드 라인의 전압 레벨은 대기 음의 전압 (-0.3V)에서 상승하고, 액세스 트랜지스터의 게이트 대 소스(Gate-to-Source) 전압 (예: 2.7 V - 1.2 V - 0.8 V = 0.7 V)을 넘는 충분히 큰 드라이브를 제공하기 위해 VCCSA (1.2 V) 플러스 액세스 트랜지스터의 임계 전압 Vt (0.7 또는 0.8V일 수 있음)보다 훨씬 높은, (2.7 V와 같은) 높은 레벨 VPP로 풀 업된다(pulled up). 비트 라인은 전하 공유를 위해 스토리지 커패시터에 연결된다. 워드 라인은 (READ 또는 WRITE와 같은) 액세스 동작을 위해 이러한 고전압 VPP에서 지속적으로 ON이고 교차 연결 감지 증폭기는 비트 라인(BL 및 bit-line bar (BLB)) 간의 전압 차이를 증폭한다.
또한, 액세스 동작 이후 RESTORE 단계가 진행된다. RESTORE 단계에서, 교차 연결 감지 증폭기는 스토리지 커패시터의 신호 ONE 또는 ZERO를 기반으로 스토리지 커패시터를 재충전할 것이다. RESTORE 단계 후, 워드 라인은 VPP에서 대기 모드의 워드 라인의 전압(-0.3V)으로 풀다운되고(pulled down) 액세스 트랜지스터는 비활성 모드에 있다.
상술한 종래의 DRAM 회로의 동작에 대한 상세한 설명을 위해, 이하에서는 신호 "1"을 저장하는 해당 DRAM 셀에 대한 액세스-읽기 동작을 예로 들며, 다음은 브루스 제이콥(Bruce Jacob) 등의 "메모리 시스템 - 캐시 램 및 디스크", 2008년 엘스비어 주식회사(Elsevier Inc.) 발행, 362-365 페이지로부터 인용된다. 그 내용은 여기에 참조로 포함된다. 감지 증폭기 회로(또는 감지 회로)(20) 및 전압 등화 회로(21)를 갖는 DRAM 셀의 종래의 회로를 도시하는 도 1c를 참조한다. 전압 등화 회로(21)는 비트라인 쌍의 전압이 가능한 한 가깝게 일치되도록 보장하기 위한 것이다. 앞서 언급한 바와 같이, 감지 증폭기 회로(20)는 4개의 교차 연결된 트랜지스터(즉, 2개의 P형 트랜지스터("PFets") 및 2개의 N형 트랜지스터("NFets"))를 포함한다. 감지 증폭기 회로(20)는 SAN 및 SAP 신호가 활성화될 때의(즉, 도 1a에 도시된 바와 같이, SAN 및 SAP 신호는 VSS 및 VCCSA에 각각 연결됨) 비트라인의 각 전압에 따라, 비트라인 쌍을 상보적인 전압 극단(extreme)으로 구동한다. SAN 및 SAP 신호 또는 전압의 어설션(assertion) 후, 비트라인은 전체 전압 레벨로 구동된다. 그런 다음 열 선택 라인(column-select line, CSL)은 출력 트랜지스터를 턴 온하고 완전히 구동된 전압이 출력에 도달하고 DRAM 디바이스에서 읽힐 수 있도록 한다. 동시에, 액세스된 DRAM 셀에 대한 액세스 트랜지스터(11)는 열린 상태로 유지되고, 비트라인의 완전히 구동된 전압은 이제 스토리지 커패시터(12)를 재충전한다.
종래의 DRAM 셀에 대한 액세스-읽기 동작에 기초하여, 도 1d 내지 1g는 프리차지, 액세스, 감지, 및 복원 단계를 포함하는, 감지 증폭기의 동작과 관련된 4가지 다른 단계를 보여준다. 우선, 도 1d에 도시된 바와 같이, 프리차지 단계 동안, DRAM 어레이의 비트라인은 기준 전압, Vref(보통 Vcc/2, 즉, 전력 공급 전압 Vcc 및 접지의 중간 전압)로 프리차지되고, 기준 전압으로 사용된다. 이 프리차지 단계에서, 전압 등화 회로(21)는 비트라인 쌍에 대한 기준 전압 Vref를 배치하기 위해 활성화된다, 즉 비트라인("BL") 및
Figure 112022020944355-pat00001
("BLB" 또는 "상보 비트 라인") 모두가 Vref로 프리차지된다. 이 재충전 단계에서, 감지 증폭기 회로(20)는 비활성화된다.
그 다음, 전압 등화 회로(21)가 비활성화되는 액세스 단계 동안, 도 1e에 도시된 바와 같이, 선택된 DRAM 셀에 대응하는 워드라인에 (도 1b에 도시된 Vcc+Vt 또는 VPP와 같은) 전압이 인가된다. 워드라인의 전압은 선택된 DRAM 셀의 액세스 트랜지스터(11)를 활성화하거나 턴 온하고, 선택된 DRAM 셀의 스토리지 커패시터(12)는 전하 공유 프로세스를 통해 해당 콘텐츠를 각 비트라인으로 방전한다. 이 경우, 스토리지 커패시터(12)의 전압은 도 1e에서 디지털 값 "1"을 나타내므로, 전하 공유 프로세스는 비트라인 상의 전압을 Vref에서 Vref+로 미세하게 증가시킨다. 그런 다음, 비트라인의 전압이 변경됨에 따라, 비트라인의 전압이 감지 증폭기 회로(20)의 동작에 영향을 미치기 시작한다. 비트라인의 약간 더 높은 전압은 감지 증폭기 회로(20)의 상부 NFet보다 더 전도성이 되도록 하부 NFet을 구동하기 시작한다. 반대로, 미세한 전압 차이는 또한 감지 증폭기 회로(20)의 하부 PFet이 상부 PFet보다 덜 전도성이도록 구동한다. 따라서 비트라인 전압은 다음 감지 단계 동안 감지 증폭기 회로(20)를 바이어싱한다.
그 후, 전압 등화 회로(21)가 여전히 비활성인 감지 단계 동안, 도 1f에 도시된 바와 같이, 앞서 언급한 미세한 전압 차이는 감지 증폭기 회로(20)로 바이어스를 구동하고, SAN 신호는 하부
Figure 112022020944355-pat00002
의 전압을 아래로 구동한다. SAN 신호가 턴 온함에 따라(즉, 도 1a에 도시된 바와 같이 VSS 또는 접지에 연결됨), 더 전도성이 있는 하부 NFet은 SAN 신호가 하부
Figure 112022020944355-pat00003
의 전압을 Vref에서 접지까지 아래로 구동하도록 한다. 유사하게, SAP 신호(도 1a에 도시된 바와 같이 VCCSA 또는 Vcc에 연결됨)는 VCCSA 또는 Vcc에 대응하는 디지털 값 "1"을 나타내는 완전히 복원된 전압 값으로 비트라인을 구동한다. 따라서 SAN 및 SAP 신호는 이중 안정(bi-stable) 감지 증폭기 회로가 각각의 최대 또는 최소 전압 레일(rail)로 구동되도록 집합적으로 강제한다.
마지막으로, 복원 단계와 관련하여 도 1g에 도시된 바와 같이, 비트라인 및
Figure 112022020944355-pat00004
가 각각 최대 (VCCSA 또는 Vcc) 및 최소 (VSS 또는 접지) 전압 값으로 구동된 후, 오버드라이브된(overdriven) 워드라인은 활성 상태를 유지하고, 완전히 구동된 비트라인 전압은 이제 액세스 트랜지스터(11)를 통해 스토리지 커패시터(12)에서 전하를 복원한다. 복원 단계에서, 종래의 DRAM은 도 1g에 도시된 바와 같이 신호 "1"에 대응하는 전압 VCCSA 또는 Vcc를 활용하여 스토리지 커패시터(12)에 전하를 복원하므로, 스토리지 커패시터(12)에 저장된 전압은 도 1g에 도시된 바와 같이 신호 "1"에 대응하는 전압과 동일하거나 실질적으로 동일할 것이다.
도 1h는 도 1d 내지 도 1g에 도시된 선택된 제어 신호 및 비트라인에 대한 전압 파형을 나타낸다. 액세스 동작 전, 비트라인이 프리차지되고, 비트라인의 전압이 기준 전압 Vref로 설정된다. 단계 1 또는 액세스 단계에서, 워드라인 전압은 적어도 Vcc보다 높은 Vt로 오버드라이브되고, DRAM 셀은 스토리지 커패시터(12)의 내용을 비트라인으로 방전하고 전압을 Vref에서 Vref+로 올린다. 단계 2 또는 감지 단계에서, 감지 제어 신호 SAN 및 SAP는 비트라인의 전압을 신호 "1"을 나타내는 전체 전압 Vcc로 구동한다. 비트라인의 신호 "1"에 해당하는 전압 Vcc는 단계 3 또는 복원 단계에서 DRAM 셀의 전하를 복원한다.
따라서, 도 1c 내지 1h에 대한 상술한 설명에 기초하여, 비트라인의 전압(도 1h에서 대시(dash) 라인으로 표시됨)은 프리차지 단계 동안 전압 등화 회로(21)에 의해 Vref (또는 Vcc/2)로 설정된다. 그런 다음 워드라인이 액세스 트랜지스터(11)를 턴 온한 후, 전하 공유 프로세스는 액세스 단계 동안 비트라인의 전압을 Vref에서 Vref+로 올린다. 이후 감지 단계에서, 비트라인의 전압은 도 1a에 도시된 바와 같이 전압 소스 VCCSA (또는 Vcc)에 연결된 SAP 신호의 도움으로 Vref+에서 VCCSA (또는 Vcc)에 가깝게 상승한다. 마지막으로, 복원 단계 동안, 감지 회로(20)는 여전히 활성화되고 신호 "1"에 대응하는 전압 소스 VCCSA (또는 Vcc)는 스토리지 커패시터(12)로 전하를 복원하기 위해 감지 회로(20)를 통해 비트라인에 연결된다. 따라서, 액세스 단계에서, 감지 단계, 복원 단계까지, SAP를 통해 감지 회로(20)에 연결된 고전압 소스 VCCSA (또는 Vcc)와, SAN을 통해 감지 회로(20)에 연결된 저전압 소스 VSS (또는 접지)가 있다. 종래의 DRAM 회로에서 다른 전압 소스는 액세스 단계에서 복원 단계까지 감지 회로(20)에 연결되지 않는다.
그러나, 워드라인 스트레스에 대한 이러한 높은 VPP 전압은 액세스 트랜지스터가 주변 회로의 트랜지스터에 사용되는 것보다 더 두꺼운 게이트 산화물 또는 게이트 절연체로 설계되도록 하고, 이는 더 나쁜 단 채널(short-channel) 효과, 트랜지스터 전류의 ON-OFF 비율, 및 스윙 슬로프 등과 같은 액세스 트랜지스터 성능을 저하시킨다. 또한, 주변 회로의 트랜지스터에서 사용하는 것보다 임계 전압을 높게 설계했지만, 대기 모드 또는 비활성 모드 동안 액세스 트랜지스터를 통한 누설 전류는 여전히 높아 감지를 위한 저장된 전하의 양을 저하시킨다. 12nm 또는 7nm FinFET 프로세스에서 VCCSA가 (0.6V와 같이) 더 낮으면, 대기 모드 또는 비활성 모드에서의 누설 문제가 더 악화된다.
따라서, 본 발명은 지속 가능한 스토리지 아키텍처 및 클린업 회로를 갖는 DRAM을 도입하는 것이다.
본 발명의 일 양태에 따르면, DRAM은 DRAM 칩에서 사용되는 신호 ONE의 전압 레벨보다 높은 제1 전압 레벨을 생성하는 제1 유지 전압 발생부, 액세스 트랜지스터 및 스토리지 커패시터를 포함하는 DRAM 셀, 감지 증폭기, 등화 회로 및 클린업 회로를 포함한다. 감지 증폭기는 비트 라인 및 상보 비트 라인에 연결되고, 비트 라인은 액세스 트랜지스터를 통해 스토리지 커패시터에 연결된다. 등화 회로는 또한 비트 라인 및 상보 비트 라인에 연결되며, 등화 회로는 등화 기간 동안 비트 라인과 상보 비트 라인을 미리 설정된 기준 전압에 연결한다. 클린업 회로는 감지 증폭기 또는 등화 회로에 연결된다. 제1 유지 전압 발생부는 DRAM 셀의 액세스 트랜지스터의 턴 오프 기간 동안 DRAM 셀의 스토리지 커패시터에 전기적으로 연결되고, 등화 기간 동안 목표 기준 전압과 상기 비트 라인의 전압 간의 차이를 완화하기 위해 클린업 회로가 활성화된다.
본 발명의 다른 목적에 따르면, DRAM은 액세스 트랜지스터의 게이트 단자에 연결된 워드 라인을 더 포함하고, 워드 라인은 액세스 제1 기간 및 제1 기간 이후의 제2 기간 동안 액세스 트랜지스터를 턴 온하기 위해 선택되고, 제1 유지 전압 생성부는 제2 기간 동안 비트 라인에 전기적으로 연결된다.
본 발명의 일 양태에 따르면, 제1 유지 전압 발생부는 제2 기간 동안 감지 증폭기에 전기적으로 연결되고, 제1 유지 전압 발생부는 감지 증폭기 및 비트 라인을 통해 DRAM 셀의 스토리지 커패시터에 전기적으로 연결된다.
본 발명의 일 양태에 따르면, 제1 기간은 액세스 동작 기간이고, 제2 기간은 복원 단계 기간이다. 더욱이, 다른 양태에서, 키킹 전하 소스가 액세스 동작 기간 동안 DRAM 칩의 비트 라인에 전기적으로 연결된다. 비트 라인의 신호는 액세스 동작 기간 동안 키킹 전하 소스에 의해 킥 전압 레벨로 상승되며, 킥 전압 레벨은 제1 전압 레벨보다 낮지만 신호 ONE에 대응하는 전압 레벨보다 높다.
본 발명의 일 양태에 따르면, 제1 기간은 제1 킥 기간 및 제1 킥 기간과 떨어진 제2 킥 기간을 포함하고, 키킹 전하 소스가 제1 킥 기간 동안 비트 라인에 연결되거나, 제1 킥 기간 및 제2 킥 기간 동안 비트 라인에 연결된다.
본 발명의 일 양태에 따르면, 워드 라인은 리프레시 동작에 따라 제1 기간 및 제2 기간 동안 액세스 트랜지스터를 턴 온하기 위해 선택된다. 제1 기간 이전의 킥 기간 동안 키킹 전하 소스가 비트 라인에 전기적으로 연결되고, 제1 유지 전압 생성부가 제2 기간 전체 동안 비트 라인에 전기적으로 연결된다.
본 발명의 일 양태에 따르면, 제2 기간은 킥 기간, 제1 기간 및 제2 기간의 합의 적어도 20%이다. 다른 예에서, 제2 기간은 킥 기간, 제1 기간 및 제2 기간의 합의 적어도 50%이다.
본 발명의 일 양태에 따르면, 등화 기간은 액세스 트랜지스터의 턴 오프 기간 이후이고, 클린업 회로는 비트 라인의 전압이 등화 기간 후에 미리 설정된 기준 전압과 같도록 등화 기간 동안 활성화된다. 또한, 클린업 회로는 클린업 펄스에 의해 활성화되며, 클린업 펄스의 폭은 등화 기간의 폭보다 크지 않다.
본 발명의 일 양태에 따르면, 클린업 회로는 클린업 펄스에 의해 활성화되고, 클린업 펄스의 상승 에지는 등화 기간의 상승 에지와 실질적으로 정렬된다.
본 발명의 일 양태에 따르면, 클린업 회로는 감지 증폭기 및 미리 결정된 전압에 연결된 스위치 회로를 포함한다. 다른 예에서, 클린업 회로는 등화 회로 및 미리 결정된 전압에 연결된 스위치 회로를 포함한다.
본 발명의 다른 목적은 클린업 회로를 구비한 DRAM 칩을 제공하는 것이다. DRAM 칩은 액세스 트랜지스터 및 스토리지 커패시터를 포함하는 DRAM 셀, 감지 증폭기, 등화 회로, 및 클린업 회로를 포함한다. 감지 증폭기는 비트 라인 및 상보 비트 라인에 연결되고, 비트 라인은 액세스 트랜지스터를 통해 스토리지 커패시터에 연결된다. 등화 회로는 또한 비트 라인 및 상보 비트 라인에 연결되며, 등화 회로는 등화 기간 동안 비트 라인과 상보 비트 라인을 미리 설정된 기준 전압에 연결한다. 클린업 회로는 감지 증폭기 또는 등화 회로에 연결된다. 클린업 회로는 등화 기간 동안 비트 라인의 전압과 목표 기준 전압 사이의 차이를 완화하기 위해 활성화된다.
본 발명의 일 양태에 따르면, 비트 라인의 전압은 등화 기간 후에 미리 설정된 기준 전압과 동일하다.
본 발명의 다른 양태에 따르면, 클린업 회로는 감지 증폭기 또는 등화 회로를 통해 등화 기간 동안 비트 라인 및 상보 비트 라인에 전기적으로 연결된다.
본 발명의 다른 양태에 따르면, 클린업 회로는 감지 증폭기 및 미리 결정된 전압에 연결된 스위치 회로를 포함한다. 다른 예에서, 클린업 회로는 등화 회로 및 미리 결정된 전압에 연결된 스위치 회로를 포함한다.
본 발명의 일 양태에 따르면, 클린업 회로는 등화 기간 동안 클린업 펄스에 의해 활성화되고, 클린업 펄스의 상승 에지는 등화 기간의 상승 에지와 실질적으로 정렬된다.
본 발명의 일 양태에 따르면, DRAM 칩은 등화 기간의 시작에서 또는 등화 기간 동안 미리 설정된 기준 전압, 상보 비트 라인의 전압 및 비트 라인의 전압을 수신하고, 비트 라인의 전압과 상보 비트 라인의 전압의 합의 절반이 미리 설정된 기준 전압과 같지 않은 경우 클린업 회로에 제어 신호를 보내는 비교 회로를 더 포함한다.
본 발명의 이들 및 다른 목적은 다양한 그림 및 도면에 예시된 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후 통상의 기술자에게 의심할 여지없이 명백해질 것이다.
도 1a는 DRAM 셀의 일반적으로 사용되는 설계를 도시한다.
도 1b는 대부분의 현재 DRAM의 액세스(READ 또는 WRITE) 동작 동안 관련된 신호 파형을 도시한다.
도 1c는 감지 회로 및 전압 등화 회로를 갖는 종래의 DRAM 회로를 도시한다.
도 1d 내지 도 1g는 종래의 DRAM 셀에 대한 액세스-읽기 동작에 관한 프리차지, 액세스, 감지 및 복원 단계를 포함하는 감지 증폭기의 동작에 관한 4가지 상이한 단계를 도시한다.
도 1h는 도 1d 내지 도 1g에 도시된 선택된 제어 신호 및 비트라인에 대한 전압 파형을 도시한다.
도 2는 본 발명의 일 실시예에 따른 DRAM 셀의 액세스(READ 또는 WRITE) 동작 동안 관련된 신호 파형을 도시한다.
도 3a는 VCCSA보다 높은 제1 유지 전압 소스에 선택적으로 연결된 감지 증폭기에 대한 개략적인 회로를 도시한다.
도 3b는 VSS보다 낮은 제2 유지 전압 소스에 선택적으로 연결된 감지 증폭기에 대한 개략적인 회로를 도시한다.
도 4는 본 발명의 다른 실시예에 따른 DRAM 셀의 관련된 신호 파형을 도시한다.
도 5는 프리차지 동작에 관한 본 발명의 일 실시예의 기능 블록도를 도시한다.
도 6은 본 발명에 따른 프리차지 동작을 위한 감지 증폭기의 동작을 도시한 것이다.
도 7은 본 발명의 다른 실시예에 따른 DRAM 셀의 동작 동안 관련된 신호 파형을 도시한다.
도 8a는 본 발명의 다른 실시예에 따른 DRAM 셀의 동작 동안 관련된 신호 파형을 도시한다.
도 8b는 본 발명의 다른 실시예에 따른 DRAM 셀의 동작 동안 관련된 신호 파형을 도시한다.
도 8c는 본 발명의 다른 실시예에 따른 DRAM 셀의 동작 동안 관련된 신호 파형을 도시한다.
도 9는 본 발명의 일 실시예에 따른 DRAM 셀의 동작 동안 비트 라인의 신호와 킥 기간 사이의 관계를 도시한다.
도 10a는 본 발명의 다른 실시예에 따른 DRAM 셀의 동작 동안 관련된 신호 파형을 도시한다.
도 10b는 본 발명의 다른 실시예에 따른 DRAM 셀의 동작 동안 관련된 신호 파형을 도시한다.
도 11a는 본 발명의 다른 실시예에 따른 DRAM 셀의 리프레시 동작 동안 관련된 신호 파형을 도시한다.
도 11b는 초기 복원 킥이 타이밍 3에서 시작하는, 본 발명의 다른 실시예에 따른 DRAM 셀의 리프레시 동작 동안 관련된 신호 파형을 도시한다.
도 11c는 초기 복원 킥이 타이밍 2에서 시작하는, 본 발명의 다른 실시예에 따른 DRAM 셀의 리프레시 동작 동안 관련된 신호 파형을 도시한다.
도 12a는 복원 단계 동안 BL의 전압이 VCCSAh까지 킥 업(kick up)될 때의 관련된 신호 파형을 도시한다.
도 12b는 BL의 전압이 복원 단계 동안 VCCSAh까지 킥 업되는, 2개의 워드라인 활성화 사이의 다른 관련된 신호 파형을 도시한다.
도 13은 BL의 전압이 복원 단계 동안 VCCSAh까지 킥 업되고 클린업 회로가 등화 동안 활성화되는, 2개의 워드라인 활성화 사이의 다른 관련된 신호 파형을 도시한다.
도 14a는 감지 회로 및 전압 등화 회로를 갖는 종래의 DRAM 회로를 도시한다.
도 14b는 클린업 회로가 감지 회로에 연결된, 본 발명에 따른 DRAM 회로를 도시한다.
도 14c는 클린업 회로가 전압 등화 회로에 연결된, 본 발명에 따른 DRAM 회로를 도시한다.
도 15a는 클린업 회로가 접지 및 감지 회로의 SAP 포인트에 연결된 스위치 회로를 포함하는, 본 발명에 따른 DRAM 회로를 도시한다.
도 15b는 클린업 회로가 접지 및 전압 등화 회로의 VBL 포인트에 연결된 스위치 회로를 포함하는, 본 발명에 따른 DRAM 회로를 도시한다.
도 15c는 비교 회로가 클린업 회로에 연결된, 본 발명에 따른 DRAM 회로를 도시한다.
개시된 장치 및 방법의 이후에 설명되는 실시예의 상세한 설명은 도면을 참조하여 제한이 아니라 예시의 방식으로 여기에 제시된다. 특정 실시예가 상세하게 도시되고 설명되지만, 첨부된 청구범위의 범위를 벗어나지 않고 다양한 변경 및 수정이 이루어질 수 있음을 이해해야 한다. 본 발명의 범위는 구성하는 구성요소의 수, 그 재료, 형상, 상대적인 배열 등에 의해 결코 제한되지 않으며, 단순히 본 발명의 실시예의 예로서 개시된다.
본 발명은 액세스 트랜지스터의 턴 오프 전에 유지 전압 소스가 DRAM 셀의 스토리지 커패시터에 전기적으로 연결되고, 유지 전압 소스의 전압 레벨이 일반 신호 ONE의 전압 레벨보다 높거나; 유지 전압 소스의 전압 레벨이 일반 신호 ZERO의 전압 레벨보다 낮은, 지속 가능한 스토리지 아키텍처를 갖는 DRAM을 개시하는 것이다. (자동 프리차지 동작, RESTORE 단계, 리프레시 단계, 및 프리차지 단계와 같은) DRAM 동작은 선택된 DRAM 셀이 선택된 DRAM 셀의 액세스 트랜지스터를 턴 온하게 할 것이다. 따라서, 액세스 트랜지스터의 턴 온 단계 동안 상술한 유지 전압 소스를 DRAM 셀의 스토리지 커패시터에 연결함으로써, 액세스 트랜지스터를 통한 누설 전류가 있더라도, 스토리지 커패시터는 액세스 트랜지스터의 턴 오프 단계 이후 종래의 DRAM 구조에 비해 더 긴 기간 동안 유지할 수 있다.
예 1:
도 2는 본 발명의 일 실시예에 따른 DRAM 셀의 액세스(READ 또는 WRITE) 동작 동안 관련된 신호 파형을 도시한다. DRAM의 대기 모드에서 시작하여, 워드 라인 WL은 액세스 트랜지스터(11)를 완전히 턴 오프하기 위해 -0.3V에서 바이어스된다. 이 실시예에서, VCCSA는 1.2V로 설정되고 VSS는 0V로 설정된다. 이 예에서 신호 ONE의 레벨은 1.2V이고 신호 ZERO의 레벨은 0V (GND)이다. 비트 라인(BL 및 BLB)은 VCCSA=1.2V의 신호 ONE 레벨과 VSS=0V의 신호 ZERO 레벨 사이의 0.6V의 전압 레벨에서 등화된다.
T0에서, 워드 라인 전압은 1.2V의 VCCSSA와 0.8V의 액세스 트랜지스터의 임계 전압보다 훨씬 높은 -0.3 V에서 2.7 V로 상승하여 턴 온된 액세스 트랜지스터(11)가 신호 ONE 또는 ZERO를 비트 라인으로 전달하도록 충분한 구동(driving)을 제공한다. 도 1e에서 언급된 액세스 단계 동안 신호가 특정 크기로 발달할 때까지, 감지 증폭기(20)는 비트 라인(BL) 및 비트 라인 바(BLB)에 걸쳐 신호를 증폭하기 위해 활성화된다. 도 1f에서 언급된 감지 단계 동안 T1 이후, READ 동작(비트 라인 상의 셀 신호에 의해 전달된 신호를 증폭함으로써) 또는 WRITE 동작(DRAM 셀에 올바른 신호를 저장하는 위해 감지 증폭기(20)를 트위스트하도록 이 신호 ONE 및 ZERO가 외부로부터 기록됨)이 수행될 수 있다. 물론, READ나 WRITE 외에, 다른 DRAM 동작이 T1 이후 수행될 수 있다. 즉, T1에서 T2 사이의 기간 동안 DRAM 셀에 액세스할 수 있다.
RESTORE 단계 동안 T2 이후, 액세스 트랜지스터(11)의 유전체는 복원의 상당히 짧은 시간 동안 워드 라인(WL)으로부터 VPP에 의해 여전히 로드된다. 제1 유지 전압 소스는 이 RESTORE 단계 동안 DRAM 셀의 커패시터에 의도적으로 연결된다. 제1 유지 전압 소스의 전압 레벨은 1.2V의 VCCSA (또는 신호 ONE의 전압 레벨)보다 높다. 제1 유지 전압 소스에 선택적으로 연결된 감지 증폭기(20)의 개략적인 회로를 도시하는 도 3a에 도시된 바와 같이, 이는 제1 유지 전압 소스(VCCSA+M1)를 감지 증폭기(20)에 연결함으로써(예를 들어, 스위치(13)를 턴 온함으로써) 수행될 수 있다. 도 3a에 도시된 바와 같이, 이 RESTORE 단계 동안, 원래의 VCCSA 전압 소스는 (예를 들어, 스위치(14)를 턴 오프함으로써) 감지 증폭기로부터 연결이 끊기고 제1 유지 전압 소스(VCCSA+M1)가 감지 증폭기(20)에 연결될 것이다. M1은 제1 유지 전압 소스(VCCSA+M1)가 VCCSA보다 높도록 양수일 수 있다. 일 예에서, M1은 0.6V와 같이, 1/3 VCCSA 내지 2/3 VCCSA의 범위에 있을 수 있다. 예를 들어, 신호 ONE이 원래 스토리지 커패시터에 있을 때, 이 RESTORE 단계 동안, 제1 유지 전압 소스로부터의 1.2V+0.6V의 전압 레벨이 감지 증폭기(20)를 통해 스토리지 커패시터(12)에 공급된다. 즉, 도 2의 T3(즉, 워드 라인 WL이 2.7V의 VPP로부터 -0.3V의 대기 모드에서의 워드 라인의 전압으로 풀 다운됨)에서 액세스 트랜지스터(11)의 턴 오프 전, 스토리지 커패시터(12)에 일반 신호 ONE (VCCSA)의 전압 레벨보다 높은 제1 유지 전압 소스의 전압 레벨이 공급된다. 따라서, 액세스 트랜지스터(11)의 턴 오프 후, 스토리지 커패시터(12)는 액세스 트랜지스터(11)를 통한 누설 전류가 있더라도 종래의 DRAM 구조에 비해 더 긴 기간 동안 유지할 수 있다. 일 실시예에서, 액세스 트랜지스터(11)의 턴 오프 후 또는 RESTORE 단계 후, 제1 유지 전압 소스(VCCSA+M1)은 감지 증폭기(20)로부터 연결이 끊길 수 있다. 추가적으로, 도 2에 도시된 바와 같이, 비트 라인(BL)의 전압 레벨이 Vbl로 리셋될 수 있도록, 비트 라인(BL)이 Vbl의 전압 레벨을 갖는 비트 라인 전압 소스에 연결될 수 있다.
다른 실시예에서, RESTORE 단계 동안 T2 이후, 제2 유지 전압 소스는 RESTORE 단계 동안 DRAM 셀의 커패시터에 의도적으로 연결된다. 제2 유지 전압 소스의 전압 레벨은 전압 소스 VSS(0V 또는 신호 ZERO의 전압 레벨)보다 낮다. 도 3b에 도시된 바와 같이, 이는 제2 유지 전압 소스(VSS-M2)를 감지 증폭기에 연결함으로써(예를 들어, 스위치(23)를 턴 온함으로써) 수행될 수 있다. 도 3b는 VSS보다 낮은 제2 유지 전압 소스(VSS-M2)에 선택적으로 연결된 감지 증폭기의 개략적인 회로를 도시하며, 여기서 M2는 양수일 수 있다. 일 예에서, M2는 0.6V와 같이, 0.4V 내지 0.8V의 범위에 있을 수 있다. 물론, 제2 유지 전압 소스가 RESTORE 단계 동안 감지 증폭기(20)에 연결될 때, 전압 소스(VSS)는 (예를 들어, 스위치(24)를 턴 오프함으로써) 감지 증폭기(20)로부터 연결이 끊긴다. 신호 ZERO가 원래 스토리지 커패시터(12)에 있을 때, 이 RESTORE 단계 동안, -0.6V의 전압 레벨이 스토리지 커패시터에 공급된다. 즉, 도 2의 T3(즉, 워드 라인 WL이 VPP로부터 대기 모드에서의 워드 라인의 전압으로 풀 다운됨)에서 액세스 트랜지스터(11)의 턴 오프 전, 스토리지 커패시터(12)에 일반 신호 ZERO (VSS)의 전압 레벨보다 낮은 제2 유지 전압 소스의 전압 레벨이 공급된다. 일 실시예에서, 액세스 트랜지스터(11)의 턴 오프 후 또는 RESTORE 단계 후, 제2 유지 전압 소스(VSS-M2)는 감지 증폭기(20)로부터 연결이 끊길 수 있다.
물론, 다른 실시예에서, 제1 유지 전압 소스 및 제2 유지 전압 소스 모두는 RESTORE 단계 동안 DRAM 셀의 커패시터에 의도적으로 연결될 수 있다. 따라서, 워드 라인 WL이 VPP로부터 대기 모드에서의 워드 라인의 전압으로 풀 다운되기 전, 신호 ONE이 원래 스토리지 커패시터에 있을 때, 1.2V+0.6V의 전압 레벨이 스토리지 커패시터에 저장되거나; 신호 ZERO가 원래 스토리지 커패시터에 있을 때, -0.6V의 전압 레벨이 스토리지 커패시터에 저장된다.
예 2:
누설 전류를 감소시켜 액세스 트랜지스터를 통해 누설되지 않고 저장된 전하를 유지하기 위해, 일반적으로 액세스 트랜지스터가 매우 높은 임계 전압을 갖도록 설계된다. VCCSA가 0.6 V로 감소되면, 7nm 또는 5 nm 프로세스 트라이 게이트(tri-gate) 또는 FinFET 트랜지스터가 DRAM 설계의 주변 회로를 위해 채택되며, 이러한 트랜지스터의 임계 전압은 0.3V 로 감소되는 것과 같이, 그에 따라 스케일링될 수 있다. 이 실시예에서, 액세스 트랜지스터의 임계 전압은 의도적으로 0.5 내지 0.6 V까지 상승될 수 있다. 따라서, 스토리지 커패시터로부터의 누설 전류는 적어도 3 내지 4 디케이드(decade)만큼 급격히 감소될 수 있다 (= 0.6 - 0.3 ~ 0.3 V, S- 인자가 68 mV /디케이드면, 누설은 주변 트라이 게이트 디바이스의 누설보다 4 디케이드 감소될 있다; 임계 전압이 0.5V로 상승하면, 누설 전류는 2 내지 3 디케이드이어야 함). 임계 전압을 VCCSA에 가깝게 또는 적어도 0.6V의 80% 이상 높이는 것이 제안된다. 실시예에서, (핀펫 또는 트라이 게이트 트랜지스터와 같은) 액세스 트랜지스터의 게이트-유전체 두께는 그 두께를 증가시키지 않고 여전히 주변 트랜지스터의 두께로 유지되고, 그 다음 트라이 게이트 구조를 사용하는 것의 고성능 장점이 유지할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 DRAM 셀의 관련된 신호 파형을 도시한다. 이 예에서 신호 ONE의 레벨은 0.6V이고 신호 ZERO의 레벨은 0 V (GND)이다. RESTORE 단계 동안 T2 이후, 제1 유지 전압 소스는 RESTORE 단계 동안 DRAM 셀의 커패시터에 의도적으로 연결된다. 제1 유지 전압 소스의 전압 레벨은 0.6V의 VCCSA (또는 신호 ONE의 전압 레벨)보다 높다. 이는 제1 유지 전압 소스(VCCSA+K)를 감지 증폭기에 연결함으로써 수행될 수 있고, 여기서 K는 양수일 수 있다. 일 예에서, K는 0.3V 또는 0.4V와 같이, 1/3 VCCSA 내지 2/3 VCCSA의 범위에 있을 수 있다. 따라서, 0.6V의 신호 ONE이 원래 스토리지 커패시터에 있을 때, 이 RESTORE 단계 동안, 0.6V+0.4V의 전압 레벨이 스토리지 커패시터에 공급된다. 즉, 도 4의 T3(즉, 워드 라인 WL이 대기 모드에서 VPP로부터 워드 라인의 전압으로 풀 다운됨)에서 액세스 트랜지스터의 턴 오프 전, 스토리지 커패시터에 일반 신호 ONE (0.6V의 VCCSA)의 전압 레벨보다 높은 제1 유지 전압 소스의 전압 레벨이 공급된다. 따라서, 워드 라인 WL이 VPP로 풀 업된 후 워드 라인이 대기 또는 비활성 모드로 풀 다운되기 전, 신호 ONE이 원래 스토리지 커패시터에 있을 때 1V의 전압 레벨이 스토리지 커패시터에 저장된다. 일 실시예에서, 도 4에 도시된 바와 같이, 비트 라인(BL)의 전압 레벨 및 비트 라인 바(BLB)의 전압 레벨이 Vbl로 리셋될 수 있도록, RESTORE 단계 후, 비트 라인(BL) 및 비트 라인 바(BLB)는 Vbl의 전압 레벨을 갖는 비트 라인 전압 소스에 연결될 수 있다.
물론, 앞서 언급한 바와 같이, 워드 라인 WL이 대기 모드에서 VPP로부터 워드 라인의 전압으로 풀 다운되기 전, 신호 ZERO가 원래 스토리지 커패시터에 있을 때, 제2 유지 전압 소스의 전압 레벨이 스토리지 커패시터에 저장되고, 여기서 제2 유지 전압 소스의 전압 레벨은 -0.4V와 같이, ZERO 신호보다 낮다.
예 3:
도 5는 프리차지 동작을 위한 회로 및 기능 블록도에 관한 다른 실시예를 도시한다. 이 실시예에서, VCCSA는 0.6V로 설정되고 VSS는 0V로 설정된다. 프리차지 동작에서, 메모리 섹션 5("Sec 5")의 선택된 워드 라인에 연결된 모든 DRAM 셀은 프리차지될 것이고, ("Sec4", "Sec6" 등과 같은) 다른 메모리 섹션의 선택되지 않은 워드 라인에 연결된 DRAM 셀은 유휴 상태에 있을 것이다.
선택된 워드 라인(들)에 연결된 DRAM 셀에 연결된 감지 증폭기(41, 42)는 프리차지 키커(30)에 의해 제3 유지 전압 소스 VHSA (0.6V+K)로 킥(kick)되어, 더 강한 드레인 대 소스 전기장이 셀에 복원된 신호를 가속화할 수 있다. 제3 유지 전압 소스 VHSA은 VCCSA (0.6V)보다 약 수백 mV, 예를 들어 0.3V 또는 0.4V 높다. 더욱이, 선택된 워드 라인(들)이 OFF 되기 전(즉, 선택된 워드 라인(들)에 연결된 DRAM 셀의 액세스 트랜지스터가 OFF), 원래의 신호 ONE의 전압 레벨보다 높은 0.6V+0.4V의 전압 레벨이 스토리지 커패시터에 저장될 수 있다. 반면에, 선택되지 않은 워드 라인(들)에 연결된 DRAM 셀에 연결된 감지 증폭기는 킥 업되지 않고 여전히 VCCSA에 연결된다.
도 6은 프리차지 단계에 대한 감지 증폭기의 동작을 설명하고, 도 6에 사용된 기호에 대한 의미는 다음과 같다:
VCCSA: 비트 라인 감지 증폭기 전압
VHSA : 제3 유지 전압 소스
LSLP : 선택된 비트 라인 감지 증폭기 고전압
LSLN: 선택된 비트 라인 감지 증폭기 저전압
Vpl : 플레이트 전압
SN: 스토리지 노드
WL : 워드 라인
BL: 비트 라인
Vsg1,2 : P1,P2의 소스 대 게이트 전압
Vgs3,4 : N3,N4의 게이트 대 소스 전압
Vsg5,6 : P5,P6의 소스 대 게이트 전압
Vgs7,8 : N7,N8의 게이트 대 소스 전압
도 6을 참조하면, 워드 라인 WL100은 SN1 및 SN9와 같은, 다수의 스토리지 노드에 연결된다. 워드 라인 WL100에 연결된 스토리지 노드 SN1에 신호 ONE (0.6V)이 저장되면, 프리차지 명령이 내려지고 워드 라인 WL100이 선택된 후(즉, 워드 라인이 ON), 감지 증폭기의 LSLP가 VHSA (1.0V)에 연결되므로, LSLP는 0.6V에서 1.0V로 킥되고, LSLN은 0V로 유지된다. 따라서, 감지 증폭기의 트랜지스터 P1은 OFF이고 Vsg1=0V이다. 또한, 감지 증폭기의 트랜지스터 P2가 ON이고 Vsg2가 0.6V에서 1.0V로 킥되고, 1.0V가 비트 라인 BL1을 통해 스토리지 노드 SN1로 완전히 충전된다. 한편, 감지 증폭기의 트랜지스터 N3은 ON이고 Vgs3도 0.6V에서 1.0V로 킥된다. 또한, 감지 증폭기의 트랜지스터 N4는 OFF이고 Vgs4는 0V이다.
워드 라인 WL100에 연결된 스토리지 노드 SN9에 신호 ZERO (0V)가 저장되면, 프리차지 명령이 내려지고 워드 라인 WL100이 선택된 후, 감지 증폭기가 VHSA (1.0V)에 연결되므로, LSLP는 0.6V에서 1.0V로 킥되고, LSLN은 0V로 유지된다. 따라서, 감지 증폭기의 트랜지스터 P5는 ON이고 Vsg5는 0.6V에서 1.0V로 킥된다. 또한, 감지 증폭기의 트랜지스터 P6은 OFF이고 Vsg2는 0V이다. 한편, 감지 증폭기의 트랜지스터 N7은 OFF이고 Vgs7은 0V이다. 또한, 감지 증폭기의 트랜지스터 N8은 ON이고 Vgs8은 0.6V에서 1.0V로 킥되고, 0V는 비트 라인 BL9를 통해 스토리지 노드 SN9로 강력하게 복원된다. 물론, 앞서 언급한 바와 같이, 신호 ZERO가 원래 스토리지 커패시터에 있을 때, LSLN은 프리차지 단계 동안 다른 유지 전압 소스 VLSN (0V-K)에 연결될 수 있다. VLSN은 신호 ZERO의 전압 레벨보다 낮으며, 이 경우, VLSN은 -0.4V가 될 수 있다. 그런 다음 프리차지 단계 동안 -0.4V가 비트 라인 BL9를 통해 스토리지 노드 SN9로 강력하게 복원된다.
다른 실시예에서, DRAM 스토리지 셀에 연결된 워드 라인이 OFF되기 전에 제1 유지 전압 소스가 감지 증폭기(또는 DRAM 스토리지 셀)에 연결되어 있는 한, 신호 ONE의 전압 레벨보다 높은 제1 유지 전압 소스를 감지 증폭기(또는 DRAM 스토리지 셀)에 연결하는 것이 리프레시 동작 또는 (자동 프리차지 동작을 통한 READ/WRITE와 같은) 다른 동작에 적용될 수 있다. 또한 DRAM 스토리지 셀에 연결된 워드 라인이 OFF되기 전에 제2 유지 전압 소스가 감지 증폭기(또는 DRAM 스토리지 셀)에 연결되어 있는 한, 신호 ZERO의 전압 레벨보다 낮은 제2 유지 전압 소스를 감지 증폭기(또는 DRAM 스토리지 셀)에 연결하는 것이 리프레시 동작 또는 다른 동작에 적용될 수 있다.
예 4:
도 7은 본 발명의 다른 실시예에 따른 DRAM 셀의 동작 동안 관련된 신호 파형을 도시한다. 처음에, 워드 라인 WL은 DRAM 셀의 액세스 트랜지스터를 완전히 턴 오프 하기 위해 바이어스된다. 이 실시예에서, VCCSA는 1.1V로 설정되고 VSS는 0V로 설정된다. 이 예에서 신호 ONE의 레벨은 1.1V이고 신호 ZERO의 레벨은 0V (GND)이다. 비트 라인(BL) 및 비트 라인 바(BLB)는 VCCSA=1.1V에서의 신호 ONE 레벨과 VSS=0V에서의 신호 ZERO 레벨 사이에서 등화된다. T0 이후, DRRAM 셀의 액세스 트랜지스터를 턴 온하기 위해 워드 라인 전압이 상승한다. T1과 T2 사이의 기간 동안, 수행될 활성 명령이 있으며 활성 명령 동안 해당 제1 유지 전압 소스(VCCSA+M1)가 (도 3a에 도시된 바와 같이 스위치(14)를 턴 오프하고 스위치(13)를 턴 온함으로써) 감지 증폭기에 연결될 수 있다. 따라서, 비트 라인의 신호는 활성 명령 동안 적어도 VCCSA+M1로 펌핑(또는 킥)된다. 활성 명령의 수행 후, 일반 전압 소스 VCCSA가 (도 3a에 도시된 바와 같이, 스위치(13)를 턴 오프하고 스위치(14)를 턴 온함으로써) 감지 증폭기에 연결되고 비트 라인의 신호는 VCCSA로 돌아갈 것이다. 비트 라인에 대한 이러한 킥은 신호 감지를 촉진한다.
유사하게, RESTORE (또는 프리차지) 단계 동안 T2 이후, 제1 유지 전압 소스 VCCSA+M1 (또는 VCCSA보다 높은 다른 유지 전압)은 이 RESTORE 단계 동안 DRAM 셀의 커패시터에 의도적으로 연결된다. 즉, 이 RESTORE(또는 프리차지) 단계 동안, 원래의 VCCSA 전압 소스는 (예를 들어, 도 3a에 도시된 바와 같이 스위치(14)를 턴 오프함으로써) 감지 증폭기로부터 연결이 끊기고, 제1 유지 전압 소스 VCCSA+M1은 (예를 들어, 도 3a에 도시된 바와 같이 스위치(13)를 턴 온함으로써) 감지 증폭기(20)에 연결된다. 비트 라인의 신호는 최소한 VCCSA+M1로 펌핑(또는 킥)된다. 따라서, 워드 라인 WL이 풀 다운되어 DRAM 셀의 액세스 트랜지스터를 완전히 턴 오프하기 전, DRAM 셀의 스토리지 커패시터에 일반 신호 ONE (VCCSA)의 전압 레벨보다 높은 제1 유지 전압 소스의 전압 레벨이 공급되고, DRAM 셀의 스토리지 커패시터는 액세스 트랜지스터를 통한 누설 전류가 있더라도 종래의 DRAM 구조에 비해 더 긴 기간 동안 유지할 수 있다.
예 5:
도 8a는 본 발명의 다른 실시예에 따른 DRAM 셀의 동작 동안 관련된 신호 파형을 도시한다. 예 4와 유사하게, T1과 T2 사이의 기간 동안, 수행될 활성 명령이 있고 해당 제1 유지 전압 소스(VCCSA+M1)가 활성 동작 동안 감지 증폭기에 연결될 수 있다. 따라서, 비트 라인의 신호는 활성 명령 동안 적어도 VCCSA+M1로 펌핑(또는 킥)될 것이다. 활성 명령의 수행 후, 일반 전압 소스 VCCSA가 감지 증폭기에 연결되고 비트 라인의 신호는 VCCSA로 돌아갈 것이다.
활성 명령 후, 하나(또는 그 이상)의 읽기 명령이 T2 전에 수행될 수 있고, 제1 유지 전압 소스(VCCSA+M1)는 비트 라인의 신호가 읽기 명령 동안 적어도 VCCSA+M1로 펌핑(또는 킥)될 수 있도록 읽기 명령 동안 감지 증폭기에 다시 연결될 수 있다. 읽기 명령의 수행 후, 일반 전압 소스 VCCSA는 (도 3a에 도시된 바와 같이, 스위치 (13)를 턴 오프하고 스위치 (14)를 턴 온함으로써) 감지 증폭기에 다시 연결되고 비트 라인의 신호는 VCCSA로 돌아갈 것이다. 읽기 명령 중 비트 라인에 대한 이러한 킥은 신호 발달 시간을 향상시킨다. 예를 들어, VCCSA가 1.1V이고 M1이 0.2V인 경우, 읽기 명령 중 킥이 있는 신호 발달 시간은 킥이 없는 경우보다 20% 내지 30% 정도 빠르다.
유사하게, RESTORE 단계 동안 T2 이후, 원래의 VCCSA 전압 소스가 감지 증폭기로부터 연결이 끊기고, 제1 유지 전압 소스 VCCSA+M1이 감지 증폭기(20)에 연결될 것이며, 비트 라인의 신호가 적어도 VCCSA+M1로 펌핑(또는 킥)될 것이다. 따라서, DRAM 셀의 스토리지 커패시터에 일반 신호 ONE (VCCSA)의 전압 레벨보다 높은 제1 유지 전압 소스의 전압 레벨이 공급된다. 그러나, 다른 실시예에서, 도 8b에 도시된 바와 같이, RESTORE 단계 동안 T2 이후, (VCCSA+M1이 아닌) 원래의 VCCSA 전압 소스는 여전히 감지 증폭기에 연결된다.
더욱이, 다른 실시예에서, 비트 라인의 신호는 활성 명령 동안 VCCSA+M1로 킥되지 않지만, 비트 라인의 신호는 읽기 명령 동안 VCCSA+M1로 킥된다. 도 8c에 도시된 바와 같이, RESTORE 단계 동안 T2 이후, 제1 유지 전압 소스 VCCSA+M1은 비트 라인의 신호가 적어도 VCCSA+M1에 펌핑(또는 킥)되도록 감지 증폭기에 연결될 수 있다.
도 8d는 본 발명의 다른 실시예에 따른 DRAM 셀의 동작 동안 관련된 신호 파형을 도시한다. 도 8a과 유사하게, T1과 T2 사이의 기간 동안, 활성 명령 및 수행될 활성 명령에 뒤따르는 적어도 읽기 명령이 있고, 해당 제1 유지 전압 소스(VCCSA+M1)는 활성 동작 동안 및 읽기 명령 동안 (도 3a에 도시된 바와 같이 스위치(13)를 턴 온함으로써) 감지 증폭기에 연결될 수 있다. 또한, 해당 제2 유지 전압 소스(VSS-M2)는 활성 동작 동안 및 읽기 명령 동안 (도 3b에 도시된 바와 같이 스위치(23)를 턴 온함으로써) 감지 증폭기에 연결될 수 있다. 따라서, 활성 명령 및 읽기 명령 동안 비트 라인(BL)의 신호는 적어도 VCCSA+M1로 펌핑(또는 킥)되고 비트 라인 바(BLB)의 신호는 적어도 VSS-M2로 펌핑(또는 킥)된다. 활성 명령 및 읽기 명령의 수행 후, 일반 전압 소스 VCCSA가 (도 3a에 도시된 바와 같이, 스위치(13)를 턴 오프하고 스위치(14)를 턴 온함으로써) 감지 증폭기에 연결되고, 일반 전압 소스 VSS도 (도 3b에 도시된 바와 같이, 스위치(23)를 턴 오프하고 스위치(24)를 턴 온함으로써) 감지 증폭기에 연결되면, 비트 라인의 신호는 VCCSA로 돌아가고 비트 라인 바의 신호는 VSS로 돌아간다.
유사하게, RESTORE 단계 동안 T2 이후, 원래의 VCCSA 및 VSS 전압 소스는 (예를 들어, 도 3a 및 도 3b에서 각각 스위치(14) 및 스위치(24)를 턴 오프함으로써) 감지 증폭기로부터 연결이 끊기고, 제1 유지 전압 소스 VCCSA+M1은 (도 3a의 스위치(13)를 턴 온함으로써) 감지 증폭기(20)에 연결되고, 제2 유지 전압 소스 VSS-M2는 (도 3b의 스위치(23)를 턴 온함으로써) 감지 증폭기(20)에 연결될 것이며, 비트 라인의 신호는 적어도 VCCSA+M1로 펌핑(또는 킥)되고 비트 라인 바의 신호는 적어도 VSS-M2로 펌핑(또는 킥)될 것이다.
도 9는 DRAM 셀의 동작 동안 비트 라인의 신호와 킥 기간 사이의 관계를 도시한다. RESTORE 단계(또는 프리차지) K4에 해당하는 비트 라인의 신호에 대한 킥 기간은 활성 명령 K1에 해당하는 기간보다 길거나, 읽기 명령 K2 또는 K3에 해당하는 기간보다 길 수 있다. 또한, 활성 명령 K1에 대응하는 비트라인의 신호에 대한 킥 기간은 읽기 명령 K2 또는 K3에 대응하는 기간과 동일할 것이다. 물론, K1 내지 K3 기간 동안, 비트 라인의 신호를 전압 레벨 VCCSA+M1 또는 (VCCSA+ΔN와 같은, 여기서 ΔN<M1) 다른 전압 레벨까지 올리는 것은 부스트랩 회로에 의해 수행될 수 있고, 부스트랩 회로의 커패시터 전하는 비트 라인에 연결된다. 전압 소스 또는 부스트랩 회로에 관계없이, 충전 소스로 간주될 수 있으므로 비트 라인의 신호는 충전 소스에 의해 전압 레벨 VCCSA+M1 또는 VCCSA+ΔN으로 킥되거나 펌핑될 수 있다. 비트 라인의 신호도 VSS-M2 (또는 VSS-ΔN, 여기서 ΔN<M2)로 킥된다.
예 7:
다른 실시예에서, 도 10a에 도시된 바와 같이, T0 이후, DRAM 셀의 액세스 트랜지스터를 턴 온하기 위해 워드 라인 전압이 상승한다. 그런 다음 DRAM에 대한 일반 READ 또는 WRITE 액세스에서, 수행될 활성 명령이 있다. JEDEC에서 정의한 tRCD를 줄이기 위해 활성 명령을 수행하는 동안 (VCCSA+ΔN 같이) VCCSA보다 약간 더 높은 해당 전압은 (도 3a에 도시된 바와 같이 스위치(14)를 턴 오프하고 스위치(13)를 턴 온함으로써) 감지 증폭기에 연결될 수 있다. 이러한 전압 레벨 또는 전압 소스는 T1과 T2 사이의 기간(즉, 액세스 동작 기간) 동안 비트 라인에 연결된다. 따라서 해당 전압 소스(VCCSA+ΔN)는 활성 명령에 따라 감지 증폭기에 연결될 수 있다. 따라서 비트 라인의 신호는 활성 명령을 수행하는 동안 적어도 VCCSA+ΔN으로 펌핑(또는 킥)된다. 비트 라인 신호의 이러한 펌프 또는 킥은 활성 킥으로 명명될 수 있다. 비트 라인에 대한 이러한 활성 킥은 신호 감지를 촉진한다. 다시 말하지만, 비트 라인을 전압 레벨 VCCSA+ΔN까지 올리는 것은 부스트랩 회로의 커패시터 전하가 비트 라인에 연결되는 부스트랩 회로에 의해 수행될 수 있다. 전압 소스 또는 부스트랩 회로에 관계없이 충전 소스로 간주될 수 있으므로 비트 라인은 충전 소스에 의해 전압 레벨 VCCSA+ΔN으로 킥되거나 펌핑될 수 있다.
활성 명령 또는 활성 킥을 수행한 후 일반 전압 소스 VCCSA가 감지 증폭기에 연결되고 비트 라인의 신호는 다음 READ 또는 WRITE 동작 동안 VCCSA로 돌아간다. 유사하게, RESTORE 단계 동안 T2 후에, 제1 유지 전압 소스 VCCSA+M1 (또는 VCCSA보다 더 높은 다른 유지 전압)은 이 RESTORE 단계 동안 DRAM 셀의 커패시터에 다시 연결된다. 즉, 이 RESTORE 단계 동안 원래 VCCSA 전압 소스는 (예를 들어, 도 3a에 도시된 바와 같이 스위치(14)를 턴 오프함으로써) 감지 증폭기로부터 연결이 끊기고, 제1 유지 전압 소스 VCCSA+M1은 (예를 들어, 도 3a에 도시된 바와 같이 스위치(13)를 턴 온함으로써) 감지 증폭기(20)에 연결될 것이다. 비트 라인의 신호는 적어도 VCCSA+M1로 펌핑(또는 킥)된다. 비트 라인 신호의 이러한 펌프 또는 킥은 복원 킥으로 명명될 수 있다. 따라서, 워드 라인 WL이 풀 다운되어 DRAM 셀의 액세스 트랜지스터를 완전히 턴 오프하기 전에 DRAM 셀의 스토리지 커패시터에 일반 신호 ONE (VCCSA)의 전압 레벨보다 높은 제1 유지 전압 소스의 전압 레벨이 공급되고, 액세스 트랜지스터를 통한 누설 전류가 발생하더라도 DRAM 셀의 스토리지 커패시터는 종래의 DRAM 구조에 비해 더 긴 기간 동안 유지할 수 있다.
일 실시예에서, 활성 킥에 사용되는 해당 전압(VCCSA+ΔN)은 복원 킥에 사용되는 제1 유지 전압(VCCS+ M1)보다 낮다. 해당 전압(VCCSA+ΔN) 및 제1 유지 전압(VCCSA+M1)은 2개의 상이한 전압 소스로부터 각각 생성될 수 있다. 또는 비트 라인의 전압을 킥하기 위한 활성 킥에 사용되는 해당 전압(VCCSA+ΔN)은 제1 유지 전압 소스(VCCSA+M1)에서 생성될 수 있지만, 비트 라인이 (VCCSA+M1)이 아닌 해당 전압(VCCSA+ΔN)으로 펌핑되거나 킥되도록 제1 유지 전압 소스(VCCSA+M1)을 비트 라인에 연결하는 기간이 조정된다. 물론, 본 발명에서는 전압(VCCSA+M1), 전압(VCCSA+ΔN), 및 전압(VCCSA)을 DRAM 내부에서 생성 또는 변환하거나 DRAM 칩 외부의 다른 전압 소스로부터 공급 또는 변환할 수 있다.
그러나, 도 10b에 도시된 바와 같이, 복원 킥 동안, 제1 유지 전압 소스 VCCSA+M1은 불완전한 전력 메쉬 및 DRAM 어레이 내부의 비트 라인으로 인한 RC 지연 또는 다른 지연 원인이 있는 경우 비트 라인의 전압 레벨을 빠르게 풀 업하지 않을 수 있다. 즉, 복원 킥은 제1 유지 전압 소스 VCCSA+M1의 전압 레벨이 비트 라인을 통해 DRAM 스토리지 노드 또는 셀에 완전히 저장되지 않도록 할 수 있고, (VCCSA+M1-ΔV)의 전압 레벨만 DRAM 스토리지 노드 또는 셀에 저장된다. 또한, DRAM의 일반 액세스 명령에서는 도 10b에 도시된 바와 같이, 활성 킥과 복원 킥 사이에 READ 또는 WRITE 동작이 수행되어야 하므로, RC 지연 문제를 극복하기 위해 초기 복원 킥을 수행하는 것은 적합하지 않다.
그럼에도 불구하고, 도 11a에 도시된 바와 같이, DRAM에서의 리프레시 명령의 수행을 위해, 리프레시 명령에 READ 또는 WRITE 동작이 포함되지 않는다. 따라서, RC 지연 문제를 극복하기 위해 사전에 복원 킥(이하 "초기 복원 킥", 예를 들어 타이밍 1, 타이밍 2 또는 타이밍 3)을 수행하여, 초기 복원 킥이 도 10b에서만 설명된 이전 "복원 킥"에 기초한 "VCCSA M1-ΔV"의 전압 레벨이 아닌, 제1 유지 전압 소스 VCCSA+M1의 전압 레벨이 비트 라인을 통해 DRAM 스토리지 노드 또는 셀에 완전히 또는 실질적으로 저장되게 하는 것이 바람직하다. 따라서 스토리지 커패시터는 더 긴 유지 시간을 유지할 수 있다.
VCCSA+M1이 너무 높을 때(예를 들어, VCCSA가 1.1V일 때, VCCSA+M1에 대해 1.5V 또는 1.6V의 값은 너무 높을 수 있음) 신뢰성 문제가 있다. 따라서, 최적화된 전압과 초기 킥 타이밍이 필수적이다. 리프레시 동안 내부 타이밍 제어에 의해 초기 복원 킥에 대한 상이한 타이밍이 생성될 수 있다. 도 11b(타이밍 3에서의 초기 복원 킥)는 활성 킥과 초기 복원 킥 사이의 기간 Pa가 T1'과 T3 사이의 기간 Pb의 50% 또는 60% 미만임을 도시하고, 여기서 T1'은 비트 라인과 비트 라인 바 사이의 전압 차이가 감지 증폭기가 감지하기에 충분한 시간이고, T3는 워드 라인의 전압 레벨이 풀 다운되기 시작하는 시간이다. 따라서, Pb 기간은 활성 킥을 위한 킥 기간, VCCSA 전압 소스가 비트 라인에 연결되는 다른 기간(또는 제1 기간), 및 VCCSA+M1 전압 소스가 비트 라인에 연결되는 다른 기간(또는 제2 기간)을 포함한다. VCCSA+M1 전압은 기간 Pb의 약 20% 또는 30% 이상으로 비트 라인에 인가될 수 있다(DRAM 셀의 스토리지 커패시터도 마찬가지임). 다른 예에서, 활성 킥은 리프레시 동작 동안 필요하지 않을 수 있다, 즉, 리프레시 동안 비트 라인의 파형은 복원 킥만을 가질 것이다.
도 11c(타이밍 2에서의 초기 복원 킥)는 활성 킥과 초기 복원 킥 사이의 기간 Pa가 T1'과 T3 사이의 기간 Pb의 30% 미만인 것을 도시한다. 따라서, VCCSA+M1 전압은 Pb 기간의 약 50% 또는 60% 이상으로 비트 라인에 인가될 수 있다. 도 11d(타이밍 1에서의 초기 복원 킥)는 기간 Pa가 0인 것, 즉, 초기 복원 킥이 활성 킥을 대체하는 데 사용되며 워드 라인의 전압 레벨이 풀 다운될 때까지 유지되는 것을 도시한다. 따라서, VCCSA+M1 전압은 Pb 기간의 약 90% 이상으로 비트 라인에 인가될 수 있다. 그러나, 감지 증폭기와 DRAM 셀에 더 높은 킥 전압을 지속적으로 인가할 때 신뢰성 문제가 있는 경우, 도 11d(타이밍 1에서의 초기 복원 킥)에서 사용된 킥 전압 VCCSA+M1은 도 11c(타이밍 2에서의 초기 복원 킥)에서 사용된 것보다 작을 수 있다. 예를 들어, VCCSA=1.1V일 때, 도 11d(타이밍 1에서의 초기 복원 킥)에서 사용된 킥 전압 VCCSA+M1은 1.3V일 수 있고, 도 11c(타이밍 2에서의 초기 복원 킥)에서 사용된 킥 전압 VCCSA+M1은 1.31 내지 1.35V일 수 있으며, 도 11b(타이밍 3에서의 초기 복원 킥)에서 사용된 킥 전압 VCCSA+M1은 1.36 내지 1.4V일 수 있다.
예 8:
한편, 도 1b 및 도 1h에 도시된 종래의 DRAM 동작에서는 복원 단계와 워드라인의 전압이 VPP(또는 Vcc+Vt보다 높은 값)에서 (-0.3V와 같은) 더 낮은 전압 값으로 감소되어 DRAM 셀의 액세스 트랜지스터가 비활성화된 후, 프리차지 단계가 시작되고 전압 등화 회로(21)가 활성화되어 비트라인과
Figure 112022020944355-pat00005
모두에 기준 전압 Vref를 배치한다. 이러한 Vref는 1/2*VCCSA (또는 1/2*Vcc)와 동일하거나, 복원 단계 동안 비트라인의 전압과
Figure 112022020944355-pat00006
의 전압 사이의 중간인 비트 라인 등화 전압 VBL과 동일하다. 종래의 DRAM 회로에서, VBL 값도 1/2*VCCSA (또는 1/2*Vcc)와 동일하다.
본 발명에서, 복원 단계 동안 비트라인의 전압은 감지 증폭기 회로를 통해 VCCSA+M1 또는 VCCSA보다 높은 전압(이하 "VCCSAh" 또는 "V2")으로 킥 업된다. 유사하게, 복원 단계와 워드라인의 전압이 감소되어 DRAM 셀의 액세스 트랜지스터가 비활성화된 후, 프리차지 단계가 시작되고 전압 등화 회로가 활성화되어 비트라인(이하 "BL") 및
Figure 112022020944355-pat00007
(이하, 비트라인 바 또는 "BLB") 모두에 기준 전압 Vref를 배치한다. 기준 전압 Vref (또는 목표 비트 라인 등화 전압 VBL)의 목표 값은 1/2*VCCSA 또는 1/2*Vcc로 설정된다. 그러나, 이 상황에서, 복원 단계 동안 비트라인의 전압과
Figure 112022020944355-pat00008
의 전압 사이의 중간인 비트 라인 등화 전압 VBL은 목표 기준 전압 1/2*VCCSA보다 높은 1/2VCCSAh가 된다.
전술한 동작에 대한 타이밍도를 도시하는 도 12a에 도시된 바와 같이, 비트라인에 대한 킥된 전압 VCCSAh (또는 "V2", 셀의 스토리지 노드로의 복원 전압)로 인해, 등화 시작 시, BL 및 BLB는 먼저 1/2*VCCSAh인 V1(즉, 비트라인 등화 시작 시 BL과 BLB 사이의 전하 공유 전압)으로 끌어온 다음, 목표 VBL 전압 (1/2*VCCSA)로 점차 감소할 것이다. V1이 목표 VBL과 동일하지 않기 때문에(예를 들어, V1>1/2*VCCSA), 초과 전압(V1-목표 VBL)은 등화 중에 임시 비트 라인 등화 전압 VBL을 상승시킬 수 있다. 전압 등화 회로가 등화 기간 EQBL의 끝에서 비활성화된 후, BL, BLB의 전압 값 및 임시 비트 라인 등화 전압 VBL은 여전히 잘못된 전압 레벨에 있다. 따라서, VBL 생성기의 LDO(Low Dropout Circuit)가 임시 비트 라인 등화 전압 VBL을 VBL의 목표 값(1/2*VCCSA)으로 다시 수정할 때까지 기다려야 한다. 다음 활성화에 영향을 미칠 정도로 수정 시간이 느리다. 예를 들어, 도 12b에 도시된 바와 같이, 등화 기간 EQBL이 끝난 후 다음 활성 명령이 발생하지만 임시 비트 라인 등화 전압 VBL이 여전히 목표 VBL (또는 목표 기준 전압)보다 높은 경우, 다음 활성 명령에 의해 다음 소신호 발달이 손상된다. 따라서, 다음 활성 명령에 의해 정확한 발달 전압과 정확한 비트 라인 등화 전압 레벨(즉, 목표 VBL=1/2*VCCSA)이 달성될 수 있도록, 등화 기간 동안 초과 전압(V1-목표 VBL)을 클린업할 필요가 있다.
따라서, 도 12a 또는 도 12b에 도시된 바와 같이, 복원 단계 동안 비트라인 전압이 킥 업되고, 워드라인의 전압이 감소하여 DRAM 셀의 액세스 트랜지스터가 비활성화되고, 이후 등화 회로가 활성화된다. 그럼에도 불구하고, 초과 전압(V1-목표 VBL)은 다음 활성 명령에 영향을 미친다. 따라서, 클린업 회로이 제안되고, 등화 동안 BL/BLB의 초과 전압(V1-목표 VBL) 또는 초과 전하가 클린업 회로의 도움을 통해 감소되거나 정리되어, 다음 워드라인 활성화 전에 BL과 BLB 모두 목표 VBL(즉, 1/2*VCCSA)로 설정된다.
도 13에 도시된 바와 같이, 클린업 회로는 클린 펄스에 의해 제어된다. 클린 펄스의 시작 시간은 EQBL ON 타이밍과 유사하거나, EQBL 펄스의 상승에 의해 트리거될 수 있다. 클린 펄스의 폭은 복원 전압(VCCSAh)에 의존하고, 복원 전압이 높을수록 전압(V1-목표 VBL)이 과도하게 높아지므로, 보다 넓은 클린 펄스 폭이 필요하다. 클린 펄스에 의해 제어되는 클린업 회로의 도움으로, BL/BLB의 전압은 워드라인의 다음 활성화 전에 V1에서 목표 VBL(1/2*VCCSA)로 빠르게 변경되므로, 임시 비트 라인 등화 전압 VBL도 마찬가지이다. 따라서, 다음 활성 명령에 의해 정확한 발달된 전압이 정확한 비트 라인 등화 전압 레벨(즉, 목표 VBL=1/2*VCCSA)이 달성될 수 있다.
도 1c와 유사한 도 14a에 도시된 바와 같이, 감지 증폭기 회로(20) 및 전압 등화 회로(21) 모두가 비트라인("BL") 및
Figure 112022020944355-pat00009
("BLB")에 연결되기 때문에, 클린업 회로(141)는 (도 14b에 도시된 바와 같이) 감지 증폭기 회로(20) 또는 (도 14c에 도시된 바와 같이) 전압 등화 회로(21)에 연결될 수 있고, 클린업 회로(141)는 등화 기간 EQBL 동안 초과 전압을 클린업하기 위해 활성화될 수 있다.
예를 들어, 도 15a에서, 클린업 회로(141)는 감지 증폭기 회로(20)의 SAP(또는 LSLP) 포인트 및 접지(또는 다른 미리 결정된 전압 레벨)에 연결된 스위치 회로(142)를 포함한다. BL/BLB는 감지 증폭기 회로(20)의 2개의 P형 트랜지스터("PFets")를 통해 SAP(또는 LSLP) 포인트에 연결되기 때문에, 스위치 회로(142)가 등화 기간 EQBL 동안 클린업 펄스(클린_펄스)에 의해 활성화될 때 전술한 초과 전압(V1-목표 VBL)은 감소되고 해당 초과 전하는 도 15a에 도시된 점선을 통해 접지로 방전될 것이다. 따라서, 클린업 펄스가 끝나면, BL과 BLB의 전압이 목표 VBL로 설정된다.
도 15b에 도시된 다른 예에서, 클린업 회로(141)는 전압 등화 회로(21)의 VBL 포인트 및 접지(또는 다른 미리 결정된 전압 레벨)에 연결된 스위치 회로(142)를 포함한다. BL/BLB는 전압 등화 회로(21)의 2개의 트랜지스터를 통해 VBL 포인트에 연결되기 때문에, 스위치 회로(142)가 등화 기간 EQBL 동안 클린업 펄스(클린_펄스)에 의해 활성화될 때 전술한 초과 전압(V1-목표 VBL)은 감소되고 해당 초과 전하는 도 15b에 도시된 점선을 통해 접지로 방전될 것이다. 따라서, 클린업 펄스가 끝나면, BL과 BLB의 전압이 목표 VBL로 설정된다.
실제로, 클린업 회로(141)는 등화 동안 초과 전압을 클린업할 수 있는 (포인트 SAN 또는 LSLN과 같은) 임의의 위치에 연결될 수 있다. 예를 들어, 클린업 회로가 등화 기간 동안 BL의 전압(또는 BLB의 전압)과 목표 VBL 간의 차이를 완화하도록, 클린업 회로(141)는 등화 기간 동안 BL 및 BLB에 직접 또는 간접적으로 전기적으로 연결될 수 있다.
또한, 제안된 클린업 회로는 V1과 목표 VBL 사이에 차이가 있는 한 복원 기간 동안 인가되는 킥 업 전압이 없더라도 DRAM 회로에 적용될 수 있다. 예를 들어, V1>목표 VBL인 경우, 즉 등화의 시작 시 1/2(BL의 전압+BLB의 전압)이 목표 VBL보다 높은 경우, BL과 BLB가 클린업 펄스의 기간 동안 클린업 회로를 통해 접지(또는 미리 결정된 다른 저전압)에 연결될 수 있기 때문에 BL의 전압과 BLB의 전압은 클린업 회로의 도움으로 풀 다운된다. 따라서, 클린업 펄스의 기간이 끝난 후, BL의 전압과 BLB의 전압은 목표 VBL로 설정된다.
또한, 제안된 클린업 회로는 V1과 목표 VBL 사이에 차이가 있는 한 복원 기간 동안 인가되는 킥 업 전압이 없더라도 DRAM 회로에 적용될 수 있다. 예를 들어, V1>목표 VBL인 경우, 즉 등화의 시작에서 1/2(BL의 전압+BLB의 전압)이 목표 VBL보다 높은 경우, BL과 BLB가 클린업 펄스의 기간 동안 클린업 회로를 통해 접지(또는 미리 결정된 다른 저전압)에 연결될 수 있기 때문에 BL의 전압과 BLB의 전압은 클린업 회로의 도움으로 풀 다운된다. 따라서, 클린업 펄스의 기간이 끝난 후, BL의 전압과 BLB의 전압은 목표 VBL로 설정된다.
한편, V1<목표 VBL인 경우, 즉 등화의 시작에서 1/2(BL의 전압+BLB의 전압)이 목표 VBL보다 낮은 경우, BL과 BLB가 클린업 펄스의 기간 동안 클린업 회로를 통해 VCCSA(또는 다른 미리 결정된 고전압)에 연결될 수 있기 때문에 BL의 전압과 BLB의 전압은 클린업 회로의 도움으로 풀 업된다. 따라서 클린업 펄스의 기간이 끝난 후, BL의 전압과 BLB의 전압은 목표 VBL로 설정된다. (도 15c에 도시된) 비교 회로(143)는 V1(또는 1/2(BL의 전압 및 BLB의 전압))을 목표 VBL(또는 미리 설정된 기준 전압)과 비교하기 위해 사용될 수 있다. 예를 들어, 비교 회로(143)는 등화 기간의 시작에서 BL의 전압, BLB의 전압 및 목표 VBL을 수신하고 1/2(BL의 전압과 BLB의 전압)의 값을 목표 VBL과 비교한다. V1이 목표 VBL과 같지 않다면, 비교 회로(143)는 등화 동안 클린업 펄스에 의해 활성화될 클린업 회로(141)에 제어 신호를 보낼 것이다. 일 실시예에서, 클린업 펄스의 폭은 등화 기간의 폭보다 크지 않다. 따라서, 등화 기간이 끝난 후, BL의 전압과 BLB의 전압은 목표 VBL로 설정된다.
위에서 언급한 내용을 요약하면, 본 발명은 지속 가능한 스토리지 아키텍처를 갖는 DRAM을 개시한다. 신호 ONE의 전압 레벨보다 높은 제1 유지 전압은 DRAM 스토리지 셀의 액세스 트랜지스터가 OFF(또는 DRAM 스토리지 셀에 연결된 워드 라인이 OFF)되기 전에 DRAM 스토리지 셀에 복원되거나 저장될 수 있다. 또한 신호 ZERO의 전압 레벨보다 낮은 제2 유지 전압 소스는 DRAM 스토리지 셀의 액세스 트랜지스터가 OFF(또는 DRAM 스토리지 셀에 연결된 워드 라인이 OFF)되기 전에 DRAM 스토리지 셀에 복원되거나 저장될 수 있다. 따라서, 액세스 트랜지스터의 턴 오프 후, 스토리지 커패시터는 액세스 트랜지스터를 통해 누설 전류가 발생하더라도 종래의 DRAM 구조에 비해 더 긴 기간 동안 유지될 수 있다. 또한, 클린업 회로가 제공되어 등화 동안 초과 전압을 클린업하여 다음 활성 명령에 의해 정확한 발달된 전압과 정확한 비트 라인 등화 전압 레벨이 달성될 수 있다.
본 발명이 실시예를 참조하여 예시되고 설명되었지만, 본 발명은 개시된 실시예에 제한되지 않고, 반대로, 첨부된 청구항의 개념 및 범위 내에 포함된 다양한 수정 및 등가 배열을 포함하도록 의도된 것으로 이해되어야 한다.

Claims (24)

  1. DRAM (dynamic random access memory) 칩으로서,
    상기 DRAM 칩에서 사용되는 신호 ONE의 전압 레벨보다 높은 제1 전압 레벨을 생성하는 제1 유지 전압 생성부;
    액세스 트랜지스터 및 스토리지 커패시터를 포함하는 DRAM 셀;
    비트 라인 및 상보(complementary) 비트 라인에 연결된 감지 증폭기 - 상기 비트 라인은 상기 액세스 트랜지스터를 통해 상기 스토리지 커패시터에 연결됨 -;
    상기 비트 라인 및 상기 상보 비트 라인에 연결된 등화(equalization) 회로 - 상기 등화 회로는 등화 기간 동안 상기 비트 라인 및 상기 상보 비트 라인을 미리 설정된 기준 전압에 연결함 -; 및
    상기 감지 증폭기 또는 상기 등화 회로에 연결된 클린업 회로를 포함하고,
    상기 제1 유지 전압 생성부는 상기 액세스 트랜지스터의 턴 오프 기간 동안 상기 비트 라인에 전기적으로 연결되고, 상기 클린업 회로는 상기 등화 기간 동안 목표 기준 전압과 상기 비트 라인의 전압 간의 차이를 완화하기 위해 활성화되고,
    상기 클린업 회로는 상기 등화 기간 동안 상기 비트 라인의 전압과 상기 상보 비트 라인의 전압을 상기 목표 기준 전압으로 만들고, 상기 목표 기준 전압은 상기 신호 ONE의 전압 레벨의 절반과 같은, DRAM 칩.
  2. 제1항에 있어서, 상기 액세스 트랜지스터의 게이트 단자에 연결된 워드 라인을 더 포함하고, 상기 워드 라인은 제1 기간 및 상기 제1 기간 이후의 제2 기간 동안 상기 액세스 트랜지스터를 턴 온하기 위해 선택되고, 상기 제1 유지 전압 생성부는 상기 제2 기간 동안 상기 비트 라인에 전기적으로 연결되는, DRAM 칩.
  3. 제2항에 있어서, 상기 제1 유지 전압 생성부는 상기 제2 기간 동안 상기 감지 증폭기에 전기적으로 연결되고, 상기 제1 유지 전압 생성부는 상기 감지 증폭기 및 상기 비트 라인을 통해 상기 DRAM 셀의 상기 스토리지 커패시터에 전기적으로 연결되는, DRAM 칩.
  4. 제2항에 있어서, 상기 제1 기간은 액세스 동작 기간이고, 상기 제2 기간은 복원 단계(restore phase) 기간인, DRAM 칩.
  5. 제4항에 있어서, 키킹(kicking) 전하 소스가 상기 액세스 동작 기간 동안 상기 비트 라인에 전기적으로 연결되는, DRAM 칩.
  6. 제2항에 있어서, 상기 제1 기간은 제1 킥 기간 및 상기 제1 킥 기간과 떨어진 제2 킥 기간을 포함하고, 키킹 전하 소스가 상기 제1 킥 기간 동안 상기 비트 라인에 연결되거나 상기 제1 킥 기간 및 상기 제2 킥 기간 동안 상기 비트 라인에 연결되는, DRAM 칩.
  7. 제6항에 있어서, 상기 키킹 전하 소스의 전압 레벨은 상기 제1 유지 전압 생성부의 전압 레벨보다 작은, DRAM 칩.
  8. 제2항에 있어서, 상기 워드 라인은 리프레시 동작에 따라 상기 제1 기간 및 상기 제2 기간 동안 상기 액세스 트랜지스터를 턴 온하기 위해 선택되는, DRAM 칩.
  9. 제8항에 있어서, 키킹 전하 소스가 상기 제1 기간 이전의 킥 기간 동안 상기 비트 라인에 전기적으로 연결되고, 상기 제1 유지 전압 생성부는 상기 제2 기간 전체 동안 상기 비트 라인에 전기적으로 연결되는, DRAM 칩.
  10. 제9항에 있어서, 상기 제2 기간은 상기 킥 기간, 상기 제1 기간 및 상기 제2 기간의 합의 적어도 20%인, DRAM 칩.
  11. 제9항에 있어서, 상기 제2 기간은 상기 킥 기간, 상기 제1 기간 및 상기 제2 기간의 합의 적어도 50%인, DRAM 칩.
  12. 제1항에 있어서, 상기 등화 기간은 상기 액세스 트랜지스터의 턴 오프 기간 이후이고, 상기 클린업 회로는 상기 비트 라인의 전압이 등화 기간 후에 상기 미리 설정된 기준 전압과 같도록 상기 등화 기간 동안 활성화되는, DRAM 칩.
  13. 제12항에 있어서, 상기 클린업 회로는 클린업 펄스에 의해 활성화되고, 상기 클린업 펄스의 폭은 상기 등화 기간의 폭보다 크지 않은, DRAM 칩.
  14. 제12항에 있어서, 상기 클린업 회로는 클린업 펄스에 의해 활성화되고, 상기 클린업 펄스의 상승 에지(edge)는 상기 등화 기간의 상승 에지와 실질적으로 정렬되는, DRAM 칩.
  15. 제1항에 있어서, 상기 클린업 회로는 상기 감지 증폭기 및 미리 결정된 전압에 연결된 스위치 회로를 포함하는, DRAM 칩.
  16. 제1항에 있어서, 상기 클린업 회로는 상기 등화 회로 및 미리 결정된 전압에 연결된 스위치 회로를 포함하는, DRAM 칩.
  17. DRAM (dynamic random access memory) 칩으로서,
    액세스 트랜지스터 및 스토리지 커패시터를 포함하는 DRAM 셀;
    비트 라인 및 상보 비트 라인에 연결된 감지 증폭기 - 상기 비트 라인은 상기 액세스 트랜지스터를 통해 상기 스토리지 커패시터에 연결됨 -;
    상기 비트 라인 및 상기 상보 비트 라인에 연결된 등화 회로 - 상기 등화 회로는 등화 기간 동안 상기 비트 라인 및 상기 상보 비트 라인을 미리 설정된 기준 전압에 연결함 -; 및
    상기 등화 기간 동안 상기 비트 라인 및 상기 상보 비트 라인에 전기적으로 연결된 클린업 회로 - 상기 클린업 회로는 상기 등화 기간 동안 클린업 펄스에 의해 제어되고, 상기 클린업 펄스의 폭은 조정 가능함 -
    를 포함하고,
    상기 클린업 회로는 상기 등화 기간 동안 상기 비트 라인의 전압과 미리 설정된 기준 전압 사이의 차이를 완화하는, DRAM 칩.
  18. 제17항에 있어서, 상기 비트 라인의 전압은 상기 등화 기간 후에 상기 미리 설정된 기준 전압과 동일한, DRAM 칩.
  19. 제17항에 있어서, 상기 클린업 회로는 상기 감지 증폭기 또는 상기 등화 회로를 통해 상기 등화 기간 동안 상기 비트 라인 및 상기 상보 비트 라인에 전기적으로 연결되는, DRAM 칩.
  20. 제19항에 있어서, 상기 클린업 회로는 상기 감지 증폭기 및 미리 결정된 전압에 연결된 스위치 회로를 포함하는, DRAM 칩.
  21. 제19항에 있어서, 상기 클린업 회로는 상기 등화 회로 및 미리 결정된 전압에 연결된 스위치 회로를 포함하는, DRAM 칩.
  22. 제17항에 있어서, 상기 클린업 회로는 상기 등화 기간 동안 클린업 펄스에 의해 활성화되고, 상기 클린업 펄스의 상승 에지는 상기 등화 기간의 상승 에지와 실질적으로 정렬되는, DRAM 칩.
  23. DRAM (dynamic random access memory) 칩으로서,
    액세스 트랜지스터 및 스토리지 커패시터를 포함하는 DRAM 셀;
    비트 라인 및 상보 비트 라인에 연결된 감지 증폭기 - 상기 비트 라인은 상기 액세스 트랜지스터를 통해 상기 스토리지 커패시터에 연결됨 -;
    상기 비트 라인 및 상기 상보 비트 라인에 연결된 등화 회로 - 상기 등화 회로는 등화 기간 동안 상기 비트 라인 및 상기 상보 비트 라인을 미리 설정된 기준 전압에 연결함 -;
    상기 등화 기간 동안 상기 비트 라인 및 상기 상보 비트 라인에 전기적으로 연결된 클린업 회로; 및
    상기 등화 기간의 시작에서 또는 상기 등화 기간 동안 미리 설정된 기준 전압, 상기 상보 비트 라인의 전압 및 상기 비트 라인의 전압을 수신하고, 상기 비트 라인의 전압과 상기 상보 비트 라인의 전압의 합의 절반이 상기 미리 설정된 기준 전압과 같지 않으면 상기 클린업 회로에 제어 신호를 보내는 비교 회로
    를 포함하는, DRAM 칩.
  24. DRAM (dynamic random access memory) 칩으로서,
    상기 DRAM 칩에서 사용되는 신호 ONE의 전압 레벨보다 높은 제1 전압 레벨을 생성하는 제1 유지 전압 생성부;
    액세스 트랜지스터 및 스토리지 커패시터를 포함하는 DRAM 셀;
    비트 라인 및 상보(complementary) 비트 라인에 연결된 감지 증폭기 - 상기 비트 라인은 상기 액세스 트랜지스터를 통해 상기 스토리지 커패시터에 연결됨 -;
    상기 비트 라인 및 상기 상보 비트 라인에 연결된 등화(equalization) 회로 - 상기 등화 회로는 등화 기간 동안 상기 비트 라인 및 상기 상보 비트 라인을 미리 설정된 기준 전압에 연결함 -;
    상기 감지 증폭기 또는 상기 등화 회로에 연결된 클린업 회로; 및
    상기 액세스 트랜지스터에 연결된 워드 라인 - 상기 워드 라인은 제1 기간 및 상기 제1 기간 이후의 제2 기간 동안 상기 액세스 트랜지스터를 턴 온하기 위해 선택되고, 상기 제1 유지 전압 생성부는 상기 제2 기간 동안 상기 비트 라인에 전기적으로 연결되며, 상기 제1 기간은 제1 킥 기간 및 상기 제1 킥 기간과 떨어진 제2 킥 기간을 포함하고, 키킹 전하 소스가 상기 제1 킥 기간 동안 상기 비트 라인에 연결되거나 상기 제1 킥 기간 및 상기 제2 킥 기간 동안 상기 비트 라인에 연결됨 -
    를 포함하고,
    상기 제1 유지 전압 생성부는 상기 액세스 트랜지스터의 턴 오프 기간 동안 상기 비트 라인에 전기적으로 연결되고, 상기 클린업 회로는 상기 등화 기간 동안 목표 기준 전압과 상기 비트 라인의 전압 간의 차이를 완화하기 위해 활성화되는, DRAM 칩.
KR1020220024293A 2021-04-14 2022-02-24 지속 가능한 스토리지 아키텍처 및 클린업 회로를 갖는 동적 메모리 Active KR102701568B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163175033P 2021-04-14 2021-04-14
US63/175,033 2021-04-14
US202163210466P 2021-06-14 2021-06-14
US63/210,466 2021-06-14

Publications (2)

Publication Number Publication Date
KR20220142337A KR20220142337A (ko) 2022-10-21
KR102701568B1 true KR102701568B1 (ko) 2024-09-02

Family

ID=81327760

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220024293A Active KR102701568B1 (ko) 2021-04-14 2022-02-24 지속 가능한 스토리지 아키텍처 및 클린업 회로를 갖는 동적 메모리

Country Status (5)

Country Link
EP (1) EP4075436A1 (ko)
JP (1) JP7683883B2 (ko)
KR (1) KR102701568B1 (ko)
CN (1) CN115206385A (ko)
TW (1) TWI809818B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230352079A1 (en) * 2022-04-27 2023-11-02 Invention And Collaboration Laboratory Pte. Ltd. Semiconductor memory structure
TWI854598B (zh) * 2023-04-14 2024-09-01 華邦電子股份有限公司 半導體記憶體裝置及其寫入方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003228981A (ja) * 2002-02-05 2003-08-15 Toshiba Corp 半導体記憶装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6105152A (en) * 1993-04-13 2000-08-15 Micron Technology, Inc. Devices and methods for testing cell margin of memory devices
US6480407B1 (en) * 1995-08-25 2002-11-12 Micron Technology, Inc. Reduced area sense amplifier isolation layout in a dynamic RAM architecture
KR100279058B1 (ko) * 1998-07-13 2001-01-15 윤종용 낮은 전원 전압 하에서 고속 쓰기/읽기 동작을 수행하는 반도체메모리 장치
JP4220621B2 (ja) * 1999-07-22 2009-02-04 富士通マイクロエレクトロニクス株式会社 半導体集積回路
US7499307B2 (en) * 2005-06-24 2009-03-03 Mosys, Inc. Scalable embedded DRAM array
US7800965B2 (en) * 2008-03-10 2010-09-21 Micron Technology, Inc. Digit line equilibration using access devices at the edge of sub-arrays
US7848166B2 (en) * 2008-03-11 2010-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for a Vdd level memory sense amplifier
KR102259905B1 (ko) * 2014-12-08 2021-06-03 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20160148346A (ko) * 2015-06-16 2016-12-26 에스케이하이닉스 주식회사 센스앰프 구동 장치 및 이를 포함하는 반도체 장치
US11024364B2 (en) * 2018-11-07 2021-06-01 Samsung Electronics Co., Ltd. Sense amplifiers for sensing multilevel cells and memory devices including the same
US11302383B2 (en) * 2018-12-10 2022-04-12 Etron Technology, Inc. Dynamic memory with sustainable storage architecture

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003228981A (ja) * 2002-02-05 2003-08-15 Toshiba Corp 半導体記憶装置

Also Published As

Publication number Publication date
JP7683883B2 (ja) 2025-05-27
TW202249015A (zh) 2022-12-16
TWI809818B (zh) 2023-07-21
JP2022163688A (ja) 2022-10-26
CN115206385A (zh) 2022-10-18
KR20220142337A (ko) 2022-10-21
EP4075436A1 (en) 2022-10-19

Similar Documents

Publication Publication Date Title
US7505341B2 (en) Low voltage sense amplifier and sensing method
US8279687B2 (en) Single supply sub VDD bit-line precharge SRAM and method for level shifting
US11302383B2 (en) Dynamic memory with sustainable storage architecture
US20240363156A1 (en) Dynamic memory with sustainable storage architecture and clean up circuit
US6707717B2 (en) Current sense amplifier with dynamic pre-charge
KR102701568B1 (ko) 지속 가능한 스토리지 아키텍처 및 클린업 회로를 갖는 동적 메모리
US7336522B2 (en) Apparatus and method to reduce undesirable effects caused by a fault in a memory device
EP3958264A1 (en) Dynamic memory with sustainable storage architecture
US12354646B2 (en) Dynamic memory with sustainable storage architecture
US20210295893A1 (en) Sustainable dram having principle power supply voltage unified with logic circuit
US20230420028A1 (en) Dynamic memory with long retention time
US11056174B2 (en) Dynamic random access memory with shaped word-line waveform
KR102823898B1 (ko) 논리 회로와 통합된 기본 전원 전압을 갖는 지속 가능한 dram
EP4080511A2 (en) Dynamic memory with long retention time
US8509002B2 (en) Semiconductor memory device and method of driving the same
KR20070084783A (ko) 듀얼 프리차지 전압을 갖는 반도체 장치

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20220224

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20240205

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20240812

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20240828

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20240828

End annual number: 3

Start annual number: 1

PG1601 Publication of registration