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TWI768607B - 半導體記憶裝置 - Google Patents

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TWI768607B
TWI768607B TW109145215A TW109145215A TWI768607B TW I768607 B TWI768607 B TW I768607B TW 109145215 A TW109145215 A TW 109145215A TW 109145215 A TW109145215 A TW 109145215A TW I768607 B TWI768607 B TW I768607B
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Taiwan
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layer
gate electrode
silicon oxide
semiconductor
memory device
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TW109145215A
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TW202145531A (zh
Inventor
峯村洋一
高橋検世
浅野孝司
Original Assignee
日商鎧俠股份有限公司
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Abstract

實施形態，係提供一種能夠達成電荷保持特性之提升的半導體記憶裝置。 實施形態之半導體記憶裝置，係具備有：第1層積體，係使複數之第1絕緣層與複數之第1閘極電極層在第1方向上交互層積；和第1半導體層，係被設置在第1層積體之中，並在第1方向上延伸；和第1電荷積蓄層，係被設置在第1半導體層與第1閘極電極層之間；和第2層積體，係使複數之第2絕緣層與複數之第2閘極電極層在第1方向上交互層積；和第2半導體層，係被設置在第2層積體之中，並在第1方向上延伸；和第2電荷積蓄層，係被設置在第2半導體層與第2閘極電極層之間；和導電層，係被設置在第1層積體與第2層積體之間，並在第1方向以及與第1方向相垂直之第2方向上延伸；和第1氧化矽層，係被設置在第1閘極電極層與導電層之間，並包含從由磷(P)、硼(B)、碳(C)以及氟(F)而成之群中所選擇之至少1個的元素。

Description

半導體記憶裝置
本發明之實施形態，係有關於半導體記憶裝置。
[關連申請案]
本申請案，係享受以日本專利申請2020-49901號(申請日：2020年3月19日)作為基礎申請之優先權。本申請案，係藉由參照此基礎申請案，而包含基礎申請案之所有的內容。
將記憶體胞作了3維性配置之3維NAND快閃記憶體，係實現高積體度和低成本。在3維NAND快閃記憶體中，例如，係在使複數之絕緣層與複數之閘極電極層交互作了層積的層積體中，形成有貫通層積體之記憶體洞。藉由在記憶體洞之中形成電荷積蓄層和半導體層，係形成使複數之記憶體胞被串聯地作了連接的記憶體串(memory string)。藉由對於被保持於電荷積蓄層中之電荷之量作控制，資料係被記憶在記憶體胞中。
本發明，係提供一種能夠達成電荷保持特性之提升的半導體記憶裝置。
實施形態之半導體記憶裝置，係具備有：第1層積體，係使複數之第1絕緣層與複數之第1閘極電極層在第1方向上交互層積；和第1半導體層，係被設置在前述第1層積體之中，並在前述第1方向上延伸；和第1電荷積蓄層，係被設置在前述第1半導體層與前述第1閘極電極層之間；和第2層積體，係使複數之第2絕緣層與複數之第2閘極電極層在第1方向上交互層積；和第2半導體層，係被設置在前述第2層積體之中，並在前述第1方向上延伸；和第2電荷積蓄層，係被設置在前述第2半導體層與前述第2閘極電極層之間；和導電層，係被設置在前述第1層積體與前述第2層積體之間，並在前述第1方向以及與前述第1方向相垂直之第2方向上延伸；和第1氧化矽層，係被設置在前述第1閘極電極層與前述導電層之間，並包含從由磷(P)、硼(B)、碳(C)以及氟(F)而成之群中所選擇之至少1個的元素。
10:矽基板(半導體基板) 12a:第1層積體 12b:第2層積體 16:導電層 18a:第1氧化矽層 18b:第2氧化矽層 19a:第1高雜質濃度區域(第1區域) 19b:第1低雜質濃度區域(第2區域) 20a:第1層間絕緣層(第1絕緣層) 20b:第2層間絕緣層(第2絕緣層) 22a:第1閘極電極層 22b:第2閘極電極層 24a:第1半導體層 24b:第2半導體層 26a:第1電荷積蓄層 26b:第2電荷積蓄層 30a:第1氧化鋁層(氧化鋁層) 32a:第3氧化鋁層(第3絕緣層) 34a:第5氧化鋁層(第4絕緣層)
[圖1]係為第1實施形態的半導體記憶裝置之記憶體胞陣列之示意剖面圖。
[圖2]係為第1實施形態的半導體記憶裝置之記憶體胞陣列之一部分的擴大示意剖面圖。
[圖3]係為第1實施形態的半導體記憶裝置之記憶體胞陣列之一部分的擴大示意剖面圖。 [圖4～13]係為對於第1實施形態的半導體記憶裝置之製造方法作展示之示意剖面圖。 [圖14]係為第2實施形態的半導體記憶裝置之記憶體胞陣列之一部分的擴大示意剖面圖。 [圖15]係為第3實施形態的半導體記憶裝置之記憶體胞陣列之一部分的擴大示意剖面圖。 [圖16]係為第4實施形態的半導體記憶裝置之記憶體胞陣列之一部分的擴大示意剖面圖。
以下，參考圖面，對本發明之實施形態作說明。另外，在以下之說明中，對於同一或類似之構件等，係附加相同之元件符號，針對已做過說明的構件等，係適宜省略其說明。 又，在本說明書中，為了方便，係會有使用「上」或「下」之用語的情況。「上」或「下」，例如，係為代表在圖面內的相對性位置關係之用語。「上」或「下」之用語，係並非絕對為針對相對於重力的位置關係作規定之用語。 本說明書中之構成半導體記憶裝置之構件的化學組成之定性分析以及定量分析，例如，係能夠藉由二次離子質量分析法(Secondary Ion Mass Spectrometry：SIMS)、能量分散型X光分光法(Energy Dispersive X-ray Spectroscopy：EDX)來進行。又，在構成半導體記憶裝置之構件的厚度、構件間之距離等之測定中，例如，係可使用透過型電子顯微鏡(Transmission Electron Microscope：TEM)。 (第1實施形態) 第1實施形態之半導體記憶裝置，係具備有：第1層積體，係使複數之第1絕緣層與複數之第1閘極電極層在第1方向上交互層積；和第1半導體層，係被設置在第1層積體之中，並在第1方向上延伸；和第1電荷積蓄層，係被設置在第1半導體層與第1閘極電極層之間；和第2層積體，係使複數之第2絕緣層與複數之第2閘極電極層在第1方向上交互層積；和第2半導體層，係被設置在第2層積體之中，並在第1方向上延伸；和第2電荷積蓄層，係被設置在第2半導體層與第2閘極電極層之間；和導電層，係被設置在第1層積體與第2層積體之間，並在第1方向以及與第1方向相垂直之第2方向上延伸；和第1氧化矽層，係被設置在第1閘極電極層與導電層之間，並包含從由磷(P)、硼(B)、碳(C)以及氟(F)而成之群中所選擇之至少1個的元素。 第1實施形態之半導體記憶裝置，係身為3維NAND型快閃記憶體。第1實施形態之半導體記憶裝置之記憶體胞，係身為所謂的Metal-Oxide-Nitride-Oxide-Semiconductor型(MONOS型)之記憶體胞。 圖1，係為第1實施形態的半導體記憶裝置之記憶體胞陣列之示意剖面圖。在圖1中，係將記憶體胞陣列100之上部的配線層等之圖示省略。 記憶體胞陣列100，係具備有矽基板10、和複數之層積體12、和複數之記憶體串14、和導電層16、以及氧化矽層18。矽基板10，係為半導體基板之其中一例。 層積體12，係使複數之層間絕緣層20與複數之閘極電極層22在第1方向上交互層積。第1方向，係為矽基板10之表面之法線方向。 複數之記憶體串14，係貫通層積體12之中。複數之記憶體串14，係被設置在貫通層積體12之中的記憶體洞之中。複數之記憶體串14，係在層積體12之中而於第1方向上延伸。1根的記憶體串14，係與複數之閘極電極層22一同地而構成複數之記憶體胞。 導電層16，係被設置在2個的層積體12之間。導電層16，係貫通層積體12之中。導電層16，係在層積體12之中而於第1方向上延伸。導電層16，係與矽基板10相接。導電層16，係具備有經由矽基板10而對於記憶體串14之下端施加電壓之功能。 氧化矽層18，係被設置在導電層16與層積體12之間。氧化矽層18，係具備有將導電層16與閘極電極層22作電性分離之功能。 圖2以及圖3，係為第1實施形態的半導體記憶裝置之記憶體胞陣列之一部分的擴大示意剖面圖。圖2，係為圖3之AA'剖面。圖3，係為圖2之BB'剖面。在圖2以及圖3中，被點線所包圍之區域係對應於1個的記憶體胞。 記憶體胞陣列100，係具備有第1層積體12a、第2層積體12b、導電層16、第1氧化矽層18a、第2氧化矽層18b、複數之第1層間絕緣層20a、複數之第2層間絕緣層20b、複數之第1閘極電極層22a、複數之第2閘極電極層22b、第1半導體層24a、第2半導體層24b、第1電荷積蓄層26a、第2電荷積蓄層26b、第1芯絕緣層28a、第2芯絕緣層28b、第1氧化鋁層30a以及第2氧化鋁層30b。 第1層間絕緣層20a，係為第1絕緣層之其中一例。第2層間絕緣層20b，係為第2絕緣層之其中一例。第1氧化鋁層30a，係為氧化鋁層之其中一例。 第1層積體12a，係使複數之第1層間絕緣層20a與複數之第1閘極電極層22a在第1方向上交互層積，而被形成。 第1閘極電極層22a，例如，係為金屬。第1閘極電極層22a，例如係包含鎢(W)。第1閘極電極層22a，例如係亦可為複數之金屬之層積構造。第1閘極電極層22a，例如，係身為氮化鈦(TiN)與鎢(W)之層積構造。第1閘極電極層22a之第1方向之厚度，例如，係為5nm以上20nm以下。 第1層間絕緣層20a，係將第1閘極電極層22a與第1閘極電極層22a之間作電性分離。第1層間絕緣層20a，例如係為氧化矽。第1層間絕緣層20a之第1方向之厚度，例如，係為5nm以上20nm以下。 第1半導體層24a、第1電荷積蓄層26a以及第1芯絕緣層28a，係構成第1層積體12a之中之1根的記憶體串14。 第1半導體層24a，係在第1層積體12a之中而於第1方向上延伸。第1半導體層24a，係貫通第1層積體12a。第1層積體12a，係被複數之第1閘極電極層22a所包圍。第1半導體層24a，例如係為圓筒狀。第1半導體層24a，係作為記憶體胞之電晶體之通道而起作用。 第1半導體層24a，例如，係身為多晶之半導體。第1半導體層24a，例如係為多晶矽。 第1電荷積蓄層26a，係被設置在第1半導體層24a與第1閘極電極層22a之間。第1電荷積蓄層26a，例如，係從第1半導體層24a之側起，而具備有穿隧絕緣膜、電荷捕捉(trap)膜、阻隔絕緣膜。電荷捕捉膜，係被設置在穿隧絕緣膜與阻隔絕緣膜之間。穿隧絕緣膜、電荷捕捉膜、阻隔絕緣膜，例如，係分別為氧化矽膜、氮化矽膜、氧化矽膜。 穿隧絕緣膜，係具備有使電荷選擇性地通過之功能。電荷捕捉膜，係具備有捕捉電荷並作積蓄之功能。阻隔絕緣膜，係具備有對於在電荷捕捉膜與第1閘極電極層22a之間而流動的電流作阻止之功能。記憶體胞，係身為所謂的MONOS型之記憶體胞。 第1電荷積蓄層26a，係沿著第1半導體層24a之側面地而被作設置。第1電荷積蓄層26a，係亦可於在第1方向上而相鄰之記憶體胞之間而被作分斷。 因應於被積蓄在第1電荷積蓄層26a中之電荷之量，記憶體胞之電晶體之臨限值電壓係改變。藉由對於此臨限值電壓之變化作利用，1個的記憶體胞係成為能夠記憶資料。 例如，藉由使記憶體胞之電晶體之臨限值電壓改變，電晶體成為ON的電壓係改變。例如，若是將臨限值電壓為高之狀態定義為資料“0”，並將臨限值電壓為低之狀態定義為資料“1”，則記憶體胞係成為能夠記憶“0”與“1”之1位元資料。 第1芯絕緣層28a，係被第1半導體層24a所包圍。第1芯絕緣層28a，係於第1方向上延伸。第1芯絕緣層28a，例如係為氧化矽。 第2層積體12b，係使複數之第2層間絕緣層20b與複數之第2閘極電極層22b在第1方向上交互層積，而被形成。 第2半導體層24b、第2電荷積蓄層26b以及第2芯絕緣層28b，係構成第2層積體12b之中之1根的記憶體串14。 第2半導體層24b，係在第2層積體12b之中而於第1方向上延伸。第2半導體層24b，係貫通第2層積體12b。 第2電荷積蓄層26b，係被設置在第2半導體層24b與第2閘極電極層22b之間。 第2芯絕緣層28b，係被第2半導體層24b所包圍。第2芯絕緣層28b，係於第1方向上延伸。 第2層間絕緣層20b、第2閘極電極層22b、第2半導體層24b、第2電荷積蓄層26b以及第2芯絕緣層28b，係分別具備有與第1層間絕緣層20a、第1閘極電極層22a、第1半導體層24a、第1電荷積蓄層26a以及第1芯絕緣層28a相同之構成以及功能。 導電層16，係被設置在第1層積體12a與第2層積體12b之間。導電層16，係在第1方向以及與第1方向相垂直之第2方向上延伸。導電層16，例如係為板狀。導電層16，係與矽基板10相接。 導電層16，例如係為金屬或半導體。導電層16，例如係包含鎢(W)。導電層16，例如係亦可為複數之金屬之層積構造。導電層16，例如，係身為氮化鈦(TiN)與鎢(W)之層積構造。 第1氧化矽層18a，係被設置在第1層積體12a與導電層16之間。第1氧化矽層18a，係被設置在第1閘極電極層22a與導電層16之間。第1氧化矽層18a，係與第1閘極電極層22a相接。第1氧化矽層18a，係與導電層16相接。第1氧化矽層18a，係被設置在第1層間絕緣層20a與導電層16之間。 第1氧化矽層18a，係具備有將第1閘極電極層22a與導電層16作電性分離之功能。 第1氧化矽層18a，係以氧化矽作為主要成分。所謂以氧化矽作為主要成分，係指在被包含於第1氧化矽層18a中的成分之中，氧化矽之莫耳分率係身為最高的成分。 第1氧化矽層18a，係作為雜質元素而包含有從由磷(P)、硼(B)、碳(C)以及氟(F)而成之群中所選擇之至少1個的元素。第1氧化矽層18a，例如，係身為包含磷(P)之氧化矽。第1氧化矽層18a，例如，係身為包含硼(B)之氧化矽。第1氧化矽層18a，例如，係身為包含碳(C)之氧化矽。第1氧化矽層18a，例如，係身為包含氟(F)之氧化矽。 被包含於第1氧化矽層18a中之上述雜質元素之濃度，例如，係為1×1017 atoms／cm3 以上1×1021 atoms／cm3 以下。 被包含於第1氧化矽層18a中之上述雜質元素之濃度，例如，係較被包含於第1層間絕緣層20a中之上述雜質元素之濃度而更高。 第1氧化鋁層30a，係被設置在第1閘極電極層22a與第1電荷積蓄層26a之間、以及第1氧化矽層18a與第1層間絕緣層20a之間。第1氧化鋁層30a，係作為記憶體胞之阻隔絕緣膜之一部分而起作用。第1氧化鋁層30a，係具備有對於在第1電荷積蓄層26a與第1閘極電極層22a之間而流動的電流作阻止之功能。 第2氧化矽層18b，係被設置在第2層積體12b與導電層16之間。第2氧化矽層18b，係被設置在第2閘極電極層22b與導電層16之間。第2氧化矽層18b，係與第2閘極電極層22b相接。第2氧化矽層18b，係與導電層16相接。第2氧化矽層18b，係被設置在第2層間絕緣層20b與導電層16之間。 第2氧化矽層18b，係具備有將第2閘極電極層22b與導電層16作電性分離之功能。 第2氧化矽層18b，係以氧化矽作為主要成分。所謂以氧化矽作為主要成分，係指在被包含於第2氧化矽層18b中的成分之中，氧化矽之莫耳分率係身為最高的成分。 第2氧化矽層18b，係作為雜質元素而包含有從由磷(P)、硼(B)、碳(C)以及氟(F)而成之群中所選擇之至少1個的元素。第2氧化矽層18b，例如，係身為包含磷(P)之氧化矽。第2氧化矽層18b，例如，係身為包含硼(B)之氧化矽。第2氧化矽層18b，例如，係身為包含碳(C)之氧化矽。第2氧化矽層18b，例如，係身為包含氟(F)之氧化矽。 被包含於第2氧化矽層18b中之上述雜質元素之濃度，例如，係為1×1017 atoms／cm3 以上1×1021 atoms／cm3 以下。 被包含於第2氧化矽層18b中之上述雜質元素之濃度，例如，係較被包含於第2層間絕緣層20b中之上述雜質元素之濃度而更高。 第2氧化鋁層30b，係被設置在第2閘極電極層22b與第2電荷積蓄層26b之間、以及第2氧化矽層18b與第2層間絕緣層20b之間。第2氧化鋁層30b，係作為記憶體胞之阻隔絕緣膜之一部分而起作用。第2氧化鋁層30b，係具備有對於在第2電荷積蓄層26b與第2閘極電極層22b之間而流動的電流作阻止之功能。 接著，針對第1實施形態之半導體記憶裝置的製造方法之其中一例作說明。以下，針對第1實施形態之半導體記憶裝置的記憶體胞陣列100之製造方法之其中一例作說明。 圖4～13，係為對於第1實施形態的半導體記憶裝置之製造方法作展示之示意剖面圖。圖4～13，係分別對於與圖2相對應之剖面作展示。 最初，於未圖示之半導體基板之上，交互層積氧化矽膜50和氮化矽膜52(圖4)。形成使複數之氧化矽膜50與複數之氮化矽膜52在第1方向上交互層積之構造。 氧化矽膜50和氮化矽膜52，例如，係藉由Chemical Vapor Deposition法(CVD法)來形成。氧化矽膜50之一部分，最終而言係成為第1層間絕緣層20a以及第2層間絕緣層20b。 接著，在氧化矽膜50和氮化矽膜52處形成記憶體洞54 (圖5)。記憶體洞54，係貫通氧化矽膜50和氮化矽膜52，並在第1方向上延伸。記憶體洞54，例如，係藉由光微影法和Reactive Ion Etching法(RIE法)來形成。 接著，在記憶體洞54之內部，形成電荷積蓄膜56、多晶矽膜58以及氧化矽膜60(圖6)。電荷積蓄膜56，例如，係身為氧化矽膜、氮化矽膜以及氧化矽膜之層積膜。電荷積蓄膜56、多晶矽膜58以及氧化矽膜60，例如，係藉由CVD法來形成。 電荷積蓄膜56，最終而言係成為第1電荷積蓄層26a以及第2電荷積蓄層26b。多晶矽膜58，最終而言係成為第1半導體層24a以及第2半導體層24b。氧化矽膜60，最終而言係成為第1芯絕緣層28a以及第2芯絕緣層28b。 接著，在氧化矽膜50和氮化矽膜52處形成開口部62(圖7)。開口部62，例如，係藉由光微影法和RIE法來形成。 接著，將開口部62作為蝕刻用之溝來使用，並藉由濕蝕刻來將氮化矽膜52選擇性地去除(圖8)。在濕蝕刻中，例如，係使用磷酸溶液，來將氮化矽膜52相對於氧化矽膜50以及電荷積蓄膜56而選擇性地作蝕刻。 接著，在氮化矽膜52被作了去除的區域處，形成氧化鋁膜64(圖9)。氧化鋁膜64，例如，係藉由CVD法來形成。氧化鋁膜64，最終而言，係成為第1氧化鋁層30a以及第2氧化鋁層30b。 接著，形成鎢膜66(圖10)。鎢膜66，例如，係藉由CVD法來形成。 鎢膜66，最終而言係成為第1閘極電極層22a以及第2閘極電極層22b。在形成鎢膜66之前，例如，係亦可形成氮化鈦膜等之阻障金屬膜。 接著，將開口部62之內壁的鎢膜66去除(圖11)。鎢膜66之去除，例如係藉由濕蝕刻來進行。 接著，在開口部62之內壁處，形成包含磷(P)之氧化矽膜68(圖12)。氧化矽膜68，例如，係藉由CVD法來形成。氧化矽膜68，最終而言係成為第1氧化矽層18a以及第2氧化矽層18b。另外，包含磷(P)之氧化矽膜68，係亦可藉由在以CVD法來形成了不包含磷之氧化矽膜之後，將磷對於氧化矽膜之中進行離子植入，來形成之。 接著，將開口部62藉由鎢膜70來作填埋(圖13)。鎢膜70，例如，係藉由CVD法來形成。 鎢膜70，最終而言係成為導電層16。在形成鎢膜70之前，例如，係亦可形成氮化鈦膜等之阻障金屬膜。 藉由以上之製造方法，係製造出第1實施形態之半導體記憶裝置的記憶體胞陣列100。 接著，針對第1實施形態之半導體記憶裝置的作用以及效果作說明。 在3維NAND快閃記憶體中，接近構成記憶體胞陣列之層積體之端部的記憶體胞之電荷保持特性，係會有發生特異性之劣化的情形。起因於電荷保持特性之劣化，在接近層積體之端部的記憶體胞處係會有發生資料保持(Data retention)不良的情形之虞。接近層積體之端部的記憶體胞之電荷保持特性之劣化，特別是當在2個的層積體之間之區域處被設置有導電層的情況時，係會變得顯著。 根據由發明者所進行之檢討的結果，係發現到，藉由在層積體之端部與導電層之間，設置作為雜質元素而包含有從由磷(P)、硼(B)、碳(C)以及氟(F)而成之群中所選擇之至少1個的元素之氧化矽層，接近層積體之端部的記憶體胞之電荷保持特性之劣化係被作抑制。 第1實施形態之半導體記憶裝置之記憶體胞陣列100，係在第1層積體12a與導電層16之間，設置有作為雜質元素而包含有從由磷(P)、硼(B)、碳(C)以及氟(F)而成之群中所選擇之至少1個的元素之第1氧化矽層18a。第1氧化矽層18a，係被設置在第1閘極電極層22a與導電層16之間。 又，係在第2層積體12b與導電層16之間，設置有作為雜質元素而包含有從由磷(P)、硼(B)、碳(C)以及氟(F)而成之群中所選擇之至少1個的元素之第2氧化矽層18b。第2氧化矽層18b，係被設置在第2閘極電極層22b與導電層16之間。 故而，在第1實施形態之半導體記憶裝置中，接近層積體之端部的記憶體胞之電荷保持特性之劣化係被作抑制，資料保持(Data retention)不良之發生係被抑制。故而，若依據第1實施形態，則係可實現一種能夠達成電荷保持特性之提升的半導體記憶裝置。 作為接近層積體之端部的記憶體胞之電荷保持特性發生特異性之劣化的主要因素，係可考慮有可動離子。例如，可以推測到，起因於記憶體胞陣列之中之鈉(Na)或鉀(K)等的可動離子被捕捉於記憶體胞之電荷積蓄層中一事，記憶體胞之電荷保持特性係會劣化。例如，可以推測到，關連於導電層之形成製程或者是導電層之構造，可動離子係進入至記憶體胞陣列之中，記憶體胞之電荷保持特性係會劣化。 例如，包含磷(P)之氧化矽，係具備有針對鈉(Na)或鉀(K)之吸除(gettering)能力，此事係為周知。可以推測到，藉由第1氧化矽層18a以及第2氧化矽層18b，可動離子係被固定，記憶體胞之電荷保持特性之劣化係被抑制。 從對於記憶體胞之電荷保持特性之劣化作抑制的觀點來看，在第1氧化矽層18a以及第2氧化矽層18b中所包含的上述雜質元素之濃度，較理想，係為1×1017 atoms／cm3 以上，更理想，係為1×1018 atoms／cm3 以上。 從對於在第1閘極電極層22a以及第2閘極電極層22b與導電層16之間之漏洩電流作抑制的觀點來看，在第1氧化矽層18a以及第2氧化矽層18b中所包含的上述雜質元素之濃度，較理想，係為1×1021 atoms／cm3 以下。 以上，若依據第1實施形態，則係可提供一種能夠達成電荷保持特性之提升的半導體記憶裝置。 (第2實施形態) 第2實施形態之半導體記憶裝置，係在下述各點為與第1實施形態之半導體記憶裝置相異，亦即是，第1氧化矽層，係包含有第1區域、和被設置在第1區域與第1閘極電極層之間以及第1區域與導電層之間之至少其中一者處之第2區域，第1區域之至少1個的元素之濃度，係較第2區域之至少1個的元素之濃度而更高。以下，針對與第1實施形態相重複之構成，係省略一部分之記述。 第2實施形態之半導體記憶裝置，係身為3維NAND型快閃記憶體。第2實施形態之半導體記憶裝置之記憶體胞，係身為所謂的MONOS型之記憶體胞。 圖14，係為第2實施形態的半導體記憶裝置之記憶體胞陣列之一部分的擴大示意剖面圖。 記憶體胞陣列200，係具備有第1層積體12a、第2層積體12b、導電層16、第1氧化矽層18a、第2氧化矽層18b、複數之第1層間絕緣層20a、複數之第2層間絕緣層20b、複數之第1閘極電極層22a、複數之第2閘極電極層22b、第1半導體層24a、第2半導體層24b、第1電荷積蓄層26a、第2電荷積蓄層26b、第1芯絕緣層28a、第2芯絕緣層28b、第1氧化鋁層30a以及第2氧化鋁層30b。 第1層間絕緣層20a，係為第1絕緣層之其中一例。第2層間絕緣層20b，係為第2絕緣層之其中一例。第1氧化鋁層30a，係為氧化鋁層之其中一例。 第1氧化矽層18a，係具備有第1高雜質濃度區域19a、第1低雜質濃度區域19b。第1高雜質濃度區域19a，係身為第1區域之其中一例。第1低雜質濃度區域19b，係身為第2區域之其中一例。 第1低雜質濃度區域19b，係被設置在第1高雜質濃度區域19a與第1閘極電極層22a之間。又，第1低雜質濃度區域19b，係被設置在第1高雜質濃度區域19a與導電層16之間。第1高雜質濃度區域19a，係被包夾在2個的第1低雜質濃度區域19b之間。 第1高雜質濃度區域19a，係作為雜質元素而包含有從由磷(P)、硼(B)、碳(C)以及氟(F)而成之群中所選擇之至少1個的元素。被包含於第1高雜質濃度區域19a中之上述雜質元素之濃度，例如，係為1×1017 atoms／cm3 以上1×1021 atoms／cm3 以下。 被包含於第1低雜質濃度區域19b中之上述雜質元素之濃度，例如，係為未滿1×1017 atoms／cm3 。係亦會有在第1低雜質濃度區域19b中並未包含有上述雜質元素的情況。 第2氧化矽層18b，係具備有第2高雜質濃度區域19c、第2低雜質濃度區域19d。 第2低雜質濃度區域19d，係被設置在第2高雜質濃度區域19c與第2閘極電極層22b之間。又，第2低雜質濃度區域19d，係被設置在第2高雜質濃度區域19c與導電層16之間。第2高雜質濃度區域19c，係被包夾在2個的第2低雜質濃度區域19d之間。 第2高雜質濃度區域19c，係作為雜質元素而包含有從由磷(P)、硼(B)、碳(C)以及氟(F)而成之群中所選擇之至少1個的元素。被包含於第2高雜質濃度區域19c中之上述雜質元素之濃度，例如，係為1×1017 atoms／cm3 以上1×1021 atoms／cm3 以下。 被包含於第2低雜質濃度區域19d中之上述雜質元素之濃度，例如，係為未滿1×1017 atoms／cm3 。係亦會有在第2低雜質濃度區域19d中並未包含有上述雜質元素的情況。 若依據第2實施形態之半導體記憶裝置，則係易於謀求「記憶體胞之電荷保持特性之劣化的抑制」和「第1閘極電極層22a以及第2閘極電極層22b與導電層16之間之漏洩電流之抑制」之間的最佳化。 另外，係亦可將第1低雜質濃度區域19b，僅設置在「第1高雜質濃度區域19a與第1閘極電極層22a之間」或者是「第1高雜質濃度區域19a與導電層16之間」的其中一者處。 同樣的，係亦可將第2低雜質濃度區域19d，僅設置在「第2高雜質濃度區域19c與第2閘極電極層22b之間」或者是「第2高雜質濃度區域19c與導電層16之間」的其中一者處。 以上，若依據第2實施形態，則係可提供一種能夠達成電荷保持特性之提升的半導體記憶裝置。進而，係易於謀求「記憶體胞之電荷保持特性之劣化的抑制」和「閘極電極層與導電層之間之漏洩電流之抑制」之間的最佳化。 (第3實施形態) 第3實施形態之半導體記憶裝置，係在下述之處與第1實施形態之半導體記憶裝置相異，亦即是，係更進而具備有：第3絕緣層，係被設置在第1氧化矽層與第1閘極電極層之間，第3絕緣層，係包含有氧化鋁或氮化鋁。以下，針對與第1實施形態相重複之構成，係省略一部分之記述。 第3實施形態之半導體記憶裝置，係身為3維NAND型快閃記憶體。第3實施形態之半導體記憶裝置之記憶體胞，係身為所謂的MONOS型之記憶體胞。 圖15，係為第3實施形態的半導體記憶裝置之記憶體胞陣列之一部分的擴大示意剖面圖。 記憶體胞陣列300，係具備有第1層積體12a、第2層積體12b、導電層16、第1氧化矽層18a、第2氧化矽層18b、複數之第1層間絕緣層20a、複數之第2層間絕緣層20b、複數之第1閘極電極層22a、複數之第2閘極電極層22b、第1半導體層24a、第2半導體層24b、第1電荷積蓄層26a、第2電荷積蓄層26b、第1芯絕緣層28a、第2芯絕緣層28b、第1氧化鋁層30a、第2氧化鋁層30b、第3氧化鋁層32a以及第4氧化鋁層32b。 第3氧化鋁層32a，係身為第3絕緣層之其中一例。 第3氧化鋁層32a，係被設置在第1氧化矽層18a與第1閘極電極層22a之間。第3氧化鋁層32a，係被設置在第1氧化矽層18a與第1層間絕緣層20a之間。第3氧化鋁層32a，係被設置在第1氧化矽層18a與第1氧化鋁層30a之間。第3氧化鋁層32a，係包含氧化鋁。 第4氧化鋁層32b，係被設置在第2氧化矽層18b與第2閘極電極層22b之間。第4氧化鋁層32b，係被設置在第2氧化矽層18b與第2層間絕緣層20b之間。第4氧化鋁層32b，係被設置在第2氧化矽層18b與第2氧化鋁層30b之間。第4氧化鋁層32b，係包含氧化鋁。 第3實施形態之半導體記憶裝置，係藉由具備有第3氧化鋁層32a，而成為能夠更進一步達成電荷保持特性之提升。又，第3實施形態之半導體記憶裝置，係藉由具備有第4氧化鋁層32b，而成為能夠更進一步達成電荷保持特性之提升。 就算是替代第3氧化鋁層32a或者是第4氧化鋁層32b，而適用包含氮化鋁之絕緣層，亦同樣地成為能夠達成電荷保持特性之提升。 以上，若依據第3實施形態，則係可提供一種能夠達成電荷保持特性之提升的半導體記憶裝置。相較於第1實施形態，係可提供一種能夠更進一步達成電荷保持特性之提升的半導體記憶裝置。 (第4實施形態) 第4實施形態之半導體記憶裝置，係在下述之處與第1實施形態之半導體記憶裝置相異，亦即是，係更進而具備有：第4絕緣層，係被設置在第1氧化矽層與導電層之間，第4絕緣層，係包含有氧化鋁或氮化鋁。以下，針對與第1實施形態相重複之構成，係省略一部分之記述。 第4實施形態之半導體記憶裝置，係身為3維NAND型快閃記憶體。第4實施形態之半導體記憶裝置之記憶體胞，係身為所謂的MONOS型之記憶體胞。 圖16，係為第4實施形態的半導體記憶裝置之記憶體胞陣列之一部分的擴大示意剖面圖。 記憶體胞陣列400，係具備有第1層積體12a、第2層積體12b、導電層16、第1氧化矽層18a、第2氧化矽層18b、複數之第1層間絕緣層20a、複數之第2層間絕緣層20b、複數之第1閘極電極層22a、複數之第2閘極電極層22b、第1半導體層24a、第2半導體層24b、第1電荷積蓄層26a、第2電荷積蓄層26b、第1芯絕緣層28a、第2芯絕緣層28b、第1氧化鋁層30a、第2氧化鋁層30b、第5氧化鋁層34a以及第6氧化鋁層34b。 第5氧化鋁層34a，係身為第4絕緣層之其中一例。 第5氧化鋁層34a，係被設置在第1氧化矽層18a與導電層16之間。第5氧化鋁層34a，係包含氧化鋁。 第6氧化鋁層34b，係被設置在第2氧化矽層18b與導電層16之間。第6氧化鋁層34b，係包含氧化鋁。 第4實施形態之半導體記憶裝置，係藉由具備有第5氧化鋁層34a，而成為能夠更進一步達成電荷保持特性之提升。又，第4實施形態之半導體記憶裝置，係藉由具備有第6氧化鋁層34b，而成為能夠更進一步達成電荷保持特性之提升。 就算是替代第5氧化鋁層34a或者是第6氧化鋁層34b，而適用包含氮化鋁之絕緣層，亦同樣地成為能夠達成電荷保持特性之提升。 以上，若依據第4實施形態，則係可提供一種能夠達成電荷保持特性之提升的半導體記憶裝置。相較於第1實施形態，係可提供一種能夠更進一步達成電荷保持特性之提升的半導體記憶裝置。 在第1～第4實施形態中，閘極電極層之間之層間絕緣層，例如，係亦可為空洞。 在第1～第4實施形態中，雖係以MONOS構造之記憶體胞為例來作了說明，但是，例如，係亦可適用替代電荷積蓄層之電荷捕捉膜而使用有導電膜的浮動閘極構造之記憶體胞。 又，在第1～第4實施形態中，雖係以在1個的記憶體洞處設置1個的半導體層之構造為例來作了說明，但是，係亦可採用在1個的記憶體洞處設置被分割為2以上的複數之半導體層之構造。於此構造的情況，係能夠將層積體之中之記憶體胞之數量設為2倍以上。 以上，雖係針對本發明之數個實施形態作了說明，但是，此些之實施形態係僅為作為例子所提示者，而並非為對於發明之範圍作限定。此些之新穎的實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。例如，係亦可將某一實施形態之構成要素置換或變更為其他實施形態之構成要素。此些之實施形態或其變形，係亦被包含於發明之範圍或要旨中，並且亦被包含在申請專利範圍中所記載的發明及其均等範圍內。
12a:第1層積體
12b:第2層積體
16:導電層
18a:第1氧化矽層
18b:第2氧化矽層
20a:第1層間絕緣層(第1絕緣層)
20b:第2層間絕緣層(第2絕緣層)
22a:第1閘極電極層
22b:第2閘極電極層
24a:第1半導體層
24b:第2半導體層
26a:第1電荷積蓄層
26b:第2電荷積蓄層
28a:第1芯絕緣層
28b:第2芯絕緣層
30a:第1氧化鋁層(氧化鋁層)
30b:第2氧化鋁層
100:記憶體胞陣列

Claims (12)

  1. 一種半導體記憶裝置，係具備有：第1層積體，係使複數之第1絕緣層與複數之第1閘極電極層在第1方向上交互層積；和第1半導體層，係被設置在前述第1層積體之中，並在前述第1方向上延伸；和第1電荷積蓄層，係被設置在前述第1半導體層與前述第1閘極電極層之間；和第2層積體，係使複數之第2絕緣層與複數之第2閘極電極層在前述第1方向上交互層積；和第2半導體層，係被設置在前述第2層積體之中，並在前述第1方向上延伸；和第2電荷積蓄層，係被設置在前述第2半導體層與前述第2閘極電極層之間；和導電層，係被設置在前述第1層積體與前述第2層積體之間，並在前述第1方向以及與前述第1方向相垂直之第2方向上延伸；和第1氧化矽層，係被設置在前述第1閘極電極層與前述導電層之間，並包含從由磷(P)、硼(B)、碳(C)以及氟(F)而成之群中所選擇之至少1個的元素，前述第1氧化矽層中之前述至少1個的元素之濃度，係為1×1017atoms/cm3以上1×1021atoms/cm3以下。
  2. 如請求項1所記載之半導體記憶裝置，其中， 前述第1氧化矽層中之前述至少1個的元素之濃度，係較前述第1絕緣層中之前述至少1個的元素之濃度而更高。
  3. 如請求項1或2所記載之半導體記憶裝置，其中，係更進而具備有：第3絕緣層，係被設置在前述第1氧化矽層與前述第1閘極電極層之間，前述第3絕緣層，係包含有氧化鋁或氮化鋁。
  4. 如請求項1或2所記載之半導體記憶裝置，其中，係更進而具備有：第4絕緣層，係被設置在前述第1氧化矽層與前述導電層之間，前述第4絕緣層，係包含有氧化鋁或氮化鋁。
  5. 一種半導體記憶裝置，係具備有：第1層積體，係使複數之第1絕緣層與複數之第1閘極電極層在第1方向上交互層積；和第1半導體層，係被設置在前述第1層積體之中，並在前述第1方向上延伸；和第1電荷積蓄層，係被設置在前述第1半導體層與前述第1閘極電極層之間；和第2層積體，係使複數之第2絕緣層與複數之第2閘極電極層在前述第1方向上交互層積；和第2半導體層，係被設置在前述第2層積體之中，並在前述第1方向上延伸；和第2電荷積蓄層，係被設置在前述第2半導體層與前述 第2閘極電極層之間；和導電層，係被設置在前述第1層積體與前述第2層積體之間，並在前述第1方向以及與前述第1方向相垂直之第2方向上延伸；和第1氧化矽層，係被設置在前述第1閘極電極層與前述導電層之間，並包含從由磷(P)、硼(B)、碳(C)以及氟(F)而成之群中所選擇之至少1個的元素，前述第1氧化矽層，係包含有第1區域、和被設置在前述第1區域與前述第1閘極電極層之間以及前述第1區域與前述導電層之間之至少其中一者處之第2區域，前述第1區域之前述至少1個的元素之濃度，係較前述第2區域之前述至少1個的元素之濃度而更高。
  6. 如請求項5所記載之半導體記憶裝置，其中，前述第1氧化矽層中之前述至少1個的元素之濃度，係較前述第1絕緣層中之前述至少1個的元素之濃度而更高。
  7. 如請求項1或5所記載之半導體記憶裝置，其中，前述第1氧化矽層，係與前述第1閘極電極層以及前述導電層相接。
  8. 如請求項1或5所記載之半導體記憶裝置，其中，係更進而具備有：氧化鋁層，係被設置在前述第1閘極電極層與前述第1電荷積蓄層之間、以及前述第1氧化矽層與前述第1絕緣層 之間。
  9. 如請求項1或5所記載之半導體記憶裝置，其中，係更進而具備有：第2氧化矽層，係被設置在前述第2閘極電極層與前述導電層之間，並包含有前述至少1個的元素。
  10. 如請求項1或5所記載之半導體記憶裝置，其中，前述第1閘極電極層以及前述第2閘極電極層，係包含有鎢(W)。
  11. 如請求項1或5所記載之半導體記憶裝置，其中，前述導電層，係包含有鎢(W)。
  12. 如請求項1或5所記載之半導體記憶裝置，其中，係更進而具備有半導體基板，前述第1層積體以及前述第2層積體，係被設置在前述半導體基板之上，前述導電層係與前述半導體基板相接。
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