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JP2021150524A - 半導体記憶装置 - Google Patents

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洋一 峯村
検世 高橋
Kensei Takahashi
検世 高橋
孝司 浅野
Takashi Asano
孝司 浅野
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Abstract

【課題】電荷保持特性の向上が可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、複数の第１の絶縁層と複数の第１のゲート電極層とが第１の方向に交互に積層された第１の積層体と、第１の積層体の中に設けられ、第１の方向に延びる第１の半導体層と、第１の半導体層と第１のゲート電極層との間に設けられた第１の電荷蓄積層と、複数の第２の絶縁層と複数の第２のゲート電極層とが第１の方向に交互に積層された第２の積層体と、第２の積層体の中に設けられ、第１の方向に延びる第２の半導体層と、第２の半導体層と第２のゲート電極層との間に設けられた第２の電荷蓄積層と、第１の積層体と第２の積層体との間に設けられ、第１の方向及び第１の方向に垂直な第２の方向に延びる導電層と、第１のゲート電極層と導電層との間に設けられ、リン（Ｐ）、ボロン（Ｂ）、炭素（Ｃ）、及び、フッ素（Ｆ）からなる群から選ばれる少なくとも一つの元素を含む第１の酸化シリコン層と、を備える。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。
メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリでは、例えば、複数の絶縁層と複数のゲート電極層とが交互に積層された積層体に、積層体を貫通するメモリホールが形成されている。メモリホールの中に電荷蓄積層と半導体層を形成することで、複数のメモリセルが直列に接続されたメモリストリングが形成される。電荷蓄積層に保持される電荷の量を制御することで、メモリセルにデータが記憶される。
米国特許出願公開第２０１９／０１４８４０１号明細書
本発明が解決しようとする課題は、電荷保持特性の向上が可能な半導体記憶装置を提供することにある。
実施形態の半導体記憶装置は、複数の第１の絶縁層と複数の第１のゲート電極層とが第１の方向に交互に積層された第１の積層体と、前記第１の積層体の中に設けられ、前記第１の方向に延びる第１の半導体層と、前記第１の半導体層と前記第１のゲート電極層との間に設けられた第１の電荷蓄積層と、複数の第２の絶縁層と複数の第２のゲート電極層とが第１の方向に交互に積層された第２の積層体と、前記第２の積層体の中に設けられ、前記第１の方向に延びる第２の半導体層と、前記第２の半導体層と前記第２のゲート電極層との間に設けられた第２の電荷蓄積層と、前記第１の積層体と前記第２の積層体との間に設けられ、前記第１の方向及び前記第１の方向に垂直な第２の方向に延びる導電層と、前記第１のゲート電極層と前記導電層との間に設けられ、リン（Ｐ）、ボロン（Ｂ）、炭素（Ｃ）、及び、フッ素（Ｆ）からなる群から選ばれる少なくとも一つの元素を含む第１の酸化シリコン層と、を備える。
第１の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第１の実施形態の半導体記憶装置のメモリセルアレイの一部の拡大模式断面図。 第１の実施形態の半導体記憶装置のメモリセルアレイの一部の拡大模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第２の実施形態の半導体記憶装置のメモリセルアレイの一部の拡大模式断面図。 第３の実施形態の半導体記憶装置のメモリセルアレイの一部の拡大模式断面図。 第４の実施形態の半導体記憶装置のメモリセルアレイの一部の拡大模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とは、例えば、図面内での相対的位置関係を示す用語である。「上」、又は、「下」という用語は、必ずしも、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
（第１の実施形態）
第１の実施形態の半導体記憶装置は、複数の第１の絶縁層と複数の第１のゲート電極層とが第１の方向に交互に積層された第１の積層体と、第１の積層体の中に設けられ、第１の方向に延びる第１の半導体層と、第１の半導体層と第１のゲート電極層との間に設けられた第１の電荷蓄積層と、複数の第２の絶縁層と複数の第２のゲート電極層とが第１の方向に交互に積層された第２の積層体と、第２の積層体の中に設けられ、第１の方向に延びる第２の半導体層と、第２の半導体層と第２のゲート電極層との間に設けられた第２の電荷蓄積層と、第１の積層体と第２の積層体との間に設けられ、第１の方向及び第１の方向に垂直な第２の方向に延びる導電層と、第１のゲート電極層と導電層との間に設けられ、リン（Ｐ）、ボロン（Ｂ）、炭素（Ｃ）、及び、フッ素（Ｆ）からなる群から選ばれる少なくとも一つの元素を含む第１の酸化シリコン層と、を備える。
第１の実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリである。第１の実施形態の半導体記憶装置のメモリセルは、いわゆる、Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ型（ＭＯＮＯＳ型）のメモリセルである。
図１は、第１の実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図１では、メモリセルアレイ１００の上部の配線層等の図示は省略している。
メモリセルアレイ１００は、シリコン基板１０、複数の積層体１２、複数のメモリストリング１４、導電層１６、酸化シリコン層１８を備える。シリコン基板１０は、半導体基板の一例である。
積層体１２は、複数の層間絶縁層２０と複数のゲート電極層２２とが、第１の方向に交互に積層されている。第１の方向は、シリコン基板１０の表面の法線方向である。
複数のメモリストリング１４は、積層体１２の中を貫通する。複数のメモリストリング１４は、積層体１２の中を貫通するメモリホールの中に設けられる。複数のメモリストリング１４は、積層体１２の中を第１の方向に延びる。１本のメモリストリング１４は、複数のゲート電極層２２と共に、複数のメモリセルを構成する。
導電層１６は、２つの積層体１２の間に設けられる。導電層１６は、積層体１２の中を貫通する。導電層１６は、積層体１２の中を第１の方向に延びる。導電層１６は、シリコン基板１０に接する。導電層１６は、シリコン基板１０を介してメモリストリング１４の下端に電圧を印加する機能を有する。
酸化シリコン層１８は、導電層１６と積層体１２の間に設けられる。酸化シリコン層１８は、導電層１６とゲート電極層２２を電気的に分離する機能を有する。
図２及び図３は、第１の実施形態の半導体記憶装置のメモリセルアレイの一部の拡大模式断面図である。図２は、図３のＡＡ’断面である。図３は、図２のＢＢ’断面である。図２及び図３中、点線で囲まれた領域が１つのメモリセルに対応する。
メモリセルアレイ１００は、第１の積層体１２ａ、第２の積層体１２ｂ、導電層１６、第１の酸化シリコン層１８ａ、第２の酸化シリコン層１８ｂ、複数の第１の層間絶縁層２０ａ、複数の第２の層間絶縁層２０ｂ、複数の第１のゲート電極層２２ａ、複数の第２のゲート電極層２２ｂ、第１の半導体層２４ａ、第２の半導体層２４ｂ、第１の電荷蓄積層２６ａ、第２の電荷蓄積層２６ｂ、第１のコア絶縁層２８ａ、第２のコア絶縁層２８ｂ、第１の酸化アルミニウム層３０ａ、及び、第２の酸化アルミニウム層３０ｂを備える。
第１の層間絶縁層２０ａは、第１の絶縁層の一例である。第２の層間絶縁層２０ｂは、第２の絶縁層の一例である。第１の酸化アルミニウム層３０ａは、酸化アルミニウム層の一例である。
第１の積層体１２ａは、複数の第１の層間絶縁層２０ａと複数の第１のゲート電極層２２ａとが、第１の方向に交互に積層されて形成されている。
第１のゲート電極層２２ａは、例えば、金属である。第１のゲート電極層２２ａは、例えば、タングステン（Ｗ）を含む。第１のゲート電極層２２ａは、例えば、複数の金属の積層構造であっても構わない。第１のゲート電極層２２ａは、例えば、窒化チタン（ＴｉＮ）とタングステン（Ｗ）の積層構造である。第１のゲート電極層２２ａの第１の方向の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。
第１の層間絶縁層２０ａは、第１のゲート電極層２２ａと第１のゲート電極層２２ａの間を電気的に分離する。第１の層間絶縁層２０ａは、例えば、酸化シリコンである。第１の層間絶縁層２０ａの第１の方向の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。
第１の半導体層２４ａ、第１の電荷蓄積層２６ａ、及び、第１のコア絶縁層２８ａは、第１の積層体１２ａの中の１本のメモリストリング１４を構成する。
第１の半導体層２４ａは、第１の積層体１２ａの中を、第１の方向に延びる。第１の半導体層２４ａは、第１の積層体１２ａを貫通する。第１の積層体１２ａは、複数の第１のゲート電極層２２ａに囲まれる。第１の半導体層２４ａは、例えば、円筒状である。第１の半導体層２４ａは、メモリセルのトランジスタのチャネルとして機能する。
第１の半導体層２４ａは、例えば、多結晶の半導体である。第１の半導体層２４ａは、例えば、多結晶シリコンである。
第１の電荷蓄積層２６ａは、第１の半導体層２４ａと第１のゲート電極層２２ａとの間に設けられる。第１の電荷蓄積層２６ａは、例えば、第１の半導体層２４ａの側から、トンネル絶縁膜、電荷トラップ膜、ブロック絶縁膜を有する。電荷トラップ膜は、トンネル絶縁膜とブロック絶縁膜との間に設けられる。トンネル絶縁膜、電荷トラップ膜、ブロック絶縁膜は、例えば、それぞれ、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜である。
トンネル絶縁膜は、電荷を選択的に通過させる機能を有する。電荷トラップ膜は、電荷をトラップして蓄積する機能を有する。ブロック絶縁膜は、電荷トラップ膜と第１のゲート電極層２２ａとの間に流れる電流を阻止する機能を有する。メモリセルは、いわゆる、ＭＯＮＯＳ型のメモリセルである。
第１の電荷蓄積層２６ａは、第１の半導体層２４ａの側面に沿って設けられる。第１の電荷蓄積層２６ａは、第１の方向に隣り合うメモリセルの間で分断されても構わない。
第１の電荷蓄積層２６ａに蓄積される電荷の量に応じて、メモリセルのトランジスタの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルがデータを記憶することが可能となる。
例えば、メモリセルのトランジスタの閾値電圧が変化することで、トランジスタがオンする電圧が変化する。例えば、閾値電圧が高い状態をデータ“０”、閾値電圧が低い状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。
第１のコア絶縁層２８ａは、第１の半導体層２４ａに囲まれる。第１のコア絶縁層２８ａは、第１の方向に延びる。第１のコア絶縁層２８ａは、例えば、酸化シリコンである。
第２の積層体１２ｂは、複数の第２の層間絶縁層２０ｂと複数の第２のゲート電極層２２ｂとが、第１の方向に交互に積層されて形成されている。
第２の半導体層２４ｂ、第２の電荷蓄積層２６ｂ、及び、第２のコア絶縁層２８ｂは、第２の積層体１２ｂの中の１本のメモリストリング１４を構成する。
第２の半導体層２４ｂは、第２の積層体１２ｂの中を、第１の方向に延びる。第２の半導体層２４ｂは、第２の積層体１２ｂを貫通する。
第２の電荷蓄積層２６ｂは、第２の半導体層２４ｂと第２のゲート電極層２２ｂとの間に設けられる。
第２のコア絶縁層２８ｂは、第２の半導体層２４ｂに囲まれる。第２のコア絶縁層２８ｂは、第１の方向に延びる。
第２の層間絶縁層２０ｂ、第２のゲート電極層２２ｂ、第２の半導体層２４ｂ、第２の電荷蓄積層２６ｂ、及び、第２のコア絶縁層２８ｂは、それぞれ、第１の層間絶縁層２０ａ、第１のゲート電極層２２ａ、第１の半導体層２４ａ、第１の電荷蓄積層２６ａ、及び、第１のコア絶縁層２８ａと同様の構成及び機能を備える。
導電層１６は、第１の積層体１２ａと第２の積層体１２ｂとの間に設けられる。導電層１６は、第１の方向及び第１の方向に垂直な第２の方向に延びる。導電層１６は、例えば、板状である。導電層１６は、シリコン基板１０に接する。
導電層１６は、例えば、金属又は半導体である。導電層１６は、例えば、タングステン（Ｗ）を含む。導電層１６は、例えば、複数の金属の積層構造であっても構わない。導電層１６は、は、例えば、窒化チタン（ＴｉＮ）とタングステン（Ｗ）の積層構造である。
第１の酸化シリコン層１８ａは、第１の積層体１２ａと導電層１６との間に設けられる。第１の酸化シリコン層１８ａは、第１のゲート電極層２２ａと導電層１６との間に設けられる。第１の酸化シリコン層１８ａは、第１のゲート電極層２２ａに接する。第１の酸化シリコン層１８ａは、導電層１６に接する。第１の酸化シリコン層１８ａは、第１の層間絶縁層２０ａと導電層１６との間に設けられる。
第１の酸化シリコン層１８ａは、第１のゲート電極層２２ａと導電層１６とを電気的に分離する機能を有する。
第１の酸化シリコン層１８ａは、酸化シリコンを主成分とする。酸化シリコンを主成分とするとは、第１の酸化シリコン層１８ａに含まれる成分の中で、酸化シリコンのモル分率が最も高い成分であることを意味する。
第１の酸化シリコン層１８ａは、リン（Ｐ）、ボロン（Ｂ）、炭素（Ｃ）、及び、フッ素（Ｆ）からなる群から選ばれる少なくとも一つの元素を、不純物元素として含む。第１の酸化シリコン層１８ａは、例えば、リン（Ｐ）を含む酸化シリコンである。第１の酸化シリコン層１８ａは、例えば、ボロン（Ｂ）を含む酸化シリコンである。第１の酸化シリコン層１８ａは、例えば、炭素（Ｃ）を含む酸化シリコンである。第１の酸化シリコン層１８ａは、例えば、フッ素（Ｆ）を含む酸化シリコンである。
第１の酸化シリコン層１８ａに含まれる上記不純物元素の濃度は、例えば、１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。
第１の酸化シリコン層１８ａに含まれる上記不純物元素の濃度は、例えば、第１の層間絶縁層２０ａに含まれる上記不純物元素の濃度よりも高い。
第１の酸化アルミニウム層３０ａは、第１のゲート電極層２２ａと第１の電荷蓄積層２６ａとの間、及び、第１の酸化シリコン層１８ａと第１の層間絶縁層２０ａとの間に設けられる。第１の酸化アルミニウム層３０ａは、メモリセルのブロック絶縁膜の一部として機能する。第１の酸化アルミニウム層３０ａは、第１の電荷蓄積層２６ａと第１のゲート電極層２２ａとの間に流れる電流を阻止する機能を有する。
第２の酸化シリコン層１８ｂは、第２の積層体１２ｂと導電層１６との間に設けられる。第２の酸化シリコン層１８ｂは、第２のゲート電極層２２ｂと導電層１６との間に設けられる。第２の酸化シリコン層１８ｂは、第２のゲート電極層２２ｂに接する。第２の酸化シリコン層１８ｂは、導電層１６に接する。第２の酸化シリコン層１８ｂは、第２の層間絶縁層２０ｂと導電層１６との間に設けられる。
第２の酸化シリコン層１８ｂは、第２のゲート電極層２２ｂと導電層１６とを電気的に分離する機能を有する。
第２の酸化シリコン層１８ｂは、酸化シリコンを主成分とする。酸化シリコンを主成分とするとは、第２の酸化シリコン層１８ｂに含まれる成分の中で、酸化シリコンのモル分率が最も高い成分であることを意味する。
第２の酸化シリコン層１８ｂは、リン（Ｐ）、ボロン（Ｂ）、炭素（Ｃ）、及び、フッ素（Ｆ）からなる群から選ばれる少なくとも一つの元素を、不純物元素として含む。第２の酸化シリコン層１８ｂは、例えば、リン（Ｐ）を含む酸化シリコンである。第２の酸化シリコン層１８ｂは、例えば、ボロン（Ｂ）を含む酸化シリコンである。第２の酸化シリコン層１８ｂは、例えば、炭素（Ｃ）を含む酸化シリコンである。第２の酸化シリコン層１８ｂは、例えば、フッ素（Ｆ）を含む酸化シリコンである。
第２の酸化シリコン層１８ｂに含まれる上記不純物元素の濃度は、例えば、１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。
第２の酸化シリコン層１８ｂに含まれる上記不純物元素の濃度は、例えば、第２の層間絶縁層２０ｂに含まれる上記不純物元素の濃度よりも高い。
第２の酸化アルミニウム層３０ｂは、第２のゲート電極層２２ｂと第２の電荷蓄積層２６ｂとの間、及び、第２の酸化シリコン層１８ｂと第２の層間絶縁層２０ｂとの間に設けられる。第２の酸化アルミニウム層３０ｂは、メモリセルのブロック絶縁膜の一部として機能する。第２の酸化アルミニウム層３０ｂは、第２の電荷蓄積層２６ｂと第２のゲート電極層２２ｂとの間に流れる電流を阻止する機能を有する。
次に、第１の実施形態の半導体記憶装置の製造方法の一例について説明する。以下、第１の実施形態の半導体記憶装置のメモリセルアレイ１００の製造方法の一例について説明する。
図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３は、第１の実施形態の半導体記憶装置の製造方法を示す模式断面図である。図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３は、それぞれ、図２に対応する断面を示す。
最初に、図示しない半導体基板の上に、酸化シリコン膜５０と窒化シリコン膜５２とを交互に積層する（図４）。複数の酸化シリコン膜５０と複数の窒化シリコン膜５２とが第１の方向に交互に積層された構造が形成される。
酸化シリコン膜５０と窒化シリコン膜５２は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。酸化シリコン膜５０の一部は、最終的に第１の層間絶縁層２０ａ及び第２の層間絶縁層２０ｂとなる。
次に、酸化シリコン膜５０と窒化シリコン膜５２にメモリホール５４を形成する（図５）。メモリホール５４は、酸化シリコン膜５０と窒化シリコン膜５２を貫通し、第１の方向に延びる。メモリホール５４は、例えば、リソグラフィ法とＲｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）により形成する。
次に、メモリホール５４の内部に、電荷蓄積膜５６、多結晶シリコン膜５８、及び、酸化シリコン膜６０を形成する（図６）。電荷蓄積膜５６は、例えば、酸化シリコン膜、窒化シリコン膜、及び、酸化シリコン膜の積層膜である。電荷蓄積膜５６、多結晶シリコン膜５８、及び、酸化シリコン膜６０は、例えば、ＣＶＤ法により形成する。
電荷蓄積膜５６は、最終的に、第１の電荷蓄積層２６ａ及び第２の電荷蓄積層２６ｂとなる。多結晶シリコン膜５８は、最終的に、第１の半導体層２４ａ及び第２の半導体層２４ｂとなる。酸化シリコン膜６０は、最終的に、第１のコア絶縁層２８ａ及び第２のコア絶縁層２８ｂとなる。
次に、酸化シリコン膜５０と窒化シリコン膜５２に開口部６２を形成する（図７）。開口部６２は、例えば、リソグラフィ法とＲＩＥ法により形成する。
次に、開口部６２をエッチング用の溝として用いて、窒化シリコン膜５２をウェットエッチングより選択的に除去する（図８）。ウェットエッチングには、例えば、リン酸溶液を用い、窒化シリコン膜５２を酸化シリコン膜５０、及び、電荷蓄積膜５６に対して選択的にエッチングする。
次に、窒化シリコン膜５２が除去された領域に、酸化アルミニウム膜６４を形成する（図９）。酸化アルミニウム膜６４は、例えば、ＣＶＤ法により形成する。酸化アルミニウム膜６４は、最終的に、第１の酸化アルミニウム層３０ａ及び第２の酸化アルミニウム層３０ｂとなる。
次に、タングステン膜６６を形成する（図１０）。タングステン膜６６は、例えば、ＣＶＤ法により形成する。
タングステン膜６６は、最終的に、第１のゲート電極層２２ａ及び第２のゲート電極層２２ｂとなる。タングステン膜６６を形成する前に、例えば、窒化チタン膜等のバリアメタル膜を形成することも可能である。
次に、開口部６２の内壁のタングステン膜６６を、除去する（図１１）。タングステン膜６６の除去は、例えば、ウェットエッチングにより行う。
次に、開口部６２の内壁に、リン（Ｐ）を含む酸化シリコン膜６８を形成する（図１２）。酸化シリコン膜６８は、例えば、ＣＶＤ法により形成する。酸化シリコン膜６８は、最終的に、第１の酸化シリコン層１８ａ及び第２の酸化シリコン層１８ｂとなる。なお、リン（Ｐ）を含む酸化シリコン膜６８は、リンを含まない酸化シリコン膜をＣＶＤ法により形成した後、リンを酸化シリコン膜の中にイオン注入することによっても形成できる。
次に、開口部６２をタングステン膜７０で埋め込む（図１３）。タングステン膜７０は、例えば、ＣＶＤ法により形成される。
タングステン膜７０は、最終的に、導電層１６となる。タングステン膜７０を形成する前に、例えば、窒化チタン膜等のバリアメタル膜を形成することも可能である。
以上の製造方法により、第１の実施形態の半導体記憶装置のメモリセルアレイ１００が製造される。
次に、第１の実施形態の半導体記憶装置の作用及び効果について説明する。
３次元ＮＡＮＤフラッシュメモリでは、メモリセルアレイを構成する積層体の端部に近いメモリセルの電荷保持特性が、特異的に劣化する場合がある。電荷保持特性が劣化することにより、積層体の端部に近いメモリセルにデータリテンション不良が発生するおそれがある。積層体の端部に近いメモリセルの電荷保持特性の劣化は、特に、２つの積層体の間の領域に、導電層が設けられた場合に、顕著になる。
発明者による検討の結果、積層体の端部と導電層の間に、リン（Ｐ）、ボロン（Ｂ）、炭素（Ｃ）、及び、フッ素（Ｆ）からなる群から選ばれる少なくとも一つの元素を不純物元素として含む酸化シリコン層を設けることで、積層体の端部に近いメモリセルの電荷保持特性の劣化が抑制されることが明らかになった。
第１の実施形態の半導体記憶装置のメモリセルアレイ１００は、第１の積層体１２ａと導電層１６との間に、リン（Ｐ）、ボロン（Ｂ）、炭素（Ｃ）、及び、フッ素（Ｆ）からなる群から選ばれる少なくとも一つの元素を不純物元素として含む第１の酸化シリコン層１８ａが設けられる。第１の酸化シリコン層１８ａは、第１のゲート電極層２２ａと導電層１６との間に設けられる。
また、第２の積層体１２ｂと導電層１６との間に、リン（Ｐ）、ボロン（Ｂ）、炭素（Ｃ）、及び、フッ素（Ｆ）からなる群から選ばれる少なくとも一つの元素を不純物元素として含む第２の酸化シリコン層１８ｂが設けられる。第２の酸化シリコン層１８ｂは、第２のゲート電極層２２ｂと導電層１６との間に設けられる。
したがって、第１の実施形態の半導体記憶装置では、積層体の端部に近いメモリセルの電荷保持特性の劣化が抑制され、データリテンション不良の発生が抑制される。よって、第１の実施形態によれば、電荷保持特性の向上が可能な半導体記憶装置が実現できる。
積層体の端部に近いメモリセルの電荷保持特性が、特異的に劣化する要因として、可動イオンが考えられる。例えば、メモリセルアレイの中のナトリウム（Ｎａ）やカリウム（Ｋ）等の可動イオンが、メモリセルの電荷蓄積層にトラップされることで、メモリセルの電荷保持特性が劣化することが考えられる。例えば、導電層の形成プロセス、又は、導電層の構造に関連して、メモリセルアレイの中に可動イオンが入り、メモリセルの電荷保持特性が劣化することが考えられる。
例えば、リン（Ｐ）を含む酸化シリコンは、ナトリウム（Ｎａ）やカリウム（Ｋ）に対するゲッタリング能力を有することが知られている。第１の酸化シリコン層１８ａ及び第２の酸化シリコン層１８ｂにより、可動イオンが固定され、メモリセルの電荷保持特性の劣化が抑制されることが考えられる。
メモリセルの電荷保持特性の劣化を抑制する観点から、第１の酸化シリコン層１８ａ及び第２の酸化シリコン層１８ｂに含まれる上記不純物元素の濃度は、１×１０１７ａｔｏｍｓ／ｃｍ３以上であることが好ましく、１×１０１８ａｔｏｍｓ／ｃｍ３以上であることがより好ましい。
第１のゲート電極層２２ａ及び第２のゲート電極層２２ｂと、導電層１６との間のリーク電流を抑制する観点から、第１の酸化シリコン層１８ａ及び第２の酸化シリコン層１８ｂに含まれる上記不純物元素の濃度は、１×１０２１ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
以上、第１の実施形態によれば、電荷保持特性の向上が可能な半導体記憶装置を提供することができる。
（第２の実施形態）
第２の実施形態の半導体記憶装置は、第１の酸化シリコン層は、第１の領域と、第１の領域と第１のゲート電極層との間、及び、第１の領域と導電層との間の少なくともいずれか一方に設けられる第２の領域を含み、第１の領域の少なくとも一つの元素の濃度は、第２の領域の少なくとも一つの元素の濃度よりも高い点で、第１の実施形態の半導体記憶装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第２の実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリである。第２の実施形態の半導体記憶装置のメモリセルは、いわゆる、ＭＯＮＯＳ型のメモリセルである。
図１４は、第２の実施形態の半導体記憶装置のメモリセルアレイの一部の拡大模式断面図である。
メモリセルアレイ２００は、第１の積層体１２ａ、第２の積層体１２ｂ、導電層１６、第１の酸化シリコン層１８ａ、第２の酸化シリコン層１８ｂ、複数の第１の層間絶縁層２０ａ、複数の第２の層間絶縁層２０ｂ、複数の第１のゲート電極層２２ａ、複数の第２のゲート電極層２２ｂ、第１の半導体層２４ａ、第２の半導体層２４ｂ、第１の電荷蓄積層２６ａ、第２の電荷蓄積層２６ｂ、第１のコア絶縁層２８ａ、第２のコア絶縁層２８ｂ、第１の酸化アルミニウム層３０ａ、及び、第２の酸化アルミニウム層３０ｂを備える。
第１の層間絶縁層２０ａは、第１の絶縁層の一例である。第２の層間絶縁層２０ｂは、第２の絶縁層の一例である。第１の酸化アルミニウム層３０ａは、酸化アルミニウム層の一例である。
第１の酸化シリコン層１８ａは、第１の高不純物濃度領域１９ａ、第１の低不純物濃度領域１９ｂを有する。第１の高不純物濃度領域１９ａは、第１の領域の一例である。第１の低不純物濃度領域１９ｂは、第２の領域の一例である。
第１の低不純物濃度領域１９ｂは、第１の高不純物濃度領域１９ａと第１のゲート電極層２２ａとの間に設けられる。また、第１の低不純物濃度領域１９ｂは、第１の高不純物濃度領域１９ａと導電層１６との間に設けられる。第１の高不純物濃度領域１９ａは、２つの第１の低不純物濃度領域１９ｂの間に挟まれる。
第１の高不純物濃度領域１９ａは、リン（Ｐ）、ボロン（Ｂ）、炭素（Ｃ）、及び、フッ素（Ｆ）からなる群から選ばれる少なくとも一つの元素を、不純物元素として含む。第１の高不純物濃度領域１９ａに含まれる上記不純物元素の濃度は、例えば、１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。
第１の低不純物濃度領域１９ｂに含まれる上記不純物元素の濃度は、例えば、１×１０１７ａｔｏｍｓ／ｃｍ３未満である。上記不純物元素が、第１の低不純物濃度領域１９ｂに含まれない場合もある。
第２の酸化シリコン層１８ｂは、第２の高不純物濃度領域１９ｃ、第２の低不純物濃度領域１９ｄを有する。
第２の低不純物濃度領域１９ｄは、第２の高不純物濃度領域１９ｃと第２のゲート電極層２２ｂとの間に設けられる。また、第２の低不純物濃度領域１９ｄは、第２の高不純物濃度領域１９ｃと導電層１６との間に設けられる。第２の高不純物濃度領域１９ｃは、２つの第２の低不純物濃度領域１９ｄの間に挟まれる。
第２の高不純物濃度領域１９ｃは、リン（Ｐ）、ボロン（Ｂ）、炭素（Ｃ）、及び、フッ素（Ｆ）からなる群から選ばれる少なくとも一つの元素を、不純物元素として含む。第２の高不純物濃度領域１９ｃに含まれる上記不純物元素の濃度は、例えば、１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。
第２の低不純物濃度領域１９ｄに含まれる上記不純物元素の濃度は、例えば、１×１０１７ａｔｏｍｓ／ｃｍ３未満である。上記不純物元素が、第２の低不純物濃度領域１９ｄに含まれない場合もある。
第２の実施形態の半導体記憶装置によれば、メモリセルの電荷保持特性の劣化の抑制と、第１のゲート電極層２２ａ及び第２のゲート電極層２２ｂと、導電層１６との間のリーク電流の抑制との最適化を図ることが容易である。
なお、第１の低不純物濃度領域１９ｂを、第１の高不純物濃度領域１９ａと第１のゲート電極層２２ａとの間、又は、第１の高不純物濃度領域１９ａと導電層１６との間のいずれか一方のみに設けることも可能である。
同様に、第２の低不純物濃度領域１９ｄを、第２の高不純物濃度領域１９ｃと第２のゲート電極層２２ｂとの間、又は、第２の高不純物濃度領域１９ｃと導電層１６との間のいずれか一方のみに設けることも可能である。
以上、第２の実施形態によれば、電荷保持特性の向上が可能な半導体記憶装置を提供することができる。さらに、メモリセルの電荷保持特性の劣化の抑制と、ゲート電極層と導電層との間のリーク電流の抑制との最適化を図ることが容易である。
（第３の実施形態）
第３の実施形態の半導体記憶装置は、第１の酸化シリコン層と第１のゲート電極層との間に設けられた第３の絶縁層を、更に備え、第３の絶縁層は、酸化アルミニウム又は窒化アルミニウムを含む点で、第１の実施形態の半導体記憶装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第３の実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリである。第３の実施形態の半導体記憶装置のメモリセルは、いわゆる、ＭＯＮＯＳ型のメモリセルである。
図１５は、第３の実施形態の半導体記憶装置のメモリセルアレイの一部の拡大模式断面図である。
メモリセルアレイ３００は、第１の積層体１２ａ、第２の積層体１２ｂ、導電層１６、第１の酸化シリコン層１８ａ、第２の酸化シリコン層１８ｂ、複数の第１の層間絶縁層２０ａ、複数の第２の層間絶縁層２０ｂ、複数の第１のゲート電極層２２ａ、複数の第２のゲート電極層２２ｂ、第１の半導体層２４ａ、第２の半導体層２４ｂ、第１の電荷蓄積層２６ａ、第２の電荷蓄積層２６ｂ、第１のコア絶縁層２８ａ、第２のコア絶縁層２８ｂ、第１の酸化アルミニウム層３０ａ、第２の酸化アルミニウム層３０ｂ、第３の酸化アルミニウム層３２ａ、及び、第４の酸化アルミニウム層３２ｂを備える。
第３の酸化アルミニウム層３２ａは、第３の絶縁層の一例である。
第３の酸化アルミニウム層３２ａは、第１の酸化シリコン層１８ａと第１のゲート電極層２２ａとの間に設けられる。第３の酸化アルミニウム層３２ａは、第１の酸化シリコン層１８ａと第１の層間絶縁層２０ａとの間に設けられる。第３の酸化アルミニウム層３２ａは、第１の酸化シリコン層１８ａと第１の酸化アルミニウム層３０ａとの間に設けられる。第３の酸化アルミニウム層３２ａは、酸化アルミニウムを含む。
第４の酸化アルミニウム層３２ｂは、第２の酸化シリコン層１８ｂと第２のゲート電極層２２ｂとの間に設けられる。第４の酸化アルミニウム層３２ｂは、第２の酸化シリコン層１８ｂと第２の層間絶縁層２０ｂとの間に設けられる。第４の酸化アルミニウム層３２ｂは、第２の酸化シリコン層１８ｂと第２の酸化アルミニウム層３０ｂとの間に設けられる。第４の酸化アルミニウム層３２ｂは、酸化アルミニウムを含む。
第３の実施形態の半導体記憶装置は、第３の酸化アルミニウム層３２ａを備えることで、さらに、電荷保持特性の向上が可能となる。また、第３の実施形態の半導体記憶装置は、第４の酸化アルミニウム層３２ｂを備えることで、更に、電荷保持特性の向上が可能となる。
第３の酸化アルミニウム層３２ａ、又は、第４の酸化アルミニウム層３２ｂにかえて、窒化アルミニウムを含む絶縁層を適用しても、同様に、電荷保持特性の向上が可能となる。
以上、第３の実施形態によれば、電荷保持特性の向上が可能な半導体記憶装置を提供することができる。第１の実施形態と比較して、更に、電荷保持特性の向上が可能な半導体記憶装置を提供することができる。
（第４の実施形態）
第４の実施形態の半導体記憶装置は、第１の酸化シリコン層と導電層との間に設けられた第４の絶縁層を、更に備え、第４の絶縁層は、酸化アルミニウム又は窒化アルミニウムを含む点で、第１の実施形態の半導体記憶装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第４の実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリである。第４の実施形態の半導体記憶装置のメモリセルは、いわゆる、ＭＯＮＯＳ型のメモリセルである。
図１６は、第４の実施形態の半導体記憶装置のメモリセルアレイの一部の拡大模式断面図である。
メモリセルアレイ４００は、第１の積層体１２ａ、第２の積層体１２ｂ、導電層１６、第１の酸化シリコン層１８ａ、第２の酸化シリコン層１８ｂ、複数の第１の層間絶縁層２０ａ、複数の第２の層間絶縁層２０ｂ、複数の第１のゲート電極層２２ａ、複数の第２のゲート電極層２２ｂ、第１の半導体層２４ａ、第２の半導体層２４ｂ、第１の電荷蓄積層２６ａ、第２の電荷蓄積層２６ｂ、第１のコア絶縁層２８ａ、第２のコア絶縁層２８ｂ、第１の酸化アルミニウム層３０ａ、第２の酸化アルミニウム層３０ｂ、第５の酸化アルミニウム層３４ａ、及び、第６の酸化アルミニウム層３４ｂを備える。
第５の酸化アルミニウム層３４ａは、第４の絶縁層の一例である。
第５の酸化アルミニウム層３４ａは、第１の酸化シリコン層１８ａと導電層１６との間に設けられる。第５の酸化アルミニウム層３４ａは、酸化アルミニウムを含む。
第６の酸化アルミニウム層３４ｂは、第２の酸化シリコン層１８ｂと導電層１６との間に設けられる。第６の酸化アルミニウム層３４ｂは、酸化アルミニウムを含む。
第４の実施形態の半導体記憶装置は、第５の酸化アルミニウム層３４ａを備えることで、更に、電荷保持特性の向上が可能となる。また、第４の実施形態の半導体記憶装置は、第６の酸化アルミニウム層３４ｂを備えることで、更に、電荷保持特性の向上が可能となる。
第５の酸化アルミニウム層３４ａ、又は、第６の酸化アルミニウム層３４ｂにかえて、窒化アルミニウムを含む絶縁層を適用しても、同様に、電荷保持特性の向上が可能となる。
以上、第４の実施形態によれば、電荷保持特性の向上が可能な半導体記憶装置を提供することができる。第１の実施形態と比較して、更に、電荷保持特性の向上が可能な半導体記憶装置を提供することができる。
第１ないし第４の実施形態において、ゲート電極層の間の層間絶縁層は、例えば、空洞であっても構わない。
第１ないし第４の実施形態において、ＭＯＮＯＳ構造のメモリセルを例に説明したが、例えば、電荷蓄積層の電荷トラップ膜にかえて、導電膜を用いるフローティングゲート構造のメモリセルを適用することも可能である。
また、第１ないし第４の実施形態では、１つのメモリホールに１つの半導体層を設ける構造を例に説明したが、１つのメモリホールに２つ以上に分割された複数の半導体層を設ける構造とすることも可能である。この構造の場合、積層体の中のメモリセルの数を２倍以上にすることが可能となる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ シリコン基板（半導体基板）
１２ａ 第１の積層体
１２ｂ 第２の積層体
１６ 導電層
１８ａ 第１の酸化シリコン層
１８ｂ 第２の酸化シリコン層
１９ａ 第１の高不純物濃度領域（第１の領域）
１９ｂ 第１の低不純物濃度領域（第２の領域）
２０ａ 第１の層間絶縁層（第１の絶縁層）
２０ｂ 第２の層間絶縁層（第２の絶縁層）
２２ａ 第１のゲート電極層
２２ｂ 第２のゲート電極層
２４ａ 第１の半導体層
２４ｂ 第２の半導体層
２６ａ 第１の電荷蓄積層
２６ｂ 第２の電荷蓄積層
３０ａ 第１の酸化アルミニウム層（酸化アルミニウム層）
３２ａ 第３の酸化アルミニウム層（第３の絶縁層）
３４ａ 第５の酸化アルミニウム層（第４の絶縁層）

Claims (12)

  1. 複数の第１の絶縁層と複数の第１のゲート電極層とが第１の方向に交互に積層された第１の積層体と、
    前記第１の積層体の中に設けられ、前記第１の方向に延びる第１の半導体層と、
    前記第１の半導体層と前記第１のゲート電極層との間に設けられた第１の電荷蓄積層と、
    複数の第２の絶縁層と複数の第２のゲート電極層とが前記第１の方向に交互に積層された第２の積層体と、
    前記第２の積層体の中に設けられ、前記第１の方向に延びる第２の半導体層と、
    前記第２の半導体層と前記第２のゲート電極層との間に設けられた第２の電荷蓄積層と、
    前記第１の積層体と前記第２の積層体との間に設けられ、前記第１の方向及び前記第１の方向に垂直な第２の方向に延びる導電層と、
    前記第１のゲート電極層と前記導電層との間に設けられ、リン（Ｐ）、ボロン（Ｂ）、炭素（Ｃ）、及び、フッ素（Ｆ）からなる群から選ばれる少なくとも一つの元素を含む第１の酸化シリコン層と、
    を備える半導体記憶装置。
  2. 前記第１の酸化シリコン層の中の前記少なくとも一つの元素の濃度は、前記第１の絶縁層の中の前記少なくとも一つの元素の濃度よりも高い請求項１記載の半導体記憶装置。
  3. 前記第１の酸化シリコン層の中の前記少なくとも一つの元素の濃度は、１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である請求項１又は請求項２記載の半導体記憶装置。
  4. 前記第１の酸化シリコン層は、第１の領域と、前記第１の領域と前記第１のゲート電極層との間、及び、前記第１の領域と前記導電層との間の少なくともいずれか一方に設けられる第２の領域を含み、
    前記第１の領域の前記少なくとも一つの元素の濃度は、前記第２の領域の前記少なくとも一つの元素の濃度よりも高い請求項１ないし請求項３いずれか一項記載の半導体記憶装置。
  5. 前記第１の酸化シリコン層は、前記第１のゲート電極層及び前記導電層に接する請求項１ないし請求項４いずれか一項記載の半導体記憶装置。
  6. 前記第１のゲート電極層と前記第１の電荷蓄積層との間、及び、前記第１の酸化シリコン層と前記第１の絶縁層との間に設けられた酸化アルミニウム層を、更に備える請求項１ないし請求項４いずれか一項記載の半導体記憶装置。
  7. 前記第１の酸化シリコン層と前記第１のゲート電極層との間に設けられた第３の絶縁層を、更に備え、前記第３の絶縁層は、酸化アルミニウム又は窒化アルミニウムを含む請求項１ないし請求項４いずれか一項記載の半導体記憶装置。
  8. 前記第１の酸化シリコン層と前記導電層との間に設けられた第４の絶縁層を、更に備え、前記第４の絶縁層は、酸化アルミニウム又は窒化アルミニウムを含む請求項１ないし請求項４いずれか一項記載の半導体記憶装置。
  9. 前記第２のゲート電極層と前記導電層との間に設けられ、前記少なくとも一つの元素を含む第２の酸化シリコン層を、
    更に備える請求項１ないし請求項８いずれか一項記載の半導体記憶装置。
  10. 前記第１のゲート電極層及び前記第２のゲート電極層は、タングステン（Ｗ）を含む請求項１ないし請求項９いずれか一項記載の半導体記憶装置。
  11. 前記導電層は、タングステン（Ｗ）を含む請求項１ないし請求項１０いずれか一項記載の半導体記憶装置。
  12. 半導体基板を更に、備え、
    前記第１の積層体及び前記第２の積層体は、前記半導体基板の上に設けられ、前記導電層は前記半導体基板に接する請求項１ないし請求項１１いずれか一項記載の半導体記憶装置。
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