TWI736495B

TWI736495B - 用於記憶裝置之編程方法

Info

Publication number: TWI736495B
Application number: TW109146866A
Authority: TW
Inventors: 程政憲; 黃昱閎; 李佳鴻; 陳映仁
Original assignee: 旺宏電子股份有限公司
Priority date: 2020-12-30
Filing date: 2020-12-30
Publication date: 2021-08-11
Also published as: TW202226255A

Abstract

提供一種用於記憶裝置之編程方法。記憶裝置包含複數個記憶胞、電性連接至記憶胞之位元線與多條字元線。當記憶裝置處於在一編程操作中，記憶胞包含選擇記憶胞與多個未選擇記憶胞。編程方法包含進行多個預充電步驟、進行多個編程步驟、以及在預充電步驟和編程步驟後對選擇記憶胞進行驗證步驟。每一預充電步驟包含對電性連接至未選擇記憶胞之位元線施加預充電電壓。每一編程步驟包含對電性連接至選擇記憶胞之字元線施加編程電壓。

Description

用於記憶裝置之編程方法

本揭露係有關於用於記憶裝置之編程方法，更特別是有關於用於三維(3-dimentional)記憶裝置之編程方法。

隨著積體電路中元件的關鍵尺寸逐漸縮小至製程技術的極限，設計者已經開始尋找可達成更大記憶體密度的技術，藉此達成較低的位元成本(costs per bit)。然而，隨著技術趨勢朝向縮小記憶胞之尺寸與間距之方向發展，在記憶胞進行編程操作期間之編程干擾問題變得愈來愈嚴重。

因此，降低記憶裝置被編程時的編程干擾(program disturbance)問題是相當重要的。

本揭露係有關於用於記憶裝置之編程(program)方法。

根據本揭露之一方面，提供一種用於記憶裝置之編程方法。記憶裝置包含複數個記憶胞、電性連接至複數個記憶胞之一位元線與多條字元線。當記憶裝置處於一編程操作時，複數個記憶胞包含一選擇記憶胞與多個未選擇記憶胞。編程方法包含：進行多個預充電步驟、進行多個編程步驟以及在預充電步驟和編程步驟後，對選擇記憶胞進行驗證步驟。每一預充電步驟包含對電性連接至未選擇記憶胞之位元線施加預充電電壓。每一編程步驟包含對多條字元線中電性連接至選擇記憶胞之字元線施加編程電壓。

根據本揭露之另一方面，提供一種用於記憶裝置之編程方法。記憶裝置包含複數個記憶胞、電性連接至複數個記憶胞之一位元線與多條字元線，當記憶裝置處於一編程操作時，複數個記憶胞包含一選擇記憶胞與多個未選擇記憶胞。編程方法包含：進行一第一預充電步驟、進行一第一編程步驟、進行多個第二預充電步驟以及進行多個第二編程步驟。第一預充電步驟包含對電性連接至未選擇記憶胞之位元線施加預充電電壓。第一編程步驟包含對多條字元線中電性連接至選擇記憶胞之字元線施加第一編程電壓。每一第二預充電步驟包含對電性連接至未選擇記憶胞之位元線施加預充電電壓。每一第二編程步驟包含對多條字元線中電性連接至選擇記憶胞之字元線施加第二編程電壓。第二編程電壓和第一編程電壓不同。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下。

101:第一記憶體串列

102:第二記憶體串列

201,202,301~303,604,609,613,618,622,626:預充電步驟

211,212,311~313,601,606,611,615,620,624,628:編程步驟

231~234,331~336,602,605,607,610,612,614,616,619,621,623,625,627,629:處理步驟

222,322,603,608,617,630:驗證步驟

BL_1,BL_2:位元線

CSL:共同源極線

DWLB0,DWLB1,DWLT0,DWLT1:虛置字元線

GSL:接地選擇線

MC_01,MC_11,MC_231,MC_241,MC_251,MC_461,MC_471,MC_02,MC_12,MC_232,MC_242,MC_252,MC_462,MC_472:記憶胞

S1,S1_1,S2,S2_1,S3,S3_1,S4,S4_1:編程階段

SSL_1,SSL_2:串列選擇線

T1~T8:時間點

V_a:脈衝電壓

V_dmy1,V_dmy2:虛置電壓

V_pass:通過電壓

V_pgm,V_pgm1,V_pgm2,V_pgm3,V_pgm4:編程電壓

V_pgm1_1,V_pgm2_1,V_pgm3_1,V_pgm4_1:編程電壓

V_pre:預充電電壓

WL0~WL47:字元線

第1圖係繪示記憶裝置；第2A圖係繪示根據一實施例之用於記憶裝置之編程方法；第2B係繪示根據一實施例之用於記憶裝置之編程方法的電壓時序圖；第3圖係繪示根據一實施例之用於記憶裝置之編程方法；第4圖係繪示以一實施例之編程方法編程的記憶胞之測試結果；第5圖係繪示以一實施例之編程方法編程的記憶胞之測試結果；第6圖係繪示根據一實施例之用於記憶裝置之編程方法；及第7圖係繪示根據一實施例之用於記憶裝置之編程方法。

在本揭露之實施例中，提出用於記憶裝置之編程方法，其可減少記憶裝置之編程干擾。編程方法可用於三維記憶裝置，例如三維反及閘(NAND)快閃記憶體。

須注意的是，本揭露並非顯示出所有可能的實施例，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。另外，實施例中之敘述，例如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。實施例之步驟和結構各之細節可在不脫離本揭露之精神和範圍內根據實際應用製程之需要而加以變化與修飾。以下是以相同/類似的符號表示相同/類似的元件做說明。

再者，說明書與申請專利範圍中所使用的序數例如「第一」、「第二」、「第三」等用詞，是為了修飾請求項之元件或步驟，其本身並不意含及代表該所請元件或步驟有任何之前的序數，也不代表某一所請元件或步驟與另一所請元件或步驟的順序、或是施行上的順序，該些序數的使用，僅是用來使具有某命名的一所請元件或步驟得以和另一具有相同命名的所請元件或步驟能作出清楚區分。

此外，說明書與申請專利範圍中的用語「電性連接」可代表多個元件形成歐姆接觸(ohmic contact)、可代表電流流經多個元件之間、也可代表多個元件具有操作上的關聯性。操作上的關聯性可例如是一元件用以驅動另一元件，但電流可不直接流過這兩個元件之間。舉例來說，電性連接至記憶胞之位元線可代表用以驅動記憶胞的位元線，即當施加於任一位元線之電壓值改變，作用於電性連接至此位元線的記憶胞之電場值可隨之改變。又例如，電性連接至記憶胞之字元線可代表用以驅動記憶胞的字元線，即當施加於任一字元線之電壓值改變，作用於電性連接至此字元線的記憶胞之電場值可隨之改變。

適用於進行本揭露之編程方法的記憶裝置可包含多個記憶體串列(memory strings)、多條位元線(bit lines)、多條串列選擇線(string selection lines)、多條字元線(word lines)、多條接地選擇線(ground selection lines)與多條共同源極線 (common source lines)。為了便於說明，第1圖僅示例性地顯示兩個記憶體串列。

第1圖係繪示記憶裝置。記憶裝置包含第一記憶體串列101、第二記憶體串列102、多條位元線BL、多條串列選擇線SSL、多條字元線WL、接地選擇線GSL與共同源極線CSL。第一記憶體串列101不同於第二記憶體串列102，第一記憶體串列101相鄰於第二記憶體串列102。

第一記憶體串列101包含彼此電性串聯之複數個記憶胞MC(MC_01,MC_11...MC_231,MC_241,MC_251...MC_461,MC_471)。第二記憶體串列102包含彼此電性串聯之複數個記憶胞MC(MC_02,MC_12...MC_232,MC_242,MC_252...MC_462,MC_472)。多條字元線WL包含電性連接至記憶胞MC_01與記憶胞MC_02的字元線WL0、電性連接至記憶胞MC_471與記憶胞MC_472的字元線WL47、以及依序配置於字元線WL0和字元線WL47之間的多條字元線WL1-WL46，記憶胞MC_01與記憶胞MC_02分別設置於第一記憶體串列101與第二記憶體串列102的下端，記憶胞MC_471與記憶胞MC_472分別設置於第一記憶體串列101與第二記憶體串列102的上端。字元線WL1-WL46中的每一者分別電性連接至第一記憶體串列101之記憶胞MC_11...MC_231,MC_241,MC_251...MC_461中的每一者。字元線WL1-WL46中的每一者分別電性連接至第二記憶體串列102之記憶胞MC_12...MC_232,MC_242,MC_252...MC_462中的每一者。

第一記憶體串列101電性連接於位元線BL_1與共同源極線CSL之間。第二記憶體串列102電性連接於位元線BL_2與共同源極線CSL之間。具體而言，第一記憶體串列101之通道線電性連接於位元線BL_1與共同源極線CSL之間，第二記憶體串列102之通道線電性連接於位元線BL_2與共同源極線CSL之間。在一實施例中，第一記憶體串列101與第二記憶體串列可電性連接於相同位元線。串列選擇線SSL_1與接地選擇線GSL電性連接於第一記憶體串列101之相對兩端。串列選擇線SSL_2與接地選擇線GSL電性連接於第二記憶體串列102之相對兩端。具體而言，串列選擇線SSL_1電性連接於位元線BL_1與第一記憶體串列101之記憶胞MC_471之間；串列選擇線SSL_2電性連接於位元線BL_2與第二記憶體串列102之記憶胞MC_472之間；接地選擇線GSL電性連接於共同源極線CSL與第一記憶體串列101之記憶胞MC_01之間且電性連接於共同源極線CSL與第二記憶體串列102之記憶胞MC_02之間。在一實施例中，記憶裝置可包含多條串列選擇線SSL電性連接於位元線BL_1與記憶胞MC_471之間、及/或電性連接於位元線BL_2與記憶胞MC_472之間。記憶裝置可更包含設置於字元線WL47與位元線BL之間的虛置字元線DWLT0,DWLT1、以及設置於字元線WL0與共同源極線CSL之間的虛置字元線DWLB0,DWLB1。

當第1圖所示之記憶裝置處於編程操作期間時，多個記憶胞MC之一者被選擇以進行編程，且其他記憶胞MC可被理解為未選擇記憶胞。例如，記憶胞MC_241被選擇且可被理解為選擇記憶胞，其他記憶胞(即記憶胞MC_01,MC_11...MC_231,MC_251...MC_461,MC_471和MC_02,MC_12...MC_232,MC_242,MC_252...MC_462,MC_472)可被理解為未選擇記憶胞，包含選擇記憶胞(MC_241)之第一記憶體串列101可被理解為選擇記憶體串列，且包含未選擇記憶胞(MC_02,MC_12...MC_232,MC_242,MC_252...MC_462,MC_472)之第二記憶體串列102可被理解為未選擇記憶體串列。

在編程操作期間，本揭露之編程方法包含對第二記憶體串列102之未選擇記憶胞(MC_02,MC_12...MC_232,MC_242,MC_252...MC_462,MC_472)進行一個以上的預充電步驟，以關閉第二記憶體串列102之未選擇記憶胞(MC_02,MC_12...MC_232,MC_242,MC_252...MC_462,MC_472)，且抑制第二記憶體串列102之未選擇記憶胞(MC_02,MC_12...MC_232,MC_242,MC_252...MC_462,MC_472)的編程。在編程操作期間，編程方法更包含對第一記憶體串列101之選擇記憶胞(MC_241)進行一個以上的編程步驟，以編程選擇記憶胞(MC_241)。每一預充電步驟分別進行於每一編程步驟之前。在編程操作期間，編程方法更包含在預充電步驟和編程步驟後，對選擇記憶胞(MC_241)進行驗證步驟，以驗證選擇記憶胞(MC_241)是否被適當地編程。

請同時參照第1圖、第2A圖與第2B圖。第2A圖係繪示根據一實施例之用於記憶裝置之編程方法。第2B圖係繪示第2A圖所示之用於記憶裝置之編程方法的電壓(或偏壓)時序圖。第2B圖之縱軸表示提供至電性連接至選擇記憶胞(MC_241)之字元線WL24、電性連接至未選擇記憶胞(MC_01,MC_11...MC_231,MC_251...MC_461,MC_471和MC_02,MC_12...MC_232,MC_252...MC_462,MC_472)之字元線WL0-WL23,WL25-WL47、虛置字元線DWLT0,DWLT1,DWLB0,DWLB1、電性連接至第二記憶體串列102中的未選擇記憶胞之串列選擇線SSL_2、以及位元線BL_2的電壓(或偏壓)。第2B圖之橫軸表示時間，可依序包括時間點T1、時間點T2…至時間點T8。

用於記憶裝置之編程方法包含在編程操作期間，進行多個預充電步驟201,202、進行多個編程步驟211,212、以及在多個預充電步驟201,202和多個編程步驟211,212後進行驗證步驟222。編程方法可更包含在編程操作期間，進行於預充電步驟201和編程步驟211之間的處理步驟231、進行於編程步驟211和預充電步驟202之間的處理步驟232、進行於預充電步驟202和編程步驟212之間的處理步驟233、以及進行於編程步驟212和驗證步驟222之間的處理步驟234。具體而言，預充電步驟201、處理步驟231、編程步驟211、處理步驟232、預充電步驟202、處理步驟233、編程步驟212、處理步驟234、以及驗證步驟222可依序進行。

例如，預充電步驟201可包含在時間點T1至時間點T2的時段期間(第一預充電期間)，對電性連接至第二記憶體串列102之未選擇記憶胞(MC_02,MC_12...MC_232,MC_242,MC_252...MC_462,MC_472)之位元線BL_2施加預充電電壓V_pre，以提升第二記憶體串列102之通道電壓，且在時間點T1至時間點T2的時段期間對串列選擇線SSL_2施加脈衝電壓V_a，以使第二記憶體串列102連接位元線BL_2。在預充電步驟201中，字元線WL0-WL47與虛置字元線DWLT0,DWLT1,DWLB0,DWLB1可為0伏特(V)。編程步驟211可包含在時間點T3至時間點T4的時段期間(第一編程期間)，對電性連接至選擇記憶胞(MC_241)之字元線WL24施加編程電壓V_pgm，以編程選擇記憶胞(MC_241)，且在時間點T3至時間點T4的時段期間對字元線WL0-WL23,WL25-WL47施加通過電壓V_pass。在一實施例中，通過電壓V_pass小於編程電壓V_pgm。在編程步驟211中，對虛置字元線DWLT0,DWLB1施加虛置電壓V_dmy1，且對虛置字元線DWLT1,DWLB0施加虛置電壓V_dmy2。在編程步驟211中，串列選擇線SSL_2與位元線BL_2可為0伏特。

預充電步驟202可包含在時間點T5至時間點T6的時段期間(第二預充電期間)，對電性連接至第二記憶體串列102之未選擇記憶胞(MC_02,MC_12...MC_232,MC_242,MC_252...MC_462,MC_472)之位元線BL_2施加預充電電壓V_pre，以提升第二記憶體串列102之通道電壓，且在時間點T5至時間點T6的時段期間對串列選擇線SSL_2施加脈衝電壓V_a，以使第二記憶體串列102連接位元線BL_2。在預充電步驟202中，字元線WL0-WL47與虛置字元線DWLT0,DWLT1,DWLB0,DWLB1可為0伏特。編程步驟212可包含在時間點T7至時間點T8的時段期間(第二編程期間)，對電性連接至選擇記憶胞(MC_241)之字元線WL24施加編程電壓V_pgm，以編程選擇記憶胞(MC_241)，且在時間點T7至時間點T8的時段期間對字元線WL0-WL23,WL25-WL47施加通過電壓V_pass。在編程步驟212中，對虛置字元線DWLT0,DWLB1施加虛置電壓V_dmy1，且對虛置字元線DWLT1,DWLB0施加虛置電壓V_dmy2。在編程步驟212中，串列選擇線SSL_2與位元線BL_2可為0伏特。虛置電壓V_dmy1可大於虛置電壓V_dmy2。虛置電壓V_dmy1與虛置電壓V_dmy2之值可介於脈衝電壓V_a之值與通過電壓V_pass之值之間。

處理步驟231可進行於時間點T2至時間點T3的時段期間。處理步驟232可進行於時間點T4至時間點T5的時段期間。處理步驟233可進行於時間點T6至時間點T7的時段期間。處理步驟234可進行於時間點T8之後。驗證步驟222可進行於時間點T8之後且於處理步驟234之後。

在一實施例中，預充電電壓V_pre可為4V，脈衝電壓V_a可為3V，編程電壓V_pgm可為24V，通過電壓V_pass可為8V，虛置電壓V_dmy1與虛置電壓V_dmy2可介於3V至8V。第一預充電期間可等於第二預充電期間，例如，第一預充電期間與第二預充電期間可為6微秒(μs)。第一預充電期間可不同於第二預充電期間，例如，第一預充電期間可為7微秒，第二預充電期間可為5微秒。在一實施例中，用於不同預充電步驟之預充電電壓V_pre可為定值。

第2A圖與第2B圖顯示在編程操作期間，在一驗證步驟之前包含兩個預充電步驟與兩個編程步驟之編程方法，然而，編程方法可包含更多驗證步驟與更多編程步驟。例如，編程方法可包含N個預充電步驟與N個編程步驟，N個預充電步驟中的每一者分別進行於N個編程步驟中的每一者之前，且N大於1。在一實施例中，N個預充電步驟中的每一者可包含在一預充電期間對位元線BL_2施加預充電電壓V_pre，N個編程步驟中的每一者可包含在一編程期間對電性連接至選擇記憶胞(MC_241)之字元線WL24施加編程電壓V_pgm。預充電期間隨著N值增加而減少，且編程期間隨著N值增加而減少。在一實施例中，預充電期間和N值成反比，且編程期間和N值成反比。例如，當N值等於2，預充電期間可為6微秒，編程期間可為6微秒；當N值等於3，預充電期間可為4微秒，編程期間可為4微秒；當N值等於6，預充電期間可為2微秒，編程期間可為2微秒。本揭露不以此為限。在一實施例中，N個預充電步驟之間可不包含任何驗證步驟，及/或N個編程步驟之間可不包含任何驗證步驟。例如，預充電步驟201與預充電步驟202之間不包含任何驗證步驟，及/或編程步驟211與編程步驟212之間不包含任何驗證步驟。

第3圖係繪示根據另一實施例之用於記憶裝置之編程方法。編程方法可包含，在編程操作期間，在驗證步驟322之前進行三個預充電步驟301,302,303與三個編程步驟311,312,313(N=3)。在第3圖所示之編程方法中，預充電步驟301、處理步驟331、編程步驟311、處理步驟332、預充電步驟302、處理步驟333、編程步驟312、處理步驟334、預充電步驟303、處理步驟335、編程步驟313、處理步驟336、以及驗證步驟322可依序進行。預充電步驟301,302,303可相似於第2A圖與第2B圖所示之預充電步驟201,202，除了預充電期間不同。編程步驟311,312,313可相似於第2A圖與第2B圖所示之編程步驟211,212，除了編程期間不同。在一實施例中，預充電步驟301,302,303可進行於4微秒之預充電期間，編程步驟311,312,313可進行於4微秒之編程期間。

第4圖係繪示以一實施例之編程方法編程的記憶胞之測試結果。在比較例中，在編程操作期間，編程方法僅包含一個預充電步驟(N=1)，此預充電步驟進行於一驗證步驟之前，且預充電步驟以12微秒之預充電期間進行。在實施例1中，在編程操作期間，編程方法包含兩個預充電步驟(N=2)，兩個預充電步驟進行於一驗證步驟之前，且每一預充電步驟以6微秒之預充電期間進行。在實施例2中，在編程操作期間，編程方法包含三個預充電步驟(N=3)，三個預充電步驟進行於一驗證步驟之前，且每一預充電步驟以4微秒之預充電期間進行。在實施例3中，在編程操作期間，編程方法包含六個預充電步驟(N=6)，六個預充電步驟進行於一驗證步驟之前，且每一預充電步驟以2微秒之預充電期間進行。如第4圖所示，相較於比較例，實施例1至實施例3之編程干擾抑制較佳。具體而言，實施例3之編程干擾抑制優於實施例2之編程干擾抑制，實施例2之編程干擾抑制優於實施例1之編程干擾抑制。

第5圖係繪示以比較例和實施例1至實施例3之編程方法編程的記憶胞之測試結果。如第5圖所示，比較例和實施例1至實施例3之編程能力(program capabilities)是相似的。也就是說，本揭露提供之編程方法可提升編程干擾之抑制效果，且仍維持編程能力。

請同時參照第1圖與第6圖。第6圖係繪示根據另一實施例之用於記憶裝置之編程方法。當第1圖所示之記憶裝置處於編程操作期間時，多個記憶胞MC之一者被選擇以進行編程，且其他記憶胞MC可被理解為未選擇記憶胞。例如，記憶胞MC_241被選擇且可被理解為選擇記憶胞，其他記憶胞(即記憶胞MC_01,MC_11...MC_231,MC_251...MC_461,MC_471和MC_02,MC_12...MC_232,MC_242,MC_252...MC_462,MC_472)可被理解為未選擇記憶胞，包含選擇記憶胞(MC_241)之第一記憶體串列101可被理解為選擇記憶體串列，且包含未選擇記憶胞(MC_02,MC_12...MC_232,MC_242,MC_252...MC_462,MC_472)之第二記憶體串列102可被理解為未選擇記憶體串列。

編程方法可包含在編程操作期間，施加一系列漸增的編程電壓，以編程選擇記憶胞(MC_241)。在一系列的編程電壓中，編程電壓可能(但不限於)逐步增加；也就是編程電壓可能以固定的差值增加。編程方法可包含多個編程階段。每一編程階段對應於一系列編程電壓中的一編程電壓。每一編程階段包含對選擇記憶胞(MC_241)進行驗證步驟、以及早於驗證步驟之至少一個編程步驟，編程步驟包含對電性連接至選擇記憶胞(MC_241)之字元線WL24施加對應的編程電壓。為了便於說明，第6圖僅示例性地顯示四個編程階段。

在第6圖中，編程方法包含依序進行之編程階段S1,S2,S3,S4。每一編程階段S1,S2,S3,S4分別對應於每一編程電壓V_pgm1,V_pgm2,V_pgm3,V_pgm4。在此實施例中，編程電壓可以x伏特之差值漸增(x大於0)，換言之，編程電壓V_pgm2可理解為V_pgm1+x，編程電壓V_pgm3可理解為V_pgm1+2x，編程電壓V_pgm4可理解為V_pgm1+3x。

編程階段S1包含進行編程步驟601、以及在編程步驟601之後進行驗證步驟603。編程階段S1可更包含處理步驟602，進行於編程步驟601與驗證步驟603之間。編程步驟601可包含對電性連接至選擇記憶胞(MC_241)之字元線WL24施加編程電壓V_pgm1，以編程選擇記憶胞(MC_241)。對選擇記憶胞(MC_241)進行驗證步驟603，以驗證選擇記憶胞(MC_241)是否被適當地編程。

若編程階段S1之驗證步驟603失敗(代表選擇記憶胞沒有被成功編程)，編程階段S2會接著進行，且編程階段S2包含增加的編程電壓V_pgm2與一預充電步驟。編程階段S2可包含依序進行預充電步驟604、處理步驟605、編程步驟606、處理步驟607與驗證步驟608。預充電步驟604可包含對電性連接至第二記憶體串列102之未選擇記憶胞(MC_02,MC_12...MC_232,MC_242,MC_252...MC_462,MC_472)之位元線BL_2施加預充電電壓V_pre，以關閉第二記憶體串列102之未選擇記憶胞(MC_02,MC_12...MC_232,MC_242,MC_252...MC_462,MC_472)，且抑制第二記憶體串列102之未選擇記憶胞(MC_02,MC_12...MC_232,MC_242,MC_252...MC_462,MC_472)的編程。編程步驟606可包含對字元線WL24施加編程電壓V_pgm2，以編程選擇記憶胞(MC_241)。對選擇記憶胞(MC_241)進行驗證步驟608，以驗證選擇記憶胞(MC_241)是否被適當地編程。

若編程階段S2之驗證步驟608失敗(代表選擇記憶胞沒有被成功編程)，編程階段S3會接著進行，且編程階段S3包含，相較於編程階段S2，更增加的編程電壓V_pgm3與更多預充電步驟。編程階段S3可包含依序進行預充電步驟609、處理步驟610、編程步驟611、處理步驟612、預充電步驟613、處理步驟614、編程步驟615、處理步驟616與驗證步驟617。預充電步驟609可包含對位元線BL_2施加預充電電壓V_pre。編程步驟611可包含對字元線WL24施加編程電壓V_pgm3。預充電步驟615可相似於預充電步驟609。編程步驟615可相似於編程步驟611。對選擇記憶胞(MC_241)進行驗證步驟617，以驗證選擇記憶胞(MC_241)是否被適當地編程。編程階段S3可能相似於第2A圖與第2B圖所示之操作方式。

若編程階段S3之驗證步驟617失敗(代表選擇記憶胞沒有被成功編程)，編程階段S4會接著進行，且編程階段S4包含，相較於編程階段S3，更增加的編程電壓V_pgm4與更多預充電步驟。編程階段S4可包含依序進行預充電步驟618、處理步驟619、編程步驟620、處理步驟621、預充電步驟622、處理步驟623、編程步驟624、處理步驟625、預充電步驟626、處理步驟627、編程步驟628、處理步驟629與驗證步驟630。每一預充電步驟618,622,626可包含對位元線BL_2施加預充電電壓V_pre。每一編程步驟620,624,628可包含對字元線WL24施加編程電壓V_pgm4。對選擇記憶胞(MC_241)進行驗證步驟630，以驗證選擇記憶胞(MC_241)是否被適當地編程。編程階段S4可能相似於第3圖所示之操作方式。

在第6圖中，編程方法包含四個編程階段，然而，編程方法可能包含多於四個編程階段或少於四個編程階段。在一實施例中，編程方法可包含在編程階段S4之後進行更多編程階段，且使用更增加的編程電壓。編程電壓V_pgm可以上述方式遞增地增加，直到選擇記憶胞(MC_241)被適當地編程，或者直到選擇記憶胞(MC_241)達到預定的臨界電壓(threshold voltage)。在一實施例中，在一編程階段中，預充電步驟之間可不包含任何驗證步驟，及/或編程步驟之間可不包含任何驗證步驟。在另一實施例中，一個編程階段包含僅一個驗證步驟，該驗證步驟在所有該編程階段之編程步驟完成後才進行。

在第6圖中，預充電步驟604可包含在第一預充電期間對位元線BL_2施加預充電電壓V_pre，每一預充電步驟609,613可包含在第二預充電期間對位元線BL_2施加預充電電壓V_pre，每一預充電步驟618,622,626可包含在第三預充電期間對位元線BL_2施加預充電電壓V_pre。第一預充電期間可大於第二預充電期間，第二預充電期間可大於第三預充電期間。在一實施例中，第一預充電期間可為12微秒，第二預充電期間可為6微秒，第三預充電期間可為4微秒。在一實施例中，在一編程階段，預充電期間取決於預充電步驟之數量。具體而言，預充電期間隨著預充電步驟之數量增加而減少。在一實施例中，用於不同編程階段之預充電電壓V_pre可為定值。

在第6圖中，編程步驟606可包含在第一編程期間對字元線WL24施加編程電壓V_pgm2，每一編程步驟611,615可包含在第二編程期間對字元線WL24施加編程電壓V_pgm3，每一編程步驟620,624,628可包含在第三編程期間對字元線WL24施加編程電壓V_pgm4。第一編程期間可大於第二編程期間，第二編程期間可大於第三編程期間。在一實施例中，第一編程期間可為12微秒，第二編程期間可為6微秒，第三編程期間可為4微秒。在一實施例中，在一編程階段，編程期間取決於編程步驟之數量。具體而言，編程期間隨著編程步驟之數量增加而減少。

當編程電壓低的時候，編程干擾可能是輕微的。因此，當編程電壓低的時候，預充電步驟可能是非必要的。例如，在第6圖中，編程階段S1不包含預充電步驟，由於編程電壓V_pgm1是低的。

在一實施例中，每一編程階段中編程步驟的數量可隨著編程電壓V_pgm增加而增加，且每一編程階段中編程期間可隨著編程電壓V_pgm增加而減少。在一實施例中，每一編程階段中預充電步驟的數量可隨著編程電壓V_pgm增加而增加，且每一編程階段中預充電期間可隨著編程電壓V_pgm增加而減少。預充電步驟的數量可等於編程步驟的數量。

第7圖係繪示根據一實施例之用於記憶裝置之編程方法。第7圖所示之編程方法和第6圖所示之編程方法的差異在於，第7圖所示之編程方法可在編程階段S1,S2,S3,S4之間包含更多編程階段。例如，第7圖所示之編程方法可包含編程階段S1_1介於編程階段S1 與編程階段S2之間。除了用於編程階段S1_1之編程電壓V_pgm1_1和用於編程階段S1之編程電壓V_pgm1不同之外，編程階段S1_1相似於編程階段S1。編程電壓V_pgm1_1大於用於編程階段S1之編程電壓V_pgm1，且小於用於編程階段S2之編程電壓V_pgm2。編程方法可包含編程階段S2_1介於編程階段S2與編程階段S3之間。除了用於編程階段S2_1之編程電壓V_pgm2_1和用於編程階段S2之編程電壓V_pgm2不同之外，編程階段S2_1相似於編程階段S2。編程電壓V_pgm2_1大於用於編程階段S2之編程電壓V_pgm2，且小於用於編程階段S3之編程電壓V_pgm3。編程方法可包含編程階段S3_1介於編程階段S3與編程階段S4之間。除了用於編程階段S3_1之編程電壓V_pgm3_1和用於編程階段S3之編程電壓V_pgm3不同之外，編程階段S3_1相似於編程階段S3。編程電壓V_pgm3_1大於用於編程階段S3之編程電壓V_pgm3，且小於用於編程階段S4之編程電壓V_pgm4。編程方法可包含編程階段S4_1在編程階段S4之後。除了用於編程階段S4_1之編程電壓V_pgm4_1和用於編程階段S4之編程電壓V_pgm4不同之外，編程階段S4_1相似於編程階段S4。編程電壓V_pgm4_1大於用於編程階段S4之編程電壓V_pgm4。

在一實施例中，編程方法可在編程階段S1與編程階段S2之間、及/或編程階段S2與編程階段S3之間、及/或編程階段S3與編程階段S4之間、及/或編程階段S4之後包含多於一個編程階段。用於多個編程階段之編程電壓V_pgm隨著每個編程階段而增加。

在一實施例中，每個編程階段中的預充電步驟之數量可對應於編程電壓範圍，也就是說，當用於一編程階段之編程電壓V_pgm落在編程電壓範圍內時，該編程階段中的預充電步驟之數量可為定值。換言之，當用於一編程階段之編程電壓V_pgm增加至特定電壓值時，該編程階段中的預充電步驟之數量才會增加。例如，如第7圖所示，在達到編程電壓V_pgm2之前，編程階段S1,S1_1...中的每一者之預充電步驟之數量維持於0；當達到編程電壓V_pgm2，編程階段S2中的預充電步驟之數量增加為1。例如，如第7圖所示，在達到編程電壓V_pgm3之前，編程階段S2,S2_1...中的每一者之預充電步驟之數量維持於1；當達到編程電壓V_pgm3，編程階段S3中的預充電步驟之數量增加為2。

在此實施例中，每個編程階段中的編程步驟之數量可對應於編程電壓範圍，也就是說，當用於一編程階段之編程電壓V_pgm落在編程電壓範圍內時，該編程階段中的編程步驟之數量可為定值。換言之，當用於一編程階段之編程電壓V_pgm增加至特定電壓值時，該編程階段中的編程步驟之數量才會增加。例如，如第7圖所示，在達到編程電壓V_pgm3之前，編程階段S2,S2_1...中的每一者之編程步驟之數量維持於1；當達到編程電壓V_pgm3，編程階段S3中的編程步驟之數量增加為2。預充電步驟之數量可等於編程步驟之數量。

在一比較例中，編程方法包含僅一個預充電步驟與僅一個編程步驟，由於未選擇記憶胞之間的電位差可能誘發帶間洩漏(band to band leakage)，使得發生於未選擇記憶體串列中的未選擇記憶胞之通道中的局部自我升壓現象(local self-boosting)可能會在編程步驟崩潰。此外，隨著編程步驟之編程期間增加，局部自我升壓現象之崩潰會更加嚴重。局部自我升壓現象之崩潰可能降低未選擇記憶胞之控制閘極與通道之間的電位差(control gate-to-channel potential differences)，從而導致嚴重的編程干擾。相較於此，本揭露提供之編程方法包含多於一個預充電步驟，在一編程操作中進行多於一個預充電步驟有益於建立穩定的局部自我升壓現象，且可降低或避免局部自我升壓現象之崩潰，從而可降低或抑制編程干擾。而且，相較於包含僅一個預充電步驟與僅一個編程步驟之編程方法比較例，本揭露之編程方法之預充電步驟係以短的預充電期間來進行，且本揭露之編程方法之編程步驟係以短的編程期間來進行。在一編程操作中，數量較多的預充電步驟、以及以短的預充電期間來進行每一預充電步驟，有益於有效率地建立局部自我升壓現象，且使未選擇記憶胞處於強的關閉狀態。短的編程期間亦有益於建立局部自我升壓現象且可降低或抑制編程干擾。因此，透過本揭露之編程方法，可提升記憶裝置之編程干擾抑制效果，且可增加編程窗口(program window)，同時維持記憶裝置之編程能力。

根據本揭露之概念亦可延伸應用至其它變化情況。

記憶體串列可為垂直通道結構，或者可使用單一閘極垂直通道結構、或垂直閘極結構等等。記憶胞可為浮閘記憶胞或氮化物捕捉型記憶胞等等。記憶胞可為單階記憶胞、多階記憶胞、或三階記憶胞等等。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

201,202:預充電步驟

211,212:編程步驟

231,232,233,234:處理步驟

222:驗證步驟

Claims

一種用於一記憶裝置之編程方法，該記憶裝置包含複數個記憶胞、電性連接至該複數個記憶胞之一位元線與多條字元線，當該記憶裝置處於一編程操作時，該複數個記憶胞包含一選擇記憶胞與多個未選擇記憶胞，該編程方法包含：進行N個預充電步驟，該N個預充電步驟之每一者包含以一預充電期間對電性連接至該些未選擇記憶胞之該位元線施加一預充電電壓，該預充電期間隨著該N增加而減少；進行多個編程步驟，該些編程步驟之每一者包含對該些字元線中電性連接至該選擇記憶胞之一字元線施加一編程電壓；以及在該N個預充電步驟和該些編程步驟後，對該選擇記憶胞進行一驗證步驟。
如請求項1所述之編程方法，其中該N個預充電步驟包含一第一預充電步驟與一第二預充電步驟，該第二預充電步驟進行於該第一預充電步驟之後，該些編程步驟包含一第一編程步驟與一第二編程步驟，該第二編程步驟進行於該第一編程步驟之後，該第一編程步驟進行於該第一預充電步驟與該第二預充電步驟之間。
如請求項2所述之編程方法，其中該第二編程步驟進行於該第二預充電步驟與該驗證步驟之間。
如請求項1所述之編程方法，其中該編程方法包含N個編程步驟，該N個編程步驟中的每一者包含以一編程期間對電性連接至該選擇記憶胞之該字元線施加該編程電壓，該編程期間隨著該N增加而減少。
一種用於一記憶裝置之編程方法，該記憶裝置包含複數個記憶胞、電性連接至該複數個記憶胞之一位元線與多條字元線，當該記憶裝置處於一編程操作時，該複數個記憶胞包含一選擇記憶胞與多個未選擇記憶胞，該編程方法包含：進行一第一預充電步驟，該第一預充電步驟包含對電性連接至該些未選擇記憶胞之該位元線施加一預充電電壓；進行一第一編程步驟，該第一編程步驟包含以一第一編程期間對該些字元線中電性連接至該選擇記憶胞之一字元線施加一第一編程電壓；進行多個第二預充電步驟，該些第二預充電步驟之每一者包含對電性連接至該些未選擇記憶胞之該位元線施加該預充電電壓；以及進行多個第二編程步驟，該些第二編程步驟之每一者包含以一第二編程期間對該些字元線中電性連接至該選擇記憶胞之該字元線施加一第二編程電壓，其中該第二編程電壓和該第一編程電壓不同，該第一編程步驟進行於該些第二編程步驟之前，該第一編程期間大於該第二編程期間。
如請求項5所述之編程方法，其中該第一編程電壓小於該第二編程電壓。
如請求項5所述之編程方法，其中該第一預充電步驟進行於該些第二預充電步驟之前，該第一預充電步驟包含以一第一預充電期間對該位元線施加該預充電電壓，該些第二預充電步驟中的每一者包含以一第二預充電期間對該位元線施加該預充電電壓，該第一預充電期間大於該第二預充電期間。
如請求項5所述之編程方法，其中該編程法更包含：進行複數個該第一預充電步驟，該複數個該第一預充電步驟中的每一者包含對電性連接至該些未選擇記憶胞之該位元線施加該預充電電壓；進行複數個該第一編程步驟，該複數個該第一編程步驟中的每一者包含以該第一編程期間對該些字元線中電性連接至該選擇記憶胞之該字元線施加該第一編程電壓，其中該複數個該第一預充電步驟和該複數個該第一編程步驟進行於該些第二預充電步驟和該些第二編程步驟之前，該複數個該第一預充電步驟之數量少於該些第二預充電步驟之數量。