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TWI709143B - 記憶體的重新排序電路以及重新排序記憶體位元的方法 - Google Patents

記憶體的重新排序電路以及重新排序記憶體位元的方法 Download PDF

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TWI709143B
TWI709143B TW108142056A TW108142056A TWI709143B TW I709143 B TWI709143 B TW I709143B TW 108142056 A TW108142056 A TW 108142056A TW 108142056 A TW108142056 A TW 108142056A TW I709143 B TWI709143 B TW I709143B
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珠海南北極科技有限公司
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Abstract

一種重新排序記憶體位元的方法包括：提供多個位元修補資料分別對應多個記憶體位元以供標記對應的記憶體位元是否為不佳位元；根據該多個位元修補資料產生多個選擇信號；根據該多個位元修補資料及該多個選擇信號或根據該多個選擇信號從該多個記憶體位元中選取多個良好的記憶體位元並分別耦接至該記憶體的多個輸入輸出端。

Description

記憶體的重新排序電路以及重新排序記憶體位元的方法
本發明係有關一種記憶體，特別是關於一種記憶體的重新排序電路及重新排序記憶體位元的方法。
在記憶體中，會因為在製造過程中的各種非理想因素而產生不佳記憶體位元，因此最初設計記憶體時，會利用內部的部分空間設置多餘記憶體位元，當記憶體經由測試發現具有不佳記憶體位元時，可以使用多餘記憶體位元取代這些不佳記憶體位元，以發揮修復效能，提升記憶體的製造良率。傳統的修復記憶體方式是在設計時加入多餘列(row redundancy)或多餘行(column redundancy)的輔助電路，以在發現記憶體中具有不佳記憶體位元時，可以取代包含該不佳記憶體位元的行或列。
然而，傳統的方法是替換一整行或一整列的記憶體位元，因此除了替換不佳記憶體之外，也會替換一行或一列中的良好記憶體位元，造成浪費。此外隨著記憶體尺寸縮小及記憶體容量增大，記憶體位元陣列密度隨之提高，因此不佳記憶體位元的數量也隨之增多，設置多餘行或多餘列的空間需求也變多，導致若要配置足夠的多餘行或多餘列的記憶體位元進行替換，則所需額外的面積相當龐大。因此替換一整行或一整列的記憶體位元的方式已不適用在小體積且大容量的記憶體中。相對於傳統方法，本發明使用位元取代位元方法，在與傳統方法具有相同或更少多餘記憶體的情況下，達成更有效率的修補效果。
本發明的目的之一，在於提出一種記憶體的重新排序電路及重新排序記憶體位元的方法。
根據本發明，一種重新排序記憶體位元的方法包括：提供多個位元修補資料分別對應多個記憶體位元以供判斷對應的記憶體位元是否有缺陷；根據該多個位元修補資料產生多個選擇信號；根據該多個位元修補資料及該多個選擇信號或根據該多個選擇信號從該多個記憶體位元中選取多個良好的記憶體位元並分別耦接至該記憶體的多個輸入輸出端。
根據本發明，一種記憶體的重新排序電路包括多個判斷電路。在一實施例中，該多個判斷電路分別接收對應多個一般記憶體位元的多個第一位元修補資料以產生多個選擇信號，該重新排序電路根據該多個第一位元修補資料及該多個選擇信號由多個一般記憶體位元及多個多餘記憶體位元中選擇良好的記憶體位元耦接至該記憶體的多個輸入輸出端。在另一實施例中，該多個判斷電路的第M個判斷電路根據對應多個記憶體位元的多個位元修補資料中的第M個位元修補資料至第M+N個位元修補資料產生一選擇信號，其中M及N為大於0的整數，其中該多個記憶體位元包括多個一般記憶體位元及多個多餘記憶體位元，，該重新排序電路根據該選擇信號從第M個記憶體位元至第M+N個記憶體位元中選擇其中一個良好的記憶體位元耦接至該記憶體的一個輸入輸出端。
相對於傳統方法，本發明使用位元取代位元方法，在與傳統方法具有相同或更少多餘記憶體的情況下，本發明能達成更有效率的修補效果。此外，傳統方法需要較複雜的電路來判斷不佳位元的位置及未被使用的多餘記憶體，因此面積較大且處理速度較慢，而本發明的重新排序電路可利用簡單的邏輯閘來判斷不佳位元及未被使用的多餘記憶體，故本發明的重新排序電路的面積較小且處理速度較快。
圖1顯示應用本發明的記憶體10，其包括多個記憶體位元G1~Gm及R1~Rn、重新排序電路12及多個輸入輸出端I/O1~I/Om，其中m及n為正整數。記憶體位元G1~Gm為一般記憶體位元，而記憶體位元R1~Rn為多餘記憶體位元，資料DG1至資料DGm為記憶體位元G1~Gm中儲存的資料，資料DR1至資料DRn為記憶體位元R1~Rn中儲存的資料。在之後的說明中，為了方便說明及更容易理解本發明技術，資料DG1~DGm及DR1~DRn分別等同視為記憶體位元G1~Gm及R1~Rn。記憶體10在經過檢測後產生多個位元修補資料RPG1~RPGm及RPR1~RPRn，其中位元修補資料RPG1~RPGm分別對應一般記憶體位元G1~Gm，位元修補資料RPR1~RPRn分別對應多餘記憶體位元R1~Rn，多個位元修補資料RPG1~RPGm及RPR1~RPRn是用以標記對應的記憶體位元是否為不佳位元。重新排序電路12根據多個位元修補資料RPG1~RPGm及RPR1~RPRn從多個記憶體位元12中選取m個良好的記憶體位元依序耦接至記憶體10的多個輸入輸出端I/O1~I/Om。重新排序電路12會判斷一般記憶體位元G1~Gm是否為良好位元，若是則將其耦接至輸入輸出端I/O1~I/Om，倘若一般記憶體位元G1~Gm中存有不佳位元，則從多餘記憶體位元R1~Rn中選取良好位元來取代不佳的一般記憶體位元，將其耦接至輸入輸出端I/O1~I/Om。
在圖1的實施例中，多個記憶體位元G1~Gm及R1~Rn中的位元G2、位元Gm-1及位元R1為不佳的記憶體位元，當重新排序電路12要將記憶體位元對應到輸入輸出端I/O1~I/Om時，其根據位元修補資料RPG1判斷第一個一般記憶體位元G1為良好記憶體位元，因此將位元G1耦接至第一輸入輸出端I/O1，因而可從輸入輸出端I/O1存取位元G1的資料DG1。接著重新排序電路12從位元修補資料RPG2得知第二個一般記憶體位元G2為不佳的記憶體位元，因此捨棄位元G2並從多餘記憶體位元R1~Rn中選擇一個來替換位元G2，此時重新排序電路12可由位元修補資料RPR1及RPR2得知第一個多餘記憶體位元R1為不佳的記憶體位元及第二個多餘記憶體位元R2為良好記憶體位元，因此重新排序電路12將選擇第二個多餘記憶體位元R2來取代位元G2，並將其耦接至第二個輸入輸出端I/O2，因而可從輸入輸出端I/O2存取位元R2的資料DR2。依此類推，重新排序電路12根據位元修補資料RPG3~RPGm依序判斷位元G3至位元Gm是否為良好記憶體位元，若是則耦接至輸入輸出端I/O3~I/Om，若為不佳的記憶體位元，例如位元Gm-1，則從多餘記憶體位元中選取良好且未被使用的記憶體位元R3，並將其耦接至輸入輸出端I/Om-1。重新排序電路12將輸入輸出端I/O1~I/Om與記憶體位元一一對應後，主機能透過輸入輸出端I/O1~I/Om存取對應的記憶體位元的資料。
圖2顯示圖1中重新排序電路12的實施例，其包括多個判斷電路20、22、24及26、多個多工器30、32、34及36及一多餘位元排序電路40。多個判斷電路20、22、24及26中的第一個判斷電路20根據位元修補資料RPG1產生一選擇信號Se1及一累計信號Sol。第二個判斷電路22根據位元修補資料RPG2及累計信號So1產生選擇信號Se2及累計信號So2。第三個判斷電路24根據位元修補資料RPG3及累計信號So2產生選擇信號Se3及累計信號So3。以此類推，多個判斷電路20、22、24及26各自接收一個位元修補資料RPG1~RPGm，並各自輸出一個選擇信號Se1~Sem，而除了第一個判斷電路20外，其餘的判斷電路22、24及26都是根據所接收的位元修補資料及前一個判斷電路輸出的累計信號So1~Som-1產生選擇信號Se2~Sem，其中該多個累計信號So1~Som-1記錄下一個可被使用的多餘記記憶體或記錄已被使用的多餘記憶體位元的數量。多餘位元排序電路40根據多個位元修補資料RPR1~RPRn將多餘記憶體位元R1~Rn(DR1~DRn)中的良好記憶體位元連接至每一個多工器30、32、34及36。參照圖1，在此實施例中，記憶體位元R1具有缺陷，因此多餘位元排序電路40會排除位元R1，使得多餘位元排序電路40的輸出RI為DR2~DRn(R2~Rn)。多個多工器30、32、34及36的輸出端各自連接一個輸入輸出端I/O1~I/Om。第一個多工器30根據位元修補資料RPG1及選擇信號Se1決定將一般記憶體位元G1或多餘記憶體位元R2至位元Rn(DG1或DR2~DRn)的其中一個耦接至第一輸入輸出端I/O1，在此實施例中，一般記憶體位元G1為良好位元，故多工器30選擇將一般記憶體位元G1(DG1)耦接到輸入輸出端I/O1。第二個多工器32根據位元修補資料RPG2及選擇信號Se2將一般記憶體位元G2或多餘記憶體位元R2至位元Rn的其中一個耦接至第二個輸入輸出端I/O2，在此實施例中，一般記憶體位元G2為不佳位元，故多工器32從多餘記憶體位元R2~Rn(DR2~DRn)中選取位元R2(DR2)耦接至輸入輸出端I/O2。以此類推，每一個多工器30、32、34及36都會將一個記憶體位元耦接至對應的輸入輸出端I/O1~I/Om。
圖3顯示圖2中的多工器30，其包括多個反相器3002、3003、3005、3007、3009、3011、3013、3015、3017及3019、多個開關3004、3008、3012、3016及3020以及多個及閘3006、3010、3014及3018，選擇信號Se1包括多個信號RENB11~RENB1n分別輸入至多個反相器3005、3009、3013、3017及3019，多個反相器3005、3009、3013、3017及3019的輸出分別連接多個及閘3006、3010、3014及2018的一輸入端，多個及閘3006、3010、3014及3018的另一輸入端接收位元修補資料RPG1。開關3004連接在一般記憶體位元G1(DG1)及輸入輸出端I/O1之間，位元修補資料RPG1透過反相器3002及3003控制開關3004導通或關閉。開關3008連接在多餘記憶體位元R2(DR2)及輸入輸出端I/O1之間，及閘3006根據位元修補資料RPG1及信號RENB11控制開關3008通導或關閉。開關3012連接在多餘記憶體位元R3(DR3)及輸入輸出端I/O1之間，及閘3010根據位元修補資料RPG1及信號RENB12控制開關3012通導或關閉。開關3016連接在多餘記憶體位元R4(DR4)及輸入輸出端I/O1之間，及閘3014根據位元修補資料RPG1及信號RENB13控制開關3016通導或關閉。開關3020連接在多餘記憶體位元Rn(DRn)及輸入輸出端I/O1之間，及閘3018根據位元修補資料RPG1及信號RENB1n控制開關3020通導或關閉。當位元修補資料RPG1為“0”時，開關3004導通，進而讓記憶體位元G1(DG1)耦接到輸入輸出端I/O1，而及閘3006、3010、3014及3018皆輸出低準位邏輯信號“0”使開關3008、3012、3016及3020關閉。當位元修補資料RPG1為“1”時，開關3004關閉，此時將由信號RENB11~RENB1n決定所要導通的開關，例如當信號RENB11為“0”而其餘信號REN12~REN1n 為“1”時，開關3008被導通以使多餘記憶體位元R2(DR2)耦接至輸入輸出端I/O1，當信號REN1n為“0”而其餘信號REN11~REN1n-1 為“1”時，開關3020被導通以使多餘記憶體位元Rn(DRn)耦接至輸入輸出端I/O1。
雖然圖3中僅顯示多工器30的電路，但其他多工器32、34及36的電路及操作類似於多工器30，從圖3的多工器30可以輕易推得其他多工器32、34及36的電路及操作。
圖4顯示構成圖2中判斷電路的基本電路50，每一個判斷電路20、22、24及26都是由多個基本電路50組成，如圖5所示。圖4的基本電路50是由邏輯閘構成的邏輯電路，其包括三個反及閘52、56及58與一個反相器54，反及閘52的輸出端連接至反及閘56及58的一輸入端，位元修補資料RP經反相器54輸入至反及閘56的另一輸入端，反及閘58的另一輸入端接收位元修補資料RP，反及閘58的輸出是用以組成判斷電路所輸出的選擇信號。當反及閘52的的其中一個輸入為“0”(反應資料)時，位元修補資料RP將決定反及閘52的輸入端上預設的反應資料成為反及閘56或58的輸出，在此實施例中，反應資料為“0”，當位元修補資料RP為“1”時，代表目前的一般記憶體位元為不佳位元，當反及閘58的輸出為反應資料“0”時，選取一個多餘記憶體位元來替換目前的一般記憶體位元，並耦接至記憶體10的輸入輸出端。當位元修補資料RP為“0”時，代表目前的一般記憶體位元為良好位元，反及閘56的輸出為反應資料“0”，使目前的一般記憶體位元耦接至記憶體10的輸入輸出端。圖6顯示圖4電路的概念，當位元修補資料RP為“1”時，相當於讓預設的反應資料“0”移動到右下的反及閘58的輸出，使反應資料“0”，出現於相對於輸入不同位置，而當位元修補資料RP為“0”，相當於讓反及閘52的輸出向右邊移動到的反及閘56的輸出，使所設計的資料，出現於相對於輸入的相同位置。
在圖5中，每一個判斷電路20、22及24都是由多於n個基本電路50疊接構成，其中n為多餘記憶體位元數量，每一個基本電路50的輸出成下一個判斷電路的輸入。因預設的反應資料GND=“0”放在左上的基本電路50的輸入，使得相對位置右下的輸出成為位元修補的累加數量及所要的選擇信號，其中判斷電路20中的反及閘58所輸出的信號RENB11、RENB12及RENB13組成圖2中的選擇信號Se1，而反及閘56及58所輸出的信號Sa11、Sa12、Sa13、RENB11、RENB12及RENB13組成圖2中判斷電路20的累計信號So1。判斷電路22中的反及閘58所輸出的信號RENB21、RENB22及RENB23組成圖2中的選擇信號Se2，而反及閘56及58所輸出的信號Sa21、Sa22、Sa23、RENB21、RENB22及RENB23組成圖2中判斷電路22的輸出So2。判斷電路24中的反及閘58所輸出的信號RENB31、RENB32及RENB33組成圖2中的選擇信號Se2，而反及閘56及58所輸出的信號Sa31、Sa32、Sa33、RENB31、RENB32及RENB33組成圖2中判斷電路24的輸出So3。圖7顯示圖5電路的概念，參照圖5及圖7，在判斷電路22中，由於位元修補資料RPG2為“1”，因此 反應資料“0”向下移動，如圖7所示，使選擇信號Se2變為“011”，因此選擇將第一個良好的多餘記憶體位元R2耦接到輸入輸出端I/O2，選擇信號中反應資料“0”的位置決定所要選取的多餘記憶體位元，例如當選擇信號為“101”時，會選擇第二個良好的多餘記憶體位元R3耦接至輸入輸出端I/O，而當選擇信號為“110”時，會選擇第三個良好的多餘記憶體位元R4耦接至輸入輸出端I/O，依此類推。圖5中僅顯示判斷電路20、22及24的部分電路，本領域技術人員可從圖5所揭示的內容推得判斷電路20、22及24的完整電路。在此實施例中，判斷電路20、22及24是用多個反及閘52、56及58來實現，但判斷電路20、22及24並不只限於用反及閘來實現，也可以用多個反或閘或用多種不同邏輯閘元件來實現，例如預設的反應資料為“1(VDD)”時，反及閘52、56及58可用反或閘取代。
在其他實施例中，圖4的基本電路50也可以修改為圖8的開關電路，其包括PMOS電晶體60及NMOS電晶體62，電晶體60及62的輸入端接收反應資料“1”或 “0”，控制端接收位元修補資料RP。當位元修補資料RP為“0”時，PMOS電晶體60導通而NMOS電晶體62關閉，因此反應資料“1”或 “0”由上方的PMOS電晶體60輸出。當位元修補資料RP為“1”時，PMOS電晶體60關閉而NMOS電晶體62導通，因此反應資料“1”或 “0”由下方的NMOS電晶體60輸出。
圖9顯示本發明重新排序記憶體位元的另一實施例，圖9的重新排序電路12是依序將多個記憶體位元G1~Gm及R1~Rn中的良好位元耦接至多個輸入輸出端I/O1~I/Om。重新排序電路12可透過位元修補資料RPG1~RPGm及RPR1~RPRn來判斷多個記憶體位元G1~Gm及R1~Rn是否為不佳位元，如圖9所示，重新排序電路12透過位元修補資料RPG1知道第一個記憶體位元G1為良好位元，故將記憶體位元G1耦接至第一個輸入輸出端I/O1，當重新排序電路12透過位元修補資料RPG2知道第二個記憶體位元G2為不佳位元時，捨棄記憶體位元G2，接著重新排序電路12透過位元修補資料RPG3知道第三個記憶體位元G3為良好位元時，將記憶體位元G3耦接至第二個輸入輸出端I/O2，依此類推，直至所有的輸入輸出端I/O1~I/Om都耦接一記憶體位元。
圖10顯示圖9中重新排序電路12的實施例，其包括多個判斷電路70、72、74及76以及多個多工器78、80、82及84。第一個判斷電路70接收多個位元修補資料RPG1~RPGm及RPR1~RPRn中的第一個位元修補資料RPG1以及其後的N個位元修補資料RPG2~RPGN+1，據以產生選擇信號Se1。第二個判斷電路72接收多個位元修補資料中的第二個位元修補資料RPG2以及其後的N個位元修補資料RPG3~RPGN+2，據以產生選擇信號Se2。依此類推，第M個判斷電路接收多個位元修補資料中的第M個位元修補資料以及其後的N個位元修補資料，據以產生第M個選擇信號SeM。在此實施例中，N等於n，即N等於多餘記憶體位元的數量，在其他實施例中，N也可以大於或小於n。第一個多工器78耦接判斷電路70以及對應位元修補資料RPG1~RPGN+1的記憶體位元G1~GN+1(DG1~DGN+1)，根據選擇信號Se1從多個記憶體位元G1~GN+1(DG1~DGN+1)選擇其中一個良好位元G1(DG1)耦接至輸入輸出端I/O1。第二個多工器80耦接判斷電路72以及對應位元修補資料RPG2~RPGN+2的記憶體位元G2~GN+2(DG2~DGN+2)，根據選擇信號Se2從多個記憶體位元G2~GN+2(DG2~DGN+2)選擇其中一個良好位元耦接至輸入輸出端I/O2，在此實施例中，由於記憶體位元G2(DG2)為不佳位元，故多工器80選擇將記憶體位元G3(DG3)耦接至輸入輸出端I/O2。第三個多工器82耦接判斷電路74以及對應位元修補資料RPG3~RPGN+3的記憶體位元G3~GN+3(DG3~DGN+3)，根據選擇信號Se3從多個記憶體位元G3~GN+3(DG3~DGN+3)選擇其中一個良好位元耦接至輸入輸出端I/O2，在此實施例中，由於記憶體位元G3(DG3)已被選擇耦接至輸入輸出端I/O2，故多工器82選擇將記憶體位元G4(DG4)耦接至輸入輸出端I/O3。依此類推，第M個多工器耦接第M個判斷電路以及對應第M個至第M+N個位元修補資料的記憶體位元，根據該第M個判斷電路提供的選擇信號SeM從第M個至第M+N個記憶體位元中選擇其中一個良好且未被使用的記憶體位元耦接至第M個輸入輸出端I/OM。
圖11顯示圖10中的多工器78，其包括多個反相器7802、7803、7805、7807、7809、7811、7813、7815、7817及7819以及多個開關7804、7808、7812、7816及7820，選擇信號Se1包括多個信號RENB11~RENB1N+1分別輸入至多個反相器7802、7805、7809、7813、7817及7819。開關7804連接在記憶體位元G1(DG1)及輸入輸出端I/O1之間，信號RENB11經反相器7802及7803控制開關7804導通或關閉。開關7808連接在記憶體位元G2(DG2)及輸入輸出端I/O1之間，信號RENB12經反相器7805及7807控制開關7808通導或關閉。開關7812連接在記憶體位元G3(DG3)及輸入輸出端I/O1之間，信號RENB13經反相器7809及7811控制開關7812通導或關閉。開關7816連接在記憶體位元G4(DG4)及輸入輸出端I/O1之間，信號RENB14經反相器7813及7815控制開關7816通導或關閉。開關7820連接在記憶體位元GN(DGN)及輸入輸出端I/O1之間，信號RENB1N+1經反相器7817及7819控制開關7820通導或關閉。當信號RENB11為“0”時，開關7804導通，進而讓記憶體位元G1(DG1)耦接到輸入輸出端I/O1。當信號RENB12為“0”時，開關7808被導通以使記憶體位元G2(DG2)耦接至輸入輸出端I/O1。依此類推，當信號REN1N+1為“0”時，開關7820被導通以使記憶體位元GN+1(DRn)耦接至輸入輸出端I/O1。
雖然圖11中僅顯示多工器78的電路，但其他多工器80、82及84的電路及操作類似於多工器78，從圖11的多工器78可以輕易推得其他多工器80、82及84的電路及操作。
圖12顯示構成圖10中判斷電路的基本電路90，每一個判斷電路70、72、74及76都是由多個基本電路90組成。圖12的基本電路90是由邏輯閘構成的邏輯電路，其包括三個反及閘92、96及98與一個反相器94，反及閘92的輸出端連接至反及閘96及98的一輸入端，位元修補資料RP經反相器94輸入至反及閘98的另一輸入端，反及閘96的另一輸入端接收位元修補資料RP，反及閘98的輸出是用以組成判斷電路所輸出的選擇信號。當反及閘92的其中一個輸入為“0”(反應資料)時，位元修補資料RP將決定反及閘92輸入端上的反應資料“0”由反及閘96或98輸出，在其他實施例中，反應資料也可以是“1”。當位元修補資料RP為“1”時，代表其對應的記憶體位元為不佳位元，此時反及閘98的輸出為反應資料“0”，該位元修補資料RP所對應的記憶體位元將不會被耦接至輸入輸出端I/Om。圖13顯示圖12電路的概念，當位元修補資料RP為“1”時，相當於反應資料“0”移動到右方的反及閘96的輸出，使反應資料“0” 出現於相對於輸入的相同位置，而當位元修補資料RP為“0”，相當於讓反應資料“0”向右下移動到反及閘98的輸出，使反應資料“0”出現於相對於輸入不同位置。
圖14顯示圖10中判斷電路70、72及74的實施例，每一個判斷電路70、72及74都是由N個基本電路90串接構成。因為預設的反應資料GND“0”放在左上的基本電路90的輸入，使得相對位置右下的輸出成為所要的選擇信號。在圖14中，判斷電路70的反及閘98所輸出的信號RENB11、RENB12、RENB13及RENB14組成圖10中的選擇信號Se1。判斷電路72中的反及閘98所輸出的信號RENB21、RENB22及RENB23組成圖10中的選擇信號Se2。判斷電路74中的反及閘98所輸出的信號RENB31及RENB32組成圖10中的選擇信號Se3。圖14中僅顯示判斷電路70、72及74的部分電路，本領域技術人員可從圖14所揭示的內容推得判斷電路70、72及74的完整電路。圖15顯示圖14電路的概念，參照圖11、圖14及圖15，在判斷電路70中，第一個基本電路90接收反應資料“0(GND)”且位元修補資料RPG1為“0”，因此反應資料“0”由反及閘98輸出，而第二個以後的基本電路90的反及閘92的輸入信號均為“1”，因此不論位元修補資料RPG2、RPG3、RPG4為何，反及閘98的輸出皆為“1”，如圖15所示，使選擇信號Se1變為“0111”，因此多工器78選擇將記憶體位元G1(DG1)耦接到輸入輸出端I/O1，選擇信號中反應資料“0”的位置決定所要選取的多餘記憶體位元。在判斷電路72中，第一個基本電路90接收反應資料“0”且位元修補資料RPG2為“1”，故反及閘98輸出信號“0”，而反應資料“0”將由反及閘96傳送到第二個基本電路90，由於第二個基本電路90的位元修補資料RPG3為“0”，因此反應資料“0”會由反及閘98輸出，第三個以後的基本電路90的輸入信號均為“1” ，因此不論位元修補資料RPG4為何，反及閘98的輸出皆為“1”，故可得到選擇信號Se2為“101”，以使多工器80選擇其所耦接的記憶體位元中的第二個記憶體位元G3(DG3)耦接至輸入輸出端I/O2。選擇信號Se3~Sem也是以相同方式產生，故不再贅述。在此實施例中，判斷電路70、72及74是用多個反及閘92、96及98來實現，但判斷電路70、72及74並不只限於用反及閘來實現，也可以用多個反或閘或用多種不同邏輯閘元件來實現，例如預設的反應資料為“1”時，反及閘92、96及98可用反或閘取代。
在其他實施例中，圖12的基本電路90也可以修改為圖16的開關電路，其包括NMOS電晶體100及PMOS電晶體102，電晶體100及102的輸入端接收反應資料“1”或 “0”，控制端接收位元修補資料RP。當位元修補資料RP為“0”時，NMOS電晶體100關閉導通而PMOS電晶體102，因此反應資料“1”或 “0”由下方的PMOS電晶體102輸出。當位元修補資料RP為“1”時，NMOS電晶體100導通PMOS電晶體102關閉而，因此反應資料“1”或 “0”由上方的NMOS電晶體100輸出。
圖5的電路可以作為累加電路來使用。參照圖5及圖7，如前所述，當位元修補資料RPGm為“1”時代表對應的記憶體位元為不佳位元，同時所設定的資料“0”在選擇信號中的位置會跟著改變，如圖7所示，每出現一個不佳位元，資料“0”就向下移動一個位置，因此可根據反應資料“0”在選擇信號中的位置來判斷不佳記憶體位元的數量，例如，當選擇信號為“011”時，資料“0”出現在第一個位置，這代表有一個不佳位元，若選擇信號為“110”時，資料“0”出現在第三個位置，這代表有三個不佳位元。本發明的判斷電路20、22、24及26不只可以用來判斷所對應的記憶體位元是否為不佳位元，還可以作為不佳位元累加電路來累計不佳位元的數量。圖5的累加電路不只限於應用在記憶體中，其也可以應用在記憶體以外的電路中，判斷多個信號(RPG1~RPGm)中準位為“0”或“1”的數量。同理，圖14的電路也可以作為累加電路來使用。
圖17顯示一種根據圖5電路概念的累加電路110，其包括多個基本電路112、多個開關116以及一信號偵測器及計數器118，多個基本電路112分別接收多個信號S1~Sm，當累加電路110應用在記憶體中計數不佳位元的數量時，信號S1~Sm為位元修補資料。在此實施例中，基本電路112的架構如同圖5的基本電路50，每一個基本電路112都包括三個反及閘1121、1123及1124以及一個反相器1122，在其他實施例中，基本電路112也可以用多個反或閘來實現，或由多種邏輯閘元件的組合來實現。由於基本電路112是由簡單的邏輯閘組成，故累加電路110的架構簡單且面積小。在第一個基本電路112中，反及閘1121的第一輸入端接收信號GND=“0”或VDD=“1”，反及閘1121的第二輸入端接收信號VDD=“1”，其中信號GND=“0”為預設的反應資料，反及閘1121的輸出端連接反及閘1123及1124的一輸入端，信號S1連接反及閘1124的另一輸入端以及經反相器1122連接反及閘1123的另一輸入端。當第一個基本電路112的反及閘1121的第一輸入端接收的信號VDD時，代表累加電路110為關閉狀態，當反及閘1121的第一輸入端接收的信號為GND時，代表累加電路110為啟動狀態。當第一個基本電路112的反及閘1121的第一輸入端的信號由VDD變為GND時，若信號S1為“1”，，此時反及閘1123輸出信號“1”而反及閘1124輸出信號“0”，信號偵測器及計數器118偵測到反及閘1124所輸出的信號為反應資料“0”時，信號偵測器及計數器118的計數值加1，同時信號偵測器及計數器118會輸出控制信號Sc。相反的，若信號S1為“0”，此時反及閘1123輸出信號“0”而反及閘1124輸出信號“1”，信號偵測器及計數器118偵測到反及閘1124所輸出的信號並非反應資料“0”時，計數器不動作。前一級的基本電路112的反及閘1123的輸出端連接後一級的基本電路112的反及閘1121的第一輸入端，開關116連接後一級的基本電路112的反及閘1121的第二輸入端，開關116是受控於信號偵測器及計數器118輸出的控制信號Sc，在初始狀態下，後一級的基本電路112的反及閘1121的第二輸入端的初始準位被設定為VDD(圖中未示)，當反及閘1124所輸出的信號為反應資料“0”時，信號偵測器及計數器118輸出控制信號Sc，使開關116將前一級的基本電路112的反及閘1124的輸出端連接至後一級的基本電路112的反及閘1121的第二輸入端，進而使預設的反應資料GND=“0”輸入至後一級的基本電路112。簡單來說，在圖17的實施例中，第M個基本電路112接收第M個信號SM，當第M個信號SM的準位為“1”時，第M個基本電路提供預設的反應資料GND=“0”至信號偵測器及計數器118，使信號偵測器及計數器118的計數值增加以累計具有準位“1”的信號的數量。在其他實施例中，信號偵測器及計數器118也可以累計信號S1~Sm中，準位為“0”的信號的數量。在一實施例中，基本電路112也可以用圖8所示的電路來實現。
10:記憶體 12:重新排序電路 20:判斷電路 22:判斷電路 24:判斷電路 26:判斷電路 30:多工器 3002:反相器 3003:反相器 3004:開關 3005:反相器 3006:及閘 3007:反相器 3008:開關 3009:反相器 3010:及閘 3011:反相器 3012:開關 3013:反相器 3014:及閘 3015:反相器 3016:開關 3017:反相器 3018:及閘 3019:反相器 3020:開關 32:多工器 34:多工器 36:多工器 40:多餘位元排序電路 50:基本電路 52:反及閘 54:反相器 56:反及閘 58:反及閘 60:PMOS電晶體 62:NMOS電晶體 70:判斷電路 72:判斷電路 74:判斷電路 76:判斷電路 78:多工器 7802:反相器 7804:開關 7803:反相器 7805:反相器 7807:反相器 7808:開關 7809:反相器 7811:反相器 7812:開關 7813:反相器 7815:反相器 7816:開關 7817:反相器 7819:反相器 7820:開關 80:多工器 82:多工器 84:多工器 90:基本電路 92:反及閘 94:反相器 96:反及閘 98:反及閘 100:NMOS電晶體 102:PMOS電晶體 100:不佳位元累加電路 112:基本電路 114:開關 116:開關 118:信號偵測器及計數器
圖1顯示應用本發明重新排序電路的記憶體。 圖2顯示圖1中重新排序電路的實施例。 圖3顯示圖2中多工器的實施例。 圖4顯示應用在圖2中判斷電路的基本電路。 圖5顯示圖2中判斷電路的實施例。 圖6顯示圖4的基本電路的概念圖。 圖7是圖5電路的概念圖。 圖8顯示圖4的基本電路的另一種實施例。 圖9顯示本發明重新排序記憶體位元的方法的另一實施例。 圖10顯示圖9中重新排序電路的實施例。 圖11顯示圖10中的多工器。 圖12顯示構成圖10中判斷電路的基本電路。 圖13是圖12電路的概念圖。 圖14顯示圖10中判斷電路的實施例。 圖15是圖14電路的概念圖。 圖16顯示圖12中基本電路的另一實施例。 圖17顯示一種累加電路的實施例。
10:記憶體
12:重新排序電路

Claims (13)

  1. 一種重新排序記憶體位元的方法，用以從多個記憶體位元中選擇多個良好的記憶體位元分別耦接至記憶體的多個輸入輸出端，該方法包括下列步驟：提供多個位元修補資料分別對應該多個記憶體位元中的多個一般記憶體位元，該多個位元修補資料是用以標記對應的一般記憶體位元是否為不佳位元；根據該多個位元修補資料產生多個選擇信號；在該多個位元修補資料的所對應的一般記憶體位元為良好位元時，將該所對應的一般記憶體位元耦接至該多個輸入輸出端的其中一個；以及在該多個位元修補資料的所對應的一般記憶體位元為不佳位元時，根據對應的選擇信號從該多個記憶體位元中的多個多餘記憶體位元中選擇其中一個耦接至該多個輸入輸出端的其中一個。
  2. 如請求項1之重新排序記憶體位元的方法，其中該根據該多個位元修補資料產生多個選擇信號的步驟包括：根據該多個位元修補資料中的第一位元修補資料產生該多個選擇信號中的第一選擇信號及產生一累計信號，其中該第一選擇信號具有一反應資料，該第一位元修補資料決定該反應資料在該第一選擇信號中的位置，該第一選擇信號依據該反應資料的位置決定其所要選擇的多餘記憶體位元；以及根據該多個位元修補資料中的第二位元修補資料及該累計信號產生該多個選擇信號中的第二選擇信號，其中該第二選擇信號具有該反應資料，該第二位元修補資料決定該反應資料在該第二選擇信 號中的位置，該第二選擇信號依據該反應資料的位置決定其所要選擇的多餘記憶體位元。
  3. 一種記憶體的重新排序電路，連接在該記憶體的多個記憶體位元及多個輸入輸出端之間用以排序該多個輸入輸出端所耦接的記憶體位元，該多個記憶體位元包含多個一般記憶體位元及多個多餘記憶體位元，該重新排序電路包括：多個判斷電路，分別接收對應該多個一般記憶體位元的多個第一位元修補資料以產生多個選擇信號；其中，該多個選擇信號皆具有反應資料，且每一個選擇信號中該反應資料的位置是由對應的第一位元修補資料決定；其中，該多個第一位元修補資料及該多個選擇信號用以從該多個記憶體位元中選取多個良好的記憶體位元分別耦接至該多個輸入輸出端；其中，該多個第一位元修補資料被用來標記對應的一般記憶體位元是否為不佳位元。
  4. 如請求項3之重新排序電路，更包括多個多工器，分別連接該多個判斷電路及分別連接該多個輸入輸出端，其中每一個多工器耦接該多個一般記憶體位元的其中一個及該多個多餘記憶體位元中的至少一個，並根據所接收的第一位元修補資料及所接收的選擇信號決定耦接至所對應的輸入輸出端的記憶體位元。
  5. 如請求項4之重新排序電路，更包括一多餘位元排序電路，耦接該多個多餘記憶體位元，根據對應該多個多餘記憶體位元的多個第二位元修補資料，將該多個多餘記憶體位元中的良好位元耦接至該多個多工器，其中該多個第二位元修補資料被用來標記對應的多餘記憶 體位元是否為不佳位元。
  6. 如請求項3之重新排序電路，其中該多個判斷電路包括多個反及閘或多個反或閘。
  7. 如請求項3之重新排序電路，其中該多個判斷電路包括多個MOS電晶體。
  8. 如請求項3之重新排序電路，其中該多個選擇信號被用來判斷該多個多個一般記憶體位元中的不佳位元數量。
  9. 一種重新排序記憶體位元的方法，用以從多個記憶體位元中選擇多個良好的記憶體位元分別耦接至記憶體的多個輸入輸出端，該方法包括下列步驟：提供多個位元修補資料分別對應該多個記憶體位元，其中該多個位元修補資料是用以標記對應的記憶體位元是否為不佳位元；根據該多個位元修補資料中的第M個位元修補資料至第M+N個位元修補資料產生一選擇信號，其中M及N為大於0的整數；以及根據該選擇信號從該多個記憶體位元中的第M個記憶體位元至該第M+N個記憶體位元中選擇其中一個良好位元耦接至該多個輸入輸出端的其中一個。
  10. 一種記憶體的重新排序電路，連接在該記憶體的多個記憶體位元及多個輸入輸出端之間用以排序該多個輸入輸出端所耦接的記憶體位元，該多個記憶體位元包含多個一般記憶體位元及多個多餘記憶體位元，該重新排序電路包括：多個判斷電路，接收對應該多個記憶體位元的多個位元修補資料；其中，該多個判斷電路中的第M個判斷電路根據該多個位元修補資料中的第M個位元修補資料至第M+N個位元修補資料產生一選擇 信號，其中M及N為大於0的整數；其中，該多個位元修補資料被用來標記對應的記憶體位元是否為不佳位元；其中，該選擇信號是用以從該第M個記憶體位元至第M+N個記憶體位元中選擇其中一個良好的記憶體位元耦接至該多個輸入輸出端的其中一個。
  11. 如請求項10之重新排序電路，更包括多個多工器分別連接該多個判斷電路，每一個多工器根據對應的判斷電路所提供的選擇信號從該第M個記憶體位元至該第M+N個記憶體位元中選擇其中一個良好的記憶體位元耦接至該多個輸入輸出端的其中一個。
  12. 如請求項10之重新排序電路，其中該多個判斷電路包括多個反及閘或反或閘。
  13. 如請求項10之重新排序電路，其中該多個判斷電路包括多個MOS電晶體。
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