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TWI668846B - 立體nand記憶體的鋸齒型電荷儲存結構 - Google Patents

立體nand記憶體的鋸齒型電荷儲存結構 Download PDF

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TWI668846B
TWI668846B TW108105665A TW108105665A TWI668846B TW I668846 B TWI668846 B TW I668846B TW 108105665 A TW108105665 A TW 108105665A TW 108105665 A TW108105665 A TW 108105665A TW I668846 B TWI668846 B TW I668846B
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龍翔瀾
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Abstract

一種記憶體元件，包括藉由位於基材上被絕緣層隔離的多個導電條帶所組成的導電條帶堆疊結構，以及設置在穿過導電條帶堆疊結構到基材的開孔中的垂直通道結構。垂直通道結構設置在穿過導電條帶堆疊結構的開孔中。電荷儲存結構設置在導電條帶和垂直通道結構的交叉點處，電荷儲存結構包括多重材料層。 絕緣層具有從垂直通道結構向內凹陷的側壁。電荷儲存結構的多重材料層的電荷儲存層設置於絕緣層的側壁。介電材料設置在垂直通道結構和位於絕緣層側壁上的電荷儲存層之間。

Description

立體NAND記憶體的鋸齒型電荷儲存結構
本揭露內容是有關於一種高記憶密度的記憶體元件，且特別是有關於一種具有多階層記憶胞，用以排列形成立體陣列的記憶體元件。
隨著積體電路元件的關鍵尺寸縮小到現有記憶胞技術的極限，設計者一直在尋找用來堆疊多個記憶胞階層以實現更大儲存容量並且實現更低單位位元成本的技術。例如， Lai等人在 “A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory,” IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006中發表：應用薄膜電晶體技術於電荷捕捉記憶體的技術；以及Jung等人也發表過“Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node,” IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006.
具有電荷儲存結構的立體堆疊NAND快閃記憶體可能發生橫向電荷遷移問題，其中橫向電荷遷移可能會影響記憶胞的維持時間(retention)。橫向電荷遷移也可能導致臨界電壓(VT)的負向偏移，並在寫入之後立即造成串列讀取電流的正向偏移位等非預期的結果。請參見，Choi 等人所發表的研究 “Comprehensive evaluation of early retention (fast charge loss within a few seconds) characteristics in tube-type 3-D NAND Flash Memory,” IEEE 2016 Symposium on VLSI Technology Digest of Technical Papers。
本說明書的一實施例提供一種記憶體元件，包括位於絕緣層上的凹陷電荷儲存結構，而不會增加絕緣層的厚度或減少被絕緣層所隔離之導電層的厚度。 此記憶體元件可以採用自對準方法來製作，而無需增加額外的微影步驟(lithographic steps)。
一種記憶體元件，包括位於基材上方，由複數個導電條帶所組成的導電條帶堆疊結構(stack of conductive strips)，以及位於穿過導電條帶堆疊結構直到基材之開孔中的垂直通道結構。其中，這些導電條帶係藉由多個絕緣層來彼此隔離。電荷儲存結構設置在導電條帶和垂直通道結構的交叉點上，電荷儲存結構包括多重材料層。絕緣層具有側壁，並且由垂直通道結構向內凹陷，電荷儲存結構的多重材料層中的電荷儲存層(charge storage layer)設置於絕緣層的側壁上，用以作為襯裡。絕緣層的側壁圍繞垂直通道結構和穿隧層(tunneling layer)。以介電材料作為填充體(fill body)或間隙壁(spacer)設置在垂直通道結構與位於絕緣層側壁上的電荷儲存層之間。
導電條帶堆疊結構包括一個頂部導電條帶階層、複數個中間導電條帶階層和一個底部導電條帶階層。電荷儲存結構的多重材料層中的阻擋層(blocking layer)和電荷儲存層，沿著中間導電條帶階層的多個導電條帶側面以及絕緣層的側壁形成鋸齒狀凹陷(crenellated)。電荷儲存結構的多重材料層中的穿隧層設置在電荷儲存層上方和介電材料上方。
垂直通道結構可包括一個第一通道薄膜，覆蓋在電荷儲存結構的多重材料層中的穿隧層上方，以及一個位於第一通道薄膜上方的第二通道薄膜。銲墊的上端可以連接到第二通道薄膜。
記憶體元件可以包括開孔中的結晶半導體(crystalline semiconductor)插塞，此結晶半導體位於基材上並與基材接觸。結晶半導體插塞具有一個頂表面，位於中間導電條帶階層的下方，以及底部導電條帶階層的上方。記憶體元件可以包括位於結晶半導體插塞側面上的矽氧化物。此矽氧化物設置在結晶半導體插塞和底部導電條帶階層的多個導電條帶之間。垂直通道結構中的第二通道薄膜可以連接到結晶半導體插塞。
在一個實施例中，高介電係數(high-k)材料層可以設置在結晶半導體插塞和中間導電條帶階層的多個導電條帶之間。可以在電荷儲存結構和中間導電條帶階層的多個導電條帶之間設置一高介電係數材料層。
記憶體元件可以包括穿過導電條帶堆疊結構的源極線，源極線連接到基材，並藉由間隙壁與導電條帶堆疊結構中的多個導電條帶隔離。間隙壁可以連接到底部絕緣層。此底部絕緣層係用來將導電條帶堆疊結構的底部導電條帶階層與基材隔離。
本說明書還提供了一種用來製造如本說明書所述之記憶體元件的方法。
為了對本說明書之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉一記憶體元件及其製作方法作為較佳實施例，並配合所附圖式作詳細說明。但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。
第1圖係繪示一種立體閘極環繞式垂直通道NAND記憶體元件的垂直剖面結構簡化示意圖，其繪示出位於絕緣層的凹陷側壁上的電荷儲存結構。如本實施例之第1圖所繪示，記憶體元件100包括位於基材201上方，由複數個導電條帶1511-1516所組成的導電條帶堆疊結構。其中，這些導電條帶1511-1516係藉由多個絕緣層205來彼此隔離。導電條帶堆疊結構包括一個頂部導電條帶階層(包含導電條帶1516)、複數個中間導電條帶階層(包含導電條帶1512-1515)和一個底部導電條帶階層(包含導電條帶1511)。
垂直通道結構設置在貫穿電條帶堆疊結構直至基材201的開孔231之中。垂直通道結構可包以括第一通道薄膜1010和位於第一通道薄膜1010上方的第二通道薄膜1110。
電荷儲存結構(包括阻擋層510、電荷儲存層610和穿隧層910)設置在導電條帶1511-1516和垂直通道結構的交叉點上，電荷儲存結構可以包括多重材料層。多重材料層可以包括阻擋層510、電荷儲存層610和穿隧層910。垂直通道結構中的第一通道薄膜1010可以形成在電荷儲存結構之多重材料層中的穿隧層910上。
絕緣層205具有從垂直通道結構向內凹陷的側壁405，電荷儲存結構之多重材料層中的電荷儲存層610，係設置在絕緣層205的側壁405上，以作為襯裡。絕緣層205的側壁405圍繞垂直通道結構(包括第一通道薄膜1010和第二通道薄膜1110)和穿隧層910。
以介電材料810作為填充體(fill body)或間隙壁(spacer)，將其設置在垂直通道結構與位於絕緣層205側壁405上的電荷儲存層610之間的凹室(recess)之中。
電荷儲存結構之多重材料層中的阻擋層510和電荷儲存層610，沿著中間導電條帶階層(包含導電條帶1512-1515)的多個導電條帶之側面以及絕緣層205的側壁405形成鋸齒狀凹陷。
電荷儲存結構的多重材料層中的穿隧層910設置在電荷存儲層610上方和介電材料810上方，並穿過頂部導電條帶階層(包含導電條帶1516)和中間導電條帶階層(包含導電條帶1512-1515)。在本說明書的一些實施例中，穿隧層910和介電材料810可以在同一個製程步驟中形成。
銲墊1112的上端可以連接到垂直通道結構中的第二通道薄膜1110。絕緣材料1131填充於開孔231中，且銲墊1112設置在絕緣材料1131上。銲墊1112可以包括導電材料，例如N型材料。銲墊1112可以用來與位元線進行連接。
結晶半導體插塞311設置在開孔231之中，且位於基材201上並與基材201接觸。結晶半導體插塞311具有一個頂表面，位於複數個中間導電條帶階層(包含導電條帶1512-1515)的下方，以及底部導電條帶階層(包含導電條帶1511)的上方。如果結晶半導體插塞311包含較大的單晶元素，例如使用磊晶生長方式在開孔231所曝露的基材201上所形成的單晶元素，則本實施例中的結晶半導體插塞311可以是結晶狀態。但結晶半導體插塞311的結晶狀態，可以不是晶粒小很多的單晶狀態。
矽氧化物1551可以形成在結晶半導體插塞311的側面上。其中，矽氧化物1551可以設置在結晶半導體插塞311和底部導電條帶階層(包含導電條帶1511)的多個導電條帶之間。垂直通道結構中的第二通道薄膜1110可以連接到結晶半導體插塞311。
基材201可以是P型矽基材201。導電條帶堆疊結構中的導電條帶可以包括氮化鈦(TiN)、鎢(W)、多晶矽材料或選擇可用來與電荷儲存結構相容的其他導電材料。絕緣層205可以包括藉由本領域已知的各種方式所沉積而成的二氧化矽(SiO 2)。而且，絕緣層205可以包括其他絕緣材料和這些絕緣材料的組合。在本實施例中，所有絕緣層可以由相同材料組成。而在其他實施例中，可以在不同絕緣層中使用不同的材料以適合特定的設計標的。
阻擋層510可包括氧化鋁(AlOx)、氧化鋡(HfOx)和氧化鋯(ZrOx)。電荷儲存層610可以包括氮化矽(SiN)。穿隧層910可包括矽氧化物(例如，二氧化矽、氮氧化矽(SiON)或矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide，ONO)結構。 第一通道薄膜1010和第二通道薄膜1110可以包括未摻雜的通道多晶矽。
絕緣層1210設置在犧牲層堆疊結構(stack of sacrificial layers)上方。源極線1710穿過絕緣層1210和導電條帶堆疊結構。源極線1710可包括氮化鈦、鎢、多晶矽材料或其他導電材料。源極線1710連接到基材201，並且藉由間隙壁1601和1602與導電條帶堆疊結構中的導電條帶隔離。間隙壁1601和1602連接到底部絕緣層203。其中，底部絕緣層203係用來將導電條帶堆疊結構中的底部導電條帶階層(包含導電條帶1511和1521)與基材201隔離。
前述提及的第一導電條帶堆疊結構(包括導電條帶1511-1516)設置在源極線1710的第一側上方。由複數個使用絕緣層彼此隔離之導電條帶1521-1526所組成的第二導電條帶堆疊結構，設置在基材201上，且位於源極線1710的第二側上。其中，第二側與第一側位置相反。第二導電條帶堆疊結構包括一個頂部導電條帶階層(包含導電條帶1526)、複數個中間導電條帶階層(包含導電條帶1522-1525)和一個底部導電條帶階層(包含導電條帶1521)。
第二垂直通道結構設置在貫穿第二導電條帶堆疊結構並直達基材201的開孔232之中。且第二垂直通道結構可以包括第一通道薄膜1010，以及位於第一通道薄膜1010上方的第二通道薄膜1110。
電荷儲存結構，包括位於第二導電條帶堆疊結構中的阻擋層510、電荷儲存層610和穿隧層910，如前所述的第一導電條帶堆疊結構。
銲墊1122的上端可以連接到垂直通道結構中的第二通道薄膜1110。絕緣材料1132填充於開孔232之中，且銲墊1122設置在絕緣材料1132上。銲墊1122可以包括導電材料，例如N型材料。銲墊1122可以用來與位元線進行連接。
結晶半導體插塞312設置在開孔232之中，且位於基材上201並與基材201接觸。結晶半導體插塞312具有一個頂表面，位於複數個中間導電條帶階層(包含導電條帶1522-1525)的下方，以及底部導電條帶階層(包含導電條帶1521)的上方。
矽氧化物1552可以形成在結晶半導體插塞312的側面上。其中，矽氧化物1552可以設置在結晶半導體插塞312和底部導電條帶階層(包含導電條帶1512)的多個導電條帶之間。垂直通道結構中的第二通道薄膜1110可以連接到結晶半導體插塞312。
第1A圖至第1F圖係繪示立體閘極環繞式垂直通道NAND記憶體元件的水平剖面結構簡化示意圖。第1A圖係沿第1圖的切線A-A'所繪示之導電條帶堆疊結構之絕緣層205的水平剖面結構簡化示意圖。垂直通道結構藉由絕緣層205橫向圍繞位於開孔231(如第1圖所繪示)中的絕緣材料1131。垂直通道結構包括第一通道薄膜1010和第二通道薄膜1110。電荷儲存結構的多重材料層中的穿隧層910橫向圍繞垂直通道結構。
絕緣層205從垂直通道結構向內凹陷。電荷儲存結構的多重材料層中的阻擋層510和電荷儲存層610平行排列在絕緣層205的側壁405上。
介電材料810設置在電荷儲存層610和穿隧層910之間，並且橫向圍繞穿隧層910。電荷儲存層610橫向圍繞介電材料810。
第1B圖係沿第1圖和第1B圖的切線B-B'所繪示之導電條帶堆疊結構之中間導電條帶階層的導電層1515的水平剖面結構簡化示意圖。垂直通道結構藉由導電層1515橫向圍繞位於開孔231(如第1圖所繪示)中的絕緣材料1131。垂直通道結構包括第一通道薄膜1010和第二通道薄膜1110。電荷儲存結構的多重材料層中的穿隧層910橫向圍繞垂直通道結構。電荷儲存結構的多重材料層中的電荷儲存層610橫向圍繞穿隧層910並與穿隧層910接觸。電荷儲存結構的多重材料層中的阻擋層510橫向圍繞電荷儲存層610並與電荷儲存層610接觸。
在本實施例中，如第1A圖所示的介電材料810並沒有設置在導電條帶堆疊結構之中間導電條帶階層(包含導電條帶1512-1515) 的多個導電層側面上方的電荷儲存層610上。換句話說，介電材料810沒有設置在垂直通道結構與中間導電條帶階層(包含導電條帶1512-1515)的多個導電條帶之間。在其他實施例中，可以使用相同材料在同一個製程步驟中形成介電材料810和穿隧層910，使介電材料810和穿隧層910之間沒有界面。
第1C圖係沿第1C圖的切線C-C'所繪示，類似第1B圖之導電條帶堆疊結構之中間導電條帶階層的導電層1515在一特定高度之水平剖面結構的結構圖。第1B圖和第1C圖中的相同元件係以相同的元件符號表示。在第1B圖中對於元件的描述，通常也適用於第1C圖中的相同元件，因此在第1C圖中不再重複。
第1C圖中所繪示的不同之處在於高介電係數材料層1515HK。其中，高介電係數材料層1515HK設置在包括阻擋層510的電荷儲存結構與導電條帶堆疊結構之中間導電條帶階層的導電條帶(例如，導電條帶1515)之間。
第1D圖係沿第1圖和第1D圖的切線D-D'所繪示之導電條帶堆疊結構之底部導電條帶階層的導電條帶1511的水平剖面結構示意圖。結晶半導體插塞311通過開孔231設置在導電條帶堆疊結構之底部導電條帶階層的導電條帶1511的一個高度上。矽氧化物1551形成在結晶半導體插塞311的一側面，矽氧化物1551設置在結晶半導體插塞311和底部導電條帶階層的導電條帶1511之間。
第1E圖係沿第1E圖的切線E-E'所繪示，類似第1D圖之導電條帶堆疊結構之底部導電條帶階層(包含導電條帶1515)在一特定高度的水平剖面結構示意圖。結晶半導體插塞311通過開孔231設置在導電條帶堆疊結構之底部導電條帶階層的導電條帶1511的一個高度上。矽氧化物1551形成在結晶半導體插塞311的一個側面，且矽氧化物1551設置在結晶半導體插塞311與底部導電條帶階層的導電條帶1511之間。
第1D圖和第1E圖中的相同元件係以相同的元件符號表示。在第1D圖中對於元件的描述，通常也適用於第1E圖中的相同元件，因此在第1E圖中不再重複。
第1E圖中所繪示的不同之處在於高介電係數材料層1511HK。其中，高介電係數材料層1511HK設置在形成於結晶半導體插塞311之一側面上的矽氧化物1551與導電條帶堆疊結構之底部導電條帶階層的導電條帶(例如，導電條帶1515)之間。
第1F圖係沿第1F圖的切線F-F'所繪示，類似第1E圖之導電條帶堆疊結構之底部導電條帶階層(包含導電條帶1515)在一特定高度的水平剖面結構的示意圖。結晶半導體插塞311通過開孔231設置在導電條帶堆疊結構之底部導電條帶階層的導電條帶1511的一個高度上。
第1E圖和第1F圖中的相同元件係以相同的元件符號表示。在第1E圖中對於元件的描述，通常也適用於第1F圖中的相同元件，因此在第1F圖中不再重複。
第1F圖中所繪示的結構不具有，如第1E圖所繪示，矽氧化物1551形成在結晶半導體插塞311的一個側面上，且高介電係數材料層1511HK設置在結晶半導體插塞311與底部導電條帶階層的導電條帶1511之間。
第2圖至第17圖係繪示用來製作包含電荷儲存結構之記憶體結構的例示流程圖。其中，電荷儲存結構包括位於絕緣層之鋸齒狀凹陷側壁上的電荷儲存層。
第2圖係繪示在基材201上形成由複數個犧牲層211-216所組成之犧牲層堆疊結構之後的製程階段。其中，犧牲層211-216彼此之間可以藉由絕緣層205來隔離。犧牲層堆疊結構可以包括一個頂部犧牲層216、多個中間犧牲層212-215和一個底部犧牲層211。底部絕緣層203將犧牲層堆疊結構中的底部犧牲層211與基材201隔離。並形成開孔231貫穿犧牲層堆疊結構並到達基材201。類似地，可以形成貫穿犧牲層堆疊結構並到達基材201，包括孔231和第二開孔232的開孔陣列。
犧牲層堆疊結構中的犧牲層可以包括氮化矽，並且可以在後續製程中用導電材料來加以替換以形成導電條帶堆疊結構。
第3圖係繪示在開孔231中形成結晶半導體插塞311之後的製程階段。結晶半導體插塞311設置在基材201上並與基材201接觸。結晶半導體插塞311可以具有一個位於多個中間犧牲層212-215下方和底部犧牲層211上方的頂表面。類似地，第二結晶半導體插塞312可以形成在第二開孔232之中。在本說明書的一個實施例中，可以藉由從基材201磊晶生長來形成結晶半導體插塞311和312。結晶半導體插塞311和312可以將基材201連接到開孔231和232中的垂直通道結構，請參照第11圖所進一步描述的內容。
第4圖至第9圖係繪示形成包括位於絕緣層之凹陷側壁上的鋸齒狀電荷儲存層之電荷儲存結構的流程。電荷儲存結構可以包括多重材料層，例如阻擋層510(如第5圖所繪示)、電荷儲存層610(如第6圖所繪示)和穿隧層910(如第9圖所繪示)。電荷儲存結構之多重材料層的電荷儲存層610可以設置在絕緣層205之側壁405(如第4圖所繪示)上以作為襯裡。垂直通道結構請參考第10圖和第11圖的描述。
第4圖係繪示使絕緣層205從犧牲層(例如犧牲層215)的側面415向內凹陷之後的製程階段，其中犧牲層215係經由開孔231暴露於外。在一個實施例中，絕緣層向內凹陷的範圍可以介於20奈米(nm)至100奈米之間，較佳為30奈米。可以在本階段中實施濕式或乾式的等向蝕刻(isotropical etch)以使絕緣層205向內凹陷，並使犧牲層215保持幾乎完整。此凹陷製程的結果，使絕緣層205的側壁405沿著頂部犧牲層216和多個中間犧牲層212-215中的犧牲條帶的側面形成鋸齒狀的凹陷表面。在一個實施例中，當結晶半導體插塞311和312設置在底部犧牲層211的犧牲條帶的側面上時，鋸齒狀表面不會延伸到底部犧牲層211中的犧牲條帶的側面。
在第10圖和第11圖所描述的後續製程階段中，在開孔231中形成垂直通道結構，因此絕緣層從垂直通道結構向內凹陷。
第5圖係繪示在第4圖所述的鋸齒狀表面上形成電荷儲存結構的多重材料層的阻擋層510之後的製程階段。結果，阻擋層510沿著頂部犧牲層216和多個中間犧牲層中的犧牲條帶的側面以及絕緣層205的側壁405形成鋸齒狀凹陷。阻擋層510也可以形成在位於開孔(例如，開孔231)中之結晶體半導體插塞(例如，結晶體半導體插塞311)的上方。 例如，阻擋層510可以包括氧化鋁、氧化鋡、氧化鋯或其他合適的介電材料。
第6圖係繪示在第5圖所述的阻擋層510上方形成電荷儲存結構之多重材料層的電荷儲存層610之後的製程階段。 結果，電荷儲存層610沿著頂部犧牲層216和多個中間犧牲層中的犧牲條帶的側面以及絕緣層的側壁形成鋸齒狀凹陷。鋸齒狀的電荷儲存層610在二相鄰犧牲層(例如，犧牲層214和215)之間的絕緣層205的側壁405上留下凹室605。電荷儲存層610也可以形成在位於開孔(例如，開孔231)中之結晶半導體插塞(例如，結晶半導體插塞311)上方的阻擋層上。例如，電荷儲存層可以包括氮化矽或氮氧化矽。
第7圖係繪示在電荷儲存層610上沉積介電材料710之後的製程階段。介電材料710填充於二相鄰犧牲層之間的絕緣層205的側壁405上的凹室605之中(如第6圖所繪示)。介電材料710也可以沉積在位於開孔(例如，開孔231)之中的結晶半導體插塞(例如，結晶半導體插塞311)上方之阻擋層510上方的電荷儲存層610上。
第8圖係繪示在移除位於開孔231中之過量介電材料710之後的製程階段。過量的介電材料710可能位於頂部犧牲層216和多個中間犧牲層212-215中的犧牲層的側面上的電荷儲存層610之上，並且位於結晶半導體插塞(例如，結晶半導體插塞311)上方。在此階段中，介電材料810餘留在位於二相鄰犧牲層(例如，犧牲層214和215)之間，由凹陷的絕緣層205的側壁405所構成的凹室605(如第6圖所繪示)中，用來作為填充體或間隙壁。結果，餘留下來的介電材料810並不會設置在頂部犧牲層216和多個中間犧牲層中的犧牲層的側面上的電荷儲存層610上。結果，使位於絕緣層205的側壁405上的多個介電材料810填充體或間隙壁彼此係垂直分離。
第9圖係繪示在電荷儲存層610上方和介電材料810上形成電荷儲存結構的多重材料層中的穿隧層910之後的製程階段。穿隧層910可以形成在位於開孔(例如，開孔231)中的結晶半導體插塞(例如，結晶半導體插塞311)上方的阻擋層510上方的電荷儲存層610上。例如，穿隧層910可包括矽氧化物(例如，二氧化矽、氮氧化矽或矽氧化物-氮化矽-矽氧化物結構。在其他實施例中，穿隧層910和介電材料810可以包括相同的材料，且穿隧層910和介電材料810可以在同一個製程步驟中形成。
第10圖至第11圖係繪示形成垂直通道結構的流程。第10圖係繪示在電荷儲存結構的多重材料層中的穿隧層910上形成垂直通道結構的第一通道薄膜1010之後的製程階段。
例如，可以藉由沉積未摻雜的通道多晶矽來形成第一通道薄膜1010。類似地，在本階段中，第一通道薄膜1010可以沉積在位於第二開孔232中的電荷儲存結構的多重材料層中的穿隧層910上。在本階段中，第一通道薄膜1010也可以沉積在位於開孔231中的結晶半導體插塞(例如，結晶半導體插塞311)上方的穿隧層910(如第9圖所繪示)上方，同時沉積在位於第二開孔232中之第二結晶半導體插塞312上方的穿隧層910上。
在該階段之後，可以包括蝕刻第一通道薄膜1010以暴露出位於結晶半導體插塞311上方的穿隧層910，以及蝕刻穿隧層910、電荷儲存層610和阻擋層510以暴露出結晶半導體插塞311。此階段的蝕刻步驟還可以移除位於犧牲層堆疊結構頂部上的穿隧層910、電荷儲存層610和阻擋層510。
第11圖係繪示在第一通道薄膜1010上沉積第二通道薄膜1110之後的製程階段。第二通道薄膜1110藉由第二通道薄膜1110的水平部分(horizontal segment)1111連接到位於開孔231之中的結晶半導體插塞311。例如，第二通道薄膜1110可以藉由沉積未摻雜的通道多晶矽來形成。沉積過程可能在犧牲層堆疊結構的頂部留下過多的材料。可以使用化學機械平坦化(Chemical-Mechanical Planarization，CMP)技術來移除停止在犧牲層堆疊結構頂部犧牲層上方的過量材料。在此階段中，第二通道薄膜1110可以沉積在第一通道薄膜1010上，並且經由第二通道薄膜1110的水平部分1121連接到位於第二開孔232中的結晶半導體插塞312。
此階段之後可以包括形成連接到第二通道薄膜1110的銲墊1112。形成銲墊1112的步驟，可以包括使用絕緣材料1131填充開孔231。使位於開孔231中的絕緣材料1131向下凹陷，到達頂部犧牲層216之底表面的高度，藉以形成一個凹室。並以導電材料(例如N型材料)填充此凹槽，在開孔231中的絕緣材料1131上方形成銲墊1112。銲墊1112的上端連接到第二通道薄膜1110，並且可以用來連接到位元線。在此階段中，可以形成第二銲墊1122，其係連接到位於第二開孔232中的第二通道薄膜1110。 凹陷填充的製程可能在犧牲層堆疊結構的頂部留下過多的材料。可以使用化學機械平坦化技術來移除停止在犧牲層堆疊結構頂部犧牲層上方的過量材料。
第12圖至第15圖係繪示使用導電材料來替換犧牲層堆疊結構中的犧牲層的製程階段。
第12圖係繪示在犧牲層堆疊結構上方形成絕緣層1210之後的製程階段。絕緣層1210係形成來保護電荷儲存結構、垂直通道結構以及銲墊1112的頂表面，免於在後續形成穿過犧牲層堆疊結構之狹縫的蝕刻製程中受到損害。如第12圖的實施例所示，電荷儲存結構可以包括阻擋層510、電荷儲存層610和穿隧層910，並且垂直通道結構可以包括第一通道薄膜1010和第二通道薄膜1110。
第13圖係繪示在使用蝕刻來形成狹縫1310之後的製程階段。其中，狹縫1310穿過位於犧牲層堆疊結構上方之絕緣層1210，並且穿過犧牲層堆疊結構直至基材201，並將犧牲層堆疊結構中的犧牲層211-216暴露於外。
第14圖係繪示在通過狹縫1310移除犧牲層堆疊結構中的犧牲層211-216(如第13圖所繪示)以在絕緣層1210、205和203之間形成水平開口1411-1416之後的製程階段。水平開口1411-1416可以包括頂部層水平開口1416、多個中間層水平開口1412-1415和底部層水平開口1411，分別對應於頂部犧牲層216(如第13圖所繪示)、多個中間犧牲層212-21和底部犧牲層211(如第13圖所繪示)。
本技術中的此一階段，會使絕緣層205粘附到包括阻擋層510的電荷儲存結構上，且二絕緣層205之間會具有一個水平開口。可以使用磷酸(H 3PO 4)來作為蝕刻劑，通過蝕刻技術來除多個犧牲層。磷酸對犧牲層中所使用的氮化矽材料和絕緣層中所使用的矽氧化物材料具有高度選擇性。
例如，頂部層水平開口1416中的多個水平開口可用於形成串列選擇線SSL；中間層開口中的多個水平開口可用於形成字元線WL；底部層開口中的多個水平開口可用於形成接地選擇線GSL。
第14圖係繪示通過狹縫1310在水平開口中沉積導電材料，以形成導電條帶堆疊結構(包括導電條帶1511-1516)之後的製程階段，其中導電條帶堆疊結構(包括導電條帶1511-1516)與位於開孔231中的電荷儲存結構接觸。導電材料可以是氮化鈦、鎢、多晶矽材料或選擇可與電荷儲存結構相容的其他導電材料。類似地，在此製程階段中，導電材料可以通過相同的狹縫1310沉積在水平開口中，以形成第二導電條帶堆疊結構(包括導電條帶1521-1526)，與位於第二開孔232中的電荷儲存結構接觸。
沉積製程可能在水平開口1411-1416外餘留過多的導電材料。此階段可包括通過狹縫1310來移除位於水平開口外部的過量導電材料，藉以使導電條帶堆疊結構中相鄰導電條帶中的導電材料彼此垂直分離。
在一個實施例中，在通過狹縫1310沉積導電材料之前，可以在位於開孔231中的結晶半導體插塞311的側面上形成矽氧化物1551。類似地，在通過狹縫1310沉積導電材料之前，可以在位於第二開孔232中的晶體半導體插塞312的側面上形成矽氧化物1552。
此一製程還可以包括在包含有阻擋層510(如第1C圖所繪示)的電荷儲存結構和中間階層導電條帶中的多個導電條帶1515之間，形成高介電係數材料層1515HK(如第1C圖和第15圖所繪示)。 例如，在將導電材料(例如，第15圖所繪示的導電條帶1515)沉積至水平開口之前，可以在中間犧牲層之高度的水平開口(例如，如第14圖所繪示的水平開口1415)中形成高介電係數材料層1515HK。
此一製程還可以包括在結晶半導體插塞311和底部導電條帶階層中的多個導電條帶1511(如第1E圖和第15圖所繪示)之間形成高介電係數材料層1511HK(如第1E圖所繪示)。例如，在將導電材料(例如，第15圖所繪示的導電材料1511)沉積至水平開之前，可以在底部犧牲層之高度的多個水平開口(例如，第14圖所繪示的水平開口1411)中形成高介電係數材料層。在這種情況下，矽氧化物1551仍可以形成在結晶半導體插塞311的側面上。在另一個例子中，並沒有矽氧化物形成在結晶半導體插塞311側面上，如第1F圖所示。在一個實施例中，位於底部犧牲層的多個水平開口中的高介電係數材料層1511HK層，以及位於包含有阻擋層510的電荷儲存結構和導電條帶堆疊的中間導電條帶階層中的多個導電條帶(例如，第1C圖所繪示的導電條帶1515)之間的高介電係數材料層1515HK，可以是在相同的製程步驟中形成。
第16圖至第17圖係繪示用來形成穿過導電條帶堆疊結構之源極線的製程階段。第16圖係繪示在狹縫1310中的導電條帶堆疊結構中的導電條帶的側面上形成間隙壁1601和1602之後的製程階段。間隙壁1601和1602連接到底部絕緣層203。其中，底部絕緣層203係用來將導電條帶堆疊構中的導電條帶1511和1521的底部平面與基材201隔離。
第17圖係繪示在形成穿過導電條帶堆疊結構之源極線1710以後的製程階段。源極線1710連接到基材201並通過間隙壁1601和1602與導電條帶堆疊結構中的導電條帶隔離。可以藉由在狹縫1310中沉積諸如氮化鈦、鎢、多晶矽材料或其他導電材料來形成源極線1710。沉積製程可能在導電條帶堆疊結構上方的絕緣層1210上餘留下過多的導電材料。可以使用化學 機械平坦化技術來移除位於絕緣層1210上方的過量導電材料。
第18圖至第20圖係繪示立體記憶體元件在導電條帶堆疊結構之不同階層的水平剖面結構簡化示意圖。其中，導電條帶堆疊結構中的導電條帶被多個絕緣層所隔離。
第18圖係繪示立體記憶體件中之導電條帶堆疊結構的一個絕緣層階層的水平剖面結構簡化示意圖。源極線1710設置來穿過導電條帶堆疊結構中的多個導電條帶和多個絕緣層。其中多個絕緣層包括絕緣層205。源極線1710藉由間隙壁1601和1602與導電條帶堆疊結構隔離。
第一記憶胞陣列1801設置在源極線1710的第一側，且第二記憶胞陣列1802設置在源極線1710的第二側上。其中第二側係與第一側相對。記憶胞陣列，例如第一記憶胞陣列1801和第二記憶胞陣列1802陣列，可以由R行和C列的記憶胞排列而成。例如，第一記憶胞陣列1801中的每一行可以具有C=3個記憶胞，以第一陣列中的3個記憶胞的水平橫截面(例如，水平橫截面1811、1812和1813)來表示。第二記憶胞陣列1802中每一行可以具有C = 3個個記憶胞，以第二陣列中的3個記憶胞的水平橫截面(例如，水平橫截面1821、1822和1823)來表示。儘管如第18圖的實施例所示，R=4且C=3，但是數量R可以大於4並且數量C可以大於3。在其他實施例中，記憶胞陣列可以佈置為適合特定的設計。
穿過導電條帶堆疊結構的源極線1710經由基材201和結晶半導體插塞(例如，第1圖所繪示的結晶半導體插塞311和312)連接到位於第一記憶胞陣列1801和第二記憶胞陣列1802中的記憶胞的垂直通道結構(例如，第1圖和第1A圖所繪示的第二通道薄膜1110)。
第一記憶胞陣列1801和第二記憶胞陣列1802中的記憶胞，包括垂直通道結構和包括含有多重材料層的電荷儲存結構。電荷儲存結構的多重材料層包括阻擋層510、電荷儲存層610和穿隧層910。有關位於導電條帶堆疊結構中的各階絕緣層上的記憶胞的進一步描述，請參考第1A圖。
第19圖係繪示位於導電條帶堆疊結構的中間導電條帶階層中的多個中間階層之一者的立體記憶胞的水平剖面結構簡化示意圖。源極線1710係設置來穿過包含有中間導電條帶階層(包括導電條帶1515和1525)的導電條帶和絕緣層的導電條帶堆疊結構。中間導電條帶階層的導電條帶可以用來作為字元線WL。源極線1710藉由間隙壁1601和1602與導電條帶堆疊結構隔離。
第19圖係繪示導電條帶堆疊結構中的中間階層的水平橫截面(例如，水平橫截面1911、1912、1913、1921、1922和1923)，對應於第18圖所述之第一記憶胞陣列1801和第二記憶胞陣列1802中記憶胞的水平橫截面(例如水平橫截面1811、1812、1813、1821、1822和1823)。
阻擋層510、電荷儲存層610、穿隧層910和垂直通道結構(包括第一通道薄膜1010和第二通道薄膜1110)係連續的穿過導電條帶堆疊結構中的導電條帶和絕緣層，如第1圖所示。阻擋層510和電荷儲存層610在絕緣層的凹陷側壁上呈鋸齒狀，如第1圖所示。
在導電條帶堆疊結構中的一個絕緣層205階層(如第1A圖和第18圖所繪示)上，介電材料810設置在垂直通道結構(包括第一通道薄膜1010和第二通道薄膜1110)與電荷儲存層610之間。相反的，在導電條帶堆疊結構之中間導電條帶階層(包括導電條帶1515) 中 (如第1A圖和第18圖所繪示)，只有穿隧層910存在於垂直通道結構(包括第一通道薄膜1010和第二通道薄膜1110)和電荷儲存層610之間。有關導電條帶堆疊結構之中間導電條帶階層中的垂直通道結構和電荷儲存結構的進一步描述，請參考第1B圖和第1C圖。
第20圖係繪示位於導電條帶堆疊結構的底部導電條帶階層中的立體記憶胞的水平剖面結構簡化示意圖。源極線1710係設置來穿過包含有底部導電條帶階層的導電條帶1511和1521與絕緣層的導電條帶堆疊結構中。底部導電條帶階層的導電條帶1511和1521可以用來作為接地選線GSL。源極線1710藉由間隙壁1601和1602與導電條帶堆疊結構隔離。
第20圖係繪示位於導電條帶堆疊結構的底部導電條帶階層中的結晶半導體插塞(例如，第1D 圖所繪示的結晶半導體插塞311)的水平橫截面(例如，水平橫截面2011、2012、2013、2021、2022和2023)，對應於第18圖所述之第一記憶胞陣列1801和第二記憶胞陣列1802中記憶胞的水平橫截面(例如水平橫截面1811、1812、1813、1821、1822和1823)。有關位於導電條帶堆疊結構的底部導電條帶階層中的結晶半導體插塞更進一步的描述，請參照第1D圖、第1E圖和第1F圖。
第21圖係繪示用來製作包含電荷儲存結構之立體記憶體結構的例示流程圖。其中，電荷儲存結構包括位於絕緣層之凹陷側壁上的鋸齒狀電荷儲存層。在步驟2110中，可以在基材201上形成藉由多個絕緣層205彼此隔離的犧牲層堆疊結構(包括多個犧牲層211-216，如第2圖所繪示)。此步驟更進一步的描述，請參照第2圖。
在步驟2120中，絕緣層205可以從垂直通道結構向內凹陷。在一個實施例中，此步驟可包以括使絕緣層由開孔231暴露的犧牲層215的側面415向內凹陷(如第4圖所繪示)，藉以在絕緣層205中形成一個凹室，從垂直通道結構1010和 1110向內凹陷(如第11圖所繪示)。此步驟更進一步的描述，請參照第4圖和第10圖。
在步驟2130中，可以在導電條帶和垂直通道結構的交叉點處形成電荷儲存結構。電荷儲存結構可包括多重材料層。電荷儲存結構的多重材料層的電荷儲存層可以設置在絕緣層的側壁上，以作為襯裡。在一個實施例中，此步驟可以包括在導電條帶和垂直通道結構的交叉點處，形成電荷存儲結構的多重材料層的阻擋層510(如第5圖所繪示)和電荷儲存層610(如第6圖所繪示)。此步驟更進一步的描述，請參照第5圖至第6圖。
在步驟2140中，可以在穿過犧牲層堆疊結構直到基材的開孔231(如第10圖至第11圖所繪示)之中形成垂直通道結構。此步驟可以包括，在電荷儲存結構的多重材料層的穿隧層910上沉積第一通道薄膜1010(如第10圖所繪示)，以及在第一通道薄膜1010上沉積第二通道薄膜1110(如第11圖所繪示)。此步驟更進一步的描述，請參照第10圖至第11圖。
在步驟2150中，可以在垂直通道結構以及位於絕緣層側壁上的電荷儲存層之間沉積介電材料810(如第8圖所繪示)，更進一步地描述請參照第7圖至第8圖。
流程圖中所繪示的步驟其順序並不代表這些步驟的執行順序。例如，沉積介電材料的步驟2150，可以在步驟2140之前執行，以形成垂直通道結構。
第22圖係係根據本說明書的一實施例所繪示之積體電路記憶體的方塊圖。在第22圖所繪示的實施例中，積體電路記憶體2200包括閘極環繞式垂直通道記憶體陣列2260，其包括電荷儲存結構，此電荷儲存結構包括在絕緣層的凹陷側壁上的鋸齒狀電荷儲存層。
記憶體陣列2260包括藉由位於基材上的多個絕緣層隔開之複數個導電條帶所組成的導電條帶堆疊結構，以及設置在穿過導電條帶堆疊結構直到基材的開孔中的垂直通道結構。 電荷儲存結構設置在多個導電條帶和垂直通道結構的交叉點處，電荷儲存結構包括多重材料層。具有側壁的絕緣層從垂直通道結構向內凹陷，電荷儲存結構的多重材料層的電荷儲存層設置在絕緣層的側壁上，用來作為襯裡。絕緣層的側壁圍繞垂直通道結構和穿隧層。 介電材料設置在垂直通道結構和絕緣層側壁上的電荷儲存層之間。
導電條帶堆疊結構包括一個頂部導電條帶階層、複數個中間導電條帶階層和一個底部導電條帶階層。電荷儲存結構的多重材料層中的阻擋層和電荷儲存層，沿著中間導電條帶階層的多個導電條帶側面以及絕緣層的側壁形成鋸齒狀凹陷。電荷儲存結構的多重材料層中的穿隧層設置在電荷存儲層上方和介電材料上方。
行解碼器2250耦合到包括含串列選擇線SSL、字元線WL和接地選擇線GSL...等的多條導線2255，並且沿著記憶體陣列2260中的行方向排列。列解碼器2263耦合到多條位元線2264，並沿著記憶體陣列2260中的列方向排列，用以從記憶體陣列2260中的記憶胞讀取和寫入資訊。位址經由匯流排2265提供給列解碼器2263和行解碼器2250。感測放大器/資料輸入結構2266，在本實施例中，係經由資料匯流排2267耦合到列解碼器2263。資料係通過資料輸入線2271從積體電路2200的輸入/輸出埠或從積體電路2200內部或外部的其他資料源提供。在本實施例中，積體電路2200包括其他電路2274，例如通用處理器或專用應用電路，或者是被可寫入電阻記憶胞陣列所支持，能提供系統單晶片(system-on-a-chip)功能的模組組合。資料通過資料輸出線2272從感測放大器/資料輸入結構2266提供給積體電路2200上的輸入/輸出埠，或提供給積體電路2200內部或外部的其他資料目的地。
在本實施例中，使用偏壓安排狀態機來實現的控制器2269，控制了通過電壓源所產生或提供的偏壓安排電源電壓2268，例如讀取、驗證、寫入和抹除電壓的施加。控制器2269可以被配置來對記憶體陣列2260中的記憶胞執行寫入操作。
控制器可以使用本領域已知的專用邏輯電路來實現。在另一實施例中，控制器可以包括在與執行電腦程式以控制記憶體元之操作的同一個積體電路上實現的通用處理器。在其他實施例中，專用邏輯電路和通用處理器的組合可用於實現控制器。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧記憶體元件
1511-1516‧‧‧導電條帶
201‧‧‧基材
203‧‧‧底部絕緣層
205‧‧‧絕緣層
231、232‧‧‧開孔
211-216‧‧‧犧牲層
311、312‧‧‧結晶半導體插塞
405‧‧‧絕緣層的側壁
510‧‧‧阻擋層
605‧‧‧凹室
610‧‧‧電荷儲存層
710‧‧‧介電材料
810‧‧‧介電材料
910‧‧‧穿隧層
1010‧‧‧第一通道薄膜
1110‧‧‧第二通道薄膜
1111、1121‧‧‧第二通道薄膜的水平部分
1112、1122‧‧‧銲墊
1131、1132‧‧‧絕緣材料
1210‧‧‧絕緣層
1310‧‧‧狹縫
1411-1416‧‧‧水平開口
1511HK 、1515HK‧‧‧高介電係數材料層
1521-1526‧‧‧導電條帶
1551、1552‧‧‧矽氧化物
1601、1602‧‧‧間隙壁
1710‧‧‧源極線
1801、1802‧‧‧記憶胞陣列
1811、1812、1813、1821、1822、1823‧‧‧記憶胞的水平橫截面
1911、1912、1913、1921、1922、1923‧‧‧中間階層的水平橫截面
2011、2012、2013、2021、2022、2023‧‧‧結晶半導體插塞的水平橫截面
2110‧‧‧在基材上形成藉由多個絕緣層彼此隔離的犧牲層堆疊結構
2120‧‧‧使絕緣層從垂直通道結構向內凹陷
2130‧‧‧在導電條帶和垂直通道結構的交叉點處形成電荷儲存結構
2140‧‧‧在穿過犧牲層堆疊結構直到基材的開孔之中形成垂直通道結構
2150‧‧‧在垂直通道結構以及位於絕緣層側壁上的電荷儲存層之間沉積介電材料
2200‧‧‧積體電路記憶體
2250‧‧‧行解碼器
2255‧‧‧導線
2260‧‧‧記憶體陣列
2263‧‧‧列解碼器
2264‧‧‧位元線
2265‧‧‧匯流排
2266‧‧‧感測放大器/資料輸入結構
2267‧‧‧資料匯流排
2268‧‧‧偏壓安排電源電壓
2269‧‧‧控制器
2271‧‧‧資料輸入線
2272‧‧‧資料輸出線
2274‧‧‧其他電路
SSL‧‧‧串列選擇線
WL‧‧‧字元線
GSL‧‧‧接地選擇線
A-A’、B-B’、C-C’、D-D' 、E-E’ 、F-F'‧‧‧切線
第1圖係繪示一種立體立體閘極環繞式(gate-all-around，GAA) 垂直通道(vertical channel，VC) NAND記憶體元件的簡化垂直剖面結構示意圖，其繪示出位於絕緣層的凹陷側壁上的電荷儲存結構。
第1A圖至第1F圖係繪示立體立體閘極環繞式垂直通道記憶體元件的水平剖面結構示意圖。
第2圖至第17圖係繪示用來製作包含有電荷儲存結構之記憶體結構的例示流程圖。其中，電荷儲存結構包括位於絕緣層之鋸齒狀凹陷側壁上的電荷儲存層。
第4圖至第9圖係繪示形成包括位於絕緣層之凹陷側壁上的鋸齒狀電荷儲存層之電荷儲存結構的流程。
第10圖至第11圖係繪示形成垂直通道結構的流程。
第12圖至第15圖係繪示使用導電材料來替換犧牲層堆疊結構中的犧牲層的製程階段。
第16圖至第17圖係繪示用來形成穿過導電條帶堆疊結構之源極線的製程階段。
第18圖至第20圖係繪示立體記憶體元件在導電條帶堆疊結構之不同階層的水平剖面結構簡化圖。其中，導電條帶堆疊結構中的導電條帶被多個絕緣層所隔離。
第21圖係繪示用來製作包含電荷儲存結構之記憶體結構的例示流程圖。其中，電荷儲存結構包括位於絕緣層之凹陷側壁上的鋸齒狀電荷儲存層。
第22圖係根據本說明書的一實施例所繪示之積體電路記憶體的方塊圖。
無。

Claims (10)

  1. 一種記憶體元件，包括： 一導電條帶堆疊結構(stack of conductive strips)，位於一基材上，由複數個導電條帶所組成，且該些導電條帶係藉由多個絕緣層來彼此隔離； 一垂直通道結構，位於穿過該導電條帶堆疊結構直到該基材的一開孔中； 複數個電荷儲存結構，設置在該些導電條帶和該垂直通道結構的複數個交叉點上，且該些電荷儲存結構包括多重材料層； 該些絕緣層具有多個側壁，由該垂直通道結構向內凹陷，該些電荷儲存結構的該多重材料層中的一電荷儲存層(charge storage layer)設置於每一該些絕緣層的該側壁上；以及 一介電材料，設置在該垂直通道結構與位於該些絕緣層的該些側壁上的該電荷儲存層之間。
  2. 如申請專利範圍第1項所述之記憶體元件，其中該導電條帶堆疊結構包括一頂部導電條帶階層、複數個中間導電條帶階層和一底部導電條帶階層；該些電荷儲存結構的該多重材料層中的一阻擋層(blocking layer)和該電荷儲存層，沿著該中間導電條帶階層的多個導電條帶側面以及該些絕緣層的該些側壁形成鋸齒狀凹陷(crenellated)。
  3. 如申請專利範圍第2項所述之記憶體元件，其中該些電荷儲存結構的該多重材料層中的一穿隧層設置在該電荷儲存層和該介電材料上方。
  4. 如申請專利範圍第1項所述之記憶體元件，其中該垂直通道結構，包括： 一第一通道薄膜，位於該些電荷儲存結構的該多重材料層中的該穿隧層上方;以及 一第二通道薄膜，位於該第一通道薄膜上方。
  5. 如申請專利範圍第4項所述之記憶體元件，更包括一銲墊，具有一上端連接到該第二通道薄膜。
  6. 如申請專利範圍第1項所述之記憶體元件，其中該導電條帶堆疊結構包括一頂部導電條帶階層、複數個中間導電條帶階層和一底部導電條帶階層；更包括： 一結晶半導體插塞，位於該開孔中，設置在該基材上並與該基材接觸；且該結晶半導體插塞具有一頂表面，位於該中間導電條帶階層的下方，以及該底部導電條帶階層的上方。
  7. 如申請專利範圍第6項所述之記憶體元件，其中該垂直通道結構，包括： 一第一通道薄膜，位於該電荷儲存結構的該多重材料層中的該穿隧層上方;以及 一第二通道薄膜，位於該第一通道薄膜上方，並且連接至該結晶半導體插塞。
  8. 如申請專利範圍第6項所述之記憶體元件，更包括：一高介電係數(high-k)材料層，設置在該結晶半導體插塞和該中間導電條帶階層的多個導電條帶之間。
  9. 如申請專利範圍第1項所述之記憶體元件，更包括： 一源極線，穿過該導電條帶堆疊結構，連接到該基材，並藉由一間隙壁與該導電條帶堆疊結構中的多個導電條帶隔離；以及 該間隙壁連接到一底部絕緣層，該底部絕緣層係用來將該導電條帶堆疊結構的該底部導電條帶階層與該基材隔離。
  10. 如申請專利範圍第1項所述之記憶體元件，其中該導電條帶堆疊結構包括一頂部導電條帶階層、複數個中間導電條帶階層和一底部導電條帶階層；更包括： 一高介電係數材料層，設置在該些電荷儲存結構和該中間導電條帶階層的多個導電條帶之間。
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