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TWI555154B - 具有突出凸塊墊之半導體裝置與其形成方法 - Google Patents

具有突出凸塊墊之半導體裝置與其形成方法 Download PDF

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TWI555154B
TWI555154B TW103145550A TW103145550A TWI555154B TW I555154 B TWI555154 B TW I555154B TW 103145550 A TW103145550 A TW 103145550A TW 103145550 A TW103145550 A TW 103145550A TW I555154 B TWI555154 B TW I555154B
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TW
Taiwan
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conductive
pad
protruding bump
protruding
dielectric layer
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Application number
TW103145550A
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TW201532222A (zh
Inventor
陳承先
陳玉芬
林育蔚
郭庭豪
梁裕民
林俊宏
Original Assignee
台灣積體電路製造股份有限公司
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Publication date
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Priority claimed from US14/453,858 external-priority patent/US9418928B2/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
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Description

具有突出凸塊墊之半導體裝置與其形成 方法 【相關申請案】
本申請案為申請於2014年1月6日之美國申請案「用於接合線路製程之突出凸塊墊」(案號No.14/148,482)以及申請於2014年8月7日之美國申請案「用於接合線路製程之突出凸塊墊」(案號No.14/453,858)之部分延續案(Continuation-in-Part)，在此一併列入參考。
本發明是有關於一種具有突出凸塊墊之半導體裝置，且特別是有關於一種具有用於線路接合製程之突出凸塊墊之半導體裝置。
在線路接合製程(Bond-on-Trace；BoT)中，分割後的積體電路晶片係被翻轉，並連接至形成於其他基板上之線路的接合墊部。線路子集，又稱為跳越線(Skip line)，包含延伸於接合墊部間的線路，如為了扇出(Fan-out)之目的。因此，線路的間距小於接合墊的間距。然而，這會使得焊料接合時，容易不經意地架接相鄰的線路，又因為線路間距小於常見的測試探針的直徑，而導致探針測試時備受挑戰。
本揭露介紹一種方法，其包含從承載器上分開基板，且承載器上形成有額外的基板。被分開的基板包含位於基板頂面的導電層，以及複數個導電柱，每個導電柱從基板的底面延伸過基板至導電層。突出凸塊墊係藉由選擇性地移除除了位於導電柱之第一子集的每一者以外之導電層，而被形成於導電柱的第一子集的每一者上。
本揭露亦介紹一種裝置，其包含基板和位於基板的第一側之複數個導電線路。導電柱從基板的第二側延伸過基板至對應的導電線路。凸塊墊係突出於導電線路的第一子集，而導電線路的第二子集的每一者係凹陷於基板的第一側中。
本揭露亦介紹一種方法，其包含提供晶粒和基板，其中晶粒包含至少一個積體電路晶片，且基板包含延伸過導電柱之第一及第二子集。導電柱的第一子集的每一者包含從基板表面突出的突出凸塊墊，且導電柱的第二子集的每一者部分地形成凹陷於基板表面中的線路。然後，晶粒透過 複數個導電凸塊而耦合至基板，每個導電凸塊係延伸於其中一個突出凸塊墊與晶粒之間。
從以下結合所附圖式所做的詳細描述，可對本揭露之態樣有更佳的了解。需注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸都可任意地增加或減少。
圖1A及1B係繪示根據本揭露之一或多個態樣之至少一部分的裝置之剖面圖和俯視圖；圖2係繪示根據本揭露之一或多個態樣之至少一部分的裝置之製作中間階段的剖面圖；圖3係繪示根據本揭露之一或多個態樣之如圖2所示的裝置於後續製作階段的剖面圖；圖4係繪示根據本揭露之一或多個態樣之如圖3所示的裝置於後續製作階段的剖面圖；圖5係繪示根據本揭露之一或多個態樣之如圖4所示的裝置於後續製作階段的剖面圖；圖6係繪示根據本揭露之一或多個態樣之如圖2所示的裝置於後續製作階段的剖面圖；圖7係繪示根據本揭露之一或多個態樣之如圖6所示的裝置於後續製作階段的剖面圖；圖8係繪示根據本揭露之一或多個態樣之如圖7所示的裝置於後續製作階段的剖面圖； 圖9係繪示根據本揭露之一或多個態樣之如圖5所示的裝置於後續製作階段的剖面圖；圖10係繪示根據本揭露之一或多個態樣之如圖5所示的裝置於後續製作階段的剖面圖；圖11至圖24係繪示根據本揭露之一些實施例之製造一裝置時各種中間階段的剖面圖；圖25係繪示根據本揭露之一些實施例之製造一裝置的部分流程圖；圖26A至圖26C係繪示根據本揭露之一些實施例之裝置的不同視角；圖27A至圖27D係繪示根據本揭露之一些其他的實施例之裝置的不同視角；圖28至31B係繪示根據本揭露之一些其他的實施例之裝置的俯視圖；圖32係繪示根據本揭露之一些實施例之製造裝置的部分流程圖。
以下的揭露提供了許多不同實施例或例子，以實施本揭露之不同特徵。以下所描述之構件與安排的特定例子係用以簡化本揭露。當然這些僅為例子，並非用以做為限制。舉例而言，於描述中，第一特徵形成於第二特徵上方或上，可能包含第一特徵與第二特徵以直接接觸的方式形成的實施例，亦可包含額外特徵可能形成在第一特徵與第二特徵 之間的實施例，如此第一特徵與第二特徵可能不會直接接觸。此外，本揭露可能會在各例子中重複元件符號和/或字母。這樣的重複係基於簡化與清楚之目的，以其本身而言並非用以指定所討論之各實施例及/或配置之間的關係。
圖1係繪示根據本揭露之一或多個態樣所述之至少一部分的裝置10之剖面圖。裝置10包含基板12以及複數個導電線路14置於基板12之側壁16上。導電元件18可延伸入基板12中。導電元件18可包括導電介層窗18B以及置於導電介層窗18B上的接觸墊18A。導電線路14可物理性連接至其中一個接觸墊18A，上述之連接方式已清楚繪示於圖1之基板12的側壁16之俯視圖中。每個凸塊墊20係突出於導電線路14。未被凸塊墊20所覆蓋的部分導電線路14係凹陷於基板12之側壁16中。裝置10可更包含積體電路晶片22以及複數個導電凸塊24，導電凸塊24係耦合於積體電路晶片22與對應之凸塊墊20之間。
圖1B係繪示基板12之側壁16之部分的俯視圖。圖1A之剖面圖可由圖1B之剖線1A-1A橫切而得。如圖1B所示，凸塊墊20可電性連接至導電線路14，其中導電線路14可電性連接至導電元件18之接觸墊18A及導電介層窗18B(以虛線繪示)。凸塊墊20可覆蓋至少一部分之導電線路14。暴露出的部分導電線路14可自基板12之表面凹陷。凸塊墊20可用於將基板12電性連接至如積體電路晶片22或其他封裝基板、中介層、裝置晶粒、印刷電路板及其類似物之其他裝置特徵。
圖2係如圖1所示之裝置10之實施的剖面圖，在此被指定為元件符號100。於圖2中，裝置100被繪示為處於根據本揭露之一或多個態樣之製作中間階段。裝置100包含積壘層(Build-up Layer)110於承載基板120之相對側上。承載基板120可包含一或多個導電層122被形成於核心124之一或兩邊上。核心124及/或承載基板120可包含單一邊或雙邊銅箔積層板(copper-clad laminate；CCL)、預浸體(prepreg)或乾膜式積壘層膜(ajinomoto build-up film；ABF)、紙、玻璃纖維、不織玻璃纖維、一或多層銅、鎳、鋁、及/或其他材料、元件及/或成分。一或多個導電層122可包含一或多層銅、鎳、鋁及/或其他材料。
在其他元件中，積壘層110可包含複數個介電層130以及金屬化層140。介電層130可包含預浸體或乾膜式積壘層膜(ABF)。擇一地或額外地，介電層130可包含紙、玻璃纖維、及/或不織玻離纖維等一項或多項可應用於貼合之材料。擇一地或額外地，介電層130可包含二氧化矽、氮化矽、氮氧化矽、氧化物、含氮氧化物、氧化鋁、氧化鑭、氧化鉿、氧化鋯、氮氧化鉿、上述之組合及/或其他材料。介電層130之形成可藉由濺鍍法、旋轉塗佈法、化學氣相沉積、低壓化學氣相沉積、快速熱化學氣相沉積、原子層化學氣相沉積及/或電漿加強式化學氣相沉積，並可使用四乙基鄰矽酸鹽(tetraethyl orthosilicate；TEOS)及氧氣作為先驅氣體。介電層130亦可藉由氧化製程形成，如在大氣環境中進行的濕式或乾式熱氧化製程，大氣環境可包含氧 化物、水、氮氧化物或上述之組合，及/或其他製程。製造介電層130亦可包含化學機械研磨或平坦化、等向性蝕刻、及/或非等向性蝕刻及其他製程。所形成的介電層130之厚度範圍可介於約8Å至約200Å，雖然其他厚度亦包含在本揭露之範圍中。
金屬化層140可包含一或多層銅、鈦、鋁、鎳、金、合金、及/或上述之組合及/或其他材料。部分金屬化層140可垂直地內連接，以形成內連接結構150(例如具有接觸電、導電線及/或介層窗)。其他部分的金屬化層140可形成導電線路154。導電線路154可連接至內連接結構150之接觸墊部上(如圖1B所示)。金屬化層140可藉由電鍍形成，且所形成的厚度範圍可介於約4微米至約25微米。二者擇一或額外地，金屬化層140可藉由化學氣相沉積及/或其他製程來形成，並可具有介於約8Å至約200Å之厚度範圍，雖然其他厚度亦包含於本揭露之範圍中。
接合墊155可置於內連接結構150上。內連接結構150及/或接合墊155可具有介於約150微米至約400微米之直徑及/或其他側向尺寸範圍。每個接合墊155可為球形陣列(ball grid array；BGA)墊，例如可用於後續與主機板印刷電路板(printed circuit board；PCB)及/或其他印刷電路板、印刷線路板(printed wire board；PWB)、印刷電路集合(printed circuit assembly；PCA)、印刷電路板集合(PCB assembly；PCBA)、電路卡集合(circuit card assembly；CCA)、背板集合(backplane assembly)及/ 或裝置形成互連。間距P1，也就是相鄰接合墊155間的橫向列，可介於300微米至約500微米間。
圖3係繪示根據本揭露之一或多個態樣之如圖2所示的裝置100於後續製作階段的剖面圖，其中積壘層110的區域已從承載基板120上移除。積壘層110的其中一區域並未繪示於圖3，雖然此僅為簡化接下來的論述，且於本揭露之技術領域具有通常知識者可根據本揭露之一或多個態樣輕易地了解積壘層110的兩個區域皆可被製造。可藉由佈線、熔化、機械力、蝕刻及/或其他製程，以從承載基板120移除積壘層110。
然後，光阻層可塗佈、曝光及顯影於積壘層110的一或兩側。例如：光阻部210可形成於積壘層110的第一側112上，然後光阻層220可覆蓋積壘層110的第二側114。雖然圖3係繪示特定數量的內連接結構150及導電線路154，但可提供任何數量的金屬化層140。
位於積壘層110之第一側112上的光阻部210係形成於部分導電線路154(部位154A)上，然而其他部分的導電線路154(部位154B)可保持暴露至後續的微影製程。光阻部210及光阻層220可包含化學增幅光阻(chemically amplified photoresist)或非化學增幅光阻，且可為正型或是負型。光阻部210及光阻層220之製造可包含沉積製程，而沉積製程包括例如乾式膜型光阻的積層、旋塗、浸塗、刷塗及/或噴墨分配及其他製程。可進行沉積後烘烤步驟以移除溶劑及/或其他非預定的成分，如到達介於 約40℃至約200℃的溫度範圍，且烘烤時間可介於約10秒鐘至約10分鐘。
圖4係繪示根據本揭露之一或多個態樣之如圖3所示的裝置100於後續製作階段的剖面圖，其中在導電線路154的部位154A上之光阻部210被用做蝕刻製程的罩幕。蝕刻製程係用以移除未被光阻部210及光阻層220保護的部分最外層金屬化層140。因此，在積壘層110之第一側112上，最外層金屬化層140被移除至最外層介電層130。然而，導電線路154之暴露出的部位154B上的最外層金屬化層140的蝕刻係持續一足夠的時間，以使導電線路154之暴露出的表面156凹陷於最外層介電層130的外層表面中。因此，導電線路154之暴露出的表面156形成一部分的凹陷線路，而被遮蔽部分之導電線路154的每個部位154A形成突出凸塊墊230。上述之凹陷的深度d係高於凹陷線路，低於周圍的介電層130的表面，且可少於約7微米，如約4微米，雖然其他的深度亦包含在本揭露的範圍中。兩個相鄰的突出凸塊墊230間的間距P2可為約40微米至約150微米，雖然其他的間距亦包含在本揭露之範圍中。
圖5係繪示根據本揭露之一或多個態樣之如圖4所示的裝置100於後續製作階段的剖面圖，其中光阻部210及光阻層220已被移除，且阻焊部位410係藉由傳統方法來形成。阻焊部位410可包含耐熱塗佈材料，以幫助保護下層。因此，圖5中的裝置100可為具有導電線路154並形成突出凸塊墊230之封裝基板。
其他形成突出凸塊墊230及導電線路154之凹陷表面156的方法亦包含在本揭露之範圍中。一例子係繪示於圖6至圖8。圖6係繪示根據本揭露之一或多個態樣之如圖2所示的裝置100於後續製作階段的剖面圖。如上述，積壘層110已自承載基板120上移除。然後，光阻層可塗佈、曝光及顯影在積壘層110的一或二側。例如：光阻部510可形成於積壘層110的第一側112上，然後光阻層520可覆蓋積壘層110的第二側114。然後，在積壘層110之第一側112上的光阻部510可覆蓋整個第一側112，包括導電線路154的部位154B之上，但部位154A除外，在後續製程中仍暴露出部位154A。
圖7係繪示根據本揭露之一或多個態樣之如圖6所示的裝置100於後續製作階段的剖面圖，其中在金屬化製程中將光阻部510用做罩幕。使用金屬化製程以加入金屬至導電線路154之暴露出的部位154A。金屬化製程中加入的材料可包含一或多層銅、鈦、鋁、鎳、金、合金、及/或上述之組合及/或其他材料。可由電鍍、化學電鍍、無電電鍍、化學氣相沉積、磊晶生長、及/或其他製程，以形成金屬化層，且所加入至暴露出的部位154A的材料可達介於約5微米至約50微米的厚度範圍，雖然其他厚度亦包含在本揭露的範圍中。
圖8係繪示根據本揭露之一或多個態樣之如圖7所示的裝置100於後續製作階段的剖面圖，其中光阻部510及光阻層520已被移除。圖8亦反映出對內連接結構150、導 電線路154(部位154A及154B)及最外層金屬化層140具有選擇性之蝕刻製程的結果。例如：移除最外層金屬化層140至最外層介電層130的操作包括移除至足夠的程度，使導電線路154之部位154B所暴露的表面156凹陷至最外層介電層130中。如上述，導電線路154之部位154B所暴露的表面156形成一部分凹陷的線路，而導電線路154之部位154A的突出部位形成突出凸塊墊230。內連接結構150的頂部及凸塊墊230(在導電線路154上的突出部位)皆在此製程中回蝕。因此，應調整如圖7所繪示之添加金屬化的製程步驟，以確保即使在此蝕刻步驟之後突出柱仍保有足夠的高度。額外的製程可接續進行，如形成阻焊部位及/或其他如圖5之實施例所繪示之製程。
圖9係繪示如圖5所示之裝置100的剖面圖，其中測試探針800係與導電線路154上其中之一的突出凸塊墊230接觸。測試探針800的尖端可具有直徑D，且上述之直徑D可大於導電線路154之間距P3。例如：間距P3可小於約30微米，而測試探針800之尖端可具有約30微米的直徑D，但並不是顯著地大於間距P3。然而，由於部分導電線路154係凹陷的，因此並不會因測試探針800未對準凸塊墊230而短路。
圖10係繪示根據本揭露之一或多個態樣所述之至少一部分之裝置900的剖面圖。裝置900包括圖5所示之裝置100、晶粒910以及複數個導電凸塊920耦合在積體電路晶片及所述之凸塊墊的其中之一間。晶粒910可為或包含 一或多個積體電路晶片、封裝件及其類似物。導電凸塊920可包含焊料、金、導電塗料及/或其他導電性材料。晶粒910可包含墊915，在與導電凸塊920耦合前，墊915先配置成與突出凸塊墊230對齊。導電線路154可連接突出凸塊墊230至內連接結構150(例如圖1所示)。再者，連接件930(例如球形陣列球(BGA balls))可被置於接合墊155上。連接件930係電性連接裝置100至如其他封裝基板、中介層、裝置晶粒、印刷電路板及其類似物之其他元件特徵。
其他具有凹陷線路的實施例及其形成方法亦包含在本揭露的範圍中。例如：圖11至圖24係繪示根據一些實施例所述之製造裝置1000的剖面圖。一般而言，圖11至圖24係繪示一製程，其中具有內嵌式線路及凸塊墊之無核心基板被形成，且凸塊墊具有大於內嵌線路的高度。雖然圖11至圖24係繪示使用雙側製造技術的製程，但其他實施例可使用單側製造技術。
首先，請參見圖11，提供承載基板120。承載基板120包括核心124，且導電層122係形成於核心124之相對一側上。以下提出詳細說明，導電層122扮演電鍍製程的晶種層，以形成導電線路和墊。核心124可為任何適合的承載基板，例如有機核心基板包含環氧樹脂浸漬玻璃纖維積層、聚合物浸漬玻璃纖維積層、預浸體(prepreg)或乾膜式積壘層膜、紙、玻璃纖維、不織玻璃纖維及其類似物。擇一地，核心124可包含其他材料，如不繡鋼、玻璃及其類似物。 在後續形成各種積壘層的製程步驟中，核心124可提供暫時的結構支撐。
導電層122包含導電材料(例如銅)形成於核心124的相對表面。可使用任何適合的製程形成導電層122。例如：當核心124包含有機核心材料時，可藉由貼合導電箔(例如銅箔)於核心124的相對一側上，以形成導電層122。如另一例子所示，當核心124包含不繡鋼、玻璃及其類似物時，可使用電鍍或濺鍍製程以形成導電層122。其他形成導電層122的方法亦可被使用。
圖12係繪示根據一些實施例所述之位於導電層122上之圖案化罩幕層1002之形成。在一些實施例中，圖案化罩幕層1002包含塗佈或貼合在表面上的光阻材料，經曝光成預定的圖案以及顯影，以加入開口1004，此開口1004暴露出導電層122的一部分。暴露的部分導電層122之圖案相當於凸塊墊的圖案(例如圖13中的凸塊墊1006)，此圖案係用以電性連接至其他裝置特徵(例如其他裝置晶粒)。
例如：圖13係繪示根據一些實施例所述之凸塊墊1006形成於導電層122上後的裝置。凸塊墊1006的形成可藉由例如：沉積晶種層(未繪示)於開口1004中(請參見圖12)，以及使用圖案化罩幕1002來電鍍導電材料(請參見圖12)，以定義凸塊墊1006的圖案。在一些實施例中，凸塊墊1006可包含與導電層122不同的材料，且可選擇凸塊墊1006的材料，使得在後續的製程步驟(請參見圖22A)中導電層122可被選擇性蝕刻，而不會顯著地蝕刻凸塊墊1006。 例如：當導電層122包含銅，凸塊墊1006可以鎳、錫或其他適合的導電材料形成。凸塊墊1006可例如具有約0.5微米至約10微米的高度H。
圖13亦繪示圖案化罩幕層1002之移除。例如：可使用電漿灰化(plasma ashing)及/或濕式剝除(wet strip)製程以移除圖案化罩幕層1002。選擇性地，電漿灰化製程可接續著濕式沉浸於硫酸(H2SO4)溶液中，以清理裝置1000並移除剩下的罩幕材料。
圖14係繪示其他圖案化罩幕層1008之形成於導電層122及凸塊墊1006上。在一些實施例中，圖案化罩幕層1008包含光阻材料。光阻材料塗佈或貼合於表面上，根據預定的圖案曝光，以及顯影以加入開口1010/1010’，開口1010/1010’暴露出部分凸塊墊1006及導電層122。暴露出的部分導電層122及凸塊墊1006的圖案相當於整體裝置1000中導電特徵的圖案。例如：開口1010可用以圖案化導電線路，而開口1010’可用以圖案化金屬化層之接觸墊。在上述之實施例中，圖案化接觸墊的開口1010’的寬度可大於圖案化導電線路的開口1010的寬度。例如：開口1010的寬度係介於約2微米至約30微米，而開口1010’的寬度係介於約30微米至約150微米。在另一實施例中，開口1010和1010’可具有不同尺寸。可使用較寬的開口來形成接觸墊，以容納後續製程步驟所形成的各式金屬化層140(請參見例如圖19)。
圖15係繪示開口1010/1010’填滿導電材料後的裝置。例如：導電線路1012係形成於凸塊墊1006/導電層122上，且接觸墊1014係形成於導電層122上。例如：導電線路1012和接觸墊1014可使用圖案化罩幕層1008(請參見圖14)做為罩幕，以電鍍導電材料。在一些實施例中，導電線路1012/接觸墊1014可包含與導電層122相同的材料(例如銅)，且導電層122可做為晶種層以形成導電線路1012及接觸墊1014。在裝置1000的俯視圖(請參見圖22B)中，個別的導電線路1012可物理性或電性連接至接觸墊1014。此外，在後續的製程步驟中，各種金屬化層140可被形成，以電性連接至接觸墊1014(例如請參見圖19)。
圖15亦繪示圖案化罩幕層1008的移除。例如：可用電漿灰化及/或濕式剝離製程以移除圖案化罩幕層1008。選擇性地，電漿灰化製程可接續著濕式沉浸於硫酸(H2SO4)溶液中以清理裝置1000，並移除剩下的罩幕材料。
圖16係繪示介電層130之形成於接觸墊1014、導電線路1012、凸塊墊1006和導電層122之上及之間。介電層130可包含預浸體(例如FR4環氧樹脂、M6環氧樹脂及其類似物)或乾膜式積壘層膜(ABF)。二者擇一地或額外地，介電層130可包含紙、玻璃纖維、及/或不織玻璃纖維之一項或多項可應用於貼合者。例如：可使用真空貼合機(vacuum laminator)將介電材料置於核心124上，並進行烘箱固化製程將介電層130黏著於接觸墊1014、導電線路1012、凸塊墊1006及導電層122。如另一例子所示，可應 用熱壓製程將介電材料覆於接觸墊1014、導電線路1012、凸塊墊1006及導電層122，並在適當的熱及/或壓力條件下維持一適當時間(例如1至2小時)以形成介電層130。
二者擇一地或額外地，介電層130可包含二氧化矽、氮化矽、氮氧化矽、氧化物、含氮氧化物、氧化鋁、氧化鑭、氧化鉿、氧化鋯、氮氧化鉿、上述之組合及/或其他材料。可由濺鍍法、旋轉塗覆法、化學氣相沉積、低壓化學氣相沉積、快速熱化學氣相沉積、原子層化學氣相沉積及/或電漿加強式化學氣相沉積形成介電層130，並可使用四乙基鄰矽酸鹽(tetraethyl orthosilicate；TEOS)及氧氣作為先驅氣體。亦可由氧化製程形成介電層130，如在大氣環境中進行的濕式或乾式熱氧化製程，大氣環境包含氧化物、水、氮氧化物或上述之組合，及/或其他製程。
雖然圖14-16係繪示介電層130之形成係於導電線路1012/接觸墊1014後，但可變更形成的順序。例如：在另一實施例中，在形成導電線路1012/接觸墊1014前，介電層130可先形成於凸塊墊1006及導電層122上。開口可在介電層130中圖案化以暴露出部分凸塊墊1006和導電層122，上述之操作可使用例如雷射鑽孔、微影與蝕刻的結合以及其他類似的製程之任何的製程。接著，上述之開口可填入導電材料，以形成導電線路1012/接觸墊1014，導電線路1012/接觸墊1014可電性連接至凸塊墊1006和導電層122。可進一步使用平坦化製程以移除介電層130之頂面上過多的材料。
接著，請參見圖17，介電層130可被圖案化以加入開口1016並暴露出接觸墊1014。圖案化介電層130的操作可包括任何適合的製程如雷射鑽孔、微影與蝕刻的結合以及其類似製程。
圖18係繪示形成額外的導電特徵，例如金屬化層140。可藉由將導電材料填入開口1016，而形成金屬化層140(例如介層窗)於介電層130中。在一實施例中，可使用沉積晶種層於開口1016的側壁上以形成導電材料。可由銅、鎳、金及/或任何上述之組合及/或其類似物，以形成晶種層(未繪示)。一旦晶種層沉積於開口中，可使用例如化學電鍍製程將導電材料填入開口中，上述之導電材料係例如鎢、鈦、鋁、銅、及/或任何上述之組合及/或其類似物。導電材料溢出開口1016，而過多的材料(例如過多的導電材料)係從介電層130的表面上移除。在一些實施例中，使用平坦化製程以移除過多的材料，所述之平坦化製程係如化學機械研磨(CMP)、機械研磨製程或其他回蝕技術，藉此形成金屬化層140於介電層130中。
額外的金屬化層140(例如線)可形成於介電層130上。例如：圖案化光阻(未繪示)可形成於介電層130上。圖案化光阻中的開口可用於定義上述之金屬化層140的形狀。上述之開口可填入導電材料，例如先沉積晶種層(未繪示)於上述開口的底面及/或側壁，接著使用化學電鍍製程填滿開口。然後，圖案化光阻可被移除。
接著，可形成額外的介電層130和金屬化層140。圖19係繪示一例子之結構。各種金屬化層140可形成內連接結構150，而延伸至接觸墊1014。因此，積壘層110係形成於核心124的相對側。積壘層110可包括介電層130、金屬化層140、凸塊墊1006、導電線路1012及接觸墊1014。接合墊155可更進一步地置於金屬化層140上。雖然圖中係繪示特定數量的介電層130及導電特徵(例如金屬化層140、凸塊墊1006、導電線路1012、接觸墊1014等)，但任何數量的介電層及/或導電特徵皆可涵蓋於裝置1000中，視裝置之設計而定。
圖20及圖21係繪示從核心124移除積壘層110。例如：在核心124下層之積壘層110可被移除。在一些實施例中，積壘層110可使用機械力移除。例如：請參見圖20，機械工具1018楔入核心124及導電層122間。機械工具1018在核心124的邊緣部位上製造核心124和導電層122間的間隙。接著，可使用真空夾具1020施加機械力於核心124的相反邊。真空夾具1020可施予反方向(如箭頭1022所示)的機械力，且此機械力物理性地使積壘層110從核心124分開。
在一些實施例中，積壘層110可從核心124分開但不對所繪示之其他特徵造成顯著地損壞，因為核心124和導電層122間的黏著接合相對較弱。例如：導電層122可使用相對較弱的層壓製程(例如不經大範圍的固化處理)，以覆於核心124上。核心124和導電層122間的弱接合可進一步 藉由使用機械工具1018以使核心124的邊緣部位上之核心124和導電層122間產生分離而達成。因此，如圖21所繪示，積壘層110可從核心124移除。在核心124上的積壘層110區域也可使用相似的製程移除。亦可使用其他移除積壘層110的製程，例如：佈線、熔化、蝕刻及/或其他製程。
圖22A及圖22B繪示如圖21所示之裝置1000的後續製程階段之剖面圖及俯視圖，其中導電層122已被移除。圖22A的剖面圖係由圖22B所繪示的剖線22A-22A橫切而得。圖21的積壘層110的其中之一的區域並未繪示於圖22A及圖22B，雖然這僅是為簡化以下之討論，且於本技術領域具有通常知識者可知，積壘層110的兩個區域皆可根據本揭露之一或多個態樣來製造。
請先參照圖22A，例如：導電層122(請看圖17)可使用適合之蝕刻製程移除。蝕刻導電層122的操作可進一步蝕刻未被凸塊墊1006及接觸墊1014所覆蓋的部分導電線路1012。例如：蝕刻導電層122可使用適合的化學蝕刻劑，所述之化學蝕刻劑係選擇性地移除導電層122及導電線路1012/接觸墊1014的材料(例如銅)，而不顯著地移除凸塊墊1006的材料(例如鎳、錫及其類似物)。適合的化學蝕刻劑可在導電層122(及導電線路1012/接觸墊1014)的材料與凸塊墊1006的材料間具有高蝕刻選擇性。在一些實施例中，適合的化學蝕刻劑包括例如以硫酸(H2SO4)或過氧化氫(H2O2)為基底的蝕刻劑，且在蝕刻導電層122的過程中，凸塊墊1006可做為蝕刻終止層或硬式罩幕。因此，在裝置 1000中，導電線路1012及接觸墊1014之暴露出的表面可從介電層130之頂面凹陷。如圖22A進一步所繪示，凸塊墊1006接著可與介電層130之頂面對齊。
請參見圖22B，凸塊墊1006可電性連接至導電線路1012，而導電線路1012可電性連接至接觸墊1014以及金屬化層140(以虛線繪示)。凸塊墊1006可覆蓋至少一部分的導電線路1012。而導電線路1012的暴露出的部分可在導電層122的移除過程中凹陷。凸塊墊1006可用以電性連接裝置1000至如其他封裝基板、中介層、裝置晶粒、印刷電路板及其類似物之其他裝置特徵。各種暴露的導電線路1012之凹陷減少了在接合上述其他裝置特徵至凸塊墊1006時的製程缺陷(例如焊錫橋接)。再者，在相鄰的導電線路1012上的凸塊墊1006可不橫向對齊。例如：在圖22B中，凸塊墊1006A及1006B可不交會於任何一般的線段(例如剖線22A-22A)。擇一地，在相鄰的導電線路1012之至少一子集上的凸塊墊1006可橫向對齊。也就是說，凸塊墊1006以及導電線路1012可以任何方式配置，視裝置設計而定。
可接著進行額外的製程，例如如圖23所繪示之形成阻焊部位(例如阻焊部位410，暴露出接合墊155及凸塊墊1006)。再者，在一些實施例中，測試探針可應用於裝置1000，如圖9的測試探針800。因為凸塊墊1006並未從介電層130的頂面凹陷，因此測試探針可更確實地接觸並測試凸塊墊1006的電性連接。
圖24係繪示根據本揭露之一或多個態樣之至少一部分的裝置1200的剖面圖。裝置1200包括圖23所示的裝置1000、晶粒1100以及複數個導電凸塊1120，上述導電凸塊1120係耦合於積體電路晶片及所述之凸塊墊1006的其中之一間。因為凸塊墊1006並不凹陷於裝置1000中，故在導電凸塊1120及凸塊墊1006間使用物理性連接更為可靠。晶粒1100可為或包含一或多個積體電路晶片、封裝件及其類似物。導電凸塊1120可包含焊料、金、導電塗料及/或其他導電性材料。晶粒1100可包含墊1115，在與導電凸塊1120耦合前，先配置墊1115與凸塊墊1006對齊。在一些實施例中，由於導電線路1012之暴露部分凹陷，導電凸塊1120不可與導電線路1012直接物理性連接。額外的外部連接件(例如凸塊1210包含焊料、金、導電塗料、及/或其他導電性材料及其類似物)可進一步置於接合墊155上。凸塊1210可用以電性連接裝置1200至如其他裝置晶粒、中介層、印刷電路板、封裝基板及其類似物(未繪示)之其他裝置特徵。
圖25係繪示根據本揭露之一些實施例之形成一裝置(例如裝置1200)的部分流程圖1300。流程圖1300可由操作1302開始，首先先提供承載基板(例如承載基板120)。承載基板可包括核心(例如核心124)以及位於核心上的導電層(例如導電層122)。在一些實施例中，核心可為有機核心，且具有層壓導電層置於相對側上。另一實施例中，導電層可僅置於核心的其中一側。在操作1304中，凸塊墊 (例如凸塊墊1006)係形成於導電層上。凸塊墊及導電層可包含不同的導電材料。在一些實施例中，導電層可包含選擇性被蝕刻的材料，但不顯著地蝕刻凸塊墊。例如：導電層可包含銅而凸塊墊可包含鎳、錫及其類似物。
接著，在操作1306中，導電線路(例如導電線路1012)係形成於凸塊墊及導電層上。導電線路和導電層可包含相同的導電材料(例如銅)。在操作1308中，介電層(例如介電層130)係形成於導電層、凸塊墊及導電線路上。額外的導電特徵亦被形成，如額外的介電層及/或導電特徵(例如接觸墊、導電柱、導電線路、凸塊墊及其類似物)。
各種特徵形成後，核心係在操作1310中被移除。在操作1312中，使用蝕刻製程移除導電層。蝕刻製程可更包含使至少一部分的導電線路凹陷於介電層之頂面。例如：暴露出的部分導電線路(如未被凸塊墊覆蓋的部分導電線路)可被移除。蝕刻製程可使用化學蝕刻劑，且化學蝕刻劑在導電線路/導電層(例如銅)的材料與凸塊墊(例如鎳、錫及其類似物)的材料間具有足夠高的蝕刻選擇性。因此，蝕刻製程可不顯著地蝕刻凸塊墊，且蝕刻後的凸塊墊之頂面與介電層可等高。然後，在操作1314中，可藉由導電凸塊(例如導電凸塊1120)與凸塊墊物理性耦合，以接合其他裝置特徵(例如積體電路晶片1100)。在一些實施例中，可不使用導電凸塊與導電線路暴露的表面進行物理性耦合。
在各種實施例之一態樣中，突出凸塊墊(例如突出凸塊墊230)及其下層之導電線路(例如導電線路154)可 具有任何適合的形狀、尺寸及/或配置。例如：圖26A至圖26C係繪示不同視角之導電線路154以及所述之突出凸塊墊230。首先，請參照圖26A，其係提供導電線路154及突出突塊墊230之俯視圖。此外也提供導電凸塊920之俯視圖，導電凸塊920可電性連接突出凸塊墊230(以及裝置100)至另外的晶粒，如晶粒910的墊915(請參見圖26B及26C)。
突出凸塊墊230可置於導電線路154之導電線路墊部154C。導電線路墊部154C可寬於導電線路154的其他部分。例如：一般而言，導電線路154可具有約10微米(μm)之寬S1，然而導電線路墊部154C之寬S6可為約20μm。再者，在一些實施例中，相鄰的導電線路154間的間隔一般而言可具有尺寸S2(例如15μm)，上述之尺寸S2係小於相鄰的導電線路墊部154C的間隔尺寸S4(例如約30μm)。
在所繪示的實施例中，突出凸塊墊和下層的導電線路墊部154C皆包含長橢圓形的形狀。例如：突出凸塊墊230(例如長軸，也就是長軸230A之尺寸)以及導電線路墊部154C(例如圖26A中的尺寸S5)可大於上述之突出凸塊墊230(例如寬軸，也就是短軸230B尺寸)及導電線路墊部154C(例如圖26A中尺寸S6)的寬邊尺寸。在一些實施例中，導電線路墊部154C的長軸尺寸S5可例如為約60μm，且導電線路墊部154C的寬軸尺寸S6可例如為約20μm。如其他例子所示，長軸230A之尺寸可為約50μm，且寬軸230B之尺寸可為約20μm。再者，導電凸塊920的長軸(以26B/26B標示)以及寬軸(以26C/26C標示)可與所述之突出 凸塊墊230的長軸與寬軸對齊。在一些實施例中，導電凸塊920的長軸尺寸可例如為約53μm，導電凸塊920的寬軸尺寸可例如為約45μm。在另一實施例中，繪示於圖26A中的各種特徵及特徵間的間隔可具有不同的尺寸。
圖26B係繪示圖26A中之導電線路154、突出凸塊墊230以及導電凸塊920沿剖線26B/26B所得的剖面圖。如圖26B所示，未被突出凸塊墊230覆蓋之部分導電線路154可具有凹陷、暴露出的表面156。例如：凹陷、暴露出的表面156可低於裝置1000的最外層介電層130之頂面。圖26C係繪示圖26A中導電線路154、突出凸塊墊230以及導電凸塊920沿剖線26C/26C橫切所得的不同剖面圖。如圖26C所示，導電凸塊920可接觸突出凸塊墊230之至少一些側壁的頂面，以改善電性連接及接合強度(例如由於突出凸塊墊230及導電凸塊920間的接觸面積增加)。
圖27A至圖27D係繪示根據一些另外的實施例所述之不同視角的導電線路154及突出凸塊墊230。圖27A和圖27B係繪示導電線路154及突出凸塊墊230的俯視圖。在繪示的實施例中，突出凸塊墊230可實質地具有對稱形狀(例如圓形)。突出凸塊墊230的長軸230A和寬軸230B可具有實質相同的尺寸。在一些實施例中，長軸230A和寬軸230B的尺寸比值(反之亦然)可為約0.8至約1.2。經觀察發現，落入上述突出凸塊墊230之長寬軸比值範圍的實施例，其接合封裝的壓力條件被改善(例如裝置100接合至晶粒910)。例如：在一模擬例中，當晶粒910之最上層的介電層 (如圖27C至圖27D所示)接合至對稱的突出凸塊墊230(即具有相同尺寸的長軸與寬軸)時，相較於接合至具有長橢圓形尺寸之突出凸塊墊230(請參照例如圖26A至26C)的相似晶粒之介電層，前者所承受的壓力可低約27%。
再者，在接合封裝中，導電凸塊920可或可不對齊於突出凸塊墊230。例如：圖27A係繪示一實施例，其中導電凸塊920個別的長軸920A和寬軸920B係對齊(例如實質地平行)於所述之突出凸塊墊230個別的長軸230A和寬軸230B。如另一例子所示，圖27B係繪示另一實施例，其中導電凸塊920的個別的長軸920A和寬軸920B係不對齊(例如交叉)所述之突出凸塊墊230個別的長軸230A和寬軸230B。因為導電凸塊920可配置成位於突出凸塊墊230的任何方向，可提供裝置100之特徵在設計上更多的彈性。
此外，可達成在導電凸塊920和突出凸塊墊230間方位的彈性，但仍將導電凸塊920放置於突出凸塊墊230之側壁。例如：如圖27C(沿剖線27C/27C所繪示)及圖27D(沿剖線27D/27D所繪示)提供之剖面圖所示，導電凸塊920接觸突出凸塊墊230的頂面及側壁，即使導電凸塊920並不對齊突出凸塊墊230。如此一來，可藉由突出凸塊墊230實質地相似之長寬尺寸，至少部分地提供更高的佈線彈性(但仍維持突出凸塊墊230和導電凸塊920間良好的接觸面積)。在繪示的實施例中，導電線路154不具有凹陷、暴露出的表面156。在另一實施例中，未被突出凸塊墊230所覆蓋之部分導電線路154可包括凹陷、暴露出的表面156。
圖26A至圖26C以及圖27A至圖27D係繪示突出凸塊墊230的寬軸尺寸實質相等於導電線路墊部154C之寬S6(請參照圖26A)的實施例。另一方面，突出凸塊墊230相對於導電線路墊部154C可具有任何尺寸。例如：圖28係繪示突出凸塊墊230與導電線路墊部154C的3種不同配置(標示為230-1、230-2、230-3)。如繪示，突出凸塊墊230的寬軸230B之尺寸可實質相等(例如突出凸塊墊230-1)、小於(例如突出凸塊墊230-2)或大於(例如突出凸塊墊230-3)導電線路墊部154C的寬S6。
接著，請參照圖29，突出凸塊墊230的形狀不一定為圓形或甚至是橢圓形。例如：突出凸塊墊230可具有如方形(例如突出凸塊墊230-4)、六角形(例如突出凸塊墊230-5)、八角形(例如突出凸塊墊230-6)及類似形狀之任何適合的形狀。在上述之實施例中，長軸230A的尺寸可實質相等於寬軸230B的尺寸，使得可達成在附加導電凸塊(例如導電凸塊920)上的彈性，但仍保持較多的接觸面積，以改善電性連接及接合強度(請參照例如圖27C至圖27D)。例如：長軸230A與寬軸230B的尺寸比值(反之亦然)可為約0.8至約1.2。在另一實施例中，突出凸塊墊230可具有長橢圓形的尺寸，其中長軸230A的尺寸大於寬軸230B的尺寸(例如圖26A至圖26C所繪示)。
再者，如圖30所繪示，導電線路墊部154C可具有如圓形(例如導電線路154-1)、橢圓形、長方形(例如導電線路154-2)、六角形(例如導電線路154-3)、八角形(例如 導電線路154-4)及類似形狀之任何適合的形狀。突出凸塊墊230以及導電線路墊部154C的形狀可或可不相同。在各種實施例中，可視裝置設計而使用任何形狀的突出凸塊墊230(例如圓形、方形、六角形、八角形及類似形狀)和導電線路墊部154C(例如圓形、橢圓形、長方形、六角形、八角形及類似形狀)之結合。
突出凸塊墊230及/或導電線路154(包括導電線路墊部154C)的各種形狀、尺寸以及間隔可使用如上述圖2至圖10所繪示之製程形成。例如：突出凸塊墊230的形狀及/或尺寸之形成可使用圖案化所述的形狀/尺寸於如圖2至圖10之光阻部210或510中。
在突出凸塊墊230之長軸和寬軸具有實質相似尺寸的實施例中，可提供任何下述但不限於此的優點：增加佈線彈性、減少壓力、減少晶粒接合時的冷接風險(Cold Joint Risk)以及類似優點。例如：圖31A及圖31B係繪示導電線路154、突出凸塊墊230以及導電凸塊920之配置的例子。在圖31A和圖31B中，箭號100A指向裝置100的晶粒中心區域、相對於裝置100邊緣區域的邊緣100B，以及相對於裝置100之角落區域的區域100C。在所繪示的實施例中，在角落區域100C的導電線路可放置成與邊緣100B呈一角度(例如實質為45°角)，但在角落區域100C外的導電線路154可實質平行於邊緣100B。
圖31A係繪示導電凸塊920對齊於導電線路154之實施例。例如：導電凸塊920之長軸可實質平行於導 電線路154。因此，角落區域100C中的導電凸塊920之長軸可放置成與邊緣100B呈一角度，但於角落區域100C外的導電凸塊920之長軸可實質平行於邊緣100B。圖31B係繪示另一實施例，其中導電凸塊920不對齊導電線路154。例如：導電凸塊920之長軸可放置成與導電線路154呈一角度。因此，於角落區域100C內及外的導電凸塊920之長軸可放置成與邊緣100B呈一角度。
圖32係繪示根據一些實施例之形成突出凸塊墊的部分流程圖1400。在操作1402中，封裝基板(例如裝置100)的最外層介電層(例如最外層介電層130)被形成。在操作1404中，導電線路(例如導電線路154)係形成於最外層介電層中。導電線路可包括寬於導電線路其他部分的導電線路墊部(例如導電線路墊部154C)。導電線路墊部可配置成任何適合的尺寸及/或形狀。
接著，在操作1406中，突出凸塊墊(例如突出凸塊墊230)係形成於導電線路上(例如在導電線路墊部上)。突出凸塊墊可延伸過最外層介電層之頂面上。在一些實施例中，突出凸塊墊的長寬軸之尺寸比值可為約0.8至約1.2。再者，突出凸塊墊可被配置成任何適合的形狀(例如圓形、方形、六角形、八角形以及類似形狀)及/或任何適合的尺寸(例如具有小於、大於或實質上相等於導電線路墊部的寬)。在操作1408中，導電凸塊(例如導電凸塊920)係接合於突出凸塊墊。導電凸塊可接合一晶粒(例如裝置100)至另一晶粒(例如晶粒910)。導電凸塊可或可不與突出凸塊墊對 齊。例如：導電凸塊的軸與突出凸塊墊的軸可實質平行或交叉。此外，在一些實施例中，導電凸塊可接觸突出凸塊墊之頂面及側壁。
因此，裝置中的突出凸塊墊和導電線路可被配置成任何適合的形狀及/或尺寸。在一些實施例中，突出凸塊墊可具有實質上相等尺寸的長軸和寬軸。例如：長軸尺寸和寬軸尺寸的比值可為約0.8至約1.2。在上述之實施例中，所製得的封裝元件可達成增加佈線彈性、減少壓力、減少晶粒接合時的冷接風險以及類似優點。
根據一實施例，裝置包括晶粒中的介電層、介電層中的導電線路、以及導電線路上的突出凸塊墊。突出凸塊墊至少部分地延伸過介電層，且突出凸塊墊包括長軸與寬軸。長軸的第一尺寸和寬軸的第二尺寸之比值為約0.8至約1.2。
根據另一實施例，裝置包括晶粒的最外層介電層、最外層介電層中的導電線路、以及導電線路上的突出凸塊墊。突出凸塊墊至少部分地延伸過最外層介電層之頂面，且部分導電線路係凹陷於最外層介電層之頂面而未被突出凸塊墊覆蓋。
根據又一實施例，方法包括形成第一晶粒中的最外層介電層、最外層介電層中的導電線路、以及導電線路上的突出凸塊墊。突出凸塊墊至少部分地延伸過最外層介電層之頂面，且突出凸塊墊包括具有第一尺寸的第一長軸和具 有第二尺寸的寬軸，其中第一尺寸和第二尺寸之比值為約0.8至約1.2。
以上敘述已概述數個實施例的特徵，因此熟習此技藝者可更了解本揭露之態樣。熟悉此技藝者應了解到，其可輕易地使用本揭露為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施例相同的目的及/或達到相同的優點。熟悉此技藝者也應了解到，這類對等架構並未脫離本揭露之精神和範圍，且熟悉此技藝者可在不脫離本揭露之精神和範圍中，進行各種之更動、取代與潤飾。
本揭露之摘要，使讀者能更快速了解本揭露之技術特徵。應可了解此摘要並非用以詮釋或限制本揭露之申請專利範圍。
雖然本發明參考所繪示的實施例進行說明，但其並非用以限制本發明。熟悉此技藝者應可輕易利用所繪示的實施例、其他本發明的實施例以及本發明之說明，進行各種潤飾及結合。因此所附加之申請專利範圍係包含任何上述之潤飾或實施例。
1000、1200‧‧‧裝置
155‧‧‧接合墊
1100‧‧‧晶粒
1115‧‧‧墊
1120‧‧‧導電凸塊
1210‧‧‧凸塊

Claims (10)

  1. 一種具有突出凸塊墊之半導體裝置，包含：一介電層；一導電線路，位於該介電層中，其中該導電線路包含一導電線路墊部，且該導電線路墊部寬於該導電線路之其他部位；以及一突出凸塊墊，位於該導電線路墊部上，其中該突出凸塊墊至少部分地延伸過該介電層，該突出凸塊墊包含一第一長軸及一寬軸，且該第一長軸之一第一尺寸與該寬軸之一第二尺寸之一比值實質為0.8至1.2。
  2. 根據申請專利範圍第1項所述之具有突出凸塊墊之半導體裝置，其中該第一尺寸係實質等於該第二尺寸，且該導電線路墊部之一第一寬係實質等於或大於該突出凸塊墊之該寬軸的該第二尺寸。
  3. 根據申請專利範圍第1項所述之具有突出凸塊墊之半導體裝置，其中該介電層為一封裝基板之一最外層介電層，該導電線路墊部為圓形、橢圓形、長方形、六角形或八角形，該突出凸塊墊實質為圓形、方形、六角形或八角形。
  4. 根據申請專利範圍第1項所述之具有突出凸塊墊之半導體裝置，更包含一晶粒接合至該介電層，其中該晶粒包含一導電凸塊，該導電凸塊接觸該突出凸塊墊 或該突出凸塊墊之一側壁，且該導電凸塊之一第二長軸係實質平行或交叉於該突出凸塊墊之該第一長軸。
  5. 一種具有突出凸塊墊之半導體裝置，包含一第一裝置之一最外層介電層；一導電線路，位於該最外層介電層中，其中該導電線路之一暴露出的表面係從該最外層介電層之一頂面凹陷；以及一突出凸塊墊，位於該導電線路上，其中該突出凸塊墊係至少部分地延伸過該最外層介電層之該頂面。
  6. 根據申請專利範圍第5項所述之具有突出凸塊墊之半導體裝置，其中該突出凸塊墊包含一長軸以及一寬軸，該長軸之一第一尺寸與該寬軸之一第二尺寸之一比值實質為0.8至1.2。
  7. 根據申請專利範圍第5項所述之具有突出凸塊墊之半導體裝置，更包含接合至該第一裝置之一晶粒，其中該晶粒包含接合至該突出凸塊墊之一導電凸塊，該導電凸塊接觸該突出凸塊墊之一側壁，且該導電凸塊之一軸係實質平行或交叉於該突出凸塊墊之一軸。
  8. 一種具有突出凸塊墊之半導體裝置的形成方法，包含：形成一最外層介電層於一裝置中； 形成一導電線路於該最外層介電層中，其中該導電線路包含一導電線路墊部，且其中該導電線路墊部係寬於該導電線路之其他部位；以及形成一突出凸塊墊於該導電線路墊部上，其中該突出凸塊墊延伸過該最外層介電層之一頂面上，該突出凸塊墊包含一第一長軸具有一第一尺寸，以及一寬軸具有一第二尺寸，且該第一尺寸與該第二尺寸之一比值實質為0.8至1.2。
  9. 根據申請專利範圍第8項所述之具有突出凸塊墊之半導體裝置的形成方法，更包含：接合一晶粒於該裝置，其中該接合該晶粒的操作包含：接合該晶粒之一導電凸塊至該突出凸塊墊。
  10. 根據申請專利範圍第9項所述之具有突出凸塊墊之半導體裝置的形成方法，其中該接合該晶粒的操作包含：放置該導電凸塊，使該導電凸塊之一第二長軸實質平行或交叉於該突出凸塊墊之該第一長軸。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9275967B2 (en) 2014-01-06 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Protrusion bump pads for bond-on-trace processing
US9418928B2 (en) 2014-01-06 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Protrusion bump pads for bond-on-trace processing
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US10446487B2 (en) 2016-09-30 2019-10-15 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
US9773753B1 (en) * 2016-11-18 2017-09-26 Advanced Semiconductor Engineering, Inc. Semiconductor devices and methods of manufacturing the same
CN108242407A (zh) * 2016-12-23 2018-07-03 碁鼎科技秦皇岛有限公司 封装基板、封装结构及其制作方法
TW202431592A (zh) 2016-12-29 2024-08-01 美商艾德亞半導體接合科技有限公司 具有整合式被動構件的接合結構
US10276909B2 (en) 2016-12-30 2019-04-30 Invensas Bonding Technologies, Inc. Structure comprising at least a first element bonded to a carrier having a closed metallic channel waveguide formed therein
US10629577B2 (en) 2017-03-16 2020-04-21 Invensas Corporation Direct-bonded LED arrays and applications
WO2018183739A1 (en) 2017-03-31 2018-10-04 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US11322450B2 (en) 2018-10-18 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package and method of forming the same
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11164845B2 (en) * 2020-01-30 2021-11-02 International Business Machines Corporation Resist structure for forming bumps
US11682607B2 (en) * 2021-02-01 2023-06-20 Qualcomm Incorporated Package having a substrate comprising surface interconnects aligned with a surface of the substrate
KR20230000253A (ko) * 2021-06-24 2023-01-02 삼성전자주식회사 반도체 패키지 및 반도체 패키지용 기판

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201304026A (zh) * 2003-11-10 2013-01-16 Chippac Inc 引線上凸塊之倒裝晶片互連
TWM462949U (zh) * 2013-05-16 2013-10-01 Unimicron Technology Corp 封裝基板

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3346985B2 (ja) 1996-06-20 2002-11-18 東芝マイクロエレクトロニクス株式会社 半導体装置
US6087251A (en) 1998-10-30 2000-07-11 United Microelectronics Corp. Method of fabricating a dual damascene structure
JP3606769B2 (ja) 1999-07-13 2005-01-05 新光電気工業株式会社 半導体装置
US6352916B1 (en) 1999-11-02 2002-03-05 Micron Technology, Inc. Method of forming plugs in multi-level interconnect structures by partially removing conductive material from a trench
US6350386B1 (en) 2000-09-20 2002-02-26 Charles W. C. Lin Method of making a support circuit with a tapered through-hole for a semiconductor chip assembly
US6388322B1 (en) 2001-01-17 2002-05-14 Aralight, Inc. Article comprising a mechanically compliant bump
EP1386353A2 (en) 2001-05-01 2004-02-04 Koninklijke Philips Electronics N.V. Method of manufacturing interconnections in a semiconductor device
US6348398B1 (en) 2001-05-04 2002-02-19 United Microelectronics Corp. Method of forming pad openings and fuse openings
JP3910379B2 (ja) 2001-06-12 2007-04-25 インターナショナル・ビジネス・マシーンズ・コーポレーション ボール・グリッド・アレイ・モジュール用の多層基板の製造方法
TWI221664B (en) 2002-11-07 2004-10-01 Via Tech Inc Structure of chip package and process thereof
US7112524B2 (en) 2003-09-29 2006-09-26 Phoenix Precision Technology Corporation Substrate for pre-soldering material and fabrication method thereof
JP3961537B2 (ja) 2004-07-07 2007-08-22 日本電気株式会社 半導体搭載用配線基板の製造方法、及び半導体パッケージの製造方法
WO2006105015A2 (en) 2005-03-25 2006-10-05 Stats Chippac Ltd. Flip chip interconnection having narrow interconnection sites on the substrate
TW200906260A (en) * 2007-07-20 2009-02-01 Siliconware Precision Industries Co Ltd Circuit board structure and fabrication method thereof
JP5291917B2 (ja) 2007-11-09 2013-09-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8314499B2 (en) * 2008-11-14 2012-11-20 Fairchild Semiconductor Corporation Flexible and stackable semiconductor die packages having thin patterned conductive layers
GB2466776A (en) 2008-12-30 2010-07-07 Wolfson Microelectronics Plc Bootstrapping to reduce the effect of bond pad parasitic capacitance in a MEMS microphone circuit
US8659172B2 (en) 2008-12-31 2014-02-25 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material with solder mask patch
US8299632B2 (en) 2009-10-23 2012-10-30 Ati Technologies Ulc Routing layer for mitigating stress in a semiconductor die
US9607936B2 (en) 2009-10-29 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Copper bump joint structures with improved crack resistance
JP5544872B2 (ja) 2009-12-25 2014-07-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2011138868A (ja) 2009-12-28 2011-07-14 Ngk Spark Plug Co Ltd 多層配線基板
JP5566720B2 (ja) 2010-02-16 2014-08-06 日本特殊陶業株式会社 多層配線基板及びその製造方法
KR101077304B1 (ko) 2010-03-08 2011-10-26 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US8330272B2 (en) 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US8127979B1 (en) 2010-09-25 2012-03-06 Intel Corporation Electrolytic depositon and via filling in coreless substrate processing
US20120098120A1 (en) 2010-10-21 2012-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Centripetal layout for low stress chip package
US8835217B2 (en) 2010-12-22 2014-09-16 Intel Corporation Device packaging with substrates having embedded lines and metal defined pads
US8344493B2 (en) 2011-01-06 2013-01-01 Texas Instruments Incorporated Warpage control features on the bottomside of TSV die lateral to protruding bottomside tips
TWI562295B (en) 2012-07-31 2016-12-11 Mediatek Inc Semiconductor package and method for fabricating base for semiconductor package
US9177899B2 (en) 2012-07-31 2015-11-03 Mediatek Inc. Semiconductor package and method for fabricating base for semiconductor package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201304026A (zh) * 2003-11-10 2013-01-16 Chippac Inc 引線上凸塊之倒裝晶片互連
TWM462949U (zh) * 2013-05-16 2013-10-01 Unimicron Technology Corp 封裝基板

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Publication number Publication date
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