TWI555024B - 記憶體裝置及其資料抹除方法 - Google Patents

Description

記憶體裝置及其資料抹除方法 【0001】

本發明是有關於一種記憶體裝置及其資料抹除方法。

【0002】

NAND快閃記憶體已普遍應用於各種裝置，例如行動電話、個人電腦、筆記型電腦、平板電腦等等。針對NAND快閃記憶體的典型抹除機制通常是以記憶體區塊(block)為單位。也就是說，即便使用者只需抹除少數的資料頁(pages)，記憶體區塊中的所有資料頁皆需抹除。因此，在執行區塊抹除之前，典型抹除機制需先將記憶體區塊中的剩餘頁資料寫入另一記憶體區塊，並在該記憶體區塊的所有資料頁皆被抹除後，再將剩餘頁資料寫回原本的記憶體區塊。然而，此作法需花費許多時間在記憶體回收(garbage collection)以及記憶體平均抹除(wear leveling)。

【0003】

本發明係有關於一種記憶體裝置及其資料抹除方法。

【0004】

根據本發明一方面，提出一種記憶體裝置。該記憶體裝置包括一第一記憶胞串以及一第二記憶胞串。該第一記憶胞串耦接至一第一位元線以及複數條字元線。該第二記憶胞串耦接至一第二位元線以及該些字元線。當該些字元線被施加一抹除電壓，該第一位元線被施加一第一電壓以抹除儲存於該第一記憶胞串上的資料，該第二位元線被施加一第二電壓，使該第二記憶胞串被設為浮接(floating)。

【0005】

根據本發明之另一方面，提出一種記憶體裝置。該種記憶體裝置包括複數條第一記憶胞串以及複數條第二記憶胞串。該些第一記憶胞串耦接至複數條第一位元線。該些第二記憶胞串耦接至複數條第二位元線。當一抹除電壓透過複數條字元線施加至該些第一記憶胞串以及該些第二記憶胞串，該些第一位元線被施加一第一電壓以抹除儲存於該些第一記憶胞串上的資料，該些第二位元線被施加一第二電壓，使該些第二記憶胞串被設為浮接。

【0006】

根據本發明之又，提出一種記憶體裝置之資料抹除方法，其中該記憶體裝置包括一第一記憶胞串耦接至一第一位元線以及一第二記憶胞串耦接至一第二位元線。該資料抹除方法包括以下步驟：透過複數條字元線施加一抹除電壓至該第一記憶胞串以及該第二記憶胞串；施加一第一電壓至該第一位元線，以抹除儲存於該第一記憶胞串上的資料；以及施加一第二電壓至該第二位元線，使該第二記憶胞串被設為浮接。

【0007】

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

【0029】

100、300‧‧‧記憶體裝置
102(1)-102(M)、302(1)-302(K)、302(K+1)-302(M)、502、502’、602、602’‧‧‧記憶胞串
104(1)-104(M)、304(1)-304(K)、304(K+1)-304(M)‧‧‧串選擇電晶體
SSL、SSL(1)-SSL(M)、SSL(1)’-SSL(K)’、SSL(K+1)’-SSL (M)’‧‧‧串選擇線
106(1)-106(M)、306(1)-306(K)、306(K+1)-306(M)‧‧‧接地選擇電晶體
202、204、206‧‧‧步驟
GSL‧‧‧接地選擇線
CSL‧‧‧共源極線
BL(1)-BL(M)、BL(1)’-BL(K)’、 BL(K+1)’-BL(M)’‧‧‧位元線
BL(sel)‧‧‧選定位元線
BL(unsel)‧‧‧非選定位元線
WL、WL(1)-WL(N)、WL(1)’-WL(N)’‧‧‧字元線
MC‧‧‧記憶胞
EV‧‧‧抹除電壓
V1‧‧‧第一電壓
V2‧‧‧第二電壓
CV‧‧‧共同電壓
Vdd‧‧‧電壓
T1‧‧‧第一期間
T2‧‧‧第二期間
R1‧‧‧第一區域
R2‧‧‧第二區域

【0008】

第1圖繪式依據本發明之一實施例之記憶體裝置之示意圖。
第2圖繪式依據本發明之一實施之記憶體裝置之資料抹除方法之流程圖。
第3A圖繪示記憶體裝置之多條選定記憶胞串之例示性偏壓配置。
第3B圖繪示記憶體裝置之多條非選定記憶胞串之例示性偏壓配置。
第4圖繪示依據本發明之一實施例之抹除機制之例示性波形圖。
第5圖繪示依據本發明之一實施例之例示性記憶胞串分組配置。
第6圖繪示依據本發明之另一實施例之記憶胞串分組配置之示意圖。

【0009】

以下係提出實施例進行詳細說明，實施例僅用以作為範例說明，並不會限縮本揭露欲保護之範圍。此外，實施例中之圖式係省略不必要之元件，以清楚顯示本揭露之技術特點。

【0010】

第1圖繪式依據本發明之一實施例之記憶體裝置100之示意圖。記憶體裝置100包括多條記憶胞串102(1)-102(M)。此些記憶胞串102(1)-102(M)耦接至位元線BL(1)-BL(M)，並與多條字元線WL(1)-WL(N)耦接。此些記憶胞串102(1)-102(M)與字元線WL(1)-WL(N)之交點定義出多個用以儲存資料的記憶胞MC。記憶體裝置100可以是三維NAND快閃記憶體、2維NAND快閃記憶體、NOR快閃記憶體或一次可程式化(One Time Program, OTP)記憶體。在一實施例中，此些記憶胞串102(1)-102(M)屬於記憶體裝置100中的一相同記憶體區塊。

【0011】

各記憶胞串102(i)包括一串選擇電晶體104(i)，其中i=1, 2,..., M。各串選擇電晶體104(i)之第一端及第二端分別耦接至一對應之串選擇線SSL(i)以及一對應之位元線BL(i)。

【0012】

各記憶胞串102(i)之更包括一接地選擇電晶體106(i)。各接地選擇電晶體106(i)之第一端及第二端分別耦接至一接地選擇線GSL以及一共源極線CSL。在一實施例中，接地選擇電晶體106(1)-106(M)皆耦接至同一接地選擇線GSL以及同一共源極線CSL。

【0013】

第2圖繪式依據本發明之一實施之記憶體裝置100之資料抹除方法之流程圖。在步驟202，透過字元線WL(1)-WL(N)施加抹除電壓EV至記憶胞串102(1)-102(M)。在步驟204，施加第一電壓V1至選定位元線，以抹除儲存於對應之選定記憶胞串上的資料。在步驟206，施加第二電壓V2至非選定位元線，使對應之非選定記憶胞串被設為浮接(floating)。

【0014】

假設記憶胞串102(1)係選定之記憶胞串，記憶胞串102(2)係非選定之記憶胞串。針對選定之記憶胞串102(1)，當抹除電壓EV(例如-10伏)被施加至字元線WL(1)-WL(N)且第一電壓V1被施加至對應之位元線BL(1)，串選擇電晶體104(1)可產生一閘極引發汲極漏(Gate-Induced Drain Leakage)電流。接著，記憶胞串102(1)之通道電壓將被充電至約第一電壓V1，且記憶胞串102(1)上的資料將被抹除。在一實施例中，串選擇線SSL(1)之電壓(例如2至3.3伏)係小於第一電壓V1(例如8伏)。

【0015】

針對非選定之記憶胞串102(2)，當抹除電壓EV(例如-10伏)被施加至字元線WL(1)-WL(N)且第二電壓V2被施加至對應之位元線BL(2)，串選擇電晶體104(2)係被關閉。接著，非選定記憶胞串102(2)係被浮接，且不引發GIDL電流。

【0016】

在一實施例中，串選擇線SSL(2)之電壓係等於第二電壓V2(例如2至3.3伏)。在另一實施例中，串選擇線SSL(2)之電壓可小於第二電壓V2，但串選擇線SSL(2)之電壓與第二電壓V2間的電壓差係不足以使串選擇電晶體104(2)產生GIDL電流。

【0017】

在第1圖的例子中，選定之記憶胞串102(1)與非選定之記憶胞串102(2)耦接至相同之接地選擇線GSL以及共源極線CSL。當抹除電壓EV被施加至字元線WL(1)-WL(N)，選定記憶胞串102(1)之接地選擇電晶體106(1)與非選定記憶胞串102(2)之接地選擇電晶體106(2)皆會被關閉。在一實施例中，共源極線CSL之電壓與接地選擇線GSL之電壓相同。

【0018】

因此，在一實施例中，GIDL電流係產生於選定記憶胞串之一端(SSL端)，而非選定之記憶胞串之兩端(SSL端與GSL端)皆不會產生GIDL電流。

【0019】

第3A圖繪示記憶體裝置300之多條選定記憶胞串302(1)-302(K)之例示性偏壓配置。在第3A圖的例子中，在資料抹除期間，抹除電壓EV透過字元線WL(1)’-WL(N)’而施加至記憶胞串302(1)-302(K)。位元線BL(1)’-BL(K)’係被施加第一電壓V1。串選擇線SSL(1)’-SSL(K)’、耦接至接地選擇電晶體306(1)-306(K)之接地選擇GSL以及共源極線CSL皆被偏壓至電壓Vdd(例如2至3.3伏)。由於串選擇電晶體304(1)-304(K)之閘極端與汲極端之間具有高電壓差，記憶胞串302(1)-302(K)之SSL端可產生GIDL電流，使得儲存於記憶胞串302(1)-302(K)之資料被抹除。

【0020】

第3B圖繪示記憶體裝置300之多條非選定記憶胞串302(K+1)-302(M)之例示性偏壓配置。非選定記憶胞串302(K+1)-302(M)與第3A圖之記憶胞串302(1)-302(K)例如屬於同一個記憶體區塊。在資料抹除期間，抹除電壓EV透過字元線WL(1)’-WL(N)’而施加至此記憶體區塊。位元線BL(K+1)’-BL(M)’、耦接至串選擇電晶體304(K+1)-304(M)之串選擇線SSL(K+1)’-SSL (M)’、耦皆至接地選擇電晶體306(K+1)-306(M)之接地選擇GSL以及共源極線CSL皆被施加相同的電壓Vdd，其中施加至位元線BL(K+1)’-BL(M)’的電壓Vdd可視為前述之第二電壓V2。類似於程式化程序中的自充機制(self-boosting)，接地選擇電晶體306(K+1)-306(M)係被關閉且不會引發GIDL電流。此時，記憶胞串302(K+1)-302(M)為浮接，且記憶胞串302(K+1)-302(M)之通道電壓係由抹除電壓EV之一耦合量決定。假定抹除電壓EV之耦合係數為Cr且記憶胞串302(K+1)-302(M)之初始通道電壓為Vini，記憶胞串302(K+1)-302(M)之通道電壓可表示如下

【0021】

Vini+EV*Cr

【0022】

倘若初始通道電壓Vini為1.8伏(Vdd-0.7伏)，抹除電壓EV為-10伏，耦合係數Cr為0.9，可得出記憶胞串302(K+1)-302(M)之通道電壓約為-6.2伏。由於記憶胞串302(K+1)-302(M)之通道與字元線WL(1)’-WL(N)’之間的電壓差甚小(10-6.2=3.8伏)，儲存於記憶胞串302(K+1)-302(M)上的資料並不會被抹除。

【0023】

第4圖繪示依據本發明之一實施例之抹除機制之例示性波形圖。如第4圖所示，在第一期間T1，串選擇線SSL、接地選擇線GSL、共源極線CSL以及非選定位元線BL(unsel)係被施加第二電壓V2(例如2至3.3伏)。針對選定被資料抹除之記憶胞串，其對應之選定位元線BL(sel)係被偏壓至第一電壓V1(例如8伏)。

【0024】

在第二期間T2，抹除電壓EV(例如-10伏)係被施加至字元線WL。針對選定之記憶胞串，記憶胞中的資料因為GIDL電流的關係而被抹除。針對非選定之記憶胞串，其記憶胞通道係為浮接，其通道電壓係由抹除電壓EV之強耦合量決定。因此，即便字元線WL被施加抹除電壓EV，儲存於非選定記憶胞串上的資料不會被抹除。

【0025】

第5圖繪示依據本發明之一實施例之例示性記憶胞串分組配置。在第5圖的例子中，記憶胞串502與記憶胞串502’交錯排列。連接至記憶胞串502之奇數位元線與連接至記憶胞串502’之偶數位元線係分別地群組化。如前所述，針對選定之記憶胞串群組，對應之位元線可被施加第一電壓V1以進行資料抹除；針對非選定之記憶胞串群組，對應之位元線可被施加第二電壓V2以設定非選擇之記憶胞串為浮接。

【0026】

第6圖繪示依據本發明之另一實施例之記憶胞串分組配置之示意圖。如第6圖所示，記憶胞串602與記憶胞串602’分別位於一第一區域R1以及一第二區域R2。第一區域R1例如鄰接第二區域R2。連接至記憶胞串602之位元線與連接至記憶胞串602’之位元線係分別地群組化。如前所述，針對選定之記憶胞串群組，對應之位元線可被施加第一電壓V1以進行資料抹除；針對非選定之記憶胞串群組，對應之位元線可被施加第二電壓V2以設定非選擇之記憶胞串為浮接。然本發明並不限於上述例子，位元線可以任意的方式被群組化為選定群組或非選定群組。

【0027】

綜上所述，本發明實施例之記憶體裝置及其資料抹除方法將記憶體區塊中的位元線區分為兩個群組：選定群組以及非選定群組。針對選定群組，第一電壓係被施加至選定位元線以進行資料抹除。針對非選定群組，第二電壓係被施加至非選定位元線以設定其為浮接，並避免非選定記憶胞串之資料被抹除。因此，本發明實施例之記憶體裝置及其資料抹除方法可節省記憶體回收以及記憶體平均抹除的時間，並改善抹除操作的產品規格。

【0028】

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

202、204、206‧‧‧步驟

Claims (10)

1. 【第1項】

   一種記憶體裝置，包括：
   一第一記憶胞串，耦接至一第一位元線以及複數條字元線；以及
   一第二記憶胞串，耦接至一第二位元線以及該些字元線；其中
   當該些字元線被施加一抹除電壓，該第一位元線被施加一第一電壓以抹除儲存於該第一記憶胞串上的資料，該第二位元線被施加一第二電壓，使該第二記憶胞串被設為浮接(floating)。
2. 【第2項】

   如申請專利範圍第1項所述之記憶體裝置，其中該第一記憶胞串包括一第一串選擇電晶體，該第一串選擇電晶體耦接至該第一位元線，該第二記憶胞串包括一第二串選擇電晶體，該第二串選擇電晶體耦接至該第二位元線，其中，
   當該些字元線被施加該抹除電壓，該第一串選擇電晶體產生一閘極引發汲極漏(Gate-Induced Drain Leakage)電流，且該第二串選擇電晶體被關閉。
3. 【第3項】

   如申請專利範圍第1項所述之記憶體裝置，其中當該些字元線被施加該抹除電壓，係由該抹除電壓之一耦合量決定該第二記憶胞串之通道電壓。
4. 【第4項】

   如申請專利範圍第1項所述之記憶體裝置，其中該第一記憶胞串與該第二記憶胞串同屬於一記憶體區塊，該抹除電壓係透過該些字元線施加至該記憶體區塊。
5. 【第5項】

   一種記憶體裝置，包括：
   複數條第一記憶胞串，耦接至複數條第一位元線；以及
   複數條第二記憶胞串，耦接至複數條第二位元線；其中
   當一抹除電壓透過複數條字元線施加至該些第一記憶胞串以及該些第二記憶胞串，該些第一位元線被施加一第一電壓以抹除儲存於該些第一記憶胞串上的資料，該些第二位元線被施加一第二電壓，使該些第二記憶胞串被設為浮接(floating)。
6. 【第6項】

   如申請專利範圍第5項所述之記憶體裝置，其中各該第一記憶胞串包括一第一串選擇電晶體，該第一串選擇電晶體耦接至一對應之第一位元線，各該第二記憶胞串包括一第二串選擇電晶體，該第二串選擇電晶體耦接至一對應之第二位元線，其中，
   當該些字元線被施加該抹除電壓，該些第一串選擇電晶體產生閘極引發汲極漏(Gate-Induced Drain Leakage)電流，且該些第二串選擇電晶體被關閉。
7. 【第7項】

   如申請專利範圍第5項所述之記憶體裝置，其中當該些字元線被施加該抹除電壓，係由該抹除電壓之一耦合量決定各該第二記憶胞串之通道電壓。
8. 【第8項】

   如申請專利範圍第5項所述之記憶體裝置，其中該些第一記憶胞串與該些第二記憶胞串同屬於一記憶體區塊，該抹除電壓係透過該些字元線施加至該記憶體區塊。
9. 【第9項】

   如申請專利範圍第5項所述之記憶體裝置，其中該些第一記憶胞串與該些第二記憶胞串係交錯排列。
10. 【第10項】

    如申請專利範圍第5項所述之記憶體裝置，其中該些第一記憶胞串與該些第二記憶胞分別位於一第一區域以及一第二區域，該第一區域鄰接該第二區域。