TWI512990B - 半導體結構與具有該半導體結構之半導體元件 - Google Patents

Description

半導體結構與具有該半導體結構之半導體元件

本發明有關於一種半導體結構與具有該半導體結構之半導體元件，特別為利用複數緩和區以提昇操作電壓範圍之一種半導體結構與具有該半導體結構之半導體元件。

第1A圖顯示一傳統半導體結構10，其中於基板Sub上包含有第一導電型井區11與第二導電型井區12，設置於基板Sub上，於如圖中虛線箭號所示意之橫向上相鄰接，且各自包含半導體元件(例如MOS電晶體、BJT電晶體、JFET電晶體等，圖式未顯示)。第一導電型井區11與第二導電型井區12交界為交界區13。交界區13可為第一導電型井區11與第二導電型井區12之重疊區域。第一導電型井區11與第二導電型井區12形成於基板Sub上的磊晶層中。其中，第一導電型井區11可為一N型井區，而第二導電型井區12可為一P型井區。若需要，第一導電型井區11亦可為一P型井區，而第二導電型井區12為一N型井區。須注意的是，第1A圖中第一導電型井區11與第二導電型井區12之數量與相對位置僅為示意。

當半導體結構10應用於高能元件例如電源管理晶片(power IC)，部分導電型井區例如第二導電型井區12可用以形成高壓元件，而高壓元件之操作電壓範圍與第二導電型井區12及第一導電型井區11間之崩潰電壓(breakdown voltage)以及第二導電型井區12與基板Sub間之崩潰電壓有關，當高壓元件之操作電壓過高且崩潰電壓過低時，可能導致上述接面之電貫穿。參考第1B圖，顯示一傳統半導體結構20，包含基板Sub及其上 之第一導電型井區11、第二導電型井區12、交界區13、以及介於第二導電型井區12與基板Sub之間之一埋層(barrier layer)24。設置埋層24其目的之一在於提昇第二導電型井區12與基板Sub間之崩潰電壓，進而提昇第一導電型井區11與一第二導電型井區12間之崩潰電壓。然而，若第一導電型井區11與第二導電型井區12之崩潰電壓過低時，依然易導致電貫穿，導致電特性失效。此外，雖然第1A、1B圖中的交界區13具提昇些微之崩潰電壓之效，其依然無法滿足簡單且可行之方式以提升崩潰電壓。

就其中一個觀點，本發明提供一種半導體結構，包含一基板、一第一井區、以及複數緩和區。第一井區具有第一導電型，設置於基板上。複數緩和區設置於第一井區中，於一橫向上靠近第一井區之一邊界，且緩和區由剖視圖視之，於一縱向上貫通第一井區。其中，第一井區與一第二井區在橫向上，相鄰於邊界，第二井區具有與第一導電型相反之第二導電型。其中，該緩和區之導電型為第一導電型或相反導電型態之第二導電型。一實施例中，第一井區與該第二井區形成於一磊晶層中。另一實施例中，複數緩和區中的任一緩和區不接觸該邊界，且該複數緩和區間彼此不相接觸。

在一較佳實施例中，半導體結構又包含一埋層，具有第二導電型，形成於第一井區與該基板之間，且將第一井區與基板隔開。上述實施例中，半導體結構較佳地又包含至少一埋層緩和區，設置於橫向上邊界附近之埋層中，且由剖視圖視之，埋層緩和區於縱向上貫通埋層。

就另一個觀點，本發明提供一種半導體元件，包含一半導體結構、一閘極、一源極與一汲極。其中，半導體結構包括：一基板、一第一井區、以及複數緩和區。第一井區具有第一導電型，設置於基板上。複數緩和區設置於第一井區中，於一橫向上靠近第一井區之一邊界，且緩和 區由剖視圖視之，於一縱向上貫通第一井區。其中，第一井區與一第二井區在橫向上，相鄰於邊界，第二井區具有與第一導電型相反之第二導電型；其中，緩和區之導電型為第一導電型或相反導電型態之第二導電型。閘極形成於第一井區上；源極與汲極分別於橫向上，形成於閘極兩側之第一井區中。

底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

10、20‧‧‧傳統半導體結構

11‧‧‧第一導電型井區

12‧‧‧第二導電型井區

13‧‧‧交界區

24‧‧‧埋層

30、40、50、60、70、80、90、100、110、120‧‧‧半導體結構

130、140‧‧‧半導體元件

31‧‧‧第一導電型井區

32‧‧‧第二導電型井區

64‧‧‧埋層

A‧‧‧鄰接區域

B‧‧‧邊界

C1、C2‧‧‧特性曲線

FOX‧‧‧場氧化區

N+‧‧‧N型雜質濃摻雜

P+‧‧‧P型雜質濃摻雜

P-body‧‧‧本體區

S1、S2‧‧‧緩和區

S3‧‧‧埋層緩和區

Sub‧‧‧基板

V12‧‧‧逆向偏壓

Vb1、Vb2‧‧‧臨界點

第1A、1B圖顯示先前技術之半導體結構。

第2A、2B、2C、3A、3B、3C、4A、4B、4C、5圖顯示根據本發明之較佳實施例之半導體結構。

第6圖顯示傳統半導體結構與本發明之半導體結構之崩潰電壓特性曲線。

第7、8圖顯示根據本發明應用於半導體元件之較佳實施例。

有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之一較佳實施例的詳細說明中，將可清楚的呈現。以下實施例中所提到的方向用語，例如：上、下、左、右、前或後等，僅是參考附加圖式的方向。本發明中的圖式均屬示意，主要意在表示各裝置以及各元件之間之功能作用關係，至於形狀、厚度與寬度則並未依照比例繪製。

參照第2A圖，其顯示根據本發明之一觀點所提供之一種半導體結構30，包含一基板Sub、一第一導電型井區31、一第二導電型井區32、以及複數緩和區S1。其中，第二導電型為與第一導電型電性相反之導電型。第一導電型井區31與第二導電型井區32皆設置於基板Sub上， 且第二導電型井區32於如圖中所示虛線箭號之橫向上，鄰接第一導電型井區31，且至少一半導體元件(例如：MOS電晶體、BJT電晶體、JFET電晶體等，圖式未顯示)形成於第一導電型井區31或第二導電型井區32中，或同時包含第一導電型井區31與第二導電型井區32。緩和區S1設置於例如但不限於第二導電型井區32中，於橫向上靠近第二導電型井區32之邊界B，亦即相對於邊界B之鄰接區域A，且緩和區S1於如圖中所示實線箭號之縱向上，垂直貫通第二導電型井區32。須注意的是，緩和區S1接近但不接觸邊界B，且緩和區S1間彼此不相接觸。參照第2B圖中之半導體結構40，緩和區S2則設置於第一導電型井區31的鄰接區域A中。無論半導體結構30或40，藉由緩和區S1、S2所形成之電位屏障，皆可提昇第一導電型井區31與第二導電型井區32間之崩潰電壓，且其中所形成之半導體元件之操作電壓範圍也可藉以提昇。此外，緩和區S2接近但不接觸邊界B，且緩和區S2間彼此不相接觸。一實施例中，半導體元件例如CMOS元件，同時包含第一導電型井區31與第二導電型井區32，此半導體元件也可因崩潰電壓的提升而提昇其操作電壓範圍。

第2C圖所顯示之半導體結構50，複數個緩和區S1、S2分別設置於第二導電型井區32與第一導電型井區31，且於橫向上靠近邊界B之鄰接區域A中。當提昇崩潰電壓之需求較高時，同時在第二導電型井區32與第一導電型井區31之鄰接區域A設置緩和區S1、S2，可更提昇崩潰電壓之數值。

前述之實施例中，緩和區S1、S2之數量不限於圖式所示，例如當崩潰電壓需求較低時，可單邊設置兩個緩和區S1或S2。而當崩潰電壓需求更高時，緩和區S1或S2之設置數量可增加，例如三到四個或更高的數量，其端視需求而定。

一實施例中，設置於第一導電型井區31之鄰接區域A之緩和區S2，且具有較第一導電型井區31之摻雜濃度為低之第一導電型低摻雜濃度。此第一導電型低摻雜濃度之形成，可先於半導體之摻雜製程中受遮障而未摻雜，之後由兩側第一導電型井區31之第一導電型雜質經熱處理擴散而成。緩和區S2也可形成於一磊晶層中、與基板相當之材料、或由第二 導電型雜質摻雜所構成，其端視需要而定。類似於緩和區S2之原理，設置於第二導電型井區32之鄰接區域A之緩和區S1，可具有較第二導電型井區32之摻雜濃度為低之第二導電型低摻雜濃度，也可形成於一磊晶層、與基板相當之材料、或由第一導電型雜質摻雜所構成。

第3A圖顯示一較佳實施例之半導體結構60，與第2A圖相較，其中又包含一埋層64，形成於第二導電型井區32與基板Sub之間且將第二導電型井區32與基板Sub隔開，以提昇基板Sub與第二導電型井區32間之崩潰電壓。一實施例中，埋層64係一第一導電型埋層，即為具有第一導電型摻雜之材質之埋層。參照第3B、3C圖，與第2B、2C圖相較，其中半導體結構70、80同樣地包含埋層64，設置於第二導電型井區32與基板Sub之間且將第二導電型井區32與基板Sub隔開，以提昇基板Sub與第二導電型井區32間之崩潰電壓。

參考第4A、4B、4C圖，相較於第3A、3B、3C圖，其中埋層64更包含至少一埋層緩和區S3，設置於橫向上邊界B附近之埋層64中，且由剖視圖視之，該埋層緩和區S3於縱向上垂直貫通埋層64以提昇崩潰電壓，其原理與緩和區S1、S2類似，皆為產生電位屏障以提昇崩潰電壓。同樣地，埋層緩和區S3之數量也不受限於圖式中所顯示，可依需要設計所需之緩和區S3之數量。一實施例中，埋層緩和區具有較第一導電型埋層之摻雜濃度為低之第一導電型雜質摻雜，當然緩和區亦可以為第二導電型。

參照第5圖，其顯示一實施例之半導體結構120，與前述實施例之主要差異為第二導電型井區32僅單側與第一導電型井區31相接，另一側則相接於基板Sub。根據圖式，無論連接於基板或第一導電型井區31，皆可使用緩和區S2以提昇崩潰電壓，而基板Sub可具有第一導電型，其雜質濃度較第一導電型井區31為低。

參照第6圖，其中顯示傳統半導體結構與本發明之半導體結構之崩潰電壓特性曲線，縱座標為電流量，橫坐標為第一導電型井區與第二導電型井區間的逆向偏壓V12。參考第1B圖，特性曲線C1顯示第一導電型井區11與第二導電型井區12在不同的逆向偏壓V21下之電流量。參 考第3A圖，特性曲線C2顯示第一導電型井區31與第二導電型井區32在不同的逆向偏壓V21下之電流量。比較特性曲線C1、C2，特性曲線C2之臨界點Vb2(崩潰電壓)明顯高於特性曲線C1之臨界點Vb1(崩潰電壓)，其差異源於緩和區之作用。故此可知，緩和區可明顯提昇崩潰電壓，同時也提升高壓元件之操作電壓範圍。

第7、8圖顯示根據本發明應用於半導體元件之較佳實施例。

第7圖顯示應用本發明之半導體元件130之實施例，其中半導體元件130包含基板Sub、第一導電型井區(例如但不限於為N型井區)31、複數緩和區S1、閘極、場氧化區FOX、本體區P-body、本體極(例如具有P型雜質濃摻雜P+)、源極(例如具有N型雜質濃摻雜N+)、與汲極(例如具有N型雜質濃摻雜N+)。其中，場氧化區FOX、本體區P-body、與本體極在其他實施例中亦可以省略。第一導電型井區31設置於基板Sub上。複數緩和區S1設置於第一導電型井區31中，於橫向上(如圖中虛線箭號所示意)靠近第一導電型井區31之邊界B，且緩和區S1由剖視圖第7圖視之，於縱向上(如圖中實線箭號所示意)貫通第一導電型井區31。第一導電型井區31與第二導電型井區(例如但不限於為P型井區)32在橫向上相鄰於邊界B。其中，第二導電型係與第一導電型電性相反之導電型。緩和區S1之導電型可為第一導電型或相反導電型態之第二導電型，以提昇電晶體之操作電壓範圍。閘極形成於第一導電型井區31上。源極與汲極分別於橫向上，形成於閘極兩側之第一導電型井區31中。其餘細節可參考前述實施例，於此不詳述。

在第7圖的實施例中，根據本發明，緩和區S1亦可以設置於靠近邊界B之第二導電型井區32中(未示出)。也就是說，前述半導體結構的實施例可以應用於第二導電型井區32中的半導體元件，如此一來，同樣可提升半導體元件130的崩潰電壓。

第8圖顯示應用本發明之另一半導體元件140之實施例。第8圖類似於第7圖之實施例，主要差異點為半導體元件140更包含了第二導電型井區32，及形成於第二導電型井區32中的基板電 性接點，且緩和區S1位於第二導電型井區32中，橫向上靠近邊界B。本實施例旨在說明應用本發明之半導體元件，亦可以包含在橫向上相鄰的第一導電型井區31與第二導電型井區32。其餘細節可參考前述實施例，於此不詳述。

前述之緩和區或埋層緩和區之設計，其所需半導體製程之程序，與未設置緩和區或埋層緩和區相同，差異僅為摻雜製程之遮罩須考慮緩和區或埋層緩和區，所需設備也皆類似。但較先前技術，本發明具有大幅提昇崩潰電壓之效果，並提升高壓元件之操作電壓範圍。

需說明的是，所謂的「鄰接區域」，例如但不限於如上述第7圖與第8圖顯示之實施例中，第一導電型井區與第二導電型井區的邊界B周圍之鄰接區域A，亦可以指第一導電型井區與第二導電型井區的重疊區域周圍之區域。

以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。對於熟悉本技術者，當可在本發明精神內，立即思及各種等效變化。故凡依本發明之概念與精神所為之均等變化或修飾，均應包括於本發明之申請專利範圍內。例如，第一導電型井區與第二導電型井區之間增加淺溝渠隔離(Shallow trench isolation)之設置等，或其間可插置不影響主要功能的其他電路或元件。本發明的任一實施例或申請專利範圍不須達成本發明所揭露之全部目的或優點或特點。摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之權利範圍。

30‧‧‧半導體結構

31‧‧‧第一導電型井區

32‧‧‧第二導電型井區

A‧‧‧鄰接區域

B‧‧‧邊界

S1‧‧‧緩和區

Sub‧‧‧基板

Claims (8)

1. 一種半導體結構，包含：一基板；一第一井區，具有第一導電型，設置於該基板上；複數緩和區，設置於該第一井區中，於一橫向上靠近該第一井區之一邊界，且該緩和區由剖視圖視之，於一縱向上貫通該第一井區；一埋層，具有與該第一導電型相反導電型態之第二導電型，形成於該第一井區與該基板之間，且將該第一井區與該基板隔開；以及至少一埋層緩和區，設置於該橫向上該邊界附近之該埋層中，且由剖視圖視之，該埋層緩和區於該縱向上貫通該埋層；其中，該第一井區與一第二井區在該橫向上，相鄰於該邊界，該第二井區具有該第二導電型；其中，該緩和區之導電型為第一導電型或該第二導電型。
2. 如申請專利範圍第1項所述之半導體結構，其中該緩和區為第一導電型，其雜質濃度低於該第一井區。
3. 如申請專利範圍第1項所述之半導體結構，其中該第一井區與該第二井區形成於一磊晶層中。
4. 如申請專利範圍第1項所述之半導體結構，其中該複數緩和區中，任一緩和區不接觸該邊界，且該複數緩和區間彼此不相接觸。
5. 一種半導體元件，包含：一半導體結構，包括：一基板；一第一井區，具有第一導電型，設置於該基板上；複數緩和區，設置於該第一井區中，於一橫向上靠近該第一井區之一邊界，且該緩和區由剖視圖視之，於一縱向上貫通該第一井區； 一埋層，具有與該第一導電型相反導電型態之第二導電型，形成於該第一井區與該基板之間，且將該第一井區與該基板隔開；以及至少一埋層緩和區，設置於該橫向上該邊界附近之該埋層中，且由剖視圖視之，該埋層緩和區於該縱向上貫通該埋層；其中，該第一井區與一第二井區在該橫向上，相鄰於該邊界，該第二井區具有與該第二導電型；其中，該緩和區之導電型為第一導電型或該第二導電型；一閘極，形成於該第一井區上；以及一源極與一汲極，分別於該橫向上，形成於該閘極兩側之該第一井區中。
6. 如申請專利範圍第5項所述之半導體元件，其中該緩和區為第一導電型，其雜質濃度低於該第一井區。
7. 如申請專利範圍第5項所述之半導體元件，其中該第一井區與該第二井區形成於一磊晶層中。
8. 如申請專利範圍第5項所述之半導體元件，其中該緩和區為複數，且任一緩和區不接觸該邊界，且該複數隔離區間彼此不相接觸。