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TWI493568B - 記憶體裝置 - Google Patents

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TWI493568B
TWI493568B TW102129671A TW102129671A TWI493568B TW I493568 B TWI493568 B TW I493568B TW 102129671 A TW102129671 A TW 102129671A TW 102129671 A TW102129671 A TW 102129671A TW I493568 B TWI493568 B TW I493568B
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TW102129671A
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Yung Fa Chou
Ding Ming Kwai
Original Assignee
Ind Tech Res Inst
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Publication date
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Description

記憶體裝置
本揭露是有關於一種記憶體裝置。
在電腦系統中，處理器與資料儲存裝置為重要的組件。其中，處理器為電腦系統的管理與主要運算單元，資料儲存裝置可用來儲存與電腦系統相關的各種資料，而處理器可隨時對資料儲存裝置進行資料存取。
隨著計算機科學及晶片製程的進步，處理器已由多核心的處理器逐漸取代傳統上具有單一核心的處理器而成為市場主流。特別是，對於多核心的處理器來說，其工作頻率(或稱為時脈)可能會隨著運行中的核心之數量而適應性地調整。然而，配合處理器進行運作的動態隨機存取記憶體卻難以配合處理器來調整自身的存取頻率/時脈，使得處理器雖然可能因為多核心的協同運作而增加運算處理速度，但是整體的電子設備運作速度卻可能受限於動態隨機存取記憶體的資料存取速度。
本揭露提供一種記憶體裝置，此記憶體裝置包括至少一位元線解碼電路、至少一字元線解碼電路、複數個記憶體區塊以及複數個開關。記憶體區塊耦接位元線解碼電路以及字元線解碼電路，記憶體區塊的尺寸至少包括第一尺寸以及第二尺寸，其中第一尺寸大於第二尺寸，具備第一尺寸的記憶體區塊集合成至少一第一群組，具備第二尺寸的記憶體區塊集合成至少一第二群組，並且第二群組相對於第一群組更接近字元線解碼電路及/或位元線解碼電路。開關耦接於第一群組與第二群組之間，其中開關由至少一控制訊號所控制，以根據控制訊號致能或禁能第一群組及/或第二群組。
此外，本揭露另提供一種記憶體裝置，此記憶體裝置包括至少一位元線解碼電路、至少一字元線解碼電路、複數個記憶體區塊以及複數個開關。記憶體區塊耦接位元線解碼電路以及字元線解碼電路，記憶體區塊的尺寸至少包括第一尺寸以及第二尺寸，其中第一尺寸對應p條位元線及q條字元線的第一記憶體容量，第二尺寸對應r條位元線及s條字元線的第二記憶體容量，p與q的乘積大於r與s的乘積；具備第一尺寸的記憶體區塊集合成至少一第一群組，具備第二尺寸的記憶體區塊集合成至少一第二群組，並且第二群組相對於第一群組更接近字元線解碼電路及/或位元線解碼電路。開關耦接於第一群組與第二群組之間，其中開關由至少一控制訊號所控制，以根據控制訊號致能或禁能第一群組及/或第二群組。
為讓本揭露的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、40、60、80、90‧‧‧記憶體裝置
11_1~11_2‧‧‧位元線解碼電路
12_1~12_4‧‧‧字元線解碼電路
13_1~13_20、63_1~63_8‧‧‧記憶體區塊
131、132、431、432、433、631、632、633‧‧‧第一群組
133、434、435、634‧‧‧第二群組
635‧‧‧第三群組
14_1~14_2、44_1‧‧‧開關
15_1~15_2‧‧‧傳輸介面
91~94‧‧‧貫孔
BL_1~BL_2p+2r‧‧‧位元線
WL_1~WL_2q+4s‧‧‧字元線
RCS、RCS1、RCS2、RCS3、RCS4‧‧‧列控制訊號
CCS、CCS1、CCS2、CCS3、CCS4‧‧‧行控制訊號
圖1為根據本揭露第一實施例所繪示的記憶體裝置的示意圖。
圖2A為根據本揭露第一實施例所繪示的第一尺寸的示意圖。
圖2B為根據本揭露第一實施例所繪示的第二尺寸的示意圖。
圖3A至圖3C為根據本揭露第一實施例所繪示的不同行控制訊號及列控制訊號對應的群組致能狀態的示意圖。
圖4為根據本揭露第二實施例所繪示的記憶體裝置的示意圖。
圖5A至圖5E為根據本揭露第二實施例所繪示的不同行控制訊號及列控制訊號對應的群組致能狀態的示意圖。
圖6為根據本揭露第三實施例所繪示的記憶體裝置的示意圖。
圖7為根據本揭露第三實施例所繪示的第三尺寸的示意圖。
圖8為根據本揭露第三實施例所繪示的記憶體裝置的整合示意圖。
圖9為根據本揭露第三實施例所繪示的記憶體裝置的堆疊示意圖。
 第一實施例
圖1為根據本揭露第一實施例所繪示的記憶體裝置的示意圖。請參照圖1，記憶體裝置10包括位元線(bit-line,BL)解碼電路11_1~11_2、字元線(word-line,WL)解碼電路12_1~12_4、記憶體區塊13_1~13_20、開關14_1~14_2以及傳輸介面15_1~15_2。在此需注意的是，圖1中各元件的數量僅為舉例說明之用，對於據以實施本揭露的技術人員來說，各元件的數量可視實務上的需求加以調整。例如，在本實施例中，位元線解碼電路11_1~11_2與字元線解碼電路12_1~12_4的數量皆為複數個。然而，在一實施例中，位元線解碼電路11_1~11_2的數量可以僅為一個(例如，僅存在位元線解碼電路11_2)，且字元線解碼電路12_1~12_4的數量可以為複數個。或者，在另一實施例中，位元線解碼電路11_1~11_2的數量可以為複數個，且字元線解碼電路12_1~12_4的數量可以僅為一個(例如，僅存在字元線解碼電路12_4)。在本實施例中，記憶體裝置10包括動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)及/或靜態隨機存取記憶體(Static Random Access Memory,SRAM)等各式揮發性(volatile)記憶體裝置，但非揮發性(non-volatile)記憶體裝置也適用於本揭露。
位元線解碼電路11_1~11_2以及字元線解碼電路12_1~12_4為記憶體裝置10的基本讀寫單元，可分別對行(column address)與列位址(row address)進行解碼，以將欲寫入的資料轉換為電壓或電流形式寫入記憶體區塊13_1~13_20，或讀取記憶體區塊13_1~13_20的電壓或電流值並將其轉換為資料形式輸出。此外，位元線解碼電路11_1~11_2也可分別包括多工器與信號放大電路等等，在此不一一贅述。
記憶體區塊13_1~13_20耦接位元線解碼電路11_1~11_2以及字元線解碼電路12_1~12_4。記憶體區塊13_1~13_20為記憶體裝置10的基本記憶單元。例如，記憶體區塊13_1~13_20可分別包括存取控制電晶體(access control transistor)及資料儲存元件，用以儲存或釋放電荷。
位元線解碼電路11_1具有p+r條位元線，例如位元線BL_1~BL_p及BL_p+1~BL_p+r。舉例來說，位元線解碼電路11_1可透過位元線BL_1~BL_p與記憶體區塊13_1、13_5、13_9、13_11耦接，並透過位元線BL_p+1~BL_p+r與記憶體區塊13_2、13_6、13_10、13_12耦接。位元線解碼電路11_2同樣可具備p+r條位元線，例如位元線BL_p+r+1~BL_2p+r及BL_2p+r+1~BL_2p+2r。舉例來說，位元線解碼電路11_2可透過BL_p+r+1~BL_2p+r與記憶體區塊13_3、13_7、13_13、13_15、13_17及13_19耦接，並透過BL_2p+r+1~BL_2p+2r與記憶體區塊13_4、13_8以及13_14、13_16、13_18及13_20耦接。值得一提的是，r可以與p相同，也可以不同，在本實施例中，將r與p設為相同的位元線數以方便說明。
字元線解碼電路12_1~12_4可分別具備q條字元線，例如，字元線解碼電路12_1具備字元線WL_1~WL_q，並透過字元線WL_1~WL_q與記憶體區塊13_1~13_4耦接。字元線解碼電路12_2具備字元線WL_q+1~WL_2q，並透過字元線WL_q+1~WL_2q與記憶體區塊13_5~13_8耦接。字元線解碼電路12_3具備字元線WL_2q+1~WL_2q+s及WL_2q+s+1~WL_2q+2s。字元線解碼電路12_3可透過字元線WL_2q+1~WL_2q+s及WL_2q+s+1~WL_2q+2s與記憶體區塊13_9、13_10耦接；透過字元線WL_2q+1~WL_2q+s與記憶體區塊13_13、13_14耦接；透過字元線WL_2q+s+1~WL_2q+2s與記憶體區塊13_15、13_16耦接。字元線解碼電路12_4具備字元線WL_2q+2s+1~WL_2q+3s及WL_2q+3s+1~WL_2q+4s：透過字元線WL_2q+2s+1~WL_2q+3s及WL_2q+3s+1~WL_2q+4s與記憶體區塊13_11、13_12耦接；透過字元線WL_2q+2s+1~WL_2q+3s與記憶體區塊13_17~13_18耦接；透過字元線WL_2q+3s+1~WL_2q+4s與記憶體區塊13_19~13_20耦接。在一實施例中，s可以是q/2、q/3、q/4等。此外，s可以與q相同，也可以與q不同。
記憶體區塊13_1~13_20至少包括第一尺寸的記憶體區塊以及第二尺寸的記憶體區塊，其中第一尺寸大於第二尺寸。例如，第二尺寸為第一尺寸的二分之一，或者具備第二尺寸的記憶體區塊可以被使用的記憶體容量可為具備第一尺寸的記憶體區塊可以被使用的記憶體容量的二分之一等等，本揭露不對其限制。 在本實施例中，記憶體區塊13_1~13_12具備第一尺寸，且記憶體區塊13_13~13_20具備第二尺寸。由於記憶體區塊13_1~13_20的記憶體容量(單位為位元)與記憶體區塊13_1~13_20的尺寸成正相關(positive correlation)(即，記憶體區塊的尺寸越大，所包含或通過的位元線及/或字元線的數量越多)，故可將第一尺寸對應至p條位元線及q條字元線的第一記憶體容量，將第二尺寸對應至r條位元線及s條字元線的第二記憶體容量，並以記憶體區塊13_1~13_20包含或通過的位元線與字元線的數量乘積(production)來表示記憶體區塊13_1~13_20的尺寸或記憶體容量。
舉例來說，圖2A為根據本揭露第一實施例所繪示的第一尺寸的示意圖，並且圖2B為根據本揭露第一實施例所繪示的第二尺寸的示意圖。請參照圖2A，以記憶體區塊13_1為例，由於記憶體區塊13_1包含或通過p條位元線(位元線BL_1~BL_p)以及q條字元線(字元線WL_1~WL_q)，因此記憶體區塊13_1的第一尺寸或記憶體容量可以是以pq(或p×q)表示。請參照圖2B，以記憶體區塊13_14為例，由於記憶體區塊13_14包含或通過r條位元線(位元線BL_2p+r+1~BL_2p+2r，本實施例中p等於r)以及s條字元線(字元線WL_2q+1~WL_2q+s)，因此記憶體區塊13_14的第二尺寸或記憶體容量可以是以rs(或r×s)表示。然而，本揭露不限於此。例如，在一實施例中，只要改變通過記憶體區塊之字元線及/或位元線的數量，所述第一尺寸及/或第二尺寸也會隨之改 變。
值得一提的是，雖然本實施例是以p=r作為範例而使得具有第一尺寸的記憶體區塊(例如，記憶體區塊13_1~13_12)與具有第二尺寸的記憶體區塊(例如，記憶體區塊13_13~13_20)皆包含或通過相同數量的位元線。然而，在另一實施例中，r也可以小於p，例如，r可以是p/2、p/3或p/4等。也就是說，第二尺寸的記憶體區塊包含或通過之位元線數量少於第一尺寸的記憶體區塊包含或通過之位元線數量。
記憶體區塊13_1~13_12可集合成第一群組131及132，並且記憶體區塊13_13~13_20可集合成第二群組133。在本實施例中，記憶體區塊13_1~13_12的數量(例如，12)與記憶體區塊13_13~13_20的數量(例如，8)之比例為3：2。然而，第一群組之數量、第二群組之數量以及各個群組中記憶體區塊的數量與比例皆可視實務上的需求加以調整。例如，在一實施例中，也可將記憶體區塊13_1~13_12集合成一個第一群組，並且可將記憶體區塊13_13~13_20劃分為多個第二群組等。
在本實施例中，第二群組133相對於第一群組131~132更接近位元線解碼電路11_1~11_2以及字元線解碼電路12_1~12_4。在本實施例中，字元線解碼電路12_1~12_2與第一群組131相鄰設置，並且字元線解碼電路12_3~12_4與第二群組133相鄰設置。位元線解碼電路11_1與第一群組132相鄰設置，並且位元線解碼電路11_2與第二群組133相鄰設置。此外，位元線解 碼電路11_1與字元線解碼電路12_1~12_2之間的距離大於位元線解碼電路11_2與字元線解碼電路12_3之間的距離，並且位元線解碼電路11_2與字元線解碼電路12_3之間的距離大於位元線解碼電路11_2與字元線解碼電路12_4之間的距離。
開關14_1及14_2耦接於上述各群組之間，並可將記憶體區塊13_1~13_20劃分為第一群組131及132以及第二群組133。開關14_1及14_2例如是金屬氧化物半導體場效電晶體(MOSFET,Metal Oxide Semiconductor Field Effect Transistor)或雙極性電晶體(BJT,Bipolar Junction Transistor)等電晶體(transistor)組成之電路，本揭露不以此為限。開關14_1及14_2可接收至少一控制訊號來選擇性地致能(enable)或禁能(disable)第一群組131及132以及第二群組133。例如，在本實施例中，開關14_1可接收列控制訊號RCS(或由列控制訊號RCS所控制)，開關14_2可接收行控制訊號CCS(或由行控制訊號CCS所控制)，以根據列控制訊號RCS與行控制訊號CCS致能或禁能第一群組131及132以及第二群組133。例如，當列控制訊號RCS為高(high)值(例如高邏輯位準)時，開關14_1導通(ON)，而當列控制訊號RCS為低(low)值(例如低邏輯位準)時，開關14_1切斷(OFF)。類似的，當行控制訊號CCS為高值時，開關14_2導通，而當行控制訊號CCS為低值時，開關14_2切斷。
當距離位元線解碼電路11_1~11_2以及字元線解碼電路12_1~12_4較遠的群組(或記憶體區塊)被致能時，例如記憶體區 塊13-1被致能，由於訊號傳遞所需的時間較長，因此記憶體裝置10整體的資料存取速率較低，記憶體裝置10的最大可操作頻率也較低。反之，當距離位元線解碼電路11_1~11_2以及字元線解碼電路12_1~12_4較遠的群組(或記憶體區塊)被禁能，且距離位元線解碼電路11_1~11_2以及字元線解碼電路12_1~12_4較近的群組(或記憶體區塊)被致能時，例如僅記憶體區塊13_13~13_20被致能，由於訊號傳遞所需的時間較短，因此記憶體裝置10整體的資料存取速率也較高，記憶體裝置10的最大可操作頻率也較高。此外，由於只有被致能的群組中的記憶體區塊可參與記憶體裝置10的運作，而被禁能的群組中的記憶體區塊並不會參與記憶體裝置10的運作，因此，當第一群組131及132以及第二群組133被選擇性地致能或禁能時，記憶體裝置10中的可用記憶體容量可能會被適應性地調整。
在本實施例中，開關14_1也可耦接於字元線解碼電路12_2及12_3之間，並根據列控制訊號RCS選擇性地致能或禁能字元線解碼電路12_1及12_2。例如，當列控制訊號RCS為高值時，字元線解碼電路12_1~12_4皆被致能。當列控制訊號RCS為低值時，僅字元線解碼電路12_3及12_4被致能，而字元線解碼電路12_1及12_2被禁能。類似的，開關14_2也可耦接於位元線解碼電路11_1及11_2之間，並根據行控制訊號CCS選擇性地致能或禁能位元線解碼電路11_1。例如，當行控制訊號CCS為高值時，位元線解碼電路11_1及11_2皆被致能。當行控制訊號CCS 為低值時，僅位元線解碼電路11_2被致能，而位元線解碼電路11_2被禁能。
此外，位元線解碼電路11_1及11_2還耦接至傳輸介面15_1及15_2，並且傳輸介面15_1及15_2耦接至一處理器(例如，電腦系統或電子裝置的處理器)，以作為記憶體裝置10與處理器之間的資料傳輸通道。一般來說，處理器的核心數量可以對應於記憶體裝置的傳輸介面之數量。當處理器只有單一核心在運作時，記憶體裝置的傳輸介面可以僅使用一個，並使用較少的記憶體區塊，以使得記憶體裝置的資料存取速率較快。反之，當處理器有多個核心同時或依序運作時，則可以使用多個傳輸介面，並且可以使用較多記憶體區塊。然而，當記憶體裝置同時使用的傳輸介面越多時，可能會使得記憶體裝置的整體資料存取速率降低。
以圖1為例，當記憶體裝置10的傳輸介面15_1及15_2皆為正常使用狀態時，記憶體裝置10整體的資料存取速率會比只使用記憶體裝置10的傳輸介面15_2來得低。因此，在本實施例中，當位元線解碼電路11_1被選擇性地致能時，與位元線解碼電路11_1耦接的傳輸介面15_1也被致能。當位元線解碼電路11_1被選擇性地禁能時，則與位元線解碼電路11_1耦接的傳輸介面15_1也被禁能，從而可彈性地調整記憶體裝置10整體的資料存取速率。
下列表1表示本揭露第一實施例中不同的列控制訊號及行控制訊號所對應的記憶體裝置10的可用記憶體容量、傳輸介面 以及操作頻率，並且圖3A至圖3C為根據本揭露第一實施例所繪示的不同列控制訊號及行控制訊號對應的群組致能狀態的示意圖。此外，表1中統一以「1」表示列控制訊號RCS及行控制訊號CCS的高值(例如高邏輯位準)，並以「0」表示列控制訊號RCS及行控制訊號CCS的低值(例如低邏輯位準)。
請參照表1及圖1，當列控制訊號RCS與行控制訊號CCS皆為「0」時，開關14_1及14_2被切斷，導致第一群組131及132皆被禁能，僅第二群組133被致能(如圖3A所示)，並且僅可使用傳輸介面15_2。此時，由於第二群組133最接近字元線解碼電路12_3~12_4以及位元線解碼電路11_2，且記憶體裝置10只使用傳輸介面15_2進行資料傳輸，因此記憶體裝置10最大可操作在資料存取速度最快的第一操作頻率(即，最高操作頻率)，且記憶體裝置10的可用記憶體容量為記憶體區塊13_13~13_20的記憶體容量之總和(例如，8rs)。
當列控制訊號RCS為「0」且行控制訊號CCS為「1」時，由於開關14_1被切斷且開關14_2被導通，故第一群組131被禁能且第一群組132及第二群組133被致能(如圖3B所示)，並且傳輸介面15_1及15_2皆可使用。此時，記憶體裝置10最大可操作在第二操作頻率，並且記憶體裝置10的可用記憶體容量為記憶體區塊13_9~13_20的記憶體容量之總和(例如，4pq+8rs)。
當列控制訊號RCS與行控制訊號CCS皆為「1」時，由於開關14_1及開關14_2被導通時，故第一群組131及132以及第二群組133皆被致能(如圖3C所示)，並且傳輸介面15_1及15_2皆可使用。此時，記憶體裝置10最大可操作在第三操作頻率(例如正常操作頻率)，並且記憶體裝置10的可用記憶體容量為記憶體區塊13_1~13_20的記憶體容量之總和(例如，12pq+8rs)。在本實施例中，第一操作頻率可以比第二操作頻率大，第二操作頻率可以比第三操作頻率大。
藉此，在正常情況下或需要較大的記憶體容量時，可透過行控制訊號與列控制訊號使記憶體裝置10運作在第三操作頻率(例如正常操作頻率)。而當需要較快的資料存取速度時，則可透過行控制訊號與列控制訊號使記憶體裝置10運作在第一操作頻率(即最高操作頻率)或第二操作頻率，從而使得記憶體裝置10的操作頻率盡可能地符合處理器或電腦系統的要求。此外，行控制訊號與列控制訊號可由使用者自行設定。或者，行控制訊號與列控制訊號也可以是由記憶體裝置10的一控制電路根據與傳輸介面 15_1~15_2耦接的處理器的負載、使用中的核心數量、工作頻率(或時脈)等系統狀態，或者輸入的位址訊號而自動的產生或調整，本揭露不對其限制。
在另一實施例中，透過在記憶體區塊之間增加開關，即可將記憶體區塊劃分為更多的群組，以增加記憶體裝置的操作頻率之數量，從而更加提升記憶體裝置的使用彈性。
第二實施例
圖4為根據本揭露第二實施例所繪示的記憶體裝置的示意圖。請參照圖4，記憶體裝置40包括位元線解碼電路11_1~11_2、字元線解碼電路12_1~12_4、記憶體區塊13_1~13_20、開關14_1~14_2、44_1以及傳輸介面15_1~15_2，其中與圖1中具有相同標號之元件可參考第一實施例的相關說明。類似於第一實施例，圖4中各元件的數量僅為舉例說明之用，對於據以實施本揭露的技術人員來說，各元件的數量可視實務上的需求加以調整。
詳細而言，本實施例與第一實施例之差異在於，本實施例更包括開關44_1。在本實施例中，開關14_1~14_2、44_1可將記憶體區塊13_1~13_20劃分為第一群組431~433以及第二群組434~435，其中，開關14_1可接收列控制訊號RCS1(或由列控制訊號RCS1所控制)，開關44_1可接收列控制訊號RCS2(或由列控制訊號RCS2所控制)，並且開關14_2可接收行控制訊號CCS(或由行控制訊號CCS所控制)，從而根據列控制訊號RCS1、RCS2 以及行控制訊號CCS選擇性地致能或禁能第一群組431~433及第二群組434~435。
下列表2表示本揭露第二實施例中不同的列控制訊號及行控制訊號所對應的記憶體裝置40的可用記憶體容量、傳輸介面以及操作頻率，並且圖5A至圖5E為根據本揭露第二實施例所繪示的不同行控制訊號及列控制訊號對應的群組致能狀態的示意圖。此外，表2中統一以「1」表示行控制訊號及列控制訊號的高值，並以「0」表示行控制訊號及列控制訊號的低值，「x」表示行控制訊號或列控制訊號為隨意項(don’t care)，高值或低值皆可。
請參照表2與圖4，當RCS2與CCS為「0」時(RCS1不產生影響)時，開關14_2、44_1皆被切斷，導致第一群組431~433及第二群組434被禁能，僅第二群組435被致能(如圖5A所示)， 並且僅可使用傳輸介面15_2。此時，由於第二群組435同時最接近字元線解碼電路12_4以及位元線解碼電路11_2，且記憶體裝置40只使用傳輸介面15_2進行資料傳輸，因此記憶體裝置40最大可操作在資料存取速度最快的第一操作頻率(即，最高操作頻率)，並且記憶體裝置40的可用記憶體容量為記憶體區塊13_17~13_20的記憶體容量之總和(例如，4rs)。
當RCS1為「0」、RCS2為「1」且CCS為「0」時，由於開關14_1~14_2被切斷且開關44_1被導通，故第一群組431~433被禁能，第二群組434~435被致能(如圖5B所示)，並且僅可使用傳輸介面15_1。此時，記憶體裝置40最大可操作在第二操作頻率，並且記憶體裝置40的可用記憶體容量為記憶體區塊13_13~13_20的記憶體容量之總和(例如，8rs)。
當RCS2為「0」且CCS為「1」(RCS1不產生影響)時，由於開關44_1被切斷且開關14_2被導通，故第一群組433及第二群組435被致能(如圖5C所示)，並且傳輸介面15_1及15_2皆可使用。此時，記憶體裝置40最大可操作在第三操作頻率，並且記憶體裝置40的可用記憶體容量為記憶體區塊13_11、13_12、13_17~13_20的記憶體容量之總和(例如，2pq+4rs)。
當RCS1為「0」且RCS2及CCS為「1」時，由於開關14_1被切斷，開關14_2、44_1被導通，故第一群組432~433及第二群組434~435被致能(如圖5D所示)，並且傳輸介面15_1及15_2皆可使用。此時，記憶體裝置40最大可操作在第四操作頻 率，並且記憶體裝置40的可用記憶體容量為記憶體區塊13_9~13_20的記憶體容量之總和(例如，4pq+8rs)。
當RCS1、RCS2及CCS皆為「1」時，由於開關14_1~14_2、44_1皆被導通時，故第一群組431~433及第二群組434~435皆被致能(如圖5E所示)，並且傳輸介面15_1及15_2皆可使用。此時，記憶體裝置40最大可操作在第五操作頻率(例如，正常操作頻率)，並且記憶體裝置40的可用記憶體容量為記憶體區塊13_1~13_20的記憶體容量之總和(例如，12pq+8rs)。在本實施例中，第一操作頻率可以比第二、第三、第四操作頻率大，第二、第三、第四操作頻率可為不同值且均比第五操作頻率大。
然而，本揭露並不以上述實施方式為限。在另一實施例中，還可進一步縮減第一操作頻率下被致能的記憶體區塊的尺寸，以進一步提升記憶體裝置在第一操作頻率下的資料存取速度。
第三實施例
圖6為根據本揭露第三實施例所繪示的記憶體裝置的示意圖。請參照圖6，記憶體裝置60包括位元線解碼電路11_1~11_2、字元線解碼電路12_1~12_4、記憶體區塊13_1~13_16、63_1~63_8、開關14_1~14_2、44_1以及傳輸介面15_1~15_2，其中與圖1或圖4中相同標號之元件可參考第一實施例或第二實施例的相關說明。類似於上述各實施例，圖6中各元件的數量僅為舉例說明之用，對於據以實施本揭露的技術人員來說，各元件的數量可視實務上的需求加以調整。
詳細而言，本實施例與第二實施例之差異在於，在本實施例中，字元線解碼電路12_4具備字元線WL_2q+2s+1~WL_2q+2s+s/2、WL_2q+2s+s/2+1~WL_2q+3s、WL_2q+3s+1~WL_2q+3s+s/2及WL_q+3s+s/2+1~WL_2q+4s，並透過字元線WL_2q+2s+1~WL_2q+2s+s/2、WL_2q+2s+s/2+1~WL_2q+3s、WL_2q+3s+1~WL_2q+3s+s/2及WL_q+3s+s/2+1~WL_2q+4s與記憶體區塊13_11、13_12、63_1~63_8耦接。此外，在本實施例中，記憶體區塊13_1~13_12具有第一尺寸，記憶體區塊13_13~13_16具有第二尺寸，並且記憶體區塊63_1~63_8具有第三尺寸。
舉例來說，圖7為根據本揭露第三實施例所繪示的第三尺寸的示意圖。請參照圖7，以記憶體區塊63_2為例，由於記憶體區塊63_2包含或通過r條位元線(位元線BL_2p+r+1~BL_2p+2r，本實施例中p等於r)以及s/2條字元線(字元線WL_2q+2s+1~WL_2q+2s+s/2)，因此記憶體區塊63_2的第三尺寸或記憶體容量可以是以rs/2(或，r×s/2)表示。換言之，在本實施例中，第二尺寸例如為第一尺寸的二分之一，並且第三尺寸例如為第一尺寸的四分之一。或者，具備第二尺寸的記憶體區塊可以被使用的記憶體容量可為具備第一尺寸的記憶體區塊可以被使用的記憶體容量的二分之一，並且具備第三尺寸的記憶體區塊可以被使用的記憶體容量可為具備第一尺寸的記憶體區塊可以被使用的記憶體容量的四分之一等等，且不以此為限。例如，在一實施例中，只要改變通過記憶體區塊之字元線及/或位元線的數量，所述 第一尺寸、第二尺寸及/或第三尺寸也會隨之改變。
值得一提的是，雖然本實施例是以p=r作為範例而使得具有第一尺寸的記憶體區塊(例如，記憶體區塊13_1~13_12)、具有第二尺寸的記憶體區塊(例如，記憶體區塊13_13~13_16)以及具有第三尺寸的記憶體區塊(例如，記憶體區塊63_1~63_8)皆包含或通過相同數量的位元線。然而，在另一實施例中，r也可以小於p，例如，r可以是p/2、p/3或p/4等。也就是說，在另一實施例中，第二尺寸的記憶體區塊包含或通過之位元線數量以及第三尺寸的記憶體區塊包含或通過之位元線數量可以分別少於第一尺寸的記憶體區塊包含或通過之位元線數量。
請再次參照圖6，具備第一尺寸的記憶體區塊13_1~13_12可集合成第一群組631~633，具備第二尺寸的記憶體區塊13_13~13_16可集合成第二群組634，並且具備第三尺寸的記憶體區塊63_1~63_8可集合成第三群組635。在本實施例中，記憶體區塊13_1~13_12的數量(例如，12)與記憶體區塊13_13~13_16以及記憶體區塊63_1~63_8的數量總和(例如，4+8=12)之比例為1：1。此外，第三群組635相對於第二群組634及第一群組631~633更接近字元線解碼電路12_1~12_4以及位元線解碼電路11_1~11_2。然而，本揭露並不限制第三群組的數量與第四群組的數量。例如，在另一實施例中，具備第二尺寸的記憶體區塊13_13~13_16也可集合成複數個第三群組及/或具備第三尺寸的記憶體區塊63_1~63_8也可集合成複數個第三群組。此外，當第三群組的數 量及/或第四群組的數量多於一個時，第三群組之間及/或第四群組之間也可以存在可接收列控制訊號及/或行控制訊號之開關，視實務上的需求而定。特別是，在本實施例中，第三群組635不會被禁能。
在本實施例中，字元線解碼電路12_1~12_2與第一群組631相鄰設置，字元線解碼電路12_3與第二群組634相鄰設置，並且字元線解碼電路12_4與第三群組635相鄰設置。位元線解碼電路11_1與第一群組633相鄰設置，並且位元線解碼電路11_2與第三群組635相鄰設置。
特別是，由於第三尺寸小於第二尺寸，因此，相對於第二實施例，當RCS2與CCS為「0」時(RCS1不產生影響)時，本實施例中的記憶體裝置60的第一操作頻率將可比記憶體裝置40的第一操作頻率更快。
圖8為根據本揭露第三實施例所繪示的記憶體裝置的整合示意圖。請參照圖8，記憶體裝置80由多個記憶體裝置60整合設置而成。類似於上述各實施例，記憶體裝置80可接收列控制訊號RCS1~RCS4及行控制訊號CCS1~CCS4，並根據列控制訊號RCS1~RCS4及行控制訊號CCS1~CCS4來致能或禁能記憶體裝置80中的各個記憶體群組，從而可適應性地調整記憶體裝置80的操作頻率。
此外，本揭露提出的記憶體裝置也適用於三維(three-dimensional,3D)結構的記憶體陣列(memory array)。舉例來 說，圖9為根據本揭露第三實施例所繪示的記憶體裝置的堆疊示意圖。請參照圖9，記憶體裝置90包括由記憶體裝置60中的記憶體區塊堆疊而成的三維記憶體陣列，並且列控制訊號RCS1~RCS2與行控制訊號CCS1~CCS2分別經由貫孔(TSV,Through-Silicon Via)91~94傳輸至三維記憶體陣列的各個記憶體層。
綜上所述，本揭露提供的記憶體裝置，可適應性地調整可使用的記憶體區塊的位置與整體的記憶體容量，使得電子設備的處理器可依其需求來選擇所需記憶體裝置之操作頻率。例如，本揭露提供的記憶體裝置具有不同尺寸與記憶體容量的多個記憶體區塊，並將這些記憶體區塊依其尺寸及/或記憶體容量劃分為多個群組。然後，透過不同的控制訊號來選擇性地致能或禁能部分群組中的記憶體區塊，從而調整記憶體裝置的資料存取速度或操作頻率，並且有效地提升記憶體裝置的使用彈性。
特別是，本揭露的記憶體裝置可設置於電腦系統或電子裝置中，以根據電腦系統或電子裝置的處理器的負載、使用中的核心數量、工作頻率(或，時脈)等系統狀態，或者輸入的位址訊號而自動的產生所述控制訊號。
此外，當使用本揭露的記憶體裝置的電腦系統或電子裝置處於待機(standby)或閒置(idle)時，電腦系統或電子裝置的處理器也可禁能記憶體裝置中不需使用的記憶體區塊，以節省電力消耗。當此電腦系統或電子裝置回復正常運作時，再視情況致能部份或全部的記憶體區塊，以提升工作效率。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾，故本揭露的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體裝置
11_1~11_2‧‧‧位元線解碼電路
12_1~12_4‧‧‧字元線解碼電路
13_1~13_20‧‧‧記憶體區塊
131、132‧‧‧第一群組
133‧‧‧第二群組
14_1~14_2‧‧‧開關
15_1~15_2‧‧‧傳輸介面
BL_1~BL_2p+2r‧‧‧位元線
WL_1~WL_2q+4s‧‧‧字元線
RCS‧‧‧列控制訊號
CCS‧‧‧行控制訊號

Claims (27)

  1. 一種記憶體裝置，包括：至少一位元線解碼電路以及至少一字元線解碼電路；複數個記憶體區塊，耦接該至少一位元線解碼電路以及該至少一字元線解碼電路，該些記憶體區塊的尺寸至少包括一第一尺寸以及一第二尺寸，其中該第一尺寸大於該第二尺寸，具備該第一尺寸的記憶體區塊集合成至少一第一群組，具備該第二尺寸的記憶體區塊集合成至少一第二群組，並且該至少一第二群組相對於該至少一第一群組更接近該至少一字元線解碼電路及/或該至少一位元線解碼電路；以及複數個開關，耦接於該至少一第一群組與該至少一第二群組之間，其中該些開關由至少一控制訊號所控制，以根據該至少一控制訊號致能或禁能該至少一第一群組及/或該至少一第二群組。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中該至少一控制訊號包括至少一行控制訊號及/或至少一列控制訊號，該至少一位元線解碼電路的數量及/或該至少一字元線解碼電路的數量為複數個。
  3. 如申請專利範圍第1項所述的記憶體裝置，其中該些開關更耦接於該至少一第一群組之間及/或該至少一第二群組之間。
  4. 如申請專利範圍第2項所述的記憶體裝置，其中該些開關更耦接於該至少一字元線解碼電路之間，並根據該至少一列控制訊號致能或禁能該至少一字元線解碼電路。
  5. 如申請專利範圍第2項所述的記憶體裝置，其中該些開關更耦接於該至少一位元線解碼電路之間，並根據該至少一行控制訊號致能或禁能該至少一位元線解碼電路。
  6. 如申請專利範圍第5項所述的記憶體裝置，其中該至少一位元線解碼電路更耦接至少一傳輸介面，其中當該至少一位元線解碼電路的至少一第一位元線解碼電路被致能時，該至少一傳輸介面的至少一第一傳輸介面也被致能，其中該至少一第一傳輸介面與該至少一第一位元線解碼電路耦接，其中當該至少一位元線解碼電路的至少一第二位元線解碼電路被禁能時，該至少一傳輸介面的至少一第二傳輸介面也被禁能，其中該至少一第二傳輸介面與該至少一第二位元線解碼電路耦接。
  7. 如申請專利範圍第6項所述的記憶體裝置，其中該至少一傳輸介面更耦接至至少一處理器。
  8. 如申請專利範圍第1項所述的記憶體裝置，其中該至少一字元線解碼電路的至少一第一字元線解碼電路與該至少一第一群組的其中之一相鄰，並且該至少一字元線解碼電路的至少一第二字元線解碼電路與該至少一第二群組相鄰。
  9. 如申請專利範圍第8項所述的記憶體裝置，其中該至少一位元線解碼電路的至少一第一位元線解碼電路與該至少一第一群組的其中之另一相鄰，並且該至少一位元線解碼電路的至少一第 二位元線解碼電路與該至少一第二群組的其中之一相鄰。
  10. 如申請專利範圍第9項所述的記憶體裝置，其中該至少一第一位元線解碼電路與該至少一第一字元線解碼電路之間的距離大於該至少一第二位元線解碼電路與該至少一第二字元線解碼電路之間的距離。
  11. 如申請專利範圍第1項所述的記憶體裝置，其中每一具備該第二尺寸的記憶體區塊可以被使用的記憶體容量為每一具備該第一尺寸的記憶體區塊可以被使用的記憶體容量的二分之一。
  12. 如申請專利範圍第1項所述的記憶體裝置，其中該至少一第一群組中記憶體區塊的數量與該至少一第二群組中記憶體區塊的數量之比例為3：2。
  13. 如申請專利範圍第1項所述的記憶體裝置，其中該些記憶體區塊的尺寸更包括一第三尺寸，該第三尺寸小於該第二尺寸，具備該第三尺寸的記憶體區塊集合成至少一第三群組，該至少一第三群組相對於該至少一第二群組更接近該至少一字元線解碼電路及/或該至少一位元線解碼電路。
  14. 如申請專利範圍第13項所述的記憶體裝置，其中該些開關更耦接於該至少一第二群組之間、該至少一第三群組之間及/或該至少一第二群組與該至少一第三群組之間。
  15. 如申請專利範圍第13項所述的記憶體裝置，其中該至少一第三群組不會被禁能。
  16. 如申請專利範圍第13項所述的記憶體裝置，其中每一具 備該第二尺寸的記憶體區塊可以被使用的記憶體容量為每一具備該第一尺寸的記憶體區塊可以被使用的記憶體容量的二分之一，並且每一具備該第三尺寸的記憶體區塊可以被使用的記憶體容量為每一具備該第一尺寸的記憶體區塊可以被使用的記憶體容量的四分之一。
  17. 如申請專利範圍第13項所述的記憶體裝置，其中該至少一第一群組中記憶體區塊的數量與該至少一第二群組以及該至少一第三群組中記憶體區塊的數量總和之比例為1：1。
  18. 如申請專利範圍第13項所述的記憶體裝置，其中該至少一字元線解碼電路的至少一第一字元線解碼電路與該至少一第一群組的其中之一相鄰，該至少一字元線解碼電路的至少一第二字元線解碼電路與該至少一第二群組相鄰，並且該至少一字元線解碼電路的至少一第三字元線解碼電路與該至少一第三群組相鄰。
  19. 如申請專利範圍第18項所述的記憶體裝置，其中該至少一位元線解碼電路的至少一第一位元線解碼電路與該至少一第一群組的其中之另一相鄰，並且該至少一位元線解碼電路的至少一第二位元線解碼電路與該至少一第三群組相鄰。
  20. 如申請專利範圍第19項所述的記憶體裝置，其中該至少一第一位元線解碼電路與該至少一第一字元線解碼電路之間的距離大於該至少一第二位元線解碼電路與該至少一第二字元線解碼電路之間的距離，並且該至少一第二位元線解碼電路與該至少一第二字元線解碼電路之間的距離大於該至少一第二位元線解碼電 路與該至少一第三字元線解碼電路之間的距離。
  21. 如申請專利範圍第2項所述的記憶體裝置，其中該記憶體裝置包括由該些記憶體區塊堆疊而成的一三維記憶體陣列，並且該至少一行控制訊號及/或該至少一列控制訊號分別經由對應的貫孔傳輸至該三維記憶體陣列的各個記憶體層。
  22. 如申請專利範圍第1項所述的記憶體裝置，其中該記憶體裝置包括一非揮發性記憶體裝置。
  23. 一種記憶體裝置，包括：至少一位元線解碼電路以及至少一字元線解碼電路；複數個記憶體區塊，耦接該至少一位元線解碼電路以及該至少一字元線解碼電路，該些記憶體區塊的尺寸至少包括一第一尺寸以及一第二尺寸，其中該第一尺寸對應p條位元線及q條字元線的第一記憶體容量，該第二尺寸對應r條位元線及s條字元線的第二記憶體容量，p與q的乘積大於r與s的乘積，具備該第一尺寸的記憶體區塊集合成至少一第一群組，具備該第二尺寸的記憶體區塊集合成至少一第二群組，並且該至少一第二群組相對於該至少一第一群組更接近該至少一字元線解碼電路及/或該至少一位元線解碼電路；以及複數個開關，耦接於該至少一第一群組與該至少一第二群組之間，其中該些開關由至少一控制訊號，以根據該至少一控制訊號與致能或禁能該至少一第一群組及/或該至少一第二群組。
  24. 如申請專利範圍第23項所述的記憶體裝置，其中該至少 一控制訊號包括至少一行控制訊號及/或至少一列控制訊號，該至少一位元線解碼電路的數量及/或該至少一字元線解碼電路的數量為複數個。
  25. 如申請專利範圍第23項所述的記憶體裝置，其中該些開關更耦接於該至少一第一群組之間及/或該至少一第二群組之間。
  26. 如申請專利範圍第23項所述的記憶體裝置，其中該些記憶體區塊的尺寸更包括一第三尺寸，該第三尺寸小於該第二尺寸，具備該第三尺寸的記憶體區塊集合成至少一第三群組，並且該至少一第三群組相對於該至少一第二群組更接近該至少一字元線解碼電路及/或該至少一位元線解碼電路。
  27. 如申請專利範圍第26項所述的記憶體裝置，其中該些開關更耦接於該至少一第二群組之間、該至少一第三群組之間及/或該至少一第二群組與該至少一第三群組之間。
TW102129671A 2013-08-19 2013-08-19 記憶體裝置 TWI493568B (zh)

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