[go: up one dir, main page]

TWI488558B - 多層配線基板之製造方法 - Google Patents

多層配線基板之製造方法 Download PDF

Info

Publication number
TWI488558B
TWI488558B TW100144968A TW100144968A TWI488558B TW I488558 B TWI488558 B TW I488558B TW 100144968 A TW100144968 A TW 100144968A TW 100144968 A TW100144968 A TW 100144968A TW I488558 B TWI488558 B TW I488558B
Authority
TW
Taiwan
Prior art keywords
solder resist
resin insulating
metal layer
dissimilar metal
opening
Prior art date
Application number
TW100144968A
Other languages
English (en)
Other versions
TW201247072A (en
Inventor
Shinnosuke Maeda
Original Assignee
Ngk Spark Plug Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ngk Spark Plug Co filed Critical Ngk Spark Plug Co
Publication of TW201247072A publication Critical patent/TW201247072A/zh
Application granted granted Critical
Publication of TWI488558B publication Critical patent/TWI488558B/zh

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0376—Etching temporary metallic carrier substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0384—Etch stop layer, i.e. a buried barrier layer for preventing etching of layers under the etch stop layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0502—Patterning and lithography
    • H05K2203/054—Continuous temporary metal layer over resist, e.g. for selective electroplating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

多層配線基板之製造方法
本發明關於一種多層配線基板之製造方法，該多層配線基板係具有將以相同的樹脂絕緣材料作為主體的複數個樹脂絕緣層、及複數個導體層交替地積層而多層化的積層構造體，另一方面不具有以在兩面依序形成增建層之所謂的芯基板作為製品。
作為電腦之微處理器等所使用的半導體積體電路元件(IC晶片)，近年來逐漸高速化、高功能化，隨之而來的是有端子數增加、端子間節距(pitch)亦變窄的傾向。一般而言，在IC晶片的底面將多數個端子密集地配置成陣列狀，此種端子群係以覆晶(flip chip)的形態對母基板側之端子群連接。但是，由於IC晶片側的端子群與母基板側的端子群在端子間節距上有大差距，所以將IC晶片直接連接至母基板上是困難的。因此，通常是採用以下的手法：製作將IC晶片搭載於IC晶片搭載用配線基板上所構成的半導體封裝(package)，並將該半導體封裝搭載在母基板上。
作為構成這種封裝的IC晶片搭載用配線基板，在芯基板的表面及背面形成增建層的多層配線基板正被實用化。在此多層配線基板中，作為芯基板，例如，可使用使樹脂含浸補強纖維的樹脂基板(玻璃環氧基板等)。然後，利用該芯基板的剛性，在芯基板的表面及背面交替地積層樹脂絕緣層及導體層，藉以形成增建層。即，在此多層配線基板中，芯基板發揮補強的功能，形成為遠比增建層厚。又，在芯基板，貫通地形成有謀求形成在表面及背面之增建層間的導通用的配線(具體而言係貫通孔導體(through hole conductor)等)。
然而近年來，隨著半導體積體電路元件的高速化，所使用的訊號頻率來到了高頻率頻帶。在此情況下，貫通芯基板的配線會助長大的阻抗，連帶使得高頻率訊號的傳送損失或電路誤動作發生，成為高速化的妨礙。為了解決此問題，提案有：將多層配線基板作成不具有芯基板的基板。此多層配線基板，因為是藉由省略較厚的芯基板而縮短全體配線長度者，因此可降低高頻率訊號的傳送損失，使半導體積體電路元件以高速動作。
此多層配線基板之製造方法，在支持基板(基材)的上面配置金屬箔，在該金屬箔上形成將複數個導體層及複數個樹脂絕緣層交替地積層所構成的增建層。之後，從支持基板分離金屬箔，製得在金屬箔上形成有增建層的構造體。然後，藉由將金屬箔以蝕刻除去，使增建層的最外層表面(樹脂絕緣層的表面及複數個連接端子的表面)露出，來製造多層配線基板。進一步地，在此多層配線基板中，在增建層的最外層形成防焊阻劑的配線基板亦被實用化。又，在防焊阻劑，形成有使連接端子的表面露出的開口部。防焊阻劑，係以賦予光硬化性的樹脂絕緣材料的硬化物作為主體，在從支持基板分離構造體後被形成在增建層的最外層。此情況，當形成防焊阻劑時，為除去支持基板的狀態(無芯(coreless)狀態)成為只有增建層的構造體，因此不能確保充分的強度。因此，以均勻的厚度形成防焊阻劑變得困難，製品良率降低。
作為此對策，可考慮以下的製造方法：在支持基板上形成防焊阻劑，在該防焊阻劑上形成增建層。這種製造方法揭露在專利文獻1及專利文獻2。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2007-13092號公報
[專利文獻2]日本專利第3591524號公報
然而，在專利文獻1的多層配線基板方面，與設於防焊阻劑的開口部對應的位置、在最外層的絕緣樹脂層與防焊阻劑的界面形成有外部連接端子(電極)，在有該外部連接端子的防焊阻劑的表面未形成有配線圖案。因此，多層配線基板的高積體化變得困難。另一方面，在專利文獻2的多層配線基板方面，在防焊阻劑的表面除了外部連接端子以外還形成有配線圖案，因此配線基板的高積體化成為可能。但是，在專利文獻2的製造方法方面，在防焊阻劑中將形成在開口部內的突起連同金屬箔一起蝕刻除去，藉以使外部連接端子(電極圖案)從開口部露出。此情況，開口部的突起在約中央側被效率佳地蝕刻除去，因此平坦地形成外部連接端子的表面變得困難。為了將此連接端子的表面形狀平整，就須要另外的雷射加工等製程。又，在謀求多層配線基板的高積體化的情況下，外部連接端子(電極)與配線圖案接近，因此也擔心構成那些電極及配線的銅發生遷移。
本發明係有鑑於上述課題所完成者，其目的為提供一種多層配線基板之製造方法，其能降低在基材除去後的製造製程數，且可靠性高。
於是作為用於解決上述課題的手段(手段1)，係一種多層配線基板之製造方法，該多層配線基板具有具有第1主面及第2主面，且將以相同的樹脂絕緣材料作為主體的複數個樹脂絕緣層及複數個導體層交替地積層而多層化的積層構造體，在前述積層構造體的前述第1主面側及前述第2主面側的至少一方配設防焊阻劑，並且在該防焊阻劑形成使外部連接端子露出的開口部，前述複數個導體層，係形成在前述複數個樹脂絕緣層，藉由隨著朝向前述第1主面側或前述第2主面側而擴徑的通路導體(via conductor)連接，該多層配線基板之製造方法之特徵為包含：防焊阻劑形成製程，係準備將銅箔以可剝離的狀態積層配置所構成的基材，並且將由感光性樹脂絕緣材料所構成的前述防焊阻劑形成在前述銅箔上；開口部形成製程，係進行曝光及顯影，在前述防焊阻劑形成複數個開口部；導體部形成製程，係在前述防焊阻劑的開口部內形成由銅所構成的金屬導體部；異種金屬層形成製程，係利用物理性成膜法在前述金屬導體部的表面及前述防焊阻劑的全面，形成由蝕刻速率比銅低的1種以上的金屬所構成的異種金屬層；端子及配線形成製程，係在前述異種金屬層形成製程後，進行電解鍍銅，在前述異種金屬層上，在與前述複數個開口部對應的位置形成直徑比該開口部大的外部連接端子，並且在與有前述外部連接端子的位置不同的位置形成配線圖案；增建製程，係在形成前述外部連接端子及前述配線圖案的前述防焊阻劑上，藉由將複數個樹脂絕緣層及複數個導體層交替地積層而多層化來形成前述積層構造體；基材除去製程，係在前述增建製程後，除去前述基材使前述銅箔露出；及端子露出製程，係藉由將露出的前述銅箔及前述金屬導體部蝕刻除去，來使前述複數個外部連接端子的表面從前述開口部露出。
依此，根據記載於手段1的發明，則形成一種多層配線基板，係將以相同的樹脂絕緣材料作為主體的複數個樹脂絕緣層及複數個導體層交替地積層，成為不含芯的無芯配線基板。在此多層配線基板之製造方法方面，因為在基材除去製程之前形成防焊阻劑，因此能削減在基材除去後之製造製程數。又，因為在基材上形成防焊阻劑，因此相較於在基材除去後形成防焊阻劑的情況，能以均勻的厚度平坦地將防焊阻劑形成在多層配線基板。進一步地，在異種金屬層形成製程，利用物理性成膜法在防焊阻劑的全面形成異種金屬層，因此能充分確保防焊阻劑與異種金屬層的密著強度。然後，在端子及配線形成製程，藉由以該異種金屬層作為種層(seed layer)進行電解鍍銅，來在防焊阻劑上形成外部連接端子及配線圖案。又，異種金屬層係由蝕刻速率比銅低的金屬所構成。因此，在端子露出製程，異種金屬層具有作為蝕刻中止層的功能，能將開口部內的金屬導體部確實地除去。其結果，即使不像習知技術般進行雷射加工等加工，仍能平坦地形成外部連接端子的表面。進一步地，形成在防焊阻劑與最外層的樹脂絕緣層的界面的外部連接端子及配線圖案，係埋設在絕緣性優良的樹脂絕緣層側，在它們的表面有異種金屬層存在。在使用比銅難引起遷移的金屬作為此異種金屬層的情況下，能防止在外部連接端子與配線圖案之間銅的遷移，能謀求多層配線基板的高積體化。
又，作為用於解決上述課題的其他手段(手段2)，係一種多層配線基板之製造方法，該多層配線基板具有具有第1主面及第2主面，且將以相同的樹脂絕緣材料作為主體的複數個樹脂絕緣層及複數個導體層交替地積層而多層化的積層構造體，在前述積層構造體的前述第1主面側及前述第2主面側的至少一方配設防焊阻劑，並且在該防焊阻劑形成使外部連接端子露出的開口部，前述複數個導體層，係形成在前述複數個樹脂絕緣層，藉由隨著朝向前述第1主面側或前述第2主面側而擴徑的通路導體連接，該多層配線基板之製造方法之特徵為包含：防焊阻劑形成製程，係準備將銅箔以可剝離的狀態積層配置所構成的基材，並且將由感光性樹脂絕緣材料所構成的前述防焊阻劑形成在前述銅箔上；開口部形成製程，係進行曝光及顯影，在前述防焊阻劑形成複數個開口部；異種金屬層形成製程，係利用物理性成膜法在包含前述開口部的內面的前述防焊阻劑的全面，形成由蝕刻速率比銅低的1種以上的金屬所構成的異種金屬層；端子及配線形成製程，係在前述異種金屬層形成製程後，進行電解鍍銅，形成以覆蓋前述防焊阻劑的開口部內及其上端部的方式設置的前述外部連接端子，並且在前述防焊阻劑的表面中在與有前述外部連接端子的位置不同的位置形成配線圖案；增建製程，係在形成前述外部連接端子及前述配線圖案的前述防焊阻劑上，藉由將複數個樹脂絕緣層及複數個導體層交替地積層而多層化來形成前述積層構造體；基材除去製程，係在前述增建製程後，除去前述基材使前述銅箔露出；及端子露出製程，係藉由將露出的前述銅箔蝕刻除去，來使前述複數個外部連接端子的表面從前述開口部露出。
依此，根據記載於手段2的發明，則形成將以相同的樹脂絕緣材料作為主體的複數個樹脂絕緣層及複數個導體層交替地積層，成為不含芯的無芯配線基板的多層配線基板。在此多層配線基板之製造方法方面，因為在基材除去製程之前形成防焊阻劑，因此能削減在基材除去後之製造製程。又，因為在基材上形成防焊阻劑，因此相較於在基材除去後形成防焊阻劑的情況，能以均勻的厚度平坦地形成防焊阻劑。進一步地，在防焊阻劑形成開口部後，利用物理性成膜法在包含該開口部的內面的防焊阻劑的全面形成異種金屬層，因此能充分確保防焊阻劑與異種金屬層的密著強度。然後，在端子及配線形成製程，藉由以異種金屬層作為種層進行電解鍍銅，形成外部連接端子及配線圖案。在此，因為亦在開口部的內面形成異種金屬層，因此能在該開口部內確實地形成鍍銅層。依此，能抑制形成在開口部上的外部連接端子的厚度變異。又，異種金屬層係由蝕刻速率比銅低的金屬所構成。因此，在端子露出製程，異種金屬層發揮作為蝕刻中止層的功能，能將銅箔確實地除去，能使外部連接端子的表面從開口部露出。進一步地，形成在防焊阻劑與最外層的樹脂絕緣層的界面的外部連接端子及配線圖案，係埋設在絕緣性優良的樹脂絕緣層側，在它們的表面有異種金屬層存在。在使用比銅難引起遷移的金屬作為此異種金屬層的情況下，能防止在外部連接端子與配線圖案之間銅的遷移，能謀求多層配線基板的高積體化。
在端子及配線形成製程，進行阻劑形成製程：將在與防焊阻劑的開口部對應的位置具有面積比開口部大的第1開口部並且具有與配線圖案相應的第2開口部的防鍍阻劑，形成在異種金屬層上。之後，進行電解鍍銅製程：在第1開口部內形成前述外部連接端子並且在第2開口部內形成配線圖案。然後，在增建製程前，進行除去防鍍阻劑的阻劑除去製程、及將在異種金屬層的露出部位蝕刻而將異種金屬層部分地除去的異種金屬層除去製程。若依此方式，便能在與防焊阻劑的開口部對應的位置形成外部連接端子，進一步地能在與有外部連接端子的位置不同的位置形成配線圖案。
異種金屬層，能舉出由選自金、鎳、鉻、鈦、鈷、鈀、錫及銀的至少1種金屬所構成的金屬層。此異種金屬層，較佳為利用濺鍍來形成。若依此方式，在防焊阻劑的全面，能確實地形成密著性優良的異種金屬層。
在導體部形成製程，進行電解鍍銅，在防焊阻劑的開口部內形成金屬導體部是較佳的。若依此方式，便能容易地在防焊阻劑的開口部內形成由銅所構成的金屬導體部。
形成在複數個樹脂絕緣層的通路導體，皆可具有隨著從第1主面側朝向第2主面側而擴徑的形狀。或相反的，形成在複數個樹脂絕緣層的通路導體，皆可具有隨著從第2主面側朝向第1主面側而擴徑的形狀。若依此方式，便能確實地製造不具有芯基板的無芯配線基板。
又，防焊阻劑，可設在搭載IC晶片的主面側，亦可設在該主面的相反側，具體而言，係母基板被連接的主面側。
構成多層配線基板的複數個樹脂絕緣層，能考慮絕緣性、耐熱性、耐濕性等而適宜選擇。作為各樹脂絕緣層的形成材料的合適例，可舉出：環氧樹脂、酚樹脂、胺基甲酸酯、矽酮樹脂、聚醯亞胺樹脂等熱硬化性樹脂，聚碳酸酯、丙烯酸酯、聚縮醛樹脂、聚丙烯樹脂等熱可塑性樹脂等。此外，亦可使用這些樹脂與玻璃纖維(玻璃織布或玻璃不織布)或與聚醯胺纖維等的有機纖維的複合材料，或者是，使環氧樹脂等熱硬化性樹脂含浸於連續多孔質PTFE等三維網目狀氟系樹脂基材的樹脂-樹脂複合材料等。又，在本發明中，「以相同的樹脂絕緣材料作為主體的複數個樹脂絕緣層」，係指即使是含浸於例如熱硬化性樹脂的上述有機纖維等添加物有所差異，只要作為主體的熱硬化性樹脂是相同的，也符合該具體例。又，「防焊阻劑」，係指耐熱性披覆材料，當施加焊料作業時使焊料不會附著在此部分的阻劑。
防焊阻劑，由於是以賦予光硬化性的樹脂絕緣材料的硬化物作為主體所形成，因此相較於內層的樹脂絕緣層，一般而言絕緣性差。因此，如本發明般，存在於防焊阻劑與最外層的樹脂絕緣層的界面的導體層，較佳為埋在最外層的樹脂絕緣層側。若依此方式，則成為在配線圖案等的導體層間存在絕緣性高的樹脂絕緣層，能以較窄的節距設置各配線圖案，因此能謀求多層配線基板的高積體化。
[用於實施發明的形態] [第1實施形態]
以下，基於圖式詳細地說明將本發明具體化為多層配線基板的第1實施形態。第1圖係顯示本實施形態的多層配線基板的概略構成的擴大剖面圖。又，第2圖係從上面側看到的多層配線基板的平面圖，第3圖係從下面側看到的多層配線基板的平面圖。
如第1圖所示，多層配線基板10，係形成為不含芯基板的無芯配線基板，具有將以相同的樹脂絕緣材料作為主體的3層樹脂絕緣層21、22、23及由銅所構成的導體層26交替地積層而多層化的配線積層部30(積層構造體)。各樹脂絕緣層21~23，係使用未賦予光硬化性的樹脂絕緣材料，具體而言為以熱硬化性環氧樹脂的硬化物作為主體的增建材來形成。在多層配線基板10中，在配線積層部30的上面31側(第1主面側)，配置有複數個外部連接端子41、42。
如第1圖及第2圖所示，在本實施形態的多層配線基板10，作為配置在配線積層部30的上面31側的複數個外部連接端子，存在有連接對象為IC晶片的IC晶片連接端子41、及連接對象為晶片電容器的電容器連接端子42。在配線積層部30的上面31側中，複數個IC晶片連接端子41，在設於基板中央部的晶片搭載區域43配置成陣列狀。又，電容器連接端子42，係面積比IC晶片連接端子41大的連接端子，配置在比晶片搭載區域43還外周側處。
另一方面，如第1圖及第3圖所示，在配線積層部30的下面32側(第2主面側)，將連接對象為母基板(mother board)的LGA(Land Grid Array)用的複數個母基板連接端子45配置成陣列狀。這些母基板連接端子45，係面積比上面31側的IC晶片連接端子41及電容器連接端子42大的連接端子。
在樹脂絕緣層21、22、23，分別設有通路穴33及填充的通路導體34。各通路導體34，皆具有在同一方向上(在第1圖隨著從上面31側朝下面32側)擴徑的形狀，將各導體層26、IC晶片連接端子41、電容器連接端子42、及母基板連接端子45互相電性連接。
在配線積層部30的上面31側中，利用防焊阻劑35將最外層的樹脂絕緣層23的表面幾乎全體地覆蓋著，在該防焊阻劑35，形成有使IC晶片連接端子41及電容器連接端子42露出的複數個開口部36、37。IC晶片連接端子41及電容器連接端子42，不在防焊阻劑35側突出，而埋設在樹脂絕緣層23側。IC晶片連接端子41比開口部36大，端子外面的外周側被防焊阻劑35披覆。電容器連接端子42比開口部37大，端子外面的外周部被防焊阻劑35披覆。IC晶片連接端子41及電容器連接端子42，係以銅層作為主體來構成，具有只將露出於開口部36、37內的銅層的上面，以由銅以外的金屬所構成的鍍敷層46、47(具體而言為鍍鎳層及鍍金層)覆蓋的構造。
在配線積層部30的下面32側中，利用防焊阻劑38將最外層的樹脂絕緣層21的表面幾乎全體地覆蓋著，在該防焊阻劑38，形成有使母基板連接端子45露出的複數個開口部39。母基板連接端子45，係以位於比樹脂絕緣層21的表面還外層側處的狀態埋設在開口部36、37內。母基板連接端子45比開口部39大，端子外面的外周部被防焊阻劑38披覆。母基板連接端子45，係以銅層作為主體來構成，具有只將露出於開口部39內的銅層的下面，以由銅以外的金屬所構成的鍍敷層48(具體而言為鍍鎳層及鍍金層)覆蓋的構造。然後，在母基板連接端子45上，成為透過未圖示的焊料連接母基板。
又，在多層配線基板10中，在樹脂絕緣層23與防焊阻劑35的界面，除了各連接端子41、42以外，還形成有形成配線圖案的導體層26。此導體層26，亦與各連接端子41、42同樣地埋在樹脂絕緣層23側，不會在防焊阻劑35側突出。又，在形成在樹脂絕緣層23與防焊阻劑35的界面的各連接端子41、42及導體層26中，在與防焊阻劑35接觸的表面，形成有異種金屬層49。異種金屬層49，係利用物理性成膜法的濺鍍來形成的濺鍍膜，由蝕刻速率比銅低的金屬(例如，鎳)所構成。又，各連接端子41、42，係在從開口部36、37露出的異種金屬層49的表面上形成有鍍敷層46、47。
上述構成的多層配線基板10係以例如以下的操作順序製作。
首先，準備具有充分強度的支持基板(玻璃環氧基板等)，在該支持基板上，增建樹脂絕緣層21~23及導體層26形成配線積層部30。
詳言之，如第4圖所示，在支持基板50上，貼附由環氧樹脂所構成的片狀的絕緣樹脂基材形成基底樹脂絕緣層51，藉以製得由支持基板50及基底樹脂絕緣層51所構成的基材52。然後，在基材52的基底樹脂絕緣層51的上面，配置積層金屬片體54。在此，藉由在基底樹脂絕緣層51上配置積層金屬片體54，來確保在以後的製造製程積層金屬片體54不會從基底樹脂絕緣層51剝落的程度的密著性。積層金屬片體54，係使2片銅箔55、56以可剝離的狀態密著所構成。具體而言，透過鍍敷金屬(例如，鍍鉻、鍍鎳、鍍鈦、或它們的複合鍍敷)形成配置銅箔55、銅箔56的積層金屬片體54。
接著，在基材52上，藉由以包覆積層金屬片體54的方式塗布感光性環氧樹脂並使其硬化，來形成如第5圖所示的防焊阻劑35(防焊阻劑形成製程)。此防焊阻劑35，係藉由與積層金屬片體54密著，並且在積層金屬片體54的周圍區域中與基底樹脂絕緣層51密著，來封裝積層金屬片體54。然後，藉由在配置既定的遮罩的狀態下進行曝光及顯影，如第6圖所示，在防焊阻劑35形成開口部36、37(開口部形成製程)。
之後，藉由進行電解鍍銅來在防焊阻劑35的開口部36、37內形成金屬導體部58(導體部形成製程)。然後，進行物理性成膜法的濺鍍(異種金屬層形成製程)。其結果，如第7圖所示，形成覆蓋金屬導體部58的表面及防焊阻劑35的全面之異種金屬層49。
在形成異種金屬層49的防焊阻劑35的上面層壓(laminate)防鍍阻劑形成用的乾膜，對該乾膜進行曝光及顯影。其結果，如第8圖所示，形成如下的防鍍阻劑59：在與防焊阻劑35的開口部36、37對應的位置具有面積比開口部36、37大的第1開口部59a，並且在與導體層26的配線圖案相應的第2開口部59b(阻劑形成製程)。然後，藉由在形成防鍍阻劑59的狀態下選擇性地進行電解鍍銅，來在異種金屬層49上，在與開口部36、37的位置(第1開口部59a的內側)形成各連接端子41、42，並且在與有各連接端子41、42的位置不同的位置(第2開口部59b的內側)形成導體層26的配線圖案(端子及配線形成製程)。之後，除去防鍍阻劑59(阻劑除去製程)。進一步地，進行蝕刻，如第9圖所示在防焊阻劑35的表面中將異種金屬層49的露出部位部分地除去(異種金屬層除去製程)。又，為了提高與樹脂絕緣層23的密著性而進行各連接端子41、42及導體層26的表面的粗化(CZ處理)。
之後，在防焊阻劑35上，以將各連接端子41、42及導體層26包入的方式配置片狀的樹脂絕緣層23，貼附樹脂絕緣層23。然後，藉由使用例如準分子雷射或UV雷射或CO2 雷射等施加雷射加工，來在樹脂絕緣層23的既定位置形成通路穴33(參照第10圖)。接著，進行使用過錳酸鉀溶液等蝕刻液來將各通路穴33內的殘渣(smear)除去的除渣製程。又，作為除渣製程，除了使用蝕刻液的處理以外，亦可進行由例如O2 電漿所產生的電漿灰化的處理。
除渣製程之後，藉由依現有習知的手法進行無電解鍍銅及電解鍍銅，來在各通路穴33內形成通路導體34。進一步地，藉由利用現有習知的手法(例如半加成法)進行蝕刻，來在樹脂絕緣層23上形成導體層26的圖案(參照第11圖)。
又，針對其他的樹脂絕緣層21、22、導體層26，亦以與上述樹脂絕緣層23及導體層26同樣的手法形成，陸續積層在樹脂絕緣層23上(增建製程)。然後，在最外層的樹脂絕緣層21上形成母基板連接端子45。進一步地，藉由在最外層的樹脂絕緣層21上塗布感光性環氧樹脂並使其硬化，來形成防焊阻劑38。之後，在配置既定遮罩的狀態下進行曝光及顯影，將開口部39圖案化在防焊阻劑38。其結果，母基板連接端子45中之中央部從防焊阻劑38的開口部39被露出(參照第12圖)。
藉由上述增建製程，在基材52上形成將積層金屬片體54、樹脂絕緣層21~23、及導體層26積層的配線積層體60。又如第12圖所示，在配線積層體60中位於積層金屬片體54上的區域，係成為多層配線基板10的配線積層部30的部分。
增建製程後，利用切片裝置(省略圖示)切斷配線積層體60，除去配線積層部30的周圍區域。此時，如第12圖所示，在配線積層部30與其周圍部61的境界(在第12圖以箭頭顯示的境界)中，按每個位於配線積層部30的下方的基材52(支持基板50及基底樹脂絕緣層51)加以切斷。藉由此切斷，成為以防焊阻劑35予以密封的積層金屬片體54的外緣部露出的狀態。即，藉由周圍部61的除去，而失去基底樹脂絕緣層51與防焊阻劑35的密著部分。其結果，成為配線積層部30與基材52只透過積層金屬片體54連結的狀態。
在此，如第13圖所示，藉由在積層金屬片體54中之一對銅箔55、56的界面剝離，來將基材52從配線積層部30除去使位於配線積層部30(防焊阻劑35)的下面上的銅箔55露出(基材除去製程)。進一步地，在配線積層部30的下面側，將露出的銅箔55及金屬導體部58蝕刻除去(端子露出製程)。具體而言，在配線積層部30(防焊阻劑38)的上面上，層壓防蝕阻劑形成用的乾膜，對該乾膜進行曝光及顯影，藉以形成覆蓋防焊阻劑38的上面的表面全體的防蝕阻劑。在此狀態下，藉由對配線積層部30進行蝕刻，來將銅箔55全體地除去，並且除去金屬導體部58。其結果，在防焊阻劑35形成開口部36、37，將IC晶片連接端子41及電容器連接端子42的表面露出(參照第14圖)。此時，形成在各連接端子41、42表面的異種金屬層49，由於蝕刻速率比銅低，因此具有作為蝕刻中止層的功能，殘留在端子表面。
之後，藉由對IC晶片連接端子41的表面、電容器連接端子42的表面、母基板連接端子45的表面，依序實施無電解鍍鎳、無電解鍍金，來形成由鍍鎳層及鍍金層所構成的鍍敷層46、47、48。藉由經過以上的製程來製造第1圖的多層配線基板10。
據此，根據本實施形態，便能獲得以下的效果。
(1)在本實施形態，因為在基材除去製程前形成防焊阻劑35，因此能削減在基材除去後之製造製程數。又，因為在平板狀的基材52上形成防焊阻劑35，因此相較於在基材除去後形成防焊阻劑35的情況，能以均勻的厚度平坦地形成防焊阻劑35。進一步地，因為利用濺鍍在防焊阻劑35的全面形成異種金屬層49，因此能充分確保防焊阻劑35與異種金屬層49的密著強度。
(2)在本實施形態，藉由以異種金屬層49作為種層進行電解鍍銅，在防焊阻劑35上形成各連接端子41、42及導體層26的配線圖案。又，異種金屬層49，係由蝕刻速率比作成金屬導體部58主體的銅層低的金屬所構成，因此具有作為蝕刻中止層的功能。即，在端子露出製程中，能以金屬導體部58的部分被漸漸蝕刻除去，蝕刻除去停止在異種金屬層49的部分的方式控制蝕刻。因此，即使不像現有技術般進行雷射加工等，仍能充分地確保各連接端子41、42表面的平坦度，能謀求製造製程的簡便化。
(3)在本實施形態，形成在防焊阻劑35與最外層的樹脂絕緣層23的界面之連接端子41、42及導體層26的配線圖案，未在防焊阻劑35側突出，而埋設在絕緣性優良的樹脂絕緣層23側。若依此方式，使得絕緣性高的樹脂絕緣層23介於導體層26與各連接端子41、42之間。進一步地，在各連接端子41、42及導體層26的配線圖案的表面有異種金屬層49存在。異種金屬層49，係使用比銅難引起遷移的金屬(例如，鎳)。因此，能防止在連接端子41、42與導體層26的配線圖案之間發生銅的遷移。其結果，能以較窄的節距設置導體層26及各連接端子41、42，因此能謀求多層配線基板10的高積體化。
[第2實施形態]
接著，基於圖式說明將本實施形態具體化的第2實施形態。
在本實施形態，異種金屬層形成製程的順序與上述第1實施形態不同。以下，就其相異點詳述。
本實施形態的多層配線基板10係依以下的操作順序製作。首先，進行與第1實施形態同樣的製程，如第6圖所示，在基材52上以包覆積層金屬片體54的方式形成防焊阻劑35後，進行曝光及顯影在防焊阻劑35形成開口部36、37。之後，如第15圖所示，進行濺鍍，形成覆蓋防焊阻劑35及基材52的全面的異種金屬層49(異種金屬層形成製程)。又，此時，在各開口部36、37中之內壁面及底面形成異種金屬層49。之後，在形成異種金屬層49的防焊阻劑35的上面層壓防鍍阻劑形成用的乾膜，對該乾膜進行曝光及顯影。其結果，形成在與各連接端子41、42及導體層26的配線圖案對應的位置具有第1開口部59a及第2開口部59b之既定圖案的防鍍阻劑59(參照第16圖)。
然後，在形成防鍍阻劑59的狀態下選擇性地進行電解鍍銅，在異種金屬層49上形成各連接端子41、42及導體層26。之後，剝離防鍍阻劑59。進一步地，進行蝕刻，在防焊阻劑35的表面將異種金屬層49的露出部位部分地除去(參照第17圖)。
之後，藉由與上述第1實施形態同樣地進行增建製程，形成積層在基材52上的積層金屬片體54、樹脂絕緣層21~23、及導體層26的配線積層體60。進一步地，利用切片裝置切斷配線積層體60，除去配線積層部30的周圍區域。
然後，藉由在積層金屬片體54中之一對銅箔55、56的界面剝離，來將基材52從配線積層部30除去使位於配線積層部30(防焊阻劑35)的下面上的銅箔55露出。進一步地，在配線積層部30的下面側，將露出的銅箔55蝕刻除去。此時，設在開口部36、37底面的異種金屬層49具有作為蝕刻中止層的功能，殘留在開口部36、37底面。其結果，成為在防焊阻劑35中異種金屬層49露出於開口部36、37的內側的狀態。
然後，使用鎳的蝕刻液除去異種金屬層49，使銅層露出於開口部36、37內後，進一步使用銅的蝕刻液除去開口部36、37內的銅層而使IC晶片連接端子41及電容器連接端子42的下面從開口部36、37露出。
之後，對IC晶片連接端子41的表面、電容器連接端子42的表面、母基板連接端子45的表面，依序實施無電解鍍鎳、無電解鍍金，來形成由鍍鎳層及鍍金層所構成的鍍敷層46、47、48。藉由經過以上的製程來製造多層配線基板10。
在本實施形態中，仍能獲得與上述第1實施形態同樣的效果。又，因為在開口部36、37中之內壁面及底面形成異種金屬層49，因此能藉由電解鍍銅來在開口部36、37內確實地形成鍍銅層。從而，能確實地抑制形成在開口部36、37上的各連接端子41、42的厚度變異。
又，本發明的各實施形態亦可如以下般變更。
‧上述各實施形態，係藉由進行濺鍍來形成異種金屬層49者，但不限定於此，亦可藉由真空蒸鍍法、離子佈植法(ion plating method)、MBE法等其他的物理性成膜法來形成異種金屬層49。又，作為異種金屬層49，亦可使用鎳以外的金屬，例如，金、鉻、鈦、鈷等其他的金屬形成。
‧上述第2實施形態，係將在開口部36、37內露出的異種金屬層49與開口部36、37內的銅層蝕刻除去而形成各連接端子41、42，但不限定於此。例如，亦可藉由將在開口部36、37內之異種金屬層49及銅層直接留下，並且在露出於開口部36、37表面的異種金屬層49設置鍍敷層46、47，來形成IC晶片連接端子41及電容器連接端子42。
‧上述第1實施形態，係藉由進行電解鍍銅來在開口部36、37內形成金屬導體部58，但不限定於此，亦可利用印刷法等其他的手法在開口部36、37內形成金屬導體部58。
‧上述各實施形態，係從形成IC晶片連接端子41及電容器連接端子42的上面31(第1主面)側積層樹脂絕緣層23~21及導體層26製造多層配線基板10，但不限定於此。亦可從形成母基板連接端子45的下面32(第2主面)側積層樹脂絕緣層21~23及導體層26製造多層配線基板10。在此情況下，形成在複數個樹脂絕緣層21~23的複數個導體層26，係藉由隨著從下面32側朝向上面31側而擴徑的通路導體34來互相連接。
‧上述各實施形態，係披覆各連接端子41、42、45的鍍敷層46、47、48為鍍鎳-金層，但只要是銅以外的鍍敷層即可，例如，亦可變更為鍍鎳-鈀-金層等其他的鍍敷層。
接著，以下列舉依前述各實施形態所把握的技術思想。
(1)如手段1之多層配線基板之製造方法的特徵為：在前述導體部形成製程，進行電解鍍銅，在前述防焊阻劑的開口部內形成前述金屬導體部。
(2)如手段1至5中之任一手段的多層配線基板之製造方法的特徵為：前述防焊阻劑，係形成在前述第1主面側，形成在前述複數個樹脂絕緣層的前述通路導體皆具有隨著從前述第1主面側朝向前述第2主面側而擴徑的形狀。
10．．．多層配線基板
21~23．．．樹脂絕緣層
26．．．導體層
30．．．作為積層構造體的配線積層部
31．．．作為第1主面的上面
32．．．作為第2主面的上面
34．．．通路導體
35．．．防焊阻劑
36、37．．．開口部
41．．．作為外部連接端子的IC晶片連接端子
42．．．作為外部連接端子的電容器連接端子
49．．．異種金屬層
52．．．基材
55．．．銅箔
58．．．金屬導體部
59．．．防鍍阻劑
59a．．．第1開口部
59b．．．第2開口部
第1圖係顯示第1實施形態的多層配線基板的概略構成的擴大剖面圖。
第2圖係顯示第1實施形態的多層配線基板的概略構成的平面圖。
第3圖係顯示第1實施形態的多層配線基板的概略構成的平面圖。
第4圖係顯示第1實施形態的多層配線基板的製造方法的說明圖。
第5圖係顯示第1實施形態的多層配線基板的製造方法的說明圖。
第6圖係顯示第1實施形態的多層配線基板的製造方法的說明圖。
第7圖係顯示第1實施形態的多層配線基板的製造方法的說明圖。
第8圖係顯示第1實施形態的多層配線基板的製造方法的說明圖。
第9圖係顯示第1實施形態的多層配線基板的製造方法的說明圖。
第10圖係顯示第1實施形態的多層配線基板的製造方法的說明圖。
第11圖係顯示第1實施形態的多層配線基板的製造方法的說明圖。
第12圖係顯示第1實施形態的多層配線基板的製造方法的說明圖。
第13圖係顯示第1實施形態的多層配線基板的製造方法的說明圖。
第14圖係顯示第1實施形態的多層配線基板的製造方法的說明圖。
第15圖係顯示第2實施形態的多層配線基板的製造方法的說明圖。
第16圖係顯示第2實施形態的多層配線基板的製造方法的說明圖。
第17圖係顯示第2實施形態的多層配線基板的製造方法的說明圖。
21．．．樹脂絕緣層
22．．．樹脂絕緣層
23．．．樹脂絕緣層
26．．．導體層
30．．．作為積層構造體的配線積層部
33．．．通路穴
34．．．通路導體
35．．．防焊阻劑
36．．．開口部
37．．．開口部
38．．．防焊阻劑
39．．．開口部
41．．．作為外部連接端子的IC晶片連接端子
42．．．作為外部連接端子的電容器連接端子
45．．．母基板連接端子
49．．．異種金屬層
50．．．支持基板
51．．．基底樹脂絕緣層
52．．．基材
55．．．銅箔
56．．．銅箔
58．．．金屬導體部

Claims (5)

  1. 一種多層配線基板之製造方法，該多層配線基板具有具有第1主面及第2主面，且將以相同的樹脂絕緣材料作為主體的複數個樹脂絕緣層及複數個導體層交替地積層而多層化的積層構造體，在前述積層構造體的前述第1主面側及前述第2主面側的至少一方配設防焊阻劑，並且在該防焊阻劑形成使外部連接端子露出的開口部，前述複數個導體層，係形成在前述複數個樹脂絕緣層，藉由隨著朝向前述第1主面側或前述第2主面側而擴徑的通路導體(via conductor)連接，該多層配線基板之製造方法之特徵為包含：防焊阻劑形成製程，係準備將銅箔以可剝離的狀態積層配置所構成的基材，並且將由感光性樹脂絕緣材料所構成的前述防焊阻劑形成在前述銅箔上；開口部形成製程，係進行曝光及顯影，在前述防焊阻劑形成複數個開口部；導體部形成製程，係在前述防焊阻劑的開口部內形成由銅所構成的金屬導體部；異種金屬層形成製程，係利用物理性成膜法在前述金屬導體部的表面及前述防焊阻劑的全面，形成由蝕刻速率比銅低的1種以上的金屬所構成的異種金屬層；端子及配線形成製程，係在前述異種金屬層形成製程後，進行電解鍍銅，在前述異種金屬層上，在與前述複數個開口部對應的位置形成直徑比該開口部大 的外部連接端子，並且在與有前述外部連接端子的位置不同的位置形成配線圖案；增建製程，係在形成前述外部連接端子及前述配線圖案的前述防焊阻劑上，藉由將複數個樹脂絕緣層及複數個導體層交替地積層而多層化來形成前述積層構造體；基材除去製程，係在前述增建製程後，除去前述基材使前述銅箔露出；及端子露出製程，係藉由將露出的前述銅箔及前述金屬導體部蝕刻除去，來使前述複數個外部連接端子的表面從前述開口部露出。
  2. 一種多層配線基板之製造方法，該多層配線基板具有具有第1主面及第2主面，且將以相同的樹脂絕緣材料作為主體的複數個樹脂絕緣層及複數個導體層交替地積層而多層化的積層構造體，在前述積層構造體的前述第1主面側及前述第2主面側的至少一方配設防焊阻劑，並且在該防焊阻劑形成使外部連接端子露出的開口部，前述複數個導體層，係形成在前述複數個樹脂絕緣層，藉由隨著朝向前述第1主面側或前述第2主面側而擴徑的通路導體連接，該多層配線基板之製造方法之特徵為包含：防焊阻劑形成製程，係準備將銅箔以可剝離的狀態積層配置所構成的基材，並且將由感光性樹脂絕緣材料所構成的前述防焊阻劑形成在前述銅箔上；開口部形成製程，係進行曝光及顯影，在前述防 焊阻劑形成複數個開口部；異種金屬層形成製程，係利用物理性成膜法在包含前述開口部的內面的前述防焊阻劑的全面，形成由蝕刻速率比銅低的1種以上的金屬所構成的異種金屬層；端子及配線形成製程，係在前述異種金屬層形成製程後，進行電解鍍銅，形成以覆蓋前述防焊阻劑的開口部內及其上端部的方式設置的前述外部連接端子，並且在前述防焊阻劑的表面中在與有前述外部連接端子的位置不同的位置形成配線圖案；增建製程，係在形成前述外部連接端子及前述配線圖案的前述防焊阻劑上，藉由將複數個樹脂絕緣層及複數個導體層交替地積層而多層化來形成前述積層構造體；基材除去製程，係在前述增建製程後，除去前述基材使前述銅箔露出；及端子露出製程，係藉由將露出的前述銅箔蝕刻除去，來使前述複數個外部連接端子的表面從前述開口部露出。
  3. 如申請專利範圍第1或2項之多層配線基板之製造方法，其中在前述端子及配線形成製程，進行阻劑形成製程：將在與前述防焊阻劑的前述開口部對應的位置具有面積比前述開口部大的第1開口部並且具有與前述配線圖案相應的第2開口部的防鍍阻劑，形成在前述異種金屬層上；之後，進行電解鍍銅製程：在前述第1開 口部內形成前述外部連接端子並且在前述第2開口部內形成配線圖案，在前述增建製程之前，進行阻劑除去製程，其係除去前述防鍍阻劑；及異種金屬除去製程，其係將在前述異種金屬層的露出部位蝕刻而將前述異種金屬層部分地除去。
  4. 如申請專利範圍第1或2項之多層配線基板之製造方法，其中前述異種金屬層，係由選自金、鎳、鉻、鈦、鈷、鈀、錫及銀的至少1種金屬所構成。
  5. 如申請專利範圍第1或2項之多層配線基板之製造方法，其中前述異種金屬層係利用濺鍍來形成。
TW100144968A 2010-12-09 2011-12-07 多層配線基板之製造方法 TWI488558B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010274542A JP5462777B2 (ja) 2010-12-09 2010-12-09 多層配線基板の製造方法

Publications (2)

Publication Number Publication Date
TW201247072A TW201247072A (en) 2012-11-16
TWI488558B true TWI488558B (zh) 2015-06-11

Family

ID=46198259

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100144968A TWI488558B (zh) 2010-12-09 2011-12-07 多層配線基板之製造方法

Country Status (3)

Country Link
US (1) US8535546B2 (zh)
JP (1) JP5462777B2 (zh)
TW (1) TWI488558B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI555166B (zh) * 2013-06-18 2016-10-21 矽品精密工業股份有限公司 層疊式封裝件及其製法
TWI646639B (zh) * 2013-09-16 2019-01-01 Ｌｇ伊諾特股份有限公司 半導體封裝
KR102270283B1 (ko) * 2014-11-11 2021-06-29 엘지이노텍 주식회사 반도체 패키지
CN106576430B (zh) * 2015-03-31 2019-06-14 株式会社棚泽八光社 印刷基板及其制造方法
JP2022536272A (ja) * 2019-06-04 2022-08-15 エルジー イノテック カンパニー リミテッド プリント回路基板
CN113327907B (zh) * 2020-02-28 2022-07-01 深南电路股份有限公司 基板和封装体
CN111432556A (zh) * 2020-03-02 2020-07-17 博罗康佳精密科技有限公司 5g基站用pcb高频板的制备工艺
CN113891573B (zh) * 2021-09-30 2023-04-18 九江明阳电路科技有限公司 一种厚铜pcb板的阻焊工艺

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044589A (ja) * 1999-07-30 2001-02-16 Nitto Denko Corp 回路基板
TW200703590A (en) * 2005-05-31 2007-01-16 Shinko Electric Ind Co Method of fabricating wiring board and method of fabricating semiconductor device
TW200746972A (en) * 2005-12-07 2007-12-16 Shinko Electric Ind Co Method of manufacturing wiring substrate and method of manufacturing electronic component mounting structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0941161A (ja) * 1995-07-26 1997-02-10 Dainippon Printing Co Ltd エッチングを用いた加工方法
US7474538B2 (en) 2002-05-27 2009-01-06 Nec Corporation Semiconductor device mounting board, method of manufacturing the same, method of inspecting the same, and semiconductor package
JP3591524B2 (ja) * 2002-05-27 2004-11-24 日本電気株式会社 半導体装置搭載基板とその製造方法およびその基板検査法、並びに半導体パッケージ
JP5324051B2 (ja) * 2007-03-29 2013-10-23 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
JP4881211B2 (ja) * 2007-04-13 2012-02-22 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
JP5172404B2 (ja) * 2008-03-13 2013-03-27 日本特殊陶業株式会社 多層配線基板の製造方法、及び多層配線基板の中間製品

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044589A (ja) * 1999-07-30 2001-02-16 Nitto Denko Corp 回路基板
TW200703590A (en) * 2005-05-31 2007-01-16 Shinko Electric Ind Co Method of fabricating wiring board and method of fabricating semiconductor device
TW200746972A (en) * 2005-12-07 2007-12-16 Shinko Electric Ind Co Method of manufacturing wiring substrate and method of manufacturing electronic component mounting structure

Also Published As

Publication number Publication date
US8535546B2 (en) 2013-09-17
US20120145666A1 (en) 2012-06-14
JP2012124363A (ja) 2012-06-28
TW201247072A (en) 2012-11-16
JP5462777B2 (ja) 2014-04-02

Similar Documents

Publication Publication Date Title
JP5566720B2 (ja) 多層配線基板及びその製造方法
TWI488558B (zh) 多層配線基板之製造方法
TWI475940B (zh) 多層配線基板之製造方法及多層配線基板
JP5436259B2 (ja) 多層配線基板の製造方法及び多層配線基板
JP5504149B2 (ja) 多層配線基板
JP5566771B2 (ja) 多層配線基板
JP5623308B2 (ja) 多層配線基板及びその製造方法
US20110155438A1 (en) Multilayer Wiring Substrate
JP2012094662A (ja) 多層配線基板の製造方法
JP5638269B2 (ja) 多層配線基板
KR20110098677A (ko) 다층 배선 기판 및 그 제조방법
JP5269757B2 (ja) 多層配線基板

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees