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TWI460820B - 積體電路（ｉｃ）晶片及其製程 - Google Patents

積體電路（ｉｃ）晶片及其製程 Download PDF

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TWI460820B
TWI460820B TW096123393A TW96123393A TWI460820B TW I460820 B TWI460820 B TW I460820B TW 096123393 A TW096123393 A TW 096123393A TW 96123393 A TW96123393 A TW 96123393A TW I460820 B TWI460820 B TW I460820B
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Chiu Ming Chou
Jin Yuan Lee
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Qualcomm Inc
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Description

積體電路(IC)晶片及其製程
本發明係有關一種線路結構及其製程，特別是有關一種積體電路(IC)晶片及其製程。
在一晶圓之保護層上方進行電鍍金屬的製程中，係先以濺鍍(sputtering)方式製作底層金屬(under bump metal，UBM)層，其係由兩層金屬層組成，第一層為一黏著/阻障層(adhesion/barrier layer)，例如一層鈦鎢合金層，其作用在於提供接墊與後續電鍍金屬間良好的接著力並防止接墊與電鍍金屬材料間的擴散(diffusion)反應；第二層金屬層除了作為電鍍時的導電層之外，亦作為電鍍時的種子層(seed layer)。接著，透過形成一圖案化光阻層在底層金屬層上並電鍍金屬在光阻層之開口內的方式，使底層金屬層上形成一金屬層。
惟，當接墊為鋁接墊(aluminum pad)或是接墊上方的金屬保護蓋(metal cap)包含鋁金屬，且在作為黏著/阻障層的一層鈦鎢合金層上電鍍形成有一金層時，易於高溫製程中，令金層的金原子穿透此一鈦鎢合金層而與鈦鎢合金層下的鋁形成介金屬化合物(intermetallic compound，IMC)，進而造成結構的脆化並影響結構的可靠度。
本發明之一目的，係在提供一種積體電路晶片(IC chip)及其製程，其係具有良好的阻障(barrier)能力與黏著(adhesion)能力。
本發明之一目的，係在提供一種積體電路晶片(IC chip)及其製程，其可防止黏著/阻障層下的鋁金屬形成介金屬化合物(IMC)，進而造成結構的脆化並影響結構的可靠度。
本發明之一目的，係在提供一種積體電路晶片及其製程，其黏著/阻障層為兩層含鈦金屬層所構成，且第一層含鈦金屬層為經過回火製程處理之含鈦金屬層，令黏著/阻障層上的金層於高溫製程中，其金原子無法穿透黏著/阻障層而與黏著/阻障層下的鋁金屬形成介金屬化合物(IMC)，進而造成結構的脆化並影響結構的可靠度。
為了上述之目的，本發明提出一種積體電路晶片(IC chip)，其係包括一半導體基底；一線路結構，位在該半導體基底上方；一保護層，位在該線路結構上方，且位在該保護層內之一開口暴露出該線路結構之一接墊；一第一含鈦金屬層，位在該開口所暴露出之該接墊上方；一第二含鈦金屬層，位在該第一含鈦金屬層上與該保護層上；以及一第一金屬層，位在該第二含鈦金屬層上。
為了上述之目的，本發明提出一種積體電路晶片，其係包括一半導體基底；一線路結構，位在該半導體基底上方；一第一聚合物層，位在該線路結構上方，且位在該第一聚合物層內之一第一聚合物層開口暴露出該線路結構之一接墊；一第一含鈦金屬層，位在該第一聚合物層開口所暴露出之該接墊上方；一第二含鈦金屬層，位在該第一含鈦金屬層上；以及一第一金屬層，位在該第二含鈦金屬層上。
為了上述之目的，本發明提出一種積體電路晶片，其係包括一半導體基底；一線路結構，位在該半導體基底上方；一第一含鈦金屬層，位在該線路結構之一接墊的上方，該第一含鈦金屬層包括含氮之一表層，且該表層的厚度係小於2500埃；以及一第一金屬層，位在該第一含鈦金屬層上方。
為了上述之目的，本發明提出一種積體電路晶片，其係包括一半導體基底；一線路結構，位在該半導體基底上方；一含氮金屬層，位在該線路結構之一接墊上方，且該含氮金屬層的厚度係小於2500埃；以及一第一金屬層，位在該含氮金屬層上方。
為了上述之目的，本發明提出一種積體電路晶片，其係包括一半導體基底；一線路結構，位在該半導體基底上方；一第一鈦鎢合金層，位在該線路結構之一接墊上方；一第二鈦鎢合金層，位在該第一鈦鎢合金層上；以及一第一金屬層，位在該第二鈦鎢合金層上。
為了上述之目的，本發明提出一種積體電路晶片，其係包括一半導體基底；一線路結構，位在該半導體基底上方；一氮化鈦(TiN)層，位在該線路結構之一接墊上方；一含鈦金屬層，位在該氮化鈦層上；以及一第一金屬層，位在該含鈦金屬層上。
為了上述之目的，本發明提出一種積體電路晶片，其係包括一半導體基底；一線路結構，位在該半導體基底上方；一含鈦金屬層，位在該線路結構上方；一鈦層，位在該含鈦金屬層上；以及一第一金屬層，位在該鈦層上。
為了上述之目的，本發明提出一種積體電路晶片製程，其步驟包括：提供一半導體基底，一線路結構位在該半導體基底上方以及一保護層位在該線路結構上方，且位在該保護層內的一開口暴露出該線路結構之一接墊；形成一第一含鈦金屬層在該接墊的上方；在含有氮氣(N2 )的環境中，對該第一含鈦金屬層進行一回火製程(annealing process)；於該回火製程後，形成一第二含鈦金屬層在該第一含鈦金屬層上；形成一第一金屬層在該第二含鈦金屬層上；形成一第一光阻層在該第一金屬層上，且位在該第一光阻層內之一第一光阻層開口暴露出該第一金屬層；形成一第二金屬層在該第一光阻層開口所暴露出之該第一金屬層上；去除該第一光阻層；以及去除未在該第二金屬層下方的該第一金屬層與該第二含鈦金屬層。
為了上述之目的，本發明提出一種積體電路晶片製程，其步驟包括：提供一半導體基底，一線路結構位在該半導體基底上方以及一保護層位在該線路結構上方，且位在該保護層內的一開口暴露出該線路結構之一接墊；形成一氮化鈦(TiN)層在該接墊的上方；形成一含鈦金屬層在該氮化鈦層上；形成一第一金屬層在該含鈦金屬層上；形成一第一光阻層在該第一金屬層上，且位在該第一光阻層內之一第一光阻層開口暴露出該第一金屬層；形成一第二金屬層在該第一光阻層開口所暴露出之該第一金屬層上；去除該第一光阻層；以及去除未在該第二金屬層下方的該第一金屬層與該含鈦金屬層。
為了上述之目的，本發明提出一種積體電路晶片製程，其步驟包括：形成一第一金屬層在一半導體基底上方；在含有氮氣的環境中，對該第一金屬層進行一回火製程；以及於該回火製程後，形成一第二金屬層在該第一金屬層上。
為了上述之目的，本發明提出一種積體電路晶片製程，其步驟包括；形成一氮化鈦(TiN)層在一半導體基底上方的一金屬層上；以及形成一含鈦金屬層在該氮化鈦層上。
底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
請參閱第1A圖所示，一半導體基底2比如是矽基底、砷化鎵(GaAs)基底或矽化鍺(SiGe)基底，另外半導體基底2也可以是一空白晶圓(blank wafer)，而此空白晶圓比如是矽晶圓(silicon wafer)、砷化鎵晶圓或矽化鍺晶圓。複數半導體元件4位在半導體基底2內或上方，而這些半導體元件4包括被動元件(例如電阻、電容或電感)或主動元件等，其中主動元件比如是金氧半導體(MOS)元件，此金氧半導體元件例如是p通道金氧半導體元件(p－channel MOS devices)、n通道金氧半導體元件(n－channel MOS devices)、雙載子互補式金氧半導體元件(BiCMOS devices)、雙載子連接電晶體(Bipolar Junction Transistor，BJT)或互補金屬氧化半導體(CMOS)。另，「上方」一詞在本發明中是表示位在某物上面並與之接觸，或是表示位在某物上面但未與之接觸。
一線路結構6位在半導體基底2上方，此線路結構6可以是由複數金屬層8(其厚度比如是小於3微米，例如是介於0.2微米至2微米之間)與複數金屬插塞(metal plug)10所構成。例如，這些金屬層8與這些金屬插塞10的材質主要是銅，且這些金屬層8的厚度比如是小於3微米(例如是介於0.2微米至2微米之間)；或是，這些金屬層8的材質主要為含鋁之金屬(如鋁或鋁合金)，而這些金屬插塞10的材質主要為鎢，其中這些金屬層8的厚度比如是小於3微米(例如是介於0.2微米至2微米之間)。此外，形成金屬層8的方式包括有鑲嵌製程(damascene process)、電鍍(electroplating)製程與濺鍍(sputtering)製程等，例如以鑲嵌製程、電鍍製程或濺鍍製程形成銅作為金屬層8，或是以濺鍍製程形成鋁或鋁合金作為金屬層8。另，線路結構6也可以包括一線圈(圖中未示)。
例如就鑲嵌製程而言，形成金屬層8的方式係先利用化學氣相沉積(Chemical Vapor Deposition，CVD)的方式沈積一無機保護層在一介電層(dielectric layer)12的上表面上，此無機保護層的材質係選自氮矽化合物、氮氧矽化合物或碳矽化合物，接著形成一光阻層在無機保護層上，並利用位在光阻層內的光阻層開口蝕刻無機保護層與介電層12而形成由溝渠與導通孔所組成的開口，接著利用濺鍍或化學氣相沉積的方式沈積一阻障層在此開口內的下表面與側壁上以及無機保護層的上表面上，其中此阻障層的材質係選自鉭(Ta)、氮化鉭(TaN)、鈷(Co)、鎳(Ni)、鎢(W)、氮化鎢(WN)、鈮(Nb)、矽酸鋁(aluminum silicate)、氮化鈦(TiN)及氮化矽鈦(TiSiN)其中之一者，或者是上述材料所形成之合金；再來同樣利用濺鍍或化學氣相沉積的方式沈積一層例如是銅材質之種子層在阻障層上，繼續電鍍一銅金屬在此種子層上，最後利用化學機械研磨(Chemical Mechanical Polish，CMP)的方式去除位在此開口外的銅金屬、種子層及阻障層，直到曝露出無機保護層的上表面為止。以此種方式在溝渠內所形成的阻障層、種子層及銅金屬係為金屬層8，且這些金屬層8可以透過導通孔內的金屬插塞10連通相鄰兩層之間的金屬層8或者是連接至半導體元件4。
又，形成金屬層8方式比如是先利用濺鍍製程濺鍍一鋁合金層(其係包括90 wt%以上的鋁及10 wt%以下的銅)在一介電層12上，接著再透過微影蝕刻製程圖案化此鋁合金層。
複數介電層12位在半導體基底2上方，且上述之金屬層8是位在這些介電層12之間，並透過位在這些介電層12內的金屬插塞10連接相鄰兩層之金屬層8。介電層12一般是利用化學氣相沉積(Chemical Vapor Deposition，CVD)的方式形成，而此介電層12比如是氧矽化合物(例如SiO2 )、四乙氧基矽烷(TEOS)之氧化物、含矽、碳、氧與氫之化合物(例如Siw Cx Oy Hz )、氮矽化合物(例如Si3 N4 )、氮氧矽化合物、氟矽玻璃(Fluorinated Silicate Glass，FSG)、絲印層(SiLK)、黑鑽石薄膜(Black Diamond)、硼磷矽玻璃(Borophosphosilicate Glass，BPSG)、聚芳基酯(polyarylene ether)、多孔性氧化矽(porous silicon oxide)、聚苯噁唑(polybenzoxazole，PBO)、介電常數值(k)介於1.5至3之間的材質或者是以旋塗方式形成之玻璃(Spin－On Glass，SOG；中文亦可譯為旋塗式玻璃)。另，介電層的厚度比如是小於3微米，例如介於0.3微米至2.5微米之間或是介於0.3微米至3微米之間。
一保護層14位在線路結構6與介電層12的上方，此保護層14可以保護半導體元件4與線路結構6免於受到濕氣與外來離子污染物(foreign ion contamination)的破壞，也就是說保護層14可以防止移動離子(比如是鈉離子)、水氣(moisture)、過渡金屬(比如是金、銀、銅)及其它雜質(impurity)穿透，而損壞保護層14下方的半導體元件4(例如電晶體、多晶矽電阻元件或多晶矽－多晶矽電容元件)或線路結構6。另，「下方」一詞在本發明中是表示位在某物下面並與之接觸，或是表示位在某物下面但未與之接觸。
保護層14通常是由氧矽化合物(例如SiO2 )、磷矽玻璃(Phosphosilicate Glass，PSG)、氮矽化合物(例如Si3 N4 )或氮氧矽化合物等所組成，而保護層14的厚度一般係大於0.3微米(μm)，例如保護層14的厚度是介於0.3微米至1.5微米之間。又，保護層14在包括氮矽化合物層的情況下，此氮矽化合物層的厚度通常大於0.3微米。接著，將敘述保護層14的製作方式，其係約有十種不同方法，分別說明如下。
第一種製作保護層14的方法是先利用化學氣相沉積(CVD)形成厚度介於0.2微米至1.2微米之間的一氧化矽層，接著再利用化學氣相沉積(CVD)形成厚度介於0.2微米至1.2微米之間的一氮化矽層在氧化矽層上。其中，「上」一字在本發明中是表示位在某物上面並與之接觸。
第二種製作保護層14的方法是先利用化學氣相沉積(CVD)形成厚度介於0.2微米至1.2微米之間的一氧化矽層，繼續利用電漿加強型化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition，PECVD)形成厚度介於0.05微米至0.15微米之間的一氮氧化矽層在氧化矽層上，接著再利用化學氣相沉積(CVD)形成厚度介於0.2微米至1.2微米之間的一氮化矽層在氮氧化矽層上。
第三種製作保護層14的方法是先利用化學氣相沉積(CVD)形成厚度介於0.05微米至0.15微米之間的一氮氧化矽層，繼續利用化學氣相沉積(CVD)形成厚度介於0.2微米至1.2微米之間的一氧化矽層在氮氧化矽層上，接著再利用化學氣相沉積(CVD)形成厚度介於0.2微米至1.2微米之間的一氮化矽層在氧化矽層上。
第四種製作保護層14的方法是先利用化學氣相沉積(CVD)形成厚度介於0.2微米至0.5微米之間的一第一氧化矽層，繼續利用旋塗法(spin－coating)形成厚度介於0.5微米至1微米之間的一第二氧化矽層在第一氧化矽層上，接著利用化學氣相沉積(CVD)形成厚度介於0.2微米至0.5微米之間的一第三氧化矽層在第二氧化矽層上，最後再利用化學氣相沉積(CVD)形成厚度介於0.2微米至1.2微米之間的一氮化矽層在第三氧化矽層上。
第五種製作保護層14的方法是先利用高密度電漿化學氣相沉積(High Density Plasma Chemical Vapor Deposition，HDP－CVD)形成厚度介於0.5微米至2微米之間的一氧化矽層，接著再利用化學氣相沉積(CVD)形成厚度介於0.2微米至1.2微米之間的一氮化矽層在氧化矽層上。
第六種製作保護層14的方法是先形成厚度介於0.2微米至3微米之間的一未摻雜矽玻璃層(undoped silicate glass，USG)，繼續形成比如是四乙氧基矽烷、硼磷矽玻璃(borophosphosilicate glass，BPSG)或磷矽玻璃(phosphosilicate glass，PSG)等之厚度介於0.5微米至3微米之間的一絕緣層在未摻雜矽玻璃層上，接著再利用化學氣相沉積(CVD)形成厚度介於0.2微米至1.2微米之間的一氮化矽層在絕緣層上。
第七種製作保護層14的方法是選擇性地先利用化學氣相沉積(CVD)形成厚度介於0.05微米至0.15微米之間的一第一氮氧化矽層，繼續利用化學氣相沉積(CVD)形成厚度介於0.2微米至1.2微米之間的一氧化矽層在第一氮氧化矽層上，接著可以選擇性地利用化學氣相沉積(CVD)形成厚度介於0.05微米至0.15微米之間的一第二氮氧化矽層在氧化矽層上，再來利用化學氣相沉積(CVD)形成厚度介於0.2微米至1.2微米之間的一氮化矽層在第二氮氧化矽層上或在氧化矽層上，接著可以選擇性地利用化學氣相沉積(CVD)形成厚度介於0.05微米至0.15微米之間的一第三氮氧化矽層在氮化矽層上，最後再利用化學氣相沉積(CVD)形成厚度介於0.2微米至1.2微米之間的一氧化矽層在第三氮氧化矽層上或在氮化矽層上。
第八種製作保護層14的方法是先利用化學氣相沉積(CVD)形成厚度介於0.2微米至1.2微米之間的一第一氧化矽層，繼續利用旋塗法形成厚度介於0.5微米至1微米之間的一第二氧化矽層在第一氧化矽層上，接著利用化學氣相沉積(CVD)形成厚度介於0.2微米至1.2微米之間的一第三氧化矽層在第二氧化矽層上，再來利用化學氣相沉積(CVD)形成厚度介於0.2微米至1.2微米之間的一氮化矽層在第三氧化矽層上，最後再利用化學氣相沉積(CVD)形成厚度介於0.2微米至1.2微米之間的一第四氧化矽層在氮化矽層上。
第九種製作保護層14的方法是先利用高密度電漿化學氣相沉積(HDP－CVD)形成厚度介於0.5微米至2微米之間的一第一氧化矽層，繼續利用化學氣相沉積(CVD)形成厚度介於0.2微米至1.2微米之間的一氮化矽層在第一氧化矽層上，接著再利用高密度電漿化學氣相沉積(HDP－CVD)形成厚度介於0.5微米至2微米之間的一第二氧化矽層在氮化矽層上。
第十種製作保護層14的方法是先利用化學氣相沉積(CVD)形成厚度介於0.2微米至1.2微米之間的一第一氮化矽層，繼續利用化學氣相沉積(CVD)形成厚度介於0.2微米至1.2微米之間的一氧化矽層在第一氮化矽層上，接著再利用化學氣相沉積(CVD)形成厚度介於0.2微米至1.2微米之間的一第二氮化矽層在氧化矽層上。
本發明係透過位在保護層14內的一開口14a暴露出線路結構6之一接墊16，此接墊16的厚度t比如是介於0.4微米至3微米之間或是介於0.5微米至3微米之間。形成接墊16的方式例如是以濺鍍製程形成鋁或鋁合金作為接墊16(其厚度例如是介於0.5微米至3微米之間)，或是以電鍍製程形成銅作為接墊16(其厚度例如是介於0.5微米至3微米之間或是介於0.4微米至3微米之間)，而當接墊16是以電鍍製程形成的銅墊時，在銅墊的底部下與側壁外具有一阻障層(barrier layer)，此阻障層的材質比如是鉭(Ta)或氮化鉭(TaN)。因此，接墊16可以是厚度介於0.5微米至3微米之間且材質主要包括鋁的金屬層(亦稱為鋁墊，aluminum pad)，或是厚度介於0.5微米至3微米之間或介於0.4微米至3微米之間且材質主要包括銅的金屬層(亦稱為銅墊，copper pad)。
開口14a的最大橫向尺寸d係介於2微米至30微米之間，或是介於30微米至300微米之間。此外，開口14a的形狀可以是圓形、正方形或五邊以上之多邊形，且上述開口14a的最大橫向尺寸是指圓形開口的直徑尺寸、正方形開口的邊長尺寸或五邊以上之多邊形開口的最長對角線尺寸。又，開口14a的形狀也可以是長方形，且此長方形開口的寬度尺寸是介於2微米至40微米之間。
請參閱第1B圖所示，本發明可選擇形成一金屬保護蓋(metal cap)18在保護層14之一開口14a所暴露出的一接墊16上，使接墊16免於受到氧化而侵蝕損壞。此金屬保護蓋18比如包括一阻障層(barrier layer)在開口14a所暴露出之接墊16上，以及厚度介於0.4微米至3微米之間的一含鋁金屬層(例如一鋁層、一鋁－銅合金(Al－Cu alloy)層或一鋁－矽－銅合金(Al－Si－Cu alloy)層)在此阻障層上，其中此阻障層比如是一鈦層、一鈦鎢合金層、一氮化鈦層、一鉭層、一氮化鉭層、一鉻(Cr)層或一鎳層等，且厚度係介於0.01微米至0.5微米之間。例如，當接墊16的材質主要包括銅金屬時，接墊16上通常具有金屬保護蓋18，讓主要含有銅金屬的接墊16(或稱為銅墊)免於受到氧化而侵蝕損壞，其中此金屬保護蓋18比如是包括一含鉭金屬層(例如一鉭層或一氮化鉭層)位在此接墊16上，以及一含鋁金屬層(例如一鋁層或一鋁合金層)位在此含鉭金屬層上。底下內容係以接墊16上沒有金屬保護蓋18的情況進行說明，然熟習該技術者當可藉由下列實施例的說明，以接墊16上具有金屬保護蓋18的方式來據以實施。
至此完成半導體基底2、半導體元件4、線路結構6、介電層12、保護層14、接墊16及金屬保護蓋18等相關解說，底下以結構20代表第1A圖與第1B圖中保護層14下方的結構，亦即以結構20包括第1A圖與第1B圖中的半導體基底2、半導體元件4、線路結構6(包括金屬層8及金屬插塞10)與介電層12。
第一實施例
第2A圖至第2Q圖係為本發明之一實施例的製程剖面示意圖。在本實施例中，接墊16係為材質主要包括鋁的金屬層(或稱為鋁墊)，惟熟習該技術者當可藉由下列的說明，以接墊16為材質主要包括銅之金屬層(或稱為銅墊)的方式來據以實施，或是以接墊16上方具有金屬保護蓋18的方式來據以實施。
請先參閱第2A圖所示，形成一聚合物層(polymer layer)22在保護層14上，並透過圖案化聚合物層22，以形成至少一聚合物層開口22a在聚合物層22內並暴露出至少一接墊16，如第2B圖與第2C圖所示，此聚合物層開口22a可以暴露出一接墊16且聚合物層22還覆蓋至部分之接墊16(如第2B圖所示)，或是聚合物層開口22a暴露出一接墊16的全部上表面以及暴露出位在此接墊16周圍之保護層14的上表面(如第2C圖所示)。另，聚合物層22的厚度比如是介於3微米至26微米之間或是介於3微米至25微米之間。
此外，本實施例在第2D圖至第2Q圖的說明係以聚合物層開口22a暴露出一接墊16且聚合物層22還覆蓋至部分之接墊16的方式進行敘述，然熟習該技術者當可藉由以下的說明，以聚合物層開口22a暴露出接墊16的全部上表面及暴露出位在接墊16周圍之保護層14上表面的方式來據以實施。
聚合物層22比如是選自聚醯亞胺(polyimide，PI)、苯基環丁烯(benzocyclobutane，BCB)、聚氨脂、環氧樹脂(epoxy resin)、聚對二甲苯類高分子、焊罩材料、彈性體(elastomer)或多孔性介電材料其中之一。此外，形成聚合物層22的方式包括有旋塗(spin－on coating)、壓合(lamination)或網版印刷(screen printing)等方式。底下以形成一聚醯亞胺層在保護層14上，並圖案化聚醯亞胺層的內容作為形成且圖案化聚合物層22的舉例說明，然熟習該技術者當可藉由下列的說明，以其它聚合物的材料(例如苯基環丁烯或環氧樹脂)來據以實施。
例如，形成且圖案化聚合物層22的方式是先利用旋塗製程旋塗厚度介於3微米至50微米之間(較佳厚度則是介於6微米至24微米之間)的一感光性(photo sensitive)聚醯亞胺層在保護層14上，接著依序透過烘烤(baking)、曝光(exposure)與顯影(development)等製程圖案化聚醯亞胺層，以形成至少一開口在聚醯亞胺層內並暴露出至少一接墊16，而在圖案化聚醯亞胺層的過程中比如是利用一倍(1X)之曝光機(stepper)或是一倍(1X)之對準曝光機(contact aligner)曝光聚醯亞胺層。最後，於氮氣環境或無氧環境中，利用硬化(curing)製程在溫度介於250℃至400℃之間硬化聚醯亞胺層(其進行硬化製程的時間係介於10分鐘至200分鐘之間)，而硬化後的聚醯亞胺層厚度係介於3微米至26微米之間。此外，在硬化聚醯亞胺層之後，可以利用含有氧離子之電漿(O2 plasma)或是含有氟離子濃度小於200PPM與氧離子之電漿去除接墊16上表面的聚合物殘留物或其它異物。
請參閱第2D圖所示，在形成聚合物層22之後，接著形成厚度介於0.005微米至1微米之間(較佳厚度則是介於0.01微米至0.7微米之間)的一含鈦金屬層24在聚合物層22上與聚合物層開口22a所暴露出之接墊16上方，其中含鈦金屬層24比如是一鈦鎢合金層或是一氮化鈦層，而形成方式包括有濺鍍與化學氣相沉積(CVD)等方式。
例如，含鈦金屬層24可以是由濺鍍方式所形成之厚度介於0.1微米至1微米之間(較佳厚度則是介於0.3微米至0.5微米之間)的一鈦鎢合金層在聚合物層22上與聚合物層開口22a所暴露出之材質主要含鋁的接墊16上；或是，由濺鍍方式所形成之厚度介於0.005微米至1微米之間(較佳厚度則是介於0.01微米至0.7微米之間)的一鈦鎢合金層在聚合物層22上與聚合物層開口22a所暴露出之材質主要含鋁的接墊16上；或是，由濺鍍方式所形成之厚度介於0.01微米至0.7微米之間(較佳厚度則是介於0.01微米至0.2微米之間或是介於0.05微米至0.1微米之間)的一氮化鈦層在聚合物層22上與聚合物層開口22a所暴露出之材質主要含鋁的接墊16上；或是，由化學氣相沉積(CVD)方式所形成之厚度介於0.005微米至0.1微米之間(較佳厚度則是介於0.01微米至0.05微米之間)的一氮化鈦層在聚合物層22上與聚合物層開口22a所暴露出之材質主要含鋁的接墊16上。
例如，含鈦金屬層24可以是由濺鍍方式所形成之厚度介於0.1微米至1微米之間(較佳厚度則是介於0.3微米至0.5微米之間)的一鈦鎢合金層在聚合物層22上與聚合物層開口22a所暴露出之材質主要含銅的接墊16上方；或是，由濺鍍方式所形成之厚度介於0.005微米至1微米之間(較佳厚度則是介於0.01微米至0.7微米之間)的一鈦鎢合金層在聚合物層22上與聚合物層開口22a所暴露出之主要材質含銅的接墊16上方；或是，由濺鍍方式所形成之厚度介於0.01微米至0.7微米之間(較佳厚度則是介於0.01微米至0.2微米之間或是介於0.05微米至0.1微米之間)的一氮化鈦層在聚合物層22上與聚合物層開口22a所暴露出之材質主要含銅的接墊16上方；或是，由化學氣相沉積(CVD)方式所形成之厚度介於0.005微米至0.1微米之間(較佳厚度則是介於0.01微米至0.05微米之間)的一氮化鈦層在聚合物層22上與聚合物層開口22a所暴露出之材質主要含銅的接墊16上方。
例如，含鈦金屬層24可以是由濺鍍方式所形成之厚度介於0.1微米至1微米之間(較佳厚度則是介於0.3微米至0.5微米之間)的一鈦鎢合金層在聚合物層22上與聚合物層開口22a所暴露出之材質主要含銅的接墊16上方的一含鋁金屬層上；或是，由濺鍍方式所形成之厚度介於0.005微米至1微米之間(較佳厚度則是介於0.01微米至0.7微米之間)的一鈦鎢合金層在聚合物層22上與聚合物層開口22a所暴露出之材質主要含銅的接墊16上方的一含鋁金屬層上；或是，由濺鍍方式所形成之厚度介於0.01微米至0.7微米之間(較佳厚度則是介於0.01微米至0.2微米之間或是介於0.05微米至0.1微米之間)的一氮化鈦層在聚合物層22上與聚合物層開口22a所暴露出之材質主要含銅的接墊16上方的一含鋁金屬層上；或是，由化學氣相沉積(CVD)方式所形成之厚度介於0.005微米至0.1微米之間(較佳厚度則是介於0.01微米至0.05微米之間)的一氮化鈦層在聚合物層22上與聚合物層開口22a所暴露出之材質主要含銅的接墊16上方的一含鋁金屬層上。
另外，含鈦金屬層24亦可由一氮化鉭(TaN)層所取代，例如以濺鍍方式形成厚度介於0.01微米至0.2微米之間(較佳厚度則是介於0.05微米至0.1微米之間)的一氮化鉭層在聚合物層22上與聚合物層開口22a所暴露出之接墊16上方(例如聚合物層開口22a所暴露出之材質主要含鋁的接墊16上、聚合物層開口22a所暴露出之材質主要含銅的接墊16上方或聚合物層開口22a所暴露出之材質主要含銅的接墊16上方的一含鋁金屬層)；或是，以化學氣相沉積(CVD)方式形成厚度介於0.005微米至0.1微米之間(較佳厚度則是介於0.01微米至0.05微米之間)的一氮化鉭層在聚合物層22上與聚合物層開口22a所暴露出之接墊16上方(例如聚合物層開口22a所暴露出之材質主要含鋁的接墊16上、聚合物層開口22a所暴露出之材質主要含銅的接墊16上方或聚合物層開口22a所暴露出之材質主要含銅的接墊16上方的一含鋁金屬層)。
請參閱第2E圖所示，旋塗(spin－on coating)形成一光阻層26在含鈦金屬層24上，再來透過曝光(exposure)與顯影(development)等製程圖案化光阻層26，以形成一光阻層26a在接墊16上方的含鈦金屬層24上，如第2F圖所示。其中，在圖案化光阻層26的過程中比如是利用一倍(1X)之曝光機(stepper)或是一倍(1X)之對準曝光機(contact aligner)進行曝光。
請參閱第2G圖所示，去除未在光阻層26a下方的含鈦金屬層24，其中去除的方式比如是利用蝕刻方式去除，而蝕刻方式又包括乾蝕刻(dry etching)與濕蝕刻(wet etching)等兩種，例如利用反應性離子蝕刻(reactive ion etching，RIE)製程蝕刻去除未在光阻層26a下方之含鈦金屬層24(比如是一鈦鎢合金層或是一氮化鈦層)。請參閱第2H圖所示，於去除未在光阻層26a下方的含鈦金屬層24之後，接著去除光阻層26a。此外，在去除光阻層26a之後，可選擇利用電漿(例如含有氧離子之電漿或是含有氟離子濃度小於200PPM與氧離子之電漿)清洗含鈦金屬層24上表面之光阻殘留物。
另，第2H圖所示之結構亦可透過下列的方式來達成。首先，形成一硬罩(Hard Mask)層在含鈦金屬層24上，其中此硬罩層比如是厚度為1,000埃(angstrom)的一金層。接著，旋塗(spin－on coating)形成一光阻層在硬罩層上，繼續透過曝光(exposure)與顯影(development)等製程圖案化光阻層，以形成一光阻層開口在光阻層內並暴露出硬罩層，其中在圖案化光阻層的過程中比如是利用一倍(1X)之曝光機(stepper)或是一倍(1X)之對準曝光機(contact aligner)進行曝光。再來，去除光阻層開口所暴露出之硬罩層，其中去除方式比如是利用蝕刻方式去除，而蝕刻方式又包括乾蝕刻與濕蝕刻等兩種，例如當硬罩層為一金層時，可利用含有碘之蝕刻液(比如含有碘化鉀之蝕刻液)蝕刻去除去除光阻層開口所暴露出之金層。於去除光阻層開口所暴露出之硬罩層後，接著去除光阻層，以形成圖案化硬罩層在接墊16上方的含鈦金屬層24上。繼續，去除未在圖案化硬罩層下的含鈦金屬層24，而去除方式比如是利用蝕刻方式(包括乾蝕刻與濕蝕刻)去除，例如當含鈦金屬層24為一鈦鎢合金層時，可利用反應性離子蝕刻(RIE)製程或是含有雙氧水(H2 O2 )之溶液蝕刻去除未在圖案化硬罩層下的含鈦金屬層24。最後，去除圖案化硬罩層，而去除方式比如是利用蝕刻方式(包括乾蝕刻與濕蝕刻)去除，例如當硬罩層為一金層時，可利用離子研磨(ion milling)製程或是含有碘之蝕刻液(例如含有碘化鉀之蝕刻液)蝕刻去除此金層。
在完成第2H圖之步驟後，接著在含有氮氣(N2 )純度大於99%(較佳是大於99.99%)的環境中，對含鈦金屬層24(例如鈦鎢合金層或是氮化鈦層)進行回火製程(annealing process)，其中回火製程的溫度係介於300℃至410℃之間(較佳的溫度是介於350℃至400℃之間)，且進行回火製程的時間是介於20分鐘至150分鐘之間(較佳的時間是介於50分鐘至100分鐘之間)。因此，含鈦金屬層24包括有含氮之一表層，且此表層的厚度係小於2500埃，例如是介於5埃至500埃之間。亦即，含鈦金屬層24的一表層是為厚度小於2500埃(例如是介於5埃至500埃之間)的一含氮金屬層，且此含氮金屬層包括鈦(Ti)。例如，當含鈦金屬層24為一鈦鎢合金層時，則此含氮金屬層包括鈦以及包括鎢。
請參閱第2I圖所示，濺鍍形成厚度介於0.02微米至0.5微米之間的一含鈦金屬層28在聚合物層22上與含鈦金屬層24上，此含鈦金屬層28係作為黏著層(adhesion layer)，其作用在於提供含鈦金屬層24與金屬材料間良好之接著力。另，含鈦金屬層28比如是一鈦層或是一鈦鎢合金層，且此含鈦金屬層28亦可以利用蒸鍍(evaporation)等方式形成。例如，含鈦金屬層28可以是一鈦層濺鍍形成在聚合物層22上與經過回火製程的一鈦層上；或是，一鈦層濺鍍形成在聚合物層22上與經過回火製程的一鈦鎢合金層上；或是，一鈦層濺鍍形成在聚合物層22上與經過回火製程的一氮化鈦層上；或是，一鈦層濺鍍形成在聚合物層22上與經過回火製程的一氮化鉭(TaN)層；或是，一鈦鎢合金層濺鍍形成在聚合物層22上與經過回火製程的一鈦層上；或是，一鈦鎢合金層濺鍍形成在聚合物層22上與經過回火製程的一鈦鎢合金層上；或是，一鈦鎢合金層濺鍍形成在聚合物層22上與經過回火製程的一氮化鈦層上；或是，一鈦鎢合金層濺鍍形成在聚合物層22上與經過回火製程的一氮化鉭(TaN)層。
繼續請參閱第2J圖所示，濺鍍形成厚度介於0.05微米至0.3微米之間的一金屬層30在含鈦金屬層28上，此金屬層30係作為電鍍時的導電層及種子層(seed layer)。另，金屬層30亦可利用蒸鍍、物理氣相沉積或無電電鍍(electroless plating)等方式形成。由於金屬層30可以有利於後續金屬層的形成，因此金屬層30的材質會隨後續金屬層的材質而有所變化，如當材質為金的金屬層電鍍形成在金屬層30上時，金屬層30的材質係以金為佳。
例如，當含鈦金屬層28是以濺鍍方式所形成之厚度介於0.02微米至0.5微米之間的一鈦層時，金屬層30可以是厚度介於0.05微米至0.3微米之間的一金層濺鍍在此鈦層上；或是，當含鈦金屬層28是以濺鍍方式所形成之厚度介於0.02微米至0.5微米之間的一鈦鎢合金層時，金屬層30可以是厚度介於0.05微米至0.3微米之間的一金層濺鍍在此鈦鎢合金層上。
請參閱第2K圖所示，旋塗(spin－on coating)形成厚度介於3.5微米至30微米之間的一光阻層32(比如是一正型(positive－type)光阻層)在金屬層30上，接著請參閱第2L圖所示，透過曝光(exposure)與顯影(development)等製程圖案化光阻層32，以形成一光阻層開口32a在光阻層32內並暴露出金屬層30。其中，在圖案化光阻層32的過程中比如是利用一倍(1X)之曝光機(stepper)或是一倍(1X)之對準曝光機(contact aligner)進行曝光。此外，在顯影後可先利用電漿(例如含有氧離子之電漿或是含有氟離子濃度小於200PPM與氧離子之電漿)清洗光阻層開口32a所暴露出之金屬層30，藉以去除金屬層30上表面之光阻殘留物或其它異物。
請參閱第2M圖所示，電鍍形成厚度介於3微米至25微米之間的一金屬層34在光阻層開口32a所暴露出之金屬層30上。例如，利用含有氰化物(cyanide)之一電鍍液電鍍形成厚度介於3微米至25微米之間的一金層在光阻層開口32a所暴露出之材質為金的金屬層30上；或者，利用含有金(Au)及亞硫酸根離子(sulfite ion)之電鍍液電鍍形成厚度介於3微米至25微米之間的一金層在光阻層開口32a所暴露出之材質為金的金屬層30上，此電鍍液含金之濃度係介於1克/公升(g/l)至20克/公升(較佳則是介於5克/公升至15克/公升)，另含亞硫酸根離子之濃度係介於10克/公升至120克/公升(較佳則是介於30克/公升至90克/公升)，而此電鍍液比如是亞硫酸鈉金(Na3 Au(SO3 )2 )溶液或亞硫酸銨金((NH4 )3 [Au(SO3 )2 ])溶液，其進行電鍍時的操作參數為：[1].電鍍液溫度係介於30℃至70℃之間，較佳電鍍液溫度則是介於45℃至65℃之間。亦即，在電鍍液的溫度介於30℃至70℃之間(較佳則是介於45℃至65℃之間)時，電鍍形成一金層在光阻層開口32a所暴露出之金屬層30上。
[2].電流密度(current density)係介於1毫安培/平方公分(mA/cm2 )至10毫安培/平方公分之間，較佳電流密度則是介於4毫安培/平方公分(mA/cm2 )至6毫安培/平方公分之間。
[3].電鍍液酸鹼(pH)值係介於6至9之間，較佳電鍍液酸鹼(pH)值則是介於7至8.5之間。亦即，在電鍍液的酸鹼(pH)值介於6至9之間(較佳則是介於7至8.5之間)時，電鍍形成一金層在光阻層開口32a所暴露出之金屬層30上。
請參閱第2N圖所示，在形成金屬層34之後，接著去除光阻層32，而去除方式比如是利用含有氨基化合物(amide)之有機溶劑去除光阻層32。此外，在去除光阻層32之後，可以先利用電漿(例如含有氧離子之電漿或是含有氟離子濃度小於200PPM與氧離子之電漿)清洗金屬層34與金屬層30，藉以去除金屬層30上表面與金屬層34上表面之光阻殘留物。
繼續請參閱第2O圖所示，依序去除未在金屬層34下方的金屬層30與含鈦金屬層28。其中，去除未在金屬層34下方的金屬層30與含鈦金屬層28之方式比如是以蝕刻方式去除，而蝕刻方式又可分為乾蝕刻與濕蝕刻兩種方式，另乾蝕刻包括化學電漿蝕刻、濺擊蝕刻與化學氣體蝕刻。例如，在濕蝕刻方面，當含鈦金屬層28為鈦鎢合金時，可使用含有雙氧水之溶液蝕刻去除，而當含鈦金屬層28為鈦時，可使用含氰氟酸的溶液蝕刻去除，另當金屬層30為金時，可利用含有碘之蝕刻液(例如含有碘化鉀之蝕刻液)蝕刻去除；在乾蝕刻方面，當含鈦金屬層28為鈦或鈦鎢合金時，可使用含氯的電漿蝕刻去除或是利用反應性離子蝕刻(RIE)製程蝕刻去除，另當金屬層30為金時，可使用離子研磨(ion milling)製程蝕刻去除或是利用氬氣濺擊蝕刻(Ar sputtering etching)製程蝕刻去除。
因此，本發明可形成一金屬線路(metal trace)36在聚合物層22上與接墊16上方，且金屬線路36是由一含鈦金屬層24、位在含鈦金屬層24(例如鈦鎢合金層或氮化鈦層)上的一含鈦金屬層28(例如鈦鎢合金層或鈦層)、位在含鈦金屬層28上的一金屬層30與位在金屬層30(例如金層)上的一金屬層34(例如金層)所構成。
請參閱第2P圖所示，本實施例在去除未在金屬層34下方的金屬層30與含鈦金屬層28之後，可選擇形成一聚合物層38在聚合物層22上與金屬線路36之金屬層34上，且位在聚合物層38內之至少一聚合物層開口38a暴露出金屬線路36之金屬層34。其中，聚合物層38比如是選自聚醯亞胺、苯基環丁烯、聚氨脂、環氧樹脂、聚對二甲苯類高分子、焊罩材料、彈性體(elastomer)或多孔性介電材料其中之一，且聚合物層38的厚度比如是介於3微米至26微米之間或是介於3微米至25微米之間，而形成方式包括有旋塗(spin－on coating)、壓合(lamination)或網版印刷(screen printing)等方式。底下以形成一聚醯亞胺層在金屬層34上與聚合物層22上，並圖案化聚醯亞胺層的內容作為形成且圖案化聚合物層38的舉例說明，然熟習該技術者當可藉由下列實施例的說明，以其它聚合物的材料(例如苯基環丁烯或環氧樹脂)來據以實施。
例如，形成且圖案化聚合物層38的方式是先利用旋塗製程旋塗厚度介於3微米至50微米之間(較佳厚度則是介於6微米至24微米之間)的一感光性聚醯亞胺層在金屬層34(例如金層)上與聚合物層22上，接著依序透過烘烤、曝光與顯影等製程圖案化聚醯亞胺層，以形成至少一開口在聚醯亞胺層內並暴露出金屬線路36之金屬層34，而在圖案化聚醯亞胺層的過程中比如是利用一倍(1X)之曝光機(stepper)或是一倍(1X)之對準曝光機(contact aligner)曝光聚醯亞胺層。最後，於氮氣環境或無氧環境中，利用硬化(curing)製程在溫度介於250℃至400℃之間硬化聚醯亞胺層(其進行硬化製程的時間係介於10分鐘至200分鐘之間)，而硬化後的聚醯亞胺層厚度係介於3微米至26微米之間。此外，在硬化聚醯亞胺層之後，可以利用含有氧離子之電漿(O2 plasma)或是含有氟離子濃度小於200PPM與氧離子之電漿去除金屬層34上表面的聚合物殘留物或其它異物。
另，從俯視透視圖觀之，聚合物層開口38a所暴露出之金屬線路36的位置可以是不同於金屬線路36所連接之接墊16的位置。
於完成上述第2P圖所示之步驟後，本實施例即完成由上述步驟所形成之一半導體晶圓(semiconductor wafer)。接著，透過切割半導體晶圓，以形成複數積體電路(integrated circuit，IC)晶片(或稱為半導體晶片)。繼續請參閱第2Q圖所示，本實施例可利用打線製程使一打線導線40(其材質包括金或銅)之一端接合至一積體電路晶片(IC chip)之一聚合物層開口38a所暴露出的金屬線路36之金屬層34上，而另一端則連接至一導線架(leadframe)之一引腳(lead)或是一接墊，此接墊可以是另一半導體晶片之一接墊、另一半導體基底上方之一接墊、一有機基板上方之一接墊、一陶瓷基板上方之一接墊、一矽基板上方之一接墊、一玻璃基板上方之一接墊或一軟板上方之一接墊，且此軟板包括厚度介於30微米至200微米之間的一聚合物層。另，本發明之打線製程所使用的打線強度比如是介於100毫牛頓(mN)至1,000毫牛頓之間、介於200毫牛頓至1,000毫牛頓之間或是介於200毫牛頓至500毫牛頓之間。最後，在完成第2Q圖所示之打線製程後，接著形成一聚合物材料，例如環氧樹脂或聚醯亞胺，包覆打線導線40。
或者，於完成上述第2P圖所示之步驟後，接著形成厚度介於1微米至500微米之間的一含錫金屬層在聚合物層開口38a所暴露出之金屬層34的上方，此含錫金屬層的較佳厚度係介於3微米至250微米之間，而形成含錫金屬層的方式比如是電鍍、無電電鍍或者是網版印刷。另，此含錫金屬層比如是錫鉛合金(tin－lead alloy)、錫銀合金(tin－silver alloy)、錫銀銅合金(tin－silver－copper alloy)或無鉛合金(lead－free alloy)。因此，一半導體晶圓即藉由上述之步驟形成。接著，透過切割半導體晶圓，以形成複數積體電路晶片(IC chip)。
請參閱第2R圖所示，本實施例亦可不形成一聚合物層22在保護層14上，而直接形成厚度介於0.005微米至1微米之間(較佳厚度則是介於0.01微米至0.7微米之間)的一含鈦金屬層24在保護層14上與接墊16(其材質主要包括鋁或銅)上方，亦即不進行第2A圖至第2B圖或是第2A圖與第2C圖所示之步驟，而直接進行第2D圖至第2P圖所述之步驟，詳細內容請參閱上述第2D圖至第2P圖的敘述，在此不再詳加說明。因此，一半導體晶圓即藉由上述之步驟形成，接著透過切割半導體晶圓，以形成複數積體電路(IC)晶片(或稱為半導體晶片)。再來，如第2Q圖所述，於形成複數積體電路晶片(IC chip)之後，利用打線製程接合一打線導線(其材質包括金或銅)的一端至一積體電路晶片(IC chip)之一聚合物層開口38a所暴露出的金屬線路36之金屬層34上，而另一端則連接至一導線架之一引腳(lead)或是一接墊，詳細內容請參閱上述第2Q圖的說明；或者，形成厚度介於1微米至500微米之間(較佳厚度係介於3微米至250微米之間)的一含錫金屬層在聚合物層開口38a所暴露出之金屬層34的上方，接著切割半導體晶圓，以形成複數積體電路晶片(IC chip)，詳細內容亦請參閱上述說明，在此不再詳加敘述。
另外，如同本實施例第一段所述，上述內容亦可用於接墊16上方具有金屬保護蓋18的情形，簡述如下。請參閱第2S圖所示，聚合物層22係形成在保護層14上，且位在聚合物層22內之一開口22a暴露出位在接墊16上的金屬保護蓋18，而形成聚合物層22與開口22a的方式可參閱第2A圖至第2C圖的內容敘述。其中，此接墊16的材質主要包括銅(即此接墊16為一銅墊)，且金屬保護蓋18包括一含鉭金屬層(例如一鉭層或一氮化鉭層)位在此接墊16上以及一含鋁金屬層(例如一鋁層或一鋁合金層)位在此含鉭金屬層上。接著，如第2D圖至第2H圖所述，形成厚度介於0.005微米至1微米之間(較佳厚度則是介於0.01微米至0.7微米之間)的一含鈦金屬層24(例如一鈦鎢合金層或一氮化鈦層)在開口22a所暴露出之金屬保護蓋18的含鋁金屬層上，詳細內容請參閱第2D圖至第2H圖所述。繼續，進行第2I圖至第2P圖所述之步驟。再來，透過切割半導體晶圓，以形成複數積體電路(IC)晶片(或稱為半導體晶片)。接著，如第2Q圖所述，利用打線製程使一打線導線40(其材質包括金或銅)的一端接合至一積體電路晶片(IC chip)之一聚合物層開口38a所暴露出的金屬線路36之金屬層34上，而另一端則連接至一外部電路；或者是，形成厚度介於1微米至500微米之間(較佳厚度係介於3微米至250微米之間)的一含錫金屬層在聚合物層開口38a所暴露出之金屬層34的上方，接著切割半導體晶圓，以形成複數積體電路晶片(IC chip)，詳細內容請參閱上述說明，在此不再詳加敘述。
又，在不形成一聚合物層22於保護層14上的情形中，本實施例用於接墊16上方具有金屬保護蓋18的內容簡述如下。如第2D圖至第2H圖所述，形成厚度介於0.005微米至1微米之間(較佳厚度則是介於0.01微米至0.7微米之間)的一含鈦金屬層24(例如一鈦鎢合金層或一氮化鈦層)在金屬保護蓋18的含鋁金屬層上，其中金屬保護蓋18包括一含鉭金屬層(例如一鉭層或一氮化鉭層)位在材質主要包括銅的接墊16(即此接墊16為一銅墊)上以及一含鋁金屬層(例如一鋁層或一鋁合金層)位在此含鉭金屬層。繼續，進行第2I圖至第2P圖所述之步驟。再來，透過切割半導體晶圓，以形成複數積體電路(IC)晶片(或稱為半導體晶片)。接著，如第2Q圖所述，利用打線製程使一打線導線40(其材質包括金或銅)的一端接合至一積體電路晶片(IC chip)之一聚合物層開口38a所暴露出的金屬線路36之金屬層34上，而另一端則連接至一外部電路；或者，形成厚度介於1微米至500微米之間(較佳厚度係介於3微米至250微米之間)的一含錫金屬層在聚合物層開口38a所暴露出之金屬層34的上方，接著切割半導體晶圓，以形成複數積體電路晶片(IC chip)，詳細內容請參閱上述說明，在此不再詳加敘述。
第二實施例
第3A圖至第3I圖係為本發明之一實施例的製程剖面示意圖。在本實施例中，接墊16係為材質主要包括鋁的金屬層(或稱為鋁墊)，惟熟習該技術者當可藉由下列的說明，以接墊16為材質主要包括銅之金屬層(或稱為銅墊)的方式來據以實施，或是以接墊16上方具有金屬保護蓋18的方式來據以實施。
請先參閱第3A圖所示，於完成第2P圖所示之步驟後，接著濺鍍形成厚度介於0.02微米至0.5微米之間的一金屬層42在聚合物層38上與聚合物層開口38a所暴露出的金屬線路36之金屬層34上，此金屬層42係作為黏著/阻障層(adhesion/barrier layer)，其作用在於提供金屬層34與金屬材料間良好之接著力，並可防止金屬層34與金屬材料間的擴散(diffusion)反應。另，金屬層42的材質比如是選自鈦、鎢、鈷、鎳、氮化鈦、鈦鎢合金、鎳釩合金、鉭、氮化鉭、鉻、銅、鉻銅合金、金、鏷、鉑、鈀、釕、銠以及銀其中之一或所組成之群組的至少其中之一者，而且金屬層42亦可利用蒸鍍等方式形成。例如，濺鍍形成厚度介於0.02微米至0.5微米之間的一鈦層在聚合物層38上與聚合物層開口38a所暴露出之材質為金的金屬層34上；或者，濺鍍形成厚度介於0.02微米至0.5微米之間的一鈦鎢合金層在聚合物層38上與聚合物層開口38a所暴露出之材質為金的金屬層34上。
請參閱第3B圖所示，濺鍍形成厚度介於0.05微米至0.3微米之間的一金屬層44在金屬層42上，此金屬層44係作為電鍍時的導電層及種子層。另外，金屬層44亦可利用蒸鍍、物理氣相沉積或無電電鍍等方式形成。由於金屬層44可以有利於後續金屬層的形成，因此金屬層44的材質會隨後續金屬層的材質而有所變化，如當電鍍形成材質為金的金屬層在金屬層44上時，金屬層44的材質係以金為佳；當電鍍形成材質為銅的金屬層在金屬層44上時，金屬層44的材質係以銅為佳。
例如，當金屬層42是以濺鍍方式所形成之厚度介於0.02微米至0.5微米之間的一鈦層時，金屬層44可以是厚度介於0.05微米至0.3微米之間的一金層濺鍍在此鈦層上；或是，當金屬層42是以濺鍍方式所形成之厚度介於0.02微米至0.5微米之間的一鈦鎢合金層時，金屬層44可以是厚度介於0.05微米至0.3微米之間的一金層濺鍍在此鈦鎢合金層上；或是，當金屬層42是以濺鍍方式所形成之厚度介於0.02微米至0.5微米之間的一鈦層時，金屬層44可以是厚度介於0.05微米至0.3微米之間的一銅層濺鍍在此鈦層上；或是，當金屬層42是以濺鍍方式所形成之厚度介於0.02微米至0.5微米之間的一鈦鎢合金層時，金屬層44可以是厚度介於0.05微米至0.3微米之間的一銅層濺鍍在此鈦鎢合金層上。
請參閱第3C圖所示，旋塗(spin－on coating)形成厚度介於3.5微米至30微米之間的一光阻層46(比如是一正型光阻層)在金屬層44(例如金層或銅層)上，接著請參閱第3D圖所示，透過曝光與顯影等製程圖案化光阻層46，以形成一光阻層開口46a在光阻層46內並暴露出金屬層44(例如金層或銅層)。其中，在圖案化光阻層46的過程中比如是利用一倍(1X)之曝光機(stepper)或是一倍(1X)之對準曝光機(contact aligner)進行曝光。此外，在顯影後可先利用電漿(例如含有氧離子之電漿或是含有氟離子濃度小於200PPM與氧離子之電漿)清洗光阻層開口46a所暴露出之金屬層44(例如金層或銅層)，藉以去除金屬層44上表面之光阻殘留物或其它異物。
請參閱第3E圖所示，電鍍形成厚度介於3微米至25微米之間的一金屬層48在光阻層開口46a所暴露出的金屬層44上。例如，利用含有氰化物(cyanide)之一電鍍液電鍍形成厚度介於3微米至25微米之間的一金層在光阻層開口46a所暴露出之材質為金的金屬層44上；或者，利用含有金(Au)及亞硫酸根離子(sulfite ion)之電鍍液電鍍形成厚度介於3微米至25微米之間的一金層在光阻層開口46a所暴露出之材質為金的金屬層44上，此電鍍液含金之濃度係介於1克/公升(g/l)至20克/公升(較佳則是介於5克/公升至15克/公升)，另含亞硫酸根離子之濃度係介於10克/公升至120克/公升(較佳則是介於30克/公升至90克/公升)，而此電鍍液比如是亞硫酸鈉金(Na3 Au(SO3 )2 )溶液或亞硫酸銨金((NH4 )3 [Au(SO3 )2 ])溶液，其進行電鍍時的操作參數為：[1].電鍍液溫度係介於30℃至70℃之間，較佳電鍍液溫度則是介於45℃至65℃之間。亦即，在電鍍液的溫度介於30℃至70℃之間(較佳則是介於45℃至65℃之間)時，電鍍形成一金層在光阻層開口46a所暴露出之金屬層44上。
[2].電流密度(current density)係介於1毫安培/平方公分(mA/cm2 )至10毫安培/平方公分之間，較佳電流密度則是介於4毫安培/平方公分(mA/cm2 )至6毫安培/平方公分之間。
[3].電鍍液酸鹼(pH)值係介於6至9之間，較佳電鍍液酸鹼(pH)值則是介於7至8.5之間。亦即，在電鍍液的酸鹼(pH)值介於6至9之間(較佳則是介於7至8.5之間)時，電鍍形成一金層在光阻層開口46a所暴露出之金屬層44上。
另，此金屬層48亦可為一銅層電鍍形成在光阻層開口46a所暴露出之材質為銅的金屬層44上、一鎳層電鍍形成在銅層上以及一金層電鍍或無電電鍍形成在此鎳層上。
請參閱第3F圖所示，在形成金屬層48之後，接著去除光阻層46，而去除方式比如是利用含有氨基化合物(amide)之有機溶劑去除光阻層46。此外，在去除光阻層46之後，可以先利用電漿(例如含有氧離子之電漿或是含有氟離子濃度小於200PPM與氧離子之電漿)清洗金屬層48(例如金層)與金屬層44(例如金層或銅層)，藉以去除金屬層48上表面與金屬層44上表面之光阻殘留物。
繼續請參閱第3G圖所示，依序去除未在金屬層48下方的金屬層44與金屬層42。其中，去除未在金屬層48(例如金層)下方之金屬層44(例如金層或銅層)與金屬層42(例如鈦層或鈦鎢合金層)的方式比如是以蝕刻方式去除，而蝕刻方式又可分為乾蝕刻與濕蝕刻兩種方式，另乾蝕刻包括化學電漿蝕刻、濺擊蝕刻與化學氣體蝕刻。例如，在濕蝕刻方面，當金屬層42為鈦鎢合金時，可使用含有雙氧水之溶液蝕刻去除，而當金屬層42為鈦時，可使用含氰氟酸的溶液蝕刻去除，另當金屬層44為金時，可利用含有碘之蝕刻液(例如含有碘化鉀之蝕刻液)蝕刻去除，當金屬層44的材質為銅時，可利用含有氫氧化銨(NH4 OH)之蝕刻液蝕刻去除；在乾蝕刻方面，當金屬層42為鈦或鈦鎢合金時，可使用含氯的電漿蝕刻去除或是利用反應性離子蝕刻(RIE)製程蝕刻去除，另當金屬層44為金時，可使用離子研磨(ion milling)製程蝕刻去除或是利用氬氣濺擊蝕刻(Ar sputtering etching)製程蝕刻去除。
因此，本發明可形成一金屬線路50在聚合物層38上與聚合物層開口38a所暴露出之金屬層34(例如一金層)上，且金屬線路50是由一金屬層42、位在金屬層42(例如鈦層或鈦鎢合金層)上的一金屬層44與位在金屬層44上的一金屬層48所構成。
請參閱第3H圖所示，本實施例在去除未在金屬層48下方的金屬層44與金屬層42之後，可選擇形成一聚合物層52在聚合物層38上與金屬線路50之金屬層48上，且位在聚合物層52內之至少一聚合物層開口52a暴露出金屬線路50之金屬層48。其中，聚合物層52比如是選自聚醯亞胺、苯基環丁烯、聚氨脂、環氧樹脂、聚對二甲苯類高分子、焊罩材料、彈性體(elastomer)或多孔性介電材料其中之一，且聚合物層52的厚度比如是介於3微米至26微米之間或是介於3微米至25微米之間，而形成方式包括有旋塗(spin－on coating)、壓合(lamination)或網版印刷(screen printing)等方式。底下以形成一聚醯亞胺層在金屬層48上與聚合物層38上，並圖案化聚醯亞胺層的內容作為形成且圖案化聚合物層52的舉例說明，然熟習該技術者當可藉由下列實施例的說明，以其它聚合物的材料(例如苯基環丁烯或環氧樹脂)來據以實施。
例如，形成且圖案化聚合物層52的方式是先利用旋塗製程旋塗厚度介於6微米至52微米之間(較佳厚度則是介於6微米至24微米之間)的一感光性聚醯亞胺層在材質包括金之金屬層48上與聚合物層38上，接著依序透過烘烤、曝光與顯影等製程圖案化聚醯亞胺層，以形成至少一開口在聚醯亞胺層內並暴露出金屬線路50之金屬層48，而在圖案化聚醯亞胺層的過程中比如是利用一倍(1X)之曝光機(stepper)或是一倍(1X)之對準曝光機(contact aligner)曝光聚醯亞胺層。最後，於氮氣環境或無氧環境中，利用硬化(curing)製程在溫度介於250℃至400℃之間硬化聚醯亞胺層(其進行硬化製程的時間係介於10分鐘至200分鐘之間)，而硬化後的聚醯亞胺層厚度係介於3微米至26微米之間。此外，在硬化聚醯亞胺層之後，可以利用含有氧離子之電漿(O2 plasma)或是含有氟離子濃度小於200PPM與氧離子之電漿去除金屬層48上表面的聚合物殘留物或其它異物。
另，從俯視透視圖觀之，聚合物層開口52a所暴露出之金屬層48的位置可以是不同於聚合物層開口38a所暴露出之金屬層34的位置。
於完成上述第3H圖所示之步驟後，本實施例即完成由上述步驟所形成之一半導體晶圓。接著，透過切割半導體晶圓，以形成複數積體電路(IC)晶片(或稱為半導體晶片)。請參閱第3I圖所示，本實施例可利用打線製程使一打線導線54(其材質包括金或銅)的一端接合至一積體電路晶片(IC chip)之一聚合物層開口52a所暴露出的金屬線路50之金屬層48(例如金層)上，而另一端則連接至一導線架(leadframe)之一引腳(lead)或是一接墊，此接墊可以是另一半導體晶片之一接墊、另一半導體基底上方之一接墊、一有機基板上方之一接墊、一陶瓷基板上方之一接墊、一矽基板上方之一接墊、一玻璃基板上方之一接墊或一軟板上方之一接墊，且此軟板包括厚度介於30微米至200微米之間的一聚合物層。最後，在完成第31圖所示之打線製程後，接著形成一聚合物材料，例如環氧樹脂或聚醯亞胺，包覆打線導線54。
或者，於完成上述第3H圖所示之步驟後，接著形成厚度介於1微米至500微米之間的一含錫金屬層在聚合物層開口52a所暴露出之金屬層48(例如金層)的上方，此含錫金屬層的較佳厚度係介於3微米至250微米之間，而形成含錫金屬層的方式比如是電鍍、無電電鍍或者是網版印刷。另，此含錫金屬層比如是錫鉛合金(tin－lead alloy)、錫銀合金(tin－silver alloy)、錫銀銅合金(tin－silver－copper alloy)或無鉛合金(lead－free alloy)。因此，一半導體晶圓即藉由上述之步驟形成。接著，透過切割半導體晶圓，以形成複數積體電路(IC)晶片。
請參閱第3J圖所示，本實施例亦可不形成一聚合物層22在保護層14上，而直接形成厚度介於0.005微米至1微米之間(較佳厚度則是介於0.01微米至0.7微米之間)的一含鈦金屬層24(例如鈦鎢合金層或氮化鈦層)在保護層14上與接墊16(其材質主要包括鋁或銅)上方，亦即不進行第2A圖至第2B圖或是第2A圖與第2C圖所示之步驟，而直接進行第2D圖至第2P圖與第3A圖至第3H圖所述之步驟，詳細內容請參閱上述說明，在此不再詳加敘述。因此，一半導體晶圓即藉由上述之步驟形成，接著透過切割半導體晶圓，以形成複數積體電路(IC)晶片(或稱為半導體晶片)。再來，如第3I圖所述，於形成複數積體電路晶片(IC chip)之後，利用打線製程接合一打線導線(其材質包括金或銅)的一端至一積體電路晶片(IC chip)之一聚合物層開口52a所暴露出的金屬線路50之金屬層48(例如金層)上，而另一端則連接至一導線架之一引腳(lead)或是一接墊，詳細內容請參閱上述第3I圖的說明；或者，形成厚度介於1微米至500微米之間的一含錫金屬層在聚合物層開口52a所暴露出之金屬層48(例如金層)的上方，接著切割半導體晶圓，以形成複數積體電路晶片(IC chip)，詳細內容亦請參閱上述說明，在此不再詳加敘述。
另外，如同本實施例第一段所述，上述內容亦可用於接墊16上方具有金屬保護蓋18的情形，其內容簡述如下。請參閱第3K圖所示，聚合物層22係形成在保護層14上，且位在聚合物層22內之一開口22a暴露出位在接墊16上的金屬保護蓋18，而形成聚合物層22與開口22a的方式可參閱第2A圖至第2C圖的內容敘述。其中，此接墊16的材質主要包括銅(即此接墊16為一銅墊)，且金屬保護蓋18包括一含鉭金屬層(例如一鉭層或一氮化鉭層)位在此接墊16上以及一含鋁金屬層(例如一鋁層或一鋁合金層)位在此含鉭金屬層上。接著，如第2D圖至第2H圖所述，形成厚度介於0.005微米至1微米之間(較佳厚度則是介於0.01微米至0.7微米之間)的一含鈦金屬層24(例如一鈦鎢合金層或一氮化鈦層)在開口22a所暴露出之金屬保護蓋18的含鋁金屬層上，詳細內容請參閱第2D圖至第2H圖所述。繼續，進行第2I圖至第2P圖與第3A圖至第3H圖所述之步驟。再來，透過切割半導體晶圓，以形成複數積體電路(IC)晶片(或稱為半導體晶片)。接著，如第3I圖所述，利用打線製程使一打線導線54(其材質包括金或銅)的一端接合至一積體電路晶片(IC chip)之一聚合物層開口52a所暴露出的金屬線路50之金屬層48上，而另一端則連接至一外部電路；或者，形成厚度介於1微米至500微米之間(較佳厚度係介於3微米至250微米之間)的一含錫金屬層在聚合物層開口52a所暴露出之金屬層48的上方，接著切割半導體晶圓，以形成複數積體電路晶片(IC chip)，詳細內容請參閱上述說明，在此不再詳加敘述。
又，在不形成一聚合物層22於保護層14上的情形中，本實施例用於接墊16上方具有金屬保護蓋18的內容簡述如下。如第2D圖至第2H圖所述，形成厚度介於0.005微米至1微米之間(較佳厚度則是介於0.01微米至0.7微米之間)的一含鈦金屬層24(例如一鈦鎢合金層或一氮化鈦層)在金屬保護蓋18的含鋁金屬層上，其中金屬保護蓋18包括一含鉭金屬層(例如一鉭層或一氮化鉭層)位在材質主要包括銅的接墊16(即此接墊16為一銅墊)上以及一含鋁金屬層(例如一鋁層或一鋁合金層)位在此含鉭金屬層。繼續，進行第2I圖至第2P圖與第3A圖至第3H圖所述之步驟。再來，透過切割半導體晶圓，以形成複數積體電路(IC)晶片(或稱為半導體晶片)。接著，如第3I圖所述，利用打線製程使一打線導線54(其材質包括金或銅)的一端接合至一積體電路晶片(IC chip)之一聚合物層開口52a所暴露出的金屬線路50之金屬層48上，而另一端則連接至一外部電路；或者，形成厚度介於1微米至500微米之間(較佳厚度係介於3微米至250微米之間)的一含錫金屬層在聚合物層開口52a所暴露出之金屬層48的上方，接著切割半導體晶圓，以形成複數積體電路晶片(IC chip)，詳細內容請參閱上述說明，在此不再詳加敘述。
第三實施例
第4A圖至第4I圖係為本發明之一實施例的製程剖面示意圖。在本實施例中，接墊16係為材質主要包括鋁的金屬層(或稱為鋁墊)，惟熟習該技術者當可藉由下列的說明，以接墊16為材質主要包括銅之金屬層(或稱為銅墊)的方式來據以實施，或是以接墊16上方具有金屬保護蓋18的方式來據以實施。
於完成第2D圖所示之步驟後，接著在含有氮氣(N2 )純度大於99%(較佳是大於99.99%)的環境中，對含鈦金屬層24(例如鈦鎢合金層或是氮化鈦層)進行回火製程(annealing process)，其中回火製程的溫度係介於300℃至410℃之間(較佳的溫度是介於350℃至400℃之間)，且進行回火製程的時間是介於20分鐘至150分鐘之間(較佳的時間是介於50分鐘至100分鐘之間)。因此，含鈦金屬層24包括有含氮之一表層，且此表層的厚度係小於2500埃，例如是介於5埃至500埃之間。亦即，含鈦金屬層24的一表層是為厚度小於2500埃(例如是介於5埃至500埃之間)的一含氮金屬層，且此含氮金屬層包括鈦(Ti)。例如，當含鈦金屬層24為一鈦鎢合金層時，則此含氮金屬層包括鈦以及包括鎢。
繼續請參閱第4A圖所示，濺鍍形成厚度介於0.02微米至0.5微米之間的一含鈦金屬層28在含鈦金屬層24上，此含鈦金屬層28係作為黏著層(adhesion layer)，其作用在於提供含鈦金屬層24與金屬材料間良好之接著力。另，含鈦金屬層28可以是一鈦層或是一鈦鎢合金層，且此含鈦金屬層28亦可以利用蒸鍍等方式形成。例如，含鈦金屬層28可以是一鈦層濺鍍形成在經過回火製程的一鈦層上；或是，一鈦層濺鍍形成在經過回火製程的一鈦鎢合金層上；或是，一鈦層濺鍍形成在經過回火製程的一氮化鈦層上；或是，一鈦層濺鍍形成在經過回火製程的一氮化鉭(TaN)層；或是，一鈦鎢合金層濺鍍形成在經過回火製程的一鈦層上；或是，一鈦鎢合金層濺鍍形成在經過回火製程的一鈦鎢合金層上；或是，一鈦鎢合金層濺鍍形成在經過回火製程的一氮化鈦層上；或是，一鈦鎢合金層濺鍍形成在經過回火製程的一氮化鉭(TaN)層。
請參閱第4B圖所示，濺鍍形成厚度介於0.05微米至0.3微米之間的一金屬層30在含鈦金屬層28上，此金屬層30係作為電鍍時的導電層及種子層(seed layer)。另，金屬層30亦可利用蒸鍍、物理氣相沉積或無電電鍍(electroless plating)等方式形成。由於金屬層30可以有利於後續金屬層的形成，因此金屬層30的材質會隨後續金屬層的材質而有所變化，如當電鍍形成材質為金的金屬層在金屬層30上時，金屬層30的材質係以金為佳。
例如，當含鈦金屬層28是以濺鍍方式所形成之厚度介於0.02微米至0.5微米之間的一鈦層時，金屬層30可以是厚度介於0.05微米至0.3微米之間的一金層濺鍍在此鈦層上；或是，當含鈦金屬層28是以濺鍍方式所形成之厚度介於0.02微米至0.5微米之間的一鈦鎢合金層時，金屬層30可以是厚度介於0.05微米至0.3微米之間的一金層濺鍍在此鈦鎢合金層上。
請參閱第4C圖所示，旋塗(spin－on coating)形成厚度介於3.5微米至30微米之間的一光阻層32(比如是一正型光阻層)在金屬層30上，接著請參閱第4D圖所示，透過曝光與顯影等製程圖案化光阻層32，以形成一光阻層開口32a在光阻層32內並暴露出金屬層30(例如金層)。其中，在圖案化光阻層32的過程中比如是利用一倍(1X)之曝光機(stepper)或是一倍(1X)之對準曝光機(contact aligner)進行曝光。此外，在顯影後可先利用電漿(例如含有氧離子之電漿或是含有氟離子濃度小於200PPM與氧離子之電漿)清洗光阻層開口32a所暴露出之金屬層30，藉以去除金屬層30上表面之光阻殘留物或其它異物。
請參閱第4E圖所示，電鍍形成厚度介於3微米至25微米之間的一金屬層34在光阻層開口32a所暴露出之金屬層30上。例如，利用含有氰化物(cyanide)之一電鍍液電鍍形成厚度介於3微米至25微米之間的一金層在光阻層開口32a所暴露出之材質為金的金屬層30上；或者，利用含有金(Au)及亞硫酸根離子(sulfite ion)之電鍍液電鍍形成厚度介於3微米至25微米之間的一金層在光阻層開口32a所暴露出之材質為金的金屬層30上，此電鍍液含金之濃度係介於1克/公升(g/l)至20克/公升(較佳則是介於5克/公升至15克/公升)，另含亞硫酸根離子之濃度係介於10克/公升至120克/公升(較佳則是介於30克/公升至90克/公升)，而此電鍍液比如是亞硫酸鈉金(Na3 Au(SO3 )2 )溶液或亞硫酸銨金((NH4 )3 [Au(SO3 )2 ])溶液，其進行電鍍時的操作參數為：[1].電鍍液溫度係介於30℃至70℃之間，較佳電鍍液溫度則是介於45℃至65℃之間。亦即，在電鍍液的溫度介於30℃至70℃之間(較佳則是介於45℃至65℃之間)時，電鍍形成一金層在光阻層開口32a所暴露出之金屬層30上。
[2].電流密度(current density)係介於1毫安培/平方公分(mA/cm2 )至10毫安培/平方公分之間，較佳電流密度則是介於4毫安培/平方公分(mA/cm2 )至6毫安培/平方公分之間。
[3].電鍍液酸鹼(pH)值係介於6至9之間，較佳電鍍液酸鹼(pH)值則是介於7至8.5之間。亦即，在電鍍液的酸鹼(pH)值介於6至9之間(較佳則是介於7至8.5之間)時，電鍍形成一金層在光阻層開口32a所暴露出之金屬層30上。
請參閱第4F圖所示，在形成金屬層34之後，接著去除光阻層32，而去除方式比如是利用含有氨基化合物之有機溶劑去除光阻層32。此外，在去除光阻層32之後，可以先利用電漿(例如含有氧離子之電漿或是含有氟離子濃度小於200PPM與氧離子之電漿)清洗金屬層34(例如金層)與金屬層30(例如金層)，藉以去除金屬層30上表面與金屬層34上表面之光阻殘留物。
繼續請參閱第4G圖所示，依序去除未在金屬層34下方的金屬層30、含鈦金屬層28與含鈦金屬層24。其中，去除未在金屬層34(例如金層)下方之金屬層30(例如金層)、含鈦金屬層28(例如鈦層或鈦鎢合金層)與含鈦金屬層24(例如鈦鎢合金層或氮化鈦層)的方式比如是以蝕刻方式去除，而蝕刻方式又可分為乾蝕刻與濕蝕刻兩種方式，另乾蝕刻包括化學電漿蝕刻、濺擊蝕刻與化學氣體蝕刻。例如，在濕蝕刻方面，當含鈦金屬層28與含鈦金屬層24為鈦鎢合金時，可使用含有雙氧水之溶液蝕刻去除，而當含鈦金屬層28為鈦時，可使用含氰氟酸的溶液蝕刻去除，另當金屬層30為金時，可利用含有碘之蝕刻液(例如含有碘化鉀之蝕刻液)蝕刻去除；在乾蝕刻方面，當含鈦金屬層28為鈦或鈦鎢合金時，可使用含氯的電漿蝕刻去除或是利用反應性離子蝕刻(RIE)製程蝕刻去除，當含鈦金屬層24為鈦鎢合金或氮化鈦時，可利用反應性離子蝕刻(RIE)製程蝕刻去除，另當金屬層30為金時，可使用離子研磨(ion milling)製程蝕刻去除或是利用氬氣濺擊蝕刻(Ar sputtering etching)製程蝕刻去除。
因此，本發明可形成一金屬線路56在聚合物層22上與接墊16上方，且金屬線路56是由一含鈦金屬層24、位在含鈦金屬層24(例如鈦鎢合金層或氮化鈦層)上的一含鈦金屬層28(例如鈦層或鈦鎢合金層)、位在含鈦金屬層28上的一金屬層30(例如金層)與位在金屬層30上的一金屬層34(例如金層)所構成。
請參閱第4H圖所示，本實施例在去除未在金屬層34下方的金屬層30、含鈦金屬層28與含鈦金屬層24之後，可選擇形成一聚合物層38在金屬層34上與聚合物層22上，且位在聚合物層38內之至少一聚合物層開口38a暴露出金屬線路56之金屬層34(例如金層)。其中，聚合物層38比如是選自聚醯亞胺、苯基環丁烯、聚氨脂、環氧樹脂、聚對二甲苯類高分子、焊罩材料、彈性體(elastomer)或多孔性介電材料其中之一，且聚合物層38的厚度比如是介於3微米至26微米之間或是介於3微米至25微米之間，而形成方式包括有旋塗(spin－on coating)、壓合(lamination)或網版印刷(screen printing)等方式。底下以形成一聚醯亞胺層在金屬層34上與聚合物層22上，並圖案化聚醯亞胺層的內容作為形成且圖案化聚合物層38的舉例說明，然熟習該技術者當可藉由下列實施例的說明，以其它聚合物的材料(例如苯基環丁烯或環氧樹脂)來據以實施。
例如，形成且圖案化聚合物層38的方式是先利用旋塗製程旋塗厚度介於3微米至50微米之間(較佳厚度則是介於6微米至24微米之間)的一感光性聚醯亞胺層在金屬層34(例如金層)上與聚合物層22上，接著依序透過烘烤、曝光與顯影等製程圖案化聚醯亞胺層，以形成至少一開口在聚醯亞胺層內並暴露出金屬線路56之金屬層34，而在圖案化聚醯亞胺層的過程中比如是利用一倍(1X)之曝光機(stepper)或是一倍(1X)之對準曝光機(contact aligner)曝光聚醯亞胺層。最後，於氮氣環境或無氧環境中，利用硬化(curing)製程在溫度介於250℃至400℃之間硬化聚醯亞胺層(其進行硬化製程的時間係介於10分鐘至200分鐘之間)，而硬化後的聚醯亞胺層厚度係介於3微米至26微米之間。此外，在硬化聚醯亞胺層之後，可以利用含有氧離子之電漿(O2 plasma)或是含有氟離子濃度小於200PPM與氧離子之電漿去除金屬層34上表面的聚合物殘留物或其它異物。
另，從俯視透視圖觀之，聚合物層開口38a所暴露出之金屬層34的位置可以是不同於金屬線路56所連接之接墊16的位置。
於完成上述第4H圖所示之步驟後本實施例即完成由上述步驟所形成之一半導體晶圓。接著，透過切割半導體晶圓，以形成複數積體電路(IC)晶片(或稱為半導體晶片)。繼續請參閱第4I圖所示，本實施例可利用打線製程使一打線導線40(其材質包括金或銅)的一端接合至一積體電路晶片(IC chip)之一聚合物層開口38a所暴露出的金屬線路56之金屬層34上，而另一端則連接至一導線架(leadframe)之一引腳(lead)或是一接墊，此接墊可以是另一半導體晶片之一接墊、另一半導體基底上方之一接墊、一有機基板上方之一接墊、一陶瓷基板上方之一接墊、一矽基板上方之一接墊、一玻璃基板上方之一接墊或一軟板上方之一接墊，且此軟板包括厚度介於30微米至200微米之間的一聚合物層。最後，在完成第4I圖所示之打線製程後，接著形成一聚合物材料，例如環氧樹脂或聚醯亞胺，包覆打線導線40。
或者，於完成上述第4H圖所示之步驟後，接著形成厚度介於1微米至500微米之間的一含錫金屬層在聚合物層開口38a所暴露出之金屬層34(例如金層)的上方，此含錫金屬層的較佳厚度係介於3微米至250微米之間，而形成含錫金屬層的方式比如是電鍍、無電電鍍或者是網版印刷。另，此含錫金屬層比如是錫鉛合金(tin－lead alloy)、錫銀合金(tin－silver alloy)、錫銀銅合金(tin－silver－copper alloy)或無鉛合金(lead－free alloy)。因此，一半導體晶圓即藉由上述之步驟形成。接著，透過切割半導體晶圓，以形成複數積體電路(IC)晶片。
請參閱第4J圖所示，本實施例亦可不形成一聚合物層22在保護層14上，而直接形成厚度介於0.005微米至1微米之間(較佳厚度則是介於0.01微米至0.7微米之間)的一含鈦金屬層24在保護層14上與接墊16上，亦即不進行第2A圖至第2B圖或是第2A圖與第2C圖所示之步驟，而直接進行第2D圖與第4A圖至第4H圖所述之步驟，詳細內容請參閱上述第2D圖與第4A圖至第4H圖的敘述，在此不再詳加說明。因此，一半導體晶圓即藉由上述之步驟形成，接著透過切割半導體晶圓，以形成複數積體電路(IC)晶片(或稱為半導體晶片)。再來，如第4I圖所述，於形成複數積體電路晶片(IC chip)之後，利用打線製程接合一打線導線(其材質包括金或銅)的一端至一積體電路晶片(IC chip)之一聚合物層開口38a所暴露出的金屬線路56之金屬層34上，而另一端則連接至一導線架之一引腳(lead)或是一接墊，詳細內容請參閱上述第4I圖的說明；或者，形成厚度介於1微米至500微米之間(較佳厚度係介於3微米至250微米之間)的一含錫金屬層在聚合物層開口38a所暴露出之金屬層34的上方，接著切割半導體晶圓，以形成複數積體電路晶片(IC chip)，詳細內容亦請參閱上述說明，在此不再詳加敘述。
另外，如同本實施例第一段所述，上述內容亦可用於接墊16上方具有金屬保護蓋18的情形，簡述如下。請參閱第4K圖所示，聚合物層22係形成在保護層14上，且位在聚合物層22內之一開口22a暴露出位在接墊16上的金屬保護蓋18，而形成聚合物層22與開口22a的方式可參閱第2A圖至第2C圖的內容敘述。其中，此接墊16的材質主要包括銅(即此接墊16為一銅墊)，且金屬保護蓋18包括一含鉭金屬層(例如一鉭層或一氮化鉭層)位在此接墊16上以及一含鋁金屬層(例如一鋁層或一鋁合金層)位在此含鉭金屬層上。接著，如第2D圖所述，形成厚度介於0.005微米至1微米之間(較佳厚度則是介於0.01微米至0.7微米之間)的一含鈦金屬層24(例如一鈦鎢合金層或一氮化鈦層)在聚合物層22上與開口22a所暴露出之金屬保護蓋18的含鋁金屬層上，詳細內容請參閱第2D圖所述。繼續，進行第4A圖至第4H圖所述之步驟。再來，透過切割半導體晶圓，以形成複數積體電路(IC)晶片(或稱為半導體晶片)。接著，如第4I圖所述，利用打線製程使一打線導線40(其材質包括金或銅)的一端接合至一積體電路晶片(IC chip)之一聚合物層開口38a所暴露出的金屬線路56之金屬層34上，而另一端則連接至一外部電路；或者，形成厚度介於1微米至500微米之間(較佳厚度係介於3微米至250微米之間)的一含錫金屬層在聚合物層開口38a所暴露出之金屬層34的上方，接著切割半導體晶圓，以形成複數積體電路晶片(IC chip)，詳細內容請參閱上述說明，在此不再詳加敘述。
又，在不形成一聚合物層22於保護層14上的情形中，本實施例用於接墊16上方具有金屬保護蓋18的內容簡述如下。如第2D圖所述，形成厚度介於0.005微米至1微米之間(較佳厚度則是介於0.01微米至0.7微米之間)的一含鈦金屬層24(例如一鈦鎢合金層或一氮化鈦層)在保護層14上與金屬保護蓋18的含鋁金屬層上，其中金屬保護蓋18包括一含鉭金屬層(例如一鉭層或一氮化鉭層)位在材質主要包括銅的接墊16(即此接墊16為一銅墊)上以及一含鋁金屬層(例如一鋁層或一鋁合金層)位在此含鉭金屬層。繼續，進行第4A圖至第4H圖所述之步驟。再來，透過切割半導體晶圓，以形成複數積體電路(IC)晶片(或稱為半導體晶片)。接著，如第4I圖所述，利用打線製程使一打線導線40(其材質包括金或銅)的一端接合至一積體電路晶片(IC chip)之一聚合物層開口38a所暴露出的金屬線路56之金屬層34上，而另一端則連接至一外部電路；或者，形成厚度介於1微米至500微米之間(較佳厚度係介於3微米至250微米之間)的一含錫金屬層在聚合物層開口38a所暴露出之金屬層34的上方，接著切割半導體晶圓，以形成複數積體電路晶片(IC chip)，詳細內容請參閱上述說明，在此不再詳加敘述。
第四實施例
第5A圖至第5I圖係為本發明之一實施例的製程剖面示意圖。在本實施例中，接墊16係為材質主要包括鋁的金屬層(或稱為鋁墊)，惟熟習該技術者當可藉由下列的說明，以接墊16為材質主要包括銅之金屬層(或稱為銅墊)的方式來據以實施，或是以接墊16上方具有金屬保護蓋18的方式來據以實施。
請先參閱第5A圖所示，於完成第4H圖所示之步驟後，接著濺鍍形成厚度介於0.02微米至0.5微米之間的一金屬層42在聚合物層38上與聚合物層開口38a所暴露出的金屬線路56之金屬層34上，此金屬層42係作為黏著/阻障層(adhesion/barrier layer)，其作用在於提供金屬層34與金屬材料間良好之接著力，並可防止金屬層34與金屬材料間的擴散(diffusion)反應。另，金屬層42的材質比如是選自鈦、鎢、鈷、鎳、氮化鈦、鈦鎢合金、鎳釩合金、鉭、氮化鉭、鉻、銅、鉻銅合金、金、鏷、鉑、鈀、釕、銠以及銀其中之一或所組成之群組的至少其中之一者，而且金屬層42亦可利用蒸鍍等方式形成。例如，濺鍍形成厚度介於0.02微米至0.5微米之間的一鈦層在聚合物層38上與聚合物層開口38a所暴露出之材質為金的金屬層34上；或者，濺鍍形成厚度介於0.02微米至0.5微米之間的一鈦鎢合金層在聚合物層38上與聚合物層開口38a所暴露出之材質為金的金屬層34上。
請參閱第5B圖所示，濺鍍形成厚度介於0.05微米至0.3微米之間的一金屬層44在金屬層42上，此金屬層44係作為電鍍時的導電層及種子層。另，金屬層44亦可利用蒸鍍、物理氣相沉積或無電電鍍等方式形成。由於金屬層44可以有利於後續金屬層的形成，因此金屬層44的材質會隨後續金屬層的材質而有所變化，如當電鍍形成材質為金的金屬層在金屬層44上時，金屬層44的材質係以金為佳；當電鍍形成材質為銅的金屬層在金屬層44上時，金屬層44的材質係以銅為佳。
例如，當金屬層42是以濺鍍方式所形成之厚度介於0.02微米至0.5微米之間的一鈦層時，金屬層44可以是厚度介於0.05微米至0.3微米之間的一金層濺鍍在此鈦層上；或是，當金屬層42是以濺鍍方式所形成之厚度介於0.02微米至0.5微米之間的一鈦鎢合金層時，金屬層44可以是厚度介於0.05微米至0.3微米之間的一金層濺鍍在此鈦鎢合金層上；或是，當金屬層42是以濺鍍方式所形成之厚度介於0.02微米至0.5微米之間的一鈦層時，金屬層44可以是厚度介於0.05微米至0.3微米之間的一銅層濺鍍在此鈦層上；或是，當金屬層42是以濺鍍方式所形成之厚度介於0.02微米至0.5微米之間的一鈦鎢合金層時，金屬層44可以是厚度介於0.05微米至0.3微米之間的一銅層濺鍍在此鈦鎢合金層上。
請參閱第5C圖所示，旋塗(spin－on coating)形成厚度介於3.5微米至30微米之間的一光阻層46(比如是一正型光阻層)在金屬層44(例如金層或銅層)上，接著請參閱第5D圖所示，透過曝光與顯影等製程圖案化光阻層46，以形成一光阻層開口46a在光阻層46內並暴露出金屬層44(例如金層或銅層)。其中，在圖案化光阻層46的過程中比如是利用一倍(1X)之曝光機(stepper)或是一倍(1X)之對準曝光機(contact aligner)進行曝光。此外，在顯影後可先利用電漿(例如含有氧離子之電漿或是含有氟離子濃度小於200PPM與氧離子之電漿)清洗光阻層開口46a所暴露出之金屬層44(例如金層或銅層)，藉以去除金屬層44上表面之光阻殘留物或其它異物。
請參閱第5E圖所示，電鍍形成厚度介於3微米至25微米之間的一金屬層48在光阻層開口46a所暴露出的金屬層44上。例如，利用含有氰化物(cyanide)之一電鍍液電鍍形成厚度介於3微米至25微米之間的一金層在光阻層開口46a所暴露出之材質為金的金屬層44上；或者，利用含有金(Au)及亞硫酸根離子(sulfite ion)之電鍍液電鍍形成厚度介於3微米至25微米之間的一金層在光阻層開口46a所暴露出之材質為金的金屬層44上，此電鍍液含金之濃度係介於1克/公升(g/l)至20克/公升(較佳則是介於5克/公升至15克/公升)，另含亞硫酸根離子之濃度係介於10克/公升至120克/公升(較佳則是介於30克/公升至90克/公升)，而此電鍍液比如是亞硫酸鈉金(Na3 Au(SO3 )2 )溶液或亞硫酸銨金((NH4 )3 [Au(SO3 )2 ])溶液，其進行電鍍時的操作參數為：[1].電鍍液溫度係介於30℃至70℃之間，較佳電鍍液溫度則是介於45℃至65℃之間。亦即，在電鍍液的溫度介於30℃至70℃之間(較佳則是介於45℃至65℃之間)時，電鍍形成一金層在光阻層開口46a所暴露出之金屬層44上。
[2].電流密度(current density)係介於1毫安培/平方公分(mA/cm2 )至10毫安培/平方公分之間，較佳電流密度則是介於4毫安培/平方公分(mA/cm2 )至6毫安培/平方公分之間。
[3].電鍍液酸鹼(pH)值係介於6至9之間，較佳電鍍液酸鹼(pH)值則是介於7至8.5之間。亦即，在電鍍液的酸鹼(pH)值介於6至9之間(較佳則是介於7至8.5之間)時，電鍍形成一金層在光阻層開口46a所暴露出之金屬層44上。
另，此金屬層48亦可為一銅層電鍍形成在光阻層開口46a所暴露出之材質為銅的金屬層44上、一鎳層電鍍形成在銅層上以及一金層電鍍或無電電鍍形成在此鎳層上。
請參閱第5F圖所示，在形成金屬層48之後，接著去除光阻層46，而去除方式比如是利用含有氨基化合物(amide)之有機溶劑去除光阻層46。此外，在去除光阻層46之後，可以先利用電漿(例如含有氧離子之電漿或是含有氟離子濃度小於200PPM與氧離子之電漿)清洗金屬層48(例如金層)與金屬層44(例如金層或銅層)，藉以去除金屬層48上表面與金屬層44上表面之光阻殘留物。
繼續請參閱第5G圖所示，依序去除未在金屬層48下方的金屬層44與金屬層42。其中，去除未在金屬層48(例如金層)下方之金屬層44(例如金層或銅層)與金屬層42(例如鈦層或鈦鎢合金層)的方式比如是以蝕刻方式去除，而蝕刻方式又可分為乾蝕刻與濕蝕刻兩種方式，另乾蝕刻包括化學電漿蝕刻、濺擊蝕刻與化學氣體蝕刻。例如，在濕蝕刻方面，當金屬層42為鈦鎢合金時，可使用含有雙氧水之溶液蝕刻去除，而當金屬層42為鈦時，可使用含氰氟酸的溶液蝕刻去除，另當金屬層44為金時，可利用含有碘之蝕刻液(例如含有碘化鉀之蝕刻液)蝕刻去除，當金屬層44的材質為銅時，可利用含有氫氧化銨(NH4 OH)之蝕刻液蝕刻去除；在乾蝕刻方面，當金屬層42為鈦或鈦鎢合金時，可使用含氯的電漿蝕刻去除或是利用反應性離子蝕刻(RIE)製程蝕刻去除，另當金屬層44為金時，可使用離子研磨(ion milling)製程蝕刻去除或是利用氬氣濺擊蝕刻(Ar sputtering etching)製程蝕刻去除。
因此，本發明可形成一金屬線路50在聚合物層38上與聚合物層開口38a所暴露出之金屬層34(例如一金層)上，且金屬線路50是由一金屬層42、位在金屬層42(例如鈦層或鈦鎢合金層)上的一金屬層44與位在金屬層44上的一金屬層48所構成。
請參閱第5H圖所示，本實施例在去除未在金屬層48下方的金屬層44與金屬層42之後，可選擇形成一聚合物層52在金屬層48上與聚合物層38上，且位在聚合物層52內之至少一聚合物層開口52a暴露出金屬線路50之金屬層48。其中，聚合物層52比如是選自聚醯亞胺、苯基環丁烯、聚氨脂、環氧樹脂、聚對二甲苯類高分子、焊罩材料、彈性體(elastomer)或多孔性介電材料其中之一，且聚合物層52的厚度比如是介於3微米至26微米之間或是介於3微米至25微米之間，而形成方式包括有旋塗(spin－on coating)、壓合(lamination)或網版印刷(screen printing)等方式。底下以形成一聚醯亞胺層在金屬層48上與聚合物層38上，並圖案化聚醯亞胺層的內容作為形成且圖案化聚合物層52的舉例說明，然熟習該技術者當可藉由下列實施例的說明，以其它聚合物的材料(例如苯基環丁烯或環氧樹脂)來據以實施。
例如，形成且圖案化聚合物層52的方式是先利用旋塗製程旋塗厚度介於6微米至52微米之間(較佳厚度則是介於6微米至24微米之間)的一感光性聚醯亞胺層在金屬層48(例如材質包括金的金屬層)上與聚合物層38上，接著依序透過烘烤、曝光與顯影等製程圖案化聚醯亞胺層，以形成至少一開口在聚醯亞胺層內並暴露出金屬線路50之金屬層48，而在圖案化聚醯亞胺層的過程中比如是利用一倍(1X)之曝光機(stepper)或是一倍(1X)之對準曝光機(contact aligner)曝光聚醯亞胺層。最後，於氮氣環境或無氧環境中，利用硬化(curing)製程在溫度介於250℃至400℃之間硬化聚醯亞胺層(其進行硬化製程的時間係介於10分鐘至200分鐘之間)，而硬化後的聚醯亞胺層厚度係介於3微米至26微米之間。此外，在硬化聚醯亞胺層之後，可以利用含有氧離子之電漿(O2 plasma)或是含有氟離子濃度小於200PPM與氧離子之電漿去除金屬層48上表面的聚合物殘留物或其它異物。
另，從俯視透視圖觀之，聚合物層開口52a所暴露出之金屬層48的位置可以是不同於聚合物層開口38a所暴露出之金屬層34的位置。
於完成上述第5H圖所示之步驟後，本實施例即完成由上述步驟所形成之一半導體晶圓。接著，透過切割半導體晶圓，以形成複數積體電路(IC)晶片(或稱為半導體晶片)。請參閱第5I圖所示，本實施例可利用打線製程使一打線導線54(其材質包括金或銅)的一端接合至一積體電路晶片(IC chip)之一聚合物層開口52a所暴露出的金屬線路50之金屬層48上，而另一端則連接至一導線架(leadframe)之一引腳(lead)或是一接墊，此接墊可以是另一半導體晶片之一接墊、另一半導體基底上方之一接墊、一有機基板上方之一接墊、一陶瓷基板上方之一接墊、一矽基板上方之一接墊、一玻璃基板上方之一接墊或一軟板上方之一接墊，且此軟板包括厚度介於30微米至200微米之間的一聚合物層。最後，在完成第5I圖所示之打線製程後，接著形成一聚合物材料，例如環氧樹脂或聚醯亞胺，包覆打線導線54。
或者，於完成上述第5H圖所示之步驟後，接著形成厚度介於1微米至500微米之間的一含錫金屬層在聚合物層開口52a所暴露出之金屬層48的上方，此含錫金屬層的較佳厚度係介於3微米至250微米之間，而形成含錫金屬層的方式比如是電鍍、無電電鍍或者是網版印刷。另，此含錫金屬層比如是錫鉛合金(tin－lead alloy)、錫銀合金(tin－silver alloy)、錫銀銅合金(tin－silver－copper alloy)或無鉛合金(lead－free alloy)。因此，一半導體晶圓即藉由上述之步驟形成。接著，透過切割半導體晶圓，以形成複數積體電路(IC)晶片。
請參閱第5J圖所示，本實施例亦可不形成一聚合物層22在保護層14上，而直接形成厚度介於0.005微米至1微米之間(較佳厚度則是介於0.01微米至0.7微米之間)的一含鈦金屬層24在保護層14上與接墊16(其材質主要包括鋁或銅)上方，亦即不進行第2A圖至第2B圖或是第2A圖與第2C圖所示之步驟，而直接進行第2D圖、第4A圖至第4H圖與第5A圖至第5H圖所述之步驟，詳細內容請參閱上述說明，在此不再詳加敘述。因此，一半導體晶圓即藉由上述之步驟形成，接著透過切割半導體晶圓，以形成複數積體電路(IC)晶片(或稱為半導體晶片)。再來，如第5J圖所述，於形成複數積體電路晶片(IC chip)之後，利用打線製程接合一打線導線(其材質包括金或銅)的一端至一積體電路晶片(IC chip)之一聚合物層開口52a所暴露出的金屬線路50之金屬層48上，而另一端則連接至一導線架之一引腳(lead)或是一接墊，詳細內容請參閱上述第5I圖的說明；或者，形成厚度介於1微米至500微米之間的一含錫金屬層在聚合物層開口52a所暴露出之金屬層48的上方，接著切割半導體晶圓，以形成複數積體電路晶片(IC chip)，詳細內容亦請參閱上述說明，在此不再詳加敘述。
另外，如同本實施例第一段所述，上述內容亦可用於接墊16上方具有金屬保護蓋18的情形，其內容簡述如下。請參閱第5K圖所示，聚合物層22係形成在保護層14上，且位在聚合物層22內之一開口22a暴露出位在接墊16上的金屬保護蓋18，而形成聚合物層22與開口22a的方式可參閱第2A圖至第2C圖的內容敘述。其中，此接墊16的材質主要包括銅(即此接墊16為一銅墊)，且金屬保護蓋18包括一含鉭金屬層(例如一鉭層或一氮化鉭層)位在此接墊16上以及一含鋁金屬層(例如一鋁層或一鋁合金層)位在此含鉭金屬層上。接著，如第2D圖所述，形成厚度介於0.005微米至1微米之間(較佳厚度則是介於0.01微米至0.7微米之間)的一含鈦金屬層24(例如一鈦鎢合金層或一氮化鈦層)在聚合物層22上與開口22a所暴露出之金屬保護蓋18的含鋁金屬層上，詳細內容請參閱第2D圖所述。繼續，進行第4A圖至第4H圖與第5A圖至第5H圖所述之步驟。再來，透過切割半導體晶圓，以形成複數積體電路(IC)晶片(或稱為半導體晶片)。接著，如第5I圖所述，利用打線製程使一打線導線54(其材質包括金或銅)的一端接合至一積體電路晶片(IC chip)之一聚合物層開口52a所暴露出的金屬線路50之金屬層48上，而另一端則連接至一外部電路；或者，形成厚度介於1微米至500微米之間(較佳厚度係介於3微米至250微米之間)的一含錫金屬層在聚合物層開口52a所暴露出之金屬層48的上方，接著切割半導體晶圓，以形成複數積體電路晶片(IC chip)，詳細內容請參閱上述說明，在此不再詳加敘述。
又，在不形成一聚合物層22於保護層14上的情形中，本實施例用於接墊16上方具有金屬保護蓋18的內容簡述如下。如第2D圖所述，形成厚度介於0.005微米至1微米之間(較佳厚度則是介於0.01微米至0.7微米之間)的一含鈦金屬層24(例如一鈦鎢合金層或一氮化鈦層)在保護層14上與金屬保護蓋18的含鋁金屬層上，其中金屬保護蓋18包括一含鉭金屬層(例如一鉭層或一氮化鉭層)位在材質主要包括銅的接墊16(即此接墊16為一銅墊)上以及一含鋁金屬層(例如一鋁層或一鋁合金層)位在此含鉭金屬層。繼續，進行第4A圖至第4H圖與第5A圖至第5H圖所述之步驟。再來，透過切割半導體晶圓，以形成複數積體電路(IC)晶片(或稱為半導體晶片)。接著，如第5I圖所述，利用打線製程使一打線導線54(其材質包括金或銅)的一端接合至一積體電路晶片(IC chip)之一聚合物層開口52a所暴露出的金屬線路50之金屬層48上，而另一端則連接至一外部電路；或者，形成厚度介於1微米至500微米之間(較佳厚度係介於3微米至250微米之間)的一含錫金屬層在聚合物層開口52a所暴露出之金屬層48的上方，接著切割半導體晶圓，以形成複數積體電路晶片(IC chip)，詳細內容請參閱上述說明，在此不再詳加敘述。
以上所述係藉由實施例說明本發明之特點，其目的在使熟習該技術者能暸解本發明之內容並據以實施，而非限定本發明之專利範圍，故，凡其他未脫離本發明所揭示之精神所完成之等效修飾或修改，仍應包含在以下所述之申請專利範圍中。
2．．．半導體基底
4．．．半導體元件
6．．．線路結構
8．．．金屬層
10．．．金屬插塞
12．．．介電層
14．．．保護層
14a．．．開口
16．．．接墊
18．．．金屬保護蓋
20．．．結構
22．．．聚合物層
22a．．．聚合物層開口
24．．．含鈦金屬層
26．．．光阻層
26a．．．光阻層
28．．．含鈦金屬層
30．．．金屬層
32．．．光阻層
32a．．．光阻層開口
34．．．金屬層
36．．．金屬線路
38．．．聚合物層
38a．．．聚合物層開口
40．．．打線導線
42．．．金屬層
44．．．金屬層
46．．．光阻層
46a．．．光阻層開口
48．．．金屬層
50．．．金屬線路
52．．．聚合物層
52a．．．聚合物層開口
54．．．打線導線
56．．．金屬線路
圖式說明：
第1A圖與第1B圖分別為一晶圓的剖面示意圖。
第2A圖至第2S圖為本發明一實施例的製程剖面示意圖。
第3A圖至第3K圖為本發明一實施例的製程剖面示意圖。
第4A圖至第4K圖為本發明一實施例的製程剖面示意圖。
第5A圖至第5K圖為本發明一實施例的製程剖面示意圖。
14．．．保護層
14a．．．開口
16．．．接墊
18．．．金屬保護蓋
20．．．結構
22．．．聚合物層
22a．．．聚合物層開口
24．．．含鈦金屬層
28．．．含鈦金屬層
30．．．金屬層
34．．．金屬層
38．．．聚合物層
38a．．．聚合物層開口
42．．．金屬層
44．．．金屬層
48．．．金屬層
52．．．聚合物層
52a．．．聚合物層開口

Claims (89)

  1. 一種積體電路晶片，包括：一半導體基底；一介電層，位於該半導體基底上方；一第一金屬層，位於該介電層上方；一保護層，位於該第一金屬層上方，其中一開口位於該保護層內以及位於該第一金屬層的一接墊區域上方；一第一含鈦金屬層，位於該接墊區域上；一含鋁金屬層，位於該第一含鈦金屬層上及該接墊區域上方；一第二含鈦金屬層，位於該含鋁金屬層上方；一黏著層，位於該第二含鈦金屬層上，其中該黏著層的材質為金屬；以及一第二金屬層，位於該黏著層上。
  2. 如申請專利範圍第1項所述之積體電路晶片，其中該半導體基底包括矽。
  3. 如申請專利範圍第1項所述之積體電路晶片，更包括一金氧半導體(MOS)元件連接該第一金屬層。
  4. 如申請專利範圍第1項所述之積體電路晶片，其中該第一金屬層的材質主要包括鋁。
  5. 如申請專利範圍第1項所述之積體電路晶片，其中該第一金屬層的材質主要包括銅。
  6. 如申請專利範圍第1項所述之積體電路晶片，更包括一阻障層位於該第一金屬層的底部下與側壁外。
  7. 如申請專利範圍第6項所述之積體電路晶片，其中該阻障層的材質包括鉭。
  8. 如申請專利範圍第1項所述之積體電路晶片，其中該保護層包括氧矽化合物(silicon oxide)、氮矽化合物(silicon nitride)或氮氧矽化合物(silicon oxynitride)。
  9. 如申請專利範圍第1項所述之積體電路晶片，其中該保護層的厚度係介於0.3微米至1.5微米之間。
  10. 如申請專利範圍第1項所述之積體電路晶片，其中該第一含鈦金屬層的厚度係介於0.01微米至0.5微米之間。
  11. 如申請專利範圍第1項所述之積體電路晶片，其中該第一含鈦金屬層為一鈦層、一鈦鎢合金層或是一氮化鈦層。
  12. 如申請專利範圍第1項所述之積體電路晶片，其中該第二含鈦金屬層的厚度係介於0.005微米至1微米之間。
  13. 如申請專利範圍第1項所述之積體電路晶片，其中該第二含鈦金屬層為一鈦鎢合金層或是一氮化鈦層。
  14. 如申請專利範圍第1項所述之積體電路晶片，其中該黏著層的厚度係介於0.02微米至0.5微米之間。
  15. 如申請專利範圍第1項所述之積體電路晶片，其中該第二金屬層包括一金層。
  16. 如申請專利範圍第1項所述之積體電路晶片，更包括一第三金屬層位於該第二金屬層上，且該第三金屬層的厚度係介於3微米至25微米之間。
  17. 如申請專利範圍第16項所述之積體電路晶片，其中該第三金屬層包括金。
  18. 如申請專利範圍第1項所述之積體電路晶片，其中該含鋁金屬層為一鋁層、一鋁-銅合金(Al-Cu alloy)層或一鋁-矽-銅合金(Al-Si-Cu alloy)層。
  19. 如申請專利範圍第1項所述之積體電路晶片，更包括一聚合物層位於該保護層上，該聚合物層接觸該保護層的上表面，該黏著層還位於該聚合物層上，該黏著層接觸該聚合物層的上表面，該第二金屬層還位於該聚合物層上方。
  20. 如申請專利範圍第1項所述之積體電路晶片，更包括一聚合物層位於該保護層上以及位於該第二含鈦金屬層上方，該聚合物層接觸該保護層的上表面。
  21. 如申請專利範圍第20項所述之積體電路晶片，其中該聚合物層的厚度係介於3微米至25微米之間。
  22. 如申請專利範圍第1項所述之積體電路晶片，更包括一含錫金屬層位於該第二金屬層的上方。
  23. 如申請專利範圍第22項所述之積體電路晶片，其中該含錫金屬層包括錫鉛合金(tin-lead alloy)、錫銀合金(tin-silver alloy)、錫銀銅合金(tin-silver-copper alloy)或無鉛合金(lead-free alloy)。
  24. 如申請專利範圍第1項所述之積體電路晶片，更包括一電感位於該半導體基底上方以及位於該保護層下方。
  25. 一種積體電路晶片，包括：一半導體基底；一介電層，位於該半導體基底上方；一第一金屬層，位於該介電層上方； 一保護層，位於該第一金屬層上方，其中一開口位於該保護層內以及位於該第一金屬層的一接墊區域上方；一第二金屬層，位於該接墊區域上；一含鋁金屬層，位於該第二金屬層上及該接墊區域上方；一第一含鈦金屬層，位於該含鋁金屬層上；一第二含鈦金屬層，位於該第一含鈦金屬層上；以及一第三金屬層，位於該第二含鈦金屬層上。
  26. 如申請專利範圍第25項所述之積體電路晶片，其中該半導體基底包括矽。
  27. 如申請專利範圍第25項所述之積體電路晶片，更包括一金氧半導體(MOS)元件連接該第一金屬層。
  28. 如申請專利範圍第25項所述之積體電路晶片，其中該第一金屬層的材質主要包括銅。
  29. 如申請專利範圍第25項所述之積體電路晶片，更包括一阻障層位於該第一金屬層的底部下與側壁外。
  30. 如申請專利範圍第29項所述之積體電路晶片，其中該阻障層的材質包括鉭。
  31. 如申請專利範圍第25項所述之積體電路晶片，其中該保護層包括氧矽化合物、氮矽化合物或氮氧矽化合物。
  32. 如申請專利範圍第25項所述之積體電路晶片，其中該保護層的厚度係介於0.3微米至1.5微米之間。
  33. 如申請專利範圍第25項所述之積體電路晶片，其中該第二金屬層為一含鉭金屬層。
  34. 如申請專利範圍第33項所述之積體電路晶片，其中該含鉭金屬層為一鉭層或一氮化鉭層。
  35. 如申請專利範圍第25項所述之積體電路晶片，其中該第一含鈦金屬層的厚度係介於0.005微米至1微米之間。
  36. 如申請專利範圍第25項所述之積體電路晶片，其中該第一含鈦金屬層為一鈦鎢合金層或是一氮化鈦層。
  37. 如申請專利範圍第25項所述之積體電路晶片，其中該第二含鈦金屬層的厚度係介於0.02微米至0.5微米之間。
  38. 如申請專利範圍第25項所述之積體電路晶片，其中該第二含鈦金屬層為一鈦層或是一鈦鎢合金層。
  39. 如申請專利範圍第25項所述之積體電路晶片，其中該第三金屬層包括一金層。
  40. 如申請專利範圍第25項所述之積體電路晶片，更包括一第四金屬層位於該第三金屬層上，且該第四金屬層的厚度係介於3微米至25微米之間。
  41. 如申請專利範圍第40項所述之積體電路晶片，其中該第四金屬層包括金。
  42. 如申請專利範圍第25項所述之積體電路晶片，其中該含鋁金屬層為一鋁層或一鋁合金層。
  43. 如申請專利範圍第25項所述之積體電路晶片，更包括一聚合物層位於該保護層上，該聚合物層接觸該保護層的上表面，該第二含鈦金屬層還位於該聚合物層上，該第二含鈦金屬層接觸該聚合物層的上表面，該第三金屬層還 位於該聚合物層上方。
  44. 如申請專利範圍第25項所述之積體電路晶片，更包括一聚合物層位於該保護層上以及位於該第一含鈦金屬層上方，該聚合物層接觸該保護層的上表面。
  45. 如申請專利範圍第25項所述之積體電路晶片，更包括一含錫金屬層位於該第三金屬層的上方。
  46. 如申請專利範圍第45項所述之積體電路晶片，其中該含錫金屬層包括錫鉛合金、錫銀合金、錫銀銅合金或無鉛合金。
  47. 如申請專利範圍第25項所述之積體電路晶片，更包括一電感位於該半導體基底上方以及位於該保護層下方。
  48. 一種積體電路晶片，包括：一半導體基底；一介電層，位於該半導體基底上方；一第一金屬層，位於該介電層上方；一保護層，位於該第一金屬層上方，其中一開口位於該保護層內以及位於該第一金屬層的一接墊區域上方；一第二金屬層，位於該接墊區域上；一含鋁金屬層，位於該第二金屬層上及該接墊區域上方；一含鈦金屬層，位於該含鋁金屬層上；一聚合物層，位於該保護層上，並且接觸該保護層的上表面；一黏著層，位於該含鈦金屬層上以及位於該聚合物層 上，並且接觸該含鈦金屬層的上表面以及該聚合物層的上表面，其中該黏著層的材質為金屬；以及一含錫金屬層，位於該黏著層上方。
  49. 如申請專利範圍第48項所述之積體電路晶片，其中該半導體基底包括矽。
  50. 如申請專利範圍第48項所述之積體電路晶片，更包括一金氧半導體(MOS)元件連接該第一金屬層。
  51. 如申請專利範圍第48項所述之積體電路晶片，其中該第一金屬層的材質主要包括銅。
  52. 如申請專利範圍第48項所述之積體電路晶片，更包括一阻障層位於該第一金屬層的底部下與側壁外。
  53. 如申請專利範圍第52項所述之積體電路晶片，其中該阻障層的材質包括鉭。
  54. 如申請專利範圍第48項所述之積體電路晶片，其中該保護層包括氧矽化合物、氮矽化合物或氮氧矽化合物。
  55. 如申請專利範圍第48項所述之積體電路晶片，其中該保護層的厚度係介於0.3微米至1.5微米之間。
  56. 如申請專利範圍第48項所述之積體電路晶片，其中該第二金屬層為一含鉭金屬層。
  57. 如申請專利範圍第56項所述之積體電路晶片，其中該含鉭金屬層為一鉭層或一氮化鉭層。
  58. 如申請專利範圍第48項所述之積體電路晶片，其中該含鈦金屬層的厚度係介於0.005微米至1微米之間。
  59. 如申請專利範圍第48項所述之積體電路晶片，其中 該含鈦金屬層為一鈦鎢合金層或是一氮化鈦層。
  60. 如申請專利範圍第48項所述之積體電路晶片，其中該黏著層的厚度係介於0.02微米至0.5微米之間。
  61. 如申請專利範圍第48項所述之積體電路晶片，其中該黏著層包括鈦。
  62. 如申請專利範圍第48項所述之積體電路晶片，其中該含鋁金屬層為一鋁層或一鋁合金層。
  63. 如申請專利範圍第48項所述之積體電路晶片，其中該含錫金屬層包括錫鉛合金、錫銀合金、錫銀銅合金或無鉛合金。
  64. 如申請專利範圍第48項所述之積體電路晶片，更包括一電感位於該半導體基底上方以及位於該保護層下方。
  65. 如申請專利範圍第48項所述之積體電路晶片，更包括一電鍍金屬層位於該黏著層與該含錫金屬層之間。
  66. 一種積體電路晶片製程，其步驟包括：提供一半導體基底、一介電層、一第一金屬層以及一保護層，其中該介電層位於該半導體基底上方，該第一金屬層位於該介電層上方，該保護層位於該第一金屬層上，且位於該保護層內的一開口暴露出該第一金屬層之一接墊區域；形成一第二金屬層在該開口所暴露出之該第一金屬層之該接墊區域上；形成一含鋁金屬層在該第二金屬層上及該接墊區域上方； 形成一含鈦金屬層在該含鋁金屬層上；形成一黏著層在該含鈦金屬層上；以及形成一第三金屬層在該黏著層上。
  67. 如申請專利範圍第66項所述之積體電路晶片製程，其中該半導體基底包括矽。
  68. 如申請專利範圍第66項所述之積體電路晶片製程，其中該保護層包括氧矽化合物、氮矽化合物或氮氧矽化合物。
  69. 如申請專利範圍第66項所述之積體電路晶片製程，其中該保護層的厚度係介於0.3微米至1.5微米之間。
  70. 如申請專利範圍第66項所述之積體電路晶片製程，其中該第一金屬層的形成方式包括電鍍製程。
  71. 如申請專利範圍第66項所述之積體電路晶片製程，其中該第一金屬層的材質主要包括銅。
  72. 如申請專利範圍第66項所述之積體電路晶片製程，其中該第二金屬層為一含鉭金屬層。
  73. 如申請專利範圍第72項所述之積體電路晶片製程，其中該含鉭金屬層為一鉭層或一氮化鉭層。
  74. 如申請專利範圍第66項所述之積體電路晶片製程，其中該含鋁金屬層為一鋁層或一鋁合金層。
  75. 如申請專利範圍第66項所述之積體電路晶片製程，其中該含鈦金屬層的厚度係介於0.005微米至1微米之間。
  76. 如申請專利範圍第66項所述之積體電路晶片製 程，其中該形成該含鈦金屬層的步驟包括濺鍍製程。
  77. 如申請專利範圍第66項所述之積體電路晶片製程，其中該形成該含鈦金屬層的步驟包括化學氣相沉積製程。
  78. 如申請專利範圍第66項所述之積體電路晶片製程，其中該含鈦金屬層為一鈦鎢合金層或是一氮化鈦層。
  79. 如申請專利範圍第66項所述之積體電路晶片製程，更包括在該形成該含鈦金屬層的步驟之後，在含有氮氣(N2 )的環境中，對該含鈦金屬層進行一回火製程(annealing process)，接著進行該形成該黏著層的步驟。
  80. 如申請專利範圍第66項所述之積體電路晶片製程，其中該形成該黏著層的步驟包括濺鍍製程。
  81. 如申請專利範圍第66項所述之積體電路晶片製程，其中該黏著層為一含鈦金屬層。
  82. 如申請專利範圍第81項所述之積體電路晶片製程，其中該含鈦金屬層為一鈦層或是一鈦鎢合金層。
  83. 如申請專利範圍第66項所述之積體電路晶片製程，其中該形成該第三金屬層的步驟包括濺鍍製程。
  84. 如申請專利範圍第66項所述之積體電路晶片製程，更包括在該形成該第三金屬層的步驟之後，形成一含錫金屬層在該第三金屬層上方。
  85. 如申請專利範圍第66項所述之積體電路晶片製程，更包括在該形成該第三金屬層的步驟之後，形成一聚合物層在該保護層與該第三金屬層上方。
  86. 如申請專利範圍第66項所述之積體電路晶片製程，更包括在該形成該第三金屬層的步驟之後，電鍍一第四金屬層在該第三金屬層上。
  87. 如申請專利範圍第66項所述之積體電路晶片製程，更包括在該形成該第三金屬層的步驟之後，利用含有金(Au)及亞硫酸根離子(sulfite ion)之一電鍍液電鍍一金層在該第三金屬層上。
  88. 如申請專利範圍第87項所述之積體電路晶片製程，其中該電鍍液包括亞硫酸鈉金(Na3 Au(SO3 )2 )溶液或是亞硫酸銨金((NH4 )3 [Au(SO3 )2 ])溶液。
  89. 如申請專利範圍第87項所述之積體電路晶片製程，更包括在該電鍍該金層的步驟之後，形成一聚合物層在該金層上方。
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