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TW202447899A - 半導體結構及其形成方法 - Google Patents

半導體結構及其形成方法 Download PDF

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TW202447899A
TW202447899A TW113117789A TW113117789A TW202447899A TW 202447899 A TW202447899 A TW 202447899A TW 113117789 A TW113117789 A TW 113117789A TW 113117789 A TW113117789 A TW 113117789A TW 202447899 A TW202447899 A TW 202447899A
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TW
Taiwan
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opening
layer
conductive pad
passivation layer
semiconductor structure
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TW113117789A
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English (en)
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黃震麟
楊挺立
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聯發科技股份有限公司
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Abstract

一種半導體結構，該半導體結構包括一個互連結構、一個鈍化層和一個介電帽層。互連結構具有位於互連結構頂部的導電墊。鈍化層設置在互連結構上。鈍化層具有第一開口以暴露導電墊的一部分。介電帽層共形形成在鈍化層上並延伸進入第一開口。介電帽層具有第二開口以暴露導電墊的該部分。

Description

半導體結構及其形成方法
本發明涉及一種半導體結構及其形成方法，特別是涉及一種具有改善的電阻-電容（resistance-capacitance，簡稱 RC）時間常數的半導體結構及其形成方法。
近年來，先進的集成電路（integrated circuit，簡稱 IC）裝置變得日益多功能化，並在尺寸上進行了縮小。雖然縮小尺寸的過程通常會提高生產效率並降低相關成本，但它也增加了處理和製造 IC 裝置的複雜性。例如，在半導體製造過程中，為了顯著降低晶片的電阻（R）和電容（C），出現了轉向結合低介電常數（low-k）介電材料和銅（Cu）基互連的需求。銅的電阻率低於鋁（Al）基合金。因此，使用銅基互連製造的半導體裝置將顯示出降低的電阻-電容（RC）延遲。然而，當沒有形成自鈍化層以防止下層銅進一步氧化時，銅的氧化速率很高。因此，在後續的凸塊（bumping）製程中，銅墊上形成的一層氧化層可能是一個嚴重的問題。
因此，一種具有改善的電阻-電容（RC）時間常數的新型半導體結構是可取的。
本發明的一個實施例提供了一種半導體結構。該半導體結構包括一個互連結構、一個鈍化層和一個介電帽層。該互連結構包括位於該互連結構頂部的導電墊。該鈍化層設置在該互連結構上。該鈍化層具有第一開口以暴露該導電墊的一部分。該介電帽層共形形成在該鈍化層上並延伸進入該第一開口。該介電帽層具有第二開口以暴露該導電墊的該部分。
此外，本發明的一個實施例提供了一種形成半導體結構的方法。該方法包括在基板上形成一個互連結構。該互連結構包括一個導電墊和一個第一鈍化層。該導電墊位於該互連結構頂部。該第一鈍化層設置在該導電墊下方。該方法進一步包括形成一個穿過第二鈍化層的第一開口以暴露該導電墊的一部分。該方法進一步包括共形形成一個介電帽層在該第二鈍化層上。在形成導電凸塊結構在該導電墊上之前，該導電墊的頂表面被該第一鈍化層和該介電帽層完全覆蓋。
以下說明是為了說明本發明的一般原理而作出的，不應以限制性的方式理解。本發明的範圍最好通過參考所附的請求項來確定。
銅（Copper，簡稱 Cu）墊廣泛應用於先進的半導體裝置中。與傳統的鋁（Aluminum，簡稱 Al）墊相比，Cu墊具有更低的寄生電阻-電容值（resistance-capacitance，簡稱 RC），以改善性能。然而，當半導體晶圓或晶片在形成凸塊結構之前長時間排隊存儲時，Cu墊的氧化可能會影響後續凸塊製程中凸塊結構的寄生電阻-電容值（RC），從而影響半導體裝置的可靠性和製造品質。因此，一種具有低寄生電阻-電容值（RC）的新型半導體結構是可取的。
第1圖是根據本公開的一些實施例的半導體結構500A的示意性剖視圖。在某些實施例中，半導體結構500A包括一種半導體裝置使用導電凸塊結構連接基底（未顯示），例如印刷電路板（printed circuit board，簡稱 PCB）。半導體結構500A可包括半導體裝置250和電氣耦合到半導體裝置250的導電凸塊結構240。在某些實施例中，半導體裝置包括半導體晶片、被動元件、封裝或晶圓級封裝。在某些實施例中，半導體裝置250可包括基板200、互連結構220、第一鈍化層224和導電墊226。半導體結構500A可以還包括位於半導體裝置250上的第二鈍化層228和介電帽層232。
在某些實施例中，基板200可包括但不限於半導體基板。基板200可用於提供在基板200的活性表面上製造的電路元件202。在某些實施例中，電路元件202可包括主動裝置、被動裝置或其他適用裝置。互連結構220形成在基板200上，覆蓋電路元件202。在某些實施例中，互連結構220為電路元件202提供電氣傳輸路徑。在某些實施例中，互連結構220包括一個重分佈層（redistribution layer，簡稱 RDL）結構，該結構具有複數個金屬層、與金屬層交替層壓的複數個介電層以及穿過基板200上的介電層的複數個通孔。例如，互連結構220的介電層可以是超低介電常數（extra-low-k，簡稱 ELK）介電層。例如，互連結構220的金屬層可包括但不限於銅或其合金。
第一鈍化層224設置在基板200上方。第一鈍化層224屬於互連結構220的最上層介電層，並對下方電路元件202的提供保護。在某些實施例中，第一鈍化層224可包括有機或無機介電層，例如二氧化矽、氮化矽、氧氮化矽、聚苯并噁唑（polybenzoxazole，簡稱 PBO）、苯并環丁烯（benzocyclobutene，簡稱 BCB）等，或其組合。
導電墊226位於互連結構220的頂部。導電墊226設置在第一鈍化層224上。換句話說，第一鈍化層224設置在導電墊226的底表面226BS下方。此外，導電墊226屬於互連結構220的最上層金屬層。此外，導電墊226的頂表面226TS可以是一個平面。在某些實施例中，導電墊226用於傳輸半導體裝置250的輸入/輸出（input/output，簡稱 I/O）、接地或電源信號。在某些實施例中，導電墊226可包括銅（Cu）或其合金。
第二鈍化層228設置在互連結構220的頂部。第二鈍化層228可覆蓋第一鈍化層224和導電墊226的一部分。第二鈍化層228可對下方的導電墊226提供保護。此外，第二鈍化層228的頂表面228TS可以是一個平面。在某些實施例中，第二鈍化層228具有一個開口230。開口230直接位於導電墊226上方，以定義後續導電凸塊結構240的形成位置。此外，開口230形成穿過第二鈍化層228以暴露導電墊226的一部分。在某些實施例中，第二鈍化層228的厚度T1在頂表面228TS和導電墊226的頂表面226TS之間約為5微米至25微米。在某些實施例中，第一鈍化層224和介電帽層232由相同材料製成。在某些實施例中，第二鈍化層228可以是一個多層結構，包含二氧化矽、氮化矽、氧氮化矽、聚苯并噁唑（PBO）、苯并環丁烯（BCB），類似物，或其組合。
介電帽層232共形形成在第二鈍化層228上。介電帽層232用於在凸塊製程之前保護下方的導電墊226。如第1圖所示，介電帽層232可從第二鈍化層228的頂表面228TS延伸進入開口230。在某些實施例中，介電帽層232沿著開口230的側壁230S形成。此外，介電帽層232可與第二鈍化層228和從開口230暴露出的導電墊226的一部分接觸。此外，由於下方導電墊226的頂表面226TS和下方第二鈍化層228的頂表面228TS是平面，介電帽層232的頂表面232TS可以是一個平面。
如第1圖所示，介電帽層232具有一個開口234以暴露導電墊226的一部分。此外，開口234位於並與開口230對齊。在與第二鈍化層228的頂表面228TS大致平行的方向100上，開口230具有尺寸D1，開口234具有尺寸D2。在某些實施例中，尺寸D2小於尺寸D1。
在某些實施例中，介電帽層232的厚度T2在約25埃（Å）至50微米（µm）之間。如果厚度T2小於25埃，則介電帽層232厚度可能不足以在形成開口234時保護下方的導電墊226。如果厚度T2大於50微米，則在形成開口234後，介電帽層232可能在導電墊226的頂表面226TS上有殘留物。在某些實施例中，介電帽層232的厚度T2可以比第二鈍化層228的厚度T1薄。
在某些實施例中，介電帽層232在開口230中且遠離第二鈍化層228的側表面232S與導電墊226的頂表面226TS之間的角度A1小於或等於95度。如果角度A1大於95度，則隨後通過包含物理氣相沉積（physical vapor deposition, 簡稱PVD）的沉積製程而在介電帽層232上形成的導電凸塊結構240的種子層（例如，下凸塊金屬（under bump metallurgy，簡稱UBM）層241，稍後將進一步描述）可能會形成為不連續的層。不連續的種子層可能會影響最終半導體結構500A的可靠性。
在某些實施例中，介電帽層232包括一個介電層，例如二氧化矽、氮化矽、氧氮化矽、類似物或其組合。在某些實施例中，介電帽層232包括一個聚合物層，例如聚苯并噁唑（polybenzoxazole，簡稱PBO）、苯并環丁烯（benzocyclobutene，簡稱BCB）、環氧樹脂、類似物或其組合。在某些實施例中，第二鈍化層228和介電帽層232由不同材料製成。例如，第二鈍化層228是二氧化矽，而介電帽層232是聚苯并噁唑（PBO）。在某些實施例中，介電帽層232是通過沉積製程如化學氣相沉積（CVD）、旋轉塗佈或其他適用的沉積製程，以及後續的圖案化製程如乾式蝕刻而形成的。
導電凸塊結構240設置在第二鈍化層228和介電帽層232上。此外，導電凸塊結構240係穿過開口230、234而形成並與導電墊226連接。在某些實施例中，介電帽層232介於第二鈍化層228和導電凸塊結構240之間。此外，位於第二鈍化層228的頂表面228TS上的介電帽層232的一部分自導電凸塊結構240暴露出來。在此實施例中，導電凸塊結構240與介電帽層232和導電墊226接觸。此外，介電帽層232直接連接在第二鈍化層228和導電凸塊結構240之間。在某些實施例中，導電凸塊結構240包括微凸塊（microbump）、銅柱凸塊（copper pillar bump）、控制崩塌晶片連接（controlled collapse chip connection，簡稱C4）凸塊、類似物或其組合。例如，導電凸塊結構240可包括下凸塊金屬（UBM）層241、位於UBM層241上的導電柱244和位於導電柱244上的焊料帽246。
如第1圖所示，導電凸塊結構240的下凸塊金屬（UBM）層241形成穿過介電帽層232的開口234和第二鈍化層228的開口230，並覆蓋導電墊226。UBM層241可沿著介電帽層232的開口234的側壁234S和導電墊226在開口234中的頂表面226TS而形成。介電帽層232的開口234的側壁234S也位於開口230中的介電帽層232的側表面232S並遠離第二鈍化層228。UBM層241也可延伸到介電帽層232的頂表面232TS上。在某些實施例中，UBM層241包括一個種子層（未顯示），例如純銅（Cu）層、純鈦（Ti）層、Ti/Cu層、TiW/Cu層、任何其他金屬層及其組合。在其他一些實施例中，UBM層241的種子層包括一個氮化鈦（TiN）層、鉭（Ta）層或氮化鉭（TaN）層、銀（Ag）層、金（Au）層、鋁（Al）層及其組合。在其他一些實施例中，UBM層241包括在種子層上形成的鎳（Ni）層。在某些實施例中，UBM層241是通過包括物理氣相沉積（PVD），如濺射或電鍍法的沉積方法形成的。
導電凸塊結構240的導電柱244是在UBM層241上形成的，如某些實施例的第1圖所示。在某些實施例中，導電柱244和UBM層241的種子層可包括相同材料，例如銅（Cu）。在某些實施例中，導電柱244是通過光刻製程和隨後的電鍍製程形成的。
焊料帽246是通過焊料電鍍製程或網版印刷（screen printing）製程、光阻剝離（photoresist stripping）製程和焊料回流（solder reflow）製程在導電柱244上形成的。
第2圖是根據某些實施例的半導體結構500B的示意性橫截面圖。此後的實施例中與先前參照第1圖描述的相同或相似的元件，為簡潔起見不再重複說明。如第2圖所示，半導體結構500A與半導體結構500B之間的差異至少包括半導體結構500B進一步包括光敏應力緩衝層236A。在某些實施例中，光敏應力緩衝層236A用於在半導體裝置250受到各種類型的環境應力時提供可靠的絕緣。
光敏應力緩衝層236A可以共形形成在介電帽層232上。在此實施例中，光敏應力緩衝層236A可以從介電帽層232的頂表面232TS延伸進入開口230和234。更具體地說，光敏應力緩衝層236A在開口230中沿著介電帽層232和介電帽層232的開口234的側壁234S鋪設。此外，光敏應力緩衝層236A與從開口234暴露出的導電墊226的一部分接觸。如第2圖所示，導電凸塊結構240可以通過介電帽層232和光敏應力緩衝層236A與第二鈍化層228分開。
如第2圖所示，光敏應力緩衝層236A具有開口238A以暴露導電墊226的一部分。在某些實施例中，光敏應力緩衝層236A的開口238A位於並與介電帽層232的開口234和第二鈍化層228的開口230對齊。在與第二鈍化層228的頂表面228TS大致平行的方向100中，開口238A具有尺寸D3。在某些實施例中，尺寸D3小於尺寸D2。
在某些實施例中，光敏應力緩衝層236A在開口234中遠離介電帽層232位於的側表面236SA與導電墊226的頂表面226TS之間的角度A2小於或等於95度。如果角度A2大於95度，隨後在光敏應力緩衝層236A上通過沉積製程形成的導電凸塊結構240的種子層（例如，下凸塊金屬（UBM）層241的種子層）可能形成為不連續層。不連續的種子層可能影響最終半導體結構500B的可靠性。
在某些實施例中，光敏應力緩衝層236A可包括聚酰亞胺或其他適用的光敏材料。在某些實施例中，光敏應力緩衝層236A是通過塗覆製程、光刻製程和隨後的固化製程形成的。在此實施例中，半導體結構500B的光敏應力緩衝層236A可具有PI（聚酰亞胺）拉入（pull-in）結構，因為光敏應力緩衝層236A拉入第二鈍化層228的開口230。
第3圖是根據某些實施例的半導體結構500C的示意性橫截面圖。此後的實施例中與先前參考第1圖和第2圖所述的相同或相似的元件，為了簡潔起見，不再重複說明。如第3圖所示，半導體結構500B與半導體結構500C之間的差異至少包括半導體結構500C進一步包括光敏應力緩衝層236B。
在此實施例中，光敏應力緩衝層236B位於第二鈍化層228的開口230和介電帽層232的開口234上方。光敏應力緩衝層236B可不延伸進入開口230和234。更具體地說，光敏應力緩衝層236B可與介電帽層232的開口234的側壁234S間隔設置。此外，光敏應力緩衝層236B與從開口234暴露出的導電墊226的一部分間隔設置。如第3圖所示，導電凸塊結構240可與介電帽層232和光敏應力緩衝層236B接觸。
如第3圖所示，光敏應力緩衝層236B具有開口238B以暴露位於第二鈍化層228的頂表面228TS和第二鈍化層228的開口230中的介電帽層232的一部分。此外，開口238B可暴露位於介電帽層232的開口234中的導電墊226的一部分。在某些實施例中，介電帽層232的開口234位於光敏應力緩衝層236B的開口238B中並在大致垂直於第二鈍化層228的頂表面228TS的方向110上與光敏應力緩衝層236B的開口238B對齊。在與第二鈍化層228的頂表面228TS大致平行的方向100中，開口238B具有尺寸D4。在某些實施例中，尺寸D4大於尺寸D1、D2和D3（見第2圖）。
在某些實施例中，光敏應力緩衝層236B圍繞開口238B的側表面236SB與光敏應力緩衝層236B的底表面（也位於介電帽層232的頂表面232TS）之間的角度A3小於或等於95度。如果角度A3大於95度，隨後在光敏應力緩衝層236B上通過包含物理氣相沉積（physical vapor deposition, 簡稱PVD）的沉積製程形成的導電凸塊結構240的種子層（例如，下凸塊金屬（UBM）層241的種子層）可能形成為不連續層。不連續的種子層可能影響最終半導體結構500C的可靠性。
在某些實施例中，形成光敏應力緩衝層236A（見第2圖）的製程和材料可能與形成光敏應力緩衝層236B的相似或相同。在此實施例中，半導體結構500C的光敏應力緩衝層236B可具有PI（聚酰亞胺）拉出（pull-out）結構，因為光敏應力緩衝層236B拉出第二鈍化層228的開口230。
下面將描述形成半導體結構500A的方法。第4圖、第5圖、第6圖、第7圖、第8圖和第9圖是根據某些實施例的第1圖中的半導體結構500A形成中間階段的示意性橫截面圖。此後的實施例中與先前參考第1圖至第3圖所述的相同或相似的元件，為了簡潔起見，不再重複說明。
請參考第4圖，提供基板200。接著，在基板200上形成電路元件202。接著，在基板200和電路元件202上形成互連結構220。互連結構220可包括位於互連結構220頂部並與電路元件202電連接的導電墊226。至此，形成半導體裝置250。如第4圖所示，導電墊226的頂表面226TS是一凸面。
接著，通過沉積製程在互連結構220上完全形成第二鈍化層228的下部分228-1（第1圖）。第二鈍化層228的下部分228-1（第1圖）可完全覆蓋導電墊226的頂表面226TS和從導電墊226暴露出來的第一鈍化層224的頂表面224TS。
請參考第5圖，接著，執行平坦化製程以移除第二鈍化層228的下部分228-1（第1圖）的一部分和導電墊226的一部分，以便平坦化第二鈍化層228的下部分228-1（第1圖）的頂部和導電墊226的頂部。如第5圖所示，在平坦化製程後，導電墊226的頂表面226TS是一平面，與第二鈍化層228的下部分228-1的頂表面228-1TS處於同一水平。更具體地說，在平坦化製程後，導電墊226的頂表面226TS和第二鈍化層228的下部分228-1的頂表面228-1TS都是平面，並且彼此處於同一水平。因此，如第5圖所示的中間半導體結構的頂表面（包含導電墊226的頂表面226TS和第二鈍化層228的下部分228-1的頂表面228-1TS）是一平面。在某些實施例中，平坦化製程包括化學機械拋光（CMP）。
請參考第6圖，接著，執行另一沉積製程以形成覆蓋第二鈍化層228的下部分228-1和導電墊226的頂表面226TS的上部分228-2。因此，在互連結構220上形成包含下部分228-1和位於下部分228-1上的上部分228-2的第二鈍化層228。此外，第二鈍化層228的上部分228-2的頂表面可作為第二鈍化層228的頂表面228TS。在某些實施例中，第二鈍化層228的上部分228-2的厚度可作為第二鈍化層228在導電墊226的頂表面226TS上方的厚度T1，並且厚度T1範圍在約5微米和25微米之間。由於如第5圖所示的中間半導體結構的頂表面是一平面，因此在沉積製程後形成的第二鈍化層228的上部分228-2包括一平面的頂表面。在某些實施例中，第二鈍化層228的下部分228-1和上部分228-2可具有相同或相似的材料和製造過程。因此，第二鈍化層228的下部分228-1和上部分228-2可形成為一個整體的鈍化層，彼此之間沒有界面。
請參考第7圖，接著，執行圖案化製程以形成穿過第二鈍化層228在導電墊226上方的開口230（即如第6圖所示的第二鈍化層228的上部分228-2）。開口230形成以暴露導電墊226的頂表面226TS的一部分。在某些實施例中，圖案化製程包括光刻製程和隨後的各向異性（anisotropic）蝕刻製程，如乾式蝕刻。
請參考第8圖，接著，執行另一沉積製程以共形形成介電帽層232在第二鈍化層228上。介電帽層232沿著第二鈍化層228的頂表面228TS和開口230的側壁230S形成，並完全覆蓋從開口230暴露出來的導電墊226的頂表面226TS。因此，根據某些實施例的披露形成的半導體結構500A的中間半導體結構400形成。如第8圖所示，介電帽層232在開口230中的上表面232US可低於介電帽層232在第二鈍化層228上方的頂表面233TS。在某些實施例中，介電帽層232的厚度T2在約25埃（Å）和50微米（µm）之間。
請參考第9圖，接著，在中間半導體結構400（第8圖）上執行另一圖案化製程以形成穿過介電帽層232的開口234，以暴露開口234內的導電墊226的一部分。如第9圖所示，開口234位於並與開口230對齊。在某些實施例中，圖案化製程包括光刻製程和隨後的各向異性蝕刻製程，如乾式蝕刻。在某些實施例中，乾式蝕刻包括反應性電漿蝕刻。
由於如第8圖所示的中間半導體結構400中，導電墊226的頂表面226TS在形成開口234之前已被第二鈍化層228和介電帽層232完全覆蓋。在某些實施例中，介電帽層232可作為保護層，用於保護從第二鈍化層228的開口230（第7圖）暴露出來的下方導電墊226。當如第8圖所示的中間半導體結構400在執行後續的凸塊製程之前處於長時間儲存時，介電帽層232可防止導電墊226的頂表面226TS氧化。當如第8圖所示的中間半導體結構400將要接受凸塊製程時，形成開口234穿過介電帽層232以暴露開口234中的導電墊226的一部分，以便在其上形成後續的導電凸塊結構240，如第9圖所示。
請參考第1圖，接下來，進行凸塊製程以在第二鈍化層228和介電帽層232上形成導電凸塊結構240。此外，導電凸塊結構240形成穿過開口230和開口234，並與導電墊226連接。在某些實施例中，凸塊製程包括使用沉積方法在第二鈍化層228和介電帽層232上整體形成下凸塊金屬（UBM）層241。
如第1圖所示，接下來，凸塊製程進一步包括在UBM層241上整體形成一光阻層（未顯示）。在某些實施例中，光阻層包括乾膜光阻或液態光阻。接下來，通過光刻製程包括曝光步驟和顯影步驟對光阻層進行圖案化，以形成一開口（未顯示）在導電墊226上方。在某些實施例中，開口定義了後續導電柱244的直徑和形狀。
如第1圖所示，接下來，凸塊製程進一步包括在未被光阻層圖案覆蓋的UBM層241的一部分上形成導電柱244。導電柱244通過電鍍或電化學沉積（ECD）填充光阻層的開口並覆蓋UBM層241的一部分而形成。因此，導電柱244通過光阻層形成並通過UBM層241與導電墊226電性連接。在某些實施例中，導電柱244和UBM層241的種子層（未顯示）由相同材料製成，例如銅（Cu）。
如第1圖所示，接下來，凸塊製程進一步包括通過焊錫鍍層製程、光阻剝離製程和焊料回流製程，在導電柱244上形成焊料帽246。在焊料帽246形成後，導電凸塊結構240形成。因此，根據本公開的某些實施例形成半導體結構500A。
第10圖是根據本公開的某些實施例形成第2圖中的半導體結構500B的中間階段的示意性剖視圖。此後的實施例中與先前參考第1圖至第9圖所述相同或相似的元件，為簡潔起見，不再重複說明。
當第8圖所示的中間半導體結構400將要進行凸塊製程時，執行類似第9圖所示的製程以形成穿過介電帽層232的開口234，以暴露開口234中導電墊226的一部分，以便在其上形成後續的導電凸塊結構240。接下來，如第10圖所示，進行塗佈製程以共形形成光敏應力緩衝材料層236A在介電帽層232上。光敏應力緩衝層236A可覆蓋介電帽層232的頂表面232TS並在第二鈍化層228的開口230中襯於介電帽層232。此外，光敏應力緩衝層236A可覆蓋從介電帽層232的開口234暴露出的導電墊226的頂表面226TS（見第9圖）。
接下來，進行光刻製程包含曝光步驟和顯影步驟以形成穿過光敏應力緩衝層236A的開口238A，以暴露導電墊226的一部分。光敏應力緩衝層236A經光刻製程處理以移除直接位於開口234中導電墊226的一部分上的光敏應力緩衝層236A的一部分，以形成開口238A。剩餘的光敏應力緩衝層236A可覆蓋介電帽層232的頂表面232TS並在第二鈍化層228的開口230中襯於介電帽層232。
接下來，具有開口238A的光敏應力緩衝層236A經固化製程處理以固化光敏應力緩衝層236A。固化製程後，由於光敏應力緩衝層的收縮，光敏應力緩衝層236A的水平可能下降。
接下來，如第2圖所示，進行類似參考第1圖所述的凸塊製程以在第二鈍化層228、介電帽層232和光敏應力緩衝層236A上形成導電凸塊結構240。此外，導電凸塊結構240形成穿過開口230、234和238A，並與導電墊226連接。在上述製程執行後，根據本公開的某些實施例形成的半導體結構500B，如第2圖所示。
第11圖是根據本公開的某些實施例形成第3圖中的半導體結構500C的中間階段的示意性剖視圖。此後的實施例中與先前參考第1圖至第10圖所述相同或相似的元件，為簡潔起見，不再重複說明。
當第8圖所示的中間半導體結構400將要進行凸塊製程時，執行類似第9圖所示的製程以形成穿過介電帽層232的開口234，以暴露開口234中導電墊226的一部分，以便在其上形成後續的導電凸塊結構240。接下來，如第11圖所示，進行塗佈製程以共形形成光敏應力緩衝層236B在介電帽層232上。光敏應力緩衝層236B可覆蓋介電帽層232的頂表面232TS並在第二鈍化層228的開口230中襯於介電帽層232。此外，光敏應力緩衝層236B可覆蓋從介電帽層232的開口234暴露出的導電墊226的頂表面226TS（見第9圖）。
接下來，進行圖案化製程（包含光刻製程包含曝光步驟和顯影步驟）以形成穿過光敏應力緩衝層236B的開口238B，以暴露開口234中的導電墊226的一部分和開口230中的介電帽層232的一部分。通過光刻製程移除位於第二鈍化層228的開口230中襯於介電帽層232和直接位於開口234中導電墊226的一部分上的光敏應力緩衝層236B部分，以形成開口238B。
接著，如第3圖所示，執行類似於參考第1圖所述的凸塊製程，以在第二鈍化層228、介電帽層232和光敏應力緩衝層236B上形成導電凸塊結構240。此外，導電凸塊結構240形成穿過開口230、234和238B並與導電墊226連接。在執行了上述過程之後，如第3圖所示，根據本公開的某些實施例形成半導體結構500C。
本實施例提供一種半導體結構。根據本公開的某些實施例，半導體結構包括一個互連結構、最頂層的鈍化層和一個介電帽層。互連結構包括位於互連結構頂部的導電墊。最頂層的鈍化層設置在互連結構上。鈍化層具有第一開口以暴露導電墊的一部分。介電帽層共形形成在最頂層鈍化層上並延伸進入第一開口。介電帽層具有第二開口以暴露導電墊的一部分。介電帽層可介於第二鈍化層和隨後在導電墊上形成的導電凸塊結構之間。在某些實施例中，在形成第二開口之前，導電墊的頂表面完全被最頂層鈍化層和介電帽層覆蓋。在此階段，介電帽層可作為底下導電墊的保護層。當包含共形形成的介電帽層的中間半導體結構在執行後續凸塊製程之前長時間排隊存儲時，介電帽層可防止導電墊氧化。更具體地說，可以避免在導電墊和上覆導電凸塊結構之間的介面處發生氧化。當中間半導體結構將要接受凸塊製程時，形成第二開口穿過介電帽層以暴露在第一開口中的導電墊的一部分，以便在其上形成後續的導電凸塊結構。因此，可以減少導電凸塊結構的寄生RC，可以提高最終半導體結構的可靠性和製造品質。
雖然本發明已通過示例和首選實施例的方式進行了描述，但應理解本發明不僅限於所披露的實施例。相反，它旨在涵蓋各種修改和類似安排（對於那些熟悉技術的人來說是顯而易見的）。因此，應賦予附加的申請專利範圍最廣泛的解釋，以涵蓋所有這些修改和類似安排。
100:方向 110:方向 200:基板 202:電路元件 220:互連結構 224:第一鈍化層 224TS:頂表面 226:導電墊 226BS:底表面 226TS:頂表面 228:第二鈍化層 228TS:頂表面 228-1:下部分 228-1TS:頂表面 228-2:上部分 230:開口 230S:側壁 232:介電帽層 232S:側表面 232TS:頂表面 232US:上表面 234:開口 234S:側壁 236A,236B:光敏應力緩衝層 236SA:側表面 238A:開口 238B:開口 240:導電凸塊結構 241:下凸塊金屬層 244:導電柱 246:焊料帽 250:半導體裝置 400:中間半導體結構 500A,500B,500C:半導體結構 A1:角度 A2:角度 A3:角度 T1:厚度 T2:厚度 D1:尺寸 D2:尺寸 D3:尺寸 D4:尺寸
本發明可以通過閱讀後續的詳細描述和參考附圖中的例子來更全面地理解，其中： 第1圖是根據本公開的一些實施例的半導體結構的示意性剖視圖； 第2圖是根據本公開的一些實施例的半導體結構的示意性剖視圖； 第3圖是根據本公開的一些實施例的半導體結構的示意性剖視圖； 第4、5、6、7、8和9圖是根據本公開的一些實施例，在形成第1圖所示的半導體結構的中間階段的示意性剖視圖； 第10圖是根據本公開的一些實施例，在形成第2圖所示的半導體結構的中間階段的示意性剖視圖；和 第11圖是根據本公開的一些實施例，在形成第3圖所示的半導體結構的中間階段的示意性剖視圖。
100:方向
110:方向
200:基板
202:電路元件
220:互連結構
224:第一鈍化層
226:導電墊
226BS:底表面
226TS:頂表面
228:第二鈍化層
228TS:頂表面
230:開口
230S:側壁
232:介電帽層
232S:側表面
232TS:頂表面
234:開口
234S:側壁
240:導電凸塊結構
241:下凸塊金屬層
244:導電柱
246:焊料帽
250:半導體裝置
500A:半導體結構
A1:角度
D1:尺寸
D2:尺寸
T1:厚度
T2:厚度

Claims (24)

  1. 一種半導體結構，包括： 一個互連結構，包括位於該互連結構頂部的導電墊； 一個鈍化層設置在該互連結構上，其中該鈍化層具有第一開口以暴露該導電墊的一部分；以及 一個介電帽層共形形成在該鈍化層上並延伸進入該第一開口，其中該介電帽層具有第二開口以暴露該導電墊的該部分。
  2. 如請求項1所述的半導體結構，其中該介電帽層的頂表面是一個平面。
  3. 如請求項1所述的半導體結構，其中該第一開口與該第二開口對齊，並且該介電帽層沿著該第一開口的第一側壁形成，並與該鈍化層和從該第一開口暴露出的該導電墊的該部分接觸。
  4. 如請求項3所述的半導體結構，其中在與該鈍化層的頂表面大致平行的方向上，該第一開口具有第一尺寸，並且該第二開口具有第二尺寸，該第二尺寸小於該第一尺寸。
  5. 如請求項1所述的半導體結構，其中該介電帽層的厚度在約25埃（Å）至50微米（µm）之間。
  6. 如請求項1所述的半導體結構，其中該介電帽層在該第一開口中且遠離該鈍化層的第一側表面與該導電墊的頂表面之間的第一角度小於或等於95度。
  7. 如請求項1所述的半導體結構，進一步包括： 一個光敏應力緩衝層共形形成在該介電帽層上，其中該光敏應力緩衝層具有第三開口以暴露該導電墊的該部分。
  8. 如請求項7所述的半導體結構，其中該第二開口與該第三開口對齊。
  9. 如請求項7所述的半導體結構，其中該光敏應力緩衝層沿著該第二開口的第二側壁形成，並與該介電帽層和從該第二開口暴露出的該導電墊的一部分接觸。
  10. 如請求項9所述的半導體結構，其中在與該鈍化層的頂表面大致平行的方向上，該第二開口具有第二尺寸，並且該第三開口具有第三尺寸，該第三尺寸小於該第二尺寸。
  11. 如請求項9所述的半導體結構，其中該光敏應力緩衝層在該第二開口中且遠離該介電帽層的第二側表面與該導電墊的頂表面之間的第二角度小於或等於95度。
  12. 如請求項7所述的半導體結構，其中該光敏應力緩衝層與該介電帽層在該第一開口中係間隔設置。
  13. 如請求項12所述的半導體結構，其中在與該鈍化層的頂表面大致平行的方向上，該第二開口具有第二尺寸，並且該第三開口具有第三尺寸，該第三尺寸大於該第二尺寸。
  14. 如請求項12所述的半導體結構，其中該光敏應力緩衝層圍繞該第三開口的第二側表面與該光敏應力緩衝層的底表面之間的第三角度小於或等於95度。
  15. 如請求項1所述的半導體結構，其中該互連結構進一步包括位於該導電墊下方的第一鈍化層，其中該鈍化層是覆蓋該第一鈍化層的第二鈍化層。
  16. 如請求項15所述的半導體結構，進一步包括： 一個導電凸塊結構設置在該第二鈍化層上，該導電凸塊結構穿過該第一開口和該第二開口並與該導電墊連接，其中該介電帽層介於該第二鈍化層和該導電凸塊結構之間。
  17. 如請求項16所述的半導體結構，其中該導電凸塊結構和該導電墊包括相同材料。
  18. 如請求項16所述的半導體結構，其中該第二鈍化層和該介電帽層由不同材料製成。
  19. 一種形成半導體結構的方法，包括： 在基板上形成一個互連結構，其中該互連結構包括： 位於該互連結構頂部的導電墊；以及 位於該導電墊下方的第一鈍化層； 在該互連結構上形成第二鈍化層； 形成一個穿過該第二鈍化層的第一開口以暴露該導電墊的一部分；以及 共形形成一個介電帽層在該第二鈍化層上，其中在形成導電凸塊結構在該導電墊上之前，該導電墊的頂表面被該第一鈍化層和該介電帽層完全覆蓋。
  20. 如請求項19所述的形成半導體結構的方法，其中形成該第二鈍化層進一步包括： 形成覆蓋該導電墊頂表面的該第二鈍化層的下部分，其中該導電墊的該頂表面是一凸面； 執行平坦化製程以移除該第二鈍化層的該下部分和該導電墊的一部分，其中在執行該平坦化製程後，該導電墊的該頂表面是一平面，與該第二鈍化層的該下部分的頂表面處於同一水平；以及 形成該第二鈍化層的上部分，其覆蓋該第二鈍化層的該下部分和該導電墊的該頂表面。
  21. 如請求項19所述的形成半導體結構的方法，進一步包括： 形成一第二開口穿過該介電帽層以暴露該導電墊的該部分；以及 在該第二鈍化層上形成該導電凸塊結構，穿過該第一開口和該第二開口並與該導電墊連接。
  22. 如請求項19所述的形成半導體結構的方法，進一步包括： 在該介電帽層上共形形成一光敏應力緩衝層；以及 形成一第三開口穿過該光敏應力緩衝層以暴露該導電墊的該部分。
  23. 如請求項22所述的形成半導體結構的方法，進一步包括： 執行光刻製程以移除在該第二開口中直接位於該導電墊的該部分上的該光敏應力緩衝層的一部分以形成該第三開口。
  24. 如請求項22所述的形成半導體結構的方法，進一步包括： 執行光刻製程，以移除位於該第一開口中並襯於該介電帽層上和在該第二開口中直接位於該導電墊的該部分上的該光敏應力緩衝層的一部分，以形成該第三開口。
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