TWI460728B

TWI460728B - 記憶體控制器、記憶裝置以及判斷記憶裝置之型式的方法

Info

Publication number: TWI460728B
Application number: TW099146580A
Authority: TW
Inventors: Chi Chih Kuan; Chun Yu Chen
Original assignee: Silicon Motion Inc
Priority date: 2010-12-29
Filing date: 2010-12-29
Publication date: 2014-11-11
Also published as: US20120173798A1; TW201227738A; US8984250B2

Description

記憶體控制器、記憶裝置以及判斷記憶裝置之型式的方法

本發明係有關於一種記憶裝置，尤指一種快閃記憶體控制器，快閃記憶裝置以及判斷記憶裝置之型式的方法。

一般而言，目前的快閃記憶裝置大致上可以分為雙倍資料率反及閘型(Double Data Rate NAND-type,DDR NAND-type)快閃記憶裝置以及單倍資料率反及閘型(Single Data Rate NAND-type,SDR NAND-type)快閃記憶裝置，而快閃記憶裝置中的快閃記憶體控制器在啟動時，會主動偵測快閃記憶裝置是屬於雙倍資料率反及閘型或是單倍資料率反及閘型，之後才能正確地進行操作。

目前的快閃記憶體控制器係讀取快閃記憶體晶片中所儲存之一個特定位元的內容來判斷快閃記憶裝置的型式，然而，因為在讀取位元資料時可能會發生讀取錯誤，再加上不同廠商對該特定位元的位置定義不同，因此若是快閃記憶體控制器僅使用一個特定位元來判斷快閃記憶裝置的型式，很容易導致型式誤判，而造成後續在操作上的問題。

因此，本發明的目的之一在於提供一種記憶體控制器、一種記憶裝置以及一種判斷記憶裝置之型式的方法，其可以準確地判斷記憶裝置的型式，以解決上述的問題。

依據本發明之一實施例，一記憶體控制器包含有一時脈偵測器以及一微處理器，其中該時脈偵測器係用來偵測該記憶體控制器之一特定接腳上是否具有一時脈訊號，以產生一偵測結果；該微處理器係耦接於該時脈偵測器，且用來依據該偵測結果以判斷該記憶體控制器係被使用於哪一種型式的記憶裝置。

依據本發明之另一實施例，一種判斷一記憶裝置之型式的方法包含有：偵測設置於該記憶裝置中一記憶體控制器之一特定接腳上是否具有一時脈訊號，以產生一偵測結果；以及依據該偵測結果以判斷該記憶裝置的型式。

依據本發明之另一實施例，一記憶裝置包含有至少一記憶體晶片以及耦接於該至少一記憶體晶片的一記憶體控制器，其中該記憶體控制器包含有一時脈偵測器以及一微處理器，其中該時脈偵測器係用來偵測該記憶體控制器之一特定接腳上是否具有一時脈訊號，以產生一偵測結果；該微處理器係耦接於該時脈偵測器，且用來依據該偵測結果以判斷該記憶體控制器係被使用於哪一種型式的記憶裝置。

請參考第1A圖，第1A圖為依據本發明一實施例之一種記憶裝置100的示意圖，其中本實施例之記憶裝置100尤其係為可攜式記憶裝置(例如：符合SD/MMC、CF、MS、XD標準之記憶卡)。記憶裝置100包含有一快閃記憶體(Flash Memory)120以及一控制器，該控制器可為一記憶體控制器110，且係用來存取快閃記憶體120。依據本實施例，記憶體控制器110包含複數個接腳111_1~111_n、一微處理器112、一唯讀記憶體(Read Only Memory,ROM)112M、一時脈偵測器113、一控制邏輯114、一緩衝記憶體116、與一介面邏輯118。唯讀記憶體係用來儲存一程式碼112C，而微處理器112則用來執行程式碼112C以控制對快閃記憶體120之存取(Access)。此外，於本實施例中，接腳111_n係用來接收/傳送一時脈訊號DQS(DQ Storbe)，且接腳111_1~111_(n-1)中其一係用來接收/傳送另一時脈訊號WE(Write Enable)。

於典型狀況下，快閃記憶體120包含複數個區塊(Block)，而該控制器(例如：透過微處理器112執行程式碼112C之記憶體控制器110)對快閃記憶體120進行複製、抹除、合併資料等運作係以區塊為單位來進行複製、抹除、合併資料。另外，一區塊可記錄特定數量的資料頁(Page)，其中該控制器(例如：透過微處理器112執行程式碼112C之記憶體控制器110)對快閃記憶體120進行寫入資料之運作係以資料頁為單位來進行寫入。

實作上，透過微處理器112執行程式碼112C之記憶體控制器110可利用其本身內部之元件來進行諸多控制運作，例如：利用控制邏輯114來控制快閃記憶體120之存取運作(尤其是對至少一區塊或至少一資料頁之存取運作)、利用緩衝記憶體116進行所需之緩衝處理、以及利用介面邏輯118來與一主裝置(Host Device)溝通。

此外，當記憶裝置100為一雙倍資料率反及閘型(DDR NAND-type)快閃記憶裝置時，接腳111_n會連接到快閃記憶體120，記憶體控制器110係利用時脈訊號DQS作為傳輸資料(尤其係指主裝置所欲儲存至快閃記憶體的資料)至快閃記憶體120或自快閃記憶體120讀取資料(尤其係指主裝置所欲自快閃記憶體讀取的資料)時所使用的時脈訊號，當記憶體控制器110欲儲存資料至快閃記憶體120時，則記憶體控制器110會將時脈訊號DQS傳遞給快閃記憶體120。而當記憶體控制器110欲從快閃記憶體120讀取資料時，則記憶體控制器110會自快閃記憶體120接收時脈訊號DQS。此外，記憶體控制器110會利用時脈訊號WE作為傳輸指令或位址至快閃記憶體120時所使用的時脈訊號。以及當記憶體控制器110欲讀取快閃記憶體120中的資料時，微處理器112會傳送一讀取命令至快閃記憶體120，於微處理器112傳送該讀取命令至快閃記憶體120之後，快閃記憶體120會同步將時脈訊號DQS以及資料訊號回傳至記憶體控制器110。另一方面，當記憶裝置100為一單倍資料率反及閘型(SDR NAND-type)快閃記憶裝置時，接腳111_n則不會連接到快閃記憶體120(亦即接腳111_n為浮接狀態)。

此外，請參考第1B圖，第1B圖為雙倍資料率反及閘型中使用時脈訊號DQS來對資料訊號進行取樣的示意圖。如第1B圖所示，時脈訊號DQS係用來對資料訊號DATA進行取樣，且時脈訊號DQS其上升邊緣(rising edge)以及下降邊緣(falling edge)係同時被用來對快閃記憶體120透過接腳111_1~3等傳遞至記憶體控制器110的資料訊號DATA進行取樣。請注意到，當記憶體控制器110欲傳遞指令或位址至快閃記憶體120時，記憶體控制器110係使用時脈訊號WE作為時脈訊號，且記憶體控制器110僅於時脈訊號WE的上升邊緣對指令或位址進行取樣。

因此，藉由雙倍資料率反及閘型快閃記憶裝置以及單倍資料率反及閘型快閃記憶裝置在是否具有時脈訊號DQS上的差異，本發明一實施例便可以藉由判斷記憶體控制器110上的一特定接腳(亦即接腳111_n)是否具有一時脈訊號(亦即時脈訊號DQS)來判斷記憶裝置100的型式，尤其是，藉由判斷記憶體控制器110上的一特定接腳是否自快閃記憶體120接收時脈訊號DQS來判斷記憶裝置100的型式(亦即，判斷快閃記憶體120的型式)。

請同時參考第1A圖以及第2圖，第2圖為依據本發明一實施例之一種判斷記憶裝置100之型式的方法，參考第2圖，流程敘述如下：首先，於步驟200，流程開始，且記憶裝置100啟動以準備運作。接著，在步驟202中，微處理器112傳送一讀取命令至快閃記憶體120以要求讀取快閃記憶體120中的資料。接著，在步驟204中，於微處理器112傳送該讀取命令至記憶體晶片120之後，時脈偵測器113偵測接腳111_n上是否具有時脈訊號DQS，若接腳111_n上具有時脈訊號DQS，則流程進入步驟206且設定記憶體控制器110為雙倍資料率反及閘型模式；若接腳111_n上不具有時脈訊號DQS，則流程進入步驟208且設定記憶體控制器110為單倍資料率反及閘型模式。當記憶體控制器110被設定為雙倍資料率反及閘型模式時，則記憶體控制器110會指示相關電路(例如，控制邏輯114)利用時脈訊號DQS來對資料訊號DATA進行取樣，亦即，利用時脈訊號DQS其上升邊緣(rising edge)以及下降邊緣(falling edge)來對資料訊號DATA進行取樣。

此外，參考第1B圖，由於時脈訊號DQS的電壓準位會在相應的邏輯”1”與”0”間變動，因此，在步驟204中，可以藉由偵測接腳111_n上的電壓準位是否有狀態變動(toggle)以決定接腳111_n上是否具有時脈訊號DQS，亦即，若是接腳111_n上的電壓準位的狀態沒有變動，則代表接腳111_n上不具有時脈訊號DQS，反之，若是接腳111_n上的電壓準位的狀態有變動，則代表接腳111_n上具有時脈訊號DQS；特別地，亦可以對接腳111_n上的電壓準位是否有狀態變動進行複數次偵測，才決定接腳111_n上是否具有時脈訊號DQS，以避免接腳111_n受到不正常信號的干擾而造成誤判。

請參考第3圖，第3圖為依據本發明一實施例之時脈偵測器300的示意圖。如第3圖所示，時脈偵測器300包含有正反器310、330、包含有複數個正反器320_1~320_M的一正反器組320以及一檢查邏輯340，其中正反器310、330的時脈接收端係耦接於一系統時脈訊號CLK，而正反器320_1~320_M的時脈接收端係耦接於接腳111_n，且正反器330的輸出端有一預設邏輯電壓“0”。上述之正反器可為D型正反器，但不以此為限。在時脈偵測器300的操作上，首先，在記憶裝置100啟動後，微處理器112會先傳送一致能訊號EN(例如邏輯“1”)至正反器310的輸入端D，而正反器310會將致能訊號EN傳送至正反器320_1。接著，若是記憶裝置100為雙倍資料率反及閘型快閃記憶裝置，則由於接腳111_n會具有時脈訊號DQS(亦即，時脈訊號DQS的電壓準位會在相應的邏輯”1”與”0”間變動)，致能訊號EN會持續向後傳送至檢查邏輯340，因此檢查邏輯340便可以接收到代表邏輯“1”的致能訊號EN；另一方面，若是記憶裝置100為單倍資料率反及閘型快閃記憶裝置，則由於接腳111_n不具有時脈訊號DQS，正反器組320無法將致能訊號EN向後傳送至檢查邏輯340，因此檢查邏輯340便僅接收到邏輯“0”。因此，檢查邏輯340便可以藉由判斷正反器330之輸出端的電壓準位來判斷記憶裝置100的型式。

需注意的是，第3圖中設置包含有多個反器的正反器組320的目的在於避免因為接腳111_n上有雜訊造成電壓準位在相應的邏輯”1”與”0”間變動，進而造成檢查邏輯340將單倍資料率反及閘型快閃記憶裝置誤判為雙倍資料率反及閘型快閃記憶裝置；換句話說，正反器組320需要時脈訊號DQS的電壓準位會在相應的邏輯”1”與”0”間變動多次之後才會將致能訊號EN向後傳送至檢查邏輯340，如此一來，便可以避免雜訊的干擾而造成記憶裝置100型式的誤判。然而，第3圖所示之時脈偵測器300僅為一範例說明，於本發明之其他實施例中，時脈偵測器300中的正反器組320可以僅包含有單一個正反器，這些設計上的變化均應隸屬於本發明的範疇。

請參考第4圖，第4圖為依據本發明另一實施例之時脈偵測器400的示意圖。如第4圖所示，時脈偵測器400包含有一取樣單元420、一判斷單元420以及一計數器430。在時脈偵測器400的操作上，取樣單元410係利用一系統時脈訊號CLK來對來自接腳111_n的時脈訊號DQS進行取樣，以產生一取樣後訊號S1，其中系統時脈訊號CLK的大於係大於時脈訊號DQS的頻率；接著，判斷單元420判斷取樣單元410所輸出之取樣後訊號S1的狀態是否有改變(例如從邏輯“0”變為邏輯“1”)，若是判斷單元420判斷取樣後訊號S1的狀態有改變，則產生一致能訊號S2至計數器430以增加計數器430所計算之一計數值；若是判斷單元420判斷取樣後訊號S1的狀態沒有改變，則不產生致能訊號S2至計數器430(亦即計數值不會增加)。如此一來，便可以藉由計數器430所計算出之計數值來判斷記憶裝置100的型式(例如若是計數值大於一臨界值，則判斷記憶裝置100為雙倍資料率反及閘型快閃記憶裝置；若是計數值不大於該臨界值，記憶裝置100為單倍資料率反及閘型快閃記憶裝置)。

簡要歸納本發明，於本發明之記憶體控制器中、記憶裝置以及判斷記憶裝置之型式的方法中，係偵測該記憶體控制器之一特定接腳上是否具有一第一時脈訊號，以判斷該記憶裝置是屬於哪一種型式，如此一來，相較於習知快閃記憶裝置，本發明可以更準確地判斷出記憶裝置的型式，而避免因為記憶裝置型式的誤判而造成後續在操作上的問題。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．記憶裝置

110．．．記憶體控制器

111_1~111_n．．．接腳

112．．．微處理器

112C．．．程式碼

112M．．．唯讀記憶體

113、300、400．．．時脈偵測器

114．．．控制邏輯

116．．．緩衝記憶體

118．．．介面邏輯

120．．．快閃記憶體

200~208．．．流程

310、320_1~320_M、330．．．正反器

320．．．正反器組

340．．．檢查邏輯

410．．．取樣單元

420．．．判斷單元

430．．．計數器

第1A圖為依據本發明一實施例之一種記憶裝置的示意圖。

第1B圖為雙倍資料率反及閘型中使用時脈訊號DQS來對資料訊號進行取樣的示意圖。

第2圖為依據本發明一實施例之一種判斷記憶裝置之型式的方法。

第3圖為依據本發明一實施例之時脈偵測器的示意圖。

第4圖為依據本發明另一實施例之時脈偵測器的示意圖。