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TWI452846B - 分段式類比數位轉換器及其方法 - Google Patents

分段式類比數位轉換器及其方法 Download PDF

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TWI452846B
TWI452846B TW099144332A TW99144332A TWI452846B TW I452846 B TWI452846 B TW I452846B TW 099144332 A TW099144332 A TW 099144332A TW 99144332 A TW99144332 A TW 99144332A TW I452846 B TWI452846 B TW I452846B
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adc
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TW201228245A (en
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Soon Jyh Chang
Ying Zu Lin
chun cheng Liu
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Univ Nat Cheng Kung
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Description

分段式類比數位轉換器及其方法
本發明涉及分段式類比數位轉換器，尤指一種利用一X .5位元的快閃式類比數位轉換器(flash ADC)、一Y 位元的逐漸趨近式類比數位轉換器(SAR ADC)與一(X +Y )位元的電容性分段式數位類比轉換器(DAC)所組成之分段式類比數位轉換器(segmented ADC)。
傳統上，一般的半域轉換ADC(subrange ADC)是由二個flash ADC所組成。第一圖顯示一傳統的subrange ADC之示意圖。在第一圖中，該subrange ADC接收一輸入電壓Vin，且包含一X-位元快閃粗調ADC、一階梯電阻串(resistor ladder)、一Y-位元快閃細調ADC、一切換網路與一解碼器，用以產生一對應於一輸入訊號(其產生該輸入電壓Vin)之具X+Y位元之數位碼(第二圖為第一圖之六位元實施例，該subrange ADC接收一參考電壓Vref與一輸入電壓Vin，產生該對應之數位碼Dout，且包括一解碼器、二比較器陣列、複數個開關與二增益為1之緩衝器)。就該第一圖所示之傳統的subrange ADC的架構而言，如果粗調類比數位轉換器的解析度為該X位元，且細調類比數位轉換器的解析度為該Y位元，則細調類比數位轉換器需要一個參考電壓轉換網路(reference switching network)來切換該細調類比數位轉換器所需的參考電壓。相對於flash ADC，subrange ADC所需的比較器數目較少，但其所需的轉換時間較長，且在較高解析度的情況下，過於複雜的切換網路造成設計的困難。因此，這種組合的subrange ADC很難超過8個位元解析度。另，逐漸趨近式類比數位轉換器(SAR ADC)可以達到高能量效率的類比數位轉換，但其必須經歷多次循環才能完成一筆資料的轉換，操作速度因而受到限制。簡言之，SAR ADC具有低功耗的特性，而flash ADC具有高速運作的優點，適當地結合flash ADC與SAR ADC，可實現高速低功耗的subrange ADC，第三圖顯示一由flash ADC與SAR ADC構成的subrange ADC之示意圖。如第三圖所示者為一直覺式的設計方式。在第三圖中，該subrange ADC接收一輸入電壓Vin，且包含一X-位元快閃粗調ADC、一resistor ladder、一Y-位元SAR細調ADC、一切換網路與一解碼器，用以產生一對應於輸入訊號(其產生該輸入電壓Vin)之具X+Y位元之數位碼(第四圖所示為第三圖之六位元實施例，該SAR ADC接收一輸入電壓Vin與一參考電壓Vref，產生該對應之數位碼Dout，且包括一比較器陣列、一參考電壓產生電路、複數個開關、一接收參考電壓Vrefp與Vrefn之電容陣列、一比較器、一SAR邏輯與一解碼器)。然而，為了降低功率消耗，flash ADC中階梯電阻串的電阻值並不低，經由參考電壓轉換網路推動SAR ADC的電容陣列，其RC時間常數值往往不小，使得此一過程中參考電壓的穩定速度很慢，拉長了所需的轉換時間。
一般而言，在SAR ADC中所使用之二元權重(binary weighted)的電容陣列，比起分離式(split)或是C-2C的電容陣列，有較佳的線性度，可以避免複雜的數位校正。但binary weighted電容陣列的缺點在於其最大位元的電容值，是其餘所有位元的總和。這也意味，要增加一個位元，電容陣列整體的電容值，就會變為二倍。在設計高解析度版本時，過大的輸入電容值將會限制輸入頻寬並且導致電容的切換需要更大的能量消耗。以一個SAR ADC而言，在一次的比較結束之後，在下個比較開始之前，必須確認該SAR ADC中之DAC的電壓已經穩定到所需的精確度，於整個轉換過程，電容陣列中權重最大的電容(為電容陣列整體電容值的1/2)所需的穩定時間最久，其為SAR ADC操作速度的主要瓶頸所在。但如採用flash ADC加速權重最大的前幾個電容，使整體subrange ADC只要經過一次大電壓的變動，對於之後的操作，因細調SAR ADC中權重最大的電容相對而言已大幅降低，所需的穩定時間亦可相對縮短，具有速度上的好處。
因此本發明嚐試組合flash與SAR二種ADC來截長補短，得到二者的好處。
職是之故，發明人鑒於習知技術之缺失，乃思及改良發明之意念，終能發明出本案之「分段式類比數位轉換器及其方法」。
本案之主要目的在於提供一種包含一X.5位元的flash ADC、一Y位元的SAR ADC與一(X+Y)位元的電容性分段式DAC之分段式ADC，該flash ADC控制該DAC的溫度計碼式粗調電容，而該SAR ADC控制該DAC的二元式細調電容；比起純二元式DAC，該溫度計碼式DAC可降低大電容切換時所產生的微分非線性(DNL)，且因該flash ADC同時進行前X位元的類比數位轉換，亦提昇了該分段式ADC的整體取樣速度。
本案之又一主要目的在於提供一種segmented ADC，包含一第一電容陣列，具2(2(N+1)-2)等值電容，共分為N個群組，各該群組用以代表自一最高有效位元(MSB)至一最低有效位元(LSB)之M個位元中之前N個位元；一逐漸趨近式ADC，包括一第二電容陣列，其中該第一與該第二電容陣列之各該位元上連接至少一具一第一端與一第二端之電容，該第一端連接於一輸入訊號之一正輸入端或一負輸入端，該第二端切換連接於一第一參考電壓源與一第二參考電壓源，以分別接收一第一參考電壓或一第二參考電壓；以及一快閃ADC，接收該第一與該第二參考電壓與該輸入訊號之該正、負輸入端之一正、負輸入電壓，且產生兩組各(2(N+1)-2)個輸出訊號，其中當依該兩組各(2(N+1)-2)個輸出訊號同步決定是否調整該N個群組之各該位元之一電位水準。
本案之下一主要目的在於提供一種segmented ADC，包含一第一電容陣列，具2(2(N+1)-2)電容，共分為N個群組，各該群組用以代表自一MSB至一LSB之前N個位元，各該位元上連接至少一具一第一端與一第二端之電容，該第一端連接於一輸入訊號之一正輸入端或一負輸入端，該第二端切換連接於一第一參考電壓源與一第二參考電壓源，以分別接收一第一參考電壓或一第二參考電壓；以及一快閃ADC，具一由2(N+1)-2個電阻串連所組成之參考電壓產生電路，接收該第一與該第二參考電壓與該輸入訊號之該正、負輸入端之一正、負輸入電壓，以同步決定是否調整該N個群組之各該位元之一電位水準，並調整該位元上之該至少一電容之一電壓值，其中該參考電壓產生電路中除一第一與一最後之電阻具有一相對較高之第一電阻值外，其餘2(N+1)-4個電阻均具有一相對較低之第二電阻值以容忍一相對較大之該正、負輸入電壓之偏移。
本案之再一主要目的在於提供一種調整一segmented ADC之控制方法，包含下列之步驟：提供分為N個群組之2(2(N+1)-2)等值電容與一分壓電路，其中各該群組用以代表自一MSB至一LSB之前N個位元，各該位元連接至少一具一第一端與一第二端之一電容，各該電容具相同之電容值，該第一端接收一輸入訊號，且該第二端選擇性接收一第一參考電壓或一第二參考電壓；分別比較該輸入訊號所產生之一正、負電壓值和該第一參考電壓與該第二參考電壓流經該分壓電路所產生之兩組各(2(N+1)-2)個分壓以產生兩組各(2(N+1)-2)個輸出訊號；以及依該兩組各(2(N+1)-2)個輸出訊號同步決定是否調整該N個群組之各該位元之各該電容之一電位水準。
為了讓本發明之上述目的、特徵、和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
有別於傳統方式，本發明使用了設計較簡單的電容式的陣列來產生細調類比數位轉換器所需要的參考電壓。第五圖顯示一依據本發明構想之第一較佳實施例的由flash ADC與SAR ADC構成的分段式ADC之示意圖。在第五圖中，該分段式ADC接收一輸入電壓Vin，且包含一X-位元快閃粗調ADC、一resistor ladder、一Y-位元SAR細調ADC、一參考DAC與一解碼器，用以產生一對應於一輸入訊號(其產生該輸入電壓Vin)之具X+Y位元之數位碼(第六圖所示為為第五圖之六位元實施例，該SAR ADC接收一輸入電壓Vin與一參考電壓Vref，產生該對應之數位碼Dout，且包括一比較器陣列、一參考電壓產生電路、複數個開關、接收參考電壓Vrefp與Vrefn之一粗調電容陣列(32+16+8C，其為一第一電容陣列)與一細調電容陣列(4C+2C+C+C，其為一第二電容陣列)、一比較器、一SAR邏輯與一解碼器)。如第五圖所示之分段式ADC避免了傳統的subrange ADC最複雜地參考電壓切換網路，亦不需經由階梯電阻串的大電阻來調整SAR ADC的參考電壓，可以有效避免參考電壓的穩定速度很慢的問題。
第七圖顯示一依據本發明構想之第一較佳實施例的由3.5位元之flash ADC與6位元之SAR ADC所構成的一9位元之分段式ADC之示意圖。依據本發明構想之第一較佳實施例，其為：提供一種segmented ADC，包含一第一電容陣列，具2(2(N+1)-2)等值電容，共分為N個群組，各該群組用以代表自一MSB至一LSB之M個位元中之前N個位元；一逐漸趨近式ADC，包括一第二電容陣列，其中該第一與該第二電容陣列之各該位元上連接至少一具一第一端與一第二端之電容(Cci =Cc(i+1) =CF5 ，2CFj =CF(j+1) ，其中i=1-13且j=1-4)，該第一端連接於一輸入訊號之一正輸入端(接收Vinp)或一負輸入端(接收Vinn)，該第二端切換連接於一第一參考電壓源與一第二參考電壓源，以分別接收一第一參考電壓(Vrefp)或一第二參考電壓(Vrefn)；以及一快閃ADC，接收該第一參考電壓(Vrefp)與該第二參考電壓(Vrefn)與該輸入訊號之該正、負輸入端之一正輸入電壓(Vinp)與一負輸入電壓(Vinn)，產生兩組各(2(N+1)-2)個輸出訊號，且依該兩組各(2(N+1)-2)個輸出訊號同步決定是否調整該N個群組之各該位元之一電位水準。
如第七圖所示之segmented ADC更包括一第一與一第二升壓開關(bootstrapped switch)、一錯誤校正電路(DEC)與一連接該正、負輸入端之比較器，其中該輸入訊號為一差動訊號(據以產生該Vinp與該Vinn)，該第一與該第二升壓開關分別連接於該正、負輸入端與該比較器之間，用於讓該差動訊號完全通過該正、負輸入端，該SAR ADC包括一第一數位控制電路(未顯示)，該flash ADC包括一第二數位控制電路(未顯示)，該數位錯誤校正(DEC)電路連接於該SAR ADC和該flash ADC，且產生與該輸入訊號相匹配之一數位碼。其中該flash ADC為一“N.5”位元(此處為3.5位元)之flash ADC，產生N+1個(此處為4位元)輸出信號，經由該DEC以產生對應該前N個位元(此處為3位元)之該數位碼，此一做法用於容忍一偏移誤差(offset)之產生在第七圖中，該第二電容陣列具該M位元中之後M-N個位元或後M-N-1個位元(此處所示為M-N-1個位元，亦即9-3-1=5位元)，該比較器之一比較結果及一二元搜索演算法被用以調整該M位元中之該後M-N個位元或該後M-N-1個位元之一電位水準(此處所示為調整該M-N-1個位元，亦即9-3-1=5位元之電位水準)，以產生該數位碼，且當該第二電容陣列僅具該後M-N-1個位元時，意指有別於傳統之電容下板取樣方式，乃運用一上板取樣方法，使該第二電容陣列雖只具有該M-N-1個位元，但可獲得M-N個位元的數位碼。
第八圖(a)與(b)分別顯示一依據傳統之SAR ADC與依據本發明構想的如第七圖所示之分段式ADC的時序操作圖。對照第八圖(b)與(a)，即可作為本發明所提出之segmented ADC與一個純粹SAR ADC的時序操作之一比較。因為本發明所提出之該segmented ADC將前面幾個較大的電容(例如，此處所示為3個)以高速flash ADC同步處理，使整體subrange ADC只要經過一次大電壓的變動，其對於之後的操作，因細調SAR ADC中權重最大的電容相對而言已大幅降低，所需的穩定時間亦可相對縮短，所以可以將之後幾個較快穩定的轉換加速，來獲取更大速度上的效益。
第九圖(a)與(b)分別顯示一依據本發明構想之第一較佳實施例的經過該flash ADC之後的殘值訊號轉換曲線與依據本發明構想之第一較佳實施例的參考電壓產生電路。第九圖(a)是本發明所提出之segmented ADC經過該flash ADC第一階段的處理之後所產生的殘值轉換曲線(residue plot)。這個轉換曲線非常類似於一個管線式類比數位轉換器的轉換曲線，唯一不同之處在於殘值並沒有被放大。也因為這不是一個整數位元的架構，所以這個架構可以容忍一定程度的比較器輸入電壓偏移(offset)。本發明此一設計的好處在於，在此實施例中該flash ADC只要維持3位元的準確度，而不用將其準確度要求提升至9位元。而在第九圖(b)中，顯示該flash ADC所包括之一由2(N+1)-2個電阻串連所組成之參考電壓產生電路，且該參考電壓產生電路中除一第一與一最後之電阻具有一相對較高之第一電阻值(3R)外，其餘2(N+1)-4個電阻均具有一相對較低之第二電阻值(2R)，以產生實現第九圖(a)所需的參考電壓(亦即殘值轉換曲線轉折處之輸入電壓值)。
第十圖則是電容陣列的轉換。傳統上binary-weighted的電容陣列會在最大位元切換時，往往有最差之微分非線性(DNL)效能，而在本發明所提出之segmented ADC中使用了flash ADC中比較器陣列所輸出之溫度計碼，將純binary-weighted的形式被轉換為segmented的形式(大電容為溫度計碼式，小電容為binary-weighted)。這樣的設計可有效改善DNL效能。除此之外，在本發明所提出之segmented ADC中使用快閃式ADC為前級的好處之一，就是幾個比較大的電容切換，是同時進行的。以一個SAR ADC而言，在一次的比較結束之後，在下個比較開始之前，必須確認DAC的電壓已經穩定到所需的精確度。而在這裡，segmented ADC只要經過一次大電壓的變動，其對於之後的操作，因細調SAR ADC中權重最大的電容相對而言已大幅降低，具有速度上的好處。
上述依據本發明構想之第一較佳實施例，亦可上位化為依據本發明構想之第二較佳實施例，其為：提供一種segmented ADC，包含一第一電容陣列，具2(2(N+1)-2)電容，共分為N個群組，各該群組用以代表自一MSB至一LSB之前N個位元，各該位元上連接至少一具一第一端與一第二端之電容(Cci =Cc(i+1) =CF5 ，2CFj =CF(j+1) ，其中i=1-13且j=1-4)，該第一端連接於一輸入訊號之一正輸入端(接收Vinp)或一負輸入端(接收Vinn)，該第二端切換連接於一第一參考電壓源與一第二參考電壓源，以分別接收一第一參考電壓(Vrefp)或一第二參考電壓(Vrefn)；以及一快閃ADC，具一由2(N+1)-2個電阻串連所組成之參考電壓產生電路，接收該第一參考電壓(Vrefp)與該第二參考電壓(Vrefn)與該輸入訊號之該正、負輸入端之一正輸入電壓(Vinp)與一負輸入電壓(Vinn)，以同步決定是否調整該N個群組之各該位元之一電位水準，並調整該位元上之該至少一電容之一電壓值，其中該參考電壓產生電路中除一第一與一最後之電阻具有一相對較高之第一電阻值(例如，3R，見第九圖(b))外，其餘2(N+1)-4個電阻均具有一相對較低之第二電阻值(例如，2R，見第九圖(b))，以容忍一相對較大之該正、負輸入電壓之偏移。該2(2(N+1)-2)電容均為等值電容，且其中(2(N+1)-2)電容之各該第一端與該正輸入端連接，而另(2(N+1)-2)電容之各該第一端與該負輸入端連接。
上述依據本發明構想之第一與第二較佳實施例，亦可上位化為依據本發明構想之第三較佳實施例，其為：提供一種調整一segmented ADC之控制方法，包含下列之步驟：提供分為N個群組之2(2(N+1)-2)等值電容與一分壓電路，其中各該群組用以代表自一MSB至一LSB之前N個位元，各該位元連接至少一具一第一端與一第二端之一電容，各該電容具相同之電容值，該第一端接收一輸入訊號，且該第二端選擇性接收一第一參考電壓或一第二參考電壓；分別比較該輸入訊號所產生之一正、負電壓值和該第一參考電壓與該第二參考電壓流經該分壓電路所產生之兩組各(2(N+1)-2)個分壓以產生兩組各(2(N+1)-2)個輸出訊號；以及依該兩組各(2(N+1)-2)個輸出訊號同步決定是否調整該N個群組之各該位元之各該電容之一電位水準。
依據本發明構想之第三較佳實施例所述之方法更包括一步驟：依據調整後該N個群組中各該電容之該電壓值產生分別對應於該N個位元之N個數位碼。
上述依據本發明構想之第三較佳實施例所述之方法，自該MSB至該LSB共計有M個位元，且該方法更包括下列之步驟：提供一具該M位元中之後(M-N)個或後(M-N-1)個位元之電容陣列，其中各該位元連接至少一具一第一端與一第二端之一電容，該第一端接收該輸入訊號，且該第二端選擇性接收該第一參考電壓或該第二參考電壓；運用一二元搜索演算法以調整該後(M-N)個或該後(M-N-1)個位元之各該電位水準，俾產生對應於該後(M-N)個或該後(M-N-1)個位元之(M-N)個或(M-N-1)個數位碼；以及當該電容陣列具該後(M-N-1)個位元時，運用一上板取樣方法，使該電容陣列雖只具有該M-N-1個位元，但可獲得該M-N個位元的數位碼。
第十一圖(a)與(b)分別顯示一依據本發明構想之第一較佳實施例的分段式ADC與依據傳統之SAR ADC之DNL的均方根(rms)示意圖。而第十一圖(c)與(d)則分別顯示一依據本發明構想之第一較佳實施例的分段式ADC與依據傳統之SAR ADC之INL的均方根(rms)之示意圖。第十一圖(a)至(d)是利用Matlab所建立的model所模擬出來的結果。將電容加入一個不匹配(一個標準差為3%)。經過一千次的模擬，傳統方法的rms的結果如第十一圖(a)與(c)所示。依據本發明構想之第一較佳實施例之rms的結果如第十一圖(b)與(d)所示。可以觀察到，雖然INL並不會有變化，但是依據本發明構想之第一較佳實施例的分段式ADC的DNL較諸傳統之SAR ADC的DNL確實得到了明顯的改善。
實施例：
1.　一種分段式類比數位轉換器(segmented ADC)，包含：一第一電容陣列，具2(2(N+1)-2)等值電容，共分為N個群組，各該群組用以代表自一最高有效位元(MSB)至一最低有效位元(LSB)之M個位元中之前N個位元；一逐漸趨近式ADC，包括一第二電容陣列，其中該第一與該第二電容陣列之各該位元上連接至少一具一第一端與一第二端之電容，該第一端連接於一輸入訊號之一正輸入端或一負輸入端，該第二端切換連接於一第一參考電壓源與一第二參考電壓源，以分別接收一第一參考電壓或一第二參考電壓；以及一快閃ADC，接收該第一與該第二參考電壓與該輸入訊號之該正、負輸入端之一正、負輸入電壓，產生兩組各(2(N+1)-2)個輸出訊號，且依該兩組各(2(N+1)-2)個輸出訊號同步決定是否調整該N個群組之各該位元之一電位水準。
2.根據實施例1所述之轉換器更包括一第一與一第二升壓開關(bootstrapped switch)、一錯誤校正電路與一連接該正、負輸入端之比較器，其中該輸入訊號為一差動訊號，該第一與該第二升壓開關分別連接於該正、負輸入端與該比較器之間，用於讓該差動訊號完全通過該正、負輸入端；該逐漸趨近式ADC包括一第一數位控制電路，該快閃ADC包括一第二數位控制電路，該錯誤校正電路連接於該逐漸趨近式ADC和該快閃ADC，且產生與該輸入訊號相匹配之一數位碼。
3.根據實施例1或2所述之轉換器，其中該第二電容陣列具該M位元中之後M-N個位元或後M-N-1個位元，該比較器之一比較結果及一二元搜索演算法被用以調整該M位元中之該後M-N個位元或該後M-N-1個位元之一電位水準，以產生該數位碼，且當該第二電容陣列僅具該後M-N-1個位元時，運用一上板取樣方法，使該第二電容陣列雖只具有該M-N-1個位元，但可獲得M-N個位元的數位碼。
4.根據以上任一實施例所述之轉換器，其中該快閃ADC包括一由2(N+1)-2個電阻串連所組成之參考電壓產生電路，且該參考電壓產生電路中除一第一與一最後之電阻具有一相對較高之第一電阻值外，其餘2(N+1)-4個電阻均具有一相對較低之第二電阻值以產生一具偏移誤差容忍能力所需之參考電壓。
5.根據以上任一實施例所述之轉換器，其中該快閃ADC為一“N.5”位元之快閃ADC，產生N+1個輸出信號，經由該錯誤校正電路以產生對應該前N個位元之該數位碼，此一做法用於容忍一偏移誤差(offset)之產生。
6.一種分段式類比數位轉換器(segmented ADC)，包含：一第一電容陣列，具2(2(N+1)-2)電容，共分為N個群組，各該群組用以代表自一最高有效位元(MSB)至一最低有效位元(LSB)之前N個位元，各該位元上連接至少一具一第一端與一第二端之電容，該第一端連接於一輸入訊號之一正輸入端或一負輸入端，該第二端切換連接於一第一參考電壓源與一第二參考電壓源，以分別接收一第一參考電壓或一第二參考電壓；以及一快閃ADC，具一由2(N+1)-2個電阻串連所組成之參考電壓產生電路，接收該第一與該第二參考電壓與該輸入訊號之該正、負輸入端之一正、負輸入電壓，以同步決定是否調整該N個群組之各該位元之一電位水準，並調整該位元上之該至少一電容之一電壓值，其中該參考電壓產生電路中除一第一與一最後之電阻具有一相對較高之第一電阻值外，其餘2(N+1)-4個電阻均具有一相對較低之第二電阻值以產生一具偏移誤差容忍能力所需之參考電壓。
7.根據實施例6所述之轉換器，其中該2(2(N+1)-2)電容均為等值電容，且其中(2(N+1)-2)電容之各該第一端與該正輸入端連接，而另(2(N+1)-2)電容之各該第一端與該負輸入端連接。
8.一種調整一分段式類比數位轉換器(segmented ADC)之控制方法，包含下列之步驟：提供分為N個群組之2(2(N+1)-2)等值電容與一分壓電路，其中各該群組用以代表自一最高有效位元(MSB)至一最低有效位元(LSB)之前N個位元，各該位元連接至少一具一第一端與一第二端之一電容，各該電容具相同之電容值，該第一端接收一輸入訊號，且該第二端選擇性接收一第一參考電壓或一第二參考電壓；分別比較該輸入訊號所產生之一正、負電壓值和該第一參考電壓與該第二參考電壓流經該分壓電路所產生之兩組各(2(N+1)-2)個分壓以產生兩組各(2(N+1)-2)個輸出訊號；以及依該兩組各(2(N+1)-2)個輸出訊號同步決定是否調整該N個群組之各該位元之各該電容之一電位水準。
9.根據實施例8所述之方法更包括一步驟：依據調整後該N個群組中各該電容之該電壓值產生分別對應於該N個位元之N個數位碼。
10.根據實施例8或9所述之方法，其中自該MSB至該LSB共計有M個位元，且該方法更包括下列之步驟：提供一具該M位元中之後(M-N)個或後(M-N-1)個位元之電容陣列，其中各該位元連接至少一具一第一端與一第二端之一電容，該第一端接收該輸入訊號，且該第二端選擇性接收該第一參考電壓或該第二參考電壓；運用一二元搜索演算法以調整該後(M-N)個或該後(M-N-1)個位元之各該電位水準，俾產生對應於該後(M-N)個或該後(M-N-1)個位元之(M-N)個或(M-N-1)個數位碼；以及當該電容陣列具該後(M-N-1)個位元時，運用一上板取樣方法，使該電容陣列雖只具有該M-N-1個位元，但可獲得該M-N個位元的數位碼。
綜上所述，本發明提供一種包含一X.5位元的flash ADC、一Y位元的SAR ADC與一(X+Y)位元的電容性分段式DAC之分段式ADC，該flash ADC控制該DAC的溫度計碼式粗調電容，而該SAR ADC控制該DAC的二元式細調電容；比起純二元式DAC，該溫度計碼式DAC可降低大電容切換時所產生的微分非線性(DNL)，且因該flash ADC同時進行前X位元的類比數位轉換，亦提昇了該分段式ADC的整體取樣速度，故其確實具有進步性與新穎性。
是以，縱使本案已由上述之實施例所詳細敘述而可由熟悉本技藝之人士任施匠思而為諸般修飾，然皆不脫如附申請專利範圍所欲保護者。
第一圖：其係顯示一傳統的subrange ADC之示意圖；
第二圖：其係顯示一傳統的6位元subrange ADC之實施例的示意圖；
第三圖：其係顯示一由flash ADC與SAR ADC構成的subrange ADC之示意圖；
第四圖：其係顯示一由flash ADC與SAR ADC構成的6位元subrange ADC之實施例；
第五圖：其係顯示一依據本發明構想之第一較佳實施例的由flash ADC與SAR ADC構成的分段式ADC之示意圖；
第六圖：其係顯示一依據本發明構想之第一較佳實施例的由flash ADC與SAR ADC構成的6位元分段式ADC之示意圖；
第七圖：其係顯示一依據依據本發明構想之第一較佳實施例的由3.5位元之flash ADC與6位元之SAR ADC所構成的9位元分段式ADC之示意圖；以及
第八圖(a)與(b)：其係分別顯示一依據傳統之SAR ADC與依據本發明構想的如第七圖所示之分段式ADC的時序操作圖；
第九圖(a)與(b)：其係分別顯示一依據本發明構想之第一較佳實施例的經過快閃式類比數位轉換器之後的殘值訊號轉換曲線與依據本發明構想之第一較佳實施例的參考電壓產生電路；
第十圖(a)與(b)：其係分別顯示一依據傳統之SAR ADC的二元權重之電容陣列與依據本發明構想之第一較佳實施例的分段式之電容陣列的示意圖；
第十一圖(a)與(b)：其係分別顯示一依據本發明構想之第一較佳實施例的分段式ADC與依據傳統之SAR ADC之rms的DNL之示意圖；以及
第十一圖(c)與(d)：其係分別顯示一依據本發明構想之第一較佳實施例的分段式ADC與依據傳統之SAR ADC之rms的INL之示意圖。

Claims (10)

  1. 一種分段式類比數位轉換器(segmented ADC)，包含：一第一電容陣列，具2(2(N+1)-2)等值電容，共分為N個群組，各該群組用以代表自一最高有效位元(MSB)至一最低有效位元(LSB)之M個位元中之前N個位元；一逐漸趨近式ADC，包括一第二電容陣列，其中該第一與該第二電容陣列之各該位元上連接至少一具一第一端與一第二端之電容，該第一端連接於一輸入訊號之一正輸入端或一負輸入端，該第二端切換連接於一第一參考電壓源與一第二參考電壓源，以分別接收一第一參考電壓或一第二參考電壓；以及一快閃ADC，接收該第一與該第二參考電壓與該輸入訊號之該正、負輸入端之一正、負輸入電壓，產生兩組各(2(N+1)-2)個輸出訊號，且依該兩組各(2(N+1)-2)個輸出訊號同步決定是否調整該N個群組之各該位元之一電位水準。
  2. 如申請專利範圍第1項所述之轉換器更包括一第一與一第二升壓開關(bootstrapped switch)、一錯誤校正電路與一連接該正、負輸入端之比較器，其中該輸入訊號為一差動訊號，該第一與該第二升壓開關分別連接於該正、負輸入端與該比較器之間，用於讓該差動訊號完全通過該正、負輸入端；該逐漸趨近式ADC包括一第一數位控制電路，該快閃ADC包括一第二數位控制電路，該錯誤校正電路連接於該逐漸趨近式ADC和該快閃ADC，且產生與該輸入訊號相匹配之一數位碼。
  3. 如申請專利範圍第2項所述之轉換器，其中該第二電容陣列具該M位元中之後M-N個位元或後M-N-1個位元，該比較器之一比較結果及一二元搜索演算法被用以調整該M位元中之該後M-N個位元或該後M-N-1個位元之一電位水準，以產生該數位碼，且當該第二電容陣列僅具該後M-N-1個位元時，運用一上板取樣方法，使該第二電容陣列雖只具有該M-N-1個位元，但可獲得M-N個位元的數位碼。
  4. 如申請專利範圍第1項所述之轉換器，其中該快閃ADC包括一由2(N+1)-2個電阻串連所組成之參考電壓產生電路，且該參考電壓產生電路中除一第一與一最後之電阻具有一相對較高之第一電阻值外，其餘2(N+1)-4個電阻均具有一相對較低之第二電阻值以產生一具偏移誤差容忍能力所需之參考電壓。
  5. 如申請專利範圍第1項所述之轉換器，其中該快閃ADC為一“N.5”位元之快閃ADC，產生N+1個輸出信號，經由該錯誤校正電路以產生對應該前N個位元之該數位碼，此一做法用於容忍一偏移誤差(offset)之產生。
  6. 一種分段式類比數位轉換器(segmented ADC)，包含：一第一電容陣列，具2(2(N+1)-2)電容，共分為N個群組，各該群組用以代表自一最高有效位元(MSB)至一最低有效位元(LSB)之前N個位元，各該位元上連接至少一具一第一端與一第二端之電容，該第一端連接於一輸入訊號之一正輸入端或一負輸入端，該第二端切換連接於一第一參考電壓源與一第二參考電壓源，以分別接收一第一參考電壓或一第二參考電壓；以及一快閃ADC，具一由2(N+1)-2個電阻串連所組成之參考電壓產生電路，接收該第一與該第二參考電壓與該輸入訊號之該正、負輸入端之一正、負輸入電壓，以同步決定是否調整該N個群組之各該位元之一電位水準，並調整該位元上之該至少一電容之一電壓值，其中該參考電壓產生電路中除一第一與一最後之電阻具有一相對較高之第一電阻值外，其餘2(N+1)-4個電阻均具有一相對較低之第二電阻值以產生一具偏移誤差容忍能力所需之參考電壓。
  7. 如申請專利範圍第6項所述之轉換器，其中該2(2(N+1)-2)電容均為等值電容，且其中(2(N+1)-2)電容之各該第一端與該正輸入端連接，而另(2(N+1)-2)電容之各該第一端與該負輸入端連接。
  8. 一種調整一分段式類比數位轉換器(segmented ADC)之控制方法，包含下列之步驟：提供分為N個群組之2(2(N+1)-2)等值電容與一分壓電路，其中各該群組用以代表自一最高有效位元(MSB)至一最低有效位元(LSB)之前N個位元，各該位元連接至少一具一第一端與一第二端之一電容，各該電容具相同之電容值，該第一端接收一輸入訊號，且該第二端選擇性接收一第一參考電壓或一第二參考電壓；分別比較該輸入訊號所產生之一正、負電壓值和該第一參考電壓與該第二參考電壓流經該分壓電路所產生之兩組各(2(N+1)-2)個分壓以產生兩組各(2(N+1)-2)個輸出訊號；以及依該兩組各(2(N+1)-2)個輸出訊號同步決定是否調整該N個群組之各該位元之各該電容之一電位水準。
  9. 如申請專利範圍第8項所述之方法更包括一步驟：依據調整後該N個群組中各該電容之該電壓值產生分別對應於該N個位元之N個數位碼。
  10. 如申請專利範圍第9項所述之方法，其中自該MSB至該LSB共計有M個位元，且該方法更包括下列之步驟：提供一具該M位元中之後(M-N)個或後(M-N-1)個位元之電容陣列，其中各該位元連接至少一具一第一端與一第二端之一電容，該第一端接收該輸入訊號，且該第二端選擇性接收該第一參考電壓或該第二參考電壓；運用一二元搜索演算法以調整該後(M-N)個或該後(M-N-1)個位元之各該電位水準，俾產生對應於該後(M-N)個或該後(M-N-1)個位元之(M-N)個或(M-N-1)個數位碼；以及當該電容陣列具該後(M-N-1)個位元時，運用一上板取樣方法，使該電容陣列雖只具有該M-N-1個位元，但可獲得該M-N個位元的數位碼。
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