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KR102637630B1 - 플래시 지원 연속 근사 레지스터형 adc의 리던던시 장치 및 방법 - Google Patents

플래시 지원 연속 근사 레지스터형 adc의 리던던시 장치 및 방법 Download PDF

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KR102637630B1
KR102637630B1 KR1020160139485A KR20160139485A KR102637630B1 KR 102637630 B1 KR102637630 B1 KR 102637630B1 KR 1020160139485 A KR1020160139485 A KR 1020160139485A KR 20160139485 A KR20160139485 A KR 20160139485A KR 102637630 B1 KR102637630 B1 KR 102637630B1
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Abstract

본 발명의 실시 예에 따른 아날로그-디지털 변환기(ADCs)에 대한 장치, 시스템, 및 방법이 제공된다. 일 실시 예에서, ADC는 입력 아날로그 전압의 디지털 근사값을 용량형 DAC에 제공하기 위한 플래시 지원 ADC와 연속 근사 레지스터(SAR)를 사용한다. 용량형 DAC는 상기 디지털 근사값을 사용하여 전압을 생성한다. 이들 두 전압은 비교되고, 비교값은 상기 연속 근사 레지스터(SAR)의 입력으로 사용된다. 연속 근사 연산 이후에, 디지털 결합기는 플래시 지원 ADC와 연속 근사 레지스터(SAR)의 출력값들로부터 디지털 변환 값을 생성한다. 일 실시 예에서, 리던던시 및 재결합에 의해서 변환에 필요한 비트 사이클이 감소될 수 있다.

Description

플래시 지원 연속 근사 레지스터형 ADC의 리던던시 장치 및 방법{REDUNDANCY SCHEME FOR FLASH ASSISTED SUCCESSIVE APPROXIMATION REGISTER(SAR) ANALOG-TO-DIGITAL CONVERTER(ADC)}
본 발명은 아날로그-디지털 컨버터(ADC)에 관련된 것으로, 보다 상세하게는 플래시 지원 연속 근사 레지스터형 ADC에 관한 것이다.
아날로그-디지털 컨버터(ADC)는 다양한 기능을 수행하기 위한 모듈에 포함되는 구성 요소로써 다양한 분야에서 사용된다. 예를 들면 무선 통신 시스템에서, 아날로그-디지털 컨버터(ADC)는 수신된 아날로그 신호를 디지털 형태로 변환시키다. 예들 들면, IEEE 정보 기술 표준-'telecommunications and information exchange between systems - Local and metropolitan area networks - Specific Requirements-part 11: wireless LAN medium access control (MAC) and physical layer (PHY) specifications- amendment 4: enhancements for very high throughput for operation in bands below 6 GHz, IEEE Std 802.11ac-2013 (Amendment to IEEE Std 802.11-2012), Dec. 2013'을 참조할 수 있으며, 이 표준은 본 발명에 참조로 포함된다. 기술 진보의 속도에 기인하여, 더 빠르고, 작고, 더 효율적인 아날로그-디지털 컨버터(ADC)에 대한 요구가 항상 존재한다.
도 1a는 플래시, 파이프라인, 그리고 연속 근사 레지스터(SAR)형의 3가지 ADC들을 간략히 보여주는 다이어그램이다. 예를 들면, 문헌 “A 6-bit 600-MS/s 5.3-mW asynchronous ADC in 0.13- m CMOS,” IEEE J. Solid-State Circuits, vol. 41, no. 12, pp. 2669-2680 (Dec. 2006), Chen et al."에 의해서 도 1이 지지되며, 이는 본 발명에 참조로 포함된다.
도 1a는 각 형태별 ADC들의 상대적 전력 요구량과 속도 능력을 보여준다. 이것들의 변환 동작은 병렬로 일어나기 때문에, 플래시형 ADC는 비트들의 수(N)에 관계없이 단일 클록 사이클에서 디지털 값을 생성할 수 있어 고속 동작이 가능하다. 하지만, 이러한 병렬로 발생하는 동작들을 구현하기 위해서는 많은 전력 소모를 요구하고, 모든 플래시형 ADC의 비교기들/컴포넌트들은 상대적으로 큰 칩면적을 요구한다. 기본적으로, 플래시형 ADC의 리소스 사용율 및 비용은 비트 수의 증가에 대해 기하급수적으로 증가한다. 플래시형과 같은 전병렬(Fully Parallel) 구조 대신에, 파이프라인형 ADC는 프로세스를 비트들의 수의 증가에 비례하는 수의 몇몇의 비교 스테이지들로 분할한다. 하지만, 파이프라인형 토폴로지의 ADC에서도 복잡도의 증가 및 전력 소모 면에서 문제가 여전히 존재한다.
연속 근사 레지스터(SAR)는 필수 구성인 아날로그 비교기, 디지털-아날로그 컨버터(DAC), 그리고 연속되는 클록 사이클 동안 디지털 비트 값을 결정하는 근사 레지스터(도 1a 디코더의 일부 구성)를 사용하여 복수의 사이클 동안 아날로그 신호의 디지털 변환을 수행한다. N-비트의 SAR ADC는 변환을 완료하기 위해서 단지 하나의 비교기와 단지 N-클록 사이클을 사용한다. 다시 말해서, 디지털 값이 10-비트인 경우(또는, 동등하게 아날로그 전압이 가능한 1024개의 디지털 값들 중 어느 하나로 변환되는 경우), 변환에는 10 클록 사이클이 소요된다. 비록 처리 속도는 플래시 ADC에 비해 낮지만, SAR ADC의 총 소모 전력은 다른 토폴로지의 ADC들에 비해서 작아서, 3가지 ADC들 중 SAR ADC의 총 전력 효율은 가장 높다. 게다가, 다른 토폴로지의 ADC들과는 다르게, 대기 전류가 없는 관계로 추가적인 전력 소모의 감소가 가능하다.
SAR ADC 기술은, 증폭기와 같은 아날로그 컴포넌트를 필요로 하지 않기 때문에, 반도체 칩으로의 집적이 용이하고, 초 서브마이크론 반도체 제조 공정에 적합하다.
후술하는 도 1b 및 도 1c에서 설명되겠지만, 대부분의 SAR ADC들은 전하 재분배 아키텍처를 사용한다.
도 1b는 도 1a에서 도시된 SAR ADC에 사용될 수 있는 간략화된 N-비트 이진-가중 용량형 DAC를 보여주는 다이어그램이다. 이진-가중 용량형 DAC는 가변되는 이진 가중 용량을 갖는 복수의 어레이를 포함한다. 용량(C)을 갖는 제 1 커패시터는 N-비트 디지털 값의 MSB에 대응한다. C/2N-1의 용량을 갖는 제 2 내지 마지막 커패시터는 N-비트 디지털 값의 LSB에 대응하고, 동일한 용량을 갖는 마지막 커패시터는 DAC의 종단 커패시터를 구성한다. 마지막 커패시터를 제외한 각각의 커패시터는 N-비트 디지털 값의 최상위 비트로부터 최하위 비트까지의 비트값에 대응한다. 일반적으로, 각각의 커패시터는 MSB에서부터 시작해서 그것이 '1'인지 '0'인지 결정하기 위하여 클록 사이클 단위로 테스트된다. 간단히 말하면, 각각의 커패시터 스위치가 '0' 또는 '1'을 지시할 때, 결과 전압은 입력 전압의 양자화된 버전이 되어야 한다. 이 분야에서 기술을 습득한 당업자에게 잘 알려진 바와 같이, 실제 과정은 훨씬 더 복잡하고 많은 추가적인 단계들, 컴포넌트들이 연루되며, 그리고 가장 중요한 것은 사용되는 구체적인 구조가 도 1b에 도시된 것과 다르다는 것이다. 본 발명의 설명에서는 본 발명에서 관심을 갖는 부분에 적절하게 초점을 맞출 것이다.
도 1c는 5-비트 값으로 변환하는 이진-가중 용량형 DAC의 예를 보여주는 다이어그램이다. 도 1c는 비트값이 결정되는 과정의 최종 스텝의 DAC를 보여주며, 그리고 전하 재분배 ADC에 관련된 논문 "All-MOS Charge Redistribution Analog-to-Digital Conversion Techniques," IEEE J. Solid-State Circuits, vol. SC-10, no. 6, pp. 371-379 (Dec. 1975), McCreary et al."의 도면에 근거하고 있으며, 이 논문은 본 발명에 참조로 포함된다.
도 1c에서, 비트값은 하부의 스위치들의 세팅에 대응하며, 각각의 커패시터 상부에 나타낼 수 있다. b4=0, b3=1, b2=0, b1=0, and b0=1의 경우, 입력 전압(VIN)의 이진 디지털 값은 '01001'이 되며, 십진값으로 '9'가 된다. 도 1c는 이들 용량들이 어떻게 이진 가중치를 갖게 되는지 명확하게 보여주고 있다. b4 (=24=16)에 대응하는 용량은 C, b3 (=23=8)에 대응하는 용량은 C/2, b2 (=22=4)에 대응하는 용량은 C/4, b1(=21=2)에 대응하는 용량은 C/8이다. b0(=20=1)에 대응하는 용량은 C/16이다. 즉, 단위값은 최고값의 1/16이 된다.
상술한 바와 같이, N-비트 SAR ADC에서는 클록 사이클 동안 N회 결정들이 요구되고, 각각의 결정은 컨버터의 풀해상도 만큼 정확해야 한다. 상술한 알고리즘의 순차적인 속성은 고속과 고정확도 모두를 충족시키기 어렵게 하는 요인이 되고 있다. 전하 재분배 아키텍처에서의 난재들 중에 하나는 새로운 값으로 스위칭된 후에 DAC 커패시터 용량의 불안정한 울림(Ringing)이 안정화되기까지 소요되는 시간인 새틀링(Settling)으로 알려진 현상이다. 각각의 클록 사이클/결정 시점에서 이 새틀링이 발생하면 영향의 대소에 관계없이 성능 저하를 야기할 수 있다. 이러한 용량의 울림 효과를 제거하기 위한 간단한 방법은 결정 시점들 간의 시간을 충분히 제공하는 것인데, 이 경우 처리 시간을 더욱 연장시키게 된다.
SAR ADC의 정확도를 저하시키는 다른 문제들을 포함하여 용량의 불안정한 울림을 제거하기 위한 다른 접근 방식으로는, 예를 들어, 비이진 가중치를 이용함으로써(즉, 2보다 낮은 값에 근거)(참조, e.g., F. Kuttner, "A 1.2V 10b 20 MSamples/s Non-binary successive Approximation ADC in 0.13 um CMOS," 2002 IEEE Int'l Solid-State Circuits Conf. (ISSCC 2002), Session 10 - High-speed ADCs, section 10.6, 본 발명에 참조로 포함된다.), 그리고/또한 부가적인 커패시터들을 추가하는 것이다(참조, e.g., C.-C. Liu et al., "A 10b 100 MS/s 1.13mW SAR ADC with Binary-Scaled Error Compensation," 2010 IEEE Int'l Solid-State Circuits Conf. (ISSCC 2010) Dig. Tech. Papers, pp. 386-387, 본 발명에 참조로 포함된다). 하지만, 리던던시는 불가피하게 추가적인 콤포넌트, 로직, 결선, 비트 결정들/클록 사이클들 등을 야기시킨다.
본 발명은 상술한 기술적 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 SAR ADC에서 새틀링(Settling)의 문제를 해결할 수 있는 장치 및 방법을 제공하는데 있다.
본 발명의 아날로그-디지털 컨버터는, 입력으로 제공되는 입력 아날로그 전압의 디지털 근사값을 수신하고, 상기 디지털 근사 정보에 근거하여 아날로그 전압을 출력으로 생성하는 용량형 디지털-아날로그 컨버터(DAC), 상기 용량형 디지털-아날로그 컨버터(DAC)는, 동일 용량(Ccommon)을 갖는 복수의 커패시터들과 다른 용량(Cred)을 갖는 하나 또는 그 이상의 커패시터를 포함하고, 온도계 코딩으로 사용하는 상기 이진 출력의 MSB와 관련되며, 제 1 디지털 근사값을 수신하고, 상기 제 1 디지털 근사값에 대응하는 제 1 아날로그 전압을 생성하는 제 1 DAC, 및 상기 다른 용량(Cred)을 갖는 하나 또는 그 이상의 커패시터에 의해서 추출되는 LSB의 이진 용량값들의 합을 균등하게 하는 복수의 커패시터들을 포함하고, 비이진 값이며, 이진 출력의 상기 LSB와 관련되며, 제 2 디지털 근사값을 수신하고, 상기 제 2 디지털 근사값에 대응하는 제 2 아날로그 전압을 생성하는 제 2 DAC를 포함하고, 상기 제 1 DAC에 의해서 상기 제 1 아날로그 전압으로부터 추출되는 상기 입력 아날로그 전압을 지시하는 비교기 값을 생성하는 입력 아날로그 전압 비교기, 상기 비교기 값을 수신하고, 상기 제 2 DAC의 입력으로 제공되는 상기 제 2 디지털 근사값을 생성하되, 연속 근사 연산에서 상기 비교기 값을 수신하고 상기 제 2 디지털 근사값을 생성하는 과정을 반복하는 연속 근사 레지스터(SAR), 상기 입력 아날로그 전압을 수신하고, 상기 제 1 DAC의 입력으로 제공되는 상기 제 1 디지털 근사값을 생성하는 플래시 지원 ADC, 그리고 상기 플래시 지원 ADC로부터 상기 제 1 디지털 근사값을, 상기 연속 근사 레지스터(SAR)로부터 상기 제 2 디지털 근사값을 수신하고, 상기 입력 아날로그 전압의 변환을 나타내는 상기 바이너리 출력을 생성하는 디지털 결합기를 포함한다.
본 발명의 실시 예에 따른 광대역 모뎀 칩은, 아날로그-디지털 컨버터를 포함하되, 상기 아날로그-디지털 컨버터는, 입력으로 제공되는 입력 아날로그 전압의 디지털 근사값을 수신하고, 상기 디지털 근사값에 근거하여 아날로그 전압을 출력으로 생성하는 용량형 디지털-아날로그 컨버터(DAC)를 포함하되, 상기 용량형 디지털-아날로그 컨버터(DAC)는, 온도계 코딩으로 사용하는 이진 출력의 MSB와 관련되며, 제 1 디지털 근사값을 수신하고, 상기 제 1 디지털 근사값에 대응하는 제 1 아날로그 전압을 생성하는 제 1 DAC를 포함하되, 상기 제 1 DAC는 동일 값(Ccommon)을 갖는 복수의 커패시터들과 다른 값(Cred)을 갖는 하나 또는 그 이상의 커패시터를 포함하고, 그리고 비이진 값인 상기 이진 출력의 LSB와 관련되며, 제 2 디지털 근사값을 수신하고, 상기 제 2 디지털 근사값에 대응하는 제 2 아날로그 전압을 생성하는 제 2 DAC를 포함하되, 다른 값(Cred)을 갖는 하나 또는 그 이상의 커패시터에 의해서 추출되는 상기 LSB의 이진 용량값들의 합을 균등하게 하는 복수의 커패시터들을 포함하고, 상기 제 1 DAC에 의해서 상기 제 1 아날로그 전압으로부터 추출되는 상기 입력 아날로그 전압을 지시하는 비교기 값을 생성하는 입력 아날로그 전압 비교기, 상기 비교기 값을 수신하고, 상기 제 2 DAC의 입력으로 제공되는 상기 제 2 디지털 근사값을 생성하되, 연속 근사 연산에서 상기 비교기 값을 수신하고 상기 제 2 디지털 근사값을 생성하는 과정을 반복하는 연속 근사 레지스터(SAR), 상기 입력 아날로그 전압을 수신하고, 상기 제 1 DAC의 입력으로 제공되는 상기 제 1 디지털 근사값을 생성하는 플래시 지원 ADC, 그리고 상기 플래시 지원 ADC로부터 상기 제 1 디지털 근사값을, 상기 연속 근사 레지스터(SAR)로부터 상기 제 2 디지털 근사값을 수신하고, 상기 입력 아날로그 전압의 변환을 나타내는 상기 바이너리 출력을 생성하는 디지털 결합기를 포함한다.
본 발명의 실시 예에 따른 입력 아날로그 신호를 N-비트의 이진 출력으로 변환하며, 상기 이진 출력을 MSB들과 LSB들로 분할하고, nMSB는 상기 MSB들의 비트 위치의 수이고, ML은 상기 MSB들의 최하위 비트 위치이고, LH는 상기 LSB들 중에서 최상위 비트 위치인 아날로그-디지털 변환기는, 용량(Ccommon)과 동일한 값의 개의 커패시터들과, 용량(Cred)을 갖는 2개의 커패시터를 포함하는 온도계 코딩 DAC와; LH + 1 개의 커패시터와 하나의 2ML 커패시터 유닛/LSB과 등화시키기 위한 종단 커패시터를 포함하는 비이진 DAC를 포함하는 2N 개의 커패시턴스 유닛/LSBs를 포함하는 용량형 디지털-아날로그 컨버터(DAC), 입력 아날로그 전압을 수신하고, 상기 제 1 DAC에 제공되는 2nMSB 비트의 온도계 코딩 입력을 생성하며, 상기 최하위 비트는 상기 용량(Cred)의 어느 하나의 용량값에 대응하고, 상기 다음 비트들은 상기 용량(Ccommon)과 동일하고, 상기 최상위 비트는 상기 다른 용량(Cred)에 대응하며, 상기 비이진 DAC의 입력으로 제공되는 LH+1 비트를 연속 근사 레지스터(SAR), 상기 플래시 지원 ADC로부터 상기 플래시 지원 ADC의 2nMSB 비트의 온도계 코딩 출력을 수신하고, 이후에 상기 연속 근사 레지스터(SAR)의 LH+1 비트의 출력에 대한 LH+1 사이클의 연속 근사 연산을 수행한 후에, 상기 입력 아날로그 전압의 변환을 나타내는 바이너리 출력을 생성하는 디지털 결합기를 포함하되, 상기 온도계 코딩 DAC의 상기 개의 커페시터들과 LH+1개의 커패시터들뿐 아니라, 상기 비이진 DAC의 하나의 커패시터 유닛/LSB을 등화시키는 종단 커패시터는 2N 커패시터 유닛/LSBs의 총 용량값과 동일하다.
상술한 본 발명의 실시 예에 따르면, SAR ADC에서 새틀링(Settling)의 문제를 해결할 수 있다.
도 1a는 각 형태별 ADC들의 상대적 전력 요구량과 속도 능력을 보여준다.
도 1b는 도 1a에서 도시된 SAR ADC에 사용될 수 있는 간략화된 N-비트 이진-가중 용량형 DAC를 보여주는 다이어그램이다.
도 1c는 5-비트 값으로 변환하는 이진-가중 용량형 DAC의 예를 보여주는 다이어그램이다.
도 2는 본 발명의 실시 예에 따른 플래시 지원 SAR ADC의 바람직한 구성을 도시한 개념도이다.
도 3은 도 2에 도시된 플래시 지원 SAR ADC의10-비트 디지털 코드의 실시 예이다.
도 4는 본 발명의 다양한 실시 예에 따라 추가된 리던던시를 갖도록 변형된 도 3의 10-비트 플래시 지원 SAR ADC를 보여준다.
도 5는 본 발명의 실시 예에 따른 비이진 재결합 방식의 10-비트 SAR ADC를 보여주는 도면이다.
도 6a는 본 발명의 실시 예에 따른 재결합 및 리던던시를 사용하는 10-비트 플래시 지원 SAR ADC를 보여주는 도면이다.
도 6b는 SAR 레지스터(620)의 아날로그 입력(VSAR)이 아날로그 입력 전압(VIN)의 함수로 도시되는 그래프를 보여준다.
도 7은 본 발명의 실시 예에 따른 재결합 및 리던던시를 사용하는 12-비트 플래시 지원 SAR ADC를 보여주는 도면이다.
이하에서는, 첨부되는 도면들을 참조하여 본 발명의 특징이 자세히 설명될 것이다. 이하에서, 첨부되는 도면을 참조하여 본 발명의 실시 예들이 상세히 설명될 것이다. 서로 다른 도면에 도시되었다 하더라도, 동일한 구성은 동일한 참조번호로 지정될 것이다. 후술하는 상세한 설명에서, 구체적으로 표시된 설정이나 구성은 본 발명의 실시 예에 대한 이해를 높이기 위한 것일 뿐이다. 따라서, 여기에서 설명되는 실시 예는 본 발명의 범위에서 벗어나지 않는 한도 내에서 당업자에게 있어 여러 가지 변형이 가능하다. 게다가, 잘 알려진 기능이나 구성들에 대한 설명은 명확성 및 간결성을 위해 구체적으로 게시하지 않았음을 밝힌다. 이하에서 표현되는 용어들은 본 발명의 기능을 고려하여 정의된 용어이며, 사용자에 따라, 사용자나 고객의 의도에 따라 다르게 해석될 수 있다. 따라서, 본 발명의 용어들에 대한 정의는 본 발명의 상세한 설명에 기술된 내용에 근거하여 결정되어야 할 것이다.
본 발명은 도시된 도면들을 참조하여 설명되는 여러 실시 예들에 대한 다양한 변형이나 조정된 실시 예들을 포함할 수 있다. 하지만, 본 발명은 설명된 실시 예들에만 국한되지 않으며, 본 발명의 범위에 포함되는 모든 변형된 예들, 균등물, 대체물들을 포함함은 잘 이해될 것이다.
비록 "제 1", "제 2" 등의 용어가 여기서 다양한 요소를 설명하기 위해 사용될 수 있다 하더라도, 이들 요소는 이 용어들에 의해 한정되지 않는다. 이 용어들은 단지 다른 것들로부터 하나의 구성요소를 구별하기 위해 사용될 수 있다. 예를 들면, 본 명세서에서 사용된 제 1 구성은 제 2 구성을 지시할 수도 있다. 유사하게, 제 2 구성은 제 1 구성을 지시할 수도 있다. “그리고/또는”은 리스트된 항목들을 적어도 하나 포함하는 모든 조합을 포괄하는 것으로 이해되어야 한다.
본 명세서에서 설명되는 용어는 단지 특정한 실시 예를 설명하기 위한 목적으로 사용되며, 그것에 한정되지 않는다. 단일 폼들은 문맥에서 명확히 다른 것을 지시하지 않은 이상 복수의 폼들을 포함하는 것으로 이해되어야 한다. 본 발명에서 '포함하는'이라는 용어는 '포함하되 한정되지 않는'으로, '가지는'이라는 용어는 '적어도 하나를 가지는'으로 해석되어야 한다. "포함하는"과 같은 용어는 설명된 특징, 단계, 동작, 성분, 및/또는 구성요소의 존재를 명시하며, 추가적인 하나 또는 그 이상의 특징, 단계, 동작, 성분, 구성요소 및/또는 그들의 그룹의 존재를 배제하지 않는다. 도면의 구성이나 특징은 도시된 수치에 한정되지 않는다.
다르게 정의되지 않는 한, 여기서 사용되는 용어들은 이 분야에서 통상의 지식을 습득한 사람들에 의해서 이해되는 동일한 의미로 해석되어야 한다. 사전에 사용되는 일반적인 정의를 갖는 용어들은 관련된 기술 분야에서 사용되는 의미로 해석되어야 하며, 본 발명에서 구체적으로 정의되지 않았다면 이상적으로 또는 과도한 형식적 의미로 이해되어서는 안된다.
본 발명의 실시 예에 따르면, ADC의 속도, 정확도, 그리고/또는 리소스-사용율은 기술들의 조합에 의해서 향상된다. 좀더 구체적으로, 플래시 및 SAR 기술이 하이브리드 플래시 지원 SAR ADC를 구현하기 위해서 조합될 수 있다. 플래시 ADC는 코어스 비트들(Coarse bits) 또는 최상위 비트들(MSBs)을 근사시키는데 사용되는 반면, SAR ADC는 파인 비트들(Fine bits) 또는 최하위 비트들(LSBs)을 처리하는데 사용될 것이다. 이러한 방식에 따라, LSB들은 복수의 연속되는 클록 사이클들에서 결정될 수 있고, MSB들은 하나의 클록 사이클 내에서 근사되어, 이후 출력들이 조합되어 결과를 생성할 수 있다.
도 2는 본 발명의 실시 예에 따른 플래시 지원 SAR ADC의 바람직한 구성을 도시한 개념도이다. VIN은 입력되는 아날로그 전압값이고, Dout은 변환 이후의 디지털 출력이다. 도 2에서, VIN 은 용량형 DAC(210)와 플래시 ADC(220)에 모두 입력된다. 플래시 ADC(220)는 근사 연사를 통해서 MSB 결정값(온도계 코딩 방식으로)을 생성한다. MSB 결정값은 용량형 DAC(210) 와 디지털 결합기(250)에 입력된다. 이 분야에서 통상의 기술을 습득한 자들에 의해서, 이들 입력과 출력들은 본 발명의 게시된 스코프 내에서 변경되고 유지될 수 있음은 잘 이해될 것이다.
용량형 DAC(210)는 아날로그 전압(VIN), 플래시 ADC(220)로부터의 MSB 결정값(디지털 형태), SAR 레지스터(240)로부터의 LSB 결정값(디지털 형태)의 3개의 입력들을 수신하고, SAR 레지스터(240)는 비교기(230)의 출력을 사용하여 매 클록 사이클마다 LSB값을 근사시킨다. 간단히 말하면, 비교기(230)는 입력되는 MSB와 LSB 디지털 값을 이용하여 입력 아날로그 전압(VIN)과 용량형 DAC(210)에 의해서 생성되는 아날로그 전압(V)을 비교한다. 따라서, 비교기(230)의 출력은 SAR 레지스터(240)의 각 연속적인 근사 연산의 가이드를 제공한다.
이 분야에서 통상의 지식을 습득한 자들에게 잘 이해되듯이, 도 2는 간략화된 도면이고, 상술한 단락들은 간략화된 개괄적인 내용이며, 실제 구현은 좀더 복잡하며, 더 많은 단계 그리고/또는 구성들을 요구하며, 특정 구현에서의 요구 조건들에 따라 다양하게 변경될 수 있다. 좀더 구체적인 예는 도 3에서 설명된다.
도 2에서 도시된 바와 같이, 용량형 DAC(210)는 필수적으로 MSB DAC(210A)와 LSB DAC(210B)의 두 부분을 포함하며, 두 부분은 우선적으로 입력과 기능에 있어서 다른 타입이기 때문에 서로 다르게 동작한다. 포함된 모든 커패시터들이 동일한 가중치를 갖는 MSB DAC(210A)는 단일 클록 사이클 내에서 모든 MSB 비트들을 수신하고 온도계 코딩을 사용하여 동작한다. 물론, 본 발명의 스코프를 벗어나지 않는 한도 내에서 본 발명의 다른 실시 예들은 이러한 세부적인 구성에서 변경되거나 조정될 수 있으며, 실질적으로, 후술하는 실시 예에 따른 MSB DAC(210A)는 동일한 가중치의 용량들과 서로 다른 가중치를 갖는 다른 두 개의 용량을 포함한다. LSB DAC(210B)는 각 연속되는 클록 사이클 동안에 서로 다른 디지털 입력을 수신하고, 가중치 용량들을 사용하여 동작한다. 하지만, 본 발명의 다양한 실시 예들에 따르면, LSB DAC(210B)의 가중치는 반드시 이진수일 필요는 없다. 즉, LSB DAC(210B)의 가중치는 2x(X는 정수) 값을 반드시 가질 필요는 없다.
다음 설명을 계속하기 전에, 도 1b 및 도 1c에서의 가중치, 용량값들은 C를 사용하여, 즉, C/2, C/16 등과 같이 표현될 수 있으나, 용량들은 종종 대응하는 비트의 이진값으로 레벨링 될 것이다. 예를 들면, 도 1c에서 용량값들은 오른쪽에서 왼쪽 방향으로 16, 8, 4, 2, 그리고 1로 표시되어진다. 이 시점부터는, 이러한 방식이 용량 가중치/값을 나타내는 레벨링 규칙으로 사용될 것이다.
도 3은 도 2에 도시된 플래시 지원 SAR ADC의 10-비트 디지털 코드의 실시 예이다. 도 2와 같이, VIN은 입력되는 아날로그 전압값이고, Dout은 변환 이후의 디지털 출력이다. VIN 은 MSB DAC(310A), LSB DAC(310B), 그리고 플래시 ADC(320)에 입력된다. 플래시 ADC(320)는 MSB 결정값(DFlash<14:0>, 온도계 코딩에 의해)을 근사하여 생성하고, 생성된 MSB 결정값은 MSB DAC(310A)와 디지털 결합기(350)에 입력된다. SAR 레지스터(340)로부터의 LSB 결정값(디지털 형태인 DLSAR <5:0>)은 LSB DAC(310B)와 디지털 결합기(350)에 입력되며, SAR 레지스터(340)는 매 클록 사이클마다 비교기(330)로부터 출력을 이용하여 연속적으로 LSB 값들의 근사 연산을 수행한다.
N-비트 ADC는 내부에 포함되는 DAC에 2N 개의 커패시터 유닛을 필요로 한다. 따라서, MSB DAC(310A)와 LSB DAC(310B) 내의 커패시터 유닛들의 값은 2N = 1024이 되어야 한다. LSB DAC(310B) 내에는 도 1c와 같이 최종 비트값들과 동일한 간단한 이진 가중 용량이 존재한다. 또한 오른쪽 끝단에 추가 유닛 용량(311B) 이 존재한다. 예를 들면, b5 는 25=32 값을 가지므로 왼쪽 처음 용량은 "32"가 되고; b4 는 24=16 값을 가지므로 왼쪽 두번째 용량은 "16"이 되는 식이다.
LSB DAC(310B)가 6개의 하위 비트들 <5:0>에 대응하므로, MSB DAC(310A)는 4개의 상위 비트들 <9:6>에 대응한다. 하지만, 앞서 설명한 바와 같이, LSB DAC(310B)와는 다르게, MSB DAC(310A)는 온도계 코딩을 사용하며 따라서 각각의 커패시터는 동일한 용량값을 가진다. 이 경우, b6가 최하위 값이기 때문에 각각의 커패시터는 26 = 64 커패시터 유닛과 동일하다. 더불어, 총 1024 커패시터 유닛들이 필요하기 때문에, LSB DAC(310B)는 총 64 커패시터 유닛들을 포함하고, MSB DAC(310A)는 960=64×15 커패시터 유닛을 포함한다. 따라서, 부호어의 15-비트(DFlash <14:0>)에 의해서 제어되는 MSB DAC(310A)는 15 개의 용량을 포함한다. 간단히 말하면, 연속 근사가 시작되면, 디지털 결합기(350)는 64×DFlash + DLSAR에 대한 연산을 수행하고, 10-비트의 출력 Dout <9:0>을 제공한다.
이 분야의 통상의 기술을 습득한 자들에게 잘 이해되겠지만, 도 3은 간략화된 도면이고, 상술한 단락들은 간략화된 개괄적인 내용이며, 실제 구현은 좀더 복잡하며, 더 많은 단계 그리고/또는 구성들을 요구하며, 특정 구현에서의 요구 조건들에 따라 다양하게 변경될 수 있다. 좀더 구체적인 예는, 논문들『Kapusta et al., "A 14b 80 MS/s SAR ADC With 73.6 dB SNDR in 65 nm CMOS," IEEE J. Solid-State Circuits, vol. 48, no. 12, pp. 3059-3066 (Dec. 2013)』;『Lee et al., "A 1 GS/s 10b 18.9mW Time-Interleaved SAR ADC with Background Timing Skew Calibration," IEEE J. Solid-State Circuits, vol. 49, no. 12, pp. 2846-2856 (Dec. 2014)』과 미국 등록특허(U.S. Pat. No. 8,362,938, Cho et al.)를 참조할 수 있으며, 이들 선행문헌들은 본 발명에 참조로 포함된다.
하지만, 도 3의 기술은 플래시 ADC의 어떠한 오프셋 불일치도 허용하지 않는다. 예를 들면, 입력 아날로그 전압(Vin = 64 LSB + Δ)인 경우, 플래시 ADC(320)의 비교기 오프셋 출력은 14'b1 대신에 15'h0가 되고, 6'h3F(십진수 63)의 출력을 제공하는 SAR 레지스터(340)는 포화된다. 이것은 큰 적분 비선형(INL) 그리고/또는 미분 비선형(DNL)로 귀결된다.
이것을 극복하기 위해, MSB DAC로부터 어느 하나의 커패시터를 LSB DAC로 이동하여, 즉, 플래시 컨트롤에서 제외시켜 SAR 레지스터의 제어/구동을 받도록, 1-비트의 리던던시가 추가될 수 있다. 도 4는 도 3의 10-비트 플래시 지원 SAR ADC에 리던던시를 추가하는 예를 제공한다.
도 4는 본 발명의 다양한 실시 예에 따라 리던던시를 갖도록 변형된 도 3의 10-비트 플래시 지원 SAR ADC를 보여준다. 도 2 및 도 3과 같이, VIN은 MSB DAC(410A), LSB DAC(410B), 그리고 플래시 ADC(420)에 입력되는 아날로그 전압값이고, Dout은 변환 이후의 디지털 출력이다. 플래시 ADC(420)는 MSB 결정값을 근사하고, 근사된 MSB 결정값은 MSB DAC(410A)와 디지털 결합기(450)에 입력된다. SAR 레지스터(440)는 비교기(430)의 출력을 사용하여 매 클록 사이클마다 연속적으로 LSB 값들을 근사하고, 근사된 LSB 값들을 LSB DAC(410B)에 입력시킨다.
하지만, 도 4에 도시된 바와 같이, MSB DAC(410A)의 커패시턴스들 중 하나가 LSB DAC(410B)의 리던던트 커패시터(415B)로 이동한다. SAR 레지스터(440)의 제어 출력은 7-비트(DLSAR <6:0>)로 증가하는 반면, MSB DAC(410A)의 14개 커패시터들만이 남고, 이것의 제어 워드는 14-비트(DFlash <14:1>)가 된다. 요약하면, DFlash 비트 '0'는 이제 LSB DAC(410B)의 리던던트 커패시터(415B)가 된다. LSB DAC(410B)는 128 커패시터 유닛/LSB를 가지는 반면, MSB DAC(410A)는 64×14=896개 커패시터 유닛/LSB를 가지게 되며, 합하여 요구되는 1024 커패시터 유닛을 구성하게 된다.
이 리던던시는 플래시 ADC(420)가 대칭적 리던던시를 제공하기 위하여 각각의 비트에 대해 32 LSB 만큼의 임계치를 이동할 것을 요구한다. 예를 들면, 플래시 ADC(420)에서, 제 1 비교기 결정 임계치(용량/비트<1>에 대한)는 64*2-32 = 96 LSB로 설정되고, 제 2 비교기 결정 임계치(용량/비트<2>에 대한)는 64*3-32 160 LSB로 설정된다.
따라서, 도 3을 참조하여 언급된 문제(즉, SAR 레지스터의 잠재적인 포화는 적분 비선형(INL)/미분 비선형(DNL)을 야기)는 비교기 오프셋이 32 LSB보다 적기 때문에 완화될 수 있다. 아날로그 입력 전압이 Vin = 64 LSB + Δ이면, 플래시 ADC 출력은 14'h0가 되고, 결과적인 입력은 SAR 레지스터의 수렴 범위(즉, 0-128 LSB) 내에 잘 적합함에 따라 포화는 차단된다.
하지만, 도 4의 기술은 이진 가중치를 적용받고, SAR 변환시 도 3과 같이 리던던시가 존재하지 않는 경우에는 6 사이클이 필요하나, 추가적인 하나의 사이클을 요구하여 총 7 사이클이 필요하게 되므로, DAC 세틀링 내에서의 에러나 SAR 레지스터 내에서의 레퍼런스 세틀링에 여전히 민감하다.
본 발명의 다양한 실시 예 가운데 하나의 특징은 LSB DAC의 설계에서 비이진 재결합 가중치의 통합이다. 일반적으로, 가중치는 이진수이고, 각각의 용량은 2n (n은 정수)의 값을 가지며, 각각은 대응하는 비트에 매치한다. 어레이의 비트 bn 에 대응하는 용량은 2n, 예를 들면, 비트 b5에 대응하는 용량은 25 = 32이다. 재결합 가중치 하에서, 커패시터 값들은 정수(2의 배수)이나, 반드시 2n(n은 정수)일 필요는 없다.
요컨대, 재결합 가중치에서 리던던시는 비트들의 이진 가중치를 나누고, 나누어진 값들을 커패시터 어레이의 다양한 커패시터들 중에서 재분배함으로써 달성된다. 가중치의 재결합에 대한 규준은 논문『"A 10b 320 MS/s Low-Cost SAR ADC for IEEE 802.11ac Applications in 20 nm CMOS," IEEE Asian Solid-State Circuits Conference (Nov. 2014), pages 77-80(이하, C.-C. Liu』에 논의된 것이며, 이 논문은 본 발명에 참조로 포함된다.
가중치 재결합에 따른 N-비트 SAR ADC에서는, N-비트의 디지털 코드를 변환하기 위해서는 M 비트-사이클(M > N)이 필요하다. 커패시터 어레이는 M+1 개의 커패시터들(CM 에서 C1 로 사이즈가 감소하며, C0는 단위 커패시터와 동일한 사이즈를 갖는 종단 커패시터이다)을 포함하고, 이들은 2N커패시터 유닛/LSBs를 구성한다. MSB 커패시터(CM)는 2N-1-2P(N-1>P)개의 커패시터 유닛들을 포함한다. MSB 커패시터(CM)로부터 남겨진 2P 커패시터 유닛들은 r(M>r>P)개의 그룹들로 분배된다. r개 그룹들 각각에 있어서, 커패시터 유닛들의 수는 2의 승수가 된다. r개 그룹들은, CM-1 에서 C1의 커패시터들 중에서 r개의 서로 다른 커패시터들에 선택적으로 할당된다. 따라서, CM-1 에서 C1의 커패시터들 중에 하나인 CM-i은 2N-j 또는 (2N-j+2k) 커패시터 유닛/LSB(2N-j 2k, CM-i 은 CM-i < CM-i-1+ CM-i-2+…+C0를 만족)를 가질 수 있다.
도 5는 본 발명의 실시 예에 따른 비이진 재결합 방식의 10-비트 SAR ADC를 보여주는 도면이다. 도 5의 ADC는 플래시 지원 방식이 아니기 때문에 플래시 제어를 위한 별도의 커패시터 영역을 구비하지 않지만, 대신, DAC는 SAR에 의해서 전적으로 구동되고 제어된다. 비교기(530)와 SAR 레지스터(540)가 실질적으로 도 3과 도 4의 대응하는 구성과 동일하다.
전형적인 이진 SAR ADC는 각각의 비트들과 매칭되는 용량들을 가지고 있다. 예를 들면, 10-비트 SAR ADC의 커패시터 가중치는 아래 표 1과 같을 수 있다.
Capacitance C 9 C 8 C 7 C 6 C 5 C 4 C 3 C 2 C 1 C 0
DLSAR bit b 9 b 8 b 7 b 6 b 5 b 4 b 3 b 2 b 1 b 0
Weight 2 9 =512 2 8 =256 2 7 =128 2 6 =64 2 5 =32 2 4 =16 2 3 =8 2 2 =4 2 1 =2 2 0 =1
앞서 설명된 바와 같이, 비이진 재결합 방식을 사용할 때, 최상위 MSB는 분리되고, 남아있는 비트들에 분배되고 남은 나머지와 추가 비트가 추가된다. 명백히, 표 1과 같이 용량들은 대응하는 최종 변환 값의 비트들과 더 이상 매치되지 않을 것이다.
도 5에서, 표 1에서 나타난 바와 같이 통상 가중치 29=512의 최상위 MSB는 두 개의 그룹, 480(=29-25)과 32(=25)로 분리된다. 이어서, 제 2 그룹의 32개(25) 셀들은 각각 8(23), 8(23), 4(22), 4(22), 4(22), 2(21), 1(20) 그리고 1(20)로 분리된다. 이들 가중치들은 LSB들에 합산된다. 커패시터들(C10 ~ C0)의 새로운 가중치 비는 아래 표 2에 나타난 바와 같이 각각 480(29-25), 256(28), 128(27), 72(26+23), 40(25+23), 20(24+22), 12(23+22), 8(22+22), 4(21+21), 2(20+20) 그리고 1(20)이 된다.
Capacitance C 10 C 9 C 8 C 7 C 6 C 5 C 4 C 3 C 2 C 1 C 0
DLSAR bit b 10 b 9 b 8 b 7 b 6 b 5 b 4 b 3 b 2 b 1 b 0
Recombination 2 9 -2 5 2 8 2 7 2 6 +2 3 2 5 +2 3 2 4 +2 2 2 3 +2 2 2 2 +2 2 2 1 +2 1 2 0 +2 0 2 0
Recombined Weight 480 256 128 72 40 20 12 8 4 2 1
도 5에서 설명된 재결합 방식을 사용하는 SAR ADC는 10-비트의 변환을 위해서 11-비트 사이클이 필요하다. 디지털 결합기(550)는 먼저 수학식 'b10(29-25) + b9×(28) + b8×(27) + b7×(26+23) + b6×(25+23) + b5×(24+22) + b4×(23+22) + b3×(22+22=23) + b2×(21+21=22) + b1×(20+20=21) + b0×(20)'을 계산하고, 이어서 그 결과값을 10-비트 이진 값으로 변환하여, 변환된 값이 Dout <9:0>으로 출력된다.
본 발명의 다양한 실시 예에 따르면, 리던던시, 재결합 가중치, 그리고 플래시 ADC의 사용은 상술한 방식으로 결합되어 사이클의 수를 줄이는 것이 가능하다. 이와 같은 방식으로, 레퍼런스와 DAC 세틀링에 대한 요구를 완화시키면서도 플래시 ADC를 사용하는 대부분의 이점들이 유지될 수 있다.
도 6a는 본 발명의 실시 예에 따른 재결합 및 리던던시를 사용하는 10-비트 플래시 지원 SAR ADC를 보여주는 도면이다. 도 6a의 MSB DAC(610A)/플래시 ADC(620)에 두 개의 추가적인 용량/비교기의 사용은 도 4의 ADC이 비해서 추가적인 사이클의 수를 줄이는 것이 가능하게 한다.
도 2 내지 도 4와 같이, VIN 은 MSB DAC(610A), LSB DAC(610B), 그리고 플래시 ADC(620)에 입력되는 아날로그 전압값이고, Dout은 변환 이후의 디지털 출력이다. 플래시 ADC(620)의 16-비트 출력값(DFlash<15:0>은 MSB DAC(610A)와 디지털 결합기(650)에 입력된다. SAR 레지스터(640)의 7-비트 출력(DLSAR <6:0>)은 LSB DAC(610B)와 디지털 결합기(650)에 입력된다.
도 4와는 반대로, 커패시터 유닛들은 MSB DAC로부터 LSB DAC로 이동하지는 않고, 커패시터 유닛들은 MSB DAC에 추가되고, LSB DAC로부터 감산된다. 앞서 언급한 바와 같이, 도 6a의 MSB DAC(610A)에는 2개의 추가적인 용량{MSB DAC(610A)의 22 커패시턴스 유닛을 갖는 용량<0>과, MSB DAC(610A)의 22 커패시턴스 유닛을 갖는 용량<15>)이 존재한다. 나머지 용량들은 동일하다. 즉, 각각 64 커피시턴스 유닛/LSB의 14 커패시턴스는 도 4의 MSB DAC(410A)와 같이 모두 896 커패시턴스 유닛을 갖는다. 따라서, MSB DAC(610A)는 MSB DAC(410A)보다 44개 많은 모두 940 커패시턴스 유닛/LSB를 갖는다. 추가적인 44 커패시턴스 유닛/LSB는 아래 표 3과 같이 LSB DAC(610B)로부터 재결합/감산된다.
Capacitance C 6 C 5 C 4 C 3 C 2 C 1 C 0
DLSAR bit b 6 b 5 b 4 b 3 b 2 b 1 b 0
Recombination 2 6 - 25 2 5 - 11 2 4 - 5 2 3 - 2 2 2 - 1 2 1 2 0
Recombined Weight 39 21 11 6 3 2 1
이들 재결합된 가중치들은 도 6a에서 LSB DAC(610B)의 커패시턴스로 도시되어 있다. SAR 변환의 범위는 따라서 84 LSB(즉, LSB DAC(610B)의 커패시터 유닛/LSB의 합)가 된다.
앞서 언급한 바와 같이, 도 6a의 MSB DAC(610A)/플래시 ADC(620)에는 2개의 추가적인 용량/비교기들이 존재한다. 플래시 ADC(620)의 비교기 모듈 각각은 MSB DAC(610A)의 대응하는 용량을 가지므로, MSB DAC(610A)의 16 커패시턴스의 제어 워드로 제공되는 DFlash <15:0>를 생성하는 플래시 ADC(620)에는 16개의 비교기 모듈들이 존재한다. 플래시 ADC(620)에서, 아래 표 4와 같이 제 1 비교기 결정 임계치(DFlash <15:0>의 비트 0)는 32 LSB로 설정되고, 제 2비교기 결정 임계치(DFlash <15:0>의 비트 1)는 32 + 64 = 96 LSB로 그리고 기타등등으로 설정된다.
Comparator n in
Flash ADC 620
matching
bit < n > of
DFlash <15:0> 		Decision Threshold
(in LSB)		 VFlash
(in LSB)
0 32 22
1 96 86
2 160 150
3 224 214
4 288 278
5 352 342
6 416 406
7 480 470
8 544 534
9 608 598
10 672 662
11 736 726
12 800 790
13 864 954
14 928 918
15 992 940
도 6b는 SAR 레지스터(620)의 아날로그 입력(VSAR)이 아날로그 입력 전압(VIN)의 함수로 도시되는 그래프를 보여준다. 여기서, 위쪽으로 상승하는 라인들의 기울기는 항상 1이다. 즉, 아날로그 입력 전압(VIN)에서의 하나의 LSB/커패시턴스 유닛의 변화는 아날로그 입력(VSAR)에서의 하나의 LSB/커패시턴스 유닛의 변화로 나타난다. 아날로그 입력 전압(VIN)이 플래시 ADC(620)의 비교기의 결정 임계치를 교차할 때마다, 교차시의 그 비교기 모듈에 대응하는 VFLASH 용량은 MSB DAC(610A)내에서 턴온되고, 그것의 용량값은 SAR 레지스터(620)의 아날로그 입력(VSAR)으로부터 차감되어야 한다. 예를 들면, 아날로그 입력 전압(VIN)이 도 6b의 포인트(690)에서 32 LSB의 제 1 비교기 결정 임계치와 교차할 때, 커패시턴스(<0>=22 LSB)의 VFLASH는 아날로그 입력 전압(VIN)으로부터 차감되어 아날로그 입력(VSAR)은 10 LSB가 된다.
표 4에 기재된 값으로부터, 각각의 비교기들의 잠재적인 오프셋들의 범위는 도 6b의 그래프를 이용하여 결정될 수 있다. 예를 들면, 제 2 비교기 결정 임계치가 10 LSB씩 증가하는 경우, 즉, 입력 아날로그 전압(Vin)이 106 LSB에서 트리거되는 경우, 이 값보다 약간 낮은 입력은 오직 제 1 비교기만을 트리거시키고, 따라서, 아날로그 입력(VSAR)은 106-22= 84 LSB가 되며, 이것은 바로 SAR 범위의 한계 값이다. 오프셋의 추가적인 증가는 ADC 출력에서의 코드 누락을 야기시킨다. 따라서, 도 6b의 플래시 ADC(620)에서의 비교기들 각각에 대한 표 4의 허용된 오프셋 범위는 단지 10 LSB이다.
다시 도 6a를 참조하면, 7 사이클의 연속 근사 연산의 최종 출력인 플래시 ADC(620)으로부터의 DFlash <15:0> 및 DLSAR <6:0>는 디지털 결합기(650)에 입력된다. 디지털 결합기(650)는 아래 수학식 1 내지 수학식 4로 표현되는 일련의 동작을 수행한다.
Figure 112016103905773-pat00002
(여기서, CFlash는 MSB DAC의 가중치)
Figure 112016103905773-pat00003
(여기서, CSAR는 LSB DAC의 가중치)
Figure 112016103905773-pat00004
(여기서, TD는 출력 이전에 이진 형태로 변환되는 토탈 십진값)
Figure 112016103905773-pat00005
상술한 수학식은 곱셈으로 표현되어 있지만, 실제로는 이진 논리에서 비트들 간의 합으로 구현될 것을 요구한다.
따라서, 도 6a에서, 값들은 CFlash = [22 64 64 64 64 64 64 64 64 64 64 64 64 64 64 22], CSAR = [39 21 11 6 3 2 1]가 될 것이다.
도 7은 본 발명의 실시 예에 따른 재결합 및 리던던시를 사용하는 12-비트 플래시 지원 SAR ADCC를 보여주는 도면이다. 도 6a와 같이, 도 7의 MSB DAC(710A)/플래시 ADC(720)에는 2개의 추가적인 용량/비교기들의 사용은, 도 4의 ADC에 비하여 추가 사이클의 수 감소를 가능케 한다. SAR 레지스터(740) 및 LSB DAC(710B)가 8-비트의 LSB 등가 디지털 추정치를 제공하는데 반해, 플래시 ADC(720)와 MSB DAC(710A)는 4-비트의 MSB 등가 디지털 추정치를 제공한다. 결합 이후, 예상된 12-비트 디지털 출력이 획득된다.
하지만, 도 7의 4-비트 MSB들이 휠씬 더 높은 값을 갖고, 따라서 MSB DAC(710A)는 휠씬 더 큰 '단위' 값을 가진다. 도 3에서 MSB DAC(310A)가 10-비트의 출력중 비트들(<9:6>)에 해당하는 것 이였을 때, 커피시턴스당 단위 값은 64 커패시턴스/LSB 였는데, 이것이 가장 작은 단위(26 = 64)였기 때문이다. 도 7에서, MSB DAC(710A)는 비트들(<11:8>에 해당되며, 여기서는 28 = 256 LSB이다. 더불어, 도 6a와 같이 총 출력 LSB는 1024가 아니라, 212 = 4096 LSB가 된다. 도 3과 같은 구조에서, LSB DAC는 각각 이진 비트들에 대응하는 커패시턴스(<8:0>)을 가지며, LSB DAC는 총 512 LSB가 된다. 도 4와 같은 구조에서는, MSB DAC는 각각 256 커패시턴스/LSB에 대응하는 커패시턴스(<14:1>)을 가지며, MSB DAC는 총 3584 LSB가 되며, LSB DAC로부터의 512 LSB와 함께 총 4096 LSB가 된다.
하지만, 도 6a와 같이 도 7에서도, 리던던시와 재결합 가중, 그리고 플래시 ADC가 그러한 방식으로 결합되어 도 3 및 도 4의 기술에 비해서 사이클의 수를 줄이는 것이 가능하다. MSB DAC(710A)에는 2개의 추가적인 용량(88 커패시턴스 유닛/LSB을 갖는 커패시턴스 <0>와, 88 커패시턴스 유닛/LSB을 갖는 커피시턴스<15>)이 존재한다. 중간의 나머지 용량들은 동일하다. 즉, 각각 256커피시턴스 유닛/LSB의 14 커패시턴스들, 모두 합해서 3584 커패시턴스 유닛을 갖는다. 따라서, MSB DAC(710A)는 도 4의 기술에서 사용된 기술보다 176개 많은 모두 3760 커패시턴스 유닛/LSB를 갖는다. 도 6a와 같이, 도 7의 MSB DAC(710A)에 부가적인 176 커패시턴스 유닛/LSB는 LSB DAC(710B)로부터 재결합/차감된 아래 표 5와 같은 값을 가진다.
Capacitance C 8 C 7 C 6 C 5 C 4 C 3 C 2 C 1 C 0
DLSAR bit b 8 b 7 b 6 b 5 b 4 b 3 b 2 b 1 b 0
Recombination 2 8 -100 2 7 -44 2 6 -20 2 5 -8 2 4 -4 2 3 2 2 2 1 2 0
Recombined Weight 156 84 44 24 12 8 4 2 1
도 7은 표 5에서 명암으로 표현되었으며, 재결합된 LSB DAC(710B)의 커패시턴스와 MSB DAC(710A)의 오른쪽 커패시턴스 <0>를 나타내는 리던던시 영역(710C)를 보여준다. SAR 변환 범위는, 따라서, 336 LSB(즉, LSB DAC 710B에서의 커패시터 유닛/LSB의 총합)이다.
도 6a와 같이, MSB DAC(710A)의 16 커패시턴스의 제어 워드로 제공되는 DFlash<15:0>를 생성하는 플래시 ADC(720)에는 16개의 비교기 모듈들이 존재한다. 플래시 ADC(720)에서, 아래 표 6와 같이 제 1 비교기 결정 임계치(DFlash <15:0>의 비트 0)는 128 LSB로 설정되고, 제 2비교기 결정 임계치(DFlash <15:0>의 비트 1)는 128 + 256 = 384 LSB로, 그리고 기타등등으로 설정된다.
Comparator n in
Flash ADC 720
matching
bit < n > of
DFlash <15:0> 		Decision Threshold
(in LSB)		 VFlash
(in LSB)
0 128 88
1 384 344
2 640 600
3 896 856
4 1152 1112
5 1408 1368
6 1664 1624
7 1920 1880
8 2176 2136
9 2432 2392
10 2688 2648
11 2944 2904
12 3200 3160
13 3456 3416
14 3712 3672
15 3968 3760
본 발명의 다양한 실시 예들에 있어서, 리던던시, 재결합 가중치, 그리고 플래시 ADC의 사용은 사이클 수를 감소시키는 것이 가능하도록 집적될 수 있다. 이러한 방식으로, 레퍼런스 세틀링이나 DAC 세틀링이 요구를 완화시키면서도 플래시 ADC를 사용하는 경우의 대부분의 이점이 유지될 수 있다.
상술한 바에 따르면, 토폴로지의 결합에 따라 ADC의 속도, 정확도, 그리고/또는 리소스-사용율은 향상될 수 있다. 좀더 구체적으로, 플래시 및 SAR 토폴로지는 하이브리드 플래시 지원 SAR ADC를 만들기 위해서 조합될 수 있다. 플래시 ADC는 코어스 비트들(또는, MSB들)을 근사하기 위해서 사용되고, SAR ADC는 파인 비트들(또는, LSB)를 처리하는데 사용될 수 있다. 이와 같은 방식으로, LSB들은 복수의 연속 클록 사이클에 의해서 결정되는 반면에, MSB들은 하나의 클록 사이클에 근사될 수 있고, 이 동작들의 출력은 결과를 생성하기 위해 조합될 수 있다.
본 발명의 실시 예에 따라, 본 발명의 다른 실시 예에 따른 단계와 동작들이 서로 다른 순서로 또는 병렬 적으로, 또는 동시에 발생할 수 있음은 이 분야에 기술을 습득한 자들에게 잘 이해될 것이다. 유사하게, 이 분야에 기술을 습득한 자들에게 있어서, 도 2 내지 도 7은 수행될 동작에 대한 간략한 표현임과, 실장 환경에서의 구현은 다른 순서나 방식 또는 수단들에 의해서 수행될 수 있음은 잘 이해될 것이다. 유사하게, 도 2 내지 도 7은 간략한 표현이기 때문에 이 분야에 기술을 습득한 자들에게 알려진 다른 필요한 단계들과 본 발명의 설명을 위해 적절하지 않거나 도움이 되지 않는 단계들은 도시되지 않았다.
실시예에 따라, 일부 혹은 모든 방법 및/또는 동작은 휴대용 장치에서 부분적으로 구현되거나 수행될 수 있다. 여기서 언급되는 "휴대용 장치"는 무선 신호를 수신하는 기능을 가진 멀티미디어 재생기, 통신 장치, 컴퓨팅 장치, 네비게이션 장치 등의 휴대형, 모바일, 이동 가능한 전자 장치를 의미하며 여기의 게시에 국한되지는 않는다. 따라서, 모바일 장치는 랩톱 컴퓨터, 테블릿 컴퓨터, 휴대형 디지털 보조장치(PDAs), MP3 플레이어, 핸드헬드 PC, 인스턴트 메시징 장치(IMD), 셀룰러 폰, 글로벌 네비게이션 위성 시스템(GNSS) 수신기, 시계, 카메라 또는 그와 같은 것들을 사용자가 착용하거나 소지할 수 있는 장치를 의미하며, 여기의 게시에 국한되지는 않는다. "사용자 장비" 또는 "UE"는 3GPP LTE/LTE-A 프로토콜에서 사용되는 용어에 해당하며, 하지만, 이들 용어들은 3GPP LTE/LTE-A 프로토콜에만 국한되지는 않는다. 게다가, "사용자 장비" 또는 "UE"는 무선 수신 기능을 갖는 휴대형 장치 형태의 기기들을 의미한다.
본 발명의 실시 예에 따라, 몇몇 또는 모든 단계들 그리고/또는 동작들은 명령어(들), 프로그램(들), 상호작용 데이터 구조(들), 클라이언트 그리고/또는 서버 콤포넌트, 명령어(들), 프로그램(들), 상호작용 데이터 구조(들), 글라이언트 그리고/또는 서버 콤포넌트들이 적어도 하나의 넌-트랜지터리 컴퓨터 읽기 가능 매체에 저장된 하나 또는 그 이상의 프로세서에서 부분적으로 구현되거나 수행될 수 있다. 여기서 언급되는 "적어도 하나의 넌-트랜지터리 컴퓨터 읽기 가능 매체(non-transitory computer-readable media)"는 소프트웨어, 펌웨어, 하드웨어, 그리고/또는 이것들의 조합에 의해서 인스턴스화된다. 게다가, 여기서 논의되는 임의의 "모듈"의 기능은 소프트웨어, 펌웨어, 하드웨어, 그리고/또는 이것들의 조합에 의해서 구현될 수 있다.
예를 들면, 이 분야의 통상의 지식을 습득한 자가 본 발명의 관점에서 본 발명의 다양한 실시 예들은 광대역 모뎀 칩으로 구현될 수 있다.
본 발명의 실시 예에 따른 적어도 하나의 동작/단계/모듈을 구현/실행하기 위한 적어도 하나의 넌-트랜지터리 컴퓨터 읽기가능 매체 그리고/또는 수단은, ASIC(application-specific integrated circuits), 표준 집적 회로, 명령어를 수행하는 컨트롤러(마이크로 컨트롤러 그리고/또는 임베디드 컨트롤러를 포함), FPGA(field-programmable gate arrays), CPLD(complex programmable logic devices)를 포함할 수 있으며, 여기의 게시에 국한되지 않는다.
구조들은 넌-트랜지터리 컴퓨터 읽기가능 매체(예를 들면, 하드 디스크; 메모리, 컴퓨터 네트워크나 셀룰러 무선 네트워크 또는 다른 데이터 전송 매체; 또는 DVD와 같은 적절한 장치에 의해서 또는 연결에 의해서 읽혀지는 휴대형 매체)에 콘텐츠(예를 들면, 실행 가능하거나, 다른 넌-트랜지터리 머신 읽기 가능 소프트웨어 명령어나 구조 데이터)로서 저장되어, 컴퓨터 읽기 가능 매체 그리고/또는 관련된 적어도 하나의 컴퓨팅 시스템이나 장치를 활성화 또는 설정하기 위해, 또는 앞서 설명된 기술들 중 적어도 일부를 수행하기 위한 콘텐츠를 제공하기 위하여 사용될 수 있다. 본 발명의 몇몇 또는 모든 시스템 콤포넌트들 그리고/또는 데이터 구조들은 무선 기반 그리고 와이어/케이블 기반의 매체, 그리고 다양한 형태(예를 들면, 단일 또는 다중화된 아날로그 신호, 또는 다중화된 이산 디지털 패킷이나 프레임)를 가질 수 있는 넌-트랜지터리 컴퓨터 읽기가능 전송 매체에 데이터 신호로 저장될 수 있고, 넌-트랜지터리 컴퓨터 읽기가능 전송 매체로부터 읽혀지고, 전송될 수 있다. 이와 같은 컴퓨터 프로그램 상품은 다른 실시 예에서는 다른 형태를 가질 수 있다. 따라서, 본 발명의 실시 예는 임의의 컴퓨터 시스템의 설정을 통해서 구현될 수 있다.
따라서, 여기서 사용되는 "넌-트랜지터리 컴퓨터 읽기가능 매체"라는 용어는 프로그램 그리고/또는 동작 수행/실행(넌-트랜지터리 메모리에 저장되는 명령어와 같은)을 위해 적어도 하나의 프로세서에 제공되는 고레벨 명령어를 포함하는 실제적으로 동작을 수행(하드웨어 회로와 같이)하는 미디어를 의미하거나, 그리고/또는 불휘발성 메모리에 저장되는 머신-레벨의 명령어나 펌웨어를 포함한다. 넌-트랜지터리 컴퓨터 읽기가능 매체는 불휘발성 그리고 휘발성 매체, 프롤피 디스크, 플렉서블 디스크, 하드 디스크, 램, PROM, EPROM, FLASH-EPROM, EEPROM, 메모리 칩이나 카트리지, 자기 테이프, 또는 컴퓨터 명령어를 읽어낼 수 있는 어떤 형태의 자기 매체, CD-ROM, DVD, 또는 컴퓨터 명령어를 읽어낼 수 있는 어떤 형태의 광 매체, 또는 컴퓨터 명령어를 읽어낼 수 있는 임의 형태의 넌-트랜지터리 매체를 포함할 수 있다.
비록 본 발명의 상세한 설명에 의해서 본 발명의 특정한 실시 예가 설명되었으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (10)

  1. 입력 아날로그 전압의 변환을 나타내는 바이너리 출력을 생성하는 아날로그-디지털 컨버터에 있어서,
    상기 입력 아날로그 전압의 디지털 근사값들을 수신하고, 상기 디지털 근사값들에 근거하여 아날로그 전압을 출력으로 생성하는 용량형 디지털-아날로그 컨버터(DAC);
    비교기 값을 생성하는 비교기;
    상기 입력 아날로그 전압을 수신하고, 온도계 코딩을 사용하여 상기 디지털 근사값들 중 상기 바이너리 출력의 MSB들과 관련된 제 1 디지털 근사값들을 생성하는 플래시 지원 ADC;
    상기 비교기 값을 수신하고, 상기 디지털 근사값들 중 상기 바이너리 출력의 LSB들과 관련된 제 2 디지털 근사값들을 생성하되, 연속 근사 연산에서 상기 비교기 값을 수신하고 상기 제 2 디지털 근사값들을 생성하는 과정을 반복하는 연속 근사 레지스터(SAR); 그리고
    상기 플래시 지원 ADC로부터 상기 제 1 디지털 근사값들을, 그리고 상기 연속 근사 레지스터(SAR)로부터 상기 제 2 디지털 근사값들을 수신하고, 상기 바이너리 출력을 생성하는 디지털 결합기를 포함하되,
    상기 용량형 디지털-아날로그 컨버터(DAC)는:
    상기 제 1 디지털 근사값들을 수신하고, 상기 제 1 디지털 근사값들에 대응하는 제1 아날로그 전압을 생성하는 제 1 DAC; 및
    상기 제 2 디지털 근사값들을 수신하고, 상기 제 2 디지털 근사값들에 대응하는 제 2 아날로그 전압을 생성하는 제 2 DAC를 포함하고,
    상기 제1 DAC는 제1 용량(Ccommon)을 갖는 복수의 제 1 커패시터들과 제 2 용량(Cred)을 갖는 하나 또는 그 이상의 제 2 커패시터들을 포함하고,
    상기 제2 DAC는 각각이 상기 제2 용량(Cred) 및 상기 제 2 커패시터들의 개수에 기초하여 결정되는 비이진 값의 용량을 갖는 복수의 제 3 커패시터들을 포함하고,
    상기 비교기 값은 상기 제1 아날로그 전압에 의해 감산되는 상기 입력 아날로그 전압을 나타내는 아날로그-디지털 컨버터.
  2. 제 1 항에 있어서,
    상기 디지털 결합기는 상기 제 1 DAC의 제 1 가중치를 상기 제 1 디지털 근사값에 곱하고, 상기 제 2 DAC의 제 2 가중치를 상기 제 2 디지털 근사값에 곱하며, 그 결과를 더하여 합으로 생성하고, 상기 바이너리 출력을 생성하기 위해 상기 합을 바이너리 형태로 변환하고,
    상기 제 1 가중치는 상기 제1 커패시터들 및 상기 제 2 커패시터들의 용량들을 포함하고,
    상기 제 2 가중치는 상기 제 3 커패시터들의 용량들을 포함하는 아날로그-디지털 컨버터.
  3. 제 1 항에 있어서,
    상기 플래시 지원 ADC는, 각각 임계치를 가지며, 상기 제 1 디지털 근사값의 각 비트를 비교하는 비교기를 포함하는 아날로그-디지털 컨버터.
  4. 제 1 항에 있어서,
    상기 바이너리 출력은 N-비트의 디지털 신호이고, 상기 용량형 DAC에 포함되는 커패시터들의 용량의 총합은 2N 커패시터 유닛/LSB인 아날로그-디지털 컨버터.
  5. 제 4 항에 있어서,
    은 상기 MSB들 중에서 최하위 비트의 위치를 자연수로서 나타낸 값이고,
    는 상기 MSB들의 개수이고,
    상기 제 1 용량(Ccommon)은 커패시터 유닛/LSB이고,
    상기 제 1 커패시터들의 개수는 이고,
    상기 제 2 커패시터들의 개수는 2인 아날로그-디지털 컨버터.
  6. 제 5 항에 있어서,
    상기 제 1 디지털 근사값은 비트의 온도계 코딩 입력을 포함하고,
    상기 제2 커패시터들은 상기 MSB들 중 최상위 비트의 비트 값 및 상기 최하위 비트의 비트 값에 대응하고,
    상기 제1 커패시터들은 상기 MSB들 중 상기 최상위 비트의 비트 값 및 상기 최하위 비트의 비트 값을 제외한 나머지 비트들의 비트 값들에 대응하는 아날로그-디지털 컨버터.
  7. 제 5 항에 있어서,
    LH는 상기 LSB들 중에서 최상위 비트의 위치를 자연수로서 나타낸 값이고,
    상기 제 2 DAC에 포함되는 커패시터들의 용량의 총합은,
    커패시터 유닛/LSB인 아날로그-디지털 컨버터.
  8. 제 4 항에 있어서,
    상기 N=10이고,
    상기 제 1 커패시터의 개수는 14개이고,
    상기 제 1 용량(Ccommon)은 64 커패시터 유닛/LSB이고,
    상기 제 2 커패시터의 개수는 2개이고,
    상기 제 2 용량(Cred)은 22 커패시터 유닛/LSB이고,
    그리고 상기 제 2 DAC는 용량이 39, 21, 11, 6, 3, 2, 그리고 1 커패시터 유닛/LSB인 커패시터들 및 상기 용량형 DAC에 포함되는 커패시터들의 용량의 총합이 1024 커패시터 유닛/LSB가 되도록 하는 종단 커패시터를 포함하는 아날로그-디지털 컨버터.
  9. 광대역 모뎀 칩에 있어서:
    바이너리 출력을 생성하는 아날로그-디지털 컨버터를 포함하되, 상기 아날로그-디지털 컨버터는:
    입력으로 제공되는 입력 아날로그 전압의 디지털 근사값을 수신하고, 상기 디지털 근사값에 근거하여 아날로그 전압을 출력으로 생성하는 용량형 디지털-아날로그 컨버터(DAC)를 포함하되, 상기 용량형 디지털-아날로그 컨버터(DAC)는:
    상기 바이너리 출력의 MSB들과 관련된 제 1 디지털 근사값들을 수신하고, 상기 제 1 디지털 근사값에 대응하는 제 1 아날로그 전압을 생성하는 제 1 DAC를 포함하되, 상기 제 1 DAC는 각각이 제 1 용량 값(Ccommon)을 갖는 복수의 커패시터들과 각각이 상기 제 1 용량 값(Ccommon)과 다른 제 2 용량 값(Cred)을 갖는 하나 또는 그 이상의 커패시터들을 포함하고; 그리고
    상기 바이너리 출력의 LSB들과 관련된 제 2 디지털 근사값들을 수신하고, 상기 제2 디지털 근사값에 대응하는 제 2 아날로그 전압을 생성하는 제 2 DAC를 포함하되, 상기 제 2 DAC는 상기 제 2 용량 값(Cred) 및 상기 제 2 용량 값(Cred)을 갖는 커패시터들의 개수에 기초하여 결정되는 비이진 용량 값을 갖는 복수의 커패시터들을 포함하고,
    상기 제 1 아날로그 전압에 의해 감산되는 상기 입력 아날로그 전압을 나타내는 비교기 값을 생성하는 입력 아날로그 전압 비교기;
    상기 비교기 값을 수신하고, 상기 제 2 DAC의 입력으로 제공되는 상기 제 2 디지털 근사값을 생성하되, 연속 근사 연산에서 상기 비교기 값을 수신하고 상기 제 2 디지털 근사값을 생성하는 과정을 반복하는 연속 근사 레지스터(SAR);
    상기 입력 아날로그 전압을 수신하고, 온도계 코딩을 사용하여 상기 제 1 DAC의 입력으로 제공되는 상기 제 1 디지털 근사값을 생성하는 플래시 지원 ADC; 그리고
    상기 플래시 지원 ADC로부터 상기 제 1 디지털 근사값을, 상기 연속 근사 레지스터(SAR)로부터 상기 제 2 디지털 근사값을 수신하고, 상기 입력 아날로그 전압의 변환을 나타내는 상기 바이너리 출력을 생성하는 디지털 결합기를 포함하는 광대역 모뎀 칩.
  10. 입력 아날로그 전압을 N-비트의 바이너리 출력으로 변환하며, 상기 바이너리 출력을 MSB들과 LSB들로 분할하는 아날로그-디지털 변환기에 있어서,
    제1 용량(Ccommon)을 갖는 개의 제 1 커패시터들과, 상기 제 1 용량(Ccommon)과 다른 제 2 용량(Cred)을 갖는 2개의 제 2 커패시터들을 포함하는 온도계 코딩 DAC 및 LH + 1 개의 제 3 커패시터들과 종단 커패시터를 포함하는 비이진 DAC를 포함하는 용량형 디지털-아날로그 컨버터(DAC);
    입력 아날로그 전압을 수신하고, 온도계 코딩을 사용하여 상기 온도계 코딩 DAC에 제공되는 -비트의 MSB 근사값들을 생성하는 플래시 지원 ADC;
    상기 비이진 DAC의 입력으로 제공되는 LH+1-비트의 LSB 근사값들을 생성하는 연속 근사 레지스터(SAR); 및
    상기 플래시 지원 ADC로부터 상기 MSB 근사값들을 수신하고, 이후에 상기 LSB 근사값들에 대한 LH+1 사이클의 연속 근사 연산을 수행한 후에, 상기 바이너리 출력을 생성하는 디지털 결합기를 포함하되,
    상기 제 1 커패시터들은 상기 MSB들 중 최하위 비트 및 최상위 비트를 제외한 나머지 비트들의 비트 값들에 대응하고, 상기 제 2 커패시터들은 상기 MSB들 중 상기 최하위 비트 값 및 상기 최상위 비트의 비트 값들에 대응하고,
    는 상기 MSB들의 개수이고, 은 상기 MSB들 중 상기 최하위 비트의 위치를 자연수로서 나타낸 값이고, LH는 상기 LSB들 중 최상위 비트의 위치를 자연수로서 나타낸 값이고,
    상기 제 1 커페시터들, 상기 제 2 커패시터들, 상기 제 3 커패시터들 및 종단 커패시터의 용량의 총합은 2N 커패시터 유닛/LSB인 아날로그-디지털 변환기.
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