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TWI433147B - Semiconductor device - Google Patents

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TWI433147B
TWI433147B TW096106821A TW96106821A TWI433147B TW I433147 B TWI433147 B TW I433147B TW 096106821 A TW096106821 A TW 096106821A TW 96106821 A TW96106821 A TW 96106821A TW I433147 B TWI433147 B TW I433147B
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Taiwan
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spin
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magnetoresistive element
word line
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TW096106821A
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Inventor
Takayuki Kawahara
Riichiro Takemura
Kenchi Ito
Hiromasa Takahashi
Original Assignee
Hitachi Ltd
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Publication date
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Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of TW200807414A publication Critical patent/TW200807414A/zh
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Description

半導體裝置
本發明關於半導體裝置，特別關於利用磁阻變化的記憶格之寫入控制方法。
揮發性記憶體之中，利用磁阻變化的MRAM(Magnetoresistive Random Access Memory)可以作為高速動作之RAM。習知MRAM之記憶格構成，係由1個穿隧磁阻元件TMR與讀出用選擇電晶體MCT、寫入字元線WWL與位元線BL、及源極線SL構成。如圖30所示，穿隧磁阻元件TMR，具有至少2個磁性層，其中1個為自旋方向固定的固定層PL，另一個為相對於固定層，自旋方向具有平行狀態(parallel state)與反平行狀態(anti－parallel state)之2狀態的自由層FL。資訊之記憶，係藉由該自由層之自旋方向進行記憶，穿隧磁阻元件之電阻於反平行狀態時成為高電阻狀態、於平行狀態時成為低電阻狀態。於讀出動作讀取穿隧磁阻元件TMR之電阻大小。另外，於寫入動作，使電流流入寫入字元線WWL與位元線BL，藉由此時於穿隧磁阻元件TMR激發產生之合成磁場來控制自由層之自旋方向。但是，於該改寫方式，隨穿隧磁阻元件TMR之微細化之同時，改寫必要之磁場大小變大，流入寫入字元線WWL與位元線BL之電流亦變大之問題存在。針對此，於非專利文獻1介紹，於穿隧磁阻元件TMR流入垂直電流而變化自由層之自旋方向，亦即利用自旋佈植磁化反轉技術之MRAM(Spin MRAM)。如圖31所示，於該改寫方式，於固定層、隧道膜、自由層可藉由垂直方向電流而控制自由層之自旋方向。因此，改寫必要之電流和穿隧磁阻元件TMR之大小呈比例，隨著微細化之同時，可以減低改寫電流，具有尺寸微縮(Scaling)上之優點。
專利文獻1：特開2005－116923號公報
非專利文獻1：2005 International Electron Device meeting Technical Digest Papers pp.473－476 SpRAM
但是，於自旋佈植型MRAM，現在之改寫之必要電流密度(臨限值電流)需要1×106 ~107 A/cm2 ，此以50nm×100nm之元件考慮時，需要50 μ A之電流，係和以最小加工尺寸之MOS電晶體驅動之電流相等之位準。
另外，經由本發明人檢討發現，該改寫之必要電流密度(臨限值電流)為寫入時間(改寫脈寬)之函數，欲於短寫入時間使自旋方向充分反轉時需要更大之電流。亦即，自旋佈植型MRAM，雖具有較佳微縮尺寸，而且高速寫入之優點，但是欲高速寫入時需要大的MOS電晶體俾流入大電流，欲縮小面積而使用小的MOS電晶體時即無法進行高速寫入。
另外，自旋佈植型MRAM具有較佳微縮尺寸，可以微細化，但隨微細化進展每一記憶格之製造誤差變大，寫入電流亦隨每一記憶格而存在誤差。因此需要減少寫入時流入記憶格之電流誤差。
另外，於自旋佈植型MRAM，寫入與讀出時僅流入之電流量不同。因此有可能發生讀出引起之錯誤寫入，欲迴避此現象需要減少讀出之干擾。
解決上述課題的本發明主要手段如下。
第1，在自旋佈植型MRAM的寫入動作時，對穿隧磁阻元件流入第1電流後，流入較第1電流大的第2電流。
第2，在自旋佈植型MRAM的讀出時，流入記憶格之電流之時間設為，較改寫動作時為短，電流值設為相同程度。
第3，在自旋佈植型MRAM的寫入動作時，對容量流入充電電荷。
第4，在自旋佈植型MRAM的寫入動作時，使用寫入補助線產生磁場，對穿隧磁阻元件施加影響。
第5，在自旋佈植型MRAM的寫入動作前，使電流流入位元線產生磁場，而對穿隧磁阻元件施加影響。
以下依據圖1、2說明本發明第1實施形態。本構成之記憶格SC，係由n型MOS電晶體M1及穿隧磁阻元件T1構成，位元線BL與源極線SL被連接如圖所示，控制T1之閘極者為字元線W。穿隧磁阻元件T1，如圖30所示TMR之說明，具有至少2個磁性層，1個為自旋之方向被固定之固定層PL，另1個為自旋之方向相對於固定層設為平行狀態、反平行狀第2狀態的自由層FL。資訊之記憶係由該自由層之自旋之方向進行記憶，穿隧磁阻元件之電阻於反平行狀態時成為高電阻狀態、於平行狀態時成為低電阻狀態。字元線被選擇時，於T1與M1，BL側較SL側為高電位時電流朝圖之i方向流動，另外，SL側較BL側為高電位時電流朝相反方向流動，對應於此，如圖31所示說明可以控制自旋方向，可寫入其對應之資訊。
本構成之特徵如圖2(A)所示，電流i之值以時間為橫軸表示。亦即非選擇時之電流值為i0(值為例如0 μ A)，但最初之t1時間之電流值為i1，接續之t2時間之電流值為i2，具有i1小於i2之特徵。又，本說明書中稱供給最初之弱電流i1之動作為前置脈衝(pre－pulse)。和其比較，未供給最前置脈衝時，如圖2(B)所示，於改寫動作時間t3之間流入一定電流i3時，該i3為大於i2之值。又，如圖2(C)所示，即使流入之電流設為和i2相同時改寫動作時間t4變為大於t2。引起該現象之理由卡考慮為，藉由最初之弱電流i1使自由層之自旋被搖動，方向成為容易變化之狀態。因此，相較於一次流入改寫電流，藉由最初之弱電流i1設定自旋成為容易變化之狀態之後，流入本來之改寫電流，如此則，可以實現更小之改寫電流。圖3為使用本發明之實驗結果模式圖，橫軸為改寫時間，縱軸為改寫必要之電流，於所要之點施予規格化之故，單位可任意使用。如圖所示，藉由如圖2(A)所示於最初供給弱電流(具有前置脈衝)，則可以更短時間進行改寫。
如上述說明，於最初供給弱電流i1之後，供給較其大之電流i2(如圖2(A)所示)，則可以更低電流值進行改寫，可實現高速改寫動作。又，前置脈衝動作之後，不流入本來之改寫動作用電流時，記憶格狀態將回復最初狀態，不會成為其他狀態。又，前置脈衝可以僅供給至改寫記憶格，或同時供給至包含不改寫之格。
圖4為適用本發明之記憶陣列。記憶格SC藉由字元驅動器WD被控制，字元線為W1、W2，各記憶格由MT與隧道磁阻元件TMR構成，位元線BL與源極線SL被連接如圖所示。本圖中，記憶格SC配置於字元線與位元線之半數交叉點，但亦可構成配置於全部交叉點。於感測放大器區塊SAB配置位元線/源極線選擇電路BLSEL，放大位元線之微小信號的感測放大器SA，及對記憶格寫入資料的寫入放大器WA。於圖4表示，對1個感測放大器/寫入電路連接4對位元線/源極線對之例，但不限定於此，亦可對1對位元線/源極線對，連接感測放大器/寫入電路。此情況下，面積變大，但是對全部位元線連接感測放大器，因此有利於一次將多量資料輸出至外部。另外，針對4對、8對或16對等多數位元線/源極線對配置1個感測放大器/寫入電路時，可減少感測放大器/寫入電路數，有利於減少面積。
圖5為由4對位元線/源極線對，藉由位元線選擇信號SEL0~SEL3選擇1對位元線/源極線對的位元線/源極線選擇電路之例。該電路另包含：藉由等化信號EQ0~EQ3及預充電信號PCA0~PCA3，於非選擇狀態時將位元線與源極線設為特定電壓Vs的等化MOS；及藉由感測放大器預充電信號PCSA，於讀出時設為特定之讀出電壓VR的預充電電路。本電路不限定於圖5所示者，只要具有同樣功能者，亦可為其他電路。
圖6為如圖4所示感測放大器SA及寫入電路WA之構成例。於該圖藉由該構成可實現面積之減少。寫入電路為以LTP及LTA為輸出之反相器電路2段構成之閂鎖器電路，該閂鎖器之資訊，係依據來自輸出入線IO之資訊，藉由列選擇信號Y1及第1寫入控制信號WE被設定。藉由該結果之LTP及LTA之值，藉由第2寫入控制信號力WE1將其連接之MOS電晶體設為ON狀態時，位元線BLSA與源極線SLSA被電連接於Vd或Vs。另外，位元線/源極線選擇電路BLSEL所選擇之位元線BL與源極線SL亦被電連接於Vd或Vs。又，位元線BLSA與源極線SLSA、及位元線BL與源極線SL係以同一方式控制，因此以下說明為避免複雜，在未特別說明情況下，位元線BLSA與BL為同一處理，源極線SLSA與SL為同一處理，此時，位元線BL被電連接於Vd時，LTP為高電位、LTA為低電位之情況，源極線SL電連接於Vs。閂鎖器電路設為高於Vd俾能確實對位元線BL與源極線SL供給Vd。讀出時，藉由讀出控制電路RE1、RE將位元線BL之信號取入感測放大器進行放大，可使感測器之信號介由列選擇信號Y1控制之MOS電晶體輸出至輸出入線IO。藉由圖6之電路構成之使用可以進行圖1－3說明之本發明之動作。
圖7為如圖4所示字元驅動器WD之構成例。該圖之字元驅動器WD表示藉由控制字元線而實現前置脈衝之構成。該字元驅動器WD為，藉由以Ai1與Ai2之2個為例所示外部位址而被選擇之信號(解碼信號)，來選擇字元線W1或W2的電路。此時，可將較Vd1低nMOS之臨限值分的電壓，與較該電壓高、等於Vd1之電壓切換為HW而供給至字元線。亦即於非選擇狀態下，Ai1與Ai2及HW為高位準，字元線成為Vs位準。其中，Ai1被選擇成為低位準時，藉由接受其之反相器之輸出，使插入Vd1與W1之間的nMOS之閘極成為Vd1。因此，於字元線被輸出較Vd1低nMOS之臨限值分的電壓。之後，HW亦成為低位準，此時，插入Vd1與W1之間的串接2個pMOS之閘極成為低位準，於字元線被輸出和Vd1相等的電壓。如此例所示可產生2種類之電壓，使流通發明必要之2種類之電流值之電流之動作成為可能。
圖8為如圖4－7所示電路之動作例。由IO取入改寫資料，進行本發明改寫方法之動作。IO開始為低電位，改寫資料設為高電位。此可藉由將Y1與WE設為高電位而取入閂鎖器。結果，LTP由低電位切換為高電位，LTA由高電位切換為低電位。此時，預充電信號PC及等化信號EQ為高電位，因此位元線BL與源極線SL同時成為低電位Vs。又，WE1被切換時，成為源極線SL可以電連接於高電位Vd，位元線BL可以電連接於低電位Vs之狀態。之後，PC與EQ成為低電位，位元線BL與源極線SL由低電位Vs被切離。之後，WE1成為高電位，成為源極線SL電連接於高電位Vd，位元線BL電連接於低電位Vs之狀態。此時，解碼信號Ai1被切換，字元驅動器WD1動作，字元線W1首先成為V1之電位(前置脈衝動作)。如圖7之電路圖所示，該V1之值成為較Vd1低MOS之臨限值電壓分的電壓。如此則，於記憶格流通和圖2對應之小電流i1，如此則，記憶格中之自旋成為容易變化方向之狀態。之後，信號線HW被切換，如圖7之電路圖所示，由電壓Vd1介由pMOS施加電壓於字元線，字元線W1成為較V2(＝Vd1)高之電壓。於記憶格流通較圖2對應者大的改寫電流i2。如此則，記憶格中之自旋朝向所要方向，可進行改寫動作。此時，藉由在字元線最初供給V1之後，供給V2之動作，如此則，和1次對字元線供給改寫動作用電壓之情況比較，V2變低，且可縮短供給時間(亦即可進行高速改寫)。本發明，如上述說明，可實現改寫電流之縮小，及改寫動作之高速化。改寫結束後，回復字元線至最初之低電位，將WE1設為低電位，將PC設為高電位，如此則，位元線BL與源極線SL同時成為低電位Vs。
圖9為實現本發明之寫入電路WA之另一構成例。和圖6之差別在於：輸出入線以差動信號(互補信號線)構成之點，及連接Vd、位元線BL或源極線SL之MOS電晶體設為pMOS電晶體之點。首先，藉由差動信號可進行高四、穩定之讀出。另外，藉由pMOS電晶體，即使閂鎖器之電源電壓為Vd時亦可將Vd之電位供給至位元線BL或源極線SL。
具體言之為，設定輸出入線IO為差動信號時，輸出入線有IO與IOB之2條，差動信號出現於該信號線。因此，第1寫入控制信號WE或讀出控制信號RE控制2個MOS電晶體。又，介由感測放大器之兩端輸出被RE控制的MOS電晶體，輸出入線IO被連接於IO與IOB。另外，連接Vd、位元線BL或源極線SL之MOS電晶體設為pMOS電晶體之故，閂鎖器之輸出之LTP與LTA，如上述說明，被輸入於連接Vd、位元線BL或源極線SL之p型電晶體之閘極。第2寫入控制信號亦為WE1及與其為反相信號之WE1B之2個，藉由WE1B控制連接Vd、位元線BL或源極線SL之另一p型電晶體。相對於圖5，動作之不同點在於：成為差動之輸出入線IO與IOB，及除WE1以外準備與其為反相信號之WE1B，及閂鎖器輸出之高電位可為Vd之電位。又，本實施形態中說明，設定輸出入線IO為差動信號，及連接Vd、位元線BL或源極線SL之MOS電晶體設為pMOS電晶體之兩者，但亦可僅選擇適當之一方使用。
圖10為實現本發明之寫入電路另一構成例。該電路特徵為。前置脈衝之動作進行，並非藉由字元線電壓進行，而是藉由位元線BL或源極線SL進行。如此則，字元線並非如圖8所示2個高電位之構成，而是如後述之1個高電位之構成，因此字元驅動器WD不必為如圖7之電路圖所示，而可使用通常之字元驅動器WD。前置脈衝動作欲藉由驅動位元線、源極線而實現時，於圖10之電路，可對位元線BL或源極線SL施加Vd與Vd2之2種類高電位。此時，Vd2為低於Vd之電位。前置脈衝動作時使用該Vd2，接續之改寫動作時使用Vd。因此，如圖10所示，Vd、位元線BL或源極線SL成為，對應於閂鎖器之輸出，成為藉由WE1之信號被電連接之構成之同時，Vd、位元線BL或源極線SL成為，對應於閂鎖器之輸出，藉由WE2之信號被電連接之構成
圖11為圖10之電路之動作例。和圖6之動作之不同點在於：藉由WE1之信號，此例中於源極線出現第1高電位，之後，藉由WE2之信號出現第2高電位，藉由該第1高電位流通之電流使自旋方向之變化容易，其他之表現則設為反轉容易。又，此例中以源極線出現此種電位為例，但亦有於位元線BL側出現之例。此乃如圖31所示，改寫係對應於欲寫入之資訊而有2個方向。該電路動作如下。藉由上述動作可設為自旋方向之變化容易的狀態，可實現改寫電流之縮減或改寫時間之縮短，可實現低電力、高速。
使用圖12說明本發明第2實施形態。發現讀出動作與寫入動作時流入記憶格之電流與其之脈寬。本發明之特徵為，讀出與寫入之電流量大略相等，和寫入時相比，讀出時之脈寬較小。亦即，電流值均等於i4，但比較讀出時之脈寬t5與寫入時之脈寬t6時，t5小於t6。較小。將其與快閃記憶體比較，例如NAND型快閃記憶體時，每一記憶格之寫入電流小於讀出電流，另外，必要之脈寬為寫入時大於讀出時。在藉由電流於配線產生磁場而進行改寫之MRAM，寫入時之電流較大。和此種例不同，本發明中，進行如圖12所示特徵之讀出與寫入。如此則發現可以大幅減少讀出時之干擾。發現此和讀出時之脈寬變短及其之施加時間而使干擾減少之原理為完全不同之原理。以下依據圖13加以說明。
圖13為使用本發明第2實施形態時之實驗結果模式圖。橫軸為改寫時間，縱軸為改寫必要之電流。和圖3同樣於所要點施予規格化。其中所謂讀出干擾係指，於讀出動作引起之弱的改寫動作，而使寫入資料變化之現象。如圖所示，縮短改寫時間時，改寫必要之電流將增加。改寫必要之電流增加意味著不利於以低電流進行改寫，但是此表示在同一改寫電流狀態下不容易引起寫入。例如以i4之電流值而言。此時，改寫時間取t6時，該電流充分大於改寫必要之電流因而可以確實進行改寫。通常並非以改寫必要之最低限電流進行改寫，此乃因為包含於記憶格之多數自旋之中殘留未使改寫變化為目標方向之自旋。另外，此時，改寫時間設為t5時，此時，i4之電流值充分小於改寫必要之電流，此意味著即使流通該電流亦不會引起改寫。另外，藉由該區域之電流，可讀取記憶格之資訊。亦即如圖30所說明，因為自由層之自旋方向而使穿隧磁阻元件之電阻不同，可以讀取該電組之大小。此時，該區域之電流不容易引起寫入一事乃如上述說明。因此，即使重複進行讀出亦難以引起干擾。依據使用該特徵之本發明，配合圖12再度說明時，不論讀出或改寫均可藉由相同之i4之電流值，僅變化其之脈寬而進行。此意味著，於改寫時與讀出時，記憶格之施加電壓可為相同，因此可獲得簡單之電路構成，可實現低成本之半導體記憶裝置。
圖14為本發明第2實施形態之另一構成例。其中，於讀出與寫入，其最大電流i4為大略同一值，但於寫入並用前置脈衝動作。如此則，i4可為更小之值，寫入時間t7可構成更短。配合此，可選擇讀出之脈寬t5或共通之電流i4，可達成低電力化及高速化。又，於圖14，表示電流值，但於寫入與讀出時，亦可藉由對應於施加同一電壓而實現。
圖15為以短讀出時間高速放大信號之構成例。位元線BL以感測放大器和RE1控制之MOS電晶體被連接，藉由PC1控制之MOS電晶體使位元線BL被連接於Vs，藉由PP1控制之MOS電晶體使感測放大器之連接節點NS被連接於Vd。其特徵為：位元線BL藉由PP1之信號被箝位(clamp)成為，相較於成為Vd之電壓的NS，相較於RE1之電壓，僅低MOS電晶體之臨限值電壓分的電壓。因此，將記憶格設為ON狀態時，相較於BL，寄生容量小的NS之電位更高速變化。因此，該信號可直接於感測放大器放大，使記憶格設為OFF狀態即可。如上述說明，可縮短記憶格設為ON狀態之時間。如上所示，流通知時間越短，寫入必要之電流越大，結果可大幅提升讀出動作之抗干擾性。如上述說明，使用本構成，即使在不容易引起干擾之較短讀出時間亦可獲得感測放大器放大所需之足夠信號電壓。又，源極線SL亦可具備同樣之構成。如上述說明，藉由採用本實施形態之電路構成，PE1控制之MOS電晶體成為所謂源極隨耦模態，對於位元線BL之電壓變化可使連接節點NS之電壓高速變化，可實現高速讀出動作。
圖16為圖15之電路之動作例。PC1由高電位變為低電位，之後，PP1成為低電位，NS被電連接於Vd。於此狀態下，PE1成為高電位時，藉由RE1連接於閘極的n型MOS電晶體，使位元線BL預充電至較RE1之電位低該n型MOS電晶體之臨限值電壓分的電壓。字元線W被選擇時，電流流入記憶格，但是位元線BL被箝位於較RE1之電位低該n型MOS電晶體之臨限值電壓分的電壓。結果，相較於位元線BL之寄生容量，NS之寄生容量為更小，NS之電位大幅變化。結果，可使感測放大器設為ON狀態，在之前使RE1回復低電壓，又，可以關閉字元線。因此可縮短電流流通於記憶格之時間。又，和直接放電位元線之大的寄生容量比較，本構成可以實現更高速動作。
圖17為本發明第3實施形態。於該實施形態中，為供給電位於位元線BL，設有容量CS、及將其連接於電源Vd的開關S1，及連接位元線BL的開關S2。亦即，在之前之例中，為供給電位於位元線BL，構成為以電源Vd、位元線BL、開關連接之構成，如此則，直接連接電源時，因為構成記憶格之MOS電晶體之性能會使流入之電流對應於每一記憶格而變動之情況。本實施形態中，係和其不同，最初關閉開關S1(設為ON狀態)，藉由電源Vd充電容量CS。之後，打開開關S1(設為OFF狀態)，關閉開關S2，藉由容量CS之電荷對位元線BL供給電流。使用該構成時，僅使用存於容量CS之一定電荷，由位元線BL流入記憶格之電流之總量、電荷量之變動變小。藉由該流通電荷之自旋，使記憶格中之狀態變化，但是其源頭之電荷量為一定，因此每一記憶格之白旋之變化量被統合。因此藉由採用本實施形態，可作成變動小之改寫後狀態。又，對於源極線SL亦可形成同樣構成，藉由變化改寫之電流之方向，可寫入必要之資訊。又，容量CS可藉由MOS電容器或MIM電容器形成。
圖18為圖17之電路之動作例。最初開關S1與開關S2雙方被設為OFF狀態(打開)。首先，開關S1被設為ON狀態，如此則，圖17之容量CS被充電(未圖示)。充電結束後，將開關S1設為OFF狀態，將開關S2設為ON狀態，如此則，藉由容量CS流通電流i5。又，圖中以一定電流值之模式表示，但其乘上時間後之總電荷量會影響改寫後之狀態。本實施形態中，依據充電於容量CS之值，因此改寫時流通於記憶格之總電荷量之變動變少。
圖19為本發明第3實施形態之另一構成例。該構成例中，設有CS1與CS2之2種容量。藉由開關S1將雙方之容量預充電至Vd，CS1介由S2連接於位元線BL，CS2介由S3連接於位元線BL。使用該構成時，可進行前置脈衝動作，另外，此時使自旋方向容易變化之電流，可藉由變化CS1之容量達成。又，改寫時流通於記憶格之總電荷量係依據充電於容量CS1及CS2之電荷，因此變動變少。又，為進行前置脈衝動作，因此設定C1之容量值小於C2之容量值。
圖20為圖19之電路之動作例，同時以S1對CS1、CS2進行預充電，藉由S2、S3連接記憶格與彼等之容量使電流流入記憶格。S2之脈寬小於S3之脈寬。如此則，可對記憶格進行前置脈衝動作，可設定自旋方向成為容易變化之狀態。之後，藉由S3供給改寫電流(電荷)。又，將S2設為ON狀態後，在S2設為OFF狀態之前，將S3設為ON狀態，如此則，容量CS1、CS2同時成為負荷，記憶格放出電荷之動作變慢。因此，控制成為前置脈衝與改寫脈衝不重疊，則容量CS1不成為負荷，記憶格可以高速放出容量CS2之電荷。因此，圖20中，前置脈衝與改寫脈衝不連續，但是縮短其間之時間(約數ns)則可以獲得充分之前置脈衝效果。又，亦可控制S2、S3使前置脈衝與改寫脈衝成為連續，此情況下，可以最大限活用以前置脈衝(pre－pulse)搖動自旋之效果。又，於寫入中將開關S2設為OFF狀態，則儲存於容量CS2之電荷之一部分會殘留於容量CS1，因此前置脈衝與改寫脈衝成為連續時，開關S2較好是於寫入結束後設為OFF狀態。
圖21為本發明第3實施形態之另一構成例。該例之特徵為，使圖17之CS由位元線BL或源極線SL之寄生容量CB1或CB2構成。又，欲實現對該寄生容量之預充電動作，設有以WEP控制之MOS電晶體。藉由WED使位元線BL或源極線SL之電位放電為VS。如此則，不必要形成MOS電容器或MIM電容器，可縮減面積。又，並用前置脈衝動作時，使用寄生容量形成容量CS1，使用MOS電容器或MIM電容器形成容量CS2即可。此情況下，開關僅為連接圖19之位元線BL與容量的開關S3，因此成為連續進行前置脈衝動作與寫入動作，可以最大限活用以前置脈衝搖動自旋之效果。
圖22為圖21之構成例之動作例。在和先前說明者同樣動作之後，WEP成為高電位。依此則，寫入資料指定之SLB被充電。此時該SL存在寄生容量。之後，WEP回復低電位，選擇字元線，設定WED成為高電位。依此則，源極線SL之寄生容量儲存之電荷流入記憶格。源極線(及位元線BL)之容量由於記憶格電晶體之性能而為變動較小之故，可使一定之電荷流入記憶格。
圖23為實現本發明實施形態之記憶格陣列之佈局例。假設字元線或位元線之配線間距為2F時，記憶格之面積為8F2 。圖24為圖23之A-A’間之斷面圖及周邊電路之斷面圖。圖25為B-B’間之斷面圖、C-C’間之斷面圖。記憶格MC由1個nMOS電晶體與穿隧磁阻元件TMR構成。字元線WL連接於電晶體之閘極GP。閘極材料，係於P型多晶矽或P型多晶矽上部施予矽化物化或積層鎢(W)而成為低電阻化。記憶格電晶體形成於p型之半導體區域pWEL中，p型半導體區域pWEL形成於n型半導體區域DWEL中，該DWEL形成於P型基板p-Sub上。在nMOS電晶體之擴散層LN之一方配置源極線接點SLC。源極線接點SLC，可和鄰接之記憶格MC共有化而達成小面積化。於源極線接點SLC上，在和字元線正交之方向配線源極線。在未配置源極線接點之擴散層LP配置，連接於穿隧磁阻元件TMR之下部電極接點BEC。下部電極接點BEC，係連接於穿隧磁阻元件被配置之下部電極BE。於下部電極BE上，多數磁性體膜與隧道膜構成之穿隧磁阻元件TMR被配置。於穿隧磁阻元件TMR，至少包含1層隧道膜TB及配置於其兩側之固定層PL與自由層FL。於磁性體之固定層PL，內部之電子之自旋方向被固定於一定方向，於磁性體之自由層FL，內部之電子之自旋方向相對於固定層設為平行狀態/反平行狀態之2狀態之其中任一狀態。本構成中，固定層PL配置於隧道膜TB與下部電極間，自由層FL配置於，穿隧磁阻元件TMR之上層被配線的位元線BL與隧道膜TB之間。位元線BL與字元線呈正交，被配線為和源極線平行。穿隧磁阻元件TMR為，使位元線配線方向和字元線配線方向相比成為較長之長方形或橢圓形。如此則，藉由設為縱橫比不同之形狀，相對於固定層PL，可使自由層FL之磁化在平行/反平行狀態以外之方向出現難以磁化之磁氣異方性，優點為自由層FL之自旋方向之保持特性變好。
圖26為實現本發明第4實施形態之記憶格陣列之佈局例。僅表示和圖24對應之部分。本實施形態之特徵為，在下部電極BE之下方配置和字元線平行之補助字元線AW。使電流流入該補助字元線AW而產生磁場，對TMR元件之動作產生影響。
圖27為圖26之斷面構造之記憶格對應之電路圖。字元線W與補助字元線AW被平行配置，如箭頭所示，藉由電流流入補助字元線AW而產生之磁場，可對TMR元件T1產生影響。該動作例有(A)與(B)之例。亦即，如最初之(A)所示，僅將補助字元線AW設為ON狀態流入電流。如此則，可將T1內部之自旋方向設為容易變化狀態。於接續之(B)之動作將字元線設為ON狀態流入改寫電流。已經藉由補助字元線AW之動作使自旋成為容易反轉，因此可以更少電流進行改寫。又，僅使電流流入補助字元線時，自旋成為容易反轉之狀態，但是立即回復最初之狀態。
此種動作不以圖26之構造而可以其他方法實現。圖28為本發明第4實施形態之另一構成例。如圖所示，於位元線BL與電流源i0之間設置開關S2即可。圖29為圖28之構成例之動作例。首先，如(A)所示，將開關S2設為ON狀態，流入電流i0。如此則，於位元線BL產生磁場，依據圖24之斷面圖，位元線BL配置成為連接於TMR元件。因此，可藉由該磁場影響TMR元件，使自旋成為容易反轉之狀態。之後如(B)所示，將S2設為OFF狀態使字元線W活化而流入改寫電流i9。藉由(A)之動作使自旋成為容易反轉，因此可以更少電流進行改寫。又，(A)之動作之後，僅將開關S2設為OFF狀態時，TMR元件立即回復原來之狀態。
以上依據實施形態說明本發明，但在不脫離本發明要旨情況下可做各種變更實施。
(發明效果)
可實現高速寫入、穩定之動作。
SC、SC1、SC2、MC‧‧‧記憶格
T1‧‧‧穿隧磁阻元件
WE、WE1、WE1B、WE2、WEP、WED‧‧‧寫入控制信號
RE、RE1‧‧‧讀出控制信號
PC、PC1‧‧‧位元線預充電信號
IO‧‧‧輸出入線
Y1‧‧‧列選擇信號
LTP、LTA‧‧‧閂鎖器輸出
SL‧‧‧源極線
SLC‧‧‧源極線接點
BEC‧‧‧下部電極接點
BL‧‧‧位元線
BE‧‧‧下部電極
TMR‧‧‧穿隧磁阻元件
GP‧‧‧P型多晶矽閘極
LP‧‧‧P型擴散層
FL‧‧‧自由層
TB‧‧‧隧道膜
PL‧‧‧固定層
GN‧‧‧n型多晶矽閘極
LN‧‧‧n型擴散層
PWEL‧‧‧P型半導體區域
NWEL‧‧‧N型半導體區域
P-Sub‧‧‧n型基板
圖1為本發明第1實施形態。
圖2為第1實施形態之動作例。
圖3為使用本發明第1實施形態時之實驗結果。
圖4為實現第1實施形態時之記憶陣列之構成例。
圖5為圖4之位元線/源極線選擇電路之構成例。
圖6為圖4之感測放大器/寫入電路之構成例。
圖7為圖4之字元驅動器之構成例。
圖8為圖4至圖7之電路動作波形圖。
圖9為圖6之感測放大器/寫入電路之另一構成例。
圖10為圖6之感測放大器/寫入電路之另一構成例。
圖11為圖10之電路之動作波形圖。
圖12為本發明第2實施形態。
圖13為使用本發明第2實施形態時之實驗結果。
圖14為本發明第2實施形態之另一構成例。
圖15為本發明第2實施形態之另一構成例。
圖16為圖15之構成例之動作例。
圖17為本發明第3實施形態。
圖18為第3實施形態之動作例。
圖19為本發明第3實施形態之另一構成例。
圖20為圖19之構成例之動作例。
圖21為本發明第3實施形態之另一構成例。
圖22為圖21之構成例之動作例。
圖23為實現本發明實施形態時之記憶格陣列之佈局例。
圖24為圖23之A－A’間之斷面圖及周邊電路之斷面圖。
圖25為圖23之B-B’間之斷面圖、C-C’間之斷面圖。
圖26為實現本發明第4實施形態之記憶格陣列之佈局例。
圖27為圖26之斷面構造之記憶格對應之電路圖。
圖28為本發明第4實施形態之另一構成例。
圖29為圖28之構成例之動作例。
圖30為穿隧磁阻元件之構造例。
圖31為自由層之自旋方向控制之說明圖。
i0、i1、i2、i3．．．電流
t1、t2、t3、t4．．．時間

Claims (17)

  1. 一種半導體裝置，其特徵為：具備：多數字元線；多數位元線，配線於和上述字元線交叉之方向；及多數記憶格，配置於上述字元線與上述位元線之特定交叉點；上述多數記憶格之各個，係具有：穿隧磁阻元件，由固定層、隧道膜、與自由層積層而成；及MOSFET，其之閘極連接於上述字元線，其之汲極連接於上述穿隧磁阻元件之一端；上述固定層，係鄰接上述隧道膜而配置，電子自旋之方向被固定於特定方向；上述自由層，係鄰接於上述隧道膜之固定層鄰接之面的對向面，電子自旋之方向相對於上述固定層設為平行、反平行之其中之任一；上述自由層之自旋係利用自旋佈值磁化反轉而寫入資訊；在將1個資訊寫入上述穿隧磁阻元件的上述寫入動作時，於上述穿隧磁阻元件流通第1電流後，流通大於上述第1電流的第2電流。
  2. 如申請專利範圍第1項之半導體裝置，其中，於上述穿隧磁阻元件流通上述第1電流時施加於字元線的電壓，係較於上述穿隧磁阻元件流通上述第2電流時施加於字元線的電壓為小。
  3. 如申請專利範圍第1項之半導體裝置，其中，於上述穿隧磁阻元件流通上述第1電流時施加於位元線的電壓，係較於上述穿隧磁阻元件流通上述第2電流時施加於位元線的電壓為小。
  4. 一種半導體裝置，其特徵為：具備：多數字元線；多數位元線，配線於和上述字元線交叉之方向；及多數記憶格，配置於上述字元線與上述位元線之特定交叉點；上述多數記憶格之各個，係具有：穿隧磁阻元件，其具有隧道膜、固定層與自由層；及MOSFET，其之閘極連接於上述字元線，其之汲極連接於上述穿隧磁阻元件之上述固定層；上述固定層，係鄰接上述隧道膜而配置，電子自旋之方向被固定於特定方向；上述自由層，係鄰接於上述隧道膜之固定層鄰接之面的對向面，電子自旋之方向相對於上述固定層設為平行、反平行之其中之任一；上述自由層之自旋係利用自旋佈值磁化反轉來改寫資 訊；讀出時流通於記憶格之電流之時間，係較改寫動作時為短，電流值為相同程度。
  5. 如申請專利範圍第4項之半導體裝置，其中，於改寫動作之前流通較改寫必要之電流弱的電流。
  6. 如申請專利範圍第4項之半導體裝置，其中，讀出動作時使位元線電壓藉由MOSFET之源極隨耦模態保持一定。
  7. 一種半導體裝置，其特徵為：具備：字元線；位元線，配線於和上述字元線交叉之方向；記憶格，配置於上述字元線與上述位元線之特定交叉點；第1開關，連接於上述位元線；第1容量，連接於上述第1開關；及第2開關，連接於上述第1容量與第1電位之間；上述記憶格，係具有：穿隧磁阻元件，由固定層、隧道膜、自由層積層而成；及MOSFET，其之閘極連接於上述字元線，汲極連接於上述穿隧磁阻元件之上述固定層側；上述固定層，係鄰接上述隧道膜而配置，電子自旋之方向被固定於特定方向；上述自由層，係鄰接於上述隧道膜之固定層鄰接之面 的對向面，電子自旋之方向相對於上述固定層設為平行、反平行之其中之任一；上述自由層之自旋係利用自旋佈值磁化反轉來改寫資訊；改寫上述記憶格時，係將上述第2開關設為ON狀態，充電上述第1容量後，將上述第2開關設為OFF狀態，將上述第1開關設為ON狀態，而使充電於上述第1容量之電荷流入上述記憶格。
  8. 如申請專利範圍第7項之半導體裝置，其中，另具有：第3開關，連接於上述位元線；第2容量，小於上述第1容量，連接於上述第3開關；及第4開關，連接於上述第2容量與上述第1電位之間；將上述第1開關設為ON狀態之前，將上述第4開關設為ON狀態，充電上述第2容量後，將上述第3開關設為ON狀態，而使充電於上述第2容量之電荷流入上述記憶格。
  9. 如申請專利範圍第7項之半導體裝置，其中，上述第1容量，係位元線之寄生容量。
  10. 一種半導體裝置，其特徵為：具備：字元線； 位元線，配線於和上述字元線交叉之方向；記憶格，配置於上述字元線與上述位元線之交叉點；上述記憶格，係具有：穿隧磁阻元件，其具有隧道膜、固定層與自由層；及MOSFET，其之閘極連接於上述字元線，汲極連接於上述穿隧磁阻元件之上述固定層側；上述固定層，係鄰接上述隧道膜而配置，電子自旋之方向被固定於特定方向；上述自由層，係鄰接於上述隧道膜之固定層鄰接之面的對向面，電子自旋之方向相對於上述固定層設為平行、反平行之其中之任一；上述自由層之自旋係利用自旋佈值磁化反轉來改寫資訊；和上述字元線平行而將金屬配線配置於上述自由層附近，於改寫動作之前流通電流於該金屬配線而產生影響上述自由層之磁場。
  11. 一種半導體裝置，其特徵為：具備：字元線；位元線，配線於和上述字元線交叉之方向；及記憶格，配置於上述字元線與上述位元線之交叉點；上述記憶格，係具有：穿隧磁阻元件，其具有隧道膜、固定層與自由層；及MOSFET，其之閘極連接於上述字元線，汲極連接於上述穿隧磁阻元件之上述固定層側；上述固定層，係鄰接上述隧道膜而配置，電子自旋之 方向被固定於特定方向；上述自由層，係鄰接於上述隧道膜之固定層鄰接之面的對向面，電子自旋之方向相對於上述固定層設為平行、反平行之其中之任一；上述自由層之自旋係利用自旋佈值磁化反轉來改寫資訊；於改寫動作之前流通電流於位元線而產生影響上述自由層之磁場。
  12. 一種半導體裝置，其特徵為：具備：多數字元線；第1位元線，和上述多數字元線呈交叉；多數記憶格，配置於上述多數字元線與第1位元線之交叉點；讀出電壓供給電路，用於施加第1電壓，在由上述多數記憶格之讀出動作時係由上述多數記憶格之1個讀出資訊；及寫入電壓供給電路，用於施加上述第1電壓，在對上述多數記憶格之改寫動作時係改寫上述多數記憶格之1個之資訊；上述多數記憶格之各個，係具有：穿隧磁阻元件，其具有隧道膜、固定層、與自由層；及MOSFET，其之閘極連接於對應之上述字元線之1條；隧道膜，係設於上述固定層與自由層之間； 上述自由層之自旋係利用自旋佈值磁化反轉來改寫資訊；在由上述多數記憶格之讀出動作時對上述穿隧磁阻元件流通電流之時間，係較在上述改寫動作時對上述穿隧磁阻元件流通電流的時間為短。
  13. 如申請專利範圍第12項之半導體裝置，其中在對上述多數記憶格之改寫動作中，上述改寫電壓供給電路，係對上述多數記憶格之1個供給較上述第1電壓低的第2電壓之後，對上述多數記憶格之1個供給上述第1電壓。
  14. 如申請專利範圍第12項之半導體裝置，其中另具備：感測放大器，用於放大介由上述第1位元線由上述多數記憶格之1個被讀出之信號；及第1 MOSFET，為n型MOSFET，被耦合於上述感測放大器與上述第1位元線之間；上述第1 MOSFET，在將由上述多數記憶格之1個讀出之信號傳送至上述感測放大器時，係以源極隨耦模態動作。
  15. 如申請專利範圍第14項之半導體裝置，其中上述感測放大器，係在上述第1 MOSFET被設為OFF狀態之後動作。
  16. 如申請專利範圍第14項之半導體裝置，其中耦合於上述感測放大器之節點之浮游容量，係小於上 述第1位元線之浮游容量。
  17. 如申請專利範圍第12項之半導體裝置，其中上述固定層、上述隧道膜、及上述自由層，係積層於上述MOSFET與上述位元線之間，上述固定層係設於上述MOSFET側，上述自由層係設於上述位元線側。
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