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TWI431771B - 帶狀隙經設計之金屬氧化物半導體（ｍｏｓ）閘控功率電晶體 - Google Patents

帶狀隙經設計之金屬氧化物半導體（ｍｏｓ）閘控功率電晶體 Download PDF

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TWI431771B
TWI431771B TW094135170A TW94135170A TWI431771B TW I431771 B TWI431771 B TW I431771B TW 094135170 A TW094135170 A TW 094135170A TW 94135170 A TW94135170 A TW 94135170A TW I431771 B TWI431771 B TW I431771B
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gate
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Inventor
Gary Dolny
Qi Wang
I Hsiu Ho
Original Assignee
Fairchild Semiconductor
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Publication date
Application filed by Fairchild Semiconductor filed Critical Fairchild Semiconductor
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Description

帶狀隙經設計之金屬氧化物半導體(MOS)閘控功率電晶體
該申請案主張美國臨時申請案第60/617，167號、第60/617，464號、第60/617，463號、及第60/617，168號之權益，各申請案都在2004年10月7日提出申請，且均併入本說明書以供參考。
發明背景
本發明一般關於功率電晶體，且更具體關於，具有矽－鍺(silicon－germanium)(SiGe)源極(source)、阱(well)、通道(channel)、多晶矽－鍺閘極(poly silicon－germanium gate)、或其等之一結合之金屬氧化物半導體閘控(MOS－gated)功率電晶體。
溝槽－閘式(trench－gated)功率MOSFET(金屬氧化物半導體場效應電晶體)元件在若干個需求用途中，例如直流－直流轉換器，是受歡迎的使用選擇。此類用途可很苛刻，施加一巨大應變於該等電晶體上。舉例而言，源出(sourcing)且衰減(sinking)大電流成一電感負載(inductive load)，可在一個或更多個元件接點處產生大電壓瞬變(voltage transient)。特別地，由一溝槽－閘式功率MOSFET所視之一大電壓偏移(voltage excursion)，可啟動一寄生npn電晶體，導致一破壞性失效。一略輕災難性，但是依舊為性能退化事件，可發生於一大瞬變順向偏壓(forward－bias)一元件主體二極體之時，減緩電晶體逆向還原(reverse recovery)。
類似電感效應可限制直流－直流轉換器的效率，因此浪費功率。其餘效率方面之限制包括溝槽－閘式功率MOSFET本身之物理限制。舉例而言，寄生阻抗(parasitic impedance)可造成功率消耗和元件生熱。在此類寄生阻抗中，包含元件閘極串聯電阻(series resistance)。儘管該串聯電阻可利用矽化物減少，但是該程式之功效較有限，肇因於此類電晶體之物理結構。通道電阻(channel resistance)或接觸阻抗(Ron)也限制元件性能，故也限制轉換器效率。較大元件可降低接觸阻抗(Ron)，但是這就導致產生一更昂貴元件。
因此，所需為提供具有對大瞬變電壓之改良免疫力的電晶體，和提供藉降低寄生阻抗而得到改良之元件、方法、及製程。
 發明概要
因此，本發明之實施例提供，提高對電晶體電壓之免疫力和降低寄生阻抗之元件、方法、和製程。
本發明之實施例提供具有對非箝製感應開關(unclamped inductive switching)和其他瞬變電壓事件之改良免疫力的電晶體。舉例而言，本發明一例示性實施例提供具有一SiGe源極之一溝槽－閘式功率MOSFET元件。藉降低主體或阱區裏的電洞電流(hole current)，一SiGe源極降低一寄生npn電晶體的增益(gain)，故此減少緊隨一非箝製感應開關事件後之一閉鎖(latch－up)狀態的可能性。位於該元件上之主體聯結(body tie)也可被消除，以減小電晶體原胞(cell)尺寸。
本發明之另一例示性實施例提供具有一SiGe主體或阱區之一溝槽－閘式功率MOSFET元件。當該主體二極體被導通時，一SiGe主體降低電洞電流，故此降低其逆還原期間之功率損耗。
本發明之實施例也可改良元件特性。舉例而言，藉結合一多晶SiGe閘極，本發明之一例示性實施例降低寄生閘極阻抗。透過使用靠近元件閘極之一SiGe層，本發明另一實施例提供具有降低通道電阻之一通道。
提升對電壓瞬變免疫力之改良和增強元件性能之改良不是排他性的。舉例而言，一SiGe主體之使用降低通道阻抗，同時該主體區裏之一SiGe層改善主體二極體逆還原。該等實施例可被用於改良n－通道或p－通道元件。本發明之實施例可結合本說明書內所述之一個或更多個該等或其餘特徵。
圖式簡單說明
第1圖為藉結合本發明一實施例而得到改良之一n－通道(n－channel)溝槽－閘式(trench－gate)功率MOSFET的一剖面圖；第2圖揭示依據本發明一實施例之具有一SiGe源極的一n－通道溝槽－閘式功率MOSFET之一剖面圖；第3圖揭示貫穿第2圖所示元件的源－至－阱區之能帶(energy band)結構；第4圖之流程圖揭示依據本發明一實施例，製造具有一SiGe源極之一溝槽－閘式功率MOSFET之一方法；第5圖為藉結合本發明一實施例而得到改良之一n－通道溝槽－閘式功率MOSFET的一剖面圖；第6圖為依據本發明一實施例，具有一SiGe阱之一n－通道溝槽－閘式功率MOSFET的一剖面圖；第7圖揭示第6圖所示MOSFET的淨摻雜(net doping)和鍺摩爾分量；第8圖之流程圖揭示依據本發明一實施例，製造具有一SiGe阱區的一溝槽－閘式功率MOSFET之一方法；第9圖為藉結合本發明一實施例而得到改良之一n－型通道溝槽－閘式功率MOSFET的一剖面圖；第10圖為依據本發明一實施例，具有一多晶SiGe閘極之一n－型通道溝槽－閘式功率MOSFET的一剖面圖；第11圖揭示作為硼濃度一函數之各種材料的材料電阻率；第12圖揭示之包括一p－通道高側(high－side)功率－MOSFET和一n－通道低側(low side)功率－MOSFET元件之一直流－直流轉換器輸出；第13圖揭示由結合本發明一實施例所提供之效率的增加；第14圖為依據本發明一實施例，製造具有一多晶SiGe閘極之一溝槽－閘式功率MOSFET的一方法流程圖；第15圖為依據本發明一實施例，具有一SiGe通道區間的一p－通道溝槽－閘式功率MOSFET之一剖面圖；第16圖顯示生長於馳豫Si1 － x Gex 虛擬基底(relaxed Si1 － x Gex virtual substrate)上之兩個不同Si1 － x Gex 薄膜所測之電洞遷移率；第17圖揭示作為一通道區間裏鍺濃度之一函數的遷移率之一變化；第18圖揭示依據本發明一實施例，具有一SiGe通道區之一p－通道溝槽－閘式功率MOSFET之一價帶(valence)偏移(offset)；第19A－19C圖揭示依據本發明一實施例，製造具有一SiGe通道區間之一p－通道溝槽－閘式功率MOSFET之一方法；第20圖之流程圖為依據本發明一實施例，製造具有一SiGe通道區間之一p－通道溝槽－閘式功率MOSFET之一方法。
 較佳實施例之詳細說明
第1圖為藉結合本發明一實施例而得到改良之一n－通道(n－channel)溝槽－閘式(trench－gate)功率MOSFET的剖面圖。該元件包括n－型源區(n－type source region)110、由p－阱120(p－well)所形成的一主體(body)、n－型汲區(n－type drain region)130、基底160、閘極(gate)140和金屬接觸窗(metal contact)150。
一寄生npn雙載子電晶體(parasitic npn bipolar transistor)為該結構所固有。特別地，該寄生元件的射極(emitter)為源區110，其基極(base)為該主體或阱區120，同時寄生元件的集極(collector)對應磊晶矽區(epi region)130。如果該寄生電晶體被偏壓到其順向活性區(forward active)操作模式，則破壞性缺陷可會產生。舉例而言，這可產生於由非箝製感應開關(unclamped inductive switching)(UIS)事件所誘導之累增崩潰(avalanche breakdown)過程中。由撞擊離子化(impact ionization)所產生之電洞(holes)可流過P－阱120所形成之該基極，引起歐姆(ohmic)電壓下降。如果該電壓降超過約0.6V，則供阱－源接合二極體(well－to－source junction diode)用的打開電壓可變得順向偏壓且注入電子於位障(potential barrier)上，因此啟動順向活性區操作且使電位失效。
特別地，如第1圖所示，一非箝製感應開關事件可將該源極拉低(1)。這就引起電洞流入該主體或阱120(2)。和源區110相比，該阱充電、或電壓增加，導通P－阱120到源區110的接合面(3)。其結果就是電子電流流入該源區110(4)。這就導致該寄生npn導通，其可引起元件失效。
藉由提供用於從寄生基極移除電洞之一低電阻通道，和藉由降低寄生npn160的電流增益(current gain)，發生以上系列事件的傾向被降到最低。這可藉由將主體或p－阱接觸源極連接(source connection)150而得到實現。
但是該主體接觸增加n－通道MOSFET的尺寸。因此，在元件尺寸和避免使該機構失效之間存在一折衷方案。此問題之一解決辦法為採用帶狀隙設計技術以使源區的能隙相對於阱區變窄。這可藉採用一Si1 － x Gex 合金形成源區而加以實現，其中x為鍺在該合金中的摩爾分量，典型值為0.1<x<0.3。在其餘實施例中，其他濃度亦可採用，例如鍺濃度可低於10%，或高於30%。該SiGe源區可由如磊晶矽層生長之標準技術或離子植入(ion implantation)進行製造。
第2圖揭示依據本發明一實施例之具有一SiGe源極的一n－通道溝槽－閘式功率MOSFET之一剖面圖。該元件包括由鍺化矽所形成之一n－型源區210、由p－阱220所形成之一主體、n－型汲區230、閘極240、金屬接觸窗250、及n基底260。如圖所示，p－阱接觸之消除容許原胞節距(cell pitch)顯著減小。其附加有利之處在於，藉增加源區相對於第1圖元件的尺寸，降低開態(on－state)電阻且提升導電能力。和其餘所含圖式一樣，該圖顯示僅用於揭示性目的，且並不限制本發明或者該申請專利範圍的可能實施例。另有，雖然在該圖式和其餘圖式中顯示一n－通道電晶體，但是本發明的實施例可相似用於改良p－通道元件。其餘圖式所示特徵也可被包括進該圖式中。舉例而言，p－阱220也可為SiGe，同時閘極可為多晶矽鍺(poly SiGe)。
在源區210裏使用SiGe可容許電洞流向源區，降低主體或p－阱220裏的電洞電流。特別地，合金裏鍺的出現產生一變窄的能隙(energy gap)(Eg)，該能隙與鍺的摩爾分量粗略成比例。大多數這種帶偏移(band offset)發生於價帶(valence band)裏。這就容許電洞易於流向源區，為移除電洞(hole removal)降低npn增益提供一通道。現在，當一非箝製感應開關事件拉低源區(1)時，電洞流向源區210，且阱不充電(2)。
第3圖揭示貫穿第2圖所示元件的源－至－阱區之能帶結構。第3圖是為30%鍺摩爾分量而計算的。該數據顯示源區相對於阱區之一0.21eV的能隙降低，換言之，源極裏的0.9eV與阱或主體裏的1.1eV相對照。理論上，這引起橫穿過接合面的電洞電流按一~exp(Eg/kT)因數增加。實踐中，該增加些許低於此理論值，原因為並非所有的能帶偏移發生於該價帶裏。
在本發明一具體實施例中，源區210具有一30%摩爾分量的鍺含量。具有一矽源和該SiGe源區之元件間的一對比顯示採用一SiGe源區之元件的電洞電流之增長和npn電流增益之降低。特別地，在一0.75V典型偏壓處，電洞電流增加大约100倍，而寄生電流增益降低一约500因數。該數據應該被認為是最壞情況，原因為在實踐中，阱區不會完全漂浮，但是會被沿第三維度(垂直於第2圖所示剖面)所遙遠接觸。寄生電流增益裏的該種降低，使寄生電晶體160將會接觸造成一UIS事件期間的一災難性失效之電流的可能性減少。
第4圖之流程圖揭示依據本發明一實施例，製造具有一SiGe源極之一溝槽－閘式功率MOSFET之一方法。在該實施例中，一SiGe源極被形成是為了獲得對一非箝製感應開關事件所造成之失效的一更大免疫力。
特別地，在步驟410中，一磊晶層形成。在步驟420中，一SiGe層形成於該磊晶層內。在步驟430中，在該磊晶層裏切割出一溝槽。同時在步驟440中，一閘極形成於該溝槽內。在步驟450和460中，該閘極接觸金屬，而該SiGe層被接觸以形成一源區。
該等溝槽－閘式功率MOSFET可特別用於低壓直流－直流轉換器用途中，肇因於其等低導電損耗和快速開關時間。但是被拉低的源極並不是暴露該等元件之唯一感應效應。在正常操作過程中，該MOSFET源極可相對於該汲極變成正向偏壓(positively biased)，引起該寄生主體－至－汲極二極體(也一般稱作主體二極體)導通。也應該強調，雖然本發明之此種和其餘實施例較好地適合直流－直流功率轉換器，但是其餘系統類型可結合由結合本發明實施例所改良之元件。
第5圖揭示該機構。該元件包括n－型源區510、p－型主體區520、n－型汲區530、閘極540、及金屬接觸窗550。特別地，該源極可被拉高(1)。這就引起主體或阱二極體導通(2)。當源極回歸低位時(3)，電洞繼續被注入磊晶矽區530或汲區內。該電洞電流減緩逆還原(reverse recovery)(4)。這導致能量損耗，肇因於二極體的順向傳導和二極體的逆還原倆者。所耗散功率可被粗略估算如下：P cond ＝V f ×I out ×t dcad l i m e ×F sw
其中，Vf 為主體－二極體順向電壓，Io u t 為二極體順向電流，Fs w 為開關頻率，trr為逆還原時間，以及Ir r 為逆還原電流。對一典型n－通道MOSFET來說，逆還原特性主要受從主體區(p－型)注入汲區(n－型)之電洞的控制。
該分析顯示，透過同時減少二極體順向電壓、逆還原電流、以及逆還原時間可使二極體能耗降低。不幸，對於傳統矽技術，在逆還原參數和順向電壓之間存在反比關係。提高順向電壓之技術典型地降低逆還原，而提高逆還原的技術降低順向電壓。這使採用傳統技術使其等同時降低變得不實際。
本發明實施例採用帶狀－隙設計技術以使主體區相對於汲極磊晶矽區之能隙變窄。這可由形成包括一Si1 － x Gex 合金的電晶體主體區來加以實現，其中x為合金裏鍺的摩爾分量，典型值為0.1<x<0.3。在其餘實施例中，其他濃度亦可採用，例如鍺濃度可低於10%，或高於30%。包含Si1 － x Gex 的主體區可由如磊晶矽層生長之標準技術或離子植入進行製造。
第6圖為依據本發明一實施例，具有一SiGe阱之一n－通道溝槽－閘式功率MOSFET的剖面圖。該元件包括含鍺化矽在內之一n－型源區610和p－型主體區620、n－型汲區630、以及閘極640。應該強調地是，p－型主體區620到金屬650的接觸區間可被省去，和上述第2圖裏一樣。同樣，閘極可為多晶矽鍺，或多晶SiGe。
合金裏鍺的存在產生一變窄的能隙(Eg)，其可與鍺的摩爾分量粗略成比例。主體區裏之較小帶狀隙的效應為在一既定順向偏壓時增加電子注入。這順次暗示用于一既定電流密度之減少的電洞注入。
第7圖揭示第6圖所示MOSFET的淨摻雜(net doping)和鍺摩爾分量。淨摻雜710和鍺摩爾分量720沿Y－軸繪製為沿X－軸之深度的一函數。淨摻雜典型地為溝槽－閘式MOSFET主體和汲區裏的。鍺線型在其頂峰處具有一0.15的峰值摩爾分量和100nm的寬度。
第8圖之流程圖揭示依據本發明一實施例，製造具有一SiGe阱區的一溝槽－閘式功率MOSFET之一方法。在該實施例中，形成具有一SiGe主體區之一溝槽－閘式功率電晶體。
特別地，在步驟810中，一磊晶矽層形成。在步驟820中，一SiGe阱形成。該層可生長於步驟810中所形成之磊晶矽層上，或者其可被植入步驟810中所形成之磊晶矽層內。在步驟830中，一源極形成於該阱裏。
在步驟840中，一溝槽形成於或被切入該磊晶矽層內，而在步驟850中，一閘極形成於該溝槽內。在步驟860和870中，該閘極被接觸，以及該源極被接觸。
在本發明一具體實施例中，鍺化矽的使用導致電洞電流的一顯著降低以及順向電流的一微小減少。在該實施例中，於一0.75V典型偏壓處，和一矽阱結構相比較，該電洞電流減少一5左右的因子。這就導致該電晶體逆還原特徵方面的一顯著增長。進言之，不同於傳統技術中改良的逆還原是在增加順向電壓的代價下獲得的，該逆還原之改良是在降低順向電壓時一起實現的。
類似溝槽－閘式功率MOSFET可被用於直流－直流轉換器電路中，以實現高效電壓轉換，換言之，以實現最小功率損耗之電壓轉換。為獲得該目標可對類似元件進行之改良包括降低元件導通電阻(Rdso n )、輸入電容(Ci s s )、閘極電荷(Qg 和Qg d )、閘極阻抗(gate impedance)(ESR或Rg )、主體二極體逆還原(Tr r )、或上述之結合。
傳統上，降低閘極阻抗一般是由飽和化閘極摻雜或添加矽化物加以實現。不幸，肇因於溝槽－閘式MOSFET元件裏的大量熱效應(thermal budget)(高溫)，閘極裏的大濃度摻質可增強摻質侵入溝槽裏(或阱裏或內部)，尤其是在閘氧化層(gate oxide)較薄時更是如此。摻質侵入引起元件臨界電壓(threshold voltage)(Vt h )的轉移。可從下一張圖中看出，添加一矽化物層的效果也是有限的。
第9圖為藉結合本發明一實施例而得到改良之一n－型通道溝槽－閘式功率MOSFET的一剖面圖。該剖面圖包括具有一閘極940、源極910、主體或阱區920、以及汲極或磊晶矽區930之一元件。閘極940包括一矽化物層942。在一溝槽－閘式功率MOSFET裏，一小閘極尺寸是低電壓、低導通電阻、及低成本所需要的。但是窄閘極尺寸限制矽化物層942的效率。換言之，位於矽化物層942下之閘極940部分保留多晶矽的特徵：它不受益於矽化物層942之存在。
因此，實施一較低閘極電阻以使MOS－閘控功率電晶體實現更快速切換速度而無上述缺陷和限制。特別地，本發明實施例藉採用一多晶矽鍺(Si1 － x Gex )，為例如功率溝槽－閘式MOSFET電晶體之MOS－閘控功率電晶體提供一較低閘極電阻。結合一多晶矽鍺(Si1 － x Gex )閘極，與採用傳統多晶矽和矽化物閘極之元件相比，提供改良性能。
舉例而言，Si1 － x Gex 的較小帶狀隙在一既定溫度和摻雜濃度時產生更大量的載子(carrier)。這順次減少之轉移臨界電壓Vt h 並降低閘極阻抗之閘極空乏(gate depletion)。而且，多晶矽鍺(Si1 － x Gex )裏的載子遷移率(mobility)高於多晶矽的3倍多。這進一步降低67%閘極阻抗且容許電晶體更快切換。
第10圖為依據本發明一實施例，具有一多晶SiGe閘極之一n－型通道溝槽－閘式功率MOSFET的一剖面圖。該剖面圖包括具有一閘極1040、源極1010、主體或阱區1020、以及汲極或磊晶矽區1030之一元件。在該實施例中，對照於第9圖矽化物層942所提供之較少改良，閘極1040整體受益於多晶SiGe的較低電阻。應該強調地是，p－型主體區1020至金屬1050之接觸區間可被省去，和上述第2圖裏一樣。源區1010、p－阱1020、或上述兩者，均可採用SiGe形成。
多晶SiGe閘極也可用於改良靜電放電元件。舉例而言，採用一多晶Si1 － x Gex 閘極製造之Zener元件(n＋ p)比傳統多晶矽閘極元件能夠經受更高靜電放電功率。多晶Si1 － x Gex 的高載子遷移率降低串聯電阻(series resistance)，尤其是Zener之低摻入型區間裏的，產生一較少歐姆(ohmic)損耗和一較冷操作。和所示其餘實施例一樣，p－通道元件也可被改良。在p－通道元件裏，從一多晶Si1 － x Gex 閘極經閘氧化層至主體或阱之硼穿透(boron penetration)被減少。這就容許薄氧化層之使用而不存在臨界電壓之不穩定性。
採用一多晶Si1 － x Gex 閘極使閘極串聯電阻極大地降低。透過比較，在一傳統溝槽式閘極元件裏，一矽化物閘極僅僅降低閘極電阻2因子。這種有限降低肇因於位於狹窄溝槽裏該閘極材料上之矽化物成型所得之微小幾何形狀。採用多晶Si1 － x Gex 作為閘極材料，在相同閘極剖面下降低該閘極阻抗67%多，因此提供一甚至更好性能而無採用矽化物製程所產生之額外成本和困難。而且，多晶Si1 － x Gex 在1000℃時仍保持穩定，而矽化物閘極之使用，肇因於可能的聚結(agglomeration)而限制後續製程溫度低於850℃。其餘優點和特徵中，多晶Si1 － x Gex 閘極1040之使用消除位於閘極上之一矽化物層942的需要。
第11圖揭示作為硼濃度一函數之各種材料的材料電阻率。可從圖中看出，多晶SiGe之電阻率比傳統多晶矽小得多。在該實施例中，鍺濃度在硼濃度為2×10^^19時為35%摩爾分量，其中^^為“次方(to the power of)”符號。在其餘實施例中，該濃度可高於35%，或低於35%。
總的來說，採用多晶Si1 － x Gex 閘極可降低閘極阻抗而無需改變既存佈局，且該製程和現存矽技術相相容。當考慮第12圖所示之具有一p－通道高側(high－side)MOSFET和位於低側(low side)上的一n－通道MOSFET之一直流－直流轉換器效率時，閘極阻抗的67%降低之利益變得顯而易見。
第13圖揭示由結合本發明一實施例所提供之效率的增加。第13圖裏所示結果暗示峰值效率從83%增加到88%。這就等同於30%的節省，否則其將被失去。特別地，一傳統多晶矽閘極1310的峰值效率低於一SiGe閘極(SiGe gated)元件1320的峰值效率。第13圖裏的數據也暗示該轉換器效率接近具有位於高側和低側(high－and low－side)裏的n－型通道MOSFET之元件(曲線1330)效率。其顯著減少閘極驅動(gate driver)的功率消耗，且將能使設計者簡化驅動電路，不過在高輸出電流(high output current)時得付出1－2%效率損失之代價。
表1列出可用于形成一MOSFET閘極之各種材料的電氣性能。再次證明，SiGe具有低於傳統多晶矽之一電阻率。採用該種材料作為閘極，減少閘極串聯電阻並增加電路效率。
第14圖為依據本發明一實施例，製造具有一多晶SiGe閘極之一溝槽－閘式功率MOSFET的一方法流程圖。在該實施例中，一多晶SiGe閘極被結合進一溝槽－閘式功率MOSFET元件裏。
特別地，在步驟1410中，一多晶矽層形成。在步驟1420中，一阱層形成於該磊晶層裏。在步驟1430中，一源極形成於該阱中。
在步驟1440中，一溝槽形成於該磊晶層裏。在步驟1450中，一多晶SiGe閘極形成於該溝槽裏。在步驟1460和1470中，該多晶SiGe和源極被接觸。
即使具有多晶SiGe閘極或SiGe源極，通道阻抗也是限制溝槽－閘式功率MOSFET元件的性能。換言之，需要降低例如n－通道和p－通道功率溝槽－閘式MOSFET元件之MOS－閘控功率電晶體的導通電阻(on－resistance)(Rdson)，尤其是在低壓應用中。舉例而言，在同步直流－直流轉換器之應用中，供p－通道MOSFET用之閘極驅動(gate driver)所消耗功率低於供n－通道元件用之驅動器。因此，非常需要讓高側驅動使用p－通道元件而不是n－通道元件，如第12圖所示。
不過p－通道元件的導通電阻(Rdson)比一相似n－通道MOSFET高的多，這就限制其僅應用於小電流區間。在低壓應用中，通道電阻支配元件導通電阻(Rdson)。該通道電阻(Rc h )為：
其中L為通道長度，Z為通道寬度，Co x 為每單元面積的閘氧化層電容，VG 為閘極電壓，以及Vr 為臨界電壓。為降低通道電阻，需要縮短通道長度、閘氧化層厚度，及降低臨界電壓。肇因于製程限制或次臨界問題(sub－threshold issue)，此類途徑受到限制。
在例如第1圖所示電晶體之電晶體裏，串聯導通電阻(series on－resistance)受到阱區120電阻率的支配，特別是阱區120靠近閘極140部分的電阻率。如果該電阻率被降低，則該元件的串聯電阻就被降低。降低該電阻率之一途徑為利用具有較高遷移率之一材料。特別地，如果首先開始傳導之通道部分，即靠近閘極140的部分，是由較高遷移率材料製成，則串聯導通電阻可被降低。因此，本發明實施例在其通道區間採用形變Si1 － x Gex (strained Si1 － x Gex )以降低通道電阻。
第15圖為依據本發明一實施例，具有一SiGe通道區間的一p－通道溝槽－閘式功率MOSFET之一剖面圖。該元件包括p－型源區1510、一n－阱或主體1520、p－型汲區1530、閘極1540、一SiGe層1534。SiGe層1534被一矽層1532隔離開閘極1540。矽層1532給多晶矽閘極提供一合適界面。應該強調地是，n－型主體區1520至金屬1550的接觸區間可被省去，如上述第2圖裏所移除之p－型主體區接觸。還有，源區1510可用SiGe形成，而閘極1540可為多晶SiGe。
一層Si1 － x Gex 層1534沿著一矽溝槽側壁同量生長。因為Si1 － x Gex 的晶格常數(lattice constant)大於矽的，視鍺摩爾分量而定，該Si1 － x Gex 層處於沿[100]/[010]方向之雙軸壓縮應力(biaxial compressive strain)下。和處於壓縮或伸張雙軸應變下之內部矽(bulk silicon)的相比，應變Si1 － x Gex 平面層均增加電洞遷移率。該所增加遷移率產生SiGe層1534裏之降低電阻率。
第16圖顯示生長於馳豫Si1 － x Gex 虛擬基底(relaxedSi1 － x Gex virtual substrate)上之兩個不同Si1 － x Gex 薄膜所測之電洞遷移率。所包括之內部矽通用遷移率曲線(bulk silicon universal mobility curve)1630作為一對照基準。肇因於價帶分離(splitting)和價帶形狀改變，Si1 － x Gex 通道層裏之該電洞遷移率得到極大增強。這種增強也依賴於相對於Si1 － x Gex 虛擬基底裏的鍺濃度；暗示一應變相關現象。圖示具有20at%Ge1640和84at%Ge1650之改良電洞遷移率。
第17圖揭示作為一通道區間裏鍺濃度之一函數的遷移率之一變化。舉例而言，在具有一50at%鍺濃度的Si1 － x Gex 薄膜裏，觀察到一2因子之一遷移率增強。因此，採用Si5 0 Ge5 0 作為通道之元件所具通道電阻僅為採用內部矽之相同元件的一半。該遷移率增強也顯著提高次臨界特徵，其對低壓應用較重要。
第18圖揭示依據本發明一實施例，具有一SiGe通道區之一p－通道溝槽－閘式功率MOSFET之一價帶偏移。該偏移等於：△E v ≡0.65x －0.22x 2
其中，x為薄膜裏的鍺含量。該偏移有助於把電洞限制於形變Si1 － x Gex 通道裏。來自於矽蓋層(silicon cap layer)之寄生通道電阻接著就被最小化。
第19A－19C圖揭示依據本發明一實施例，製造具有一SiGe通道區間之一p－通道溝槽－閘式功率MOSFET之一方法。在第19A圖中，一矽磊晶層1930被沉積或長於一矽基底1960上。然後一溝槽形成。在某些點處，一阱1920被植入，或生長為矽磊晶層1930之部分。
在第19B圖裏，一磊晶Si1 － x Gex 層1934沿溝槽側壁被沉積、生長、或植入。該Si1 － x Gex 層的厚度範圍為1nm到100nm，視鍺濃度而定。在一實施例中，鍺濃度範圍為10at%到80at%。在其餘實施例中，鍺濃度可以不同，例如可低於10%摩爾分量，或高於80%摩爾分量。在其餘實施例中，鍺濃度範圍可較窄。
在第19C圖中，一矽蓋層(silicon cap layer)1932生長為位於Si1 － x Gex 層1934頂部上之一磊晶層。在一實施例中，矽蓋層1932的厚度範圍為1nm到10nm，不過在其餘實施例中其可窄於或厚於該範圍。作為選擇，矽層1932可在SiGe層1934被植透其後仍保留。
第20圖之流程圖為依據本發明一實施例，製造具有一SiGe通道區之一n－通道溝槽－閘式功率MOSFET之一方法。在該實施例中，一SiGe層長於一溝槽－閘式功率MOSFET元件之溝槽區裏。
特別地，步驟2010中一磊晶矽層形成。在步驟2020中，一阱層形成。接著步驟2030中，一溝槽被蝕刻進該磊晶矽層裏。在步驟2040中，一SiGe層生長，而在步驟2050中，一矽蓋生長。在步驟2060和2070中，閘區和源區被形成並被接觸。
將會被熟於此技術領域者理解地是，該等和其餘所涵蓋流程圖被高度簡化，且僅僅揭示製程中的一些基本步驟。藉結合本發明一實施例而可被改良之製程變化是無數的且並不為理解本發明之必要。
所呈之本發明的上述例示性實施例僅為揭示性和陳述性之目的。本說明書無意窮盡或限制本發明於所述精確形式，且依據上述教示之多種修正和變化也是可能。該等實施例被擇定和陳述，是為了最清楚解釋本發明原理及其用途，借此使其餘熟於此技術領域者能夠在各種實施例中，以及用適於所設想的特別應用之各種修正最好地利用本發明。舉例而言，可以理解，在不脫離本發明範圍時，所示和所述結構之摻雜極性可以顛倒，及/或該等各種元素之摻雜濃度可被變更。在另一實施例中，雖然本發明被顯示和陳述於一垂直MOSFET實施例內容中，但是本發明之各個實施例可被相似地實施於其餘溝槽－閘式結構裏，例如溝槽－閘式IGBT(絕緣閘雙極性電晶體)、橫向溝槽－閘式MOSFET等，以及垂直和橫向平面－閘式(planar－gate)MOSFET和IGBT。
110．．．源區
120．．．p－阱
130．．．汲區/磊晶矽區
140．．．閘極
150．．．金屬接觸窗
160．．．基底
170．．．硼磷矽玻璃
210．．．N＋源區
220．．．p－阱
230．．．汲區/N－磊晶矽
240．．．閘極
250．．．金屬接觸窗
260．．．N＋基底
270．．．硼磷矽玻璃
410．．．步驟
420．．．步驟
430．．．步驟
440．．．步驟
450．．．步驟
460．．．步驟
510．．．N＋源區
520．．．主體區
530．．．汲區/N－磊晶矽區
540．．．閘極
550．．．金屬接觸窗
560．．．N＋基底
570．．．硼磷矽玻璃
610．．．N＋源區
620．．．主體區/SiGe P阱
630．．．汲區/N－磊晶矽
640．．．閘極
650．．．金屬
660．．．N＋基底
670．．．硼磷矽玻璃
710．．．淨摻雜
720．．．鍺摩爾分量
810．．．步驟
820．．．步驟
830．．．步驟
840．．．步驟
850．．．步驟
860．．．步驟
870．．．步驟
910．．．N＋源極
920．．．主體區/阱區
930．．．N－磊晶矽區
940．．．閘極
942．．．矽化物層
950．．．金屬
960．．．N＋基底
970．．．硼磷矽玻璃
1010．．．N＋源極
1020．．．主體區/阱區
1030．．．磊晶矽區
1040．．．多晶SiGe閘極
1050．．．金屬
1060．．．N＋基底
1070．．．硼磷矽玻璃
1310．．．多晶矽閘極
1320．．．SiGe閘極元件
1330．．．NMOS(具有n－通道MOSFET的元件)
1410．．．步驟
1420．．．步驟
1430．．．步驟
1440．．．步驟
1450．．．步驟
1460．．．步驟
1470．．．步驟
1510．．．p－型源區
1520．．．n－阱/n－主體
1530．．．p－汲區/P－磊晶矽
1532．．．矽層
1534．．．SiGe層
1540．．．閘極
1550．．．金屬
1560．．．P＋基底
1570．．．硼磷矽玻璃
1920．．．N阱
1930．．．矽磊晶層
1932．．．矽蓋層
1934．．．磊晶Si1 － x Gex 層
1960．．．矽基底
2010．．．步驟
2020．．．步驟
2030．．．步驟
2040．．．步驟
2050．．．步驟
2060．．．步驟
2070．．．步驟
第1圖為藉結合本發明一實施例而得到改良之一n－通道(n－channel)溝槽－閘式(trench－gate)功率MOSFET的一剖面圖；第2圖揭示依據本發明一實施例之具有一SiGe源極的一n－通道溝槽－閘式功率MOSFET之一剖面圖；第3圖揭示貫穿第2圖所示元件的源－至－阱區之能帶(energy band)結構；第4圖之流程圖揭示依據本發明一實施例，製造具有一SiGe源極之一溝槽－閘式功率MOSFET之一方法；第5圖為藉結合本發明一實施例而得到改良之一n－通道溝槽－閘式功率MOSFET的一剖面圖；第6圖為依據本發明一實施例，具有一SiGe阱之一n－通道溝槽－閘式功率MOSFET的一剖面圖；第7圖揭示第6圖所示MOSFET的淨摻雜(net doping)和鍺摩爾分量；第8圖之流程圖揭示依據本發明一實施例，製造具有一SiGe阱區的一溝槽－閘式功率MOSFET之一方法；第9圖為藉結合本發明一實施例而得到改良之一n－型通道溝槽－閘式功率MOSFET的一剖面圖；第10圖為依據本發明一實施例，具有一多晶SiGe閘極之一n－型通道溝槽－閘式功率MOSFET的一剖面圖；第11圖揭示作為硼濃度一函數之各種材料的材料電阻率；第12圖揭示之包括一p－通道高側(high－side)功率－MOSFET和一n－通道低側(low side)功率－MOSFET元件之一直流－直流轉換器輸出；第13圖揭示由結合本發明一實施例所提供之效率的增加；第14圖為依據本發明一實施例，製造具有一多晶SiGe閘極之一溝槽－閘式功率MOSFET的一方法流程圖；第15圖為依據本發明一實施例，具有一SiGe通道區間的一p－通道溝槽－閘式功率MOSFET之一剖面圖；第16圖顯示生長於馳豫Si1 － x Gex 虛擬基底(relaxed Si1 － x Gex virtual substrate)上之兩個不同Si1 － x Gex 薄膜所測之電洞遷移率；第17圖揭示作為一通道區間裏鍺濃度之一函數的遷移率之一變化；第18圖揭示依據本發明一實施例，具有一SiGe通道區之一p－通道溝槽－閘式功率MOSFET之一價帶(valence)偏移(offset)；第19A－19C圖揭示依據本發明一實施例，製造具有一SiGe通道區間之一p－通道溝槽－閘式功率MOSFET之一方法；第20圖之流程圖為依據本發明一實施例，製造具有一SiGe通道區間之一p－通道溝槽－閘式功率MOSFET之一方法。
110．．．源區
120．．．p－阱
130．．．汲區/磊晶矽區
140．．．閘極
150．．．金屬接觸窗
160．．．基底
170．．．硼磷矽玻璃

Claims (20)

  1. 一種MOS(金屬氧化物半導體)-閘控電晶體，其包含：一主體區，其鄰接一溝槽；一源區，其鄰接該溝槽並且與該主體區界定一第一pn接面；一汲區，其鄰接該溝槽並且與該主體區界定一第二pn接面；一傳導材料層，其垂直地配置於該溝槽的側壁，並且鄰接該主體區的至少一部份，該層具有低於該汲區之一能隙，該層也延伸通過該源區；一通道區，其包含該層的至少一部份；及一閘極，其配置於該溝槽中介於該源區與該汲區之間。
  2. 如申請專利範圍第1項之MOS-閘控電晶體，其中該通道區藉由一閘介電質與該閘極絕緣。
  3. 如申請專利範圍第2項之MOS-閘控電晶體，其中該層包含一矽-鍺層。
  4. 如申請專利範圍第2項之MOS-閘控電晶體，其中該通道區包含一Si1-x Gex 層，其中0.1<x<0.8。
  5. 如申請專利範圍第3項之MOS-閘控電晶體，其中該矽-鍺層包含大約介於10%到80%之間的鍺莫爾分率。
  6. 如申請專利範圍第2項之MOS-閘控電晶體，其中該通道區更包含一矽蓋層配置於該層與該閘介電質之間。
  7. 一電晶體，其包含： 一溝槽；一源區，其鄰接該溝槽並且與該主體區界定一第一pn接面；一汲區，其鄰接該溝槽並且與該主體區界定一第二pn接面；一閘極，其配置於該溝槽中介於該源區與該汲區之間；及一矽-鍺層，其配置於該溝槽的側壁並且鄰接該主體區的至少一部份，該矽-鍺層也延伸通過該源區，該矽-鍺層的至少一部份界定MOS電晶體的一通道區。
  8. 如申請專利範圍第7項之電晶體，其中該通道區藉由一閘介電質與該閘極絕緣。
  9. 如申請專利範圍第7項之電晶體，其中該通道區包含一Si1-x Gex 層，其中0.1<x<0.8。
  10. 如申請專利範圍第7項之電晶體，其中該矽-鍺層包含大約介於10%到80%之間的鍺莫爾分率。
  11. 如申請專利範圍第7項之電晶體，其中該通道區更包含一矽蓋層配置於該矽-鍺層與該閘介電質之間。
  12. 如申請專利範圍第7項之電晶體，其中該主體區包含一矽區。
  13. 一電晶體，其包含：一溝槽；一源區，其鄰接該溝槽並且與該主體區界定一第一pn接面； 一汲區，其鄰接該溝槽並且與該主體區界定一第二pn接面；一矽-鍺層，其配置於該溝槽的側壁並且延伸通過該源區；一通道區，其配置於該溝槽的側壁並且鄰接該主體區，該通道區包含該矽-鍺層的一部份；一閘極，其配置於該溝槽中介於該源區與該汲區之間；一閘介電質，其配置於該閘極與該通道區之間；及一矽蓋層，其配置於該矽-鍺層與該閘介電質之間。
  14. 如申請專利範圍第13項之電晶體，其中該主體區包含一矽區。
  15. 如申請專利範圍第13項之電晶體，其中該通道區包含一Si1-x Gex 層，其中0.1<x<0.8。
  16. 如申請專利範圍第13項之電晶體，其中該矽-鍺層包含大約介於10%到80%之間的鍺莫爾分率。
  17. 一電晶體，其包含：一主體區，其鄰接一溝槽；一源區，其鄰接該溝槽並且與該主體區界定一第一pn接面；一汲區，其鄰接該溝槽並且與該主體區界定一第二pn接面；一傳導材料層，其配置於該溝槽的側壁，並且鄰接該汲區的至少一部份，該層具有低於該主體區之一能 隙，該層延伸至該溝槽之底部的至少一部份；一通道區，其包含該層的至少一部份；及一閘極，其配置於該溝槽中介於該源區與該汲區之間。
  18. 如申請專利範圍第17項之電晶體，其中該主體區包含一矽區。
  19. 如申請專利範圍第17項之電晶體，其中該層包含一矽-鍺層。
  20. 如申請專利範圍第17項之電晶體，其中該通道區更包含一矽蓋層配置於該層與該閘介電質之間。
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