[go: up one dir, main page]

TWI430421B - 覆晶接合方法 - Google Patents

覆晶接合方法 Download PDF

Info

Publication number
TWI430421B
TWI430421B TW100140494A TW100140494A TWI430421B TW I430421 B TWI430421 B TW I430421B TW 100140494 A TW100140494 A TW 100140494A TW 100140494 A TW100140494 A TW 100140494A TW I430421 B TWI430421 B TW I430421B
Authority
TW
Taiwan
Prior art keywords
wafer
substrate
bumps
chip bonding
flip chip
Prior art date
Application number
TW100140494A
Other languages
English (en)
Other versions
TW201320278A (zh
Inventor
程呂義
邱啟新
邱世冠
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW100140494A priority Critical patent/TWI430421B/zh
Priority to CN2012101073693A priority patent/CN103094139A/zh
Publication of TW201320278A publication Critical patent/TW201320278A/zh
Application granted granted Critical
Publication of TWI430421B publication Critical patent/TWI430421B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Description

覆晶接合方法
本發明係關於一種覆晶接合方法，更詳言之，本發明係為一種將晶片以覆晶方式接合至基板上之方法。
現今半導體技術愈來愈成熟，製程的方式日新月異，相對的對於電子產品的尺寸之要求趨於輕薄短小，因此在晶片製造過程中之打線技術，其內部之各導電線的間距逐步縮短，造成晶片上之各銲墊(I/O pad)的間距更加接近，且因為製程技術先進，將不同功能之元件整合至同一晶片中，晶片之積集度大幅提昇，晶片上銲墊數也相對增加。傳統之晶片封裝技術為將晶片之銲墊經由銲線銲接到基板上，但如此高積集化之晶片銲墊及銲線之數量已然為能使用之空間所限，而成為製程上之瓶頸。因此，遂有不同於打線技術之覆晶技術之發展。覆晶技術大致上係於晶圓上形成複數個如銲球之凸塊，接著將切割晶圓以形成複數個晶片後再將晶片翻轉(flip)接置到基板，使凸塊能對應接合於基板之銲墊上，然後迴銲(reflow)該凸塊，以使銲球銲結至基板上之銲墊。
然而，在迴銲製程中，因晶片與基板的熱膨脹係數(Coefficient of thermal expansion；CTE)有差異，造成基板與晶片受熱膨脹而翹曲的程度亦不同。通常，當晶片面積較大或厚度較薄時，晶片與基板翹曲程度的差異會更加明顯，而基板越靠近邊緣之部位的翹曲程度最為明顯。
如第1圖所示，晶片10藉其底部之複數凸塊14接置於該基板12之頂面122上。迴銲製程中，晶片10與基板12因膨脹係數(CTE)不同，導致該晶片10與基板12靠近邊緣之部位會產生翹曲，造成該晶片10底部之部分凸塊14無法銲結至基板12上之銲墊，致位在該晶片10近邊緣部位之部分凸塊14形成空銲的現象，而產生銲接失敗或假銲等銲接不完全的問題，產品的不良率亦隨之增加。
因而，如何克服上揭習知技術所有在之問題，實為一重要課題。
為解決上述習知技術之問題，本發明遂研發出一種提升覆晶接合良率之方法。
本發明之實施方法係包括：提供一其上設有晶片之基板，其中，該晶片具有相對之作用面與非作用面，該作用面上並形成有複數凸塊，以在該晶片接置於該基板上後，該複數凸塊係位於該晶片與基板之間，並藉之電性連接該晶片與基板，但部分之凸塊僅接置於晶片上，然後，將物件抵靠在晶片之非作用面上，予以施壓於該晶片，使僅接置於該晶片上之凸塊同時接觸該晶片與基板，並利用迴銲於該複數凸塊，使得該複數凸塊皆連接基板與晶片。
此外，本發明另一種實施方法係包括：提供一其上設有晶片之基板，該晶片之底面係藉由複數凸塊設於該基板上，且部分之凸塊僅接置於該基板或晶片上，接著透過物件抵靠並施加壓力於該晶片頂面上，使僅接置於該基板或晶片上之凸塊同時接觸該基板及晶片，以迴銲該複數凸塊，使該複數凸塊皆連接基板與晶片。
由上可知，本發明將該物件抵靠晶片頂面，以施加壓力，避免該晶片因面積較大或厚度較薄時，在迴銲製程中產生翹曲，使得晶片周圍之凸塊發生空銲的情況。而該晶片之翹曲部分於透過該物件給予壓力，使得翹曲部分趨於平整，藉由該凸塊與晶片及基板相互連觸，再做迴銲處理，以解決凸塊空銲之現象。
因此，本發明之覆晶接合良率之方法，不僅能應用於輕薄或大尺寸之晶圓，並提高覆晶接合良率。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“底”、“二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第一實施例
以下即配合第2A至2D圖詳細說明本發明第一實施例之覆晶接合方法。
如第2A圖所示，將一晶片10接置於一基板12上，而該基板12係為半導體晶片、印刷電路板或具有矽穿孔之基板，但不以此為限。另外，該晶片10之底面(於本實施例之作用面)102形成有複數銲錫凸塊(solder bump)14，並藉該凸塊14設於基板12上。該凸塊14係經由一次迴銲過程使之連接於該基板12，因初次迴銲時會產生熱源H，且該晶片10與基板12之熱膨脹係數不同，是故，該晶片10與基板12之邊緣均會翹曲，導致該晶片10底面(於本實施例之作用面)102上的部份凸塊14仍僅接置於晶片10上，未接置到基板12上。
第2A圖所示之態樣中，該凸塊14係預先形成於該晶片10上。但於第2A’圖所示之另一態樣中，該凸塊14係預先形成於該基板12’上，則於初次迴銲時，部分之該凸塊14僅接置於該基板12’上，而未接置到晶片10’上。本實施例為便於說明，以下係接續第2A圖介紹本發明之方法。
如第2B及2C圖所示，透過一物件16抵靠至該晶片10之頂面(於本實施例之非作用面)104，以施加壓力於該晶片10頂面(於本實施例之非作用面)，使僅接置於該晶片10(或基板12’)上之凸塊14因受壓而同時接觸該基板12及晶片10，繼而二次迴銲該複數凸塊14。在此二次迴銲過程中，該晶片10均勻受物件16抵靠之壓力而抑制翹曲之狀態，使晶片10與基板12之平面度趨於一致，故經此二次迴銲，該凸塊14得能同時銲接至該基板12及晶片10。該物件16係為撓性體，例如矽膠體或容納有液體或複數顆粒之囊袋，但不以此為限。製成該物件16之材料皆為耐熱型導熱材料，如耐熱型導熱矽膠或裝有耐熱液體或沙粒之囊袋，以抗受回銲時之高溫。
同樣地，如第2B’圖所示，若該凸塊14係預先形成於基板12’上，亦可透過該物件16抵靠至該晶片10’之頂面(於本實施例之非作用面)104’，以施加壓力於該晶片10’頂面(於本實施例之非作用面)104’上，使僅接置於該基板12’上之凸塊14同時接觸晶片10’底面(於本實施例之作用面)102’，並以迴銲該複數凸塊14。
此外，該凸塊14具有剛性結構，如導電銅柱，可避免在迴銲製程中相鄰凸塊14因過度擠壓變形而造成橋接，所以，該凸塊14之剛性結構使覆晶接合之方法於二次迴銲製程後，該晶片10與基板12之間的距離均相同；並藉由該凸塊14，使晶片10及基板12相互接合。
此外，如第2D圖所示，本發明之方法復可包括於抵靠該物件16之前，於該晶片10設置區域外之基板12上設置隔熱材18，以防止基板12受熱。
或者，該晶片10與物件16之間設有隔離片19，以防止該晶片10遭受物件16污染，影響製程良率。
第二實施例
請參閱第3A至3D圖，係本發明第二實施例之覆晶接合方法示意圖。本實施例與第一實施例的差異僅在於透過該物件16抵靠至該晶片10之頂面(於本實施例之非作用面)104，以施加壓力於該晶片10的步驟復包括於該物件16上施加增重件162，其重量係以大於該物件16之重量為準則，於輕薄、大尺寸面積，更為適用。該增重件162也可以是一提供穩定壓力之機械構造，以於迴銲過程中，穩定提供一定壓力使因熱膨脹產生之翹曲得到抑制。
因初次迴銲製程所造成之翹曲，可以該增重件162使晶片10平面度與基板12更為一致，再藉由二次迴銲製程使該晶片10之凸塊14與基板12相互完全接合。
如第3A圖所示，該晶片10經過初次迴銲製程，因該晶片10與基板12的熱膨脹係數不同，導致該晶片10與基板12邊緣均產生翹曲。
如第3B圖所示，於該晶片10上設置物件16，且物件16上設有增重件162，且該增重件162之重量係大於物體16之重量。
如第3C圖所示，於二次迴銲製程使該晶片10之凸塊14與基板12相互完全固接，並且該晶片10之頂面(於本實施例之非作用面)104均勻受壓，使該晶片10之平面度與基板12平面度趨於一致。
如第3D圖所示，該晶片10設置區域外之基板12上亦可設置隔熱材18，以防止基板12受熱。另外，該晶片10頂面(於本實施例之非作用面)104亦可設有隔離片19，以防止該晶片10遭受物件16污染。
由上可知，本發明之覆晶接合方法應用於半導體封裝技術中，將該物件16抵靠晶片10頂面(於本實施例之非作用面)104至該晶片10之頂面(於本實施例之非作用面)104，以施加壓力，校正該晶片10因面積較大或厚度較薄時，因迴銲製程所造成之翹曲問題，而該晶片10之翹曲部分，係透過該物件16給予的壓力，使得翹曲部分趨於平整，藉由該凸塊14與晶片10及基板12相互連接，以防止該凸塊14無法與晶片10及基板12完全相互連接，造成空銲現象。
本發明之概念，並不只限於上述之實施例之晶片與基板之接合，於相同發明概念下，更可應用於晶圓與晶圓之接合，晶圓與矽通孔(Through silicon via;TSV)晶圓之接合及其他因熱膨脹係數不同產生之翹曲而造成產品可靠度不佳之應用。
上述該些實施樣態僅例示性說明本發明之功效，而非用於限制本發明，任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述該些實施態樣進行修飾與改變。此外，在上述該些實施態樣中之元件的數量僅為例示性說明，亦非用於限制本發明。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
10、10’．．．晶片
102、102’．．．底面
104、104’、122．．．頂面
12、12’．．．基板
14．．．凸塊
16．．．物件
162．．．增重件
18．．．隔熱材
19．．．隔離片
H．．．熱源
第1圖係用以說明覆晶製程中發生空銲之示意圖；
第2A至2D圖係為本發明第一實施例之覆晶接合方法示意圖，其中，第2A’圖係於基板上預先形成有凸塊之示意圖，第2B’圖係顯示部分之凸塊僅接置於該基板上之示意圖；以及
第3A至3D圖係為本發明第二實施例之覆晶接合方法示意圖。
10．．．晶片
102．．．底面
104．．．頂面
12．．．基板
14．．．凸塊
16．．．物件
18．．．隔熱材
19．．．隔離片
H．．．熱源

Claims (10)

  1. 一種覆晶接合方法，包括：提供一其上設有晶片之基板，其中，該晶片具有相對之作用面與非作用面，該作用面上並形成有複數凸塊，以在該晶片接置於該基板上後，該複數凸塊係位於該晶片與基板之間，並藉之電性連接該晶片與基板，且部分之凸塊僅接置於晶片上；將一物件抵靠至該晶片之非作用面，以施加壓力於該晶片，使僅接置於該晶片上之凸塊同時接觸該基板及晶片；迴銲該複數凸塊；以及移除該物件。
  2. 一種覆晶接合方法，包括：提供一其上設有晶片之基板，其中，該晶片係藉由複數凸塊設於該基板上，且部分之凸塊僅接置於該基板上；透過一物件抵靠並施加壓力於該晶片頂面上，使僅接置於該基板上之凸塊同時接觸該基板及晶片，以迴銲該複數凸塊；以及移除該物件。
  3. 如申請專利範圍第1或2項所述之方法，復包括於抵靠該物件之前，於該基板供該晶片接置區域外之上設置隔熱材。
  4. 如申請專利範圍第1或2項所述之方法，其中，該晶片 與物件之間復設有隔離片。
  5. 如申請專利範圍第1或2項所述之方法，其中，該基板為半導體晶片、印刷電路板或具有矽穿孔之基板。
  6. 如申請專利範圍第1或2項所述之方法，其中，該物件為撓性體。
  7. 如申請專利範圍第1或2項所述之方法，其中，該物件為矽膠體或容納有液體或複數顆粒之囊袋。
  8. 如申請專利範圍第1或2項所述之方法，其中，透過該物件抵靠並施加壓力於該晶片的步驟，復包括於該物件上施加一增重件，其重量係大於該物件之重量。
  9. 如申請專利範圍第1或2項所述之方法，其中，該凸塊復包含剛性結構。
  10. 如申請專利範圍第1或2項所述之方法，其中，該晶片與基板具有不同之熱膨脹係數。
TW100140494A 2011-11-07 2011-11-07 覆晶接合方法 TWI430421B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW100140494A TWI430421B (zh) 2011-11-07 2011-11-07 覆晶接合方法
CN2012101073693A CN103094139A (zh) 2011-11-07 2012-04-12 覆晶接合方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW100140494A TWI430421B (zh) 2011-11-07 2011-11-07 覆晶接合方法

Publications (2)

Publication Number Publication Date
TW201320278A TW201320278A (zh) 2013-05-16
TWI430421B true TWI430421B (zh) 2014-03-11

Family

ID=48206562

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100140494A TWI430421B (zh) 2011-11-07 2011-11-07 覆晶接合方法

Country Status (2)

Country Link
CN (1) CN103094139A (zh)
TW (1) TWI430421B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI509749B (zh) * 2013-05-20 2015-11-21 矽品精密工業股份有限公司 半導體封裝件之製法
CN115101434B (zh) * 2022-07-21 2024-12-06 江苏长电科技股份有限公司 封装结构制作方法和芯片防翘曲装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6495397B2 (en) * 2001-03-28 2002-12-17 Intel Corporation Fluxless flip chip interconnection
US6713318B2 (en) * 2001-03-28 2004-03-30 Intel Corporation Flip chip interconnection using no-clean flux
JP3727587B2 (ja) * 2001-12-28 2005-12-14 シャープ株式会社 半導体装置の実装方法
JP3905100B2 (ja) * 2004-08-13 2007-04-18 株式会社東芝 半導体装置とその製造方法
CN101447534B (zh) * 2007-11-27 2010-04-21 林志泽 发光二极管及其制作方法

Also Published As

Publication number Publication date
CN103094139A (zh) 2013-05-08
TW201320278A (zh) 2013-05-16

Similar Documents

Publication Publication Date Title
TWI641087B (zh) 電子封裝件及封裝用之基板
TWI601219B (zh) 電子封裝件及其製法
US7446398B2 (en) Bump pattern design for flip chip semiconductor package
TWI555147B (zh) 散熱型封裝結構及其散熱件
JP2011077108A (ja) 半導体装置
TWI443761B (zh) Manufacturing method for flip chip packaging
TWI497616B (zh) 半導體封裝件之製法
TWI658549B (zh) 散熱型封裝結構
JP4899406B2 (ja) フリップチップ型半導体装置
TWI430421B (zh) 覆晶接合方法
TW201806039A (zh) 電子堆疊結構及其製法
TWM450822U (zh) 封裝基板
TWI467723B (zh) 半導體封裝件及其製法
TWI614858B (zh) 半導體封裝件及其製法
TWI647802B (zh) 散熱型封裝結構
JP2012009713A5 (zh)
TWI430376B (zh) The Method of Fabrication of Semiconductor Packaging Structure
TWI760629B (zh) 電子封裝件及其導電基材與製法
KR20110124579A (ko) 유. 브이 레이저를 사용한 플립 칩 본딩방법
TWI642133B (zh) 電子構件之置放製程及其應用之承載治具
TWI514490B (zh) 半導體封裝件及其製法
TWI528518B (zh) 基板結構與半導體封裝件
TWI545714B (zh) 電子封裝件及其製法
TWI855699B (zh) 電子封裝件及其承載結構
TWI264101B (en) Method of flip-chip packaging including chip thermocompression