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TWI424436B - 於非揮發性儲存器中在讀取操作時耦合的補償 - Google Patents

於非揮發性儲存器中在讀取操作時耦合的補償 Download PDF

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TWI424436B
TWI424436B TW098126195A TW98126195A TWI424436B TW I424436 B TWI424436 B TW I424436B TW 098126195 A TW098126195 A TW 098126195A TW 98126195 A TW98126195 A TW 98126195A TW I424436 B TWI424436 B TW I424436B
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Deepanshu Dutta
Jeffrey W Lutze
Yingda Dong
Henry Chin
Toru Ishigaki
Original Assignee
Sandisk Technologies Inc
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Publication date
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Description

於非揮發性儲存器中在讀取操作時耦合的補償
本發明係關於非揮發性記憶體。
半導體記憶體已愈來愈普遍地在各種電子裝置中使用。舉例而言，非揮發性半導體記憶體可用在蜂巢式電話、數位攝錄機、個人數位助理、行動計算裝置、非行動計算裝置及其他裝置中。電可抹除可程式化唯讀記憶體(EEPROM)及快閃記憶體屬最受歡迎的非揮發性半導體記憶體之列。對於快閃記憶體(其亦係一種類型的EEPROM)，與傳統全功能型EEPROM相比，整個記憶體陣列或記憶體之一部分中之內容可在一個步驟中抹除。
傳統EEPROM及快閃記憶體兩者皆利用一浮動閘極，該浮動閘極定位於一半導體基板中之一通道區上面且與該通道區絕緣。該浮動閘極定位於源極區與漏極區之間。一控制閘極設置於該浮動閘極上方，且與該浮動閘極絕緣。如此形成之電晶體之臨限電壓(VTH )由該浮動閘極上所保持之電荷量控制。亦即，必須在該電晶體導通之前施加至該控制閘極以容許其源極與漏極之間的傳導的最小電壓量由該浮動閘極上之電荷位準控制。
某些EEPROM及快閃記憶體裝置具有一用於儲存兩個電荷範圍之浮動閘極，且因此可在兩個狀態(例如一抹除狀態及一程式化狀態)之間程式化/抹除該記憶元件。此一快閃記憶體裝置有時稱作二進制快閃記憶體裝置，此乃因每一記憶元件皆可儲存一個資料位元。
一多狀態(亦稱作多位準)快閃記憶體裝置係藉由識別多個不同容許/有效程式化臨限電壓範圍來實施。每一不同臨限電壓範圍皆對應於編碼於該記憶體裝置中之該組資料之一預定值。舉例而言，每一記憶元件可在該元件可被置於對應於四個不同臨限電壓範圍之四個分立電荷帶中之一者中時儲存兩個資料位元。
通常，一在程式化操作期間施加至控制閘極之程式化電壓VPGM 係以一連串在量值方面隨著時間而增大之脈衝形式施加。於一種可能之方法中，該等脈衝之量值隨著每一連續脈衝而增大一預定步長大小(例如，0.2-0.4V)。可將VPGM 施加至快閃記憶元件之控制閘極。在介於該等程式化脈衝之間的週期中，執行驗證操作。亦即，在各連續程式化脈衝之間讀取一正被並行程式化之元件群組中之每一元件之程式化位準，以確定其是否等於或大於一正將該元件程式化至的驗證位準。對於多狀態快閃記憶元件陣列，可針對元件之每一狀態來執行一驗證步驟以確定該元件是否已達到其資料關聯驗證位準。舉例而言，能夠將資料儲存為四個狀態之多狀態記憶元件可能需要針對三個比較點執行驗證操作。
此外，當程式化EEPROM或快閃記憶體裝置(例如，NAND串中之NAND快閃記憶體裝置)時，通常將VPGM 施加至控制閘極並將位元線接地，以致使電子自一胞或記憶元件(例如，儲存元件)之通道注入浮動閘極。當電子在浮動閘極中累積時，該浮動閘極會變為帶負電荷，且記憶元件之臨限電壓升高，因而該記憶元件可被視為處於一程式化狀態。關於此程式化之更多資訊可在標題為「Source Side Self Boosting Technique For Non-Volatile Memory」之第6,859,397號美國專利中及於2005年7月12日頒予且標題為「Detecting Over Programmed Memory」之第6,917,542號美國專利中找到；該兩個美國專利皆以全文引用方式併入本文中。
一個仍成問題之問題係讀取準確性。讀取過程必須準確以便可以高保真度回讀資料。舉例而言，將臨限電壓範圍放置接近在一起之多位準裝置幾乎不為錯誤留餘地。讀取一選定儲存元件之不準確性可由諸多變數引起，該等變數包含造成電容性耦合之其他非選擇儲存元件之經程式化資料狀態。因此，需要提高讀取準確性之技術。
本發明藉由提供一種用於藉由補償電容性耦合提高非揮發性儲存器中之讀取準確性之方法來解決上述及其他問題。
於一個實施例中，一種用於操作非揮發性儲存器之方法包括讀取一選定儲存元件之至少一個位元線毗鄰儲存元件以確認該至少一個位元線毗鄰儲存元件之一資料狀態。該至少一個位元線毗鄰儲存元件及該選定儲存元件關聯於各自位元線。該方法進一步包括讀取該選定儲存元件以確認該選定儲存元件之一資料狀態，包括將不同控制閘極讀取電壓一次一個地施加至該選定儲存元件同時基於其經確認資料狀態及該控制閘極讀取電壓來設定該至少一個位元線毗鄰儲存元件之該各自位元線之電壓。
於另一個實施例中，一種用於操作非揮發性儲存器之方法包括，作為一多步驟讀取操作之一第一步驟之一部分，讀取儲存元件以確認其資料狀態。該等儲存元件關聯於複數個毗鄰位元線。該方法進一步包括，作為該多步驟讀取操作之一第二步驟之一部分，重新讀取該等儲存元件以重新確認其資料狀態，包括將不同控制閘極讀取電壓一個接著一個地施加至該等儲存元件，並基於該第一步驟之該等經確認資料狀態且基於該等控制閘極讀取電壓來設定該等位元線上之電壓。
於另一個實施例中，一種用於操作非揮發性儲存器之方法包括讀取一選定字線之一毗鄰字線上之儲存元件以確認其資料狀態，包括讀取一關聯於該選定字線之選定儲存元件之一字線毗鄰儲存元件，並讀取該選定儲存元件之至少一個位元線毗鄰儲存元件。該方法進一步包括讀取該選定儲存元件以確認其資料狀態，同時回應於對該字線毗鄰儲存元件之該讀取，補償關聯於該字線毗鄰儲存元件之耦合，並同時回應於對該至少一個位元線毗鄰儲存元件之該讀取，補償關聯於該至少一個位元線毗鄰儲存元件之耦合。
於另一個實施例中，一種非揮發性儲存器包括一組儲存元件及至少一個控制電路。該至少一個控制電路讀取一選定儲存元件之至少一個位元線毗鄰儲存元件以確認該至少一個位元線毗鄰儲存元件之一資料狀態。該至少一個位元線毗鄰儲存元件及該選定儲存元件關聯於各自位元線。該至少一個控制電路進一步讀取該選定儲存元件以確認該選定儲存元件之一資料狀態，包括將不同控制閘極讀取電壓一次一個地施加至該選定儲存元件同時基於其經確認資料狀態及該等控制閘極讀取電壓來設定該至少一個位元線毗鄰儲存元件之該各自位元線之電壓。
亦可提供用於執行本文所提供之方法之對應方法、系統及電腦可讀或處理器可讀儲存裝置。
本發明提供一種用於藉由補償電容性耦合來提高非揮發性儲存器中之讀取準確性之方法。
適於實施本發明之一記憶體系統之一個實例使用包括在兩個選定閘極之間串聯連接多個電晶體之NAND快閃記憶體結構。串聯連接之電晶體及選定閘極稱作一NAND串。圖1a係一顯示一個NAND串之俯視圖。圖1b係該NAND串之一等效電路圖。該NAND串包括串聯並夾於一第一選擇閘極120與一第二選擇閘極122之間的四個電晶體100、102、104及106。選擇閘極120選通與位元線126之NAND串連接。選擇閘極122選通與源極線128之NAND串連接。藉由將適當電壓施加至控制閘極120CG來控制選擇閘極120。藉由將適當電壓施加至控制閘極122CG來控制選擇閘極122。電晶體100、102、104及106中之每一者皆具有一控制閘極及一浮動閘極。電晶體100具有控制閘極100CG及浮動閘極100FG。電晶體102包括控制閘極102CG及浮動閘極102FG。電晶體104包括控制閘極104CG及浮閘極104FG。電晶體106包括一控制閘極106CG及浮動閘極106FG。控制閘極100CG連接至(或係)字線WL3(其中WL表示「字線」)，控制閘極102CG連接至字線WL2，控制閘極104CG連接至字線WL1，且控制閘極106CG連接至字線WL0。於一個實施例中，電晶體100、102、104及106各自為儲存元件，亦稱作記憶胞。於其他實施例中，該等儲存元件可包括多個電晶體或者可不同於所繪示。選擇閘極120連接至選擇線SGD。選擇閘極122連接至選擇線SGS。
圖1c係一繪示三個NAND串之電路圖。一使用一NAND結構之快閃記憶體系統之典型架構將包括若干NAND串。舉例而言，三個NAND串320、340及360顯示於一具有更多NAND串之一記憶體陣列中。該等NAND串中之每一者皆包含兩個選擇閘極及四個儲存元件。雖然出於簡化目的而圖解說明四個儲存元件，但現代NAND串可具有多達例如三十二個或六十四個儲存元件。
舉例而言，NAND串320包括選擇閘極322及327以及儲存元件323-326，NAND串340包括選擇閘極342及347以及儲存元件343-346，NAND串360包括選擇閘極362及367以及儲存元件363-366。每一NAND串皆藉由其選擇閘極(例如，選擇閘極327、347或367)連接至該源極線。一選擇線SGS用於控制源極側選擇閘極。各個NAND串320、340及360藉由選擇閘極322、342、362等等中之選擇電晶體連接至各自位元線321、341及361。此等選擇電晶體由一汲極選擇線SGD控制。於其他實施例中，該等選擇線未必需要在該等NAND串中係共同的；亦即，可針對不同NAND串提供不同選擇線。WL3連接至儲存元件323、343及363之控制閘極。WL2連接至儲存元件324、344及364之控制閘極。WL1連接至儲存元件325、345及365之控制閘極。WL0連接至儲存元件326、346及366之控制閘極。如可看出，每一位元線及各自NAND串皆包含該陣列或組儲存元件之行。字線(WL3、WL2、WL1及WL0)包含該陣列或組之列。每一字線皆連接該列中每一儲存元件之控制閘極。或者，該等控制閘極可由該等字線自身提供。舉例而言，WL2提供儲存元件324、344及364之控制閘極。實務中，一字線上可存在數千個儲存元件。
每一儲存元件皆可儲存資料。舉例而言，當儲存一個數位資料位元時，將儲存元件之可能臨限電壓(VTH )之範圍劃分成指派給邏輯資料「1」及「0」之兩個範圍。於一NAND型快閃記憶體之一個實例中，VTH 在抹除該儲存元件之後為負且被定義為邏輯「1」。VTH 在一程式化操作之後為正且界定為邏輯「0」。當VTH 為負且嘗試一讀取時，該儲存元件將接通以指示正儲存邏輯「1」。當VTH 為正且嘗試一讀取操作時，該儲存元件將不接通，以指示已儲存邏輯「0」。一儲存元件亦可儲存多個資訊位準，例如，多個數位資料位元。於此情形下，將VTH 值之範圍劃分成資料之位準數。舉例而言，若儲存四個資訊位準，則將存在指派給資料值「11」、「10」、「01」及「00」之四個VTH 範圍。於一NAND型記憶體之一個實例中，VTH 在一抹除操作之後為負且被定義為「11」。對於狀態「10」「01」及「00」使用正VTH 值。程式化至儲存元件中之資料與該儲存元件之臨限電壓範圍之間的具體關係相依於針對該等儲存元件所採用之資料編碼方案。
當程式化一快閃儲存元件時，將一程式化電壓施加至儲存元件之控制閘極，並將關聯於該儲存元件之位元線接地。電子自通道注入浮動閘極。當電子於該浮動閘極中累積時，該浮動閘極變為帶負電荷且該儲存元件之VTH 升高。為將該程式化電壓施加至正被程式化之儲存元件之控制閘極，將彼程式化電壓施加於適當字線上。如上文所述，NAND串中之每一者中之一個儲存元件共用同一字線。舉例而言，當程式化圖1c之儲存元件324時，亦將該程式化電壓施加至儲存元件344及364之控制閘極。
圖2a繪示一NAND串之一剖視圖。該視圖被簡化且未按比例。NAND串400包括形成於一基板490上之一源極側選擇閘極406、一汲極側選擇閘極424以及八個儲存元件408、410、412、414、416、418、420及422。該等組件可形成於一p-井區492上，p-井區492自身形成於該基板之一n-井區494中。該n-井又可形成於一p-基板496中。供應線402及403可分別與p-井區492及n-井區494通信。除一具有一電位VBL 之位元線426以外，還提供一具有一電位VSOURCE 之源極供應線404。將VSGS 施加至選擇閘極406並將VSGD 施加至選擇閘極424。一字線或非揮發性儲存元件之源極側係指面對NAND串之源極端之側，例如，於源極供應線404處，而一字線或非揮發性儲存元件之汲極側係指面對NAND串之汲極端之側，例如，於位元線426處。於一種方法中，程式化從WL0開始逐字線進行。
圖2b繪示在程式化時沿儲存元件之一字線方向之一剖面圖。通道區508、510及512繪示具有關聯閘極FGn-1 502、FGn 504及FGn+1 506。一字線500延伸於浮動閘極上面及之間。按照一例如結合圖2d-2f所述之典型程式化序列，逐脈衝增大施加至字線500之程式化電壓Vpgm，以使儲存元件之臨限電壓VTH 增大直至驗證並閉鎖該儲存元件為止。當在例如一NAND區塊中之一字線上程式化資料時，可將不同儲存元件程式化至不同VTH 狀態。舉例而言，於所有位元線程式化中，可將一位於NAND鏈n上(或與一位元線BLn連接)之儲存元件可程式化至A狀態而可將其位元線毗鄰相鄰儲存元件(其關聯於BLn-1或BLn+1)可程式化至一更高狀態，例如C狀態。此實例假定存在四個狀態：抹除狀態E及程式化狀態A、B及C。於多位準記憶體裝置中，使用2N 個狀態，其中。舉例而言，可使用四個、八個或十六個狀態。於此一情形下，當我們將BLn上之儲存元件程式化驗證至狀態A並將其閉鎖時，其相鄰元件在其被閉鎖時處於同一狀態(狀態A)或一更低狀態(狀態E)。然而，在進一步程式化且完成相鄰儲存元件至例如狀態C之程式化之後，如圖2c中所繪示，已使相鄰儲存元件之VTH 增大至更高C狀態。在一選定儲存元件完成程式化之時間與其隨後被讀取之時間之間相鄰元件之資料狀態之此變化導致與該選定儲存元件之電容性耦合。
圖2c繪示一在程式化完成之後沿儲存元件之一字線方向之剖視圖，包括一個儲存元件之電容性耦合效應。在該程式化操作完成之後，當稍後回讀儲存元件504時，其VTH 顯得較在其最初被程式化時為高。這就是與鄰近浮動閘極FGn+1及FGn-1之電容性耦合之結果，其使FGn之VTH 顯得更高。此被稱作位元線-位元線干擾或耦合效應。可出現各種類型之電容性耦合，包括浮動閘極之間、通道之間及一通道與一浮動閘極之間的耦合，如所繪示。主要因動閘極-浮動閘極耦合，故當一正被讀取之選定儲存元件之相鄰元件具有一較該選定儲存元件為高之VTH (為高之資料狀態)時，該選定儲存元件之VTH 將顯得相對更高。類似地，若該相鄰元件具有一較該選定儲存元件為低之VTH (為低之資料狀態)，則該選定儲存元件之VTH 將顯得相對更低，而在完成程式化該選定儲存元件時，與藉以驗證並閉鎖該選定儲存元件之VTH 幾乎相同。VTH 之此等變化使總體分佈寬得多且因讀取失敗之可能性增大而降低失敗容限(包括過度程式化及資料保持容限)。
通常，當隨機程式化資料時，儲存元件可具有任一資料狀態組合。某些儲存元件將具有高VTH 相鄰元件而某些儲存元件將具有低VTH 相鄰元件。舉例而言，一具有高VTH 相鄰元件(例如B狀態或C狀態相鄰元件)之A狀態儲存元件將在VTH 方面顯得較一具有低VTH 相鄰元件(例如E狀態或A狀態相鄰元件)之A狀態儲存元件為高。可使用本文中所述之各種各樣技術來部分地或完全地補償電容性耦合效應。此等技術可有利地導致更緊密的臨限電壓分佈。
應注意，耦合效應根據程式化技術而變化。為了圖解說明，下面闡述三種程式化技術。亦可使用其他程式化技術。一第一種可能之程式化技術係偶數-奇數程式化，其涉及單獨地程式化並驗證偶數及奇數位元線之儲存元件。參見圖2d(其繪示一施加至非揮發性儲存元件之控制閘極之實例性脈衝列)及圖3a(其繪示一對應程式化方法)。該脈衝列包括一用於程式化並驗證偶數位元線儲存元件之第一部分520，後跟一用於程式化並驗證奇數位元線儲存元件之第二部分540。第一部分520包括許多程式化脈衝522、524、526、528、530…，及一組位於每一對程式化脈衝之間用於驗證偶數位元線儲存元件之驗證脈衝(其一個實例係驗證緩衝組523)。第二部分540包括許多程式化脈衝542、544、546、548、550…，及一組位於每一對程式化脈衝之間用於驗證奇數位元線儲存元件之驗證脈衝(其一實例係驗證脈衝組543)。
於一個實施例中，程式化脈衝具有一電壓VPGM ，該電壓從12V開始並針對每一連續程式化脈衝以例如0.5V之增量增大直至達到一例如20-25V之最大值為止。於某些實施例中，可存在一針對正將資料程式化至之每一狀態(例如，狀態A、B及C)之驗證脈衝。於其他實施例中，可存在更多或更少驗證脈衝。每一組中之驗證脈衝可具有例如諸如圖5a中所繪示之VV-A 、VV-B 及VV-C 之幅度。
此程式化方法可涉及一用於程式化並驗證偶數位元線之儲存元件(例如，偶數儲存元件)直至其達到既定狀態為止之第一級、然後一用於程式化並驗證奇數位元線之儲存元件(例如，奇數儲存元件)直至其達到既定狀態為止之第二級。於此種情況下，偶數儲存元件首先結束，此後奇數儲存元件之程式化開始。奇數儲存元件不接收BL-BL耦合，此乃因其最後被程式化。僅偶數儲存元件接收BL-LB耦合(來自奇數儲存元件)，此乃因造成該耦合之額外程式化發生在程式化偶數儲存元件之後。因而，只需要對偶數儲存元件之補償。特定而言，當偶數儲存元件結束程式化時，奇數儲存元件將皆處於E狀態。當隨後程式化奇數儲存元件時，偶數儲存元件接收來自奇數儲存元件之漸增VTH 之全耦合效應。
此外，偶數儲存元件所經歷之耦合量相依於位元線毗鄰儲存元件之狀態，但通常不相依於偶數儲存元件之狀態。換言之，一給定偶數儲存元件所經歷之耦合量不相依於該給定偶數儲存元件之狀態與該等毗鄰儲存元件之狀態之間的差。舉例而言，一處於狀態E、A、B或C之偶數儲存元件接收來自一處於一給定狀態之毗鄰奇數儲存元件之相同干擾量。因而，所有偶數儲存元件皆接收來自一處於該A狀態之毗鄰奇數儲存元件之相同耦合CA 。同樣地，所有偶數儲存元件皆接收來自一處於該B狀態之毗鄰奇數儲存元件之相同耦合CB ，且所有偶數儲存元件皆接收來自一處於該B狀態之毗鄰奇數儲存元件之相同耦合CC ，其中CC >CB >CA 。
參照圖3a，此程式化技術於步驟600處以一針對偶數位元線之程式化操作開始。於步驟601處，將一程式化脈衝施加至一選定字線。於步驟602處，驗證偶數位元線儲存元件。於步驟603處，若存在下一個程式化脈衝，則該過程繼續於步驟601處。若不再存在任何程式化脈衝要施加，則針對偶數位元線之程式化操作結束於步驟604處。於步驟605處，該程式化技術繼續進行一針對奇數位元線之程式化操作。於步驟606處，將一程式化脈衝施加至該選定字線。於步驟607處，驗證奇數位元線儲存元件。於步驟608處，若存在下一個程式化脈衝，則該過程繼續於步驟606處。若不再存在任何程式化脈衝要施加，則針對奇數位元線之程式化操作結束於步驟609處。
一第二種可能之程式化技術涉及同時將程式化脈衝施加至所有位元線之儲存元件，並執行一單獨針對偶數及奇數位元線之儲存元件之驗證操作。此係一所有位元線程式化、偶數驗證、奇數驗證方法。參見圖2e(其繪示一以一所有BL程式化、偶數驗證、奇數驗證方法施加至非揮發性儲存元件之控制閘極之實例性脈衝列)及圖3b(其繪示一對應程式化方法)。
脈衝列560包括許多程式化脈衝562、564、566、568、570…，及兩組介於每一對程式化脈衝之間的驗證脈衝。使用一組驗證脈衝(其一實例係驗證脈衝組561)來驗證偶數BL儲存元件，並使用另一組驗證脈衝(其一實例係驗證脈衝組563)來驗證奇數BL儲存元件。在此種情況下，同時將程式化脈衝施加至所有位元線，但單獨針對偶數及奇數位元線施加驗證脈衝。舉例而言，在施加一個程式化脈衝之後，將一組驗證電壓施加至偶數位元線，然後將一組驗證電壓施加至奇數位元線，然後該過程以下一個程式化脈衝重複。參照圖3b，此程式化技術於步驟610處以一針對所有位元線之程式化操作開始。於步驟611處，將一程式化脈衝施加至一選定字線。於步驟612處，驗證偶數位元線儲存元件。於步驟613處，驗證奇數位元線儲存元件。於步驟614處，若存在下一個程式化脈衝，則該過程繼續於步驟611處。若不再存在任何程式化脈衝要施加，則該程式化操作結束於步驟615處。
一第三種可能之程式化技術涉及所有位元線程式化及驗證，其中同時程式化並驗證一選定字線上之所有位元線之儲存元件。此係一所有位元線程式化、所有位元線驗證方法。參見圖2f(其繪示一以此技術施加至非揮發性儲存元件之控制閘極之實例性脈衝列)及圖3c(其繪示一對應程式化方法)。脈衝列580包括許多程式化脈衝582、584、586、588、590…，及一組位於每一對程式化脈衝之間的驗證脈衝(其一實例係驗證脈衝組583)。使用每一組驗證脈衝來驗證所有BL儲存元件。此處，偶數及奇數位元線兩者之儲存元件同時結束程式化。在此種情況下，一處於一給定狀態之儲存元經歷僅來自處於一更高狀態之位元線毗鄰儲存元件之BL-BL干擾。舉例而言，一A狀態儲存元件經歷來自毗鄰儲存元件之干擾，若該等毗鄰儲存元件處於B狀態及/或C狀態，而不是處於E狀態及/或A狀態的話。一B狀態儲存元件經歷來自毗鄰儲存元件之干擾，若該毗鄰儲存元件處於C狀態，而不是處於E狀態、A狀態及/或B狀態的話。一C狀態儲存元件不經歷來自毗鄰儲存元件之干擾。
參照圖3c，此程式化技術於步驟616處以一針對所有位元線之程式化操作開始。於步驟617處，將一程式化脈衝施加至一選定字線。於步驟618處，驗證所有儲存元件。於步驟619處，若存在下一個程式化脈衝，則該過程繼續於步驟617處。若不再存在任何程式化脈衝要施加，則該程式化操作結束於步驟620處。
除該等不同之程式化技術以外，亦可使用不同之對應讀取技術，包括其中同時讀取所有位元線之所有位元線讀取、及其中在奇數位元線之前讀取偶數位元線之偶數-奇數讀取。下面將進一步詳細說明特定讀取與補償技術。
圖4a繪示一個儲存元件與鄰近儲存元件之電容性耦合效應。儘管圖2c繪示來自同一字線上之毗鄰儲存元件之耦合，但耦合亦可因一毗鄰字線上之儲存元件而發生。舉例而言，字線WLn-1、WLn及WLn+1被繪示為一區塊或另一組儲存元件中之所有字線之一子組，而位元線BLi-1、Bli及BLi+1被繪示為該組中之所有位元線之一子組。通常，耦合隨儲存元件之間的距離而變化，以致主要效應因毗鄰儲存元件而引起。舉例而言，考量儲存元件625所經歷之耦合。WLn上之儲存元件624及626位元線毗鄰於儲存元件625，此乃因其如同選定儲存元件625一樣位於毗鄰位元線上儲存元件621及623亦在毗鄰字線WLn+1上對角位元線毗鄰於儲存元件625。儲存元件622在WLn+1上字線毗鄰於儲存元件625。儲存元件625因儲存元件621、622、623、624及626而經歷之耦合分別係C1 、C2 、C3 、C4 及C5 。
於此實例中，字線程式化次序可係：WLn-1、WLn及WLn+1。通常，耦合主要因在WLn之後程式化之同一字線上或毗鄰字線WLn+1上之儲存元件而引起，而不是來自在WLn之前程式化之WLn-1上之儲存元件。此乃因WLn-1上之儲存元件在當完成程式化WLn上之儲存元件時與當讀取WLn上之儲存元件時之間具有相同之資料狀態。因此，未繪示來自WLn-1上之儲存元件627、628及629之電容性耦合。與此相反，WLn或WLn+1上之儲存元件中的某些儲存元件將在當完成程式化WLn上之儲存元件時與當讀取WLn上之儲存元件時之間具有不同之資料狀態。然而，在某些情況下，該儲存元件有可能經歷來自Wn-1之耦合。
各種耦合補償方法包括使用多遍以使儲存元件之VTH 逐漸升高之程式化技術、及其中更高狀態之程式化在更低狀態之程式化之前完成之程式化方案。根據此等方法，通常，只減輕或補償經程式化狀態上之BL-BL耦合。因此，不補償經抹除狀態(E狀態)。補償對E狀態之BL-BL干擾對其中E狀態更寬且佔用VTH 窗口之一更大部分之未來一代裝置將更為重要。本文中所提供之技術至少部分地補償對E狀態以及其他狀態之BL-BL干擾。進一步地，該等技術可適用於不同記憶體裝置類型，包括非揮發性裝置，例如NAND及NOR，且可適用於不同儲存元件尺寸。總體效能影響可較先前方法為小。
圖4b繪示一用於偏移電容性耦合之位元線電壓調整。一種方法涉及與耦合量(C)成比例地調整位元線電壓(VBL )，以使VBL 對於一具有一相對更高之VTH 之相鄰儲存元件較一正被讀取之選定儲存元件為高。一更高之VBL 導致一耦合至選定儲存元件之浮動閘極及通道之相鄰儲存元件之更高通道電位，例如，FGn，以使其VTH 顯得更低，從而補償原本使該VTH 顯得更高之耦合干擾。VBL 被表示為隨一耦合量值而變化。經調整VBL 可在一讀取操作時施加，如下文進一步詳細說明。
圖5a繪示在具有及不具有耦合之情況下一臨限電壓分佈。如所提及，耦合效應致使一給定儲存元件之視在VTH 增大。在一組儲存元件上面，每一狀態之集體VTH 分佈亦將增大，如在不具有耦合之情況下(例如，就在程式化之後)由分別針對狀態E、A、B及C之VTH 分佈640、644、648及652、及在具有耦合之情況下(例如，在圖2f之所有位元線程式化技術之情況下)由分別針對狀態E、A及B之VTH 分佈642、646及650所繪示。最高狀態(狀態C)在此實例中將幾乎不或完全不經歷耦合。此外，每一VTH 分佈皆包括基於該耦合之分量，如圖4b中所示。分別針對狀態A、B及C之控制閘極讀取電壓VCGRA 、VCGR-B 及VCGR-C 在一讀取操作時用於確認一個或多個選定儲存元件之資料狀態。分別針對狀態A、B及C之控制閘極驗證電壓VV-A 、VV-B 及VV-C 在一程式化-驗證操作之驗證部分時用於驗證是否已將一個或多個選定儲存元件程式化至一既定狀態。
圖5b繪示在具有耦合之情況下一臨限電壓分佈之細節。對於處於狀態E之儲存元件，將基本上不存在或完全不存在來自亦處於狀態E之鄰近儲存元件之耦合，如由分佈分量656所指示。然而，處於狀態E之儲存元件將允許其VTH 由處於狀態A、狀態B及狀態C之鄰近儲存元件耦合更高，如分別由分佈分量658、660及662所指示。總體E狀態分佈642因此由分佈分量656、658、660及662構成。類似地，對於處於狀態A之儲存元件，將基本上不存在或完全不存在來自處於狀態E或A之鄰近儲存元件之耦合，如由分佈分量664所指示。然而，處於狀態A之儲存元件將允許其VTH 由處於狀態B及狀態C之鄰近儲存元件耦合更高，如分別由分佈分量666及668所指示。類似地，對於處於狀態B之儲存元件，將基本不存在或完全不存在來自處於狀態E、A或B之鄰近儲存元件之耦合，如由分佈分量670所指示。然而，處於狀態B之儲存元件將允許其VTH 由處於狀態C之鄰近儲存元件耦合更高，如由分佈分量672所指示。對於處於狀態C之儲存元件，將基本上不存在或完全不存在來自處於狀態E、A、B及C之其他鄰近儲存元件之耦合，如由分佈分量652所指示。
圖6a繪示在一讀取操作時施加至一選定字線之控制閘極讀取電壓。在一讀取操作時，將一具有分別針對狀態A、B及C之連續幅度VCGR-A 、VCGR-B 及VCGR-C 之控制閘極電壓波形施加至正分別在時間週期t0-t1、t1-t2及t2-t3期間被讀取之一個或多個選定儲存元件之字線。VCGR-A 、VCGR-B 及VCGR-C 亦繪示於圖5a中。此實例適用於其中存在四個可用資料狀態之情形。通常，當存在2N 個可能之資料狀態時，該控制閘極電壓波形將具有2N -1個幅度。為了進一步圖解說明一實例性補償技術，考量E、A、B及C狀態分別為狀態0、1、2及3。亦考量VCGR-A 、VCGR-B 及VCGR-C 分別表示讀取位準1、2及3。此外，可提供四個不同位元線電壓VBL0 <VBL1 <VBL2 <VBL3 。若該控制閘極電壓處於第m個讀取位準(m=1、2或3)下且鄰近儲存元件處於第n(n=0、1、2或3)個狀態下，則，在m>n時，對鄰近儲存元件之位元線使用VBL0 以偏移其耦合。在m=<n時，對鄰近儲存元件之位元線使用VBLn+1-m 以偏移其耦合。表1提供更多細節。
應注意，一給定儲存元件通常將具有兩個位於同一字線上之位元線毗鄰鄰近儲存元件，在此種情況下，上述位元線電壓可在給定儲存元件正被讀取時施加至此等相鄰元件之各自位元線。舉例而言，當已將BLi+1上之一毗鄰儲存元件程式化至B狀態(n=2)，並已將BLi-1上之另一毗鄰儲存元件程式化至C狀態(n=3)時，則我們可在週期t0-t1時設定BLi+1上之VBL2 及BLi-1上之VBL3 ，在週期t1-t2時設定BLi+1上之VBL1 及BLi-1上之VBL2 ，並在週期t2-t3時設定BLi+1上之VBL0 及BLi-1上之VBL1 。可類似地提供對毗鄰儲存元件之其他狀態組合之位元線電壓補償。此外，使對位元線的補償隨控制閘極讀取電壓改變而改變以使補償始終處於一最佳位準下。
亦可補償一個位元線(例如，BLi-1或BLi+1)上之兩個儲存元件之耦合。在此種情況下，將一電壓施加至該位線以補償來自該兩個儲存元件之總耦合量。亦可如下文進一步闡述另外補償一字線毗鄰儲存元件之耦合，以針對多達五個儲存元件提供補償。舉例而言，當讀取圖4a中之儲存元件625時，可針對五個儲存元件621、622、623、624及626提供補償。在此種情況下，位元線-位元線及字線-字線耦合效應兩者皆得到補償。
因此，若一不正被讀取之儲存元件處於一較關聯於當前讀取位準之狀態為高之狀態，則針對此儲存元件使用一更高VBL 電壓。此更高VBL 升高所關聯非選擇儲存元件之浮動閘極及通道之電位。此電位變為耦合至該選定儲存元件之通道及浮動閘極且因此使其VTH 顯得更低，此乃因所耦合電位有助於接通(使導電)該選定儲存元件。因此，一具有一處於一更高VTH 狀態下之鄰近儲存元件之選定儲存元件將在VTH 方面顯得更低。此VTH 下移補償該選定儲存元件因BL-BL干擾而接收到之VTH 上移。針對一更低VTH 相鄰元件，使用一更低VBL ，此意謂該選定儲存元件之VTH 下移小得多或完全不存在。因此，大體上總VTH 分佈將變得更緊密。
圖6b繪示在對應於圖2d之程式化之後讀取偶數位元線儲存元件時施加至奇數位元線儲存元件之位元線電壓。該時軸與在圖6a中相同。其y軸繪示施加至一非選擇儲存元件之VBL 。在一奇偶讀取操作時，與關聯於偶數位元線之儲存元件分開讀取關聯於奇數位元線之儲存元件。因此，我們相對自由地調整非選擇儲存元件之位元線電壓。舉例而言，當偶數位元線儲存元件正被讀取時，我們相對自由地調整奇數位元線儲存元件之位元線電壓。如先前所提及，奇數儲存元件通常在偶數儲存元件之後被程式化且因此不經歷耦合。由此，奇數儲存元件在一讀取操作時不需要補償。因此，於一種方法中，當讀取奇數儲存元件時，對奇數及偶數儲存元件施加固定位元線電壓，而當讀取偶數儲存元件時，對奇數儲存元件施加如圖6b中所繪示之可變位元線電壓。此外，可首先讀取奇數儲存元件以知曉其狀態並在隨後讀取偶數儲存元件時對其應用適當補償。記憶體裝置之控制可組態有用於實施本文中所述之技術之適當智慧。
波形680、682、684及686繪示針對所有控制閘極讀取電壓施加至一非選擇儲存元件之電壓。特定而言，對於一偶數儲存元件，一位元線毗鄰儲存元件之位元線接收VBL0 、VBL1 、VBL2 或VBL3 ，若該位元線毗鄰儲存元件先前已被確定為分別處於E、A、B或C狀態下的話。該非選擇位元線毗鄰儲存元件可例如位於選定字線WLn上及/或對角位於一毗鄰字線Wn+1上。
圖7a繪示一對應於圖6b之讀取操作。一讀取操作開始於步驟700處。於步驟701處，在不進行補償之情況下讀取WLn之奇數儲存元件，並儲存結果。舉例而言，在一種可能之方法中，結果可儲存於關聯於每一位元線之感測放大器之鎖存器中。結果亦可自鎖存器傳送至記憶體裝置之一控制器記憶體。應注意，奇數位元線不需要補償，此乃因其係在偶數位元線之後最後被程式化。於步驟702處，在進行補償(其可包括基於奇數位元線儲存元件之先前確定狀態來對奇數位元線施加適當位元線電壓)之情況下讀取WLn之偶數儲存元件。該讀取操作結束於步驟703處。
圖6c繪示在對應於圖2e之程式化之後基於儲存元件之狀態並基於一控制閘極讀取電壓施加至儲存元件之位元線電壓。在此種情況下，偶數及奇數儲存元件兩者皆已經歷耦合且因此在讀取時得到補償。單獨地讀取偶數及奇數儲存元件；通常，偶數，然後奇數。波形690、692、694及696繪示與控制閘極讀取電壓相一致施加至非選擇儲存元件(例如，當讀取偶數時施加至奇數儲存元件及在讀取奇數時施加至偶數儲存元件)之位元線電壓。
波形690指示當VCGR-A 、VCGR-B 及VCGR-C 分別施加至選定字線以讀取選定儲存元件(例如，偶數)時VBL3 、VBL2 及VBL1 施加至非選擇儲存元件(例如，奇數)之位元線。非選擇儲存元件可例如位於選定字線上及/或位於一毗鄰字線上(對角)。對一位於選定字線上之位元線毗鄰儲存元件與一對角位於一毗鄰字線上之位元線毗鄰儲存元件之耦合的補償在運作原理上相同，只是提供補償所需之位元線電壓之量值通常在毗鄰字線情況下較小罷了，因為至選定儲存元件之距離通常大於自同一字線上之毗鄰儲存元件至選定儲存元件之距離。舉例而言，儲存元件625與623之間的距離大於儲存元件625與626之間的距離(圖4a)。
波形692指示當VCGR-A 、VCGR-B 及VCGR-C 分別施加至選定字線時VBL2 、VBL1 及VBL0 施加至每一非選擇儲存元件之位元線。波形694指示當VCGR-A 、VCGR-B 及VCGR-C 分別施加至選定字線時VBL1 、VBL0 及VBL0 施加至每一非選擇儲存元件之位元線。波形696指示當VCGR-A 、VCGR-B 及 VCGR-C 分別施加至選定字線時VBL0 施加至每一非選擇儲存元件之位元線。應注意，VBL0 <VBL1 <VBL2 <VBL3 之位準可對於一特定應用最佳化。進一步地，此等電壓之間的間隔可呈相等或不等增量。
為了在讀取一個或多個選定(例如，偶數)儲存元件時知曉非選擇(例如，奇數)儲存元件之狀態，可執行一初始「粗」讀取或預讀取操作。舉例而言，可同時針對偶數及奇數儲存元件執行一粗讀取。該粗讀取不提供耦合補償但用於以稍微降低但足夠之準確性來確認每一儲存元件之狀態。在該粗讀取時，一固定VBL 可以一種可能之方法施加至所有位元線。基於藉由該粗讀取所確認之資料狀態，將在一隨後「精」讀取中使用不同之位元線電壓以最終確定選定儲存元件之資料狀態。該精讀取資料係例如回應於一所接收讀取命令而輸出至一主機裝置之資料，而該粗讀取資料則在記憶體裝置內部作為臨時資料用來執行該精讀取。
對於一偶數-奇數讀取操作，對偶數位元線之選定儲存元件執行一精讀取，並隨後對奇數位元線之選定儲存元件執行一精讀取。另一選項係讀取奇數儲存元件，然後讀取偶數儲存元件。在對偶數位元線之選定儲存元件之精讀取時，我們以一種方法來將其位元線電壓設定至一共同位準，例如，0.5V。此可係在一驗證操作時使用之VBL 。我們亦根據自該粗讀取所獲得之奇數位元線之關聯儲存元件之資料狀態並根據當前控制閘極讀取電壓來設定奇數位元線之位元線電壓。自對奇數位元線之粗讀取所得到之資訊用於補償對偶數位元線之精讀取。
舉例而言，在對偶數位元線之精讀取中，參照圖6c，當在t0與t1之間施加VCGR-A 時，將VBL0 施加至其關聯儲存元件在該粗讀取中被確定為狀態E之奇數位元線(波形696)，將VBL1 施加至其關聯儲存元件在該粗讀取中被確定為狀態A之奇數位元線(波形694)。VBL2 施加至其關聯儲存元件在該粗讀取中被確定為狀態B之奇數位元線(波形692)。VBL3 施加至其關聯儲存元件在該粗讀取中被確定為狀態C之奇數位元線(波形690)。
當在t1與t2之間施加VCGR-B 時，將VBL0 施加至其關聯儲存元件在該粗讀取中被確定為狀態E或A之奇數位元線(波形694及696)，將VBL1 施加至其關聯儲存元件在該粗讀取中被確定為狀態B之奇數位元線(波形692)。VBL2 施加至其關聯儲存元件在該粗讀取中被確定為狀態C之奇數位元線(波形690)。將波形694及696繪示為偏移於t1與t2之間僅為清晰起見。將波形692、694及696繪示為偏移於t2與t3之間僅為清晰起見。
當在t2與t3之間施加VCGR-C 時，將VBL0 施加至其關聯儲存元件在該粗讀取中被確定為狀態E、A或B之奇數位元線(波形692、694及696)，並將VBL1 施加至其關聯儲存元件在該粗讀取中被確定為狀態C之奇數位元線(波形690)。
隨後，在對奇數位元線之選定儲存元件之精讀取時，我們讀取奇數位元線之選定儲存元件同時以一種方法將其位元線電壓設定至一共同位準，例如，0.5V。我們亦根據圖6c來設定偶數位元線之位元線電壓。
圖7b繪示一對應於圖6c之讀取操作。一讀取操作開始於步驟710處。於步驟711處，在不進行補償之情況下，在一粗讀取中，讀取WLn之偶數及奇數儲存元件，並儲存結果。於步驟712處，在進行補償(其可包括基於奇數位元線儲存元件之先前確定狀態來對奇數位元線施加適當位元線電壓)之情況下，在一精讀取中，讀取WLn之偶數儲存元件。結果被儲存，且可覆寫來自對偶數位元線之粗讀取之結果。於步驟713處，在進行補償(其可包括基於偶數位元線儲存元件之先前確定狀態來對偶數位元線施加適當位元線電壓)之情況下，在一精讀取中，讀取WLn之奇數儲存元件結果被儲存，且可覆寫來自對奇數位元線之粗讀取之結果。該讀取操作結束於步驟714處。
圖6d繪示在對應於圖2f之程式化之後基於儲存元件之狀態並基於一控制閘極讀取電壓施加至儲存元件之位元線電壓。該時軸與在圖6a中相同。於另一選項中，可使用所有位元線感測而不是偶數-奇數感測。於此方法中，同時在該粗讀取及精讀取兩者中讀取所有位元線。此可提供例如就更快之讀取速度而言更佳之效能。於一所有位元線實施方案中，除VBL1 =VBL (其可係例如一在一驗證操作時使用之位元線電壓)之外，圖6d之位元線電壓與在圖6c中相同。將VBL 設定處於一促成一對同一位元線上之一選定儲存元件之準確讀取位準而不是一促成對另一位元線上之一儲存元件之耦合補償之位準下。作為一實例，VBL 之量值介於VBL0 與VBL2 之間，但此並非必須，因為VBL 可具有任一適當量值。當該控制閘極電壓處於一對應於一關聯儲存元件之先前確定狀態之位準下時，只需將該位元線電壓設定至VBL 。當該控制閘極電壓處於一不對應於該特定位元線之關聯儲存元件之先前確定狀態之位準下時，可將該特定位元線電壓設定處於一用於補償一毗鄰位元線之位準下。
舉例而言，參考波形694，應注意，當執行一A讀取時，亦即，當針對一先前自該粗讀取確認處於狀態A之選定儲存元件在t0與t1之間對選定字線施加VCGR-A 時，對A狀態儲存元件使用VBL1 =VBL 。類似地，參考波形692，當在t1與t2之間施加VCGR-B 時，對B狀態儲存元件使用VBL1 =VBL 。最後，參考波形690，當在t2與t3之間施加VCGR-c 時，對C狀態儲存元件使用VBL1 =VBL 。因此，當VCGR 對應於一特定狀態時，將該位元線電壓設定處於一適於讀取該特定狀態之位準下，而在其他時間將該位元線電壓設定處於一適於耦合補償之準下。此確保正確地針對儲存元件執行該感測同時仍提供耦合補償。
因此，舉例而言，在t0與t1之間，一自該粗讀取確認處於狀態E、A、B或C之儲存元件將分別接收VBL0 、VBL 、VBL2 或VBL3 。在t1與t2之間，一自該粗讀取確認處於狀態E、A、B或C之儲存元件將分別接收VBL0 、VBL0 、VBL 或VBL2 。在t2與t3之間，一自該粗讀取確認處於狀態E、A、B或C之儲存元件將分別接收VBL0 、VBL0 、VBL0 或VBL1 。
因此，對於每一控制閘極讀取電壓，根據一關聯儲存元件之先前確認資料狀態是否對應於該控制閘極電壓來設定一位元線電壓。若存在一對應，則將該位元線電壓設定至VBL ，VBL 不相依於該經確認資料狀態，此乃因其用於所有資料狀態。若不存在此對應，則將該位元線電壓設定至一相依於該經確認資料狀態之位準VBL0 、VBL2 或VBL3 。當該控制閘極讀取電壓處於一「不關心」位準下時以一可改變讀取結果之位元線電壓在該精讀取中讀取一儲存元件係可接受的。例如，對於一在該粗讀取中被確定處於C狀態之儲存元件，在隨後精讀取中，控制閘極讀取電壓VCGR-A 及VCGR-B 係「不關心」位準，以便可使用VBL3 或VBL2 ，而VCGR-C 係一「關心」位準，以便可使用VBL 。VCGR-C 對應於先前確定C狀態。
圖7c繪示一對應於圖6d之讀取技術。一讀取操作開始於步驟720處。於步驟721處，在不進行補償之情況下，在一粗讀取中，讀取WLn之偶數及奇數儲存元件，並儲存結果。於步驟722處，在進行補償(其可包括根據當前控制閘極讀取電壓是否對應於先前確定狀態，基於一關聯儲存元件之一先前確定狀態來對每一位元線施加一適當位元線電壓)之情況下，在一精讀取中，讀取WLn之偶數及奇數儲存元件。特定而言，當存在此一對應時，使用標稱值VBL 。當不存在此對應時，使用VBL0 、VBL2 或VBL3 。結果被儲存，且可覆寫來自該粗讀取之結果。該讀取操作結束於步驟723處。
本文中所述之補償技術可與不同程式化技術一起使用。一種可能之程式化技術係例如下文結合圖15所述之全序列程式化。另一種可能之程式化技術涉及使用一例如下文結合圖17a-c所述之中間偏下(LM)狀態。在此種情況下，需要補償之耦合量減少，因而我們可幾乎完全補償狀態E至A及狀態LM至C耦合效應。進一步地，最佳位元線電壓位準可不同於圖6b-6d中所示之位元線電壓位準。舉例而言，萬一自該粗讀取確認該選定儲存元件處於B狀態，假定奇偶讀取，我們可對毗鄰位元線使用VBL0 ，此乃因來自狀態LM之耦合相對小。可藉由實驗、電腦模型化及其他方法來確定對於一給定記憶體裝置及程式化與讀取方案最佳之特定位元線電壓。一查找表或其他資料結構可基於資料狀態及控制閘極讀取位準提供適當位元線電壓。
圖6e繪示施加至儲存元件之替代位元線電壓。此等電壓係例如圖6b-d中之任何一者之位元線電壓之替代形式。應注意，VBL1 、VBL2 及VBL3 係分別用於補償資料狀態(其相隔一個、兩個或三個資料狀態)之電壓。舉例而言，VBL1 足以補償狀態E至A、狀態A至B或狀態B至C耦合(1狀態差)。類似地，VBL2 足以補償狀態E至B或狀態A至C耦合(2狀態差)且最大位元線電壓VBL3 足以補償狀態E至C耦合(3狀態差)。在圖6b-6d中，存在2N 個資料狀態及2N 個可能之位元線電壓，其中。
於另一可能之方法中，提供額外位元線電壓，例如，多於2N 個可能之位元線電壓。在此種情況下，假定VBL1 、VBL2 及VLB3 分別最佳地補償所有1狀態、2狀態及3狀態差之耦合。轉而，針對一個或多個特定耦合使用一特定位元線電壓。舉例而言，不是使用相同VBL1 來進行補償狀態E至A、A至B及B至C耦合，我們應注意，實務中，例如狀態E至A耦合可大於狀態A至B或B至C耦合，因而提高耦合補償之準確性，我們可針對狀態E至A補償使用一個位元線電壓，針對狀態A至B補償使用另一位元線電壓、針對狀態B至C補償使用另一位元線電壓等等。因此，可針對每一特定耦合組合使用一位元線電壓。亦可分組某些具有大致相同耦合量值之耦合組合並針對其使用一共同位元線電壓。例如，一個位元線電壓可適合於補償狀態E至A耦合而另一個位元線電壓可適合於補償狀態A至B及B至C耦合。藉由提供更多位元線電壓位準，我們可潛在地更準確地補償不同BL-BL效應，雖然具有一定附加項成本。可使用對記憶體裝置中之記憶體及處理器資源之適當利用來執行所期望之技術。
舉例而言，為了補償由一C狀態儲存元件而引起之耦合，波形691具有VBL-C3 、VBL-C2 及VBL-C1 之位準以供在分別對選定字線施加VCGR-A 、VCGR-B 及VCGR-C 時使用。為了補償由一B狀態儲存元件而引起之耦合，波形693具有VBL-B3 、VBL-B2 及VBL-B1 之位準以供在分別施加VCGR-A 、VCGR-B 及VCGR-C 時使用。為了補償由一A狀態儲存元件而引起之耦合，波形695具有VBL-A3 、VBL-A2 及VBL-A1 之位準以供在分別施加VCGR-A 、VCGR-B 及VCGR-C 時使用。為了補償一E狀態儲存元件之耦合，波形697具有一可例如與VBL0 相同之VBL-E 之位準。此處，存在九個不同位元線電壓。
圖8a繪示在一讀取操作時施加至一選定字線之控制閘極讀取電壓。圖8b繪示在一讀取操作時施加至一毗鄰字線之讀取通過電壓。可單獨或結合對位元線毗鄰儲存元件的補償來提供對一字線毗鄰儲存元件的補償。字線-字線干擾或耦合可由一字線毗鄰儲存元件而引起。舉例而言，於圖4a中，儲存元件622在毗鄰字線WLn+1上字線毗鄰於儲存元件625。通常，一旦完成對WLn上之儲存元件之程式化，則當隨後程式化WLn+1上之儲存元件時，該等儲存元件曝露於耦合效應。
由於儲存元件622位於與正被讀取之儲存元件625相同之位元線上，因此VBL 需要處於某一位準下以提供對儲存元件625之正確讀取且因此無法加以調整以補償因儲存元件622而引起之耦合。轉而，可調整施加至WLn+1之讀取通過電壓以提供此補償。一般而言，在一讀取操作時，通常對非選擇字線執行一固定讀取通過電壓以確保將非選擇儲存元件驅動至一導電狀態。通常在一接通(使導電)非選擇儲存元件之通道之位準下驅動非選擇儲存元件。因此，WLn+1接收一特定多位準讀取通過電壓，該電壓耦合至WLn上之選定儲存元件之浮動閘極之以提供一所期望耦合補償。可藉由對WLn+1施加一更高讀取通過電壓來達成一更高耦合量。WLn+1上之一更高讀取通過電壓降低一選定儲存元件之VTH 且因此提供補償。
由於WLn+1上之讀取通過電壓施加至字線上之所有儲存元件，且由於正被讀取之WLn上之儲存元件通常已被程式化至不同資料狀態，因此一種可能之方法適應WLn上之資料狀態與WLn+1上之讀取通過電壓之所有可能之組合。特定而言，存在施加至WLn之2N -1個控制閘極讀取電壓(如圖8a中所繪示)、及針對每一控制閘極讀取電壓施加至WLn+1之2N 個可能之讀取通過電壓(如圖8b中所繪示)。因此，在t0與t1之間，當VCGR-A 施加至WLn時，一序列包括稱作VREAD 、VREAD-A 、VREAD-B 及VREAD-C 之電壓之讀取通過電壓分別在時間間隔t0-t0A、t0A-t0B、t0B-t0C及t0C-t1期間施加至WLn+1。該序列讀取通過電壓在VCGR-C 施加至WLn時在t1與t2之間重複，而在VCGR-C 施加至WLn時在t2與t3之間重複。此外，針對WLn上之每一控制閘極讀取電壓，僅需觀察關聯於對應於該WLn+1儲存元件之已知狀態之讀取通過電壓中之一者之結果。
因此，基於該粗讀取，可確認一選定儲存元件及一字線毗鄰儲存元件之資料狀態，且在隨後精讀取中，可例如藉由儲存適當資料來識別一對應於該字線毗鄰儲存元件之狀態之讀取通過電壓。此識別指示何時應感測一選定儲存元件。如下文結合圖13進一步解釋，感測可包括對一位元線預充電並隨後觀察一感測放大器中之一電容在耦合至該位元線時放電之速率。其他感測技術包括比較位元線上之一電流與一參考電流。在任何情況下，皆可針對該等控制閘極讀取電壓中之每一者，在一對應於WLn+1上之經識別讀取通過電壓之指定時間對一給定位元線執行該感測。
舉例而言，若該粗讀取指示該WLn+1儲存元件處於狀態C，則當VCGR-A 、VCGR -B 及VCGR-A 中之每一者例如分別在時間間隔t0C-t1、t1C-t2及t2C-t3期間施加至WLn時，觀察關聯於WLn+1上之VREAD-PASS-C 之讀取結果。當VREAD-PASS 、VREAD-PASS-A 及VREAD-PASS-B 例如分別在時間間隔t0-t0C、t1-t1C及t2-t2C期間位於WLn+1上時，不需要獲得對WLn上之儲存元件之讀取結果。特定而言，考量例如僅在VREAD-PASS-C 位於WLn+1上時，若在時間間隔t0C-t1期間偵測到該選定儲存元件在VCGR-A 位於WLn上時處於一導電狀態，則知道該選定儲存元件處於狀態E且對該選定儲存元件之讀取完成。若在時間間隔t1C-t2期間偵測到該選定儲存元件在VCGR-A 位於WLn上時處於一非導電狀態，而在VCGR-B 位於WLn上時處於一導電狀態，則知道該選定儲存元件處於狀態A且對該選定儲存元件之讀取完成。若在時間間隔t2C-t3期間偵測到該選定儲存元件在VCGR-A 或VCGR-B 位於WLn上時處於一非導電狀態，而在VCGR-C 位於WLn上時處於一導電狀態，則知道該選定儲存元件處於狀態B且對該選定儲存元件之讀取完成。若偵測到該選定儲存元件在VCGR-A 、VCGR-B 或VCGR-C 位於WLn上時處於一非導電狀態，則知道該選定儲存元件處於狀態C且對該選定儲存元件之讀取完成。於上述情形中之每一者中，針對因WLn+1上之通過電壓而處於狀態C之WLn+1上之字線毗鄰儲存元件提供適當耦合補償。
因此，基於自該粗讀取確定之WLn+1中之字線毗鄰儲存元件之狀態來使用圖8b中之波形之適當部分。以此方式，可補償來自字線毗鄰儲存元件之耦合。此外，此補償可結合對位元線毗鄰儲存元件(包括同一字線上之位元線毗鄰儲存元件及毗鄰字線上之位元線毗鄰儲存元件(對角))的補償來提供。
補償來自字線毗鄰儲存元件之耦合進一步闡述於標題為(Complete Word Line Look Ahead With Efficient Data Latch Assignment In Non-Volatile Memory Read Operations)之US2008/0158973中，US2008/0158973以引用方式併入本文中。
圖9a繪示一包括對對角位元線毗鄰儲存元件的補償之讀取操作。可執行因對角位元線毗鄰儲存元件(例如在圖4a中對角位元線毗鄰於儲存元件625之儲存元件621及623)而引起之耦合補償。於此方法中，一讀取操作開始於步驟900處。於步驟901處，在不進行的耦合補償之情況下，對儲存元件執行一粗讀取並儲存結果。步驟902包括在進行耦合補償之情況下對偶數位元線之WLn之儲存元件執行一精讀取，並儲存結果。該補償可包括基於WLn+1奇數位元線上之對角儲存元件之先前確定狀態來對奇數位元線施加一適當位元線電壓。儲存結果。步驟903包括在進行耦合補償之情況下，對奇數位元線之WLn之儲存元件執行一精讀取，並儲存結果。該補償可包括基於WLn+1偶數位元線上之對角儲存元件之先前確定狀態來對偶數位元線施加一適當位元線電壓。該讀取操作結束於步驟904處。
圖9b繪示一包括對一字線毗鄰儲存元件的補償之讀取操作。可執行因字線毗鄰儲存元件(例如在圖4a中位元線毗鄰於儲存元件625之儲存元件622)而引起之耦合補償。於此方法中，一讀取操作開始於步驟910處。於步驟911處，在不進行耦合補償之情況下，對所有位元線之毗鄰字線WLn+1之儲存元件執行一粗讀取，並儲存結果。對於偶數-奇數讀取，步驟912包括在進行耦合補償之情況下，對偶數位元線之WLn之儲存元件執行一精讀取，並儲存結果。該補償可包括當對一適當讀取通過電壓施加至對應於WLn+1毗鄰儲存元件之先前確定狀態之WLn+1時執行感測，如上文結合圖8a及8b所述。儲存結果。步驟913包括在進行耦合補償之情況下，對奇數位元線之WLn之儲存元件執行一讀取，並儲存結果。該補償可如同於步驟912中一樣提供。該讀取操作結束於步驟915處。
對於所有位元線(ABL)讀取，步驟914包括在進行耦合補償之情況下，對所有位元線之WLn之儲存元件執行一精讀取，並儲存結果。該補償可包括當一適當讀取通過電壓施加至對應於WLn+1毗鄰儲存元件之先前確定狀態之WLn+1時執行感測。
圖10a繪示一包括對對角位元線毗鄰儲存元件及一字線毗鄰儲存元件的補償之讀取操作。於此方法中，一讀取操作開始於步驟1000處。於步驟1001處，在不進行耦合補償之情況下，對所有位元線之毗鄰字線WLn+1之儲存元件執行一粗讀取，並儲存結果。步驟1002包括在進行耦合補償之情況下，對偶數位元線之WLn之儲存元件執行一讀取，並儲存結果。該補償可包括：(a)當一適當讀取通過電壓施加至對應於WLn+1毗鄰儲存元件之先前確定狀態之WLn+1時執行感測，如上文結合圖8a及8b所述；及(b)基於奇數位元線上之WLn+1儲存元件之先前確定狀態來對奇數位元線施加一適當位元線電壓。儲存結果。步驟1003包括在進行耦合補償之情況下，對奇數位元線之WLn之儲存元件執行一讀取，並儲存結果。該補償可包括：(a)當一適當讀取通過電壓施加至對應於WLn+1毗鄰儲存元件之先前確定狀態之WLn+1時執行感測；及(b)基於偶數位元線上之WLn+1儲存元件之先前確定狀態來對奇數位元線施加一適當位元線電壓。儲存結果。該讀取操作結束於步驟1004處。
當提供對WLn+1字線毗鄰儲存元件及WLn+1對角位元線毗鄰儲存元件兩者的補償時，可與字線電壓一致調整用於對角位元線毗鄰儲存元件之位元線電壓。例如，當讀取通過電壓較高時，位元線電壓可較低以使耦合補償不過度。可執行實驗及電腦仿真以結合一給定讀取通過電壓來確定產生一所期望耦合補償之適當位元線位準。一查看表或類似資料結構可由記憶體之控制器維持以提供欲與不同讀取通過電壓一致施加之最佳位元線電壓。
圖10b繪示一包括對同一字線、位元線毗鄰儲存元件及一字線毗鄰儲存元件的補償之讀取操作。於此方法中，一讀取操作開始於步驟1010處。於步驟1011處，在不進行耦合補償之情況下，對所有位元線之WLn之儲存元件並單獨地對毗鄰字線WLn+1執行一粗讀取，並儲存結果。對於偶數-奇數讀取，步驟1012包括在進行耦合補償之情況下，對偶數位元線之WLn之儲存元件執行一讀取，並儲存結果。該補償可包括：(a)當一適當讀取通過電壓施加至對應於WLn+1毗鄰儲存元件之先前確定狀態之WLn+1時執行感測，如上文結合圖8a及8b所述；及(b)基於奇數位元線上之WLn儲存元件之先前確定狀態來對奇數位元線施加一適當位元線電壓。儲存結果。步驟1013包括在進行耦合補償之情況下，對奇數位元線之WLn之儲存元件執行一讀取，並儲存結果。該補償可包括：(a)當一適當讀取通過電壓施加至對應於WLn+1毗鄰儲存元件之先前確定狀態之WLn+1時執行感測；及(b)基於奇數位元線上之WLn儲存元件之先前確定狀態來對奇數位元線施加一適當位元線電壓。該讀取操作結束於步驟1015處。
對於所有位元線(ABL)讀取，步驟1014包括在進行耦合補償之情況下，對所有位元線之WLn之儲存元件執行一讀取，並儲存結果。該補償可包括：(a)當一適當讀取通過電壓施加至對應於WLn+1毗鄰儲存元件之先前確定狀態之WLn+1時執行感測；及(b)基於位元線上之WLn儲存元件之先前確定狀態來對位元線施加一適當位元線電壓。
圖11圖解說明一NAND儲存元件(例如圖1a及1b中所示之NAND儲存元件)陣列1100之一實例。沿每一行，一位元線1106耦合至NAND串1150之汲極選擇閘極之汲極端子1126。沿每一列NAND串，一源極線1104可連接該等NAND串之源極選擇閘極之所有源極端子1128。
該儲存元件陣列被劃分為大量儲存元件區塊。如對於快閃EEPROM系統所常見，區塊即為抹除單元。亦即，每一區塊皆含有最小數目之可同時抹除之儲存元件。每一區塊通常被劃分為若干頁。頁係最小程式化單元。一個或多個資料頁儲存於一列儲存元件中。舉例而言，一列通常含有若干交錯頁或其可構成一個頁。一頁之所有儲存元件將被同時讀取或程式化。此外，一頁可儲存來自一個或多個扇區之資料。一扇區係一由主機用作一方便使用者資料單元之邏輯概念；其通常不含有侷限於控制器之附加項資料。附加項資料通常包括一已自該扇段之使用者資料計算出之錯誤更正碼(ECC)。控制器(其闡述於下方中)之一部分在資料正被程式化至陣列中時計算ECC，且亦在正自陣列讀取資料時核對ECC。另一選擇係，ECC及/或其他附加項資料儲存於與其所從屬之使用者資料不同之頁甚至不同之區塊中。
一使用者資料扇區通常為512個位元組，此對應於磁碟驅動器中之一扇區的大小。附加項資料通常為額外的16-20個位元組。大量頁形成一區塊，例如從8個頁直到32個、64個、128個或更多個頁不等。於某些實施例中，一列NAND串包含一區塊。
於一個實施例中，藉由在源極線及位元線浮動之同時將p-井升高至一抹除電壓(例如，14-22V)達一足夠時間週期並將一選定區塊之字線接地來抹除記憶體儲存元件。由於電容性耦合，非選擇字線、位元線、選擇線及c-源極亦升高至抹除電壓之一顯著分數。因此，一強電場施加至選定儲存元件之隧道氧化物層上，且當浮動閘極之電子被發射至基板側時，選定儲存元件之資料通常藉由Fowler-Nordheim隧穿機制抹除。當電子自浮動閘極被傳送至p-井區時，一選定儲存元件之臨限電壓降低。可對整個記憶體陣列、單獨區塊、或另一儲存元件單元執行抹除。
圖12係一使用單列/行解碼器及讀取/寫入電路之非揮發性記憶體系統之一方塊圖。該圖示圖解說明一根據本發明之一個實施例具有用於並行讀取及程式化一儲存元件頁之讀取/寫入電路之記憶體裝置1296。記憶體裝置1296可包括一個或多個記憶體晶粒1298。記憶體晶粒1298包括二維儲存元件陣列1100、控制電路1210及讀取/寫入電路1265。於某些實施例中，該儲存元件陣列可係三維的。記憶體陣列1100可由字線經由一列解碼器1230及由位元線經由一行解碼器1260定址。讀取/寫入電路1265包括多個感測區塊1200且允許並行讀取或程式化一儲存元件頁。通常，一控制器1250包括於與一個或多個記憶體晶粒1298相同之記憶體裝置1296(例如，一可抽換式儲存卡)中。命令及資料經由線1220在主機與控制器1250之間以及經由線1218在控制器與一個或多個記憶體晶粒1298之間傳送。
控制電路1210與讀取/寫入電路1265協作以對記憶體陣列1100執行記憶體操作。控制電路1210包括一狀態機1212、一晶片上位址解碼器1214及一功率控制模組1216。狀態機1212提供記憶體操作之晶片位準控制，且可包括一ECC解碼引擎。晶片上位址解碼器1214在由主機或一記憶體控制器使用之位址與由解碼器1230及1260使用之硬體位址之間提供一位址介面。功率控制模組1216控制在記憶體操作時供應至字線及位元線之功率及電壓。
在某些實施方案中，可組合圖12中該等組件之某些組件。於各種設計中，可將除儲存元件陣列1100以外的該等組件中之一者或多者(單獨或以組合方式)視為一管理電路。舉例而言，一個或多個管理電路可包括以下組件中之任何一者或其一組合：控制電路1210、狀態機1212、解碼器1214/1260、功率控制件1216、感測區塊1200、讀取/寫入電路1265、控制器1250等等。
於另一方法中，非揮發性記憶體系統使用其中各種周邊電路對記憶體陣列1100之存取係以一對稱方式實施於該陣列之對置側上，以使每一側上之存取線及電路之密度降低一半之雙列/行解碼器及讀取/寫入電路。因此，兩個列解碼器、兩個行解碼器、讀取/寫入電路自陣列1100之底部連接至位元線且讀取/寫入電路自陣列1100之頂部連接至位元線。
圖13係一繪示一感測區塊之一個實施例之方塊圖。一個別感測區塊1200被分割為一核心部分(稱作一感測模組1280)及一共同部分1290。於一個實施例中，將存在一針對每一位元線之單獨感測模組1280，及一針對一組多個感測模組1280之共同部分1290。於一個實例中，一感測區塊將包括一個共同部分1290及八個感測模組1280。一群組中之該等感測模組中之每一者將經由一資料匯流排1272與所關聯共同部分通信。更多細節，請參見2006年6月29日公開且以全文引用方式併入本文中之標題為「Non-Volatile Memory and Method with Shared Processing for an Aggregate of Sense Amplifiers」之U.S. 2006/0140007。
感測模組1280包含感測電路1270，該感測電路確定一所連接位元線中之一傳導電流係高於還係低於一預定臨限位準。感測模組1280亦包括一位元線鎖存器1282，該位元線鎖存器用於設定該所連接位元線上之一電壓狀況。舉例而言，一鎖存於位元線鎖存器1282中之預定狀態將導致該所連接位元線被拉至一指定程式化禁止之狀態(例如，1.5-3V)。
共同部分1290包含一處理器1292、一組資料鎖存器1294及一耦合於該組資料鎖存器1294與資料匯流排1220之間的I/O介面1296。處理器1292執行計算。舉例而言，其功能之一係確定儲存於所感測儲存元件中之資料並將所確定資料儲存於該組資料鎖存器中。該組資料鎖存器1294用於儲存在一讀取操作時處理器1292所確定之資料位元。其亦用於儲存在一程式化操作時自資料匯流排1220輸入之資料位元。所輸入資料位元表示意欲程式化至記憶體中之寫入資料。I/O介面1296在資料鎖存器1294與資料匯流排1220之間提供一介面。
在讀取或感測時，該系統之操作係在狀態機1212之控制下，該狀態機控制向經定址儲存元件供應不同控制閘極電壓。在感測模組1280跨過對應於記憶體所支援之各種記憶體狀態之各種預定義控制閘極電壓時，其可在此等電壓中之一者下跳開且一輸出將經由匯流排1272自感測模組1280提供至處理器1292。此時，處理器1292藉由考量感測模組之跳開事件及關於經由輸入線1293自狀態機施加之控制閘極電壓之資訊來確定所得記憶體狀態。然後，處理器1292針對該記憶體狀態計算一二元編碼並將所得資料位元儲存至資料鎖存器1294中。在該核心部分之另一實施例中，位元線鎖存器1282有兩個用途：既作為一用於鎖存感測模組1280之輸出之鎖存器亦作為一如上文所述之位元線鎖存器。
預期某些實施方案將包含多個處理器1292。於一個實施例中，每一處理器1292將包含一輸出線(未繪示)以同時線「或」該等輸出線中之每一者。於某些實施例中，該等輸出線在連接至經線「或」線之前被反轉。此組態實現在程式化驗證過程時快速確定該程式化過程何時完成，此乃因接收線「或」之狀態機可確定正被程式化之所有位元何時達到所期望之位準。舉例而言，當每一位元達到其所期望位準時，將向該經線「或「線發送該位元之一邏輯0(或反轉一資料1)。當所有位元輸出資料0(或反轉一資料1)時，則狀態機知道終止該程式化過程。由於每一處理器皆與八個感測模組通信，因此該狀態機需要讀取該經線「或」線八次，或者將邏輯添加至處理器1292以累積所關聯位元線之結果以使該狀態機僅需讀取該經線「或」線一次。類似地，藉由正確地選擇邏輯位準，該全域狀態機可偵測到第一位元何時改變其狀態且相應地改變演算法。
在程式化或驗證時，將欲被程式化之資料自資料匯流排1220儲存於該組資料鎖存器1294中。處於該狀態機之控制下之程式化操作包括施加至經定址儲存元件之控制閘極之一連串程式化電壓脈衝。在每一程式化脈衝之後進行回讀(驗證)，以確定是否已將該儲存元件程式化至所期望記憶體狀態。處理器1292相對於所期望記憶體狀態來監視所回讀之記憶體狀態。當二者一致時，處理器1292設定位元線鎖存器1282，以致使該位元線被拉至一指定程式化禁止之狀態。此禁止耦合至該位元線之儲存元件進一步程式化，即使程式化脈衝出現在其控制閘極上。於其他實施例中，該處理器首先載入位元線鎖存器1282且感測電路在驗證過程時將其設定至一禁止值。
資料鎖存器堆疊1294含有一對應於該感測模組之資料鎖存器堆疊。於一個實施例中，針對每一感測模組1280存在三個資料鎖存器。於某些實施方案中(但並非必需)，將該等資料鎖存器實施為一移位暫存器以將儲存於其中之並行資料轉換成資料匯流排1220之串行資料，反之亦然。於該較佳實施例中，可將對應於具有m個儲存元件之讀取/寫入區塊之所有資料鎖存器鏈接在一起以形成一區塊移位暫存器，以使一區塊之資料可藉由串行傳送來輸入或輸出。特定而言，對讀取/寫入模組庫進行調適，以使其資料鎖存器組中之每一者將依序將資料移入或移出資料匯流排，仿佛其係一用於整個讀取/寫入區塊之移位暫存器之一部分。
圖14圖解說明針對一所有位元線記憶體架構或針對一偶數-奇數記憶體架構將一記憶體陣列組織成區塊之一實例。闡述記憶體陣列1100之實例性結構。作為一個實例，闡述一被分割成1,024個區塊的NAND快閃EEPROM。可同時抹除儲存於每一區塊中之資料。於一個實施例中，區塊係同時抹除之最小儲存元件單元。在此實例中，每一區塊中存在對應於位元線BL0、BL1、…BL8511之8,512行。於一個稱作一所有位元線(ABL)架構(架構1410)之實施例中，可在讀取及程式化操作時同時選擇一區塊之所有位元線。可同時程式化沿一共同字線且連接至任一位元線之儲存元件。
於所提供之實例中，串聯連接四個儲存元件以形成一NAND串。雖然顯示每一NAND串中包括四個儲存元件，但亦可使用多於或少於四個儲存元件(例如，16個、32個、64個或另一數目)。該NAND串之一個端子經由一汲極選擇閘極(連接至選擇閘極汲極線SGD)連接至一對應位元線，且另一端子經由一源極選擇閘極(連接至選擇閘極源極線SGS)連接至c-源極。
於稱作一偶數-奇數架構(架構1400)之另一實施例中，將位元線劃分為偶數位元線(BLe)及奇數位元線(BLo)。於該奇數/偶數位元線架構中，在一個時間程式化沿一共同字線且連接至奇數位元線之儲存元件，而在另一時間程式化沿一共同字線且連接至偶數位元線之儲存元件。在本實例中，每一區塊中存在8,512行，其劃分成偶數行及奇數行。於此實例中，顯示四個儲存元件串聯連接以形成一NAND串。雖然顯示每一NAND串中包括四個儲存元件，但亦可使用多於或少於四個儲存元件。
在讀取及程式化操作之一個組態時，同時選擇4,256個儲存元件。選定儲存元件具有同一字線及同一種類型之位元線(例如，偶數或奇數)。因此，可同時讀取或程式化形成邏輯頁之532個資料位元組，且該記憶體之一個區塊可儲存至少8個邏輯頁(四個各自具有奇數及偶數頁之字線)。針對多狀態儲存元件，當每一儲存元件儲存兩個資料位元時，其中該兩個位元中之每一者儲存於一不同頁中，一個區塊儲存16個邏輯頁。亦可使用其他大小的區塊及頁。
針對ABL架構或者奇偶架構，可藉由將p-井升高至一抹除電壓(例如，20V)並將一選定區塊之字線接地來抹除儲存元件。源極線及位元線係浮動的。可對整個記憶體陣列、單獨區塊或另一儲存元件單元(其係記憶體裝置之一部分)執行抹除。電子自儲存元件之浮動閘極傳送至p-井區以使儲存元件之VTH 變為負。
在讀取及驗證操作中，選擇閘極(SGD及SGS)連接至一處於2.5-4.5V之範圍內的電壓且非選擇字線(例如，當WL2係選定字線時為WL0、WL1及WL3)被升高至一讀取通過電壓VREAD (通常為一處於4.5V至6V之範圍內的電壓)以使電晶體用作通過閘極。選定字線WL2連接至一電壓，針對每一讀取及驗證操作指定該電壓之一位準，以確定相關儲存元件之一VTH 是否高於或低於此位準。舉例而言，在一針對一兩位準儲存元件之讀取操作中，可將選定字線WL2接地，以偵測VTH 是否高於0V。於一針對一兩位準儲存元件之驗證操作中，將選定字線WL2連接至例如0.8V，以驗證VTH 是否已達到至少0.8V。源極及p-井處於0V。將選定位元線(假定為偶數位元線(BLe))預充電至一例如0.7V之位準。若VTH 高於該字線上之讀取或驗證位準，則關聯於所關注儲存元件之位元線(BLe)之電位位準由於非導電儲存元件而維持高位準。另一方面，若VTH 低於該讀取或驗證位準，則相關位元線(BLe)之電位位準由於導電儲存元件對該位元線放電而降至一例如低於0.5V之低位準。由此，儲存元件之狀態可由一連接至該位元線之電壓比較器感測放大器偵測。
根據此項技術中習知之技術來執行上述抹除、讀取及驗證操作。因此，熟習此項技術者可改變所闡釋之許多細節。亦可使用此項技術中習知之其它抹除、讀取及驗證技術。
圖15繪示一組實例性臨限電壓分佈及一遍程式化。針對一其中每一儲存元件儲存兩個資料位元之情形提供儲存元件陣列之實例性VTH 分佈。針對經抹除之儲存元件提供一第一臨限電壓分佈E。亦繪示針對經程式化儲存元件之三個臨限電壓分佈A、B及C。於一個實施例中，E分佈中之臨限值電壓為負而A、B及C分佈中之臨限值電壓為正。
每一不同的臨限電壓範圍均對應於該組資料位元之預定值。程式化至儲存元件中之資料與該儲存元件之臨限電壓位準之間的具體關係相依於針對儲存元件所採用之資料編碼方案。於一個實施例中，使用一格雷碼指配方案將資料值指配給該等臨限值電壓範圍，以便若一浮動閘極之臨限值電壓錯誤地移位至其鄰近實體狀態，則僅一個位元將受到影響。一個實例將「11」指配給臨限電壓範圍E(狀態E)，將「10」指配給臨限電壓範圍A(狀態A)，將「00」指配給臨限電壓範圍B(狀態B)，將「01」指配給臨限電壓範圍C(狀態C)。然而，於其他實施例中，不使用格雷碼。雖然顯示四個狀態，但本發明亦可與包含其中包含多於或少於四個狀態之多狀態結構的其他多狀態結構一起使用。
亦提供三個讀取參考電壓VCGR-A 、VCGR-B 及VCGR-C 以自儲存元件讀取資料。藉由測試一給定儲存元件之臨限電壓係高於還係低於VCGR-A 、VCGR-B 及VCGR-C ，該系統可確定儲存元件所處之狀態(例如，程式化狀況)。
進一步地，提供三個驗證參考電壓VV-A 、VV-C 及VV-C 。當將儲存元件程式化至狀態A時，該系統將測試彼等儲存元件是否具有一大於或等於VV-A 之臨限電壓。當將儲存元件程式化至狀態B時，該系統將測試該等儲存元件是否具有大於或等於VV-A 之臨限電壓。當將儲存元件程式化至狀態C時，該系統將確定儲存元件是否使其臨限電壓大於或等於VV-C 。
在一個稱作全序列程式化之實施例中，可將儲存元件自抹除狀態E直接程式化至經程式化狀態A、B或C中之任何一者。舉例而言，可首先抹除一欲被程式化之儲存元件群體以使該群體中之所有儲存元件皆處於抹除狀態E中。然後將使用例如由圖2d-2f之控制閘極電壓序列所繪示之一連串程式化脈衝來將儲存元件直接程式化至狀態A、B或C。在將某些儲存元件自狀態E程式化至狀態A之同時，將其他儲存元件自狀態E程式化至狀態B及/或自狀態E程式化至狀態C。當在WLn上自狀態E程式化至狀態C時，與WLn-1下面的毗鄰浮動閘極之寄生耦合量達到一最大值，此乃因WLn下面的浮動閘極上之電荷量變化與在自狀態E程式化至狀態A或自狀態E程式化至狀態B時之電荷變化相比係最大的。當自狀態E程式化至狀態B時，與毗鄰浮動閘極之耦合量較少。當自狀態E程式化至狀態A時，耦合量更進一步地減少。
圖16圖解說明一用於程式化多狀態儲存元件之兩遍式技術之一實例，該多狀態儲存元件儲存兩個不同頁(一下部頁及上部頁)之資料。繪示四個狀態：狀態E(11)、狀態A(10)、狀態B(00)及狀態C(01)。針對狀態E，兩個頁皆儲存一「1」。針對狀態A，下部頁儲存一「0」，而上部頁儲存一「1」。針對狀態B，兩個頁儲存皆儲存「0」。針對狀態C，下部頁儲存「1」，而上部頁儲存「0」。應注意，儘管已將具體之位元型樣指配給該等狀態中之每一者，但亦可指配不同之位元型樣。
於一第一遍程式化中，根據欲被程式化至下部邏輯頁中之位元來設定該儲存元件之臨限電壓位準。若彼位元係一邏輯「1」，則該臨限電壓未改變，此乃因其由於先前已被抹除而處於適當狀態。然而，若欲被程式化之位元係一邏輯「0」，則使該儲存元件之臨限位準增大為狀態A，如箭頭1600所示。由此結束第一遍程式化。
在一第二遍程式化中，根據正被程式化至上邏輯頁中之位元來設定該儲存元件之臨限電壓位準。若上邏輯頁位元欲儲存一邏輯「1」，則不發生程式化，此乃因該儲存元件端視下部頁位元之程式化處於狀態E或A((其兩者皆攜帶一為「1」之上部頁位元))中之一者。若上部頁位元欲係一邏輯「0」，則移位該臨限電壓。若第一遍導致該儲存元件保持處於抹除狀態E，則在第二階段中程式化該儲存元件，以使該臨限電壓經增大為處於狀態C內，如箭頭1620所繪示。若該儲存元件由於第一遍程式化而被程式化至狀態A，則該儲存元件在該第二遍中被進一步程式化以使臨限電壓經增大為處於狀態B內，如箭頭1610所繪示。第二遍之結果係將該儲存元件程式化至指定上部頁儲存一邏輯「0」而不改變下部頁之資料之狀態。於圖15及圖16兩者中，與毗鄰字線上之浮動閘極之耦合量相依於最終狀態。
於一個實施例中，若寫入足以填滿整個頁之資料，則可設立系統以執行全序列寫入。若未寫入足以填滿一全頁之資料，則該程式化過程可用所接收之資料來程式化下部頁。當接收到後續資料時，系統則將程式化上部頁。於再一實施例中，該系統可在程式化下部頁面之模式下開始寫入且若隨後接收到足以填滿一整個字線(或其大部分)之儲存元件之資料時則轉換至全序列程式化模式。此一實施例之更多細節揭示於第7,120,051號美國專利中，該專利以全文引用方式併入本文中。
圖17a-c揭示用於程式化非揮發性記憶體之另一過程，該程式化過程藉由下述方式來減輕浮動閘極與浮動閘極耦合之效應，針對任一特定儲存元件，在相對於先前頁寫入至毗鄰儲存元件之後相對於一特定頁寫入至彼特定儲存元件。於一個實例性實施方案中，非揮發性儲存元件使用四個資料狀態針對每一儲存元件儲存兩個資料位元。舉例而言，假定狀態E係抹除狀態，而狀態A、B及C係程式化狀態。狀態E儲存資料11。狀態A儲存資料01。狀態B儲存資料10。狀態C儲存資料00。此係非格雷編碼之一實例，此乃因該兩個位元皆在毗鄰狀態A與B之間變化。亦可以使用資料至實體資料狀態之其它編碼。每一儲存元件儲存兩個資料頁。出於參考目的，此等資料頁將被稱作上部頁及下部頁；然而其亦可被賦予頁其他標籤。參照狀態A，上部頁儲存位元0而下部頁儲存位元1。參照狀態B，上部頁儲存位元1而下部頁儲存位元0。參照狀態C，兩個頁皆儲存位元資料0。
該程式化過程係一兩步驟過程。在第一步驟中，程式化下部頁。若該下部頁欲保持資料1，則該儲存元件狀態保持處於狀態E。若欲將該資料程式化至0，則該儲存元件之電壓臨限升高，以便將該儲存元件程式化至狀態B'。此有往往被稱作一中間偏下或LM狀態。圖17a因此顯示儲存元件自狀態E至狀態B'之程式化。狀態B'係一過渡狀態B；因此，驗證點繪示為V'V-B ，其低於VV-B 。
於一個實施例中，在將一儲存元件自狀態E程式化至狀態B'之後，則相對於其下部頁程式化該NAND串中之該儲存元件之相鄰儲存元件(WLn+1)。舉例而言，回顧圖1b，在程式化儲存元件106之下部頁之後，將程式化儲存元件104之下部頁。在程式化儲存元件104之後，若儲存元件104具有一自狀態E升高至狀態B'之臨限電壓，則浮動閘極與浮動閘極耦合效應將升高儲存元件106之視在臨限電壓。此將具有將狀態B'之臨限電壓分佈加寬至如圖17b之臨限電壓分佈1750所繪示之臨限電壓分佈之效應。該臨限電壓分佈之此視在加寬將在程式化上部頁時得到補救。
圖17c描繪程式化上部頁之過程。若儲存元件處於抹除狀態E且上部頁欲保持為1，則該儲存元件將保持處於狀態E。若該儲存元件處於狀態E中且其上部頁資料欲被程式化至0，則該儲存元件之臨限電壓將升高以使該儲存元件處於狀態A。若該儲存元件處於中間臨限電壓分佈1750中且上部頁資料欲保持為1，則該儲存元件將被程式化至最終狀態B。若該儲存元件處於中間臨限電壓分佈1750中且上部頁資料將變為資料0，則該儲存元件之臨限電壓將升高以使該儲存元件處於狀態C。圖17a-c所繪示之過程減輕浮動閘極至浮動閘極耦合之效應，此乃因僅相鄰儲存元件之上部頁程式化將對一給定儲存元件之視在臨限電壓有影響。一替代狀態編碼之一實例係當上部頁資料係一1時自分佈1750移至狀態C，且當上部頁資料為一0時移至狀態B。
雖然圖17a-c相對於四個資料狀態及兩個資料頁提供一實例，但所教示之概念亦可適用於具有多於或少於四個狀態及多於或少於兩個頁之其他實施方案。
呈現對本發明之上述詳細說明僅出於例示及說明目的。而非意欲將本發明毫包羅無遺或限定於所揭示之具體形式。依據上述教示，可做出眾多修改及改變。所述實施例之選擇旨在最佳地解釋本發明之原理及其實際應用，藉以使其他熟習此項技術者能夠以適合於所構想具體應用之各種實施例形式及使用各種修改來最佳地利用本發明。本發明的範疇打算由隨附權利要求書來界定。
100．．．電晶體
100CG．．．控制閘極
100FG．．．浮動閘極
102．．．電晶體
102CG．．．控制閘極
102FG．．．浮動閘極
104．．．電晶體
104CG．．．控制閘極
104FG．．．浮動閘極
106．．．電晶體
106CG．．．控制閘極
106FG．．．浮動閘極
120．．．選擇閘極
120CG．．．控制閘極
122．．．選擇閘極
122CG．．．控制閘極
126．．．位元線
128．．．源極線
320．．．NAND串
321．．．位元線
322．．．選擇閘極
323．．．儲存元件
324．．．儲存元件
325．．．儲存元件
326．．．儲存元件
327．．．選擇閘極
340．．．NAND串
341．．．位元線
342．．．選擇閘極
343．．．儲存元件
344．．．儲存元件
345．．．儲存元件
346．．．儲存元件
347．．．選擇閘極
360．．．NAND串
361．．．位元線
362．．．選擇閘極
363．．．儲存元件
364．．．儲存元件
365．．．儲存元件
366．．．儲存元件
367．．．選擇閘極
400．．．NAND串
402．．．供應線
403．．．供應線
404．．．源極供應線
406．．．源極側選擇閘極
408．．．儲存元件
410．．．儲存元件
412．．．儲存元件
414．．．儲存元件
416．．．儲存元件
418．．．儲存元件
420．．．儲存元件
422．．．儲存元件
424．．．汲極側選擇閘極
426．．．位元線
490．．．基板
492．．．P-井區
494．．．n-井區
496．．．p-基板
500．．．字線
502．．．關聯閘極
504．．．關聯閘極
506．．．關聯閘極
508．．．通道區
510．．．通道區
512．．．通道區
520．．．偶數位元線儲存元件之第一部分
522．．．程式化脈衝
523．．．驗證緩衝組
524．．．程式化脈衝
526．．．程式化脈衝
528．．．程式化脈衝
530．．．程式化脈衝
540．．．奇數位元線儲存元件之第二部分
542．．．程式化脈衝
543．．．驗證脈衝組
544．．．程式化脈衝
546．．．程式化脈衝
548．．．程式化脈衝
550．．．程式化脈衝
560．．．脈衝列
561．．．驗證脈衝組
562．．．程式化脈衝
563．．．驗證脈衝組
564．．．程式化脈衝
566．．．程式化脈衝
568．．．程式化脈衝
570．．．程式化脈衝
580．．．脈衝列
582．．．程式化脈衝
583．．．驗證脈衝組
584．．．程式化脈衝
586．．．程式化脈衝
588．．．程式化脈衝
590．．．程式化脈衝
621．．．儲存元件
622．．．儲存元件
623．．．儲存元件
624．．．儲存元件
625．．．儲存元件
626．．．儲存元件
627．．．儲存元件
628．．．儲存元件
629．．．儲存元件
640．．．VTH 分佈
642．．．VTH 分佈
644．．．VTH 分佈
646．．．VTH 分佈
648．．．VTH 分佈
650．．．VTH 分佈
652．．．VTH 分佈
656．．．分佈分量
658．．．分佈分量
660．．．分佈分量
662．．．分佈分量
664．．．分佈分量
666．．．分佈分量
668．．．分佈分量
670．．．分佈分量
672．．．分佈分量
680．．．波形
682．．．波形
684．．．波形
686．．．波形
690．．．波形
691．．．波形
692．．．波形
693．．．波形
694．．．波形
695．．．波形
696．．．波形
697．．．波形
1100．．．NAND儲存元件陣列
1104．．．源極線
1106．．．位元線
1126．．．汲極端子
1128．．．源極端子
1150．．．NAND串
1200．．．感測區塊
1210．．．控制電路
1212．．．狀態機
1214．．．解碼器
1216．．．功率控制件
1218．．．線
1220．．．線
1230．．．解碼器
1250．．．控制器
1260．．．解碼器
1265．．．讀取/寫入電路
1270．．．感測電路
1272．．．匯流排
1280．．．感測模組
1282．．．感測模組
1290．．．共同部分
1292．．．處理器
1293．．．輸入線
1294．．．資料鎖存器
1296．．．記憶體裝置、I/O介面
1298．．．記憶體晶粒
1400．．．架構
1410．．．架構
圖1a係一NAND串之一俯視圖；
圖1b係圖1a之NAND串之一等效電路圖；
圖1c係一NAND快閃儲存元件陣列之一方塊圖；
圖2a繪示一NAND串之一剖視圖；
圖2b繪示一在程式化時沿儲存元件之一字線方向之剖視圖；
圖2c繪示一在程式化完成之後沿儲存元件之一字線方向之剖視圖，包括一個儲存元件之電容性耦合效應；
圖2d繪示一以偶數位元線程式化-驗證、奇數位元線程式化-驗證程式化技術施加至非揮發性儲存元件之控制閘極之實例性脈衝列；
圖2e繪示一以所有位元線程式化、偶數位元線驗證、奇數位元線驗證程式化技術施加至非揮發性儲存元件之控制閘極之實例性脈衝列；
圖2f繪示一以所有位元線程式化、所有位元線驗證程式化技術施加至非揮發性儲存元件之控制閘極之實例性脈衝列；
圖3a繪示一對應於圖2d之程式化技術；
圖3b繪示一對應於圖2e之程式化技術；
圖3c繪示一對應於圖2f之程式化技術；
圖4a繪示一個儲存元件與鄰近儲存元件之電容性耦合效應；
圖4b繪示一偏移電容性耦合之位元線電壓調整；
圖5a繪示在具有及不具有耦合之情況下一臨限電壓分佈；
圖5b繪示在具有耦合之情況下一臨限電壓分佈之細節；
圖6a繪示在一讀取操作時施加至一選定字線之控制閘極讀取電壓；
圖6b繪示在對應於圖2d之程式化之後讀取偶數位元線儲存元件時施加至奇數位元線儲存元件之位元線電壓；
圖6c繪示在對應於圖2e之程式化之後基於儲存元件之狀態且基於一控制閘極讀取電壓施加至儲存元件之位元線電壓；
圖6d繪示在對應於圖2f之程式化之後基於儲存元件之狀態且基於一控制閘極讀取電壓施加至儲存元件之位元線電壓；
圖6e繪示基於儲存元件之狀態且基於一控制閘極讀取電壓施加至儲存元件之替代位元線電壓；
圖7a繪示一對應於圖6b之讀取技術；
圖7b繪示一對應於圖6c之讀取技術；
圖7c繪示一對應於圖6d之讀取技術；
圖8a繪示在一讀取操作期間施加至一選定字線之控制閘極讀取電壓；
圖8b繪示在一讀取操作期間施加至一毗鄰字線之控制閘極讀取通過電壓；
圖9a繪示一包括對對角位元線毗鄰儲存元件的補償之讀取操作；
圖9b繪示一包括對一字線毗鄰儲存元件的補償之讀取操作；
圖10a繪示一包括對對角位元線毗鄰儲存元件及一字線毗鄰儲存元件的補償之讀取操作；
圖10b繪示一包括對同一字線、位元線毗鄰儲存元件及一字線毗鄰儲存元件的補償之讀取操作；
圖11係一NAND快閃儲存元件陣列之一方塊圖；
圖12係一使用單列/單行解碼器及讀取/寫入電路之非揮發性記憶體系統之一方塊圖；
圖13係一繪示一感測區塊之一個實施例之方塊圖；
圖14圖解說明一針對一所有位元線記憶體架構或針對一偶數-奇數記憶體架構將一記憶體陣列組織成區塊之實例；
圖15繪示一組實例性臨限電壓分佈及一遍程式化；
圖16繪示一組實例性臨限電壓分佈及兩遍程式化；及
圖17a-c顯示各種臨限電壓分佈並闡述一用於程式化非揮發性記憶體之過程。
(無元件符號說明)

Claims (20)

  1. 一種用於操作非揮發性儲存器之方法，其包含：讀取一選定儲存元件之至少一個位元線毗鄰儲存元件以確認該至少一個位元線毗鄰儲存元件之一資料狀態，該至少一個位元線毗鄰儲存元件及該選定儲存元件關聯於各自位元線；及讀取該選定儲存元件以確認該選定儲存元件之一資料狀態，包括將不同控制閘極讀取電壓一次一個地施加至該選定儲存元件並基於該選定儲存元件之經確認資料狀態及該等控制閘極讀取電壓來設定該至少一個位元線毗鄰儲存元件之該各自位元線之電壓。
  2. 如請求項1之方法，其中：針對每一控制閘極讀取電壓，根據該至少一個位元線毗鄰儲存元件之經確認資料狀態與一關聯於該控制閘極讀取電壓之資料狀態之間的一差來設定該至少一個位元線毗鄰儲存元件之該各自位元線之該電壓。
  3. 如請求項1之方法，其中：該讀取該至少一個位元線毗鄰儲存元件係作為一多步驟讀取操作之一第一步驟之部分而發生；及該讀取該選定儲存元件係作為該多步驟讀取操作中之一第二步驟之部分而發生。
  4. 如請求項3之方法，其中：該多步驟讀取操作係一奇偶讀取操作，其中關聯於奇數位元線之儲存元件係與關聯於偶數位元線之儲存元件 分開讀取。
  5. 如請求項1之方法，其中：存在2N 種可能之資料狀態，其中N2，且將每一各自位元線之電壓調整至ZN 個可用位準中之一者。
  6. 如請求項1之方法，其中：存在2N 種可能之資料狀態，其中N2，且將每一各自位元線之電壓調整至多於2N 個可用位準中之一者。
  7. 如請求項1之方法，其中：沿一共同字線配置該至少一個位元線毗鄰儲存元件及該選定儲存元件。
  8. 如請求項1之方法，其中：沿一選定字線配置該選定儲存元件，並沿該選定字線之一毗鄰字線對角地配置該至少一個位元線毗鄰儲存元件。
  9. 如請求項1之方法，其中：當將對應之不同控制閘極讀取電壓施加至該選定儲存元件時，在該至少一個位元線毗鄰儲存元件之該各自位元線上設定不同電壓。
  10. 一種用於操作非揮發性儲存器之方法，其包含：作為一多步驟讀取操作之一第一步驟之部分，讀取複數個儲存元件以確認其資料狀態，該複數個儲存元件關聯於複數個毗鄰位元線；及作為該多步驟讀取操作之一第二步驟之部分，再次讀取該複數個儲存元件以再次確認其資料狀態，包括將不同控制閘極讀取電壓一個接著一個地施加至該複數個儲 存元件，並基於該第一步驟之該經確認資料狀態及該等控制閘極讀取電壓來設定該複數個位元線上之電壓。
  11. 如請求項10之方法，其中：針對每一控制閘極讀取電壓，該設定電壓包含根據來自該第一步驟之該關聯儲存元件之該經確認資料狀態是否對應於該控制閘極讀取電壓來設定每一位元線之一電壓。
  12. 如請求項10之方法，其進一步包含：針對每一位元線，當該控制閘極讀取電壓對應於來自該第一步驟之該關聯儲存元件之該經確認資料狀態時，該設定電壓不相依於來自該第一步驟之該關聯儲存元件之該經確認資料狀態，且當該控制閘極讀取電壓未對應於來自該第一步驟之該關聯儲存元件之該經確認資料狀態時，該設定電壓相依於來自該第一步驟之該關聯儲存元件之該經確認資料狀態。
  13. 如請求項10之方法，其中：該多步驟讀取操作係一所有位元線讀取操作。
  14. 一種用於操作非揮發性儲存器之方法，其包含：讀取一選定字線之一毗鄰字線上之儲存元件以確認其資料狀態，包括讀取一選定儲存元件之一字線毗鄰儲存元件，該選定儲存元件關聯於該選定字線；讀取該選定儲存元件之至少一個位元線毗鄰儲存元件；及讀取該選定儲存元件以確認其資料狀態，並回應於對 該字線毗鄰儲存元件之該讀取而補償關聯於該字線毗鄰儲存元件之耦合，並回應於對該至少一個位元線毗鄰儲存元件之該讀取而補償關聯於該至少一個位元線毗鄰儲存元件之耦合。
  15. 如請求項14之方法，其中：該補償關聯於該至少一個位元線毗鄰儲存元件之耦合包含基於該至少一個位元線毗鄰儲存元件之經確認資料狀態來調整該至少一個位元線毗鄰儲存元件之一各自位元線之一電壓。
  16. 如請求項14之方法，其中：該補償關聯於該字線毗鄰儲存元件之耦合包含將一連串讀取通過電壓施加至該毗鄰字線，同時將複數個控制閘極讀取電壓中之每一電壓施加至該選定字線，並基於該字線毗鄰儲存元件之該經確認資料狀態來識別該等讀取通過電壓中之一者。
  17. 如請求項14之方法，其中：按照一程式化次序，該毗鄰字線係在該選定字線之後。
  18. 如請求項14之方法，其中：在該選定字線上配置該至少一個位元線毗鄰儲存元件。
  19. 如請求項14之方法，其中：在該毗鄰字線上對角地配置該至少一個位元線毗鄰儲存元件。
  20. 一種非揮發性儲存系統，其包含：一組儲存元件，其包括一選定儲存元件及該選定儲存元件之至少一個位元線毗鄰儲存元件；各自位元線，該至少一個位元線毗鄰儲存元件及該選定儲存元件關聯於該各自位元線；及與該組儲存元件通訊之至少一個控制電路，該至少一個控制電路讀取該至少一個位元線毗鄰儲存元件以確認該至少一個位元線毗鄰儲存元件之一資料狀態，且讀取該選定儲存元件以確認該選定儲存元件之一資料狀態，為讀取該選定儲存元件，該至少一個控制電路將不同控制閘極讀取電壓一次一個地施加至該選定儲存元件，並基於其經確認資料狀態及該等控制閘極讀取電壓來設定該至少一個位元線毗鄰儲存元件之該各自位元線之電壓。
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