KR101667007B1 - 비휘발성 저장장치에서 판독 동작 동안의 커플링에 대한 보상 - Google Patents
비휘발성 저장장치에서 판독 동작 동안의 커플링에 대한 보상 Download PDFInfo
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Abstract
인접 비트라인들 상의 저장 소자들로부터의 용량성 커플링이, 상기 인접 비트라인들에 인가된 전압들을 조정함으로써 보상된다. 초기 비정밀 판독(initial rough read)이 수행되어, 상기 비트라인 인접 저장 소자들의 데이터 상태들이 확인되고, 후속적인 정밀 판독(fine read) 동안에, 상기 확인된 상태들 및 선택된 워드라인에 인가되는 전류 제어 게이트 판독 전압을 근거로 비트라인 전압들이 설정된다. 전류 제어 게이트 판독 전압이 인접 저장 소자의 확인된 상태보다 낮은 데이터 상태에 대응할 때, 보상 비트라인 전압(compensating bit line voltage)이 사용된다. 인접 워드라인 상의 저장 소자로부터의 커플링에 대한 보상은 또한, 인접 워드라인에 서로 다른 판독 패스 전압들을 인가하는 것과, 워드라인 인접 저장 소자의 데이터 상태에 근거하여 식별되는 특정한 판독 패스 전압을 사용하여 판독 데이터를 획득하는 것에 의해 제공될 수 있다.
Description
본 발명은 비휘발성 메모리에 관한 것이다.
반도체 메모리는 다양한 전자 장치들에서 점점 더 일반적으로 사용되게 되었다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대정보 단말기(PDA), 모바일 컴퓨팅 장치, 논-모바일 컴퓨팅 장치 및 기타 장치들에서 사용된다. 그 중에서도, 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(Electrical Erasable Programmable Read Only Memory : EEPROM) 및 플래시 메모리가 가장 일반적인 비휘발성 반도체 메모리이다. 종래의 전-기능 EEPROM(full-featured EEPROM)과는 대조적으로, EEPROM의 한 종류이기도한 플래시 메모리를 사용하여, 전체 메모리 어레이 또는 메모리 일부의 내용이 한번에(in one step) 소거될 수 있다.
종래의 EEPROM과 플래시 메모리는 모두, 반도체 기판의 채널 영역으로부터 절연되어 있으며 상기 채널 영역 위에 위치한 플로팅 게이트를 이용한다. 플로팅 게이트는 소스 영역과 드레인 영역 사이에 위치한다. 제어 게이트는 플로팅 게이트로부터 절연되며, 플로팅 게이트 위에 제공된다. 이에 따라 형성되는 트랜지스터의 임계 전압(threshold voltage; VTH)은, 플로팅 게이트상에 유지되는 전하의 양에 의해 제어된다. 즉, 소스와 드레인 사이가 도통(conduction)되게 하기 위하여 트랜지스터가 턴온(turn on)되기 전까지 제어 게이트에 인가되어야만 하는 최소 전압이, 플로팅 게이트상의 전하 레벨에 의해 제어된다.
일부 EEPROM 및 플래시 메모리 디바이스들은, 2개의 전하 범위(two ranges of charges)를 저장하기 위하여 사용되는 플로팅 게이트를 구비하며 따라서, 상기 메모리셀은 2개의 상태들(즉, 소거 상태(erased state) 및 프로그램 상태) 사이에서 프로그래밍/소거될 수 있다. 때때로, 이러한 플래시 메모리 디바이스는, 각각의 메모리 소자가 데이터의 1 비트를 저장할 수 있으므로, 바이너리(binary) 플래시 메모리 디바이스라고 칭해진다.
다중-상태(multi-state)(다중-레벨(multi-level)이라고도 지칭됨) 플래시 메모리 디바이스는, 복수의 개별적인 허용/유효 프로그램 임계 전압 범위들(multiple distinct allowed/valid programmed threshold voltage ranges)을 식별함으로써 구현된다. 각각의 개별적인 임계 전압 범위는 메모리 디바이스내의 인코딩된 데이터 비트들의 세트에 대한 소정의 값(predetermined value)에 대응한다. 예를 들어, 각각의 메모리 소자가 4개의 개별 임계 전압 범위들에 대응하는 4개의 불연속적인 전하 밴드들(discrete charge bands) 중 하나에 놓일 수 있을 때 상기 메모리 소자는 2비트의 데이터를 저장할 수 있다.
일반적으로, 프로그램 동작 중에 제어 게이트에 인가되는 프로그램 전압 VPGM은 시간에 따라 크기(magnitude)가 증가하는 일련의 펄스들로서 인가된다. 한가지 가능한 기법으로서, 펄스들의 크기는 각각의 연속적인 펄스마다 소정의 스텝 사이즈, 예를 들어 0.2-0.4V 만큼 증가된다. VPGM은 플래시 메모리 소자들의 제어 게이트들에 인가될 수 있다. 프로그램 펄스들 사이의 기간들(periods)에서, 검증 동작들이 행해질 수 있다. 즉, 병렬적으로(in parallel) 프로그래밍되는 소자들 그룹의 각각의 소자의 프로그래밍 레벨이 연속적인 프로그래밍 펄스들 사이에서 판독되어, 상기 프로그래밍 레벨이, 상기 소자가 프로그래밍되는 검증 레벨보다 큰지 또는 상기 검증 레벨과 같은지가 결정된다. 다중 상태 플래시 메모리 소자들의 어레이들에서, 상기 소자가 그것의 데이터-관련 검증 레벨(data-associated verify level)에 도달했는지를 결정하기 위하여, 소자의 각각의 상태에 대해 검증 단계가 수행될 수 있다. 예를 들어, 4개의 상태들로 데이터를 저장 할 수 있는 다중 상태 메모리 소자는 3개의 비교 포인트들에 대해 검증 동작을 수행할 필요가 있을 수 있다.
더우기, NAND 스트링에서의 NAND 플래시 메모리 디바이스와 같은 EEPROM 또는 플래시 메모리 디바이스를 프로그래밍할 때, 일반적으로 제어 게이트에 VPGM이 인가되고 비트라인이 접지되어, 셀 또는 메모리 소자(예를 들어, 저장 소자)의 채널로부터의 전자들이 플로팅 게이트로 주입(injection)되게 한다. 플로팅 게이트 내에 전자들이 축적될 때, 플로팅 게이트는 음으로 충전되고 메모리 소자의 임계 전압이 증가되어 메모리 소자가 프로그램 상태에 있는 것으로 간주된다. 이러한 프로그래밍에 관한 더 많은 정보는 미국 특허 제6,859,397호 "Source Side Self Boosting Technique For Non- Volatile Memory", 및 미국 특허 제6,917,542호 "Detecting Over Programmed Memory,"(2005.7.12)에서 찾아볼 수 있으며, 상기 두 특허 문헌들은 그 전체가 본 명세서에 참조로서 포함된다.
계속해서 문제가 되고 있는 한가지 이슈는 판독 정확성(read accuracy)이다. 데이터가 높은 정확도(high fidelity)를 가지고 판독될 수 있게 하기 위해서는 판독 프로세스가 정확해야만 한다. 예를 들어, 임계 전압 범위들이 서로 근접해있는 다중 레벨 디바이스들은 오류에 대한 여유공간을 거의 남겨두지 않는다. 선택된 저장 소자를 판독하는데 있어서의 부정확성은 많은 변수들에 의해 야기될 수 있는바, 상기 변수들은 용량성 커플링(capacitive coupling)을 야기하는 다른 선택되지 않은 저장 소자들의 프로그램된 데이터 상태들을 포함한다. 따라서, 판독 정확성을 향상시켜주는 기법들이 필요하다.
본 발명은, 용량성 커플링에 대해 보상함으로써 비휘발성 저장장치에서의 판독 정확성을 향상시키는 방법을 제공하여 상기의 문제점들 및 다른 문제점들을 해결한다.
일 실시예에서, 비휘발성 저장장치를 동작시키는 방법은, 선택된 저장 소자의 적어도 하나의 비트라인 인접 저장 소자의 데이터 상태를 확인하기 위하여, 상기 선택된 저장 소자의 적어도 하나의 비트라인 인접 저장 소자를 판독하는 단계를 포함한다. 상기 적어도 하나의 비트라인 인접 저장 소자 및 상기 선택된 저장 소자는 각각의 비트라인들과 관계(association)된다. 상기 방법은, 상기 선택된 저장 소자의 데이터 상태를 확인하기 위하여 상기 선택된 저장 소자를 판독하는 단계를 더 포함하며, 상기 선택된 저장 소자를 판독하는 단계는, 상기 적어도 하나의 비트라인 인접 저장 소자의 확인된 데이터 상태 및 제어 게이트 판독 전압들에 근거하여 상기 적어도 하나의 비트라인 인접 저장 소자의 각각의 비트라인의 전압들을 설정한 상태에서, 상기 선택된 저장 소자에 서로 다른 제어 게이트 판독 전압들을 한번씩 인가하는 것을 포함한다.
또 다른 실시예에서, 비휘발성 저장 장치를 동작시키는 방법은, 다중-단계 판독 동작의 제1 단계의 일부로서, 저장 소자들을 판독하여 그것들의 데이터 상태들을 확인하는 것을 포함한다. 저장 소자들은 복수의 인접 비트라인들과 관계한다. 상기 방법은, 다중-단계 판독 동작의 제2 단계의 일부로서, 상기 저장 소자들을 다시 판독하여 그것들의 데이터 상태들을 다시 확인하는 것을 더 포함하며, 이는, 저장 소자들에 서로 다른 제어 게이트 판독 전압들을 차례로 인가하고, 제1 단계의 확인된 데이터 상태들 및 제어 게이트 판독 전압들에 근거하여 비트라인들에 전압들을 설정하는 것을 포함한다.
또 다른 실시예에서, 비휘발성 저장 장치를 동작시키는 방법은, 선택된 워드라인의 인접 워드라인 상의 저장 소자들을 판독하여 그것들의 데이터 상태들을 확인하는 것을 포함하며, 상기 판독은 선택된 워드라인과 관계하는 선택된 저장 소자의 워드라인 인접 저장 소자를 판독하는 것과, 상기 선택된 저장 소자의 적어도 하나의 비트라인 인접 저장 소자를 판독하는 것을 포함한다. 상기 방법은, 상기 워드라인 인접 저장 소자의 판독에 응답하여, 상기 워드라인 인접 저장 소자에 관계된 커플링에 대해 보상하면서, 그리고 상기 적어도 하나의 비트라인 인접 저장 소자의 판독에 응답하여, 상기 적어도 하나의 비트라인 인접 저장 소자에 관계된 커플링에 대해 보상하면서, 상기 선택된 저장 소자를 판독하여 그것의 데이터 상태를 확인하는 것을 더 포함한다.
또 다른 실시예에서, 비휘발성 저장장치는, 저장 소자들의 세트 및 적어도 하나의 제어 회로를 포함한다. 상기 적어도 하나의 제어 회로는 선택된 저장 소자의 적어도 하나의 비트라인 인접 저장 소자를 판독하여 상기 적어도 하나의 비트라인 인접 저장 소자의 데이터 상태를 확인한다. 상기 적어도 하나의 비트라인 인접 저장 소자 및 상기 선택된 저장 소자는 각각의 비트라인들과 관계(association)한다. 적어도 하나의 제어 회로는 또한, 상기 선택된 저장 소자를 판독하여 상기 선택된 저장 소자의 데이터 상태를 확인하며, 상기 판독은, 상기 적어도 하나의 비트라인 인접 저장 소자의 확인된 데이터 상태 및 제어 게이트 판독 전압들에 근거하여 상기 적어도 하나의 비트라인 인접 저장 소자의 각각의비트라인의 전압들을 설정한 상태에서 상기 선택된 저장 소자에 서로 다른 제어 게이트 판독 전압들을 한번씩 인가하는 것을 포함한다.
본 명세서에서 제공되는 방법들을 수행하기 위한 대응하는 방법들, 시스템, 및 컴퓨터 또는 프로세서 판독가능 디바이스들이 또한 제시된다.
도 1a는 NAND 스트링의 평면도이다.
도 1b는 도 1a의 NAND 스트링의 등가의 회로도이다.
도 1c는 NAND 플래시 저장 소자들의 어레이의 블럭도이다.
도 2a는 NAND 스트링의 단면도를 도시한다.
도 2b는 프로그래밍 동안의 저장 소자들의 워드라인 방향에서의 단면도를 도시한다.
도 2c는 한 저장 소자에 대한 용량성 커플링 효과를 포함하여, 프로그래밍이 완료된 후 저장 소자들의 워드라인 방향에서의 단면도를 도시한다.
도 2d는 짝수 비트라인 프로그램-검증, 홀수 비트라인 프로그램-검증 프로그래밍 기법에서 비휘발성 저장 소자들의 제어 게이트들에 인가되는 예시적인 펄스 트레인(pulse train)을 도시한다.
도 2e는 전체 비트라인 프로그램(all bit line program), 짝수 비트라인 검증, 홀수 비트라인 검증 프로그래밍 기법에서 비휘발성 저장 소자들의 제어 게이트에 인가되는 예시적인 펄스 트레인을 도시한다.
도 2f는 전체 비트라인 프로그램, 전체 비트라인 검증 프로그래밍 기법에서 비휘발성 저장 소자들의 제어 게이트에 인가되는 예시적인 펄스 트레인을 도시한다.
도 3a는 도 2d에 대응하는 프로그래밍 기법을 도시한다.
도 3b는 도 2e에 대응하는 프로그래밍 기법을 도시한다.
도 3c는 도 2f에 대응하는 프로그래밍 기법을 도시한다.
도 4a는 하나의 저장 소자에 대한 이웃 저장 소자들로부터의 용량성 커플링 효과들을 도시한다.
도 4b는 용량성 커플링을 상쇄하기 위한 비트라인 전압 조정을 도시한다.
도 5a는 커플링이 있는 또는 커플링이 없는 임계 전압 분포를 도시한다.
도 5b는 커플링이 있는 임계 전압 분포를 자세히 도시한다.
도 6a는 판독 동작 중에 선택된 워드라인에 인가되는 제어 게이트 판독 전압들을 도시한다.
도 6b는 도 2d에 대응하는 프로그래밍 후, 짝수 비트라인 저장 소자들을 판독할 때, 홀수 비트라인 저장 소자들에 인가되는 비트라인 전압들을 도시한다.
도 6c는 도 2e에 대응하는 프로그래밍 후, 저장 소자들의 상태들 및 제어 게이트 판독 전압을 바탕으로 저장 소자들에 인가되는 비트라인 전압들을 도시한다.
도 6d는 도 2f에 대응하는 프로그래밍 후, 저장 소자들의 상태들 및 제어 게이트 판독 전압에 근거하여 저장 소자들에 인가되는 비트라인 전압들을 도시한다.
도 6e는 저장 소자들의 상태들 및 제어 게이트 판독 전압을 바탕으로 저장 소자들에 인가되는 대안적인 비트라인 전압들을 도시한다.
도 7a는 도 6b에 대응하는 판독 기법을 도시한다.
도 7b는 도 6c에 대응하는 판독 기법을 도시한다.
도 7c는 도 6d에 대응하는 판독 기법을 도시한다.
도 8a는 판독 동작 중에 선택된 워드라인에 인가되는 제어 게이트 판독 전압들을 도시한다.
도 8b는 판독 동작 중에 인접한 워드라인에 인가되는 제어 게이트 판독 패스 전압들을 도시한다.
도 9a는 대각방향 비트라인 인접(diagonally bit line-adjacent) 저장 소자들에 대한 보상을 포함하는 판독 동작을 도시한다.
도 9b는 워드라인 인접 저장 소자(word line-adjacent storage element)에 대한 보상을 포함하는 판독 동작을 도시한다.
도 10a는 대각방향 비트라인 인접 저장 소자들, 및 워드라인 인접 저장 소자에 대한 보상을 포함하는 판독 동작을 도시한다.
도 10b는 동일 워드라인, 비트라인 인접 저장 소자들, 워드라인 인접 저장 소자에 대한 보상을 포함하는 판독 동작을 도시한다.
도 11은 NAND 플래시 저장 소자들의 어레이의 블럭도이다.
도 12는 단일 행/열 디코더들 및 판독/기록 회로들을 사용하는 비휘발성 메모리 시스템의 블럭도이다.
도 13은 감지 블록의 일 실시예를 도시하는 블럭도이다.
도 14는 전체 비트라인 메모리 아키텍쳐 또는 짝수-홀수 메모리 아키텍쳐에 대해 메모리 어레이의 구성의 예를 블록들로 도시한다.
도 15는 임계 전압 분포들 및 원-패스 프로그래밍(one-pass programming)의 예시적인 세트를 도시한다.
도 16은 임계 전압 분포들 및 투-패스 프로그래밍(two-pass programming)의 예시적인 세트를 도시한다.
도 17a-c는 대양한 임계 전압 분포들을 보여주며 비휘발성 메모리를 프로그래밍하는 프로세스를 기술한다.
도 1b는 도 1a의 NAND 스트링의 등가의 회로도이다.
도 1c는 NAND 플래시 저장 소자들의 어레이의 블럭도이다.
도 2a는 NAND 스트링의 단면도를 도시한다.
도 2b는 프로그래밍 동안의 저장 소자들의 워드라인 방향에서의 단면도를 도시한다.
도 2c는 한 저장 소자에 대한 용량성 커플링 효과를 포함하여, 프로그래밍이 완료된 후 저장 소자들의 워드라인 방향에서의 단면도를 도시한다.
도 2d는 짝수 비트라인 프로그램-검증, 홀수 비트라인 프로그램-검증 프로그래밍 기법에서 비휘발성 저장 소자들의 제어 게이트들에 인가되는 예시적인 펄스 트레인(pulse train)을 도시한다.
도 2e는 전체 비트라인 프로그램(all bit line program), 짝수 비트라인 검증, 홀수 비트라인 검증 프로그래밍 기법에서 비휘발성 저장 소자들의 제어 게이트에 인가되는 예시적인 펄스 트레인을 도시한다.
도 2f는 전체 비트라인 프로그램, 전체 비트라인 검증 프로그래밍 기법에서 비휘발성 저장 소자들의 제어 게이트에 인가되는 예시적인 펄스 트레인을 도시한다.
도 3a는 도 2d에 대응하는 프로그래밍 기법을 도시한다.
도 3b는 도 2e에 대응하는 프로그래밍 기법을 도시한다.
도 3c는 도 2f에 대응하는 프로그래밍 기법을 도시한다.
도 4a는 하나의 저장 소자에 대한 이웃 저장 소자들로부터의 용량성 커플링 효과들을 도시한다.
도 4b는 용량성 커플링을 상쇄하기 위한 비트라인 전압 조정을 도시한다.
도 5a는 커플링이 있는 또는 커플링이 없는 임계 전압 분포를 도시한다.
도 5b는 커플링이 있는 임계 전압 분포를 자세히 도시한다.
도 6a는 판독 동작 중에 선택된 워드라인에 인가되는 제어 게이트 판독 전압들을 도시한다.
도 6b는 도 2d에 대응하는 프로그래밍 후, 짝수 비트라인 저장 소자들을 판독할 때, 홀수 비트라인 저장 소자들에 인가되는 비트라인 전압들을 도시한다.
도 6c는 도 2e에 대응하는 프로그래밍 후, 저장 소자들의 상태들 및 제어 게이트 판독 전압을 바탕으로 저장 소자들에 인가되는 비트라인 전압들을 도시한다.
도 6d는 도 2f에 대응하는 프로그래밍 후, 저장 소자들의 상태들 및 제어 게이트 판독 전압에 근거하여 저장 소자들에 인가되는 비트라인 전압들을 도시한다.
도 6e는 저장 소자들의 상태들 및 제어 게이트 판독 전압을 바탕으로 저장 소자들에 인가되는 대안적인 비트라인 전압들을 도시한다.
도 7a는 도 6b에 대응하는 판독 기법을 도시한다.
도 7b는 도 6c에 대응하는 판독 기법을 도시한다.
도 7c는 도 6d에 대응하는 판독 기법을 도시한다.
도 8a는 판독 동작 중에 선택된 워드라인에 인가되는 제어 게이트 판독 전압들을 도시한다.
도 8b는 판독 동작 중에 인접한 워드라인에 인가되는 제어 게이트 판독 패스 전압들을 도시한다.
도 9a는 대각방향 비트라인 인접(diagonally bit line-adjacent) 저장 소자들에 대한 보상을 포함하는 판독 동작을 도시한다.
도 9b는 워드라인 인접 저장 소자(word line-adjacent storage element)에 대한 보상을 포함하는 판독 동작을 도시한다.
도 10a는 대각방향 비트라인 인접 저장 소자들, 및 워드라인 인접 저장 소자에 대한 보상을 포함하는 판독 동작을 도시한다.
도 10b는 동일 워드라인, 비트라인 인접 저장 소자들, 워드라인 인접 저장 소자에 대한 보상을 포함하는 판독 동작을 도시한다.
도 11은 NAND 플래시 저장 소자들의 어레이의 블럭도이다.
도 12는 단일 행/열 디코더들 및 판독/기록 회로들을 사용하는 비휘발성 메모리 시스템의 블럭도이다.
도 13은 감지 블록의 일 실시예를 도시하는 블럭도이다.
도 14는 전체 비트라인 메모리 아키텍쳐 또는 짝수-홀수 메모리 아키텍쳐에 대해 메모리 어레이의 구성의 예를 블록들로 도시한다.
도 15는 임계 전압 분포들 및 원-패스 프로그래밍(one-pass programming)의 예시적인 세트를 도시한다.
도 16은 임계 전압 분포들 및 투-패스 프로그래밍(two-pass programming)의 예시적인 세트를 도시한다.
도 17a-c는 대양한 임계 전압 분포들을 보여주며 비휘발성 메모리를 프로그래밍하는 프로세스를 기술한다.
본 발명은 용량성 커플링에 대한 보상(compensation)에 의해 비휘발성 저장장치에서의 판독 정확성을 개선하는 방법을 제공한다.
본 발명을 구현하는데 적절한 비휘발성 메모리 시스템의 일례는 NAND 플래시 메모리 구조를 사용하며, 상기 NAND 플래시 메모리 구조는 두개의 선택 게이트들 사이에서 복수의 트랜지스터들을 직렬로 연결하는 것을 포함한다. 상기 직렬로 연결된 트랜지스터들 및 선택 게이트들은 NAND 스트링이라 칭해진다. 도 1은 하나의 NAND 스트링을 도시하는 평면도이다. 도 2는 그것의 등가 회로이다. NAND 스트링은 제1 선택 게이트(120)와 제2 선택 게이트(122) 사이에 샌드위치된 직렬의 네 개의 트랜지스터들(100, 102, 104, 106)을 포함한다. 선택 게이트(120)는 NAND 스트링의 비트라인(126)으로의 연결을 게이트제어(gate)한다. 선택 게이트(122)는 NAND 스트링의 소스 라인(128)으로의 연결을 게이트제어한다. 선택 게이트(120)는 적절한 전압을 제어 게이트(120CG)에 인가함으로써 제어된다. 선택 게이트(122)는 적절한 전압을 제어 게이트(122CG)에 인가함으로써 제어된다. 트랜지스터들(100, 102, 104, 106) 각각은 제어 게이트와 플로팅 게이트를 구비한다. 트랜지스터(100)는 제어 게이트(100CG)와 플로팅 게이트(100FG)를 구비한다. 트랜지스터(102)는 제어 게이트(102CG)와 플로팅 게이트(102FG)를 포함한다. 트랜지스터(104)는 제어 게이트(104CG)와 플로팅 게이트(104FG)를 포함한다. 트랜지스터(106)는 제어 게이트(106CG)와 플로팅 게이트(106FG)를 포함한다. 제어 게이트(1OOCG)는 워드라인(WL3)에 연결-여기서 WL은 "워드라인"을 표시함-(또는 제어 게이트(100CG)는 워드라인 WL3임)되고, 제어 게이트(102CG)는 WL2에 연결되고, 제어 게이트(104CG)는 WL1에 연결되고, 그리고 제어 게이트(106CG)는 WL0에 연결된다. 일 실시예에서, 트랜지스터들(100, 102, 104, 106)은 각각의 저장 소자들이다. 다른 실시예들에서, 상기 저장 소자들은 복수의 트랜지스터들을 포함할 수 있거나 도시된 것과 다를 수 있다. 선택 게이트(120)는 선택 라인(SGD)에 연결된다. 선택 게이트(122)는 선택 라인(SGS)에 연결된다.
도 1c는 세 개의 NAND 스트링들을 도시하는 회로도이다. NAND 구조를 사용하는 플래시 메모리 시스템에 대한 일반적인 아키텍쳐는 몇개의 NAND 스트링들을 포함할 것이다. 예를 들어, 세 개의 NAND 스트링들(320, 340, 360)은 더 많은 NAND 스트링들을 가지는 메모리 어레이로 도시될 수 있다. 각각의 NAND 스트링들은 두 개의 선택 게이트들 및 네 개의 저장 소자들을 포함한다. 간결성을 위하여 네 개의 저장 소자들이 도시되었지만, 최근의 NAND 스트링들은, 예를 들어, 32 개 또는 64 개의 저장 소자들까지 가질 수 있다.
예를 들어, NAND 스트링(320)은 선택 게이트들(322, 327) 및 저장 소자들(323-326)을 포함하고, NAND 스트링(340)은 선택 게이트들(342, 347) 및 저장 소자들(343-346)을 포함하고, NAND 스트링(360)은 선택 게이트들(362, 367) 및 저장 소자들(363-366)D을 포함한다. 각각의 NAND 스트링은 그것의 선택 게이트(예를 들어, 선택 게이트(327 또는 347 또는 367)에 의해 소스 라인에 연결된다. 선택 라인(SGS)는 소스 측 선택 게이트들을 제어하기 위해 사용된다. 선택 게이트들(322, 342, 362 등)의 선택 트랜지스터들에 의해, 다양한 NAND 스트링들(320, 340, 360)이 각각의 비트라인들(321, 341, 361)에 연결된다. 이러한 선택 트랜지스터들은 드레인 선택 라인(SGD)에 의해 제어된다. 다른 실시예들에서, 선택 라인들이 NAND 스트링들 간에 반드시 공통적인것일 필요는 없다. 즉, 서로 다른 NAND 스트링들에 대해 서로 다른 선택 라인들이 제공될 수 있다. WL3는 저장 소자들(323, 343, 363)의 제어 게이트들에 연결된다. WL2는 저장 소자들(324, 344, 364)의 제어 게이트들에 연결된다. WL1는 저장 소자들(325, 345, 365)의 제어 게이트들에 연결된다. WL0는 저장 소자들(326, 346, 366)의 제어 게이트들에 연결된다. 알 수 있는 바와 같이, 각각의 비트라인 및 각각의 NAND 스트링은 저장 소자들의 세트 또는 어레이의 열들(columns)을 포함한다. 워드라인들(WL3, WL2, WLl, WLO)은 어레이 또는 세트의 행들(rows)을 포함한다. 각각의 워드라인은 행에서의 각각의 저장 소자의 제어 게이트들을 연결한다. 또는, 제어 게이트들이 워드라인들 그자체에 의해 제공될 수 있다. 예를 들어, WL2는 저장 소자들(324, 344, 364)에 대한 제어 게이트들을 제공한다. 실제로, 워드라인 상에는 수천개의 저장 소자들이 있을 수 있다.
각각의 저장 소자는 데이터를 저장할 수 있다. 예를 들어, 디지털 데이터의 일 비트를 저장할 때, 저장 소자의 가능한 임계 전압들(VTH)의 범위는 논리 데이터 "1" 및 "0"이 할당되는 두개의 범위들로 분할된다. NAND 타입 플래시 메모리의 일 예에서, 저장 소자가 소거된 후, VTH는 음의 값(nagative)이고, 논리 "1"로서 정의된다. 프로그램 동작 후 VTH는 양의 값(positive)이고 논리 "0"으로서 정의된다. VTH가 음이고 판독이 시도될 때, 논리 "1"이 저장되어있다는 것을 나타내기 위해 저장 소자가 턴온될 것이다. VTH가 양이고 판독 동작이 시도될 때, 저장 소자는 턴온되지 않을 것이며, 이는 논리 "0"이 저장됨을 나타낸다. 저장 소자는 또한 복수의 정보 레벨들(multiple levels of information), 예를 들어, 복수의 디지털 데이터 비트들을 저장할 수 있다. 이 경우에, VTH 값의 범위는 데이터 레벨들의 개수로 분할된다. 예를 들어, 만약 4 레벨의 정보가 저장된다면, 데이터 값들 "11", "10", "01", "00"에 할당되는 4개의 VTH 범위들이 존재할 것이다. NAND 타입 플래시 메모리의 일례에서, 소거 동작 후의 VTH 는 음의 값이며 "11"로서 정의된다. 양의 VTH 는 값들은 "10", "01", "00" 상태들에 대해 사용된다. 저장 소자에 프로그래밍된 데이터와 저장 소자의 임계 전압 범위들 간의 구체적인 관계는 저장 소자들에 대해 채택된 데이터 엔코딩 기법에 의존한다.
플래시 저장 소자를 프로그래밍할 때, 프로그램 전압이 저장 소자의 제어 게이트에 인가되고, 상기 저장 소자와 관계(association)하는 비트라인은 접지된다. 채널로부터의 전자들이 플로팅 게이트 내부로 주입된다. 플로팅 게이트 내에 전자들이 축적될 때, 플로팅 게이트는 음으로 충전되고 저장 소자의 VTH 가 상승된다. 프로그래밍되는 저장 소자의 제어 게이트에 프로그램 전압을 인가하기 위하여, 그 프로그램 전압이 적절한 워드라인 상에 인가된다. 위에서 논의된 바와 같이, NAND 스트링들 각각의 저장 소자는 동일한 워드라인을 공유한다. 예를 들어, 도 1c의 프로그래밍 소자의 경우, 프로그램 전압이 또한 저장 소자들(344, 364)의 제어 게이트들에 인가될 것이다.
도 2a는 NAND 스트링의 단면도를 도시한다. 이 도면은 간략화된것이며 스케일된 것이 아니다. NAND 스트링(400)은 기판(490) 위에 형성된, 소스측 선택 게이트(406), 드레인측 선택 게이트(424), 및 8개의 저장 소자들( 408, 410, 412, 414, 416, 418, 420, 422)을 포함한다. 컴포넌트들은 p-웰 영역(492) 상에 형성될 수 있으며, 상기 p-웰 영역(492) 자체는 기판의 n-웰 영역(494) 내에 형성된다. n-웰은 p-기판(496) 내에 형성될 수 있다. 공급 라인들(supply lines)(402, 403)은 p-웰 영역(492) 및 n-웰 영역(494) 각각과 통신할 수 있다. VBL 전위를 가진 비트라인(426)에 부가하여, VSOURCE전위를 가진 소스 공급 라인(404)이 제공된다. VSGS가 선택 게이트(406)에 인가되고 VSGD가 선택 게이트(424)에 인가된다. 워드라인 또는 비휘발성 저장 소자의 소스(source side)측은 NAND 스트링의 소스 단부(source end)(예를 들어, 소스 공급 라인(404))를 면하고 있는(facing) 측을 지칭하며, 반면 워드라인 또는 비휘발성 저장 소자의 드레인측(drain side)은 NAND 스트링의 드레인 단부(drain end)(예를 들어, 비트라인(426))를 면하고 있는 측을 지칭한다. 일 기법에서, 프로그래밍은 WL0에서 시작하여, 워드라인 마다(word line-by-word line) 진행한다.
도 2b는 프로그래밍 동안의 저장 소자들의 워드라인 방향에서의 단면도를 도시한다. 채널 영역들(508, 510, 512)은 관계된 플로팅 게이트들, FGn-1(502), FGn(503) 및 FGn+1(506)과 함께 도시된다. 워드라인(500)은 플로팅 게이트들 위 및 플로팅게이트들 사이에서 신장된다. 도 2d-2f와 관련하여 도시된 것과 같은 일반적인 프로그래밍 시퀀스에서, 워드라인(500)에 인가되는 프로그램 전압 Vpgm은 펄스마다(pulse by pulse) 증가되어, 저장 소자가 검증되고 록 아웃(locked out) 될 때까지 저장 소자들의 임계 전압 VTH 이 증가한다. NAND 블록에서 워드라인 상에 데이터가 프로그램될 때, 예를 들어, 서로 다른 저장 소자들이 서로 다른 VTH 상태들로 프로그램될 수 있다. 예를 들어, 전체 비트라인 프로그래밍에서, NAND 체인-n 상의 (또는 비트라인 BLn과 연결된) 저장 소자는 A-상태로 프로그램될 수 있는 반면, 그것의 비트라인-인접 이웃 저장 소자들(BLn-I 또는 BLn+1과 관계하는 소자들)은 C-상태와 같은 더 높은 상태(higher state)로 프로그램될 수 있다. 이 예는 4개의 상태들, 즉 소거 상태 E, 프로그램 상태들(programmed states) A, B, C이 존재한다고 가정한다. 다중 레벨 메모리 디바이스들에서, 2N(여기서 N>2)개의 상태들이 사용된다. 예를 들어, 8개 또는 16개의 상태들이 사용될 수 있다. 그러한 시나리오에서, BLn 상의 저장 소자를 상태 A로 프로그램 검증하고 그것을 록 아웃(lock out)할 때, 록 아웃되었을 때 그 이웃 저장 소자들은 동일한 상태(상태 A)에 있거나 더 낮은 상태(상태 E)에 있었다. 그러나, 예를 들어, 도 2c에 도시된 것과 같이, 추가적인 프로그래밍 및 이웃 저장 소자들의 상태 C로의 프로그래밍의 완료 후, 이웃 저장 소자들의 VTH는 더 높은 C 상태로 증가하였다. 선택된 저장 소자가 프로그래밍을 완료한 시간과 후속적으로 그것이 판독되는 시간 사이의 이웃 저장 소자들의 데이터 상태에 있어서의 이러한 변화는, 결과적으로, 선택된 저장 소자에 대해 용량성 커플링을 야기한다.
도 2c는 일 저장 소자에 대한 용량성 커플링을 포함하여, 프로그래밍이 완료된 후 저장 소자들의 워드라인 방향으로의 단면도를 도시한다. 프로그래밍 동작이 완료된 후, 나중에 저장 소자(504)가 다시 판독(read back)될 때, 그것의 VTH는 초기에 프로그램되었을 때보다 높게 나타난다. 이는 FGn의 VTH를 더 높게 나타나게 만드는, 이웃 플로팅 게이트들 FGn+1과 FGn-1 로부터의 용량성 커플링의 결과이다. 이는 비트라인-대-비트라인 간섭(bit line-to-bit line interference) 또는 커플링 효과(coupling effec)라고 칭해진다. 도시된 바와 같이, 플로팅 게이트들 간, 채널들 간, 그리고 채널과 플로팅 게이트간의 커플링을 포함하는 다양한 타입의 용량성 커플링이 발생할 수 있다. 주로 플로팅 게이트-대-플로팅 게이트 커플링으로 인하여, 판독되고 있는 선택된 저장 소자의 이웃 저장소자가 상기 선택된 저장 소자보다 높은 VTH를 가질 때, 상기 선택된 저장 소자의 VTH는 상대적으로 더 높게 나타날 것이다. 마찬가지로, 이웃 저장 소자가 상기 선택된 저장 소자보다 낮은 VTH 를 가진다면(낮은 데이터 상태), 상기 선택된 저장 소자의 VTH 는 상대적으로 더 낮게 나타나며, 프로그래밍을 완료하였을 때 검증되고 록 아웃되었던 저장 소자에서의 VTH와 거의 동일할 것이다. VTH의 이러한 변동성은 전체적인 분포를 훨씬 넓어지게 만들며, 판독 실패의 가능성이 증가됨으로 인하여 (오버 프로그래밍(over-programming) 및 데이터-보유 마잔들(data-retention margins)을 포함하는) 실패 마진(failure margin)을 감소시킨다.
일반적으로, 데이터가 랜덤하게 프로그램될 때, 저장 소자들은 임의의 데이터 상태 조합을 가질 수 있다. 몇몇 저장 소자들은 높은 VTH 이웃들을 가질 것이고 반면 몇몇 저장 소자들은 낮은 VTH 이웃들을 가질 것이다. 예를 들어, 높은 VTH 이웃들(예를 들어, B-상태 또는 C-상태 이웃들)을 가지는 A-상태 저장 소자는, 낮은 VTH 이웃들(예를 들어, E-상태 또는 A-상태 이웃들)을 가지는 A-상태 저장 소자에 비하여, VTH가 더 높게 나타날 것이다. 용량성 커플링 효과는 본 명세서에서 논의되는 다양한 기법들을 사용하여 부분적으로 또는 완전히 보상될 수 있다. 그러한 기법들은 유익하게 더 촘촘한 임계 전압 분포들(tighter threshold voltage distributions)이 되게 할 수 있다.
커플링의 효과는 프로그래밍 기법들에 따라 달라질 수 있음에 주목하여야 한다. 설명을 위하여, 세가지 프로그래밍 기법들이 하기에서 논의된다. 다른 프로그래밍 기법 또한 가능하다. 첫번째 가능한 프로그래밍 기법은 짝수 및 홀수 비트라인들의 저장 소자들을 개별적으로 프로그램 및 검증하는 것을 포함하는 짝수-홀수 프로그래밍(even-odd programming)이다. 비휘발성 저장 소자들의 제어 게이트에 인가되는 예시적인 펄스 트레인(pulse train)을 도시하는 도 2d, 및 대응하는 프로그래밍 방법을 도시하는 도 3a를 참조하기로 한다. 펄스 트레인은 짝수 비트라인 저장 소자들을 프로그래밍하고 검증하는데 사용되는 제1 부분(520), 및 이에 후속하여, 홀수 비트라인 저장 소자들을 프로그래밍하고 검증하는데 사용되는 제2 부분(540)을 포함한다. 제1 부분(520)은 다수의 프로그램 펄스들(522, 524, 526, 528, 530 ...) 및 짝수 비트라인 저장 소자들을 검증하기 위한 각각의 프로그램 펄스 쌍 사이의 검증 펄스들의 세트(검증 펄스들의 세트의 일례는 검증 펄스 세트(523)이다)를 포함한다. 제2 부분(540)은 다수의 프로그램 펄스들(542, 544, 546, 548, 550 ...) 및 홀수 비트라인 저장 소자들을 검증하기 위한 각각의 프로그램 펄스 쌍 사이의 검증 펄스들의 세트(검증 펄스들의 일례는 검증 펄스 세트(543)이다)를 포함한다.
일 실시예에서, 프로그래밍 펄스들은, 12V에서 시작하여, 예를 들어, 20-25V의 최대 전압에 도달될 때까지, 각각의 연속적인 프로그래밍 펄스에 대해 예를 들어, 0.5V 증분만큼 증가되는 전압 VPGM을 가진다. 몇몇 실시예들에서, 데이터가 예를 들어, 상태 A, B, C로 프로그래밍되는 각각의 상태에 대한 검증 펄스가 있을 수 있다. 다른 실시예들에서, 더 많은 또는 더 적은 검증 펄스들이 있을 수 있다. 각각의 세트의 검증 펄스들은, 예를 들어, 도 5a에 도시된 것과 같은 VV-A, VV-B, 및 VV-C의 진폭(amplitudes)을 가진다.
이러한 프로그래밍 기법은 짝수 비트라인들의 저장 소자들(예를 들어, 짝수 저장 소자들(even-numbered storage elements)이 의도된 상태들에 도달할 때까지 상기 짝수 비트라인들의 저장 소자들을 프로그래밍하고 검증하는 제1 단계, 및, 그후, 홀수 비트라인들의 저장 소자들이 의도된 상태들에 도달할 때까지 상기 홀수 비트라인들의 저장 소자들(홀수 저장 소자들(odd-numbered storage elements))을 프로그래밍하고 검증하는 제2 단계를 포함한다. 이 경우에, 짝수 저장 소자들이 먼저 완료되고, 그후, 홀수 저장 소자들의 프로그래밍이 시작된다. 홀수 저장 소자들은 나중에 프로그램되므로, 비트라인 대 비트라인 커플링을 받지 않는다. 단지 홀수 저장 소자들만이 비트라인 대 비트라인 커플링을 받는바, 이는 커플링을 야기하는 추가적인 프로그래밍이 상기 짝수 저장 소자들이 프로그래밍된 후에 발생하기 때문이다. 따라서, 보상은 짝수 저장 소자들에 대해서만 필요하다. 구체적으로, 짝수 저장 소자들의 프로그래밍을 완료할 때, 홀수 저장 소자들 모두가 E-상태에 있을 것이다. 홀수 저장 소자들이 후속적으로 프로그래밍될 때, 짝수 저장 소자들은 상기 홀수 저장 소자들의 증가하는 VTH로부터 완전한 커플링 효과(full coupling effect)를 받게된다.
또한, 짝수 저장 소자들이 겪는 커플링의 양은 비트라인 인접 저장 소자들의 상태들에 의존하지만, 짝수 저장 소자들의 상태들과는 일반적으로 무관하다. 즉, 주어진 짝수 저장 소자가 겪는 커플링의 양은 상기 주어진 짝수 저장 소자의 상태와 인접 저장 소자들의 상태들 사이의 차에 의존하지 않는다. 예를 들어, 상태 E, A, B 또는 C의 짝수 저장 소자는 주어진 상태의 인접한 홀수 저장 소자로부터 동일한 양의 간섭을 받는다. 따라서, 모든 짝수 저장 소자들은, A-상태의 인접한 홀수 저장 소자로부터 동일한 커플링 CA를 받는다. 마찬가지로, 모든 짝수 저장 소자들은 B-상태의 인접한 홀수 저장 소자로부터 동일한 커플링 CB를 받으며, 모든 짝수 저장 소자들은 B-상태의 인접한 홀수 저장 소자로부터 동일한 커플링 CC를 받고, 여기서 CC>CB>CA이다.
도 3a를 참조하여, 이 프로그래밍 기법은 짝수 비트라인들에 대한 프로그래밍 동작으로 시작된다(600). 단계(601)에서, 프로그램 펄스가 선택된 워드라인에 인가된다. 단계(602)에서, 각각의 비트라인 저장 소자들이 검증된다. 단계(603)에서, 다음 프로그램 펄스가 있다면, 프로세스는 단계(601)에서 계속된다. 인가할 추가적인 프로그램 펄스들이 없다면, 짝수 비트라인들에 대한 프로그래밍 동작은 단계(604)에서 종료된다. 단계(605)에서, 프로그래밍 기법은 홀수 비트라인들에 대한 프로그래밍 동작으로 계속된다. 단계(606)에서, 프로그램 펄스가 선택된 워드라인에 인가된다. 단계(607)에서, 홀수 비트라인 저장 소자들이 검증된다. 단계(608)에서, 다음 프로그램 펄스가 있다면, 프로세스는 단계(606)에서 계속된다. 인가할 추가적인 프로그램 펄스들이 없다면, 홀수 비트라인들에 대한 프로그래밍 동작은 단계(609)에서 종료된다.
두번째 가능한 프로그래밍 기법은, 전체 비트라인들의 저장 소자들에 함께 프로그램 펄스들을 인가하고, 짝수 및 홀수 비트라인들의 저장 소자들에 대해 개별적으로 검증을 수행하는 것을 포함한다. 이 기법은 전체 비트라인 프로그래밍, 짝수 검증, 홀수 검증 기법(all bit line programming, even verify, odd verify approach)이다. 전체 비트라인 프로그래밍, 짝수 검증, 홀수 검증 기법에서의 비휘발성 저장 소자들의 제어 게이트들에 인가되는 예시적인 펄스 트레인을 도시하는 도 2e, 및 대응하는 프로그래밍 기법을 도시하는 도 3b를 참조하기로 한다.
펄스 트레인(560)은 다수의 프로그램 펄스들(562, 564, 566, 568, 570...) 및 프로그램 펄스들의 각각의 쌍 사이의 두 세트의 검증 펄스들을 포함한다. 검증 펄스들의 일 세트(이러한 검증 펄스 세트의 일례는 검증 펄스 세트(561)이다)는 짝수 BL 저장 소자들을 검증하는데 사용되고, 검증 펄스들의 또 다른 세트(이러한 검증 펄스 세트의 일례는 검증 펄스 세트(563)이다)는 홀수 BL 저장 소자들을 검증하는데 사용된다. 이 경우에, 프로그래밍 펄스들은 전체 비트라인들에 동시에 인가되지만, 검증 펄스들은 짝수 및 홀수 비트라인들에 개별적으로 인가된다. 예를 들어, 일 프로그램 펄스가 인가된 후, 검증 전압들의 세트가 짝수 비트라인들에 인가되고, 그후, 검증 전압들의 세트가 홀수 비트라인들에 인가되며, 그후 프로세스는 다음 프로그램 펄스를 사용하여 반복된다. 도 3b를 참조하면, 이 프로그래밍 기법은 단계(610)에서, 전체 비트라인들에 대한 프로그래밍 동작으로 시작된다. 단계(611)에서, 프로그램 펄스가 선택된 워드라인에 인가된다. 단계(612)에서, 짝수 비트라인 저장 소자들이 검증된다. 단계(613)에서, 홀수 비트라인 저장 소자들이 검증된다. 단계(614)에서, 다음 프로그램 펄스가 있다면, 프로세스는 단계(611)에서 계속된다. 인가할 추가적인 프로그램 펄스들이 없다면, 프로그래밍 동작은 단계(615)에서 종료된다.
세번째 가능한 프로그래밍 기법은 전체 비트라인 프로그래밍 및 검증(all bit line programming and verifying)을 포함하는바, 이 기법에서는 선택된 워드라인 상의 전체 비트라인들의 저장 소자들이 함께 프로그래밍 및 검증된다. 이 기법은, 전체 비트라인 프로그램, 전체 비트라인 검증 기법이다. 이 기법에서 비휘발성 저장 소자들의 제어 게이트들에 인가되는 예시적인 펄스 트레인을 도시하는 도 2f, 및 대응하는 프로그래밍 방법을 도시하는 도 3c를 참조하기로 한다. 펄스 트레인(580)은 복수의 프로그램 펄스들(582, 584, 586, 588, 590...) 및 프로그램 펄스들의 각각의 쌍 사이의 일 세트의 검증 펄스들(이러한 일 세트의 검증 펄스의 일례는 검증 펄스 세트(583)이다)을 포함한다. 검증 펄스들의 각각의 세트는 전체 비트라인 저장 소자들을 검증하는데 사용된다. 여기서, 짝수 및 홀수 비트라인들의 저장 소자들은 함께 프로그래밍이 완료된다. 이 경우, 주어진 상태의 저장 소자는, 더 높은 상태에 있는 비트라인 인접 저장 소자들로부터만 비트라인 대 비트라인 간섭을 겪는다. 예를 들어, A-상태 저장 소자는, B- 및/또는 C-상태의 인접 저장 소자들로부터 간섭을 겪지만, E- 및/또는 A-상태의 인접 저장 소자들로부터는 간섭을 겪지 않는다. B-상태 저장 소자는 C-상태의 인접 저장 소자들로부터 간섭을 겪지만, E-, A-, 및/또는 B-상태들의 저장 소자들로부터는 간섭을 겪지 않는다. C-상태 저장 소자는 인접 저장 소자들로부터 간섭을 겪지 않는다.
도 3c를 참조하면, 이 프로그래밍 기법은 단계(616)에서 전체 비트라인들에 대한 프로그래밍 동작으로 시작된다. 단계(617)에서, 프로그램 펄스가 선택된 워드라인에 인가된다. 단계(618)에서, 전체 저장 소자들이 검증된다. 단계(619)에서, 다음 프로그램 펄스가 있다면, 프로세스는 단계(617)에서 계속된다. 인가할 추가적인 프로그램 펄스들이 없다면, 프로그래밍 동작은 단계(620)에서 종료된다.
서로 다른 프로그래밍 기법들에 부가하여, 모든 비트라인들이 동시에 판독되는 전체 비트라인 판독, 짝수 비트라인들이 홀수 비트라인들 전에 판독되는 짝수-홀수 판독을 포함하는 서로 다른 대응하는 판독 기법들이 사용될 수 있다. 구체적인 판독 및 보상 기법들은 하기에서 더 자세히 설명된다.
도 4a는 일 저장 소자에 대한 이웃하는 저장 소자들로부터의 용량성 커플링 효과를 도시한다. 도 2c가 동일한 워드라인 상에서의 인접 저장 소자들로부터의 커플링을 도시하였지만, 커플링은 또한 인접 워드라인 상의 저장 소자들로 인하여 발생할 수도 있다. 예를 들어, 워드라인들(WLn-1, WLn, WLn+1)은 블록 또는 저장 소자들의 다른 세트에서의 전체 워드라인들의 서브세트로서 도시되고, 비트라인들(BLi-1, BLi, BLi+1)은 상기 세트 내의 전체 비트라인들의 서브세트로서 도시된다. 일반적으로, 커플링은 저장 소자들 간의 거리에 의존하며, 따라서, 주된 효과(primary effects)는 인접한 저장 소자들로 인한 것이다. 예를 들어, 저장 소자(625)가 겪는 커플링을 고려하기로 한다. WLn 상의 저장 소자들(624, 626)은 선택된 저장 소자(625)에 인접한 비트라인들 상에 있으므로, 저장 소자(625)에 비트라인 인접(bit line-adjacent)하다. 저장 소자들(621, 623) 또한, 인접 워드라인(WLn+1) 상에서, 저장 소자(625)에 대각방향으로 비트라인 인접하다. WLn+1 상의 저장 소자(622)는 저장 소자(625)에 워드라인 인접하다. 저장 소자들( 621, 622, 623, 624, 626)로 인하여 저장 소자(625)가 겪는 커플링은 각각 C1, C2, C3, C4, C5이다.
이 예에서, 워드라인 프로그래밍 순서는, WLn-1, WLn, WLn+1일 수 있다. 일반적으로, 커플링은 주로 동일한 워드라인 상의 저장 소자들 또는 WLn 후에 프로그램되는 인접한 워드라인 WLn-1 상의 저장 소자들로 인한것이다. 이는 사실인데, 그 이유는 WLn-1 상의 저장 소자들은, WLn 상의 저장 소자들에 대한 프로그래밍을 완료했을 때와 그것들이 판독될 때 사이에 동일한 데이터 상태를 가지기 때문이다. 따라서, WLn-1 상의 저장 소자들(627, 628, 629)로부터의 용량성 커플링은 도시되지 않는다. 반면, WLn 또는 WLn+1 상의 저장 소자들의 일부는, WLn 상의 저장 소자들이 프로그램을 완료했을 때와 그것들이 판독될 때 사이에 서로 다른 데이터 상태들을 가질 것이다. 그러나, 일부 경우들에 있어서, 저장 소자가 Wn-1로부터 커플링을 겪는 것이 가능하다.
커플링에 대해 보상하기 위한 다양한 기법들은, 저장 소자들의 VTH가 점진적으로 상승되게 하기 위하여 복수의 패스들(multiple passes)을 사용하는 프로그래밍 기법들, 및 더 높은 상태들(higher states)의 프로그래밍이 더 낮은 상태들(lower states)의 프로그래밍 전에 완료되는 프로그래밍 기법들을 포함한다. 이러한 기법들을 사용하면, 일반적으로 단지 프로그램 상태들(programmed states)에 대해서만 BL-BL 커플링이 감소되거나 보상된다. 따라서, 소거 상태(erased state)(E-상태)가 보상되지 않는다. E-상태에서의 BL-BL 간섭은, E-상태가 더욱 넓으며 VTH 윈도우의 더 큰 부분을 차지하는 다음 세대의 디바이스들에서 더욱 중요할 것이다. 본 명세서에서 제공되는 기법들은 다른 상태들에서 뿐만아니라 E-상태에서의 BL-BL 간섭을 적어도 부분적으로 보상해준다. 또한, 본 기법들은 NAND 또는 NOR와 같은 비휘발성 디바이스들을 포함하는 서로 다른 메모리 디바이스 타입들에 대해, 그리고 서로 다른 저장 소자 치수들(different storage element dimensions)에 대해 채택될 수 있다. 전체적인 성능 영향(overall performance impact)은 전의 기법들에 비하여 더 적을 수 있다.
도 4b는 용량성 커플링을 보상하기 위한 비트라인 전압 조정을 도시한다. 한가지 기법은, 판독되고 있는 선택된 저장 소자보다 상대적으로 높은 VTH를 갖는 이웃 저장 소자에 대해 VBL이 더 높아지도록 비트라인 전압(VBL)을 커플링(C)의 양에 비례하여 조정하는 것을 포함한다. 더 높은 VBL은, 선택된 저장 소자의 채널 및 플로팅게이트(예를 들어, FGn)에 결합(couple)되는 이웃 저장 소자에 대해 더 높은 채널 전위(higher channel potential)를 야기하여, 그 VTH가 더 낮게 나타나게 만들고, 따라서 다른 경우라면 VTH를 더 높게 나타나게 만들었을 커플링 간섭를 보상해준다. VBL은 커플링 크기의 함수(a function of a coupling magnitude)로서 표현된다. 조정된 VBL은 하기에서 자세히 설명될 바와 같이 판독 동작 동안에 인가될 수 있다.
도 5a는 커플링이 있는 그리고 커플링이 없는 임계 전압 분포를 도시한다. 언급한 바와 같이, 커플링 효과는 주어진 저장 소자의 겉보기 VTH(apparent VTH)가 증가되게 한다. 저장 소자들의 세트에 대해, 각각의 상태에 대한 집합적인 VTH 분포(collective VTH distribution)가 또한 증가할 것이다. 커플링이 없는(예를 들어, 프로그래밍 직후의) 각각의 상태 E, A, B, C에 대한 VTH 분포들(640, 644, 648, 652), 및 커플링이 있는(예를 들어, 도 2f의 전체 비트라인 프로그래밍 기법에서의) 상태들 E, A, B 각각에 대한 VTH 분포들(642, 646, 650)에 의해 도시된 것과 같이, 저장 소자들의 세트에서, 소거 상태에 대한 집합적인 VTH 분포가 또한 증가할 것이다. 이 예에서, 가장 높은 상태, 상태 C는 커플링을 거의 겪지 않거나 전혀 겪지않을 것이다. 더우기, 각각의 VTH 분포는 도 4b에 도시된 것과 같이, 커플링에 기반한 컴포넌트들을 포함한다. 상태 A, B, C 각각에 대한 제어 게이트 판독 전압들 VCGR-A, VCGR-B, VCGR-C은 하나 이상의 선택된 저장 소자들의 데이터 상태를 확인하기 위하여 판독 동작중에 사용된다. 상태 A, B, C 각각에 대한 제어 게이트 검증 전압들 VV-A, VV-B 및 VV-C은, 하나 이상의 선택된 저장 소자들이 의도된 상태로 프로그램되었는지 여부를 검증하기 위한 프로그램-검증 동작의 검증 부분 중에 사용된다.
도 5b는 커플링이 있는 임계 전압 분포를 자세히 도시한다. 분포 컴포넌트(656)에 의해 표시된 바와 같이, 상태 E에 있는 저장 소자들에 대해서는, E 상태에 있는 이웃 저장 소자들로부터의 커플링이 본질적으로 거의 없거나 전혀 없을 것이다. 그러나, 분포 컴포넌트들(658, 660, 662) 각각에 의해 표시된 바와 같이, 상태 E에 있는 저장 소자들은, 상태 A, B, C에 있는 이웃 저장 소자들에 의해, VTH를 더 높게 커플링되게 할 것이다. 전체적인 E 상태 분포(642)는 따라서, 분포 컴포넌트(656, 658, 660, 662)로 구성된다. 마찬가지로, 분포 컴포넌트(664)에 의해 표시된 바와 같이, 상태 A에 있는 저장 소자들에 대해서는, 상태 E 또는 A인 이웃 저장 소자들로부터의 커플링이 본질적으로 거의 없거나 전혀 없을 것이다. 그러나, 분포 컴포넌트들(666, 668) 각각에 의해 표시된 바와 같이, 상태 A의 저장 소자들은, 상태 B와 C에 있는 이웃 저장 소자들에 의해, VTH를 더 높게 커플링되게 할 것이다. 마찬가지로, 분포 컴포넌트(670)에 의해 표시된 바와 같이, 상태 B에 있는 저장 소자들에 대해서는, 상태 E, A 또는 B에 있는 이웃 저장 소자들로부터의 커플링이 본질적으로 거의 없거나 전혀 없을 것이다. 그러나, 분포 컴포넌트(672)에 의해 표시된 바와 같이, 상태 B에 있는 저장 소자들은, 상태 C에 있는 이웃 저장 소자들에 의해, VTH를 더 높게 커플링되게 할 것이다. 분포 컴포넌트(652)에 의해 표시된 바와 같이, 상태 C에 있는 저장 소자들에 대해서는, 상태 E, A, B 또는 C에 있는 이웃 저장 소자들로부터의 커플링이 본질적으로 거의 없거나 전혀 없을 것이다.
도 6a는 판독 동작 중에 선택된 워드라인에 인가되는 제어 게이트 판독 전압들을 도시한다. 판독 동작 중에, 상태 A, B, C 각각에 대한 연속적인 진폭(successive amplitude) VCGR-A, VCGR-B 및 VCGR-C을 가지는 제어 게이트 전압 파형이 시간 기간들(t0-t1, t1-t2 및 t2-t3) 각각에서 판독되고 있는 하나 이상의 선택된 저장 소자들의 워드라인에 인가된다. VCGR-A, VCGR-B 및 VCGR-C은 또한 도 5a에도 도시된다. 이 예는 4개의 사용가능한 데이터 상태들이 존재하는 경우에 적용된다. 일반적으로, 2N개의 가능한 데이터 상태들이 있을 때, 제어 게이트 전압 파형은 2N-1개의 진폭들을 가질 것이다. 예시적인 보상 기법을 더 설명하기 위하여, E, A, B, C 상태를 각각 상태 0, 1, 2, 3으로 간주하기로 한다. 또한 VCGR-A, VCGR-B 및 VCGR-C가 각각 판독 레벨 1, 2, 3을 나타내는 것으로 간주하기로 한다. 또한, 4개의 서로 다른 비트라인 전압들 VBLO<VBLI<VBL2<VBL3 이 사용가능하다. 제어 게이트 전압들이 m번째 판독 레벨(m=1, 2, 또는 3)에 있고 이웃 저장 소자가 n번째(n=0, 1, 2 또는 3) 상태에 있다면, 그리고 m>n이라면, 이웃 저장 소자의 비트라인에 대해, 그 커플링을 상쇄시키기 위하여, VBLO를 사용하기로 한다. m=<n 이라면, 이웃 저장 소자의 비트라인에 대해, 그 커플링을 상쇄시키기 위하여, VBLn+1-m 을 사용하기로 한다. 표 1은 추가의 세부사항들을 더 제공한다.
표 1
m
n
V
BL
1(VCGR-A) 0(E) VBL0
1(A) VBL1
2(B) VBL2
3(C) VBL3
2(VCGR-B) 0(E) VBL0
1(A) VBL0
2(B) VBL1
3(C) VBL2
3(VCGR-C) 0(E) VBL0
1(A) VBL0
2(B) VBL0
3(C) VBL1
주어진 저장 소자는 보통, 동일한 워드라인 상에 2개의 비트라인-인접 이웃 저장 소자들을 가질 것이며, 이 경우에 주어진 저장 소자들이 판독되고 있을 때 위의 비트라인 전압들(the above bit line voltages)이 이 이웃 저장 소자들의 각각의 비트라인들에 인가될 수 있음에 주목하여야 한다. 예를 들어, BLi+1상의 인접 저장 소자가 B-상태(n=2)로 프로그램되었고, BLi-1 상의 다른 인접 저장 소자가 C-상태(n=3)로 프로그램되었으면, 기간 t0-t1 동안 BLi+1 상에 VBL2 그리고 BLi-1 상에 VBL3를 설정하고, 기간 t1-t2 동안 BLi+1 상에 VBL1 그리고 BLi-1 상에 VBL3를 설정하고, 기간 t2-t3 동안 BLi+1 상에 VBL0 그리고 BLi-1 상에 VBL1을 설정할 수 있다. 마찬가지로, 인접 저장 소자의 상태들의 다른 조합들에 대한 비트라인 전압들의 보상이 제공될 수 있다. 또한, 제어 게이트 판독 전압이 변경됨에 따라 비트라인의 보상이 변경되어, 보상이 항상 최적 레벨(optimal level)에 있을 수 있다.
하나의 비트라인(예를 들어, BLi-1 또는 BLi+1) 상의 두개의 저장 소자들의 커플링에 대해 보상하는 것이 또한 가능하다. 이 경우에, 두개의 저장 소자들로부터의 총 커플링 량(total coupling amount)에 대해 보상하는 전압이 비트라인에 인가된다. 또한, 하기에서 더 논의될 바와 같이, 5개의 저장 소자들까지에 대해 보상이 제공될 수 있도록, 워드라인 인접 저장 소자의 커플링에 대해 추가적으로 보상하는 것이 가능하다. 예를 들어, 도 4a에서 저장 소자(625)를 판독할 때, 4개의 저장 소자들(621, 622, 623, 624, 626)에 대해 보상이 제공될 수 있다. 이 경우에, 비트라인 대 비트라인 커플링 효과 및 워드라인 대 워드라인 커플링 효과 둘 모두가 보상된다.
따라서, 판독되지 않고 있는 저장 소자가 현재 판독 레벨(current read level)과 관계된 상태보다 더 높은 상태에 있다면, 이 저장 소자에 대해서는 더 높은 VBL 전압이 사용된다. 상기 더 높은 VBL은 관계된 선택되지않은 저장 소자의 채널 및 플로팅 게이트의 전위를 증가(boost)시킨다. 이 전위는 선택된 저장 소자의 플로팅 게이트 및 채널에 커플링되어 그것의 VTH를 더 낮게 나타나게 만드는바, 그 이유는 커플링된 전위가 상기 선택된 저장 소자를 턴온(전도성으로 만듦)시키는 것을 돕기 때문이다. 따라서, 더 높은 VTH에 있는 이웃 저장 소자를 가지는 선택된 저장 소자는 VTH가 더 낮게 나타날 것이다. 이러한 VTH의 다운시프트(downshift)는, BL-BL 간섭으로 인해 선택된 저장 소자가 받는 VTH의 업시프트(up shift)를 보상한다. 더 낮은 VTH 이웃 저장 소자에 대해, 더 낮은 VBL이 사용되고, 이는 선택된 저장 소자의 VTH에서의 다운시프트가 훨씬 적음 또는 다운시프트가 전혀 되지 않음을 의미한다. 따라서, 전체적인 총 VTH 분포가 더 촘촘해질(tighter) 것이다.
도 6b는 도 2d에 대응하는 프로그래밍 후, 짝수 비트라인 저장 소자들을 판독할 때 홀수 비트라이 저장 소자들에 인가되는 비트라인 전압들을 도시한다. 이 시간 축은 도 6a에서와 동일하다. y-축은 선택되지 않은 저장 소자에 인가되는 VBL을 표시한다. 홀수-짝수 판독 동작 중에, 홀수 비트라인들에 관계된 저장 소자들이 짝수 비트라인들에 관계된 저장 소자들과는 별개로 판독된다. 따라서, 선택되지 않은 저장 소자들의 비트라인 전압들을 조정하는것이 상대적으로 자유롭다. 예를 들어, 짝수 비트라인 저장 소자들이 판독되고 있을 때, 홀수 비트라인 저장 소자들의 비트라인 전압들을 조정하는 것이 상대적으로 자유롭다. 앞에서 언급한 바와 같이, 홀수 저장 소자들은 일반적으로 짝수 저장 소자들 후에 프로그램되며 따라서 커플링을 겪지 않는다. 그 결과, 홀수 저장 소자들은 판독 동작 중에 보상을 필요로 한다. 그러므로, 한가지 기법에서, 홀수 저장 소자들을 판독할 때, 고정된 비트라인 전압들(fixed bit line voltages)이 홀수 및 짝수-홀수 저장 소자들에 인가되며, 짝수 저장 소자들을 판독할 때, 도 6b에 표시된 것과 같은 가변 비트라인 전압들(variable bit line voltages)이 홀수 저장 소자들에 인가된다. 또한 홀수 저장 소자들이 먼저 판독되어 그것들의 상태들이 알려지고, 짝수 저장 소자들을 후속적으로 판독할 때 상기 홀수 저장 소자들에 적절한 보상이 적용될 수 있다. 여기에서 논의된 기법들을 수행하기 위한 적절한 응용을 사용하여 메모리 디바이스의 제어가 이루어질 수 있다.
파형들(680, 682, 684, 686)은, 전체 제어 게이트 판독 전압들에 대해 선택되지 않은 저장 소자에 인가되는 전압을 표시한다. 구체적으로, 짝수 저장 소자에서, 비트라인 인접 저장 소자가 이미 E-, A-, B-, 또는 C-상태에 각각 있는 것으로 결정되었다면, 비트라인 인접 저장 소자의 비트라인은 VBLO, VBL1, VBL2 또는 VBL3를 받는다. 선택되지않은 비트라인 인접 저장 소자는, 예를 들어, 선택된 워드라인 WLn 및/또는 인접한 워드라인 Wn+1 상에 대각방향으로 있을 수 있다.
도 7a는 도 6b에 대응하는 판독 동작을 표시한다. 판독 동작은 단계(700)에서 시작된다. 단계(701)에서, WLn의 홀수 저장 소자들이 보상 없이 판독되고, 그 결과들이 저장된다. 한가지 가능한 기법에서, 이 결과들은 각각의 비트라인에 관계된 감지 증폭기들의 래치들 내에 저장될 수 있다. 이 결과들은 또한 상기 래치들로부터 메모리 디바이스의 제어 메모리로 전송될 수도 있다. 홀수 비트라인들에 대해서는 커플링 보상이 필요하지 않은바, 이는 상기 홀수 비트라이들이 짝수 비트라인들 후에, 나중에 프로그램되었기 때문이다. 단계(702)에서, WLn의 짝수 저장 소자들이 보상을 사용하여 판독되고, 상기 보상은 홀수 비트라인 저장 소자들의 기 결정된(previously-determined states) 상태들에 근거하여 홀수 비트라인들에 적절한 비트라인 전압들을 인가하는 것을 포함할 수 있다. 판독 동작은 단계(703)에서 종료된다.
도 6c는 도 2e에 대응하는 프로그래밍 후, 제어 게이트 판독 전압 및 저장 소자들의 상태들에 근거하여 저장 소자들에 인가된 비트라인 전압들을 표시한다. 이 경우에, 짝수 및 홀수 저장 소자들 모두가 커플링을 겪으며 따라서 상기 저장 소자들은 판독될 때 보상된다. 짝수 및 홀수 저장 소자들은 별개로(일반적으로, 짝수 저장 소자들 다음에 홀수 저장소자들) 판독된다. 파형들(690, 692, 694, 696)은, 제어 게이트 판독 전압과 관련하여, 선택되지 않은 저장 소자들에(예를 들어, 짝수 저장 소자들이 판독될 때 홀수 저장 소자들에, 그리고 홀수 저장 소자들이 판독될 때 짝수 저장 소자들에) 인가되는 비트라인 전압들을 표시한다.
파형(690)은, 선택된 저장 소자들(예를 들어, 짝수 저장 소자들)을 판독하기 위하여 VCGR-A, VCGR-B 및 VCGR-C 각각이 선택된 워드라인에 인가될 때, 선택되지 않은 저장 소자들의 비트라인에 VBL3, VBL2, VBL1이 인가되는 것을 나타낸다. 선택되지 않은 저장 소자는, 예를 들어, 선택된 워드라인 및/또는 (대각선으로) 인접한 워드라인상에 있을 수 있다. 선택된 워드라인 상에 있는 비트라인-인접 저장 소자에 의한 커플링 대 인접 워드라인 상에 대각선방향으로 있는 비트라인-인접 저장 소자에 의한 커플링에 대한 보상은, 인접 워드라인의 경우에 보상을 제공해야할 필요가 있는 비트라인 전압의 크기가 일반적으로 더 적다는 것을 제외하고는, 원리상 동일하게 동작하며, 이는, 인접 워드라인의 저장 소자로부터 선택된 저장 소자까지의 거리가, 동일한 워드라인 상의 인접 저장 소자로부터 선택된 저장 소자까지의 거리보다 일반적으로 더 크기 때문이다. 예를 들어, 저장 소자들(625, 623) 사이의 거리는 저장 소자들(625, 626) 사이의 거리보다 크다(도 4a).
파형(692)은 VCGR-A, VCGR-B 및 VCGR-C 각각이 선택된 워드라인에 인가될 때, 각각의 선택되지 않은 저장 소자들의 비트라인에 VBL2, VBL1, VBL0이 인가되는 것을 나타낸다. 파형(694)은 VCGR-A, VCGR-B 및 VCGR-C 각각이 선택된 워드라인에 인가될 때, 각각의 선택되지 않은 저장 소자들의 비트라인에 VBL1, VBL0, VBL0이 인가되는 것을 나타낸다. 파형(696)은 VCGR-A, VCGR-B 및 VCGR-C 각각이 선택된 워드라인에 인가될 때, 선택되지 않은 저장 소자의 비트라인에 VBL0이 인가되는 것을 나타낸다. VBLO<VBL1<VBL2<VBL3 의 레벨은 구체적인 응용예에 따라 최적화될 수 있음에 주목하여야 한다. 또한, 이 전압들 사이의 간격은 동일한 증분(equal increments) 또는 동일하지 않은 증분(unequal increments)으로 될 수 있다.
하나 이상의 선택된(예를 들어, 짝수) 저장 소자들을 판독할 때, 선택되지않은(예를 들어, 홀수) 저장 소자들의 상태를 알기 위하여, 초기의 "비정밀(rough)" 판독 또는 선-판독(pre-read) 동작이 수행될 수 있다. 예를 들어, 비정밀 판독은 짝수 및 홀수 저장 소자들에 대해 동시에 수행될 수 있다. 비정밀 판독은 커플링에 대한 보상을 제공하지 않지만, 각각의 저장 소자의 상태를 어느정도 감소된 상태로 그러나 충분히 정확하게 확인하기 위해 사용된다. 한가지 가능한 기법에서, 비정밀 판독 중에, 고정된(fixed) VBL이 전체 비트라인들에 인가될 수 있다. 비정밀 판독에 의해 확인되는 데이터 상태들에 근거하여, 선택된 저장 소자들의 데이터 상태를 정확하게 결정하는 후속적인 "정밀(fine)" 판독에서 서로 다른 비트라인 전압들이 사용될 것이다. 비정밀 판독 데이터는 내부적으로 메모리 디바이스에서 정밀 판독을 수행하기 위한 임시 데이터로서 사용되는 것인 반면, 정밀 판독 데이터는, 예를 들어 수신된 판독 명령에 응답하여 호스트 디바이스로 출력되는 데이터이다.
홀수-짝수 판독 동작에서, 짝수 비트라인들의 선택된 저장 소자들에 대해 정밀 판독이 수행되고, 뒤이어 홀수 비트라인들의 선택된 저장 소자들에 대해 판독이 수행된다. 또 다른 옵션은 홀수 저장 소자들을 판독하고, 그후 짝수 저장 소자들을 판독하는 것이다. 홀수 비트라인들의 선택된 저장 소자들에 대한 정밀 판독 중에, 한가지 기법에서, 예를 들어, 상기 홀수 비트라인들의 비트라인 전압들을 0.5V의 공통 레벨(common level)로 설정하기로 한다. 또한, 전류 제어 게이트 판독 전압(current control gate read voltage)에 따라, 그리고, 비정밀 판독으로부터 획득되는 관련된 저장 소자들(associated storage elements)의 데이터 상태들에 따라, 홀수 비트라인들의 비트라인 전압들을 설정하기로 한다. 홀수 비트라인들의 비정밀 판독으로부터 얻어지는 정보는 짝수 비트라인들의 정밀 판독을 보상하는데 사용된다.
예를 들어, 짝수 비트라인들의 정밀 판독에서, 도 6c를 참조하면, t0와 t1사이에 VCGR-A 가 인가될 때, 비정밀 판독시 관련된 저장 소자들이 상태 E인 것으로 결정된 홀수 비트라인들에 VBLO가 인가되고(파형 696), 비정밀 판독시 관련된 저장 소자들이 상태 A인 것으로 결정된 홀수 비트라인들에 VBL1이 인가된다(파형 694). 비정밀 판독시 관련된 저장 소자들이 상태 B인 것으로 결정된 홀수 비트라인들에 VBL2가 인가된다(파형 692). 비정밀 판독시 관련된 저장 소자들이 상태 C인 것으로 결정된 홀수 비트라인들에 VBL3가 인가된다(파형 690).
t1와 t2사이에 VCGR-B 가 인가될 때, 비정밀 판독시 관련된 저장 소자들이 상태 E 또는 상태 A인 것으로 결정된 홀수 비트라인들에 VBLO가 인가되고(파형 694, 696), 비정밀 판독시 관련된 저장 소자들이 상태 B인 것으로 결정된 홀수 비트라인들에 VBL1이 인가된다(파형 692). 비정밀 판독시 관련된 저장 소자들이 상태 C인 것으로 결정된 홀수 비트라인들에 VBL2가 인가된다(파형 690). 단지 명료성의 목적으로, 파형들(694, 696)은 t1과 t2 사이의 오프셋(offset)인 것으로서 표시된다. 단지 명료성의 목적으로, 파형들(692, 694, 696)은 t2과 t3 사이의 오프셋(offset)인 것으로서 표시된다.
t2와 t3 사이에 VCGR-C가 인가될 때, 비정밀 판독시 관련된 저장 소자들이 상태 E, A, 또는 B인 것으로 결정된 홀수 비트라인들에 VBLO가 인가되고(파형 692, 694, 696), 비정밀 판독시 관련된 저장 소자들이 상태 C인 것으로 결정된 홀수 비트라인들에 VBL1이 인가된다(파형 690).
한가지 기법에서, 후속적으로, 홀수 비트라인들의 선택된 저장 소자들에 대한 정밀 판독 중에, 홀수 비트라인들의 비트라인 전압들을 공통 레벨, 예를 들어, 0.5V로 설정한 상태에서 홀수 비트라인들의 선택된 저장 소자들을 판독한다. 또한, 도 6c에 따라 짝수 비트라인들의 비트라인 전압들을 설정한다.
도 7b는 도 6c에 대응하는 판독 동작을 도시한다. 판독 동작은 단계(710)에서 시작한다. 단계(711)에서, 비정밀 판독에서 WLn의 짝수 및 홀수 저장 소자들이 보상없이 판독되고, 그 결과들이 저장된다. 단계(712)에서, 정밀 판독에서 WLn의 짝수 저장 소자들이 보상을 사용하여 판독되고, 이 보상은 홀수 비트라인 저장 소자들의 기 결정된 상태들에 근거하여 홀수 비트라인들에 적절한 비트라인 전압들을 인가하는 것을 포함할 수 있다. 결과들이 저장되고, 이 결과들은 짝수 비트라인들에 대한 비정밀 판독으로부터의 결과들을 오버라이팅(over-writing)할 수 있다. 단계(713)에서, WLn의 홀수 저장 소자들이 정밀 판독에서 보상을 사용하여 판독되고, 상기 보상은 짝수 비트라인 저장 소자들의 기 결정된 상태들에 근거하여 짝수 비트라인들에 적절한 비트라인 전압들을 인가하는 것을 포함할 수 있다. 결과들이 저장되며, 이 결과들은, 홀수 비트라인들에 대한 비정밀 판독으로부터의 결과들을 오버라이팅할 수 있다. 판독 동작은 단계(714)에서 종료된다.
도 6d는 도 2f에 대응하는 프로그래밍 후, 제어 게이트 판독 전압, 그리고 저장 소자들의 상태들에 근거하여 저장 소자들에 인가되는 비트라인 전압들을 도시한다. 시간 축은 도 6a의 시간 축과 동일하다. 추가의 옵션에서, 짝수-홀수 감지 대신에 전체 비트라인 감지가 사용될 수 있다. 이 기법에서, 전체 비트라인들은 정밀 판독 및 비정밀 판독 모두에서 함께 판독될 수 있다. 이는, 예를 들어, 더욱 빠른 판독 속도라는 측면에서 더 나은 성능을 제공해줄 수 있다. 전체 비트라인 구현에서, VBL1=VBL을 제외하고, 도 6d의 비트라인 전압들은 도 6c의 비트라인 전압들과 동일하며, 이 비트라인 전압들은, 예를 들어, 검증 동작 동안 사용되는 비트라인 전압일 수 있다. VBL은 또 다른 비트라인 상의 저장 소자에 대해 커플링 보상을 야기하는 레벨이 아니라, 동일한 비트라인 상의 선택된 저장 소자에 대한 저확한 판독 레벨을 야기하는 레벨에서 설정된다. 예를 들어, VBL이 임의의 적절한 크기를 가질 수 있으므로 요구되는 사항은 아니지만, VBL의 크기는 VBLO and VBL2 사이이다. 제어 게이트 전압이 관련된 저장 소자의 기 결정된 상태에 대응하는 레벨에 있을 때 비트라인 전압은 단지 VBL로 설정될 필요가 있다. 제어 게이트 전압이, 특정 비트라인에 관련된 저장 소자의 기 결정된 상태에 대응하지 않는 레벨에 있을 때, 특정 비트라인 전압은 인접 비트라인을 보상하기 위한 레벨에서 설정될 수 있다.
예를 들어, 파형(694)를 참조하면, A-판독이 수행되고 있을 때, 즉, 비정밀 판독으로부터 상태 A에 있는 것으로 기 확인된 선택된 저장 소자에 대해 t0와 t1 사이에서 선택된 워드라인에 VCRG-A가 인가될 때, VBL1=VBL이 A-상태 저장 소자들에 대해 사용된다. 마찬가지로, 파형(692)를 참조하면, t1와 t2 사이에 VCGR-B 가 인가될 때, VBL1=VBL이 B-상태 저장 소자들에 대해 사용된다. 마지막으로, 파형(690)을 참조하면, t2와 t3 사이에 VCGR-C 가 인가될 때, VBL1=VBL이 C-상태 저장 소자들에 대해 사용된다. 따라서, 비트라인 전압은, VCGR이 특정 상태에 대응할 때 특정 상태를 판독하기 위한 적절한 레벨에서 설정되고, 또 다른 시간에는, 상기 비트라인 전압은 커플링 보상을 위한 적절한 레벨에서 설정된다. 이는 여전히 커플링 보상을 제공하면서도 저장 소자들에 대한 감지가 정확하게 수행될 수 있게 해준다.
따라서, 예를 들어, t0와 t1 사이에, 비정밀 판독으로부터 상태 E, A, B 또는 C에 있는 것으로 확인된 저장 소자는 각각 VBLO, VBL, VBL2 또는 VBL3를 받을 것이다. t1과 t2 사이에, 비정밀 판독으로부터 상태 E, A, B 또는 C에 있는 것으로 확인된 저장 소자는 각각 VBLO, VBL0, VBL 또는 VBL2를 받을 것이다. t2와 t3 사이에, 비정밀 판독으로부터 상태 E, A, B 또는 C에 있는 것으로 확인된 저장 소자는 각각 VBLO, VBL0, VBL0 또는 VBL2를 받을 것이다.
따라서, 각각의 제어 게이트 판독 전압에 대해, 관련된 저장 소자의 기 확인된 데이터 상태가 제어 게이트 전압에 대응하는지 여부에 따라 비트라인 전압이 설정된다. 대응성이 있다면, 비트라인 전압은 VBL로 설정될 것이며, VBL은 모든 데이터 상태들에 대해 사용되므로 확인된 데이터 상태와는 무관하다. 그러한 대응성이 없다면, 비트라인 전압은 VBLO, VBL2 또는 VBL3 레벨로 설명되는바, 상기 레벨은 확인된 데이터 상태에 의존한다. 제어 게이트 판독 전압이 "돈 케어(don't care)"레벨에 있을 때 판독 결과를 변경할 수 있는 비트라인 전압을 사용하여 정밀 판독에서 저장 소자가 판독되는 것이 허용된다. 예를 들어, 비정밀 판독에서 C-상태에 있는 것으로 결정된 저장 소자에 대해, 후속적인 정밀 판독에서, VCGR-A 및 VCGR-B의 제어 게이트 판독 전압들은 "돈 케어" 레벨이며, 따라서 VBL3 또는 VBL2가 사용될 수 있고, 한편 VCGR-C는 "케어"레벨이므로, VBL이 사용된다. VCGR-C는 기 결정된 C-상태에 대응한다.
도 7c는 도 6d에 대응하는 판독 기법을 도시한다. 판독 동작은 단계(720)에서 시작한다. 단계(721)에서, WLn의 짝수 및 홀수 저장 소자들이 비정밀 판독에서 보상 없이 판독되고, 그 결과들이 저장된다. 단계(722)에서, WLn의 홀수 및 짝수 저장 소자들이 정밀 판독에서 보상을 사용하여 판독되며, 상기 보상은, 현제 제어 게이트 판독 전압이 기 결정된 상태에 대응하는지 여부에 따라, 관련된 저장 소자의 기 결정된 상태에 근거하여 각각의 비트라인에 적절한 비트라인 전압을 인가하는 것을 포함할 수 있다. 구체적으로, 그러한 대응성이 있을 때에는 VBL의 명목값(norminal value)가 사용된다. 그러한 대응성이 없을 때에는, VBLO, VBL2 또는 VBL3가 사용된다. 결과들이 저장되고, 이 결과들은 비정밀 판독으로부터의 결과들을 오버라이팅할 수 있다. 판독 동작은 단계(723)에서 종료된다.
여기에서 논의되는 보상 기법들은 서로 다른 프로그래밍 기법들과 함께 사용될 수 있다. 한가지 가능한 프로그래밍 기법은, 도 15와 관련하여 하기에서 논의되는 것과 같은 풀 시퀀스 프로그래밍이다. 또다른 가능한 프로그래밍 기법은 도 17a-c와 관련하여 하기에서 논의되는 것과 같이 낮은-중간(lower-middle(LM)) 상태를 사용하는 것을 포함한다. 이 경우에, 보상될 필요가 있는 커플링의 양이 감소되어, 상태 E 대 A(state E to A) 및 상태 LM 대 C(state LM to C) 커플링 효과들을 거의 완전하게 보상할 수 있다. 또한, 최적 비트라인 전압 레벨들이 도 6b 내지 6d에 도시된 비트라인 전압 레벨들과 다를 수 있다. 예를 들어, 비정밀 판독으로부터 선택된 저장 소자가 B-상태에 있는 것으로 확인되는 경우, 상태 LM으로부터 상태 B로의 커플링이 상대적으로 작으므로, 홀수-짝수 판독을 가정하여, 인접 비트라인들에 대해 VBL0를 사용할 수 있다. 주어진 메모리 디바이스 및 프로그래밍 및 판독 기법에 대해 최적인 구체적인 비트라인 전압들은 실험, 컴퓨터 모델링, 및 다른 기법들에 의해 결정될 수 있다. 데이터 상태 및 제어 게이트 판독 레벨에 근거하여, 룩업 테이블 또는 다른 데이터 구조가, 적절한 비트라인 전압들을 제공할 수 있다.
도 6e는 저장 소자들에 인가되는 대안적인 비트라인 전압들을 표시한다. 이 전압들은, 예를 들어, 도 6b-d 중 임의의 비트라인 전압들에 대한 일반적인 대안들(generalized alternatives)이다. VBL1, VBL2 및 VBL3은 각각 1, 2, 또는 3 데이터 상태만큼 떨어져 있는 데이터 상태들을 보상하는데 사용된다. 예를 들어, VBL1은 상태 E 대 A, 상태 A 대 B 또는 상태 B 대 C 커플링(1 상태 차(one state difference))에 대해 보상하기에 충분한 전압이다. 마찬가지로, VBL2는 상태 E 대 B, 상태 A 대 C 커플링(2 상태 차(two state difference))에 대해 보상하기에 충분한 전압이고, 최대 비트라인 전압 VBL3은 상태 E 대 C 커플링(3 상태 차(tree state difference))에 대해 보상하기에 충분한 전압이다. 도 6b-6d에는, 2N개의 데이터 상태들 및 2N개의 가능한 비트라인 전압들이 존재하며, 여기서 N≥2 이다.
또 다른 가능한 기법에서, 추가적인 비트라인 전압들이 제공되는바, 예를 들어, 2N개 보다 더 많은 가능한 비트라인 전압들이 제공된다. 이 경우에, VBL1, VBL2 및 VBL3가 각각 1 상태 차(one state difference), 2 상태 차, 3 상태 차 모두의 커플링을 보상하기 위한 최적 전압으로 가정되지는 않는다. 대신에, 하나 이상의 특정 커플링들에 대해 특정 비트라인 전압이 사용된다. 예를 들어, 상태 E 대 A, A 대 B 그리고 B 대 C 커플링에 대해 보상하기 위하여 동일한 전압 VBL1을 사용하는 것 대신에, 실제로는, 예를 들어, 상태 E 대 A 커플링이 상태 A 대 B 또는 B 대 C 커플링보다 클 수 있음에 주목하여야 하며, 따라서, 커플링 보상의 정확성을 향상시키기 위하여, 상태 E 대 A 보상에 대해 하나의 비트라인 전압을 사용하고, 상태 A 대 B 보상에 대해 또 다른 비트라인 전압을, 상태 B 대 C 보상에 대해 또 다른 비트라인 전압을 사용하는 등을 할 수 있다. 따라서, 각각의 특정 커플링 보상에 대한 비트라인 전압이 사용될 수 있다. 대략적으로 동일한 커플링 크기를 가지는 특정 커플링 보상들을 그룹화하여 그것들에 대해 공통 비트라인 전압을 사용하는 것 또한 가능하다. 예를 들어, 한 비트라인 전압이 상태 E 대 A 커플링에 대해 보상하기에 적절한 반면, 또 다른 비트라인 전압이 상태 A 대 B 및 B 대 C 커플링에 대해 보상하기에 적절할 수 있다. 더 많은 비트라인 전압 레벨들을 제공함으로써, 비록 어느정도의 오버헤드 비용(overhead cost)가 있더라도, 서로 다른 BL-BL 효과들에 대해 잠재적으로 보다 정확하게 보상할 수 있다. 필요한 기법을 수행하기 위하여 메모리 디바이스에서 메모리 및 프로세서 자원들이 적절히 사용될 수 있다.
예를 들어, C-상태 저장 소자에 의해 야기되는 커플링을 보상하기 위하여, 파형(691)은, 선택된 워드라인에 VCGR-A, VCGR-B, 및 VCGR-C 각각이 인가될 때 사용하기 위한 VBL-C3, VBL-C2, 및 VBL-C1의 레벨들을 가진다. B-상태 저장 소자에 의해 야기되는 커플링을 보상하기 위하여, 파형(693)은, VCGR-A, VCGR-B 및 VCGR-C 각각이 인가될 때 사용하기 위한 VBL-B3, VBL-B2 및 VBL-B1의 레벨들을 가진다. A 상태 저장 소자에 의해 야기되는 커플링을 보상하기 위하여, 파형(695)은, VCGR-A, VCGR-B 및 VCGR-C 각각이 인가될 때 사용하기 위한 VBL-A3, VBL-A2 및 VBL-A1의 레벨들을 가진다. E 상태 저장 소자의 커플링을 보상하기 위하여, 파형(697)은 예를 들어, VBL0와 동일할 수 있는 VBL-E의 레벨을 가진다. 여기서, 9개의 서로 다른 비트라인 전압들이 존재한다.
도 8a는 판독 동작 중에 선택된 워드라인에 인가되는 제어 게이트 판독 전압들을 표시한다. 도 8b는 판독 동작 중에 인접 워드라인에 인가되는 판독 패스 전압들을 표시한다. 워드라인-인접 저장 소자에 대한 보상은, 단독으로, 또는 비트라인-인접 저장 소자들의 보상과 함께 제공될 수 있다. 워드라인 대 워드라인 간섭 또는 커플링은 워드라인 인접 저장 소자에 의해 야기될 수 있다. 예를 들어, 도 4a에서, 저장 소자(622)는, 인접 워드라인 WLn+1 상에서, 저장 소자(625)에 대해 워드라인 인접하다. 일반적으로, WLn 상의 저장 소자들에 대해 프로그래밍이 완료되면, 상기 저장 소자들은 WLn+1 상의 저장 소자들이 후속적으로 프로그래밍될 때 커플링 효과의 대상이 된다.
저장 소자(622)가, 판독되고 있는 저장 소자(625)와 동일한 비트라인 상에 있으므로, 저장 소자(625)에 대한 정확한 판독을 제공하기 위해서는 VBL이 특정 레벨에 있을 필요가 있고, 따라서, 저장 소자(622)로 인한 커플링에 대해 보상하도록 조정될 수 없다. 대신에, WLn+1에 인간되는 판독 패스 전압이 조정되어 그러한 보상을 제공해줄 수 있다. 일반적으로, 판독 동작 중에, 고정 판독 패스 전압이 선택되지 않은 워드라인들(unselected word lines)에 인가되어, 선택되지 않은 저장 소자들(unselected storage elements)이 전도 상태(conuctive state)로 구동(drive)되게 한다. 선택되지 않은 저장 소자는 일반적으로 선택되지 않은 저장 소자들의 채널을 턴온시키는(전도성으로 만드는) 레벨에서 구동된다. 여기서, WLn+1은, 요구되는 커플링 보상을 제공하기 위하여, WLn상에 선택된 저장 소자의 플로팅 게이트에 커플링되는 특정 멀티-레벨 판독 패스 전압을 수신한다. 더 높은 판독 패스 전압을 WLn+1에 인가하는 것에 의해 더 높은 양의 커플링(a higher amount of coupling)이 달성될 수 있다. WLn+1 상의 판독 패스 전압이 더 높아지는 것은 선택된 저장 소자의 VTH를 더 낮춰주며, 따라서 보상을 제공한다.
WLn+1 상의 판독 패스 전압이 워드라인 상의 모든 저장 소자들에 인가되므로, 그리고 판독되고 있는 WLn 상의 저장 소자들이 일반적으로 서로 다른 데이터 상태들로 프로그램되었으므로, 한가지 가능한 기법은 WLn 상의 데이터 상태들 및 WLn+1 상의 판독 패스 전압들의 모든 가능한 조합들을 수용한다. 구체적으로, 도 8a에 도시된 바와 같이, WLn에 인가되는 2N-1개의 제어 게이트 판독 전압들이 존재하며, 도 8b에 도시된 바와 같이, 각각의 제어 게이트 판독 전압에 대해, WLn+1에 인가되는 2N개의 가능한 판독 패스 전압들이 존재한다. 따라서, t0와 t1 사이에서, VCGR-A가 WLn에 인가되는 동안, 시간 구간 tO-tOA, tOA-tOB, tOB-tOC 및 tOC-t1 각각에서 VREAD, VREAD-A, VREAD-B 및 VREAD-C로서 참조된 전압들을 포함하는 판독 패스 전압들의 시퀀스가 WLn+1에 인가된다. 판독 패스 전압들의 시퀀스는 VCGR-B가 WLn에 인가될 때 t1과 t2 사이에서 반복되고, VCGR-c가 WLn에 인가될 때 t2과 g3 사이에서 반복된다. 또한, WLn 상의 각각의 제어 게이트 판독 전압에 대해, WLn+1 저장 소자의 알려진 상태에 대응하는 판독 패스 전압들 중 하나와 관련되는 결과를 관측하는 것 만이 필요하다.
따라서, 비정밀 판독에 근거하여, 선택된 저장 소자 및 워드라인 인접 저장 소자의 데이터 상태들이 확인될 수 있으며, 후속적인 정밀 판독에서, 예를 들어, 적절한 데이터를 저장하는 것에 의해, 워드라인 인접 저장 소자의 상태에 대응하는 판독 패스 전압들이 식별될 수 있다. 이러한 식별은, 언제 선택된 저장 소자가 감지되어야 하는 지를 나타낸다. 도 13과 관련하여 하기에서 더 설명되는 바와 같이, 감지는 비트라인을 선-충전(pre-charging)하는 것과 그후 비트라인에 커플링될 때 감지 증폭기의 커패시터가 방전(discharging)하는 속도(rate)을 관측하는 것을 포함한다. 다른 감지 기법들은 기준 전류(reference currnet)와 비트라인 상의 전류를 비교하는 것을 포함한다. 어느 경우에는, 제어 게이트 판독 전압들 각각에 대해, 주어진 비트라인에 대한 감지는, WLn+1 상의 식별된 판독 패스 전압(identified read pass voltage)에 대응하는 지정된 시간(designated time)에 수행될 수 있다.
예를 들어, 비정밀 판독이 WLn+1 저장 소자가 상태 C에 있다고 표시하면, VCGR-A, VCGR-B, VCGR-A가 WLn에 인가될 때, 예를 들어, 시간 구간들 t0C-t1, t1C-t2, t2C-t3 각각에서, WLn+1 상의 VREAD-PASS-C와 관련된 판독 결과가 관측된다. VREAD-PASS, VREAD-PASS-A, VREAD-PASS-B가 WLn+1상에 있을 때, 예를 들어, 시간 구간 t0-t0C, t1-t1C 및 t2-t2C 각각에서, WLn 상의 저장 소자에 대한 판독 결과들이 얻어질 필요는 없다. 구체적으로, 예를 들어, VREAD-PASS-C가 WLn+1 상에 있을 때만을 고려하면, 시간 구간 t0C-t1에서, 선택된 저장 소자가, WLn상에 VCGR-A가 있는 상태로 전도 상태에 있는 것으로 검출되는 경우, 선택된 저장 소자가 상태 E에 있는 것이 알려지며, 상기 선택된 저장 소자의 판독이 완료된다. 선택된 저장 소자가, 시간 구간 t1C-t2에서, WLn상에 VCGR-A가 있는 상태로는 비-전도 상태에 있지만, WLn 상에 VCGR-B가 있는 상태로는 전도 상태에 있는 것으로 검출되면, 선택된 저장 소자는 상태 A에 있는 것으로 알려지며, 선택된 저장 소자의 판독이 완료된다. 선택된 저장 소자가, 시간 구간 t2C-t3에서, WLn 상에 VCGR-A 또는 VCGR-B가 있는 상태로 비-전도 상태에 있지만, WLn 상에 VCGR-C이 있는 상태로 전도 상태에 있는 것으로 검출되면, 선택된 저장 소자는 상태 B에 있는 것으로 알려지며, 선택된 저장 소자의 판독이 완료된다. 선택된 저장 소자가 WLn 상에 VCGR-A, VCGR-B 또는 VCGR-C가 있는 상태로 비전도 상태에 있는 것으로 검출되면, 선택된 저장 소자는 상태 C에 있는 것으로 알려지며, 선택된 저장 소자의 판독이 완료된다. 위의 경우들 각각에서, WLn+1 상의 패스 전압(pass voltage)으로 인하여, 상태 C에 있는 WLn+1 상의 워드라인-인접 저장 소자에 대해 적절한 커플링 보상이 제공된다.
비정밀 판독으로부터 결정된 WLn+1 내의 워드라인-인접 저장 소자 상태에 근거하여, 도 8b에서의 적절한 파형 부분이 사용된다. 이러한 식으로, 워드라인 인접 저장 소자로부터의 커플링이 보상될 수 있다. 또한, 이 보상은, 동일 워드라인 상에 있는 저장 소자들 및 (대각방향으로) 인접 워드라인 상에 있는 저장 소자들을 포함하는 비트라인 인접 저장 소자들의 보상과 함께 제공될 수 있다.
워드라인 인접 저장 소자들로부터의 커플링에 대한 보상은 본 명세서에 참조로 포함된 US2008/0158973 "Complete Word Line Look Ahead With Efficient Data Latch Assignment In Non-Volatile Memory Read Operations"에서 더 논의된다.
도 9a는 대각방향 비트라인 인접 저장 소자들에 대한 보상을 포함하는 판독 동작을 표시한다. 대각방향 비트라인 인접 저장 소자들(예를 들어, 도 4a에서 저장 소자(625)에 대각방향 비트라인 인접한 저장 소자들(621, 623))로 인한 커플링 보상이 수행될 수 있다. 이 기법에서, 판독 동작은 단계(900)에서 시작된다. 단계(901)에서, 저장 소자들에 대해 커플링 보상 없이 비정밀 판독이 수행되고 그 결과들이 저장된다. 단계(902)는 짝수 비트라인들에서 WLn의 저장 소자들에 대해 커플링 보상 없이 정밀 판독을 수행하는 것을 포함하며, 그 결과들이 저장된다. 상기 보상은 WLn+1 홀수 비트라인들 상의 대각 저장 소자들의 기 결정된 상태들에 근거하여 홀수 비트라인들에 적절한 비트라인 전압을 인가하는 것을 포함할 수 있다. 결과들이 저장된다. 단계(903)은, 홀수 비트라인들에서 WLn의 저장 소자들에 대해, 커플링 보상을 사용하여, 정밀 판독을 수행하는 것을 포함하며, 그 결과들이 저장된다. 상기 보상은 WLn+1 짝수 비트라인들 상의 대각 저장 소자들의 기 결정된 상태들에 근거하여 짝수 비트라인들에 적절한 비트라인 전압을 인가하는 것을 포함할 수 있다. 판독 동작은 단계(904)에서 종료된다.
도 9b는 워드라인 인접 저장 소자에 대한 보상을 포함하는 판독 동작을 도시한다. 워드라인 인접 저장 소자들(예를 들어, 도 4a에서 저장 소자(625)에 워드라인 인접한 저장 소자(622))로 인한 커플링 보상이 수행될 수 있다. 이 기법에서, 판독 동작은 단계(910)에서 시작한다. 단계(911)에서, 모든 비트라인들에서 인접 워드라인 WLn+1의 저장 소자들에 대해 커플링 보상 없이 비정밀 판독이 수행되고, 그 결과들이 저장된다. 짝수-홀수 판독에 대해, 단계(912)는 짝수 비트라인들에서 WLn의 저장 소자들에 대해, 커플링 보상을 사용하여 정밀 판독이 수행되는 것을 포함하며, 그 결과들이 저장된다. 도 8a 및 8b와 관련하여 위에서 논의된 바와 같이, 보상은 WLn+1 인접 저장 소자의 기 결정된 상태에 대응하는 적절한 판독 전압이 WLn+1에 인가될 때 감지를 수행하는 것을 포함할 수 있다. 결과들이 저장된다. 단계(913)은 홀수 비트라인들에서 WLn의 저장 소자들에 대해 커플링 보상을 사용하여 판독을 수행하는 것을 포함하며, 그 결과들이 저장된다. 단계(912)에서 보상이 제공될 수 있다. 판독 동작은 단계(915)에서 종료된다.
단계(914)는, 전체 비트라인(ABL: all bit line) 판독에 대해, 전체 비트라인들에 대한 WLn의 저장 소자들에 대해, 커플링 보상을 사용하여, 정밀 판독을 수행하는 것을 포함하며, 그 결과들이 저장된다. 상기 보상은 WLn+1 인접 저장 소자의 기 결겅된 상태에 대응하는 적절한 판독 패스 전압이 WLn+1에 인가될 때 감지를 수행하는 것을 포함할 수 있다.
도 10a는 대각방향 비트라인 인접 저장 소자들 및 워드라인 인접 저장 소자에 대한 보상을 포함하는 판독 동작을 도시한다. 이 기법에서, 판독 동작은 단계(1000)에서 시작한다. 단계(1001)에서, 전체 비트라인들에 대한 인접 워드라인 WLn+1의 저장 소자들에 대해, 커플링 보상 없이, 비정밀 판독이 수행되고, 그 결과들이 저장된다. 단계(1002)는, 짝수 비트라인들에 대한 WLn의 저장 소자들에 대해, 커플링 보상을 사용하여 판독을 수행하는 것을 포함하며, 그 결과들이 저장된다. 상기 보상은 (a) 도 8a 및 8b와 관련하여 위에서 논의된 바와 같이, WLn+1 인접 저장 소자의 기 결정된 상태에 대응하는 적절한 판독 패스 전압이 WLn+1에 인가될 때 감지를 수행하는 것, 그리고 (b) 홀수 비트라인들 상의 WLn+1 저장 소자들의 기 결정된 상태들에 근거하여 홀수 비트라인들에 적절한 비트라인 전압을 인가하는 것을 포함할 수 있다. 결과들이 저장된다. 단계(1003)은, 홀수 비트라인들에 대한 WLn의 저장 소자들에 대해, 커플링 보상을 사용하여 판독을 수행하는 것을 포함하며, 그 결과들이 저장된다. 상기 보상은, (a) WLn+1 인접 저장 소자의 기 결정된 상태에 대응하는 적절한 판독 패스 전압이 WLn+1에 인가될 때 감지를 수행하는 것, 그리고 (b) 짝수 비트라인들에 대해 WLn+1 저장 소자들의 기 결정된 상태들에 근거하여 짝수 비트라인들에 적절한 비트라인 전압을 인가하는 것을 포함할 수 있다. 결과들이 저장된다. 판독 동작은 단계(1004)에서 종료한다.
WLn+1 워드라인 인접 저장 소자 및 WLn+1 대각 비트라인 인접 저장 소자들 모두에 대한 보상이 제공될 때, 대각 비트라인 인접 저장 소자에 대해 사용되는 비트라인 전압은, 워드라인 전압과 함께(in concert with) 조정될 수 있다. 예를 들어, 판독 패스 전압이 더 높을 때, 커플링 보상이 과도하지 않도록 비트라인 전압은 더 낮을 수 있다. 주어진 판독 패스 전압과 함께 요구되는 커플링 보상에 이르게 하는 적절한 비트라인 레벨이 결정되도록 실험 및 컴퓨터 시뮬레이션들이 수행될 수 있다. 룩업 테이블 또는 유사한 데이터 구조가, 서로 다른 판독 패스 전압들을 고려하여 적용될 최적 비트라인 전압을 제공해주는 메모리 디바이스 제어기에 의해 유지될 수 있다.
도 10b는 동일 워드라인, 비트라인 인접 저장 소자들, 및 워드라인 인접 버장 소자에 대한 보상을 포함하는 판독 동작을 도시한다. 이 기법에서, 판독 동작은 단계(1010)에서 시작한다. 단계(1011)에서, WLn의 저장 소자들 및 인접 워드라인 WLn+1에 대해, 개별적으로, 커플링 보상없이 비정밀 판독이 수행되고, 그 결과들이 저장된다. 짝수-홀수 판독에 대해, 단계(1012)는, 짝수 비트라인들에 대한 WLn의 저장 소자들에 대해, 커플링 보상을 사용하여 판독을 수행하는 것을 포함하며, 그 결과들이 저장된다. 상기 보상은 (a) 도 8a 및 8b와 관련하여 위에서 논의된 바와 같이, WLn+1 인접 저장 소자의 기 결정된 상태에 대응하는 적절한 판독 패스 전압이 WLn+1에 인가될 때 감지를 수행하는 것, 그리고 (b) 홀수 비트라인들 상의 WLn 저장 소자들의 기 결정된 상태들에 근거하여 홀수 비트라인들에 적절한 비트라인 전압을 인가하는 것을 포함한다. 결과들이 저장된다. 단계(1013)은, 홀수 비트라인들에 대한 WLn의 저장 소자들에 대해 커플링 보상을 사용하여 판독을 수행하는 것을 포함하며, 그 결과들이 저장된다. 상기 보상은 (a) WLn+1 인접 저장 소자의 기 결정된 상태에 대응하는 적절한 판독 패스 전압이 WLn+1에 인가될 때 감지를 수행하는 것, 그리고 (b) 짝수 비트라인들에 대해 WLn 저장 소자들의 기 결정된 상태들에 근거하여 짝수 비트라인들에 적절한 비트라인 전압을 인가하는 것을 포함할 수 있따. 판독 동작은 단계(1015)에서 종료된다.
전체 비트라인(ABL) 판독에 대해, 단계(1014)는 전체 비트라인들에 대한 WLn의 저장 소자들에 대해 커플링 보상을 사용하여 판독을 수행하는 것을 포함하며, 그 결과들이 저장된다. 보상은 (a) WLn+1 인접 저장 소자의 기 결정된 상태에 대응하는 적절한 판독 패스 전압이 WLn+1에 인가될때 감지를 수행하는 것, 그리고 (b) 비트라인들 상의 WLn 저장 소자들의 기 결정된 상태들에 근거하여 비트라인들에 적절한 비트라인 전압을 인가하는 것을 포함할 수 있다.
도 11은 도 1a 및 1b에 도시된 것과 같은 NAND 저장 소자들의 어레이(1100)의 예를 도시한다. 각각의 열에 대해, 비트라인(1106)이 NAND 스트링(1150)에 대한 드레인 선택 게이트의 드레인 단자(1126)에 커플링된다. NAND 스트링들의 각각의 행을 따라, 소스 라인(1104)이 NAND 스트링들의 소스 선택 게이트들의 모든 소스 단자들(1128)을 연결할 수 있다.
저장 소자들의 어레이는 저장 소자들의 다수의 블럭들로 분할된다. 플래시 EEPROM 시스템들에서 공통적인바, 블록은 소거의 단위(unit of erase)이다. 즉, 각각의 블록은 함께 소거되는 최소 수의 저장 소자들을 포함한다. 각각의 블록은 일반적으로 다수의 페이지들로 분할된다. 페이지는 프로그래밍의 최소 단위이다. 하나 이상의 데이터 페이지들이 일반적으로 저장 소자들의 일 행에 저장된다. 예를 들어, 행은 일반적으로 몇개의 인터리빙된 페이지들을 포함하거나 하나의 페이지를 구성할 수 있다. 페이지의 모든 저장 소자들은 함께 판독 또는 프로그램될 것이다. 또한, 페이지는 하나 이상의 섹터들로부터의 사용자 데이터를 저장 할 수 있다. 섹터는 사용자 데이터에 대한 편리한 단위(convenient unit)로서 호스트에 의해 사용되는 논리 개념이며, 일반적으로, 제어기에 국한된(confined) 오버헤드 데이터를 포함하지 않는다. 오버헤드 데이터는 섹터의 사용자 데이터로부터 계산된 오류 정정 코드(ECC)를 포함할 수 있다. 데이터가 어레이로 프로그램될 때 제어기의 일부(하기에서 기술됨)가 ECC를 계산할 수 있고, 또한 데이터가 어레이로부터 판독되고 있을 때 그것을 체크한다. 대안적으로, ECC들 및/또는 다른 오버헤드 데이터는 사용자 데이터와 관련된 페이지 또는 블록과는 다른 페이지들, 또는 심지어 다른 블록들 내에 저장된다.
사용자 데이터의 섹터는 일반적으로, 자기 디스크 드라이브 내의 섹터 사이즈에 대응하는 512 바이트이다. 오버헤드 데이터는 일반적으로 추가적인 16 내지 20 바이트이다. 다수의 페이지들(예를 들어, 8 페이지들에서부터 32, 64, 128 또는 그 이상의 페이지들까지의 임의의 페이지들)이 블록을 형성한다. 일부 실시예들에서, NAND 스트링들의 행은 블록을 포함한다.
일 실시예에서, 충분한 시간 기간 동안 p-우물의 전압을 소거 전압(예를 들어, 14-22V)으로 상승시키고, 소스 및 드레인 라인들이 플로팅인 상태에서 선택된 블록의 워드라인들을 접지시킴으로써 메모리 저장 소자들이 소거된다. 용량성 커플링으로 인하여, 선택되지않은 워드라인들, 비트라인들, 선택 라인들, 및 c-소스가 또한 소거 전압의 상당 분(significant fraction)으로 상승된다. 일반적으로 포울러-노드하임 터널링 메커니즘(Fowler-Nordheim tunneling mechanism)에 의해, 플로팅 게이트들의 전자들이 기판 측(substrate side)으로 방출(emit)됨에 따라, 강한 전계가 선택된 저장 소자들의 터널 산화물 층들에 인가되고, 선택된 저장 소자들의 데이터가 소거된다. 전자들이 플로팅 게이트로부터 p-우물 영역으로 이동됨에 따라, 선택된 저장 소자의 임계 전압이 낮아진다. 소거는 전체 메모리 어레이, 별개의 블록들, 또는 저장 소자들의 또 다른 유닛에 대해 수행될 수 있다.
도 12는 단일 행/열 디코더들 및 판독/기록 회로들을 사용하는 비휘발성 메모리 시스템의 블럭도이다. 이 도면은 본 발명의 일 실시예에 따라, 저장 소자들의 페이지를 병렬로(in parallel) 판독 및 프로그래밍하기 위한 판독/기록 회로들을 구비한 메모리 디바이스(1296)을 도시한다. 메모리 디바이스(1296)는 하나 이상의 메모리 다이(1298)를 포함할 수 있다. 메모리 다이(1298)는 저장 소자들(1100)의 2차원 어레이, 제어 회로(1210), 및 판독/기록 회로들(1265)을 포함한다. 일부 실시예들에서, 저장 소자들의 어레이는 3차원일 수 있다. 메모리 어레이(1100)는 행 디코더(1230)를 통해 워드라인들에 의해, 그리고 열 디코더(1260)를 통해 비트라인들에 의해 어드레스될 수 있다. 판독/기록 회로들(1265)은 복수의 감지 블록들(1200)을 포함하며, 저장 소자들의 페이지가 병렬로 판독 또는 프로그램될 수 있게 해준다. 일반적으로, 제어기(1250)는 하나 이상의 메모리 다이(1298)와 동일한 메모리 디바이스(1296)(예를 들어, 이동식 저장 카드(removable storage card)) 내에 포함된다. 명령들 및 데이터는 라인들(1220)을 통해 호스트와 제어기(1250) 사이에서, 그리고 라인들(1218)을 통해 제어기와 하나 이상의 메모리 다이(1298) 사이에서 전송된다.
제어 회로(1210)는 판독/기록 회로들(1265)과 협력하여, 메모리 어레이(1100)에 대한 메모리 동작들을 수행한다. 제어 회로(1210)는 상태 머신(1212), 온-칩 어드레스 디코더(1214) 및 전력 제어 모듈(1216)를 포함한다. 상태 머신(1212)은 메모리 동작들에 대한 칩-레벨 제어를 제공하며, ECC 디코딩 엔진을 포함할 수 있다. 온-칩 어드레스 디코더(1214)는, 호스트 또는 메모리 제어기에 의해 사용되는 어드레스와 디코더들(1230, 1260)에 의해 사용되는 하드웨어 어드레스 사이의 어드레스 인터페이스를 제공한다. 전력 제어 모듈(1216)은 메모리 동작들 중에 워드라인들 및 비트라인들에 공급되는 전력 및 전압들을 제어한다.
일부 실시예들에서, 도 12의 컴포넌트들 중 몇몇이 결합될 수 있다. 다양한 설계들에서, 저장 소자 어레이(1100) 이외의 하나 이상의 컴포넌트들(단독으로, 또는 결합하여)은 관리 회로(managing circuit)으로서 간주될 수 있다. 예를 들어, 하나 이상의 관리 회로들은 제어 회로(1210), 상태 머신(1212), 디코더들(1214/1260), 전력 제어(1216), 감지 블록들(1200), 판독/기록 회로들(1265), 제어기(1250), 등 중에서 임의의 것 또는 이것들의 조합을 포함할 수 있다.
또 다른 기법에서, 비휘발성 메모리 시스템은, 다양한 주변 회로들에 의한 메모리 어레이(1100)로의 엑세스가, 대향 어레이 측들(opposite sides of the array)에 대해, 대칭적인 방식(symmetric fashion)으로 구현되는 듀얼 행/열 디코더들 및 판독/기록 회로들을 사용하여, 각 측의 엑세스 라인들 및 회로의 밀도가 절반으로 줄어들수 있도록 한다. 따라서, 두개의 행 디코더들, 두개의 열 디코더들, 어레이(1100)의 하부(bottom)로부터의 비트라인들에 연결되는 판독/기록 회로들 및 어레이(1100)의 상부로부터의 비트라인들에 연결되는 판독/기록 회로들이 존재한다.
도 13은 감지 블록의 일 실시예를 도시하는 블록도이다. 개별 감지 블록(1200)은 감지 모듈(1280)로서 참조되는 코어 부분, 및 공통 부분(129)으로 분할(partition)된다. 일 실시예에서, 각각의 비트라인에 대한 별개의 감지 모듈(1280) 및 복수의 감지 모듈들(1280)의 세트에 대한 하나의 공통 부분(one common portion)(1290)이 존재할 것이다. 일 예에서, 감지 블록은 하나의 공통 부분(1290) 및 8개의 감지 모듈들(1280)을 포함할 것이다. 그룹 내의 각각의 감지 모듈들은 데이터 버스(1272)를 통해 관련된 공통 부분과 통신할 것이다. 보다 자세한 세부사항들에 대해서는 본 명세서에 그 전체가 참조로서 포함된 미국 출원 U.S. 2006/0140007 "Non-Volatile Memory and Method with Shared Processing for an Aggregate of Sense Amplifiers"(2006년 6월 29일 공개)를 참조하기로 한다.
감지 모듈(1280)은, 연결된 비트라인에서의 전도 전류가 소정의 임계 레벨(predetermined threshold level)을 초과하는지 그 미만인지를 결정하는 감지 회로(1270)를 포함한다. 감지 모듈(1280)은 또한 연결된 비트라인에 대한 전압 조건(voltage condition)을 설정하는데 사용되는 비트라인 래치(1282)를 포함한다. 예를 들어, 비트라인 래치(1282)에서 래치된 소정의 상태는 결과적으로 연결된 비트라인이 지정된 프로그램 금지 상태(예를 들어, 1.5 내지 3 V)로 풀(pull)되게 한다.
공통 부분(1290)은 프로세서(1292), 데이터 래치들의 세트(1294) 및 상기 데이터 래치들의 세트(1294)와 데이터 버스(1220) 사이에 결합되는 I/0 인터페이스(1296)를 포함한다. 프로세서(1292)는 연산(computations)을 수행한다. 예를 들어, 프로세서의 기능들 중 하나는, 감지된 저장 소자 내에 저장된 데이터를 결정하고, 상기 결정된 데이터를 데이터 래치들의 세트에 저장하는 것이다. 데이터 래치들(1294)의 세트는 판독 동작 중에 프로세서(1292)에 의해 결정된 데이터 비트들을 저장하는데 사용된다. 데이터 래치들(1294)의 세트는 또한, 프로그램 동작 중에 데이터 버스(1220)로부터 유입(import)된 데이터 비트들을 저장하는데 사용된다. 상기 유입된 데이터 비트들은 메모리 내부로 프로그램될 기록 데이터를 나타낸다. I/O 인터페이스(1296)는 데이터 래치들(1294)과 데이터 버스(1220) 사이의 인터페이스를 제공한다.
판독 및 감지 중에, 시스템의 동작은, 어드레싱된 저장 소자에 서로 다른 제어 게이트 전압들을 공급하는 것을 제어하는 상태 머신(1212)의 제어하에 있다. 메모리에 의해 지지되는 다양한 메모리 상태들에 대응하는 다양한 소정의 제어 게이트 전압들을 거침에 따라, 감지 모듈(1280)은 이 전압들 중 하나에서 트립(trip)하고, 버스(1272)를 통해 감지 모듈(1280)로부터 프로세서(1292)로 출력이 제공될 것이다. 이 시점에서, 프로세서(1292)는, 감지 모듈의 트리핑 이벤트(들)(tripping event(s)) 및 입력 라인들(1293)을 통해 상태 머신으로부터 인가된 제어 게이트 전압에 관한 정보를 고려함으로써 결과적인 메모리 상태를 결정한다. 프로세서(1292)는, 그후, 메모리 상태에 대한 바이너리 인코딩을 연산하고, 결과적인 데이터 비트들을 데이터 래치들(1294)에 저장한다. 코어 부분에 대한 또 다른 실시예에서, 비트라인 래치(1282)는 두가지 기능, 즉 감지 모듈(1280)의 출력을 래치하기 위한 래치로서의 기능 및 위에서 기술된 것과 같은 비트라인 래치로서 기능 두가지 모두를 행한다.
일부 실시예들은 복수의 프로세서들(1292)을 포함할 것이 예상된다. 일 실시예에서, 각각의 프로세서(1292)는, 출력 라인들 각각이 함께 와이어드-OR(wired-OR)되도록 된 출력 라인(도시되지 않음)을 포함할 것이다. 일부 실시예들에서, 출력 라인들은, 와이어드-OR 라인에 연결되기 전에 반전(inverting)된다. 이러한 구성은, 프로그래밍 검증 공정 중에, 프로그래밍 프로세스가 완료될 때를 신속하게 결정할 수 있게 해주는바, 이는, 와이어드-OR를 수신하는 상태 머신이, 프로그램되는 모든 비트들이 요구되는 레벨에 도달했을 때를 결정할 수 있기 때문이다. 예를 들어, 각각의 비트가 그것의 요구되는 레벨에 도달했을 때, 그 비트에 대한 논리 0이 와이어드-OR 라인으로 송신(또는 데이터 1이 반전됨)될 것이다. 모든 비트들이 데이터 0을 출력할 때(또는 데이터 1이 반전될 때), 상태 머신은 프로그래밍 프로세스를 종료할 것을 알게된다. 각각의 프로세서가 8개의 감지 모듈들과 통신하기 때문에, 상태 머신이 와이어드-OR 라인을 8번 판독해야 하거나, 상태 머신이 단지 와이어드-OR 라인을 한번만 판독하면 되게끔 관련된 비트라인들의 결과들을 축적하기 위하여 로직이 프로세서(1292)에 추가된다. 마찬가지로, 로직 레벨들을 정확하게 선택함으로써, 전역 상태 머신(global state machine)은, 제1 비트가 그것의 상태를 변경할 때를 검출하고 이에 따라 알고리즘을 변경한다.
프로그램 또는 검증 중에, 프로그램될 데이터가 데이터 버스(1220)로부터 데이터 래치들(1294)의 세트에 저장된다. 상태 머신의 제어하에 있는 프로그램 동작은, 어드레스된 저장 소자들의 제어 게이트들에 인가되는 일련의 프로그래밍 전압 펄스들을 포함한다. 각각의 프로그래밍 펄스에 뒤이어, 저장 소자가 요구되는 메모리 상태로 프로그램되었는지 판단하기 위하여 재판독(read back)(검증)이 행해진다. 프로세서(1292)는 요구되는 메모리 상태와 비교하여 재판독 메모리 상태(the read back memory state)를 모니터링한다. 두 상태들이 합치될 때(in agreement), 프로세서(1292)는, 비트라인이 프로그램 금지를 지정한 상태(state designating program inhibit)로 풀되게하기 위하여 비트라인 래치(1282)를 설정한다. 이는, 프로그램 펄스가 그것의 제어 게이트 상에 나타난다하더라도, 비트라인에 결합된 저장 소자에 대한 추가적인 프로그래밍을 금지해 준다. 다른 실시예들에서, 프로세서는, 초기에 비트라인 래치(1282)를 로딩(loading)하고, 감지 회로가 검증 공정 동안 비트라인 래치를 금지 값으로 설정한다.
데이터 래치 스택(1294)은 감지 모듈에 대응하는 데이터 래치들의 스택을 포함한다. 일 실시예에서, 감지 모듈(1280) 당 세개의 데이터 래치들이 존재한다. 몇몇 실시예들에서(그러나 필수조건은 아님), 데이터 래치들이 시프트 레지스터(shift register)로 구현되어, 그 내부에 저장된 병렬 데이터(parallel data)가 데이터 버스(1220)에 대한 직렬 데이터(serial data)로 변환되거나, 직렬 데이터가 병렬 데이터로 변환된다. 바람직한 실시예에서, 데이터의 블록이 직렬 전소에 의해 입력 또는 출력될 수 있도록, m 저장 소자들의 판독/기록 블록에 대응하는 모든 데이터 래치들이 함께 링크되어 블록 시프트 레지스트를 형성할 수 있다. 구체적으로, 판독/기록 모듈들의 뱅크는, 데이터 래치들이 전체 판독/기록 블록에 대한 시프트 레지스터의 부분인것 처럼, 그것의 데이터 래치들의 세트 각각이 순차적으로 데이터 버스 내부로 또는 외부로 데이터를 시프트하도록, 적응된다.
도 14는 홀수-짝수 메모리 아키텍쳐 또는 전체 비트라인 메모리 아키텍쳐에서 예시적인 메모리 어레이의 구조를 블록들로 도시한다. 메모리 어레이(1100)의 예시적인 구조가 기술된다. 일례로서, 1,024 블록들로 분할되는 NAND 플래시 EEPROM이 기술된다. 각각의 블록에 저장된 데이터는 동시에 소거될 수 있다. 일 실시예에서, 블록은 동시에 소거되는 저장 소자들의 최소 단위이다. 이 예에서, 각각의 블록에는, 비트라인들 BL0, BL1,... BL8511 에 대응하는 8,512개의 열들이 존재한다. 전체 비트라인(ABL) 아키텍쳐(아키텍쳐(1410))으로서 참조되는 일 실시예에서, 판독 및 프로그램 동작들 동안 블록의 전체 비트라인들이 동시에 선택될 수 있다. 공통 워드라인을 따라 있는 그리고 임의의 비트라인에 연결된 저장 소자들이 동시에 프로그래밍될 수 있다.
제시된 예에서, 4개의 저장 소자들이 직렬로 연결되어 NAND 스트링을 형성한다. 4개의 저장 소자들이 각각의 NAND 스트링에 포함되는 것으로 도시되었으나, 4개보다 더 많은 또는 더 적은(예를 들어, 16, 32, 64, 또는 또 다른 개수의) 저장 소자들이 사용될 수 있다. NAND 스트링의 일단자는 드레인 선택 게이트를 통해 대응하는 비트라인에 연결(선택 게이트 트레인 라인들(SGD)에 연결)되고, 또 다른 단자는 소스 선택 게이트를 통해 c-소스에 연결(선택 게이트 소스 라인(SGS)에 연결)된다.
또 다른 실시예에서, 홀수-짝수 아키텍쳐(아키텍쳐(1400)로서 지칭되는 바와 같이, 비트라인들은 짝수 비트라인들(BLe) 및 홀수 비트라인들(BLo)로 분할된다. 홀수/짝수 비트라인 아키텍쳐에서, 공통 워드라인을 따라 있으며 홀수 비트라인들에 연결된 저장 소자들이 한번에 프로그래밍되고, 반면 공통 워드라인을 따라 있으며 짝수 비트라인들에 연결된 저장 소자들이 또 다른 시간에 프로그래밍된다. 이 예에서, 각각의 블록에는, 짝수 열들(even columns) 및 홀수 열들로 분할되는 8,512 열들이 존재한다. 이 예에서, 4개의 저장 소자들이 직렬로 연결되어 NAND 스트링을 형성하는 것으로 도시된다. 각각의 NAND 스트링에 4개의 저장 소자들이 포함되는 것으로 도시되었으나, 4개보다 더 많은 또는 더 적은 저장 소자들이 사용될 수 있다.
판독 및 프로그래밍 동작들 중 한가지 구성 중에, 4,256 저장 소자들이 동시에 선택될 수 있다. 선택된 저장 소자들은 동일 워드라인 및 동일한 종류(예를 들어, 짝수 또는 홀수)의 비트라인을 가진다. 그러므로, 논리 페이지를 형성하는 532 바이트의 데이터가 동시에 판독 또는 프로그래밍될 수 있고, 메모리의 일 블록이 적어도 8개의 논리 페이지들 (4개의 워드라인들, 각각의 워드라인은 홀수 및 짝수 페이지들을 가짐)을 저장할 수 있다. 다중-상태 저장 소자들에 대해, 각각의 저장 소자는 2 비트의 데이터를 저장ㅎ며, 이 2 비트들 각각이 서로 다른 페이지에 저장되고, 한 블록은 16개의 논리 페이지들을 저장한다. 다른 사이즈의 블록들 및 페이지들이 또한 사용될수 있다.
ABL 또는 홀수-짝수 아키텍쳐에 대해, 저장 소자들은 p-우물을 소거 전압(예를 들어, 20V)로 상승시키고 선택된 블록의 워드라인들을 접지시킴으로써 소거될 수 있다. 소스 및 비트라인들은 플로팅상태 이다. 소거는 전체 메모리 어레이에 대해, 또는 개별 블록들에 대해, 또는 메모리 디바이스의 일부인 저장 소자들의 또 다른 유닛에 대해 수행될 수 있다. 전자들이 저장 소자들의 플로팅 게이트들로부터 p-우물 영역으로 이동되어, 저장 소자들의 VTH가 음(negative)이 된다.
판독 및 검증 동작들에서, 선택 게이트들(SGD 및 SGS)이 2.5-4.5V 범위의 전압에 연결되고, 선택되지 않은 워드라인들(예를 들어, WL2가 선택된 워드라인일 때, WL0, WL1, WL3)이 판독 패스 전압(VREAD)(일반적으로, 4.5 내지 6V의 범위의 전압)으로 상승되어, 트랜지스터들을 패스 게이트들로서 동작하게 만든다. 선택된 워드라인 WL2는, 저장 소자의 VTH가 각각의 판독 및 검증 동작에 대해 규정된 전압 레벨보다 크거나 작은지를 판단할 수 있게 하기 위하여 각각의 판독 및 검증 동작에 대해 레벨이 규정된 전압에 연결된다. 예를 들어, 2-레벨 저장 소자에 대한 판독 동작에서, 선택된 워드라인 WL2이 접지되어, VTH가 0 V보다 높은지가 검출된다. 2 레벨 저장 소자에 대한 검증 동작에서, 선택된 워드라인 WL2이 예를 들어, 0.8V에 연결되어, VTH가 적어도 0.8V에 도달했는지 여부가 검증된다. 소스 및 p-우물은 0V이다. 짝수 비트라인들(BLe)인 것으로 가정되는 선택된 비트라인들은, 예를 들어, 0.7V 레벨로 선충전된다. VTH가 워드라인에 대한 판독 또는 검증 레벨보다 높다면, 비전도 저장 소자로 인하여, 고려되는 저장 소자와 관련된 비트라인(BLe)의 전위 레벨은 높은 레벨로 유지된다. 반면, VTH가 판독 또는 검증 레벨보다 낮다면, 전도성 저장 소자가 비트라인을 방전하므로, 고려되는 비트라인(BLe)의 전위 레벨은 낮은 레벨, 예를 들어, 0.5V 미만으로 감소된다. 따라서, 저장 소자의 상태는 비트라인에 연결되는 전압 비교기 감지 증폭기에 의해 검출될 수 있다.
위에서 기술된 소거, 판독 및 검증 동작들은 본 기술분야에서 알려진 기법들에 따라 수행된다. 그러므로, 설명된 많은 세부사항들은 당업자에 의해 변경될 수 있다. 본 기술분야에서 알려진 다른 소거, 판독, 및 검증 기법들이 또한 사용될 수 있다.
도 15는 임계 전압 분포 및 원-패스 프로그래밍의 예시적인 세트를 도시한다. 각각의 저장 소자가 2비트의 데이터를 저장하는 경우에 대해 저장 소자 어레이에 대한 예시적인 VTH 분포들이 제공된다. 제1 임계 전압 분포 E가 소거된 저장 소자들에 대해 제공된다. 프로그램된 저장 소자들에 대한 세개의 임계 전압 분포들, A, B, C이 또한 도시된다. 일 실시예에서, E 분포에서의 임계 전압들은 음이고, A, B, C 분포들에서의 임계 전압들은 양이다.
각각의 서로 다른 임계 전압 범위는 데이터 비트들의 세트에 대한 소정 값들(predetermined values)에 대응한다. 저장 소자에 프로그램된 데이터와 저장 소자의 임계 전압 레벨들과의 구체적인 관계는 저장 소자들에 채택된 데이터 엔코딩 기법에 의존한다. 일 실시예에서, 플로팅 게이트의 임계 전압이 그것의 이웃 물리 상태(neighboring physical state)로 시프트 되는 경우에 단지 1 비트만이 영향을 받도록, 그레이 코드 할당(Gray code assignment)을 사용하여, 데이터 값들이 임계 전압 범위들에 할당된다. 일 실시예는 임계 전압 범위 E(상태 E)에 "11"을, 임계 전압 범위 A(상태 A)에 "10", 임계 전압 범위 B(상태 B)에 "00", 그리고 임계 전압 범위 C(상태 C)에 "01"을 할당한다. 그러나, 다른 실시예들에서, 그레이 코드가 사용되지 않는다. 4개의 상태들이 도시되었으나, 본 발명은 4개 보다 더 많은 또는 더 적은 상태들을 포함하는 다른 다중-상태 구조들로도 사용될 수 있다.
저장 소자들로부터 데이터를 판독하기 위하여 세개의 판독 기준 전압들, VCGR-A, VCGR-B 및 VCGR-C이 또한 제공된다.주어진 저장 소자의 임계 전압이 VCGR-A, VCGR-B 및 VCGR-C를 초과하는지 또는 그 미만인지를 테스트하는 것에 의하여, 시스템은 저장 소자가 놓여있는 상태(state)(예를 들어, 프로그래밍 조건(programming condition))를 판단할 수 있다.
또한, 세개의 검증 기준 전압들(verify reference voltages) VV-A, VV-C and VV-C이 제공된다. 저장 소자들을 상태 A로 프로그래밍할 때, 시스템은, 이 저장 소자들이 VV-A 보다 크거나 VV-A와 같은 임계 전압을 가지는지를 테스트할 것이다. 저장 소자들을 상태 B로 프로그래밍할 때, 시스템은, 이 저장 소자들이 VV-A 보다 크거나 VV-A와 같은 임계 전압을 가지는지를 테스트할 것이다. 저장 소자들을 상태 A로 프로그래밍할 때, 시스템은, 이 저장 소자들이 VV-C 보다 크거나 VV-C와 같은 임계 전압을 가지는지를 테스트할 것이다.
풀 시퀀스 프로그래밍으로서 알려진 일 실시예에서, 저장 소자들은, 소거 상태 E로부터 바로(directly) 프로그램 상태 A, B 또는 C 중 임의의 상태로 프로그램될 수 있다. 예를 들어, 프로그램될 저장 소자들의 집단(population)이 먼저 소거되어, 그 집단 내의 모든 저장 소자들이 소거 상태 E에 있도록 된다. 도 2d 내지 2f의 제어 게이트 전압 시퀀스들에 의해 도시된 것과 같은 일련의 프로그래밍 펄스들이 저장 소자들을 바로 상태 A, B, 또는 C로 프로그램하는데 사용될 것이다. 일부 저장 소자들이 상태 E에서 상태 A로 프로그램되는 반면, 다른 저장 소자들은 상태 E에서 상태 B로 그리고/또는 상태 E에서 상태 C로 프로그래밍된다. WLn상에서 상태 E에서 상태 C로 프로그래밍될 때, WLn-1 하의 인접 플로팅 게이트에 대한 기생 커플링의 양이 최대가 되는바, 이는, 상태 E에서 상태 A로 또는 상태 E에서 상태 B로 프로그래밍할 때 전하량의 변화와 비교하여 WLn하의 플로팅 게이트 상의 전하량의 변화가 가장 크기 때문이다. 상태 E에서 상태 B로 프로그래밍할 때, 인접 플로팅 게이트에 대한 커플링의 양은 적다. 상태 E에서 상태 A로 프로그래밍할 때, 커필링의 양은 심지어 더 줄어든다.
도 16은 두 개의 서로 다른 페이지들(하위 페이지(lower page) 및 상위 페이지(upper page))에 대한 데이터를 저장하는 다중-상태 저장 소자를 프로그래밍하는 2-패스 기법의 예를 도시한다. 4개의 상태들(즉, 상태 E(11), 상태 A(10), 상태 B(00) 및 상태 C(01))이 도시된다. 상태 E에 대해, 두 페이지들은 모두 "1"을 저장한다. 상태 A에 대해, 하위 페이지는 "0"을, 상위 페이지는 "1"을 저장한다. 상태 B에 대해, 두 페이지들은 모두 "0"을 저장한다. 상태 C에 대해, 하위 페이지는 "1"을 저장하고 상위 페이지는 "0"을 저장한다. 구체적인 비트 패턴들이 각각의 상태들에 할당되었지만, 다른 비트 패턴들이 또한 할당될 수 있음에 주목하여야 한다.
제1 프로그래밍 패스에서, 저장 소자들의 임계 전압 레벨은, 하위 논리 페이지에 프로그램되는 비트에 따라 설정된다. 그 비트가 논리 "1"이라면, 더 일찍 소거되었던 결과로서 임계 전압이 적절한 상태에 있으므로, 임계 전압은 변경되지 않는다. 그러나, 프로그래밍될 비트가 논리 "0"이라면, 화살표(1600)에 의해 도시된 바와 같이, 저장 소자의 임계 레벨이 상태 A로 증가된다. 이렇게 제1 프로그래밍 패스가 종료된다.
제2 프로그래밍 패스에서, 저장 소자들의 임계 전압 레벨은 상위 논리 페이지에 프로그래밍되는 비트에 따라 설정된다. 상위 논리 페이지 비트가 논리 "1"을 저장한다면, 저장 소자는, 하위 페이지 비트의 프로그래밍에 따라, 상태 E 또는 A(둘 모두는 "1"의 상위 페이지 비트를 가짐) 중 하나에 있으므로 프로그래밍이 발생하지 않는다. 상위 페이지 비트가 논리 "0" 이라면, 임계 전압이 시프트된다. 제1 패스는 결과적으로 저장 소자가 소거 상태 E에 남아있게 하고, 화살표(1620)에 의해 도시된 바와 같이, 제2 패스에서 저장 소자가 프로그램되어 임계 전압이 상태 C 내에 있도록 상승된다. 제1 프로그래밍 패스의 결과로서 저장 소자가 상태 A로 프로그래밍되었다면, 저장 소자는 제2 패스에서 더 프로그램되어, 화살표(1610)에 의해 도시된 바와 같이, 임계 전압이 상태 B 내에 있도록 상승된다. 제2 패스의 결과는 저장 소자를, 하위 페이지에 대한 데이터를 변경함이 없이 상위 페이지에 대해 논리 "0"을 저장하도록 지정된 상태로 프로그래밍하는 것이다. 도 15 및 16 모두에서, 인접 워드라인 상의 플로팅 게이트에 대한 커플링의 양은 최종 상태에 의존한다.
일 실시예에서, 전체 페이지를 채우기에 충분한 데이터가 기록되는 경우에 시스템은 풀 시퀀스 기록을 수행하도록 셋업될 수 있다. 전체 페이지에 대해 충분하지 않은 데이터가 기록된다면, 프로그래밍 프로세스는 수신된 데이터를 사용하여 하위페이지 프로그래밍을 프로그램할 수 있다. 후속적인 데이터가 수신될 때, 시스템은, 상위 페이지를 프로그래밍할 것이다. 또 다른 실시예에서, 시스템은, 하위 페이지를 프로그래밍하는 모드에서 기록을 시작할 수 있으며, 전체(또는 대부분의) 워드라인의 저장 소자들을 채우기에 충분한 데이터가 후속적으로 수신되는 경우 풀 시퀀스 프로그래밍 모드로 변환할 수 있다. 이러한 실시예에 대한 보다 세부적인 사항들은 본 명세어세 그 전체가 참조로서 포함된 미국 특허 제7,120,051호에 개시된다.
도 17a-c는 임의의 특정 저장 소자에 대해, 전의 페이지들(previous pages)에 대한 인접 저장 소자들에의 기록에 후속하여 특정 페이지와 관련하여 그 특정 저장 소자에 기록함으로써, 플로팅 게이트 대 플로팅 게이트 커플링 효과를 감소시키는 비휘발성 메모리 프로그래밍을 위한 또 다른 방법을 개시한다. 일 예시적인 실시예에서, 비휘발성 저장 소자들은 4개의 데이터 상태들을 사용하여, 저장 소자마다 2비트의 데이터를 저장한다. 예를 들어, 상태 E가 소거 상태이고, 상태들(A, B, C)이 프로그램 상태(programmed state)라고 가정하기로 한다. 상태 E는 데이터 11을 저장한다. 상태 A는 데이터 01을 저장한다. 상태 B는 데이터 10을 저장한다. 상태 C는 데이터 00을 저장한다. 이는 논-그레이 코딩(non-Gray coding)의 예인바, 그 이유는 두개의 비트들이 모드 인접 상태들 A와 B 사이에서 변경되기 때문이다. 물리적 데이터 상태들로의 다른 데이터 인코딩이 또한 사용될 수 있다. 각각의 저장 소자는 2 페이지의 데이터를 저장한다. 참조의 목적으로, 이 데이터 페이지들은 상위 페이지 및 하위 페이지라고 칭해질 것이다. 그러나,이 데이터 페이지들에 대해 다른 명칭이 주어질 수 있다. 상태 A를 참조하면, 상위 페이지는 비트 0을 저장하고 하위 페이지는 비트 1을 저장한다. 상태 B를 참조하면, 상위 페이지는 비트 1을 저장하고 하위 페이지는 비트 0을 저장한다. 상태C를 참조하면, 두 페이지들이 모두 비트 데이터 0을 저장한다.
프로그램 프로세스는 2단계 프로세스(two-step process)이다. 제1 단계에서, 하위 페이지가 프로그램된다. 하위 페이지가 데이터 1로 남아있다면, 저장 소자 상태는 상태 E로 남겨진다. 데이터가 0으로 프로그래밍될 것이라면, 저장 소자가 상태 B'로 프로그램되게끔 저장 소자의 전압의 임계값가 상승된다. 이는 종종 하위-중간(lower-middle) 또는 LM 상태로서 지칭된다. 따라서, 도 17a은 상태 E에서 상태 B'로의 저장 소자들의 프로그래밍을 도시한다. 상태 B'는 중간 상태(interim state) B이다. 그러므로, 검증 포인트가 VV-B보다 낮은 V'V-B로서 표시된다.
일 실시예에서, 저장 소자가 상태 E에서 상태 B'로 프로그램된 후, NAND 스트링 내의 그것의 이웃 저장 소자(WLn+1)는 하위 페이지에 대해 프로그램될 것이다. 예를 들어, 도 1b로 다시 돌아가면, 저장 소자(106)의 하위 페이지가 프로그램된 후, 저장 소자(104)의 하위 페이지가 프로그램될 것이다. 저장 소자(104)를 프로그래밍한 후, 저장 소자(104)가 상태 E에서 상태 B'로 상승된 임계 전압을 가진다면, 플로팅 게이트 대 플로팅 게이트 커플링 효과는, 저장 소자(106)의 겉보기 임계 전압(apparent threshold voltage)을 상승시킬 것이다. 이는 상태 B'에 대한 임계 전압 분포를, 도 17b의 임계 전압 분포(1750)로서 표시된 것으로 넓히는 효과를 가질 것이다. 이러한 임계 전압 분포의 명시적인 넓어짐(apparent widening)은 상위 페이지를 프로그래밍할 때 교정(remedy)될 것이다.
도 17c는 상위 페이지를 프로그래밍하는 프로세스를 도시한다. 저장 소자가 소거 상태 E에 있고 상위 페이지가 1로 남아있다면, 저장 소자는 상태 E로 남겨질 것이다. 저장 소자가 상태 E에 있고 그것의 상위 페이지 데이터가 0으로 프로그래밍될 것이라면, 저장 소자의 임게 전압이 상승되어 저장 소자는 상태 A에 있게 될 것이다. 저장 소자가 중간 임계 전압 분포(1750)에 있었고, 상위 페이지 데이터가 1에 남아있다면, 저장 소자는 최종 상태 B로 프로그래밍될 것이다. 저장 소자가 중간 임계 전압 분포(1750) 내에 있고 상위 페이지 데이터가 데이터 0이 될 것이라면, 저장 소자의 임계 전압이 상승되어 저장 소자가 상태 C에 있게될 것이다. 도 17a-c에 도시된 프로세스는 플로팅 게이트 대 플로팅 게이트 커플링 효과를 줄여주는바, 이는 이웃 저장 소자들의 상위 페이지 프로그래밍만이 주어진 저장 소자의 겉보기 임계 전압에 영향을 미칠 것이기 때문이다. 대안적인 상태 코딩의 예는, 상위 페이지 데이터가 1일 때 분포(1750)으로부터 상태 C로 이동하는 것, 그리고 상위 페이지 데이터가 0일 때 상태 B로 이동하는 것이다.
도 17a-c는 4개의 데이터 상태들 및 2 페이지의 데이터에 대한 예를 제공하지만, 본 발명에 개시된 내용은 4개의 상태들 보다 더 많거나 적은 상태들을 가진, 그리고 2 페이지보다 많거나 적은 페이지를 가진 다른 실시예들에 적용될 수 있다.
앞에서 설명된 본 발명의 세부적인 설명은 예시 및 설명의 목적으로 제공된 것이다. 본 발명을 개시되는 이러한 형태에 정확히 한정시키려 하거나 이러한 형태만이 본 발명의 전부가 되도록 의도된 것이 아니다. 상기의 설명으로부터 많은 수정 및 변경이 가능하다. 상기 설명된 실시예들은 본 발명의 원리 및 그 실제 응용을 가장 잘 설명하고, 그러므로써 본 발명의 기술분야에서 숙련된 기술을 가진자들이 다양한 실시예 및 고려되는 특별한 사용에 적합한 다양한 수정을 통해 본 발명을 가장 잘 이용할 수 있도록 하기 위해서 선택되었다. 본 발명의 범위는 본 명세서에 첨부되는 특허청구범위에 의해 정의되도록 의도되었다.
Claims (25)
- 비휘발성 저장장치(non-volatile storage)를 동작시키는 방법으로서,
선택된 저장소자의 적어도 하나의 비트라인 인접 저장소자(bit line-adjacent storage element)의 데이터 상태를 확인하기 위하여, 상기 적어도 하나의 비트라인 인접 저장소자를 판독하는 단계와, 상기 적어도 하나의 비트라인 인접 저장소자 및 상기 선택된 저장소자는 각각의 서로 다른 인접 비트라인들과 관계(association)하며; 그리고
상기 선택된 저장소자의 데이터 상태를 확인하기 위하여 상기 선택된 저장소자를 판독하는 단계를 포함하며,
상기 선택된 저장소자를 판독하는 단계는, 상기 적어도 하나의 비트라인 인접 저장소자의 확인된 데이터 상태 및 제어 게이트 판독 전압들에 근거하여 상기 적어도 하나의 비트라인 인접 저장소자의 각각의 비트라인의 전압들을 설정한 상태에서, 상기 선택된 저장소자에 서로 다른 제어 게이트 판독 전압들을, 한번씩(one at a time), 인가하는 것을 포함하는 것을 특징으로 하는 비휘발성 저장장치를 동작시키는 방법. - 제1항에 있어서,
각각의 제어 게이트 판독 전압에 대해, 상기 적어도 하나의 비트라인 인접 저장소자의 각각의 비트라인의 전압은, 상기 적어도 하나의 비트라인 인접 저장소자의 확인된 데이터 상태와 상기 제어 게이트 판독 전압에 관련된 데이터 상태 사이의 차이(difference)에 따라 설정되며, 상기 차이가 클수록 상기 적어도 하나의 비트라인 인접 저장소자의 각각의 비트라인의 전압이 더 높아지는 것을 특징으로 하는 비휘발성 저장장치를 동작시키는 방법. - 제1항에 있어서,
상기 적어도 하나의 비트라인 인접 저장소자의 판독은, 다중-단계 판독 동작(multi-step read operation) 중 제 1 단계의 일부로서 발생하며; 그리고
상기 선택된 저장소자의 판독은, 상기 다중-단계 판독 동작의 제 2 단계의 일부로서 발생하는 것을 특징으로 하는 비휘발성 저장장치를 동작시키는 방법. - 제3항에 있어서,
상기 다중-단계 판독 동작은 홀수-짝수 판독 동작(odd-even read operation)이며, 상기 홀수-짝수 판독 동작에서, 홀수 비트라인들(odd-numbered bit lines)에 관계되는 저장소자들은 짝수 비트라인들에 관계되는 저장소자들과는 별개로 판독되는 것을 특징으로 하는 비휘발성 저장장치를 동작시키는 방법. - 제1항에 있어서,
상기 선택된 저장소자에 대해서 2N개(여기서, N>2)의 가능한 데이터 상태들이 존재하며;
상기 제어 게이트 판독 전압들 중, 상기 2N개의 가능한 데이터 상태들 중에서 최하위 데이터 상태에 관계되는 하나의 제어 게이트 판독 전압에 대하여, 상기 적어도 하나의 비트라인 인접 저장소자의 각각의 비트라인의 전압은 2N개의 이용가능한 레벨들 중 한 레벨로 조정되며; 그리고
상기 제어 게이트 판독 전압들 중, 상기 2N개의 가능한 데이터 상태들 중에서 다음으로 높은(next higher) 데이터 상태에 관계되는 하나의 제어 게이트 판독 전압에 대하여, 상기 적어도 하나의 비트라인 인접 저장소자의 각각의 비트라인의 전압은 2N-1 개의 이용가능한 레벨들 중 한 레벨로 조정되는 것을 특징으로 하는 비휘발성 저장장치를 동작시키는 방법. - 제1항에 있어서,
상기 선택된 저장소자에 대해서 2N개(여기서, N>2)의 가능한 데이터 상태들이 존재하며;
상기 적어도 하나의 비트라인 인접 저장소자의 각각의 비트라인의 전압은 2N개 보다 많은 이용가능한 레벨들 중 한 레벨로 조정되는 것을 특징으로 하는 비휘발성 저장장치를 동작시키는 방법. - 제1항에 있어서,
상기 적어도 하나의 비트라인 인접 저장소자와 상기 선택된 저장소자는 공통 워드라인(WLn)을 따라 배열(arrange)되는 것을 특징으로 하는 비휘발성 저장장치를 동작시키는 방법. - 제1항에 있어서,
상기 선택된 저장소자는 선택된 워드라인(WLn)을 따라 배열되고, 상기 적어도 하나의 비트라인 인접 저장소자는 상기 선택된 워드라인의 인접 워드라인(WLn+1)을 따라 대각방향으로(diagonally) 배열되는 것을 특징으로 하는 비휘발성 저장장치를 동작시키는 방법. - 제1항에 있어서,
대응하는 서로 다른 제어 게이트 판독 전압들이 상기 선택된 저장소자에 인가될 때, 상기 적어도 하나의 비트라인 인접 저장소자의 각각의 비트라인에는 서로 다른 전압들이 설정되는 것을 특징으로 하는 비휘발성 저장장치를 동작시키는 방법. - 비휘발성 저장장치를 동작시키는 방법으로서,
다중-단계 판독 동작 중 제 1 단계의 일부로서, 복수의 저장소자들의 데이터 상태들을 확인하기 위해 상기 복수의 저장소자들을 판독하는 단계와, 상기 복수의 저장소자들은 복수의 인접 비트라인들에 관계되며; 그리고
상기 다중-단계 판독 동작 중 제 2 단계의 일부로서, 상기 복수의 저장소자들의 데이터 상태들을 다시 확인하기 위해 상기 복수의 저장소자들을 다시 판독하는 단계를 포함하고,
상기 다시 판독하는 단계는,
(a) 서로 다른 제어 게이트 판독 전압들을 차례차례로, 상기 복수의 저장소자들에 인가하는 단계, 및
(b) 상기 제 1 단계에서 확인된 데이터 상태들 및 상기 제어 게이트 판독 전압들에 근거하여 상기 복수의 비트라인들 상에 전압들을 설정하는 단계를 포함하는 것을 특징으로 하는 비휘발성 저장장치를 동작시키는 방법. - 제10항에 있어서,
각각의 제어 게이트 판독 전압에 대해, 상기 전압들을 설정하는 단계는, 상기 제 1 단계에서 확인된 상기 비트라인에 관계된 저장소자의 데이터 상태가 상기 제어 게이트 판독 전압에 관계된 데이터 상태에 대응하는지의 여부에 따라 각각의 비트라인의 전압을 설정하는 단계를 포함하는 것을 특징으로 하는 비휘발성 저장장치를 동작시키는 방법. - 제10항에 있어서,
각각의 비트라인에 대하여, 상기 설정된 전압은,
상기 제어 게이트 판독 전압에 관계된 데이터 상태가 상기 제 1 단계에서 확인된 상기 비트라인에 관계된 저장소자의 데이터 상태에 대응한다면 상기 제 1 단계에서 확인된 상기 비트라인에 관계된 저장소자의 데이터 상태와 무관하며, 그리고
상기 제어 게이트 판독 전압에 관계된 데이터 상태가 상기 제 1 단계에서 확인된 상기 비트라인에 관계된 저장소자의 데이터 상태에 대응하지 않는다면 상기 제 1 단계에서 확인된 상기 비트라인에 관계된 저장소자의 데이터 상태에 의존적인 것을 특징으로 하는 비휘발성 저장장치를 동작시키는 방법. - 제10항에 있어서,
상기 다중-단계 판독 동작은 전체 비트라인(all bit line) 판독 동작인 것을 특징으로 하는 비휘발성 저장장치를 동작시키는 방법. - 비휘발성 저장장치를 동작시키는 방법으로서,
선택된 저장소자의 워드라인 인접 저장소자를 판독하는 것을 포함하여, 선택된 워드라인에 인접한 워드라인 상의 저장소자들의 데이터 상태들을 확인하기 위해 상기 선택된 워드라인에 인접한 워드라인 상의 저장소자들을 판독하는 단계와, 상기 선택된 저장소자는 상기 선택된 워드라인에 관계되고 상기 워드라인 인접 저장소자는 상기 선택된 워드라인에 인접한 워드라인에 관계되며;
상기 선택된 저장소자의 적어도 하나의 비트라인 인접 저장소자를 판독하는 단계와, 상기 적어도 하나의 비트라인 인접 저장소자는, 상기 선택된 저장소자에 관계된 비트라인에 인접한 비트라인에 관계되며; 그리고
상기 워드라인 인접 저장소자에 대한 판독에 응답하여 상기 워드라인 인접 저장소자로부터 상기 선택된 저장소자로의 커플링을 보상하면서, 그리고 상기 적어도 하나의 비트라인 인접 저장소자에 대한 판독에 응답하여 상기 적어도 하나의 비트라인 인접 저장소자로부터 상기 선택된 저장소자로의 커플링을 보상하면서, 상기 선택된 저장소자의 데이터 상태를 확인하기 위해 상기 선택된 저장소자를 판독하는 단계
를 포함하는 것을 특징으로 하는 비휘발성 저장장치를 동작시키는 방법. - 제14항에 있어서,
상기 적어도 하나의 비트라인 인접 저장소자로부터 상기 선택된 저장소자로의 커플링을 보상하는 것은,
상기 적어도 하나의 비트라인 인접 저장소자의 확인된 데이터 상태에 근거하여 상기 적어도 하나의 비트라인 인접 저장소자의 각각의 비트라인의 전압을 조정하는 것을 포함하는 비휘발성 저장장치를 동작시키는 방법. - 제14항에 있어서,
상기 워드라인 인접 저장소자로부터 상기 선택된 저장소자로의 커플링을 보상하는 것은,
복수의 제어 게이트 판독 전압들의 각각의 전압을 상기 선택된 워드라인에 인가하면서 일련의 판독 패스 전압들을 상기 인접한 워드라인에 인가하는 것과 그리고
상기 판독 패스 전압들 중 식별된 하나의 전압이 인가되는 때에 상기 선택된 저장소자를 감지하는 것을 포함하고,
상기 판독 패스 전압들 중 상기 식별된 하나의 전압은 상기 워드라인 인접 저장소자의 확인된 데이터 상태에 근거하는 것을 특징으로 하는 비휘발성 저장장치를 동작시키는 방법. - 제14항에 있어서,
상기 인접한 워드라인은 프로그래밍 순서에서 상기 선택된 워드라인 이후인 것을 특징으로 하는 비휘발성 저장장치를 동작시키는 방법. - 제14항에 있어서,
상기 적어도 하나의 비트라인 인접 저장소자는 상기 선택된 워드라인 상에 배열되는 것을 특징으로 하는 비휘발성 저장장치를 동작시키는 방법. - 제14항에 있어서,
상기 적어도 하나의 비트라인 인접 저장소자는 상기 인접한 워드라인 상에 대각방향으로(diagonally) 배열되는 것을 특징으로 하는 비휘발성 저장장치를 동작시키는 방법. - 제1항에 있어서,
상기 서로 다른 제어 게이트 판독 전압들은, 인접한 데이터 상태들의 다수의 쌍들 중 각각의 쌍을 구별하기 위한 오직 하나의 제어 게이트 판독 전압을 포함하는 것을 특징으로 하는 비휘발성 저장장치를 동작시키는 방법. - 제1항에 있어서,
상기 적어도 하나의 비트라인 인접 저장소자는 선택되지 않은 저장소자인 것을 특징으로 하는 비휘발성 저장장치를 동작시키는 방법. - 제1항의 방법을 수행하는 비휘발성 저장 시스템.
- 제10항의 방법을 수행하는 비휘발성 저장 시스템.
- 제14항에 있어서,
상기 워드라인 인접 저장소자 및 상기 적어도 하나의 비트라인 인접 저장소자는 선택되지 않은 저장소자들인 것을 특징으로 하는 비휘발성 저장장치를 동작시키는 방법. - 제14항의 방법을 수행하는 비휘발성 저장 시스템.
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| PE0902 | Notice of grounds for rejection |
Comment text: Final Notice of Reason for Refusal Patent event date: 20151229 Patent event code: PE09021S02D |
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