TWI421697B - 在雙頻道操作期間藉由將位址／控制信號交錯之單頻道與雙頻道混合雙重資料速率介面方案 - Google Patents

Description

在雙頻道操作期間藉由將位址/控制信號交錯之單頻道與雙頻道混合雙重資料速率介面方案

本文中所揭示之發明性概念之實施例大體而言係關於資料處理系統領域。更特定言之，本文中所揭示之發明性概念之實施例係關於藉由將位址/控制信號交錯而利用單一位址/控制匯流排之雙頻道雙重資料速率介面方案。

資料處理系統可包括彼此互動以處理指令之各種組件。此等組件可包括與隨機存取記憶體(RAM)互動之電腦匯流排及記憶體控制器。雙重資料速率(DDR)同步動態RAM(SDRAM)經由使用外部時脈而操作以使記憶體之操作與外部資料匯流排同步。在此方案中，資料傳送發生於時脈信號之上升邊緣及下降邊緣兩者上，藉此使資料傳輸速率相對於單資料速率方法加倍。對記憶體操作之DDR方法包括原始DDR標準以及新近開發之DDR2及DDR3方法。

資料處理系統之架構可包含雙頻道架構，用以使自RAM至相關聯記憶體控制器之頻道輸送量容量加倍。在該架構中，兩個或兩個以上SDRAM記憶體模組安裝於匹配記憶體組中且由記憶體控制器經由單獨資料頻道存取。

一對於記憶體架構實施之已知方法為利用單一DDR記憶體控制器以控制兩個X位元DDR記憶體模組(其中「X位元」可為8位元、16位元、32位元等)。以單獨資料匯流排而單一位址/控制信號匯流排及單一晶片選擇信號來操作此架構產生作為單一2X位元DDR記憶體模組而有效地操作之架構。在該架構中，DDR控制器經由單獨資料匯流排與兩個單獨X位元DDR記憶體模組互動。兩個記憶體模組皆由相同時脈信號加以計時。另外，兩個記憶體模組皆由同一時脈致能信號及同一晶片選擇信號控制。第二組時脈致能信號與晶片選擇信號之可用性允許擴展該架構以使之與第二組記憶體模組一起操作。兩個記憶體模組皆經由同一位址/控制匯流排而耦接至記憶體控制器。因此，舉例而言，若記憶體模組中之每一者為16位元記憶體，則此架構作為單頻道32位元器件而有效地操作。

另一實例架構利用具有兩個X位元DDR記憶體模組、兩個單獨資料匯流排及兩個單獨位址/控制信號匯流排之單一記憶體控制器以作為真正的雙頻道系統操作。在此方法中，兩個記憶體模組皆由相同時脈信號加以計時，但由不同時脈致能信號及不同晶片選擇信號控制。另外，每一記憶體模組經由其自己之單獨位址/控制匯流排而耦接至記憶體控制器。此架構產生真正的雙頻道操作。

資料處理系統之效能可視資料傳送之性質而定。對於小叢發形式之資料傳送而言，在聚集記憶體大小相同的情況下，雙頻道架構被認為可產生比單頻道架構更好之效能。亦存在資料訊務量可具有混合叢發長度(亦即，小資料叢發及大資料叢發)之系統。然而，在雙頻道方法中，位址/控制匯流排之重複造成與單頻道組態相比接腳計數的增加。舉例而言，對於典型的32位元單頻道DDR介面而言，接腳計數可為66個接腳。歸因於位址/控制匯流排之重複，相應之雙16位元頻道DDR介面可具有86個接腳。因此，在聚集記憶體相同的情況下，雙頻道方法可造成與單頻道方法相比接腳計數的30%增加。雙頻道方法由此不可與典型單頻道設計相容，且因為利用雙頻道架構之效能而增加系統層級設計之成本。接腳計數之增加防止以雙頻道方法來簡單地替換單頻道方法。

因此，需要避免接腳計數增加且可與單頻道架構相容同時仍產生與單頻道方法相比效能增加之雙頻道方法。此外，在不增加任何額外接腳的情況下，支援單頻道模式與雙頻道模式兩者之混合方法亦將增加系統的效能。

在一實施例中，描述一種記憶體結構。該記憶體結構包含一經組態以接收一時脈信號且經由一單一位址/控制匯流排耦接至複數個記憶體模組之記憶體控制器。該記憶體控制器亦經組態以將單獨晶片選擇信號發佈至該複數個記憶體模組中之每一者。該記憶體控制器經組態以根據該時脈信號所供應之時序而在該位址/控制匯流排上將命令之發佈交錯至兩個不同記憶體模組。詳言之，該記憶體控制器跨越該位址/控制匯流排將一命令發佈至一記憶體模組且接著在此命令之該發佈之後的一時間段期間跨越該位址/控制匯流排將一命令發佈至一第二記憶體模組。該記憶體控制器之此操作用來在不增加接腳計數的情況下相對於一典型單頻道架構之操作增加效能。

提及此說明性實施例並非用以限制或界定本文中所揭示之發明性概念，而是用以提供實例以輔助對本文所揭示之發明性概念的理解。在檢視整個申請案之後，本發明之其他態樣、優點及特徵將變得顯而易見，該整個申請案包括以下章節：圖式簡單說明、實施方式及申請專利範圍。

當參看隨附諸圖閱讀以下實施方式時，將更好地理解本文中所揭示之本發明性概念的此等及其他特徵、態樣及優點。

貫穿描述，出於解釋之目的，闡述眾多具體細節以便提供對本文中所揭示之發明性概念的透徹理解。然而，對於熟習此項技術者而言將顯而易見，可在無此等具體細節中之一些的情況下實踐本文中所揭示之發明性概念。在其他例子中，以方塊圖形式展示熟知結構及器件以避免使本文中所揭示之發明性概念的基本原理晦澀難懂。

本文中所揭示之發明性概念之實施例係關於雙X位元頻道DDR記憶體介面。如本文中所使用之「X位元」指代所利用記憶體模組的大小且可為8位元、16位元、32位元、64位元、128位元等。如本文中所使用之「DDR」指代用於在時脈信號之上升邊緣及下降邊緣兩者上傳送資料之雙重資料速率標準且包含DDR、DDR2及DDR3標準以及將來之相容標準。

圖1為展示在匯流排主控器110、DDR控制器120與DDR記憶體130之間的功能關係之總體說明。匯流排主控器可為微處理器。在此關係中，DDR控制器120支援由匯流排主控器110對DDR記憶體130之存取。在一些實施例中，DDR控制器可包括於數位信號處理器中。圖2說明包含微處理器210及DDR控制器220之例示性數位信號處理器200及其與DDR記憶體230之關係。

在一實施例中，雙X位元頻道DDR記憶體介面與用於每一記憶體模組之單獨資料匯流排及單獨時脈致能信號及晶片選擇信號而單一位址/控制信號匯流排及單一時脈(CK信號、/CK信號)一起操作。使用單一位址/控制匯流排，該介面可藉由將位址/控制信號交錯及在記憶體模組之間雙態觸發操作而達成雙頻道操作。圖3說明雙X位元頻道DDR記憶體介面300之一實施例。DDR記憶體控制器310經由單獨資料匯流排340、350與X位元DDR記憶體0 320及X位元DDR記憶體1 330互動。兩個記憶體模組320、330皆由相同信號CK及/CK加以計時。然而，記憶體模組320、330各自分別由單獨時脈致能信號CKE0、CKE1及單獨晶片選擇信號CS0、CS1控制。兩個記憶體模組320、330皆經由同一位址/控制匯流排360耦接至DDR記憶體控制器330。

當記憶體模組320或330一段時間未用時，時脈致能信號CKE0、CKE1藉由准許DDR記憶體控制器310去能記憶體模組320或330的計時而致能功率節省特徵之操作。另外，晶片選擇信號CS0、CS1准許DDR記憶體控制器310在需要時在記憶體模組320與記憶體模組330之間雙態觸發操作。

主要DDR命令並不在每一時脈循環上發佈，且某些實施例可利用此狀況以增加資料處理效率。舉例而言，當DDR記憶體控制器310將PRECHARGE(預充電)命令發佈至記憶體模組320時，DDR記憶體控制器310在將下一命令發佈至同一記憶體模組320之前等待一段時間(表示為tRP)。在此實施例中，在等待時段期間，DDR記憶體控制器310可將命令發佈至另一記憶體模組330而非保持靜止。因此，若DDR記憶體控制器310已將PRECHARGE(預充電)命令發佈至記憶體模組320，則在發佈此命令之後的tRP等待時段期間，DDR記憶體控制器310可啟動CS1以致能與記憶體模組330有關之操作且將命令發佈至記憶體模組330。取決於該命令，在將該命令發佈至記憶體模組330之後而在將下一命令發佈至同一記憶體模組之前可存在等待時間。因此，若在將PRECHARGE(預充電)命令發佈至記憶體模組320之後的等待時段tRP已逝去，則在將命令發佈至記憶體模組330之後的等待時段期間，DDR記憶體控制器310可將下一命令發佈至記憶體模組320。命令之此交錯可繼續，藉此允許DDR記憶體控制器310之效能相對於在亦具有單一位址/控制頻道之單2X位元頻道架構中操作之同一DDR控制器的效能得以增加。因此，雙X位元頻道操作之效能增加可在不增加相應接腳計數的情況下得以達成。

主要DDR命令及其相應發佈後等待時間如下：

命令可放入佇列中，且DDR記憶體控制器310逐個發佈該等命令。儘管叢發長度可為2個、4個或8個循環，但(例如)其通常設定於4個或8個。BL=2個循環可准許READ/WRITE(讀/寫)操作發生於每一時脈循環。系統通常不以此型式操作。tRP、tRCD、tRFC及tMRD中之每一者通常大於或等於高速操作之2個循環。此狀況為將命令交錯至單獨記憶體模組320、330提供了機會。

在一實施例中，藉由將偶數循環命令指派至一記憶體模組320且將奇數循環命令指派至另一記憶體模組330而發生交錯。圖4說明此方法之一實施例。在區塊410處，DDR記憶體控制器310將目前之時脈循環識別為偶數或奇數。舉例而言，偶數時脈循環與記憶體模組320相關聯，而奇數時脈循環與記憶體模組330相關聯。在將時脈循環識別為偶數或奇數之後，在區塊420處，DDR記憶體控制器310獲得待適當地發佈至相應記憶體模組320或330(例如，時脈循環為偶數的情況下發佈至記憶體模組320，時脈循環為奇數的情況下發佈至記憶體模組330)之下一命令。在決策區塊430處，DDR記憶體控制器310判定在將先前命令發佈至記憶體模組之後的等待時間是否已逝去。若等待時間尚未逝去，則DDR記憶體控制器310不在此時脈循環發佈命令(如在區塊440處所指示)，且操作返回至區塊410以用於下一時脈循環。若等待時間已逝去，則在區塊450處，DDR記憶體控制器310啟動適當記憶體模組之晶片選擇信號(若該適當記憶體模組尚未在作用中)且接著在區塊460處發佈命令。DDR記憶體控制器310接著在區塊470處開始監視在命令發佈之後的適當等待時間且接著使操作返回至區塊410。

在一不同實施例中，基於位址/控制匯流排360之閒置狀況，DDR記憶體控制器310於位址/控制匯流排360上將位址/控制命令動態地多工至記憶體模組320、330。因此，舉例而言，若在DDR記憶體控制器310可將下一命令發佈至記憶體模組320之前的等待時間可供DDR記憶體控制器310將多個命令發佈至記憶體模組330，則DDR記憶體控制器310將此等多個命令發佈至記憶體模組330而非等待在記憶體模組320與記憶體模組330之間交替命令為更有效的。DDR記憶體控制器310可包含硬體邏輯以監視佇列中之命令及與該等命令相關聯之等待時間，且該硬體邏輯基於彼資訊來控制命令之發佈以最佳化頻寬使用。

圖5說明將位址/控制命令動態地多工至記憶體模組320、330之一實施例。在區塊510處，DDR記憶體控制器310將命令發佈至記憶體模組320。DDR記憶體控制器310接著在區塊520處判定與方才所發佈之命令相關聯的等待時間。儘管在等待時間期間不能將後續命令發佈至同一記憶體模組320，但在與先前發佈至另一記憶體模組330之命令相關聯的等待時間已逝去的情況下，可能可在此等待時間期間將命令發佈至彼記憶體模組330。因此，在區塊530處，DDR記憶體控制器310比較與最近發佈至不同記憶體模組320、330中之每一者的命令相關聯之等待時間以判定哪一等待時間將先逝去。在所識別等待時間逝去之後，DDR記憶體控制器310接著在區塊540處將下一命令發佈至等待時間已先逝去之適當記憶體模組320或記憶體模組330。操作接著返回至區塊520。一般熟習此項技術者將認識到，此實施例僅為用以最佳化位址/控制匯流排頻寬之一種方法，且其他變型可能存在。

在一實施例中，DDR記憶體控制器310經組態以在單頻道操作與雙頻道操作之間動態地切換。在此實施例中，DDR記憶體控制器310具有將同一時脈致能信號及同一晶片選擇信號發送至記憶體模組320、330中之每一者的能力。在雙頻道操作中，DDR記憶體控制器310如上文所論述與發送至不同記憶體模組之單獨時脈致能信號及單獨晶片選擇信號一起操作。然而，在單頻道操作中，DDR記憶體控制器310將同一時脈致能信號及同一晶片選擇信號發送至記憶體320及330中之每一者，且跨越位址/控制匯流排360發佈命令以作為傳統單2X位元記憶體結構操作。圖6說明此方法之一實施例。在區塊610處，DDR記憶體控制器310接收記憶體存取請求。在決策區塊620處，DDR記憶體控制器310決定該請求是針對單頻道操作或是針對雙頻道操作。此決策之一可能觸發為正被存取之記憶體區域。舉例而言，某些記憶體區域可與單頻道操作相關聯，而其他記憶體區域可與雙頻道操作相關聯。若該請求係針對單頻道操作，則在區塊630處，DDR記憶體控制器310實施單頻道操作，在該操作之後處理程序返回至區塊610以用於下一記憶體存取請求。若另一方面，該請求係針對雙頻道操作，則在區塊640處，DDR記憶體控制器實施雙頻道操作，在該操作之後處理程序返回至區塊610以用於下一記憶體存取請求。

包括上文所描述之特徵之實例器件

圖7為說明攜帶型通信器件700之一例示性實施例之圖。如圖7之總圖中所說明，該攜帶型通信器件包括晶載系統702，該晶載系統702包括數位信號處理器(DSP)704。圖7之總圖亦展示耦接至數位信號處理器(DSP)704及顯示器708之顯示器控制器706。此外，輸入器件710耦接至DSP 704。如所示，記憶體712耦接至DSP 704。另外，寫碼器/解碼器(CODEC)714可耦接至DSP 704。揚聲器716及麥克風718可耦接至CODEC 714。

圖7之總圖進一步說明耦接至數位信號處理器704及無線天線722之無線控制器720。在一特定實施例中，電源供應器724耦接至晶載系統702。顯示器708、輸入器件710、揚聲器716、麥克風718、無線天線722及電源供應器724可在晶載系統702外部。然而，各自可耦接至晶載系統702之一組件。

在一特定實施例中，數位信號處理器704包括DDR記憶體控制器762，諸如參看圖1至圖3所描述，該DDR記憶體控制器762可管理在DSP 704與記憶體712中之記憶體模組之間的資料流，且可在不增加接腳計數的情況下提供相對於單2X位元頻道架構之效能增加。

圖8為說明蜂巢式電話800之一例示性實施例之圖。如所示，蜂巢式電話800包括晶載系統802，晶載系統802包括耦接在一起之數位基頻處理器804及類比基頻處理器806。在一特定實施例中，數位基頻處理器804為數位信號處理器。如圖8之總圖中所說明，顯示器控制器808及觸控式螢幕控制器810耦接至數位基頻處理器804。又，在晶載系統802外部之觸控式螢幕顯示器812耦接至顯示器控制器808及觸控式螢幕控制器810。

圖8之總圖進一步說明視訊編碼器814(例如，相位交變線(PAL)編碼器、順序傳送彩色與儲存(SECAM)編碼器或國家電視系統委員會(NTSC)編碼器)耦接至數位基頻處理器804。此外，視訊放大器816耦接至視訊編碼器814及觸控式螢幕顯示器812。又，視訊埠818耦接至視訊放大器816。通用串列匯流排(USB)控制器820耦接至數位基頻處理器804。又，USB埠822耦接至USB控制器820。記憶體824及用戶識別碼模組(SIM)卡826亦可耦接至數位基頻處理器804。此外，如圖8之總圖中所示，數位相機828可耦接至數位基頻處理器804。在一例示性實施例中，數位相機828為電荷耦接器件(CCD)相機或互補金氧半導體(CMOS)相機。

如圖8之總圖中進一步說明，立體聲音訊CODEC 830可耦接至類比基頻處理器806。此外，音訊放大器832可耦接至立體聲音訊CODEC 830。在一例示性實施例中，第一立體聲揚聲器834及第二立體聲揚聲器836耦接至音訊放大器832。麥克風放大器838亦可耦接至立體聲音訊CODEC 830。另外，麥克風840可耦接至麥克風放大器838。在一特定實施例中，調頻(FM)無線電調諧器842可耦接至立體聲音訊CODEC 830。FM天線844可耦接至FM無線電調諧器842。此外，立體聲頭戴式耳機846可耦接至立體聲音訊CODEC 830。

圖8之總圖進一步說明射頻(RF)收發器848，其可耦接至類比基頻處理器806。RF開關850可耦接至RF收發器848及RF天線852。小鍵盤854可耦接至類比基頻處理器806。又，具有麥克風之單聲道耳機856可耦接至類比基頻處理器806。此外，振動器器件858可耦接至類比基頻處理器806。圖8之總圖亦展示可耦接至晶載系統802之電源供應器860。在一特定實施例中，電源供應器860為將電力提供至蜂巢式電話800之各種組件的直流(DC)電源供應器。此外，在一特定實施例中，電源供應器為可再充電DC電池或自交流(AC)至DC變壓器(其耦接至AC電源)得出的DC電源供應器。

如圖8之總圖中所描繪，觸控式螢幕顯示器812、視訊埠818、USB埠822、相機828、第一立體聲揚聲器834、第二立體聲揚聲器836、麥克風840、FM天線844、立體聲頭戴式耳機846、RF開關850、RF天線852、小鍵盤854、單聲道耳機856、振動器858及電源供應器860可在晶載系統802外部。

在一特定實施例中，數位基頻處理器804包括DDR控制器862，諸如參看圖1至圖3所描述，該DDR控制器862可管理在DSP 804與記憶體824之間的資料流，且可在不增加接腳計數的情況下提供相對於單2X位元頻道架構之效能增加。

圖9為說明無線網際網路協定(IP)電話900之一例示性實施例之圖。如所示，無線IP電話900包括晶載系統902，該晶載系統902包括數位信號處理器(DSP)904。顯示器控制器906可耦接至DSP 904，且顯示器908耦接至顯示器控制器906。在一例示性實施例中，顯示器908為液晶顯示器(LCD)。圖9進一步展示小鍵盤910可耦接至DSP 904。

快閃記憶體912可耦接至DSP 904。同步動態隨機存取記憶體(SDRAM)914、靜態隨機存取記憶體(SRAM)916及電可抹除可程式化唯讀記憶體(EEPROM)918亦可耦接至DSP 904。圖9之總圖亦展示發光二極體(LED)920可耦接至DSP 904。另外，在一特定實施例中，語音CODEC 922可耦接至DSP 904。放大器924可耦接至語音CODEC 922，且單聲道揚聲器926可耦接至放大器924。圖9之總圖進一步說明耦接至語音CODEC 922之單聲道耳機928。在一特定實施例中，單聲道耳機928包括一麥克風。

無線區域網路(WLAN)基頻處理器930可耦接至DSP 904。RF收發器932可耦接至WLAN基頻處理器930，且RF天線934可耦接至RF收發器932。在一特定實施例中，藍芽控制器936亦可耦接至DSP 904，且藍芽天線938可耦接至控制器936。圖9之總圖亦展示USB埠940亦可耦接至DSP 904。此外，電源供應器942耦接至晶載系統902且將電力提供至無線IP電話900之各種組件。

如圖9之總圖中所指示，顯示器908、小鍵盤910、LED 920、單聲道揚聲器926、單聲道耳機928、RF天線934、藍芽天線938、USB埠940及電源供應器942可在晶載系統902外部，且耦接至晶載系統902之一或多個組件。

在一特定實施例中，DSP 904包括DDR控制器962，諸如參看圖1至圖3所描述，該DDR控制器962可管理在DSP 904與記憶體914之間的資料流，且可在不增加接腳計數的情況下提供相對於單2X位元頻道架構之效能增加。

圖10為說明攜帶型數位助理(PDA)1000之一例示性實施例之圖。如所示，PDA 1000包括晶載系統1002，該晶載系統1002包括數位信號處理器(DSP)1004。快閃記憶體1014可耦接至DSP 1004。唯讀記憶體(ROM)1016、同步動態隨機存取記憶體(SDRAM)1018及電可抹除可程式化唯讀記憶體(EEPROM)1020亦可耦接至DSP 1004。觸控式螢幕控制器1006及顯示器控制器1008耦接至DSP 1004。此外，觸控式螢幕顯示器1010耦接至觸控式螢幕控制器1006且耦接至顯示器控制器1008。圖10之總圖亦指示小鍵盤1012可耦接至DSP 1004。

在一特定實施例中，立體聲音訊CODEC 1026可耦接至DSP 1004。第一立體聲放大器1028可耦接至立體聲音訊CODEC 1026，且第一立體聲揚聲器1030可耦接至第一立體聲放大器1028。另外，麥克風放大器1032可耦接至立體聲音訊CODEC 1026，且麥克風1034可耦接至麥克風放大器1032。圖10之總圖進一步展示可耦接至立體聲音訊CODEC 1026的第二立體聲放大器1036及可耦接至第二立體聲放大器1036的第二立體聲揚聲器1038。在一特定實施例中，立體聲頭戴式耳機1040亦可耦接至立體聲音訊CODEC 1026。

圖10之總圖亦說明可耦接至DSP 1004之802.11控制器1042及可耦接至802.11控制器1042之802.11天線1044。此外，藍芽控制器1046可耦接至DSP 1004，且藍芽天線1048可耦接至藍芽控制器1046。USB控制器1050可耦接至DSP 1004，且USB埠1052可耦接至USB控制器1050。另外，智慧卡1054(例如，多媒體卡(MMC)或安全數位卡(SD))可耦接至DSP 1004。此外，電源供應器1056可耦接至晶載系統1002且可將電力提供至PDA 1000之各種組件。

如圖10之總圖中所指示，顯示器1010、小鍵盤1012、IrDA埠1022、數位相機1024、第一立體聲揚聲器1030、麥克風1034、第二立體聲揚聲器1038、立體聲頭戴式耳機1040、802.11天線1044、藍芽天線1048、USB埠1052及電源供應器1056可在晶載系統1002外部，且耦接至晶載系統1002上之一或多個組件。

在一特定實施例中，DSP 1004包括DDR控制器1062，如參看圖1至圖3所描述，該DDR控制器1062可管理在DSP 1004與記憶體1018之間的資料流，且可在不增加接腳計數的情況下提供相對於單2X位元頻道架構之效能增加。

圖11為說明音訊檔案播放機(例如，MP3播放機)1100之一例示性實施例之圖。如所示，音訊檔案播放機1100包括晶載系統1102，該晶載系統1102包括數位信號處理器(DSP)1104。顯示器控制器1106可耦接至DSP 1104，且顯示器1108耦接至顯示器控制器1106。在一例示性實施例中，顯示器1008為液晶顯示器(LCD)。小鍵盤1110可耦接至DSP 1104。

如圖11之總圖中進一步描繪，快閃記憶體1112及唯讀記憶體(ROM)1114可耦接至DSP 1104。另外，在一特定實施例中，音訊CODEC 1116可耦接至DSP 1104。放大器1118可耦接至音訊CODEC 1116，且單聲道揚聲器1120可耦接至放大器1118。圖11之總圖進一步指示麥克風輸入端1122及立體聲輸入端1124亦可耦接至音訊CODEC 1116。在一特定實施例中，立體聲頭戴式耳機1126亦可耦接至音訊CODEC 1116。

USB埠1128及智慧卡1130可耦接至DSP 1104。另外，電源供應器1132可耦接至晶載系統1102，且可將電力提供至音訊檔案播放機1100之各種組件。

如圖11之總圖中所指示，顯示器1108、小鍵盤1110、單聲道揚聲器1120、麥克風輸入端1122、立體聲輸入端1124、立體聲頭戴式耳機1126、USB埠1128及電源供應器1132在晶載系統1102外部，且耦接至晶載系統1102上之一或多個組件。

在一特定實施例中，DSP 1104包括DDR控制器1162，諸 如參看圖1至圖3所描述，該DDR控制器1162可管理在DSP 1104與記憶體1112之間的資料流，且可在不增加接腳計數的情況下提供相對於單2X位元頻道架構之效能增加。

總則

本文中所揭示之發明性概念之實施例的前述描述已呈現僅用於說明及描述之目的，且並不意欲為詳盡的或將本文中所揭示之發明性概念限於所揭示之精確形式。在不脫離本文中所揭示之發明性概念之精神及範疇的情況下，眾多修改及調適對彼等熟習此項技術者而言係顯而易見的。

110．．．匯流排主控器

120．．．雙重資料速率(DDR)控制器

130．．．雙重資料速率(DDR)記憶體

200．．．數位信號處理器

210．．．微處理器

220．．．雙重資料速率(DDR)控制器

230．．．雙重資料速率(DDR)記憶體

300．．．雙X位元頻道雙重資料速率(DDR)記憶體介面

310．．．雙重資料速率(DDR)記憶體控制器

320．．．X位元雙重資料速率(DDR)記憶體0

330．．．X位元雙重資料速率(DDR)記憶體1

340．．．資料匯流排

350．．．資料匯流排

360．．．位址/控制匯流排

700．．．攜帶型通信器件

702．．．晶載系統

704．．．數位信號處理器(DSP)

706．．．顯示器控制器

708．．．顯示器

710．．．輸入器件

712．．．記憶體

714．．．寫碼器/解碼器(CODEC)

716．．．揚聲器

718．．．麥克風

720．．．無線控制器

722．．．無線天線

724．．．電源供應器

762．．．雙重資料速率(DDR)記憶體控制器

800．．．蜂巢式電話

802．．．晶載系統

804．．．數位基頻處理器

806．．．類比基頻處理器

808．．．顯示器控制器

810．．．觸控式螢幕控制器

812．．．觸控式螢幕顯示器

814．．．視訊編碼器

816．．．視訊放大器

818．．．視訊埠

820．．．通用串列匯流排(USB)控制器

822．．．通用串列匯流排(USB)埠

824．．．記憶體

826．．．用戶識別碼模組(SIM)卡

828．．．數位相機

830．．．立體聲音訊寫碼器/解碼器(CODEC)

832．．．音訊放大器

834．．．第一立體聲揚聲器

836．．．第二立體聲揚聲器

838．．．麥克風放大器

840．．．麥克風

842．．．調頻(FM)無線電調諧器

844．．．調頻(FM)天線

846．．．立體聲頭戴式耳機

848．．．射頻(RF)收發器

850．．．射頻(RF)開關

852．．．射頻(RF)天線

854．．．小鍵盤

856．．．具有麥克風之單聲道耳機

858．．．振動器器件

860．．．電源供應器

862．．．雙重資料速率(DDR)控制器

900．．．無線網際網路協定(IP)電話

902．．．晶載系統

904．．．數位信號處理器(DSP)

906．．．顯示器控制器

908．．．顯示器

910．．．小鍵盤

912．．．快閃記憶體

914．．．同步動態隨機存取記憶體(SDRAM)

916．．．靜態隨機存取記憶體(SRAM)

918．．．電可抹除可程式化唯讀記憶體(EEPROM)

920．．．發光二極體(LED)

922．．．語音寫碼器/解碼器(CODEC)

924．．．放大器

926．．．單聲道揚聲器

928．．．單聲道耳機

930．．．無線區域網路(WLAN)基頻處理器

932．．．射頻(RF)收發器

934．．．射頻(RF)天線

936．．．藍芽控制器

938．．．藍芽天線

940．．．通用串列匯流排(USB)埠

942．．．電源供應器

962．．．雙重資料速率(DDR)控制器

1000．．．攜帶型數位助理(PDA)

1002．．．晶載系統

1004．．．數位信號處理器(DSP)

1006．．．觸控式螢幕控制器

1008．．．顯示器控制器

1010．．．觸控式螢幕顯示器

1012．．．小鍵盤

1014．．．快閃記憶體

1016．．．唯讀記憶體(ROM)

1018．．．同步動態隨機存取記憶體(SDRAM)

1020．．．電可抹除可程式化唯讀記憶體(EEPROM)

1022．．．紅外線資料協會(IrDA)埠

1024．．．數位相機

1026．．．立體聲音訊寫碼器/解碼器(CODEC)

1028．．．第一立體聲放大器

1030．．．第一立體聲揚聲器

1032．．．麥克風放大器

1034．．．麥克風

1036．．．第二立體聲放大器

1038．．．第二立體聲揚聲器

1040．．．立體聲頭戴式耳機

1042．．．802.11控制器

1044．．．802.11天線

1046．．．藍芽控制器

1048．．．藍芽天線

1050．．．通用串列匯流排(USB)控制器

1052．．．通用串列匯流排(USB)埠

1054．．．智慧卡

1056．．．電源供應器

1062．．．雙重資料速率(DDR)控制器

1110．．．音訊檔案播放機

1102．．．晶載系統

1104．．．數位信號處理器(DSP)

1106．．．顯示器控制器

1108．．．顯示器

1110．．．小鍵盤

1112．．．快閃記憶體

1114．．．唯讀記憶體(ROM)

1116．．．音訊寫碼器/解碼器(CODEC)

1118．．．放大器

1120．．．單聲道揚聲器

1122．．．麥克風輸入端

1124．．．立體聲輸入端

1126．．．立體聲頭戴式耳機

1128．．．通用串列匯流排(USB)埠

1130．．．智慧卡

1132．．．電源供應器

1162．．．雙重資料速率(DDR)控制器

CKE0．．．時脈致能信號

CKE1．．．時脈致能信號

CS0．．．晶片選擇信號

CS1．．．晶片選擇信號

圖1為說明在一實施例中組件之間的功能關係之圖。

圖2為說明在一實施例中組件之間的關係之圖。

圖3為說明雙X位元頻道DDR記憶體介面架構之一實施例之圖。

圖4為說明在兩個記憶體模組之間將位址/控制信號交錯之實施例之流程圖。

圖5為說明在兩個記憶體模組之間將位址/控制信號多工之實施例之流程圖。

圖6為說明在單頻道操作與雙頻道操作之間切換之實施例之流程圖。

圖7為說明可包括雙X位元頻道DDR記憶體介面架構之實例攜帶型通信器件之圖。

圖8為說明可包括雙X位元頻道DDR記憶體介面架構之實例蜂巢式電話之圖。

圖9為說明可包括雙X位元頻道DDR記憶體介面架構之實例無線網際網路協定電話之圖。

圖10為說明可包括雙X位元頻道DDR記憶體介面架構之實例攜帶型數位助理之圖。

圖11為說明可包括雙X位元頻道DDR記憶體介面架構之實例音訊檔案播放機之圖。

300．．．雙X位元頻道雙重資料速率(DDR)記憶體介面

310．．．雙重資料速率(DDR)記憶體控制器

320．．．X位元雙重資料速率(DDR)記憶體0

330．．．X位元雙重資料速率(DDR)記憶體1

340．．．資料匯流排

350．．．資料匯流排

360．．．位址/控制匯流排

CKE0．．．時脈致能信號

CKE1．．．時脈致能信號

CS0．．．晶片選擇信號

CS1．．．晶片選擇信號

Claims (37)

1. 一種記憶體結構，其包含：一記憶體控制器，其經組態以接收一時脈信號且耦接至複數個記憶體模組；其中該記憶體控制器經組態以經由一共同位址/控制匯流排耦接至該複數個記憶體模組之每一記憶體模組；其中該記憶體控制器經組態以將一單獨晶片選擇信號發送至該複數個記憶體模組中之每一記憶體模組；其中該記憶體控制器經進一步組態以跨越該位址/控制匯流排將一第一命令發佈至該複數個記憶體模組中之一第一者，且在該第一命令之該發佈之後的一時間段期間跨越該位址/控制匯流排將一第二命令發佈至該複數個記憶體模組中之一第二者。
2. 如請求項1之記憶體結構，其中該時脈信號包含偶數循環與奇數循環，其中該複數個記憶體模組包含一第一記憶體模組及一第二記憶體模組，且其中該記憶體控制器在該時脈信號之偶數循環上跨越該位址/控制匯流排將命令發佈至該第一記憶體模組，且在該時脈信號之奇數循環上跨越該位址/控制匯流排將命令發佈至該第二記憶體模組。
3. 如請求項1之記憶體結構，其中該記憶體控制器經組態以在將一後續命令發佈至該複數個記憶體模組之一第一記憶體模組之前等待如由一先前發佈至該複數個記憶體模組之該第一記憶體模組之命令所判定之至少一時間 段，且該記憶體控制器經進一步組態以在如由該先前發佈至該複數個記憶體模組之該第一記憶體模組之命令所判定之該時間段期間將一命令發佈至該複數個記憶體模組之一第二記憶體模組。
4. 如請求項1之記憶體結構，其中該記憶體結構安置於一攜帶型通信器件內。
5. 如請求項1之記憶體結構，其中該記憶體控制器經組態以在發佈該第一命令時啟動一第一晶片選擇信號且在發佈該第二命令時啟動一第二晶片選擇信號。
6. 如請求項1之記憶體結構，其中該時間段與該第一命令相關聯。
7. 一種記憶體結構，其包含一記憶體控制器，其經組態以接收一時脈信號且經由一單一位址/控制匯流排而耦接至一第一記憶體模組及一第二記憶體模組；其中該記憶體控制器經組態以將一單獨晶片選擇信號發送至該第一記憶體模組及該第二記憶體模組之每一記憶體模組；其中該記憶體控制器經組態以經由一第一資料匯流排從該第一記憶體模組接收一第一組資料及經由一第二資料匯流排從該第二記憶體模組接收一第二組資料；其中該記憶體控制器在將一後續命令發佈至該第一記憶體模組之前等待基於一先前發佈至該第一記憶體模組之命令所判定之至少一時間段，且其中該記憶體控制器 跨越該位址/控制匯流排將命令之發佈多工至該第一記憶體模組及該第二記憶體模組以最佳化該位址/控制匯流排之頻寬使用。
8. 如請求項7之記憶體結構，其中該記憶體結構安置於一攜帶型器件內。
9. 一種記憶體結構，其包含：一記憶體控制器，其經組態以接收一時脈信號且經由一單一位址/控制匯流排而耦接至複數個記憶體模組；其中該記憶體控制器經組態以在將一單獨晶片選擇信號發送至該複數個記憶體模組中之每一記憶體模組與將同一晶片選擇信號發送至該複數個記憶體模組中之每一記憶體模組之間切換；其中在該記憶體控制器經組態以將一單獨晶片選擇信號發送至該複數個記憶體模組中之每一記憶體模組時，該記憶體控制器經進一步組態以跨越該位址/控制匯流排將一第一命令發佈至該複數個記憶體模組中之一第一者，且在該第一命令之該發佈之後的一時間段期間跨越該位址/控制匯流排將一第二命令發佈至該複數個記憶體模組中之一第二者；且其中在該記憶體控制器經組態以將同一晶片選擇信號發送至該複數個記憶體模組中之每一記憶體模組時，該記憶體控制器經進一步組態以跨越該位址/控制匯流排將一第一命令發佈至該複數個記憶體模組中之任一者，且跨越該位址/控制匯流排將一後續第二命令發佈至該複數 個記憶體模組中之任一者。
10. 如請求項9之記憶體結構，其中在該記憶體控制器經組態以將一單獨晶片選擇信號發送至該複數個記憶體模組中之每一記憶體模組時，該記憶體控制器經進一步組態以在將一後續命令發佈至該複數個記憶體模組之一第一記憶體模組之前等待如由一先前發佈至該複數個記憶體模組之該第一記憶體模組之命令所判定的至少一時間段，且該記憶體控制器經進一步組態以在如由該先前發佈至該複數個記憶體模組之該第一記憶體模組之命令所判定的該時間段期間將一命令發佈至該複數個記憶體模組之一第二記憶體模組。
11. 如請求項9之記憶體結構，其中該記憶體結構安置於一攜帶型通信器件內。
12. 一種方法，其包含：識別一時脈信號之一循環為一偶數循環或一奇數循環；跨越一位址/控制匯流排將一第一晶片選擇信號及一第一命令發佈至一第一記憶體模組；及在該第一命令之發佈之後的一時間段期間跨越該位址/控制匯流排將一第二晶片選擇信號及一第二命令發佈至一第二記憶體模組，其中該第一命令在該時脈信號之一偶數循環上經發佈至該第一記憶體模組且其中該第二命令在該時脈信號之一奇數循環上經發佈至該第二記憶體模組。
13. 如請求項12之方法，其中該時間段與該第一命令相關聯。
14. 一種方法，其包含：跨越一位址/控制匯流排將一第一晶片選擇信號及一第一命令發佈至一第一記憶體模組；在該第一命令之該發佈之後的一第一時間段期間跨越該位址/控制匯流排將一第二晶片選擇信號及一第二命令發佈至一第二記憶體模組；在至少該第一時間段之後跨越該位址/控制匯流排將一第三晶片選擇信號及一第三命令發佈至該第一記憶體模組；及在該第二命令之發佈之後的至少一第二時間段之後將一第四晶片選擇信號及一第四命令發佈至該第二記憶體模組。
15. 如請求項14之方法，其進一步包含：監視一包含偶數循環及奇數循環之時脈信號；僅在一偶數時脈循環上將一命令發佈至該第一記憶體模組；及僅在一奇數時脈循環上將一命令發佈至該第二記憶體模組。
16. 如請求項14之方法，其中該第一時間段與該第一命令相關聯且該第二時間段與該第二命令相關聯。
17. 如請求項14之方法，其進一步包含將命令多工至該第一記憶體模組及該第二記憶體模組 以最佳化該位址/控制匯流排之頻寬使用。
18. 如請求項17之方法，其中該第一時間段與該第一命令相關聯且該第二時間段與該第二命令相關聯。
19. 一種方法，其包含：在一記憶體控制器處接收一時脈信號，該記憶體控制器耦接至複數個記憶體模組，其中該記憶體控制器經由一共同位址/控制匯流排耦接至該複數個記憶體模組之每一記憶體模組，且其中該記憶體控制器經組態以將一單獨晶片選擇信號發送至該複數個記憶體模組中之每一記憶體模組；跨越該位址/控制匯流排將一第一命令發佈至該複數個記憶體模組中之一第一者；及在該第一命令之該發佈之後的一時間段期間跨越該位址/控制匯流排將一第二命令發佈至該複數個記憶體模組中之一第二者。
20. 如請求項19之方法，其中該時脈信號包含偶數循環與奇數循環，其中該複數個記憶體模組包含一第一記憶體模組及一第二記憶體模組，且其中該記憶體控制器在該時脈信號之偶數循環上將命令發佈至該第一記憶體模組，且在該時脈信號之奇數循環上將命令發佈至該第二記憶體模組。
21. 如請求項19之方法，其中該記憶體控制器經組態以在將一後續命令發佈至該複數個記憶體模組之一第一記憶體模組之前等待如由一先前發佈至該複數個記憶體模組之 該第一記憶體模組之命令所判定之至少一時間段，且該記憶體控制器經進一步組態以在如由該先前發佈至該複數個記憶體模組之該第一記憶體模組之命令所判定之該時間段期間將一命令發佈至該複數個記憶體模組之一第二記憶體模組。
22. 如請求項19之方法，其中該記憶體結構安置於一通信器件內。
23. 如請求項19之方法，其中該記憶體控制器經組態以在發佈該第一命令時啟動一第一晶片選擇信號且在發佈該第二命令時啟動一第二晶片選擇信號。
24. 如請求項19之方法，其中該時間段與該第一命令相關聯。
25. 一種裝置，其包含：用於儲存資料之構件，其中該用於儲存資料之構件包含複數個記憶體模組；用於控制記憶體之構件，其中該用於控制記憶體之構件經組態以接收一時脈信號並耦接至該複數個記憶體模組；其中該用於控制記憶體之構件經組態以經由一共同位址/控制匯流排耦接至該複數個記憶體模組之每一記憶體模組；其中該用於控制記憶體之構件經組態以將一單獨晶片選擇信號發送至該複數個記憶體模組中之每一記憶體模組；及 其中該用於控制記憶體之構件經進一步組態跨越該位址/控制匯流排將一第一命令發佈至該複數個記憶體模組中之一第一者，及在該第一命令之該發佈之後的一時間段期間跨越該位址/控制匯流排將一第二命令發佈至該複數個記憶體模組中之一第二者。
26. 如請求項25之裝置，其中該用於控制記憶體之構件經組態以在將一後續命令發佈至該複數個記憶體模組之一第一記憶體模組之前等待如由一先前發佈至該複數個記憶體模組之該第一記憶體模組之命令所判定之至少一時間段，且經進一步組態以在如由該先前發佈至該複數個記憶體模組之該第一記憶體模組之命令所判定之該時間段期間將一命令發佈至該複數個記憶體模組之一第二記憶體模組。
27. 一種包含程式碼之非過渡電腦可讀媒體，當由一處理器所執行時造成該處理器：在一記憶體控制器處接收一時脈信號，該記憶體控制器耦接至複數個記憶體模組，其中該記憶體控制器經由一共同位址/控制匯流排耦接至該複數個記憶體模組之每一記憶體模組，且其中該記憶體控制器經組態以將一單獨晶片選擇信號發送至該複數個記憶體模組中之每一記憶體模組；跨越該位址/控制匯流排將一第一命令發佈至該複數個記憶體模組中之一第一者；及在該第一命令之該發佈之後的一時間段期間跨越該位 址/控制匯流排將一第二命令發佈至該複數個記憶體模組中之一第二者。
28. 如請求項27之非過渡電腦可讀媒體，其中該時脈信號包含偶數循環與奇數循環，其中該複數個記憶體模組包含一第一記憶體模組及一第二記憶體模組，且其中該處理器在該時脈信號之偶數循環上將命令發佈至該第一記憶體模組，且在該時脈信號之奇數循環上將命令發佈至該第二記憶體模組。
29. 一種裝置，其包含：用於儲存資料之構件，其中該用於儲存資料之構件包含一第一記憶體模組及一第二記憶體模組；用於控制記憶體之構件，其中該用於控制記憶體之構件經組態以接收一時脈信號並經由一單一位址/控制匯流排耦接至該第一記憶體模組及該第二記憶體模組；其中該用於控制記憶體之構件經組態以將一單獨晶片選擇信號發送至該第一記憶體模組及該第二記憶體模組之每一者；其中該用於控制記憶體之構件經組態以經由一第一資料匯流排從該第一記憶體模組接收一第一組資料及經由一第二資料匯流排從該第二記憶體模組接收一第二組資料；其中該用於控制記憶體之構件在將一後續命令發佈至該第一記憶體模組之前等待基於一先前發佈至該第一記憶體模組之命令所判定之至少一時間段，且其中該用於 控制記憶體之構件跨越該位址/控制匯流排將命令之發佈多工至該第一記憶體模組及該第二記憶體模組。
30. 如請求項29之裝置，其中該用於控制記憶體之構件安置於一通信器件內。
31. 一種裝置，其包含：用於儲存資料之構件，其中該用於儲存資料之構件包含複數個記憶體模組；用於控制記憶體之構件，其中該用於控制記憶體之構件經組態以接收一時脈信號並經由一單一位址/控制匯流排耦接至該複數個記憶體模組；其中該用於控制記憶體之構件經組態以在發送一單獨晶片選擇信號至該複數個記憶體模組之每一記憶體模組與發送相同的晶片選擇信號至該複數個記憶體模組之每一記憶體模組之間切換；其中當該用於控制記憶體之構件經組態以發送該單獨晶片選擇信號至該複數個記憶體模組之每一記憶體模組時，該用於控制記憶體之構件經進一步組態以跨越該位址/控制匯流排發佈一第一命令至該複數個記憶體模組之一第一者，及在該第一命令之該發佈之後的一時間段期間跨越該位址/控制匯流排發佈一第二命令至該複數個記憶體模組之一第二者；及其中當該用於控制記憶體之構件經組態以發送相同的晶片選擇信號至該複數個記憶體模組之每一記憶體模組時，該用於控制記憶體之構件經進一步組態以跨越該位 址/控制匯流排發佈一第一命令至該複數個記憶體模組之任一者，及跨越該位址/控制匯流排發佈一後續第二命令至該複數個記憶體模組之任一者。
32. 如請求項31之裝置，其中當該用於控制記憶體之構件經組態以發送一單獨晶片選擇信號至該複數個記憶體模組之每一記憶體模組時，該用於控制記憶體之構件經進一步組態以在將一後續命令發佈至該複數個記憶體模組之一第一記憶體模組之前等待如由一先前發佈至該複數個記憶體模組之該第一記憶體模組之命令所判定之至少一時間段，且經進一步組態以在如由該先前發佈至該複數個記憶體模組之該第一記憶體模組之命令所判定之該時間段期間將一命令發佈至該複數個記憶體模組之一第二記憶體模組。
33. 如請求項31之裝置，其中該用於控制記憶體之構件安置於一通信器件內。
34. 一種包含程式碼之非過渡電腦可讀媒體，當由一處理器所執行時造成該處理器：識別一時脈信號之一循環為一偶數循環或一奇數循環；跨越一位址/控制匯流排將一第一晶片選擇信號及一第一命令發佈至一第一記憶體模組；及在該第一命令之發佈之後的一時間段期間跨越該位址/控制匯流排將一第二晶片選擇信號及一第二命令發佈至一第二記憶體模組，其中該第一命令在該時脈信號之一 偶數循環上經發佈至該第一記憶體模組且其中該第二命令在該時脈信號之一奇數循環上經發佈至該第二記憶體模組。
35. 如請求項34之非過渡電腦可讀媒體，其中該時間段與該第一命令相關聯。
36. 一種包含程式碼之非過渡電腦可讀媒體，當由一處理器所執行時造成該處理器：跨越一位址/控制匯流排將一第一晶片選擇信號及一第一命令發佈至一第一記憶體模組；在該第一命令之發佈之後的一第一時間段期間跨越該位址/控制匯流排將一第二晶片選擇信號及一第二命令發佈至一第二記憶體模組；在該第一時間段之後跨越該位址/控制匯流排將一第三晶片選擇信號及一第三命令發佈至該第一記憶體模組；及在該第二命令之發佈之後的至少一第二時間段期間將一第四晶片選擇信號及一第四命令發佈至該第二記憶體模組。
37. 如請求項36之非過渡電腦可讀媒體，其進一步包含程式碼，當由該處理器所執行時造成該處理器：監視一包含偶數循環及奇數循環之時脈信號；僅在一偶數時脈循環上將一命令發佈至該第一記憶體模組；及僅在一奇數時脈循環上將一命令發佈至該第二記憶體模組。