TWI307113B - A layout architecture having high-performance and high-density design - Google Patents
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Description
1307113 - P2005-065-TW-A 19184twf.doc/e 九、發明說明： 【考X明所屬之技術領域】 士發明是有關於一種佈局架構，且特別是有關於一種 〃、有兩性能及高密度設計之佈局架構。 【先前技術】 習知知標準單^»_)之佈局架構圖。 分別：Γ C1〜C4位於導體T1及導體T2之間，並可 功能。於是，碑進蛋-m 不法斋、反相盗等不同之 不同之寛产兀〜C4隨著功能的複雜度而配置 所以在圖1中，寬度购大於寬度· 準單元C2之^^下门標準單元C4之佈局面積大於標 較複雜之魏或鶴^U縣作為設計 單元C2適合七之電路的佈局架構，而標準 路的佈局架構^早之電路或驅動電流較小之電 圖2 A為例舉習知邏輯元 為圖2A之塑4- 千早兀之电路方塊圖。r I圖白邏輯疋件單元的佈局圖。首先，1严说 固2A之邏輯元件單元包含 叫翏考圖 ;輪出一邏輯運算作赛 、""°° 及驅動器21 將輪入虎。預驅動器20的及n ^ 1 ⑴入k唬進行邏輯運算 0及閘Gl、Q2 G3進行運算後，再經由^ 反或閘G3,而反 2:，分別具有電源電的佈局中，導發 201及導體204分別連接5 b C及接地電壓咖。導麯 刀別連接至？型金屬氧 導體
卞蛉姐（metaI 1307113 - P2005-065-TW-A 19184twf.doc/e
oxide semiconductor，以下簡稱 MOS )區 202 及 N 型 MOS 區203。在導體201及導體204之間形成一方形佈局以達 成預驅動器20之功能。驅動器21包含p型區212、 N型MOS區213及導體201、204。驅動器21與預驅動器 20的不同點在於，由於驅動器21需提供較大之電流，所 以驅動器21之P型MOS區212及N型MOS區213需要 較大之佈局面積。但在導體201至導體2〇4之間之同—言 度下，驅動益21之佈局寬度需大於預驅動器2〇之佈* 度’而造成整體佈局寬度過寬。若藉由增加導體及 之間的高度來增加佈局面積，雖然驅動器21 可大幅減少，但同樣被配置於導體2〇1及2〇4 ° 標準單元（例如預驅動器2〇)卻會因此增加:曰j 預驅動器20為小電流結構，所需元件 貝仁由於 無法做最有效之利用造成預驅_ 2 、’因此面積 圖3為美國專利公告第Us&2=布f面積的浪費。 單元的佈局_之佈局圖。請參,·，/麵示麟邏輯 決圖1之習知驅動器21 g要較大’此習知技術可解 32之P型MOS區322位於導體3〇2。見又的問題。驅動器 32在導體301、303之高度皆可執广之下方，於是驅動器 器31位於3〇1、302間則擁有較低===饰局，而預驅動 預驅動器31的佈局面積浪費。但：二度。此設計可避免 別於P型MOS區322之整堍而—I /佈局架構最大缺點有 323之面積採分離形式，此分離=式生N型MOS區321、 用而需重複設計，使得複雜度部分電路無法共 曰〇亚各易造成部分佈局面 1307113 P2005-065-丁 W-A l9184twf.doc/e 積浪費。且連接線過長，造成繞線難度增加。 【發明内容】 本發明的目的就是在提供一種具有高性能及高密度 設計之佈局架構，元件區完整且具對稱性’可大幅節省佈 局面積及達成高密度架構。再者，此佈局架構可以有效率 地使用佈局面積並滿足高性能設計之需求。 本發明的再一目的是提供一種具有高性能及高密度 設計之佈局架構，可節省佈局面積、增加設計彈性、達成 高密度架構、執行高性能設計及增強驅動能力。 二導體下方。第四 與第四導體之間。 第四元件區’配置於基底並位於第三 本發明提出一種標準單元之佈局架構，用於—積體電 路。佈局架構包含基底、第一導體、第二導體、第三導體、 第四導體、第一元件區、第二元件區、第三元件區、第四 兀件區。第—導體、第二導體、第三導體、第四導體配置 於基底上，用以傳輸第一電壓、第二電壓、第三電壓、第 四電壓。第一元件區配置於基底並鄰近第一導體，第二元 件區配置於基底並鄰近第—元件區，且位於第二導體下 第二7〇件區配置於基底並鄰近第二元件區，且位於第 三元件區 本發明再提出一 一種具有高性能及高密度設計之佈
1307113 P2005-065-TW-A 19184twf.doc/e 第四導體配置於基底上，用以傳輸第一電壓、第二電壓、 第二電壓、第四電壓。第一元件區配置於基底並鄰近該第 $體。第一元件區配置於基底並鄰近第一元件區，且位 於第二導體下方。第三元件區配置於基底並鄰近第二元件 區，且位於第三導體下方。第四元件區，配置於該基底並 位於第三元件區與第四導體之間。
第二佈局區與第一佈局區相接，包含第五導體、第六 導體、第五元件區、第六元件區。第五導體及第六導體配 置於基底上，用以傳輸第五電壓及第六電壓；第五元件區 配置^基底亚鄰近第五導體，第六元件區配置於基底並位 於該第五元件區與第六導體之間。 本發明目採㈣兩導體分別胁兩元倾之上的年 構，不但彻兩導體下之面積執行佈局，_ _ 整之大_來進行元件料且具 執行高性能料及增_魏力#且❹大範圍佈局以 作詳細說 明如下 為讓本發明之上述和其他目的 易懂，下文特舉較佳實施例，並配合_ =點能更明顯 【實施方式】 圖4為本發明實施例之具有高性 一 4 〇 〇的佈局圖。標準單元4⑽包含一 π费度佈局架構 而在基底上設置導體、侧、蝴圖未示出）， 4°3、4。5、術。導馳、4。6具電壓7„術、 土 VCC，導體 404、 1307113 _* P2005-065-TW-A 19184twf.doc/e 408具電壓GND。 元件區402配置多個p型金屬氧化物半導體 oxide semiconductor，以下簡稱M0S)電晶體，元件區4〇2 連接導體401來獲得電壓vcc，元件區4〇2並連接元件區 403。兀件區403配置多個M〇s電晶體，元件區4汜 連接元件區402及元件區405,而元件區4〇3位於導體 下方。元件區4〇3可藉由連接導體4〇4來得到電壓gnd。 元件區405配置多個卩型M〇s電晶體，元件區4〇5連接 兀件區403及兀件區407，而元件區4〇5位於導體4〇6下 方。元件區405可藉由連接導體.來得到電覆vcc。元 件區407配置多個N型M〇s電晶體，元件區仙 導體術來獲得電壓GND，元件區4〇7並連接至元件區 4U> 0 秘A本^例之標準單元铜，由於元件區術及元件區 =、條下之蝴稱_相， 接線長度達到佈局高密度， 4〇5位於導體404及導體4〇6之 卞 導體姻、之存在而必須相互間隔 ^面積不因 之佈局面積增加，使得各元件區 ”於可利用 可達到高性能之設計增加，於是 設計。 『用在一邏輯單元之佈局 本發明實施例彻兩完整4件區置於兩導體之 1307113 P2005-065-TW-A 19184twf.doc/e 下，可滿足例如N型MOS、PSMOS佈局之對稱性，同 時兩導體下之面積可用以佈局，於是可減少佈局面積的浪 費。 圖5為本發明另一實施例之具有高性能及高密度；p準 單元500之佈局架構圖。標準單元5〇〇包含一基底未 示出）’而在基底上設置第一佈局㊣51及第二佈局區5口2。 第-佈局區51包含導體5n、元件區512、元件區513、 導體别。導體511具電壓vcc，導體514具電壓咖。 兀件區512,配置多個p型M〇s電晶體，元件區512 連接至導體511來獲得電壓να>元件區513配置多個n 型MOS電晶體’元件區513連接至導體…來獲得電塵 =體315413並連接至7"件區512。第二佈局區52包 ¥體5以、524、526、528 及主動元件區 522、523、525、 527’第二佈局區52之佈局與圖4之佈局架構伽相同。 =實_之第-佈局區51將輸人信號進行前置邏輯 運异後’經由第二佈局區52輸出，由於第—佈局區51以 較小面積處理小電流信號或簡單邏輯運算，第二 以較大面積處理大電流信號或複雜邏輯運算，L型佈°局架 =可適應第-佈局區51及第二佈局區52之不同面積需 來’且弟二佈局區52之元件區524、526位於兩導體之下， 可利用S導體下之面積佈局且具完整性，目此可擁有較佳 之佈局面積及高密度，以達到高性能之效果。
八圖6，本發明實施例第一佈局區與第二佈局區之位置 刀佈圖°第―佈局區及第二佈局區不限於圖5實施例之L 1307113 P2005-065-TW-A 19184twf.doc/e 型構造，可為第一佈局區之任一面與第二佈局區之任一面 連接之架構。在圖6之佈局架構61〜66中，第一佈局區 611、621、631、641、651、661 輸入信號至第二佈局區 612、 622、《2、642、652、662，第一佈局區與第二佈局區之位 置關係，可增加電路設計之彈性。 。本發明貫施例採第一佈局區及第二佈局區組合之佈局 架，’第二佈弱為第—佈局區之三倍高度，第一佈局區
，相接於第二佈弱。第二佈局區由於兩元件區位於兩 ^體^下，可利用導體下之面積形成兩完整大元件區，因 而郎省佈局面積。 =為本發明實施例含標準單元5〇〇 標準單元7〇1〜7〇8、5〇0，標準單元因2 而^準ΐ *構可设計為執行高驅動功能例如大電流設計， :準早疋701〜.則執行-般驅動功能例如小電流設 細冓上發明之具有高性能及高密度設計之佈 達成高密度架椹:: 兩大主動元件區，利於 以節省接；點之：,可將^觸點移至鄰近佈局區 大範圍佈局以執疒疋可大幅郎省面積’因而可使用 雖炒U 能力。 限定本;明揭露如上，然其並非用以 和範圍内，當可作此^ ^ ’在不麟本發明之精神 乍二4之更動與潤飾，因此本發明之保護 1307113 ' P2005-065-TW-A 19184twf.doc/e f當視_之_料概_界定 【圖式簡單說明】 圖1為習知佈局架構之分佈圖。 圖2A為習知一邏輯元件單元之電路方塊圖。 圖2B為圖2A之習知邏輯元件單元的佈局圖。 Ξ 3為習知之用於邏輯單元㈣局㈣之佈局圖。 圖4為本發明實施例之且.古純处这古$由认
400的佈局圖。 ”有回性就㈣度佈局料 加發明另—實施例之具有高性能及高密度❸ 木構500的佈局圖。 圖6為本發明實闕第—佈局區與第二佈局區之位 分佈圖。 圖7為本發明實施例含佈局架構5〇〇之驅動單元的 局圖。 【主要元件符號說明】 20、 31 :預驅動器 51、 611、621 ' 631、641、651 ' 661 :第一佈局區 21、 32 :驅動器 52、 612、622、632、642、652、662 :第二佈局區 202、203、212、213、32卜 322、323、402、403、 405、407、512、513、522、523、525、527 :元件區 400、500、61 〜66、500、701 〜708、C1 〜C4 :佈局 架構 B1 :緩衝器 12 0” 1307113 ' P2005-065-TW-A 19184twf.doc/e G卜G2、G3 :邏輯閘 Ή、T2、2(H、204、3(H、302、303、401：、404、406、408、 511、514、52卜 524、526、528 :導體 HI :高度 W1〜W4 :寬度
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Claims (1)
1307113 '冷^月巧日修(要)正替換頁I 97.12.23 十、申請專利範圍： 1. 一種標準單元之佈局架構，用於一積體電路，該佈 局架構包含： 一基底； 一第一導體，配置於該基底上，用以傳輸第一電壓； 一第二導體，配置於該基底上，用以傳輸第二電壓； 一第三導體，配置於該基底上，用以傳輸第三電壓； 一第四導體，配置於該基底上，用以傳輸第四電壓； 一第一元件區，配置於該基底並鄰近該第一導體； 一第二元件區，配置於該基底並鄰近該第一元件區， 且位於該第二導體下方； 一第三元件區，配置於該基底並鄰近該第二元件區， 且位於該第三導體下方；以及 一第四元件區，配置於該基底並位於該第三元件區與 該第四導體之間。 2. 如申請專利範圍第1項標準單元之佈局架構，其中 該第二元件區藉由電性連接該第二導體以獲得該第二電 壓。 3. 如申請專利範圍第1項標準單元之佈局架構，其中 該第三主動元件區藉由電性連接該些第三導體以獲得該第 三電壓。 4. 如申請專利範圍第1項標準單元之佈局架構，其中 該第一電壓及該第三電壓為電源電壓。 5. 如申請專利範圍第1項標準單元之佈局架構，其中 該第二電壓及該第四電壓為接地電壓。 14 1307113 P2005-065-TW-A 19184twf.doc/e 6. 如申請專利範圍第1項標準單元之佈局架構，其中 該第一元件區及該第三元件區皆為P型MOS ( metal oxide semiconductor，金屬氧化物半導體）電晶體區。 7. 如申請專利範圍第1項標準單元之佈局架構，其中 該第二元件區及該第四元件區皆為N型MOS電晶體區。 8. —種標準單元之佈局架構，用於一積體電路，該佈 局架構包含： 一基底； _ 一第一佈局區，包含： 一第一導體，配置於該基底上，用以傳輸第一電 壓； 一第二導體，配置於該基底上，用以傳輸第二電 壓； 一第三導體，配置於該基底上，用以傳輸第三電 壓； 一第四導體，配置於該基底上，用以傳輸第四電 ，壓; 一第一元件區，配置於該基底並鄰近該第一導體； 一第二元件區，配置於該基底並鄰近該第一元件 區，且位於該第二導體下方； 一第三元件區，配置於該基底並鄰近該第二元件 區，且位於該第三導體下方；以及 一第四元件區，配置於該基底並位於該第三元件 區與該第四導體之間；以及 一第二佈局區，與第一佈局區相接，包含：
15 1307113 • P2005-065-TW-A 19184twf.doc/e 一第五導體，配置於該基底上，用以傳輸第五電 壓； 一第六導體，配置於該基底上，用以傳輸第六電 壓； 一第五元件區，配置於該基底並鄰近該第五導 體；以及 一第六元件區，配置於該基底並位於該第五元件 區與該第六導體之間。 > 9.如申請專利範圍第8項標準單元之佈局架構，其中 該第二元件區藉由電性連接該第二導體以獲得該第二電 壓。 10. 如申請專利範圍第8項標準單元之佈局架構，其中 該第三主動元件區藉由電性連接該些第三導體以獲得該第 三電壓。 11. 如申請專利範圍第8項標準單元之佈局架構，其中 該第一電壓、該第三電壓及第五電壓為電源電壓。 > 12.如申請專利範圍第8項標準單元之佈局架構，其中 該第二電壓、該第四電壓及第六電壓為接地電壓。 13. 如申請專利範圍第8項標準單元之佈局架構，其中 該第一元件區、該第三元件區及該第五元件區皆為P型 MOS (metal oxide semiconductor，金屬氧化物半導體）電 晶體區° 14. 如申請專利範圍第8項標準單元之佈局架構，其中 該第二元件區、該第四元件區及該第六元件區皆為N型 MOS電晶體區。 16
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