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TWI276215B - Semiconductor device having adhesion increasing film and method of fabricating the same - Google Patents

Semiconductor device having adhesion increasing film and method of fabricating the same Download PDF

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TWI276215B
TWI276215B TW094118101A TW94118101A TWI276215B TW I276215 B TWI276215 B TW I276215B TW 094118101 A TW094118101 A TW 094118101A TW 94118101 A TW94118101 A TW 94118101A TW I276215 B TWI276215 B TW I276215B
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TW
Taiwan
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semiconductor device
semiconductor
substrate
film
layer
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Application number
TW094118101A
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English (en)
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TW200605318A (en
Inventor
Osamu Okada
Hiroyasu Jobetto
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Publication of TW200605318A publication Critical patent/TW200605318A/zh
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Description

1276215 • 九、發明說明： " 【發明所屬技術領域】 本發明是有關半導體裝置及其製造方法。 【先前技術】 日本特開2003-298005號公報所記載之先前技術的半導 體裝置’因爲在砂基板的尺寸外亦具備有作爲連接端子之錫 銲球（solder ball)，所以將上面具有複數個連接銲墊之矽基 板在基板的上面介由黏著層來進行黏著，並在矽基板之周圍 φ 中的基板之上面設置絕緣層，在矽基板及絕緣層的上面設有 上層絕緣膜，在上層絕緣膜之上面使上層配線連接設置於矽 基板的連接銲墊，將除了上層配線之連接銲墊部之外的部分 以最上層絕緣膜來覆蓋，在上層配線之連接銲墊部上具有設 置錫銲球的構成。 【發明內容】 〔發明所欲解決之問題〕 但是，上述先前技術的半導體裝置，是將矽基板之周側 φ面及基板的上面由聚亞醯胺或環氧樹脂等形成之絕緣層所 覆蓋，因此矽基板之周側面及絕緣層或基板的上面與絕緣層 之密著力降低，由於熱應力或機械應力，在矽基板及絕緣層 之間或基板及絕緣層之間會有產生剝離的問題。 因此，本發明其目的是提供一種半導體裝置及其製造方 法，可用來加大：由矽基板等形成之半導體基板與覆蓋其周 側面之絕緣層，或由基板等形成之基板構件與覆蓋其上面的 絕緣層之間的密著力。 1276215 〔解決問題之手段〕 本發明，是爲了達成上述目的，其特徵爲具備：基板構 件（substrate : 1 )、及設於前述基板構件（1 )上，且，具 有半導體基板（4)及設於該半導體基板（4)上之複數的外 部連接用電極（5、12)至少1個之半導體構成體（2)、及 在對應於前述半導體構成體（2 )的周圍之前述基板構件（1 ) 的領域上所設之絕緣層（1 5 )、及前述半導體構成體（2 ) 的周側面及前述絕緣層（1 5 )之間，對應於前述半導體構成 φ 體（2 )的周圍之前述基板構件（1 )的領域及前述絕緣層（i 5 ) 之間至少在其中一方所設的密著力提高膜（14a、14b )。 〔發明效果〕 若依據本發明，則前述半導體構成體（2 )之周側面及 前述絕緣層（1 5 )之間，對應於前述半導體構成體（2 )的 周圍之前述基板構件（1 )的領域及前述絕緣層（1 5 )之間 至少在其中一方設有密著力提高膜，因此可加大半導體基板 與覆蓋其周側面的絕緣層之間、或基板構件與覆蓋其上面的 φ絕緣層之間的密著力，又可抑制半導體基板與覆蓋其周側面 之絕緣層之間或基板構件與覆蓋其上面的絕緣層之間的熱 應力或機械應力所引起之剝離。 【實施方式】 〔實施發明之最佳形態〕 (第1實施形態） 第1圖是顯示本發明之第1實施形態的半導體裝置之剖 面圖。該半導體裝置是具備平面方形的基板（基板構件）1。 1276215 基板1，譬如，通常是使用作爲印刷基板之材料即可，舉例 而S ’在由玻璃布、玻璃纖維、芳香族聚醯胺（Aramide) 纖維等形成之基材上含浸由環氧系樹脂、聚亞醯胺系樹脂、 BT (雙馬來西醯亞胺·三氮雜苯）樹脂等形成的熱硬化性樹 脂的材料，或僅由環氧系樹脂等之熱硬化性樹脂所構成。 基板1之上面，是使比基板1的尺寸較小某程度之尺寸 之平面方形的半導體構成體2之下面介由黏晶材所形成之黏 著層3而黏著。這種情況下，半導體構成體2具有後述的配 φ 線1 1、柱狀電極12、密封膜13，一般而言被稱爲CSP (晶 片尺寸封裝），特別是如後述，在矽晶圓上形成配線1 1、柱 狀電極1 2、密封膜1 3之後，係採用由晶片切割來獲得各半 導體構成體 2的方法，因此亦可稱爲晶圓等級 CSP (W-CSP)。以下，將說明半導體構成體2之構成。 半導體構成體2是具備砂基板（半導體基板）4。砍基 板4之下面是介由黏著層3而黏著在基板1的上面。在矽基 板4之上面設有預定功能的積體電路（未圖示），在上面周 φ邊部由鋁系金屬等形成之複數個連接銲墊5係連接設置於積 體電路。除了連接銲墊5之中央部之外在矽基板4的上面設 有由氧化矽等形成之絕緣膜6，連接銲墊5之中央部是通過 設於絕緣膜6的開口部7而露出。 絕緣膜6之上面是設有由環氧系樹脂或聚亞醯胺系樹脂 形成之保護膜8。這種情況下，絕緣膜6對應於開口部7的 部分中之保護膜8設有開口部9。在保護膜8之上面設有由 銅等形成之襯底金屬層1〇。在襯底金屬層10的上面全體設 1276215 4 有由銅形成之配線11。含襯底金屬層10之配線11的一端 ^ 部，是介由兩開口部7、9而連接到連接銲墊5。 在配線11之連接銲墊部上面設有由銅形成之柱狀電極 (外部連接用電極）1 2。在含配線1 1的保護膜8之上面， 由環氧系樹脂或聚亞醯胺系樹脂所形成之密封膜1 3係設置 成使其上面與柱狀電極12的上面爲同一面。是以，被稱爲 W-CSP之半導體構成體2係含有矽基板4、連接銲墊5、絕 緣膜6，更包含有保護膜8、配線1 1、柱狀電極12、密封膜 φ 1 3而構成。 半導體構成體2的周側面，在其周圍中之基板1的上面 及半導體構成體2之上面連續地設置有由矽烷偶合劑等所形 成之密著力提高膜14a、14b、14c。設於半導體構成體2的 周側面之密著力提高膜14a的周圍中在設於基板1之上面的 密著力提高膜1 4b之上面是平面形狀或方形框狀的絕緣層 1 5且使其上面設置成與設於半導體構成體2之上面的密著 力提高膜14c之上面大致爲同一面。絕緣層15,通常是被稱 馨爲預浸料坯（pre-preg )材，譬如，是由玻璃布 '玻璃纖維、 芳香族聚醯胺纖維等所形成之基材上含浸由環氧系樹脂、聚 亞醯胺系樹脂、B T樹脂等所形成之熱硬化性樹脂漬所構成。 在設於半導體構成體2之上面的密著力提高膜1 4a及絕 緣層1 5之上面的上層絕緣膜！ 6係將其上面設置成平坦。上 層絕緣膜16，是使用強化（build up)基板，通常稱爲強化材， 譬如’將由纖維或塡充料等形成之補強材分散於由環氧系樹 月旨、聚亞醯胺系樹脂、BT樹脂等所形成之熱硬化性樹脂中 1276215 ' 所構成。這種情況下，纖維是爲玻璃纖維或芳香族聚醯胺纖 維等。塡充材係砂石塡充材或陶瓷系塡充材等。 在對應於柱狀電極1 2之上面中央部的部分中，上層絕 緣膜1 6及密著力提高膜1 4c設置有開口部1 7。在上層絕緣 膜16之上面設置有由銅等所形成之上層襯底金屬層18。在 上層襯底金屬層18之上面全體設置有由銅所形成之上層配 線1 9。含有上層襯底金屬層1 8的上層配線1 9之一端部，是 介由上層絕緣膜1 6的開口部1 7而連接到柱狀電極1 2之上 φ 面，另一端側是爲連接銲墊部。 在含有上層配線1 9之上層絕緣膜1 6的上面是設有由抗 錫銲劑（solder resist)等所形成之最上層絕緣膜20。對應於 上層配線1 9之連接銲墊部的部分中的最上層絕緣膜20設置 有開口部21。在開口部21內及其上方錫銲球22被設置成連 接到上層配線1 9之連接銲墊部。複數個錫銲球22，是在最 上層絕緣膜20上配置成矩陣狀。 在基板1之下面，是設有與絕緣層1 5相同的材料所形 0成之第1下層絕緣膜23。在第1下層絕緣膜23的下面，是 設有與上層絕緣膜1 6相同的材料所形成之第2下層絕緣膜 24。在第2下層絕緣膜24之下面，是設有與最上層絕緣膜 20相同的材料所形成之最下層絕緣膜25。 如上所述，該半導體裝置在半導體構成體2及覆蓋其周 側面的絕緣層15之間設有密著力提高膜14a，因此可用來加 大由矽基板4及覆蓋其周側面的預浸料坯材形成之絕緣膜 1 5之間的密著力，又，可用來加大由環氧系樹脂等所形成之 1276215 * 密封膜1 3及由覆蓋其周側面之預浸料坯材所形成之絕緣膜 — 1 5之間的密著力。 其結果，可用來抑制矽基板4及覆蓋其周側面的絕緣層 1 5之間的熱應力或機械應力所引起的剝離，又，可用來抑制 密封膜1 3及覆蓋其周側面的絕緣層1 5之間的熱應力或機械 應力所引起之剝離。 又，在基板1之上面介由密著力提高膜1 4b設有絕緣層 1 5，因此可加大基板1與覆蓋其上面的絕緣層1 5之間的密 φ 著力。其結果，可抑制基板1及覆蓋其上面的絕緣層15之 間的熱應力或機械應力所引起之剝離。 又，在半導體構成體2之上面介由密著力提高膜14c設 有上層絕緣膜16,因此可加大由環氧系樹脂等所形成之密封 膜1 3及由覆蓋其上面的強化材料所形成之上層絕緣膜1 6之 間的密著力。其結果，可抑制密封膜1 3及覆蓋其上面的上 層絕緣膜1 6之間的熱應力或機械應力所引起之剝離。 在此處，將基板1之尺寸作成比半導體構成體2的尺寸 φ加大某程度，是因應於矽基板4上之連接銲墊5的數量之增 加，而將錫銲球22之配置領域加大到比半導體構成體2的 尺寸更大某個程度，因而將上層配線1 9之連接銲墊部（最 上層絕緣膜20的開口部2 1內之部分）的尺寸及間距作成比 柱狀電極1 2之尺寸及間距更大之故。 因此，配置成矩陣狀之上層配線1 9的連接銲墊部，不 僅對配置在應於半導體構成體2之領域，而且亦配置在對應 於半導體構成體2的周側面之外側所設置的絕緣層1 5之領 -10- 1276215 域上。亦即，配置成矩陣狀的錫銲球2 2之中’至少最外周 的錫銲球2 2是配置成比半導體構成體2位於更外側之周圍。 其次，將對該半導體裝置之製造方法的一例加以說明’ 首先，將對半導體構成體2之製造方法的一例加以說明。這 種情形，首先，如第2圖所示，準備：在晶圓狀態之砂基板 (半導體基板）4上設置有由鋁系金屬等所形成之連接銲墊 5，由氧化矽等所形成之絕緣膜6及由環氧系樹脂或聚亞醯 胺系樹脂等所形成之保護膜8，使連接銲墊5之中央部介由 φ 絕緣膜6及保護膜8上所形成的開口部7、9而露出。上述 中，在晶圓狀態之矽基板4，是在形成各半導體構成體的領 域上形成預定功能之積體電路，而連接銲墊5係分別電性連 接到對應的領域所形成之積體電路。 其次，如第3圖所示，含有介由兩開口部7、9而露出 之連接銲墊5的上面之保護膜8的上面全體上，形成有襯底 金屬層10。這種情況，襯底金屬層1〇可爲僅藉由無電解電 鍍所形成的銅層，亦可爲僅由濺鑛所形成之銅層，又亦可藉 φ由濺鍍在所形成的鈦等之薄膜層上，以濺鍍來形成銅層。 其次，在襯底金屬層10之上面來形成電鍍保護膜 (plating resist)31之圖形。這種情況下，在對應於配線11 形成領域的部分中之電鍍保護膜3 1上形成有開口部32。其 次，藉著將襯底金屬層1 〇作爲電鍍電流路徑而進行銅的電 解電鍍，在電鍍保護膜31之開口部32內的襯底金屬層10 之上面形成配線1 1。其次，將電鍍保護膜3 1剝離。 其次，如第4圖所示，在含有配線1 1的襯底金屬層10 1276215 β 之上面來形成電鍍保護膜31之圖形。這種情況下，在對應 ^ 於柱狀電極1 2之形成領域的部分中之電鍍保護膜3 3上形成 有開口部34。其次，藉著將襯底金屬層1 0作爲電鍍電流路 徑而進行銅電解電鍍，而在電鍍保護膜33之開口部34內的 配線1 1之連接銲墊部上面形成柱狀電極1 2。其次，將電鍍 保護膜3 3剝離，接著，將配線1 1作爲遮罩而將襯底金屬層 1 〇的不要部分蝕刻並加以除去，則如第5圖所示，僅在配線 11下殘留有襯底金屬層10。 φ 其次，如第6圖所示，利用網版印刷法、旋塗法、刮塗 法等，將由環氧系樹脂或聚亞醯胺系樹脂等所形成之密封膜 13使其厚度比柱狀電極12的高度更厚的方式形成在含有柱 狀電極1 2及配線1 1的保護膜8之上面全體。因此，這種狀 態下，柱狀電極1 2之上面是由密封膜1 3所覆蓋。 其次，適當地硏磨密封膜1 3及柱狀電極1 2之上面側， 如第7圖所示，使柱狀電極12之上面露出，並且將含有該 露出的柱狀電極1 2之上面的密封膜1 3之上面予以平坦化。 馨在此處，適當地硏磨柱狀電極1 2之上面側，是因爲由電解 電鍍形成柱狀電極1 2的高度有誤差，爲了消除該誤差，因 而欲將柱狀電極1 2之高度形成均勻之故。 其次，如第8圖所示，在矽基板4之下面全體形成黏著 層3。黏著層3,是由市售的環氧系樹脂、聚亞醯胺系樹脂 等之黏晶材作爲黏晶薄0吴（die attachment film)而構成者，藉 由加熱加壓而在半硬化的狀態下固定於矽基板4上。其次， 將固定於矽基板4上之黏著層3貼合於切割膠帶（未圖示）， -12- 1276215 * 經過第9圖所示切割製程之後’從切割膠帶剝離時’則在矽 ^ 基板4的下面可獲得複數個具有黏著層3之半導體構成體2。 其次，將說明使用以此方式所獲得之半導體構成體2， 而製造第1圖所示之半導體裝置的情況之一例。首先，如第 10圖所示，準備具有可形成複數個第1圖所示之完成的半導 體裝置之面積的基板1。雖然基板1並無限定的意義，譬如， 可爲平面方形。基板1是在玻璃布等所形成之基材上含浸由 環氧系樹脂等所形成之熱硬化性樹脂，使熱硬化性樹脂硬化 Φ 後形成薄板狀者。 其次，在基板1之上面的預定複數部位上分別黏著在半 導體構成體2的矽基板4之下面所黏著的黏著層3。於此之 黏著，是藉由加熱加壓使黏著層3硬化。其次，如第1 1圖 所示，在半導體構成體2的周側面，在其周圍中之基板1的 上面及半導體構成體2的上面連續地形成有由矽烷偶合劑所 形成的密著力提高膜14a、14b、14c。 密著力提高膜14a、14b、14c之形成方法，是以網版印 鲁刷法、凹版輪轉印刷法、噴霧印刷法、凸版印刷法、噴墨印 刷法、旋塗法、刮塗法、細縫塗布法（slit coating)、網眼塗 布法、浸漬塗布法、CVD法（化學氣相沈積法）等其中之一 皆可。砂院偶合劑方面，可爲原液，或者亦可爲以有機溶劑 (較佳是乙醇系）或水等稀釋者。 矽烷偶合劑方面，是γ-( 2-氨乙基）氨丙基甲氧基矽烷、 γ- ( 2-氨乙基）氨丙基乙氧基矽烷、γ一（ 2-氨乙基）氨 丙基二甲基氧基矽烷、氨基矽烷、γ一甲基丙烯醯氧基丙基三 1276215 甲氧基石夕院、γ-甲基丙嫌醯氧基丙基二甲基氧基砍院、γ一甲
W 基丙烯醯氧基丙基三乙氧基矽烷、γ-環氧丙氧基丙基三甲氧 基矽烷、γ-環氧丙氧基丙二甲基氧基矽烷、γ-甲基丙烯醯氧 基丙基二乙氧基矽烷、γ-環氧丙氧基丙基三乙氧基矽烷、γ-酼基丙氧基丙基三甲氧基矽烷、甲基三甲氧基矽烷、甲基三 乙氧基矽烷、乙烯基三醋酸基矽烷、六甲基二矽氧烷、γ-苯 胺丙氧基三甲氧基矽烷、乙烯基三甲氧基矽烷、乙烯基三乙 氧基矽烷、γ_酼基丙氧基二甲基氧矽烷、甲基三乙氧基矽 • 烷、二甲基二氯矽烷、三甲基乙氧基矽烷、乙烯基三氯矽烷、 乙烯基三乙氧基矽烷、乙烯基三個（β甲氧基乙氧基）矽烷、 β -（3, 4環氧環己基）乙基三甲氧基矽烷、ρ_苯乙烯基三甲 氧基矽烷、γ-丙烯基三甲氧基矽烷、γ-氨丙基三甲氧基矽 院、氨丙基三乙氧基砂院、γ -二乙氧基砂院- Ν-(ι’ 3-二甲基—亞丁基）丙胺、Ν-酚醛-3-氨丙基三甲氧基矽烷、γ-尿丙基三乙氧基砂院、γ-氯丙基三甲氧基砍院、γ-疏基丙氧 基丙基三甲氧基矽烷、雙（三乙氧基矽烷丙氧基）四硫化物、 鲁γ-異氰酸丙氧基三乙氧基矽烷等，分子中具有一般式 (CnH2n+10) m-Si_ (但，n、m=l、2、3)的材料即可。 其次，如第12圖所示，在設於半導體構成體2之周側 面的密著力提高膜14a之周圍中的基板1之上面所設的密著 力提高膜1 4b之上面，將格子狀的3片絕緣層形成用薄板1 5 a 以銷等（未圖示）來定位並配置成積層，又在其上面配置上 層絕緣膜形成用薄板1 6 a。又，將與絕緣層形成用薄板1 5 a 相同材料所形成之第1下層絕緣膜形成用薄板2 3 a及與上層 -1 4- 1276215 * 絕緣膜形成用薄板1 6 a相同材料所形成之第2下層絕緣膜 形成用薄板24 a積層並配置在基板1之下面。 格子狀之絕緣層形成用薄板1 5 a，是在由玻璃布等所形 成之基材上含浸由環氧系樹脂等所形成之熱硬化性樹脂，將 熱硬化性樹脂作成半硬化狀態（B階段）下形成薄板狀的預 浸料坯材上，利用沖壓、或鑽頭或銑床加工等，可獲得形成 複數個方形之開口部3 5。上層絕緣膜形成用薄板1 6 a，雖 然並無限定的意義，但以薄板狀之強化材料爲較佳，該強化 •材料方面，係最初，由環氧系樹脂等所形成之熱硬化性樹脂 中使二氧化矽塡充料混入，而將熱硬化性樹脂作成半硬化狀 態者。 於此，絕緣層形成用薄板1 5 a之開口部3 5的尺寸是比 半導體構成體2之尺寸形成稍大。因此，絕緣層形成用薄板 1 5 a及設於半導體構成體2的周側面之密著力提高膜1 4a之 間形成有間隙36。又，3片的絕緣層形成用薄板1 5a之合計 厚度，是比含有密著力提高膜14c之半導體構成體2的厚度 •更厚某程度，如後述，當被加熱加壓時，形成可充分塡埋間 隙3 6程度之厚度。 這種情況下，絕緣層形成用薄板15a方面，雖然是使用 同樣厚度之薄板，但亦可使用厚度不同的薄板。又，絕緣層 形成用薄板，如上述，雖然可爲2層，但亦可爲1層或4層 以上。還有，上層絕緣膜形成用薄板16 a之厚度，第1圖 中，係爲對應於該形成上層絕緣膜1 6厚度的厚度或比其稍 厚之厚度。 -15- 1276215 其次，如第1 3圖所示，使用一對之加熱加壓板3 7、3 8 從上下來加熱加壓絕緣層形成用薄板1 5 a、上層絕緣膜形成 用薄板16 a、第1下層絕緣膜形成用薄板23 a及第2下層 絕緣膜形成用薄板24 a。於是，使絕緣層形成用薄板1 5 a中 所熔融之熱硬化性樹脂被壓出，來充塡第1 2圖所示的間隙 3 6，藉由其後之冷卻，在設於半導體構成體2之周側面的密 著力提高膜14a之周圍中的基板1之上面所設的密著力提高 膜14b之上面來形成絕緣層15。 | 又，在設於半導體構成體2之上面的密著力提高膜14c 及絕緣層15之上面形成有上層絕緣膜16。又，在基板1之 下面形成有第1下層絕緣膜23及第2下層絕緣膜24。這種 情況下，第1下層絕緣膜形成用薄板23 a是由與絕緣層形 成用薄板15a相同的材料所構成，其熱膨脹係數是相同。又， 第2下層絕緣膜形成用薄板24 a是由與上層絕緣膜形成用 薄板1 6a同樣的材料所構成，其熱膨脹係數是相同。 其結果，將絕緣層1 5之部分中以基板1作爲中心使其 φ上下之材料構成大致成爲對稱，藉由加熱加壓，使絕緣層1 5 的部分中之基板1上的絕緣層形成用薄板1 5 a及上層絕緣膜 形成用薄板1 6 a以及基板1下之第1下層絕緣膜形成用薄 板23 a及第2下層絕緣膜形成用薄板24 a在上下方向大致 對稱地進行硬化收縮，進而在基板1使產生的彎曲被減低， 不會在朝以後之製程的搬送或以後的製程中之加工精度帶 來障礙。此在後述的最下層絕緣膜形成用薄板25 a之情況 亦同樣。 -16- 1276215 又，上層絕緣膜1 6之上面，因爲藉由上側的加熱加壓 板3 7之下面所推壓，所以形成平坦面。又，第2下層絕緣 膜24的下面，是因爲藉由下側之加熱加壓板3 8的上面所推 壓，所以形成平坦面。從而，上層絕緣膜1 6之上面及第2 下層絕緣膜24的下面被平坦化，所以不要硏磨製程。 其次，如第1 4圖所示，藉由照射雷射光束之雷射加工， 而在對應於柱狀電極1 2之上面中央部的部分中之上層絕緣 膜1 6及密著力提高膜1 4c上形成開口部1 7。其次，因應於 φ需要，藉由除膠渣處理可將產生於開口部1 7內等的環氧樹 脂膠渣等除去。 其次，如第15圖所示，含有介由開口部17而露出之柱 狀電極12的上面之上層絕緣膜16的上面全體，藉由銅的無 電解電鍍等，而形成上層襯底金屬層18。其次’在上層襯底 金屬層1 8之上面來形成電鍍保護膜4 1之圖形。這種情況 下，在對應於上層配線1 9形成領域的部分中之電鍍保護膜 41上形成開口部42。 φ 其次，將襯底金屬層1 9作爲電鍍電流路藉由進行銅的 電解電鍍，在電鍍保護膜4 1之開口部42內的上層襯底金屬 層1 8之上面來形成上層配線1 9。其次，將電鍍保護膜4 1 剝離，接著，將上層配線1 9作爲遮罩而將上層襯底金屬層 1 8不要的部分蝕刻並除去，則如第1 6圖所示，僅上層配線 19下方殘留有上層襯底金屬層18。 其次，如第1 7圖所示，利用網版印制法或旋塗法等， 在含有上層配線1 9的上層絕緣膜1 6之上面來形成由錫銲抗 1276215 室劑等所形成之最上層絕緣膜2 0，又，在第2下層絕緣膜 ^ 24的下面形成由與最上層絕緣膜20同樣的材料所形成之最 下層絕緣膜25。這種情況下，在對應於上層配線1 9之連接 銲墊部的部分中之最上層絕緣膜20來形成開口部2 1。其 次，在開口部2 1內及其上方使錫銲球22形成連接於上層配 線1 9的連接銲墊部。 其次，如第1 8圖所示，在相互鄰接之半導體構成體2 間，切斷最上層絕緣膜20、上層絕緣膜1 6、絕緣層15、密 φ 著力提高膜14b、基板1、第1下層絕緣膜23、第2下層絕 緣膜24及最下層絕緣膜25之時，則可獲得複數個第1圖所 示的半導體裝置。 如以上，在以上述製造方法中，將複數個半導體構成體 2介由黏著層3配置在基板1上，並對於複數個半導體構成 體2，來一齊進行上層配線1 9及錫銲球22之形成，其後進 行切斷來獲得複數個半導體裝置，因此可使製造製程簡略 化。又，在第1 3圖所示的製造製程以後，可使複數個半導 •體構成體2與基板1 一起被搬送，因而藉此亦可使製造製程 簡略化。 於此，將對剝離強度試驗之一例加以說明。首先，如第 1 9圖所示，在矽基板4 A的上面形成由環氧系樹脂所形成之 密封膜13A，將密封膜13A之上面進行前處理（脫脂+熱水 洗+水洗），並在密封膜1 3 A的上面形成由矽烷偶合劑所形 成的密著力提高膜14A，在其上面形成由含有環氧系樹脂的 預浸料坯材所形成之絕緣層1 5 A，將設於絕緣層1 5 A之上面 -18- 1276215 的銅層B之-端部對絕緣層15A朝9〇。的方向拉伸。 這種情況下，試料方面，是準備：銅層B係在絕緣層 W之上面由疊層的銅箱所形成之試料（以下，稱爲本試料 1)、及使銅層B由在絕綠隱HA, k 、 仕絶緣層15A之上面形成的銅電鍍層所 形成之試料（以下，稱爲本試料2)。又，爲了比較，參考 第19圖並加以說明，準備不具有密著力提高膜14A，在密 封膜13A的上面形成絕緣層15A及銅層b，而且，銅層b 係由銅箔形成之試料（以下，稱爲比較試料丨）、及銅層B 修係由銅電鍍層形成之試料（以下，稱爲比較試料2 )。 又，本試料1、2中，作爲砂院偶合劑，是以異丙醇或 水來稀釋，使用3_環氧丙氧基丙基三乙氧基矽烷之濃度爲 1 · Owt%、及N-3 (氨乙基）3-氨丙基三甲氧基矽烷的濃度 爲 1 · 0 w t % 〇 而且’當進行剝離強度試驗時，比較試料1、2之情況， 雖然係在絕緣層15A及密封膜13A之間產生了剝離，但此 時的剝離強度（kN/m )爲〇，不能進行實質的測定。相對地， 鲁在本試料1、2之情況，是與矽烷偶合劑的種類無關，在絕 緣層1 5 A及密封膜1 3 A之間不會產生剝離，而在銅層B及 絕緣層15A之間產生剝離，此時的剝離強度（kN/m )爲0 · 8以上。因此，在密封膜13A及絕緣層15A之間來設有密著 力提高膜14A之時，可用來抑制由密封膜13A及絕緣層15A 之間的熱應力或機械應力所引起的剝離。 (第2實施形態） 第2 0圖是顯示本發明之第2實施形態的半導體裝置之 -19- 1276215 剖面圖。本半導體裝置中，與第1圖所示情況之大的不同點， ~ 是將由設於半導體構成體2之矽基板4下面之矽烷偶合劑所 形成之密著力提高膜5 1的下面所黏結之黏著層3，黏著在由 設於基板1的上面之矽烷偶合劑所形成之密著力提高膜52 的上面之點。 製造本半導體裝置之情況的一例，是在第7圖所示的製 程後，如第21圖所示，利用網版印刷法等’在矽基板4之 下面形成由矽烷偶合劑形成之密著力提高膜5 1。其次，將由 φ 黏晶材所形成之黏著層3予以半硬化而黏著在密著力提高膜 5 1的下面。其次，如第22圖所示，通過切割製程之時，則 可獲得複數個在矽基板4的下面具有密著力提高膜51及黏 著層3之半導體構成體2。 其次，如第23圖所示，利用網版印刷法等，在基板1 之上面來形成由矽烷偶合劑所形成之密著力提高膜52。其 次，在密著力提高膜52的上面之預定複數個部位上分別使 半導體構成體2的黏著層3半硬化來進行黏著。其次，利用 φ網版印刷法等，在半導體構成體2之周側面，其周圍中之密 著力提高膜52的上面及半導體構成體2之上面，連續地形 成由矽烷偶合劑所形成之密著力提高膜14a、14b、14c。以 下，通過與上述第1實形態的情況同樣之製程時，則可獲得 複數個第20圖所示的半導體裝置。 接著，依此方式所獲得的半導體裝置，是具有與上述第 1實施形態之情況同樣的效果之外，將矽基板4與由黏晶材 所形成之黏著層3之間的密著力，可經由設於其間之密著力 -20- 1276215 ' 提高膜5 1而予以加大，又，將作爲印刷基板而使用的材料 所形成之基板1與由黏晶材所形成之黏著層3之間的密著 力，經由設於其間之密著力提高膜51予以加大。其結果’ 可抑制矽基板4及黏著層3之間的熱應力或機械應力所引起 之剝離，又，可抑制基板1及黏著層3之間的熱應力或機械 應力所引起之剝離。 (第3實施形態） 第24圖係顯示本發明之第3實施形態的半導體裝置剖 φ面圖。本半導體裝置中，與第20圖所示情況不同點，是第 2〇圖中僅將設於半導體構成體2之上面上的密著力提高膜 14c，作爲對應於上層絕緣膜16之下面全面的密著力提高膜 53而設置，而進一步加大半導體構成體2及絕緣層15之上 面以及上層絕緣膜1 6之間的密著力之點。 製造本半導體裝置之情況的一例，是在第23圖所示的 製程後，如第25圖所示，利用網版印刷法等，在設於半導 體構成體2之周側面的密著力提高膜1 4a之周圍中的基板1 •之上面所設置的密著力提高膜14b之上面，將格子狀的3片 絕緣層形成用薄板1 5a以銷等（未圖示）定位並配置成積層。 又，在基板1之下面配置由與絕緣層形成用薄板1 5a同樣之 材料所形成之第1下層絕緣膜形成用薄板23a。 其次，如第26圖所示，使用一對之加熱加壓板37、38 從上下來加熱加壓絕緣層形成用薄板1 5a及第1下層絕緣膜 形成用薄板23a。於是，使絕緣層形成用薄板15a中所熔融 之熱硬化性樹脂被壓出，在設於半導體構成體2的周圍中之 -21 - 1276215 基板1的上面之密著力提高膜14b的上面來形成絕緣層15。 又，在基板1之下面形成第1下層絕緣膜23。 其次，爲了除去多餘的熱硬化性樹脂並平坦化，而進行 拋光硏磨，以完全地除去設於半導體構成體2之上面的密著 力提高膜14c，如第27圖所示，使柱狀電極12及密封膜13 之上面露出。而，該硏磨，只要除去多餘的熱硬化性樹脂且 進行某程度之平坦化即可，不需要完全地除去設於半導體構 成體2的上面之密著力提高膜14c。 φ 其次，如第28圖所示，在設於柱狀電極1 2、密封膜1 3、 半導體構成體2的周側面之密著力提高膜14a及絕緣層15 的上面，利用網版印刷法等，形成由矽烷偶合劑所形成之密 著力提高膜53。其次，在密著力提高膜53之上面配置上層 絕緣膜形成用薄板16a。又，在第1下層絕緣膜23的下面， 配置由與上層絕緣膜形成用薄板1 6a同樣之材料所形成之第 2下層絕緣膜形成用薄板24 a。 其次，使用未圖示之一對加熱加壓板從上下來加熱加壓 上層絕緣膜形成用薄板1 6 a及第2下層絕緣膜形成用薄板 2 4 a，則在密著力提高膜5 3的上面形成上層絕緣膜1 6，又， 在第1下層絕緣膜23之下面形成第2下層絕緣膜24。這種 情況下，與上述第1實施形態的情況同樣地，不需要將上層 絕緣膜1 6之上面及第2下層絕緣膜24的下面予以平坦化所 需的硏磨製程。以下，通過與上述第1實施形態之情況的同 樣製程，可獲得複數個第24圖所示之半導體裝置。 (第4實施形態） -22- 1276215 第2 9圖係顯示本發明之第4實施形態的半導體裝置之 剖面圖。本半導體裝置中，與第1圖所示情況之大的不同點， 是將上層絕緣膜、上層配線及下層絕緣膜作成2層之點。即， 含有第1上層配線1 9 A的第1上層絕緣膜1 6 A之上面設有 由與第1上層絕緣膜1 6 A同樣的材料所形成之第2上層絕 緣膜16 B。在第2上層絕緣膜16 B的上面是設置含有第2 上層襯底金屬層18B的第2上層配線19B。 含有第1上層襯底金屬層18A之第1上層配線19A的 鲁一端部，是介由第1上層絕緣膜16 A之開口部17A而連接 於柱狀電極12的上面。含有第2上層襯底金屬層18B之第 2上層配線19B的一端部，是介由第2上層絕緣膜16 B之 開口部17B而連接於第1上層配線19A的連接銲墊部。錫銲 球22，是介由最上層絕緣膜20之開口部21而連接於第2 上層配線1 9B的連接銲墊部。 而且，爲了減低製造製程中及製造製程後之基板1的翹 曲，在第1下層絕緣膜23之下面設有由與第1上層絕緣膜 馨16 A同樣之材料所形成之第2下層絕緣膜24A，在第2下層 絕緣膜24A之下面設有與由第2上層絕緣膜16 B同樣的材 料所形成之第3下層絕緣膜24B，在第3下層絕緣膜24B之 下面設有由與最上層絕緣膜20同樣的材料所形成之最下層 絕緣膜25。而，亦可將上層絕緣膜及上層配線作成3層以上。 (其他實施形態） 上述實施形態，雖然是在相互鄰接之半導體構成體2間 進行切斷，但並不限定於此，將2個或2個以上的半導體構 -23- l2762l5 · • 成體2作爲1組來切斷，亦可獲得多晶片模組型之半導體裝 寶。這種情況下，以複數個爲1組的半導體構成體2是同種、 或不同種皆可。 又’基板1，是不僅印刷基板之核心材，亦可在核心材 的一面或兩面使銅箔等之金屬箔以全面或圖形化由所形成 的基板、銅或不銹鋼等所形成之金屬板，或玻璃板、陶瓷板 等，又，並不限於1片之構件，亦可使絕緣膜及配線交互地 積層的多層印刷電路板。 φ 又，上述實施形態，雖然是作成在基板1上將半導體構 成體2之外部連接用電極之柱狀電極1 2朝向與基板1相反 面側之面朝上接合（face-up bonding)法，但將半導體構成體 2之外部連接用電極作成朝向基板1的上面側，所謂面朝下 接合（face-down bonding)法之情況亦可適用。 [圖式簡單說明】 第1圖係本發明之第1實施例的半導體裝置之剖面圖。 第2圖係第1圖所示半導體裝置之製造方法的一例中， φ最先準備者之剖面圖。 第3圖係接續第2圖製程之剖面圖。 第4圖係接續第3圖製程之剖面圖。 第5圖係接續第4圖製程之剖面圖。 第6圖係接續第5圖製程之剖面圖。 第7圖係接續第6圖製程之剖面圖。 第8圖係接續第7圖製程之剖面圖。 第9圖係接續第8圖製程之剖面圖。 -24- 1276215 第1 0圖係接續第9圖製程之剖面圖。 " 第1 1圖係接續第1 〇圖製程之剖面圖。 第1 2圖係接續第1 1圖製程之剖面圖。 第1 3圖係接續第1 2圖製程之剖面圖。 第1 4圖係接續第1 3圖製程之剖面圖。 第1 5圖係接續第14圖製程之剖面圖。 第1 6圖係接續第1 5圖製程之剖面圖。 第17圖係接續第16圖製程之剖面圖。 φ 第1 8圖係接續第1 7圖製程之剖面圖。 第1 9圖係顯示爲了說明剝離強度試驗之一例圖。 第20圖係本發明之第2實施形態的半導體裝置之剖面 圖。 第21圖係用來製造第20圖所示半導體裝置時之預定製 程的剖面圖。 第22圖係接續第2 1圖製程之剖面圖。 第23圖係接續第22圖製程之剖面圖。 Φ 第24圖係本發明之第3實施形態的半導體裝置之剖面 圖。 第25圖係製造第24圖所示半導體裝置時之預定製程的 剖面圖。 第26圖係接續第25圖製程之剖面圖。 第27圖係接續第26圖製程之剖面圖。 第28圖係接續第27圖製程之剖面圖。 第29圖係本發明之第4實施形態的半導體裝置之剖面 -25- 1276215 圖。 ~ 【元件符號說明】 1···基板（基板構件） 2.. .半導體構成體 3.. .黏著層 4.. .矽基板 5.. .連接銲墊 8.. .保護膜 φ 11...配線 12···柱狀電極（外部連接用電極） 13.. .密封膜 14a、14b、14c···密著力提高膜 15.. .絕緣層 16、16A、16B·.·上層絕緣膜 19、19A、19B···上層配線 2 0 ...最上層絕緣膜 φ 22…錫銲球 23、24、25…下層絕緣膜 51、52···密著力提高膜 -26-

Claims (1)

1276215 十、申請專利範圍： 1·一種半導體裝置，其特徵爲具備：基板構件（substrate: 1)、 及設於前述基板構件（1 )上且具有半導體基板（4 )及設 於該半導體基板（4 )上之複數個外部連接用電極（5、1 2 ) 之至少1個的半導體構成體（2 )、在對應於前述半導體 構成體（2 )的周圍之前述基板構件（1 )的領域上所設之 絕緣層（1 5 )、及在前述半導體構成體（2 )的周側面及 前述絕緣層（1 5 )之間，對應於前述半導體構成體（2 ) # 的周圍之前述基板構件（1 )的領域及前述絕緣層（1 5 ) 之間至少在其中一方所設的密著力提高膜（14a、14b )。 2 ·如申請專利範圍第1項所記載之半導體裝置，其中在前述 基板構件（1)及前述半導體構成體（2)之間設有密著力 提高膜（51、52)及黏著層（3)。 3 ·如申請專利範圍第2項所記載之半導體裝置，其中前述半 導體構成體（2)，是介由密著力提高膜（51)、黏著層 (3 )及密著力提高膜（5 2 )而設置在前述基板構件（i ) • 上。 4 ·如申請專利範圍第1項所記載之半導體裝置，其中在前述 半導體構成體（2)及前述絕緣層（15)上具備以電連接 而設置於前述半導體構成體的外部連接用電極（6)且具 有連接銲墊部之至少1層的上層配線（1 9、1 9 A、1 9 B )。 5 ·如申請專利範圍第4項所記載之半導體裝置，其中前述半 導體構成體（2)，是具有作爲前述外部連接用電極（12) 的柱狀電極，又具有密封膜（1 3 )來覆蓋前述柱狀電極之 -27- 1276215 周圍。 6.如申請專利範圍第4項所記載之半導體裝置，其中具有上 層絕緣層（16、16A、16B)來覆蓋前述半導體構成體（2) 及前述絕緣層（15 )，而前述上層配線（19、19A、19B ) 是形成在前述上層絕緣層（16、16A、16B)上。 7 ·如申請專利範圍第6項所記載之半導體裝置，其中前述半 導體構成體（2 )及前述上層絕緣膜（1 6、1 6 A )之間設有 密著力提高膜（14c)。 φ 8·如申請專利範圍第4項所記載之半導體裝置，其中前述上 層配線（19、19A、19B)之中，具有最上層絕緣膜（20) 來覆蓋除了最上層的上層配線（19B )之連接銲墊部之外 的部分。 9.如申請專利範圔第8項所記載之半導體裝置，其中在前述 最上層的上層配線（1 9B )之連接銲墊部上設有錫銲球 (22)。 10.如申請專利範圍第1項所記載之半導體裝置，其中前述密 φ 著力提高膜是由矽烷偶合劑所構成。 11 ·如申請專利範圍第1 〇項所記載之半導體裝置，其中前述 密著力提高膜，是在分子中由具有一般式（CnH2n+10 ) m-Si-（但，η、m=l、2、3 )的材料所構成。 12.—種半導體裝置的製造方法，其特徵爲具有： 在基板構件（1 )上’使各具有半導體基板（4 )及設於 該半導體基板（4)上之複數個外部連接用電極（5、12) 之複數個半導體構成體（2 )相互地分開而配置的製程、 -28- 1276215 及 在前述半導體構成體（2)之周側面及前述半導體構成 體（2)的周圍中之前述基板構件（1)的上面之至少一方 來形成密著力提高膜（14 a、1 4b )的製程、及 在前述基板構件（1 )之上面經由設在前述半導體構成 體（2 )的周側面或前述基板構件（1 )之上面的密著力提 高膜（14a、14b)來形成絕緣層（15)的製程、及 切斷在前述半導體構成體（2 )間的前述基板構件（1 ) φ 及前述絕緣層（15)，以獲得含有至少一個前述半導體構 成體（2)之半導體裝置的製程。 1 3 ·如申請專利範圍第1 2項所記載之半導體裝置的製造方 法，其中前述半導體構成體（2)配置製程，是包含在前 述基板構件（1 )及前述半導體構成體（2 )之間經由密著 力提高膜（51、52 )及黏著層（3 )來配置的製程。 1 4 ·如申請專利範圍第1 3項所記載之半導體裝置的製造方 法，其中前述半導體構成體（2)配置製程，是包含將前 φ 述半導體構成體（2 )在前述基板構件（1 )上經由密著力 提高膜（5 1 )、黏著層（3 )及密著力提高膜（5 2 )來配 置的製程。 1 5 ·如申請專利範圍第1 2項所記載之半導體裝置的製造方 法，其中前述半導體構成體（2)，是具有作爲前述外部 連接用電極（1 2 )之柱狀電極，又，具有密封膜（丨5 )來 覆蓋前述柱狀電極的周圍。 1 6 ·如申請專利範圍第1 5項所記載之半導體裝置的製造方 -29- 1276215 曹 法，其中又具有··形成上層絕緣層（1 6、 蓋前述半導體構成體（2 )及前述絕緣層 及在前述上層絕緣層（16、16A、16B)上 述柱狀電極之至少1層之上層配線（1 9、 1 7 ·如申請專利範圍第1 6項所記載之半導^ 法，其中前述上層配線（19、19A、19B ) 成最上層絕緣膜（20)來覆蓋除了最上層β φ 19Β)之連接銲墊部之外的部分之製程。 1 8 ·如申請專利範圍第1 7項所記載之半導 法’其中在前述最上層的上層配線（1 9、 墊部上具有來形成錫銲球（22 )的製程。 1 9 ·如申請專利範圍第1 6項所記載之半導 法’其中形成前述上層絕緣層（1 6 )之前 _成體（2)上形成密著力提高膜（14c) 2()·如申請專利範圍第12項所記載之半導 • 法’其中前述密著力提高膜（14a、14b ) 所橇成。 2 I δα申請專利範圍第1 2項所記載之半導 法’其中前述密著力提高膜（l4a、1朴） 具有一般式（CnH2n + 10) m-Si-(但，η， 材料所構成。 16Α、16Β )來覆 (1 5 )的製程， 來形成連接到前 19Α、19Β )的製 體裝置的製造方 之中，具有來形 勺上層配線（1 9、 體裝置的製造方 19Β )之連接銲 體裝置的製造方 ，在前述半導體 〇 體裝置的製造方 是由矽烷偶合劑 體裝置的製造方 ，是在分子中由 • m = 1、2、3 )的 -30-
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Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3945483B2 (ja) 2004-01-27 2007-07-18 カシオ計算機株式会社 半導体装置の製造方法
JP4093186B2 (ja) 2004-01-27 2008-06-04 カシオ計算機株式会社 半導体装置の製造方法
JP4398305B2 (ja) * 2004-06-02 2010-01-13 カシオ計算機株式会社 半導体装置およびその製造方法
JP2006173232A (ja) * 2004-12-14 2006-06-29 Casio Comput Co Ltd 半導体装置およびその製造方法
JP4458010B2 (ja) * 2005-09-26 2010-04-28 カシオ計算機株式会社 半導体装置
JP5164362B2 (ja) * 2005-11-02 2013-03-21 キヤノン株式会社 半導体内臓基板およびその製造方法
JP4851794B2 (ja) 2006-01-10 2012-01-11 カシオ計算機株式会社 半導体装置
JP4193897B2 (ja) 2006-05-19 2008-12-10 カシオ計算機株式会社 半導体装置およびその製造方法
US8450148B2 (en) * 2006-12-14 2013-05-28 Infineon Technologies, Ag Molding compound adhesion for map-molded flip-chip
US20080203557A1 (en) * 2007-01-30 2008-08-28 Sanyo Electric Co., Ltd. Semiconductor module and method of manufacturing the same
US8009935B2 (en) 2007-07-30 2011-08-30 Casio Computer Co., Ltd. Pixel interpolation circuit, pixel interpolation method, and recording medium
JP2009043857A (ja) * 2007-08-08 2009-02-26 Casio Comput Co Ltd 半導体装置およびその製造方法
CN101689539A (zh) * 2007-08-08 2010-03-31 卡西欧计算机株式会社 半导体装置及其制造方法
JP4752825B2 (ja) 2007-08-24 2011-08-17 カシオ計算機株式会社 半導体装置の製造方法
JP5053003B2 (ja) * 2007-09-05 2012-10-17 株式会社テラミクロス 半導体装置およびその製造方法
US8587124B2 (en) 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
TWI419268B (zh) * 2007-09-21 2013-12-11 Teramikros Inc 半導體裝置及其製造方法
US20090079072A1 (en) * 2007-09-21 2009-03-26 Casio Computer Co., Ltd. Semiconductor device having low dielectric insulating film and manufacturing method of the same
JP2009135420A (ja) * 2007-11-05 2009-06-18 Casio Comput Co Ltd 半導体装置およびその製造方法
WO2009101685A1 (ja) * 2008-02-14 2009-08-20 Mitsubishi Heavy Industries, Ltd. 半導体素子モジュール及びその製造方法
JP4666028B2 (ja) 2008-03-31 2011-04-06 カシオ計算機株式会社 半導体装置
US8264085B2 (en) 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
JP2010103300A (ja) * 2008-10-23 2010-05-06 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5700927B2 (ja) * 2008-11-28 2015-04-15 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
TWI399140B (zh) * 2009-06-12 2013-06-11 Unimicron Technology Corp 內埋式封裝結構的製作方法
FR2946795B1 (fr) * 2009-06-12 2011-07-22 3D Plus Procede de positionnement des puces lors de la fabrication d'une plaque reconstituee
KR101170878B1 (ko) 2009-06-29 2012-08-02 삼성전기주식회사 반도체 칩 패키지 및 그의 제조방법
JP5563814B2 (ja) * 2009-12-18 2014-07-30 新光電気工業株式会社 半導体装置及びその製造方法
US20110156240A1 (en) * 2009-12-31 2011-06-30 Stmicroelectronics Asia Pacific Pte. Ltd. Reliable large die fan-out wafer level package and method of manufacture
US8884422B2 (en) * 2009-12-31 2014-11-11 Stmicroelectronics Pte Ltd. Flip-chip fan-out wafer level package for package-on-package applications, and method of manufacture
JP2011222946A (ja) * 2010-03-26 2011-11-04 Sumitomo Bakelite Co Ltd 回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法
US9013037B2 (en) 2011-09-14 2015-04-21 Stmicroelectronics Pte Ltd. Semiconductor package with improved pillar bump process and structure
US8916481B2 (en) 2011-11-02 2014-12-23 Stmicroelectronics Pte Ltd. Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
JP5796257B2 (ja) * 2012-05-31 2015-10-21 アイシン・エィ・ダブリュ株式会社 インバータ装置
US10085352B2 (en) 2014-10-01 2018-09-25 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
TWI571978B (zh) * 2015-02-16 2017-02-21 Asia Pacific Microsystems Inc A method of manufacturing a microelement with a support structure
US9741586B2 (en) * 2015-06-30 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating package structures
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10103080B2 (en) 2016-06-10 2018-10-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US10079196B2 (en) 2016-07-18 2018-09-18 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
WO2018031999A1 (en) 2016-08-12 2018-02-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10109550B2 (en) 2016-08-12 2018-10-23 Qorvo Us, Inc. Wafer-level package with enhanced performance
CN109844937B (zh) 2016-08-12 2023-06-27 Qorvo美国公司 具有增强性能的晶片级封装
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10490471B2 (en) 2017-07-06 2019-11-26 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10366972B2 (en) 2017-09-05 2019-07-30 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
WO2019195428A1 (en) 2018-04-04 2019-10-10 Qorvo Us, Inc. Gallium-nitride-based module with enhanced electrical performance and process for making the same
US12046505B2 (en) 2018-04-20 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same utilizing localized SOI formation
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
CN118213279A (zh) 2018-07-02 2024-06-18 Qorvo美国公司 Rf半导体装置及其制造方法
JP7001013B2 (ja) 2018-08-01 2022-01-19 株式会社村田製作所 コイル部品、コイル部品の製造方法
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US12046483B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046570B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12057374B2 (en) 2019-01-23 2024-08-06 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
KR102771428B1 (ko) 2019-01-23 2025-02-26 코르보 유에스, 인크. Rf 반도체 디바이스 및 이를 형성하는 방법
US12125825B2 (en) 2019-01-23 2024-10-22 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12074086B2 (en) 2019-11-01 2024-08-27 Qorvo Us, Inc. RF devices with nanotube particles for enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
US12129168B2 (en) 2019-12-23 2024-10-29 Qorvo Us, Inc. Microelectronics package with vertically stacked MEMS device and controller device
KR102438494B1 (ko) * 2020-05-14 2022-09-01 주식회사 네패스라웨 반도체 패키지 및 이의 제조 방법
US12062571B2 (en) 2021-03-05 2024-08-13 Qorvo Us, Inc. Selective etching process for SiGe and doped epitaxial silicon
CN116939950A (zh) * 2022-04-08 2023-10-24 Dsbj私人有限公司 在内部铜焊盘上设有阻焊层的电路板

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2891665B2 (ja) * 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
JPH10256279A (ja) 1997-03-12 1998-09-25 Hitachi Chem Co Ltd 支持基板、支持基板の製造方法、電子部品装置及び支持基板の表面処理方法
JP3410642B2 (ja) * 1997-09-26 2003-05-26 株式会社巴川製紙所 電子部品用耐熱性接着剤組成物
JPH11289103A (ja) * 1998-02-05 1999-10-19 Canon Inc 半導体装置および太陽電池モジュ―ル及びその解体方法
JPH11345905A (ja) 1998-06-02 1999-12-14 Mitsubishi Electric Corp 半導体装置
US6724638B1 (en) * 1999-09-02 2004-04-20 Ibiden Co., Ltd. Printed wiring board and method of producing the same
JP4740406B2 (ja) 2000-02-09 2011-08-03 日本特殊陶業株式会社 配線基板およびその製造方法
JP2001244383A (ja) 2000-02-29 2001-09-07 Sumitomo Bakelite Co Ltd 半導体装置
JP3455948B2 (ja) 2000-05-19 2003-10-14 カシオ計算機株式会社 半導体装置およびその製造方法
JP2002151847A (ja) 2000-08-29 2002-05-24 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP4753470B2 (ja) 2000-12-27 2011-08-24 イビデン株式会社 コンデンサ、多層プリント配線板および多層プリント配線板の製造方法
CN1228673C (zh) * 2001-03-22 2005-11-23 索尼公司 反射显示器,光导向板和制造光导向板的方法
JP2003060352A (ja) 2001-08-08 2003-02-28 Asahi Kasei Corp 多層プリント配線板
JP4392157B2 (ja) * 2001-10-26 2009-12-24 パナソニック電工株式会社 配線板用シート材及びその製造方法、並びに多層板及びその製造方法
JP2003298005A (ja) 2002-02-04 2003-10-17 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2003249691A (ja) 2002-02-22 2003-09-05 Matsushita Electric Works Ltd 発光装置及びその製造方法
EP1351321B1 (en) * 2002-04-01 2013-12-25 Konica Corporation Support and organic electroluminescence element comprising the support
US6770971B2 (en) * 2002-06-14 2004-08-03 Casio Computer Co., Ltd. Semiconductor device and method of fabricating the same
TW546800B (en) * 2002-06-27 2003-08-11 Via Tech Inc Integrated moduled board embedded with IC chip and passive device and its manufacturing method
WO2004015771A2 (en) * 2002-08-09 2004-02-19 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
JP3918681B2 (ja) 2002-08-09 2007-05-23 カシオ計算機株式会社 半導体装置
JP4126389B2 (ja) * 2002-09-20 2008-07-30 カシオ計算機株式会社 半導体パッケージの製造方法
JP4219660B2 (ja) * 2002-11-18 2009-02-04 信越化学工業株式会社 ウエハダイシング・ダイボンドシート
JP3888302B2 (ja) * 2002-12-24 2007-02-28 カシオ計算機株式会社 半導体装置
WO2004109771A2 (en) * 2003-06-03 2004-12-16 Casio Computer Co., Ltd. Stackable semiconductor device and method of manufacturing the same
JP4269806B2 (ja) * 2003-06-30 2009-05-27 カシオ計算機株式会社 半導体装置およびその製造方法
JP3739375B2 (ja) * 2003-11-28 2006-01-25 沖電気工業株式会社 半導体装置及びその製造方法
JP4093186B2 (ja) * 2004-01-27 2008-06-04 カシオ計算機株式会社 半導体装置の製造方法
JP4055717B2 (ja) * 2004-01-27 2008-03-05 カシオ計算機株式会社 半導体装置およびその製造方法
JP3945483B2 (ja) * 2004-01-27 2007-07-18 カシオ計算機株式会社 半導体装置の製造方法
JP4446772B2 (ja) * 2004-03-24 2010-04-07 三洋電機株式会社 回路装置およびその製造方法
JP4298559B2 (ja) * 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
US20050231922A1 (en) * 2004-04-16 2005-10-20 Jung-Chien Chang Functional printed circuit board module with an embedded chip
JP4398305B2 (ja) * 2004-06-02 2010-01-13 カシオ計算機株式会社 半導体装置およびその製造方法
US20050275081A1 (en) * 2004-06-12 2005-12-15 Roger Chang Embedded chip semiconductor having dual electronic connection faces
TWI245384B (en) * 2004-12-10 2005-12-11 Phoenix Prec Technology Corp Package structure with embedded chip and method for fabricating the same
US7701071B2 (en) * 2005-03-24 2010-04-20 Texas Instruments Incorporated Method for fabricating flip-attached and underfilled semiconductor devices

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