TWI221202B - Test platform device and test method for use with tested chip with embedded memory - Google Patents

Description

1221202 五、發明說明（1) 發明領域 用厶口 應平 指試 尤測 ，之 法上 方片 試晶 測單 其合 及整 置統 裝系 台之 平體 試憶 測記 。 種式法 一入方 為嵌試 係一測 案有其 本具及 一置 於裝 景 背 明 發 與同 分不 路作 電製 制係 控般 輯一 邏此 括因 包， 要異 主殊 路程 電製 體與 積能 體功 導其 半， 的分 今部 現體 憶 記 由成 常著 通隨 ，，式 口而入 而然嵌 界。， 業裝量 的組考 場予的 勝再素 擅，因 各後種 而品多 的成等 細造度 精製速 工所行 分隊執 在團、 。業度 上專靠 片的可 晶同、 的不本 片 晶 單 合 整 統 系 為 稱 或 片 晶 d Θ d d 6

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第7頁 1221202 五、發明說明（2) 配合自行設計之邏輯電路而於單一晶片上製造完成。 而為能確保完成後之控制晶片可正常運作，吾人必須 再經過一測試程序來進行驗證。然而，由於製程安排所 致，嵌入式記憶體通常會被埋在晶片内部，因此不易直接 進行測試。故一般習用之測試程序係由一積體電路測試設 備（I C t e s t e r )所完成，其主要係提供大量之晶片進行快 速且有效率之驗證動作，而此驗證動作便包含有分別對邏 輯控制電路以及嵌入式記憶體所進行之測試程式。 但由於系統整合單晶片之工作環境較為特殊，嵌入式 記憶體與切換動作頻繁且高溫的邏輯控制電路係整合在同 一晶片上，有別於一般設置在獨立晶片上之記憶體電路所 具有之良好工作環境，再以網路交換器控制晶片為例，單 獨對其嵌入式記憶體進行測試之結果以及對邏輯控制電路 以及嵌入式記憶體兩者一同進行測試所得之結果常有不同 之結果。因此，嵌入式記憶體設計者必須因應一旁之邏輯 控制電路因切換動作頻繁且散發高熱所可能產生之干擾與 影響，而來調整該嵌入式記憶體電路之相關設計，方能使 其正常運作。而從另一角度來看，每一個功能與動作皆迥 異之邏輯控制電路，對於嵌入式記憶體都有不同之影響。 故，具嵌入式記憶體之系統整合單晶片在製造完成之初 期，通常皆需要經過一段測試與修改設計之往返流程，方 能將該嵌入式記憶體電路之設計調整妥當。但在利用習用 積體電路測試設備（I C t e s t e r )來執行上述測試與修改設 計之往返過程時，需費時地另行編譯出測試樣態（t e s t

1221202 五、發明說明（3) p a 11 e r n s )。且靜態隨機存取記憶體之設計者相對提供之 測試演算法（t e s t a 1 g〇r i t h m s )，並無法提供對喪入式記 憶體作全面性之嚴苛測試，使得許多種可能之錯誤樣態 (failure p a 11 e r n s )無法進行偵測且被記錄下來，進而使 其測試與偵錯程序將因耗費過長時間而延誤出貨時間，造 成重大損失。 追究其因，實因在習用積體電路測試設備（I C t e s t e r )上所執行之測試程序與其硬體所能提供之功能， 皆非以偵錯（d e b u g )為目的所發展之測試軟體與硬體，因 此無法有效率地完成系統整合單晶片所需之偵錯（d e b u g ) 程序，而如何發展出一適當且有效率之測試平台與偵錯方 法，進而改善上述習用技術手段之缺失，係為發展本案之 主要目的。 發明概述 本案之第一方面係關於一種測試平台裝置，用以對一 系統整合單晶片上之一嵌入式記憶體進行測試。該裝置包 含一受測積體電路插座，其係供該系統整合單晶片插置其 上，一參考積體電路插座，其係供一獨立設置之記憶體裝 置插置其上，以及一測試控制電路，電連接於該受測積體 電路插座與該參考積體電路插座。該測試控制電路對該系 統整合單晶片中之嵌入式記憶體與該獨立設置之記憶體積 體電路進行相同之讀寫測試動作，並當所讀出之資料發生 1221202 五、發明說明（4) 不一致狀況時，停止讀寫測試動作，並產生該嵌入式記憶 體發生錯誤之相關資料報告。 較佳者，該測試平台裝置更包含一電路板，其係供該 受測積體電路插座、該參考積體電路插座、以及該測試控 制電路設置其上，以及一個人電腦，其係電連接於該測試 控制電路，於該讀寫測試動作停止時，讀入該測試控制電 路所輸出該嵌入式記憶體發生錯誤之相關資料，並予以記 錄下來。其中，該個人電腦可透過一整合電子式驅動介面 (I D E )與該測試控制電路係進行連接。 舉例而言，該測試控制電路係由一可現場程式化邏輯 閘陣列（FPGA)所完成。 在一實施例中，該受測積體電路插座之規格符合插置 一具有靜態隨機存取記憶體直接存取模式（SRAM direct a c c e s s m o d e )之網路交換器控制晶片。此時，該參考積體 電路插座之規格較佳符合插置一獨立設置之靜態隨機存取 記憶體直接存取模式之記憶體。尤佳者，該獨立設置之靜 態隨機存取記憶體直接存取模式之記憶體與該網路交換器 控制晶片之靜態隨機存取記憶體直接存取模式之記憶體容 量相當。 根據上述構想，其中該測試控制電路包含有：一暫存 器組，其係儲存有高低兩門檻值a、b ; —寫入資料隨機數 字產生器，其係隨機產生一數字R做為寫入資料；一位址 資料隨機數字產生器，其係隨機產生一位址資料；以及一 命令隨機產生器，耦接至該暫存器組與該寫入資料隨機數

第10頁 1221202 五、發明說明（5) 隨 卩當 據 而根， 夺e 日 t ai 於wr 等c &作 於纟 字寫 數行 之進 生料 產資 機址 隨位 於該 係之 其生 ，產 器所 生生 產產 字機 字 數 ΓΓ 字之 數生 之產 生機 產隨 機當 隨而 於 介 時 之等 b於 取 讀 行 進 作 態 狀 機 待 於 處 時 一包 對置 以裝 用該 置試 裝測 台行 平進 試體 測憶 種記 一式 於入 關山肷 係一 面之 方上 一片 另晶 之單 案合 本整 統 一定 及特 以一 、第 座有 插具 路路 電電 體體 積憶 測記 受用 一考 、參 路該 電， 體中 憶其 記。 用路 考電 參制 一控 有試 含測 整特體 統二憶 系第記 之有之 測具定 受片特 一晶二 供單第 係合該 座整且 插統， 路系體 電之憶 體測記 積受式 測該入 受，嚴 該上之 。其格 格置規 規插體 體片憶 憶晶記 記單之 之合定 之大 格好 規最 體量 憶容 記之 之路 定電 特體 一憶 第記 該用 由考 可參 均該 為， 行之 作言 操換 體， 憶成 記達 之體 格憶 規記 憶格 記規 式是 入或 嵌甚 中， 路致 電一 體體 積憶 片記 晶式 單入 合山欣 整該 統與 系為 之行 rnj E— 待操 該且 於， 等旦里 或容 於體 體該式 積與入 體座嵌 憶插之 記路中 之電片 置體晶 設積單 立測合 獨受整 之該統 證於系 驗接該 試連對 測電係 成路其 完電， 已制路 為控電 佳試體 尤測憶 ，該記 者。用 佳路考 更電參 的停 對， 比時 相況 互狀 可致 入一 寫不 路生 電發 體料 積資 體之 憶出 己賣 =°=口 之所 置當 設， 立出 獨讀 該予 與再 體， 憶料 記資 之 誤 錯 生 發 憶 記 式 一 入 為 嵌 可 該 路 生 電 產 體 並 憶 ， 記 作 用 動 考 出。參 讀告該 與報， 入料如 寫資例 該關 止相 靜 有 具 之 置 設 立 獨

第11頁 1221202 五、發明說明（6) 態隨機存取記 系統整合單晶 取模式之嵌入 為控制晶片。 其中，該測試控 立設置之參考用記憶 本案之又一方面係關於一 憶體直接存取模式之記憶體裝置。此時，該 片較佳為一具有靜態隨機存取記憶體直接存 式記憶體之系統整合單晶片，例如網路交換 制電 體電 路較 路同 一系統整 提供一具 一獨 入式 該獨 予讀 與讀 報告 行後 立設 記憶 立設 出， 出動 0較 續之 較佳 或等於該 片係為一 換器控制 較佳為一 態隨機存 較佳 同之資料 合單 有受 置之 體所 置之 當所 作， 佳者 記錄 者， 嵌入 具有 晶片 具有 取記 者， 晶片上 測嵌入 記憶體 可達成 記憶體 讀出之 並產生 ，對該 與分析 該獨立 式記憶 靜態隨 時，所 相同操 憶體直 該可互 之一 式記 積體 者。 積體 資料 該嵌 欲入 步驟 設置 體之 機存 提供 作行 接存 相比 後入 憶體 電路 接著 電路 發生 入式 式記 〇 之記 容量 取記 之該 為而 取模 對的 佳對 時寫 種記 式記 之系 ，其 ，對 寫入 不一 記憶 憶體 憶體 0例 憶體 獨立 容量 式之 資料 該欲 入完 憶體 憶體 統整 操作 該受 可互 致狀 體發 發生 入式 全相 測試 進行 合單 行為 測嵌 相比 況時 生錯 錯誤 記憶體 同之資 方法， 測試。 晶片 ’ 涵蓋該 入式記 對的資 ，停止 誤之相 之相關 與該獨 料。 用以對 首先，· 並提供 受測嵌 憶體與 料，再 該寫入 關資料 資料進 積體電路之容量係大於 如，當該系統整合單晶 直接存取模式之網路交 設置之記憶體積體電路 不小於前述記憶體之靜 記憶體裝置。 係為同時寫入之完全相

第12頁 1221202 五、發明說明（7) 較佳者，該相關資料報告之產生方法包含下列步驟： 讀取之前五個週期之記錄；讀取包含錯誤資料之欄位中之 另三個字組；以及讀取相鄰攔位之兩相鄰字組。 簡單圖式說明 本案得藉由下列圖式及詳細說明，俾得一更深入之了 解： 第一圖：其係一系統整合單晶片之功能方塊示意圖。 第二圖：其係本案針對習用手段缺失所發展出來之偵錯測 試平台之較佳實施例功能方塊示意圖。 本案圖式中所包含之各元件列示如下： 邏輯控制電路1 1 内部匯流排1 3 受測積體電路插座2 0 測試控制電路2 2 傳輸通道2 4， 2 5， 2 6 命令隨機產生器224 系統整合單晶片1 嵌入式記憶體1 2 電路板2 記憶體積體電路2 1 個人電腦2 3 寫入資料隨機數字產生器2 2 1 位址資料隨機數字產生器2 2 2 暫存器組2 2 3 較佳實施例說明

第13頁 1221202 五、發明說明（8) 請參見第二圖 來之偵錯測試平台 包含一受測積體電 記憶體積體電路2 1 於一電路板2之上 之系統整合單 積體電路2 1係 晶片積體電路 待測 憶體 合單 入式 證之 係耦 積體 時對 晶片 同位 位址 之情 並立 所執 取與 路中 位址 記憶體一致， 獨立設置之記 接至該受測積 電路2 1 。 而該測試控制 插置於該受測 積體電路以及 址且相同資料 處讀出該筆資 況發生時，即 刻發出一中斷 行之程式便因 儲存之動作， 錯誤產生點與 之可能相關聯 電路22主 積體電路 該獨立設 之寫入動 料並加以 判斷為有 信號至一 應該中斷 其主要將 其先前複 之複數個 ，其係本案針對習用手段缺失所發展出 之較佳實施例功能方塊示意圖，其主要 路插座 （IC socket)20、一獨立設置之 以及一測試控制電路2 2 ，其可共同建構 1其中該受測積體電路插座2 0係提供一 晶片積體電路插置’而該獨立設置之記 選擇一容量大於或等於該待測之系統整 中嵌入式記憶體容量，操作行為與該嵌 甚或是規格更佳者，而且已完成測試驗 憶體積體電路。至於該測試控制電路2 2 體電路插座2 0以及該獨立設置之記憶體 要被設計來執行下列工作：同 插座2 0上之待測之系統整合單 置之記憶體積體電路2 1進行相 作，並隨後對先前寫入資料之 比較，並當比較結果有不一致 錯誤產生而停止後續之動作， 個人電腦2 3 ，而個人電腦2 3上 信號之觸發而開始進行資料擷 待測之系統整合單晶片積體電 數個指令以及該錯誤資料所在 位址（例如前後複數個位址）及

第14頁 I2212Q2 五、發明說明（9) 其中之資料皆 再繼續執行後 持續蒐集到導 位址等相關資 以進行設計之 為使該測 可利用可現場 元件（F i e 1 d P Programmable 以一網路交換 待測之網 包含一邏輯控 之嵌入式記憶 記憶體通常為 (ZBT-SRAM， Access Memor 則需選用通過 憶體之零匯流 SRAM Chip ) 現成的測試裝 化邏輯閘陣列 來完成。該測 傳輸通道2 4包 傳輸線 載入至個人電腦2 3中儲存，並於儲存完畢後 續之測試動作。如此一來，個人電腦2 3將可 致錯誤發生之讀寫動作與錯誤發生之記憶體 料，進而能提供給嵌入式記憶體設計者參考 修正。 試控制電路2 2之功能與設計更具彈性，吾人 程式化邏輯閘陣列/高複雜度可程式化邏輯 rogrammab1e Gate Array /Complex Logic Device ，FPGA/CPLD)來完成。以下 器控制晶片為例進行實例說明： 路交換器控制晶片（下稱交換器晶片）主要係 制電路以及向另一矽智產元件（I P )公司購買 體電路，而應用在高速網路交換器之嵌入式 一零匯流排轉換時間靜態隨機存取記憶體 Zero Bus Turnaround Static Random y )。因此，獨立設置之記憶體積體電路2 1 驗證而已市售且容量大於或等於該嵌入式記 排轉換時間靜態隨機存取記憶體晶片（ZBT-。至於測試控制電路2 2可自行設計，或選用 置，如美商智霖（X i 1 i η X )所供應之現場程式 (Field Programmable Gate Array ，FPGA) 試控制電路2 2與該受測積體電路插座2 0間之 括3 2位元資料信號傳輸線、1 4位元位址信號 讀取信號線、一寫入信號線、一重置信號線以

第15頁 1221202 五、發明說明（ίο) 及一時脈信號線。另外，該測試控制電路2 2與該記憶體積 體電路2 1間之傳輸通道2 5包括3 2位元資料信號傳輸線、1 4 位元位址信號傳輸線、一讀取信號線、一寫入信號線、一 重置信號線以及一時脈信號線。而該測試控制電路2 2連接 至該個人電腦23之傳輸通道26則可用一8位元整合電子式 驅動介面（8 - bit IDE)來完成。

為能隨機產生3 2位元之寫入資料與丨4位元之位址資 料，該測試控制電路2 2中係設有一 3 2位元之隨機數字產生 器（random number generator)所完成之寫入資料隨機數 字產生器221以及一 14位元之隨機數字產生器222所完成之 位址資料隨機數字產生器2 2 2。該測試控制電路2 2中更包 含内部暫存器組223 (internal registers)與命令隨機產 生器224，而内部暫存器組223用以儲存下列功能參數： (a)發動 / 解除重置信號（asserting/de —asserting s i g n a 1 )至交換器晶片之暫存器。

機存取 to ZBT (b)發動/解除重置信號至零匯流排轉換時間靜態隨 記憶體（asserting/de-asserting reset signal SRAM)之暫存器。 (c )輸出靜悲隨機存取記憶體時脈頻率選擇作號 (ousting SRAM clock frequency 二之

(d)靜態隨機存取記憶體間接存取暫存器（SRAM indi access registers) 〇 (e )隨機數字產生器之藉+斬左 , ^(random number

第16頁 1221202 五、發明說明（11) generator seed registers) 〇 (f )啟動測試機台（k i c k o f f g r i n d e r )之觸發暫存器。 (g )清除交換器晶片中靜態隨機存取記憶體（c丨e a r s w丨t c h chip’s SRAM)之觸發暫存器。 (h )清除零匯流排轉換時間靜態隨機存取記憶體（c i e a r ZBT SRAM)之觸發暫存器。 (i )選擇讀/寫/待機指令之可能性之兩門檻值暫存器（t w 〇 threshold registers to select the possibility of read/write/idle commands) ° (j)觸發軟體重置（triggering software reset)之暫存 器。 (k )記錄前四週期之動作以及目前週期之指令/位址/錯誤 資料之五組暫存器（5 sets of registers to record the four previous cycle’s operations and the current cycle’s command/address/fa i1ed data) ° 其中選擇讀/寫/待機指令之可能性之兩門檻值暫存器 係供測試者填入高低兩門檻值a、b，當隨機產生之3 2位元 數字R大於等於a時，命令隨機產生器224即進行寫入動作 (write)，當隨機產生之32位元數字R介於a、b之間時，命 令隨機產生器2 2 4即進行讀取動作（read)，而當隨機產生 之32位元數字R小於等於b時，命令隨機產生器2 2 4即處於 待機狀態（η 〇 - 〇 p e r a t i ο η )。 至於在個人電腦2 3上所執行之軟體程式則包含下列動 作：

第17頁 1221202 五、發明說明（12) (a )軟體重置以可現場程式化邏輯閘陣列所完成之測試控 制電路（software reset F P G A )。 (b)將隨機種子載入隨機數字產生器（i〇ad random seeds to random number generators) 〇 (c )設定讀/寫/待機指令之可能性所需之門檻值（s e七 thresholds for possibility of read/write / id1e commands ) o (d )選擇靜態隨機存取記憶體時脈輸出（s e i e c t s R A M clock output) ° (e )重置待測之交換器晶片（r e s e t s w i t c h c h i p )。 (f )重置零匯流排轉換時間靜態隨機存取記憶體（r e s e t ZBT SRAM) ° (g )選擇待測之父換晶片中哪3 2位元進行測試（s e 1 e c t which 32 bits of switch chip f〇r test) o (h )同時清除交換器晶片中靜態隨機存取記憶體與零匯流 排轉換時間靜態隨機存取記憶體（c 1 e a r b 〇 t h s w i t c h chip，s SRAM and ZBT SRAM)。 (i)啟動測試機台（kick off grinder)。 (j )等待來自以可現場程式化邏輯閘陣列所完成之測試控 制電路之中斷信號（wait interrupt signal from FPGA)。 (k )當自該測試控制電路收到中斷信號時執行下列動作： (kl)f買取之前五個週期之記錄（read history 5 cycles log);

第18頁

1221202 五、發明說明（13) (k 2 )讀取包含錯誤之3 2位元資料之5 1 2位元欄位中之另三 個字組（read the other 3 words in 512-bit column containing the failed 32-bit data); (k3)讀取相鄰欄位之兩相鄰字組（rea(j the two - neighboring words in neighboring columns)； (k 4 )清除交換器晶片之内嵌靜態隨機存取記憶體與零匯流 排轉換時間靜態隨機存取記憶體中不一致之字組（c丨e a r the inconsistent word in switch chip’s SRAM and ZBT SRAM);以及 (k 5 )啟動測試機台以繼續進行測試（k 土 c k 〇 f f g r丨n d e r t 〇 continue)。 p古ί於ί ΐ "又置之記憶體積體電路2 1係選用通過驗證而 時門‘ ί2於或等於該嵌入式記憶體之零匯流排轉換 換時間靜態隨機存取記憶；；戶m:5零匯流，轉 子式驅動介面（IDE) ’而觸發測1式便可經由整合電 態隨機存取記憶體中之相關資電路2 2將土該内後靜 reP〇n)。如此一來，系統整合科^乍成測试報告（test 本發明快速地進行偵錯，並可將;斤曰曰片，設計者便可利用 内嵌記憶體之設計者進行來考:二侍之測試資料提供給 於花費時間與金錢之缺失習用測試… 運成本案之主要目的。而

1221202 五、發明說明（14) 本案之技術手段尚可對内嵌靜態隨機存取記憶體進行以週 期為基底之讀寫測試（cycle based read/write test)， 而於找出特定之錯誤模式（failure patterns)後，又可進 一步改寫以可現場程式化邏輯閘陣列所完成之測試控制電 路來改變測試演算法（t e s t a 1 g 〇 r i t h m )，因此可被廣泛地 運用於各式具有内嵌記憶體之系統整合單晶片上，故本案 發明得由熟習此技藝之人士任施匠思而為諸般修飾，然皆 不脫如附申請專利範圍所欲保護者。

第20頁 1221202 圖式簡單說明 第一圖：其係一系統整合單晶片之功能方塊示意圖。 第二圖：其係本案針對習用手段缺失所發展出來之偵錯測 試平台之較佳實施例功能方塊示意圖。

Claims (1)

1221202 六、申請專利範圍 1 · 一種測試平台裝置，用以對一系統整合單晶片上之一嵌 入式記憶體進行測試，該裝置包含有.： 一受測積體電路插座，其係供該系統整合單晶片插置 其上； 一參考積體電路插座，其係供一獨立設置之記憶體裝 置插置其上；以及 一測試控制電路，電連接於該受測積體電路插座與該 參考積體電路插座，其係對該系統整合單晶片中之嵌入式 記憶體與該獨立設置之記憶體積體電路進行相同之讀寫測 試動作，並當所讀出之資料發生不一致狀況時，停止讀寫 測試動作，並產生該嵌入式記憶體發生錯誤之一相關資料 報告。 2.如申請專利範圍第1項所述之測試平台裝置，其中更包 含一電路板，其係供該受測積體電路插座、該參考積體電 路插座、以及該測試控制電路設置其上。 3 .如申請專利範圍第1項所述之測試平台裝置，其中更包 含一個人電腦，其係電連接於該測試控制電路，於該讀寫 測試動作停止時，讀入該測試控制電路所輸出該嵌入式記 憶體發生錯誤之相關資料，並予以記錄下來。 4 .如申請專利範圍第3項所述之測試平台裝置，其中該個 人電腦與該測試控制電路係透過一整合電子式驅動介面 (I D E )進行連接。 5 .如申請專利範圍第1項所述之測試平台裝置，其中該測 試控制電路係由一可現場程式化邏輯閘陣列（F P G A )所完 1221202 六、申請專利範 成。 6 .如申請 測積體電 體直接存 器控制晶 7 ·如申請 考積體電 取記憶體 8.如申請 立設置之 網路交換 之記憶體 9 .如申請 試控制電 一暫 一寫 做為寫入 一位 料；以及 隨機數字 根據隨機 (write) 動作（r e a 圍 專利 路插 取模 片° 專利 路插 直接 專利 靜態 器控 容量 專利 路包 存器 入資 資料 址資 範圍 座之 存取 範圍 隨機 制晶 相當 範圍 含有 組， 料隨 範圍第1項所述之測試平台裝置，其中該受 座之規格符合插置一具有靜態隨機存取記憶 式（SRAM direct access mode)之網路交換 第6項所述之測試平台裝置，其中該參 規格符合插置一獨立設置之靜態隨機存 模式之記憶體。 第7項所述之測試平台裝置，其中該獨 存取記憶體直接存取模式之記憶體與該 片之靜態隨機存取記憶體直接存取模式 〇 第1項所述之測試平台裝置，其中該測 • V 其係儲存有高低兩門植值a、b ; 機數字產生器，其係隨機產生一數字R 料隨機數字產生器，其係隨機產生一位址資 令隨機產生器，耦接至該暫存器組與該寫入資料 產生器，其係於隨機產生之數字R大於等於a時， 產生所產生之該位址資料進行寫入動作 ，而當隨機產生之數字R介於a、b之間時進行讀取 d )，而當隨機產生之數字R小於等於b時處於待機

第23頁 1221202 六、申請專利範圍 狀態、（no - operation) ° 1 0 · —種測試平台裝置，用以對一系統整合單晶片上之一 嵌入式記憶體進行測試，該裝置包含有： 一參考用記憶體電路，具有第一特定之記憶體規格； 一受測積體電路插座，其係供一受測之系統整合單晶 片插置其上，該受測之系統整合單晶片具有第二特定之記 憶體規格之嵌入式記憶體，且該第二特定之記憶體規格之 記憶體操作行為均可由該第一特定之記憶體規格之記憶體 達成；以及 一測試控制電路，電連接於該受測積體電路插座與該 參考用記憶體電路，其係分別對該系統整合單晶片中之嵌 入式記憶體與該獨立設置之記憶體積體電路寫入至少一筆 資料，再予讀出，當所讀出之資料發生不一致狀況時，停 止該寫入與讀出動作，並產生該嵌入式記憶體發生錯誤之 相關資料報告。 1 1 .如申請專利範圍第1 0項所述之測試平台裝置，其中該 參考用記憶體電路係為一獨立設置之具有靜態隨機存取記 憶體直接存取模式（SRAM direct access mode)之記憶體 裝置。 1 2 .如申請專利範圍第1 1項所述之測試平台裝置，其中該 系統整合單晶片係為一具有靜態隨機存取記憶體直接存取 模式之嵌入式記憶體之網路交換控制晶片，且該嵌·入式 記憶體之容量係小於或等於該獨立設置之記憶體積體電路 之容量。

第24頁 1221202 六、申請專利範圍 1 3 .如申請專利範圍第1 0項所述之測試平台裝置，其中該 測試控制電路對該嵌入式記憶體與該獨立設置之參考用記 憶體電路同時寫入完全相同之資料。 1 4. 一種記憶體測試方法，用以對一受測之一嵌入式記憶 體進行測試，該方法包含下列步驟： 提供一獨立設置之記憶體積體電路，其操作行為涵蓋 該受測嵌入式記憶體所可達成者；以及 對該受測嵌入式記憶體與該獨立設置之記憶體積體電 路寫入至少一筆資料，再予讀出，當所讀出之資料發生不 一致狀況時，停止該寫入與讀出動作，並產生該嵌入式記 憶體發生錯誤之一相關資料報告。 1 5.如申請專利範圍第1 4項所述之記憶體測試方法，更包 含一記錄與分析該嵌入式記憶體發生錯誤之相關資料之步 驟。 1 6 .如申請專利範圍第1 4項所述之記憶體測試方法，其中 該獨立設置之記憶體積體電路之容量係大於或等於該嵌入 式記憶體之容量。 1 7.如申請專利範圍第1 4項所述之記憶體測試方法，其中 該系統整合單晶片係為一具有靜態隨機存取記憶體直接存 取模式（SRAM direct access mode)之網路交換器控制晶 片。 1 8 .如申請專利範圍第1 7項所述之記憶體測試方法，其中 該獨立設置之記憶體積體電路係為一具有靜態隨機存取記 憶體直接存取模式之記憶體裝置。

第25頁 1221202 六、申請專利範圍 1 9 ·如申請專利範圍第1 4項所述之記憶體測試方法，其中 對該受測嵌入式記憶體與該獨立設置之記憶體積體電路寫 入可互相比對的資料之步驟，係同時寫入完全相同之資料 · 至該受測嵌入式記憶體與該獨立設置之記憶體積體電路 麵 内〇 2 0 ·如申請專利範圍第1 4項所述之記憶體測試方法，其中 該相關資料報告之產生方法包含下列步驟： 讀取之前五個週期之記錄； 讀取包含錯誤資料之欄位中之另三個字組；以及 讀取相鄰欄位之兩相鄰字組。

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