KR940005700B1 - 메모리 소자 시험시간 단축 방법 - Google Patents

Abstract

내용 없음.

Description

메모리 소자 시험시간 단축 방법

제1도는 메모리 소자 시험기의 내부구성도.

제2도는 종래기술에 따른 메모리 MBT의 처리 흐름도.

제3도는 본 발명에 따른 일실시예의 상세 처리 흐름도.

* 도면의 주요부분에 대한 부호의 설명

1 : 컴퓨터 2 : 패턴 발생기

21 : 패턴 제어기 22 : 포매팅 제어기

23 : 어드레스 발생기 24 : 데이타 발생기

25 : 에러 무시 제어기 3 : 데이타 램

4 : 타이밍 발생기 5 : 어드레스 디스크램블러

6 : 포매터(Fomatter) 7 : 파라메터 측정기

8 : 전원부 9 : PMU 연결 유니트

10 : 드라이버 11 : 입출력 채널

12 : 시험대상기 13 : 에러 처리 로직부

14 : 리던던시 해석기 15 : 히트토리(Histoty) 램

16 : 래치부 17 : 캐치 램

본 발명은 예비 행(Spare Row), 또는 예비 열(Spare Coulmn)과 전자소자기술연합평의회(JEDEC)의 표준 기능인 MBT(Multi Bit Test)를 갖는 고밀도 메모리 소자의 시험시간 단축 방법에 관한 것이다.

일반적으로 전자소자기술연합평의회(JEDEC)의 표준 기능인 MBT(Multi Bit Test)를 갖는 고밀도 메모리 소자의 시험시스템(j937)은 제1도와 같이 구성되어 메모리 소자의 MBT 및 리던던시(Redu-ndancy 알고리즘(복구가능성 탐색 프로그램; Repairable Search Program)을 수행한다.

이와같은 시험시스템은 기 공지된 기술이지만 제1도를 이용하여 각 구성요소의 간단한 기능설명을 하면 다음과 같다.

먼저, 도면에서 1은 컴퓨터, 2는 패턴 발생기, 21은 패턴 제어기, 22는 포매팅 제어기, 23은 어드레스 발생기, 24는 데이타 발생기, 25는 에러 무시 제어기, 3은 데이타 램, 4는 타이밍 발생기, 5는 어드레스 디스크램블러, 6은 포매터(Formatter), 7은 파라메터 측정기, 8은 전원부, 9는 PMU 연결 유니트, 10은 드라이버, 11은 입출력 채널, 12는 시험대상기, 13은 에러 처리 로직부, 14는 리던던시 해석기, 15는 히스토리 램, 16은 래치부, 17은 캐치 램을 각각 나타낸다.

컴퓨터(1)는 MBT를 수행 및 리던던시 알고리즘을 수행한다. 패턴 발생기(2)는 정보 패턴을 발생하기 위하여 패턴제어기(21), 포매팅 제어기(22), 어드레스 발생기(23), 데이타 발생기(24), 에러 무시 제어기(25)로 구성되며, 패턴제어기(21)는 메로리 소자의 시험을 위해 포매터(6), 타이밍 발생기(4), 어드레스 발생기(23), 데이타 발생기(24)를 제어한다. 또한, 어드레스 발생기(23)는 메모리 소자의 어드레싱을 위하여 X,Y의 번지를 발생하며, 데이타 발생기(24)는 지정된 어드레스 안에 쓸 정보를 발생한다. 그리고 에러 무시 제어기(25)는 메모리 소자에서 발생하는 에러 데이타의 '무시(ignore)'를 제어한다.

데이타 램(3)은 실제의 메모리 소자는 데이타 스크램블을 채택한 경우가 많기 때문에 이를 위하여 데이타의 부분적인 역전도가 가능하도록 하는 기능소자이다.

타이밍 발생기(4)는 최대 50MHz로 동작이 가능하며 메모리 소자를 시험하기 위한 A.C 타이밍을 발생하며, 어드레스 디스크램블러(5)는 실제 메모리 소자는 어드레스가 불규칙하게 위치하기 때문에 이를 매치시켜 주기 이하여 사용된다. 그리고, 포매터(6)는 상기 타이밍 발생기(4)에서 발생되는 클럭을 가지고 메모리 소자에 인가될 파형을 성형한다.

파라메터 측정기(7)는 메모리 소자의 D.C 파라메터(소비전력, 최대/최소 인가 전원등)를 측정하며, PMU 연결 매트릭스(9)는 상기 파라메터 측정기(7)와 메모리 소자를 연결하는 경우에 적당한 릴레이 스위치(예 : 빠른 스위치의 경우는 FET 스위치 사용)를 사용할 수 있게 기능 블럭이다.

드라이버(10)는 메모리 디바이스에 전기적 신호를 인가하며, 입출력 채널(11)은 입력드라이버와 출력 비교기로 교환사용될 수 있으며 메모리 소자에서 발생되는 데이타의 정상/장애를 판독한다. 에러 처리 로직부(13)는 메모리 소자의 기능 시험결과에 따른 에러 비트 위치를 출력하는 기능부이고, 캐치 램(17)은 에러 비트 위치를 저장하는 메모리로서, 저장된 데이타는 리던던시 해석기(14)로 보내져 복구여부가 판독되어진다.

이제, 상기한 바와 같이 동작하는 메모리 기능시험기가 수행하는 종래의 MBT 방법의 처리절차를 제2도를 이용하여 살펴본다.

제2도는 평상시의 모드(normal mode)에서 리던던시 알고리즘의 실행을 위해 마치 행(MARCH-Row; M/R), 마치 열(MARCH-Column; M/C), 체커 보드(CHECKER-Board; CKBD)의 3가지 패턴을 각 10N(N=cell의 갯수)으로 사용할 때 종래기술에 따른 메모리 MBT의 처리 흐름도이다.

먼저, M/R을 시험하여 정상여부를 점검하고(31) 장애가 있으면 캐치 램(17)에 에러상태를 저장하고(32) 정상이면 M/C를 시험하여 정상여부를 점검한다(33). M/C 시험결과 장애가 있으면 캐치 램(17)에 에러상태를 저장하고(34) 정상이면 CKBD를 시험하여 정상여부를 점검한다(35). CKBD의 시험결과 장애가 있으면 캐치 램(17)에 저장하고(36), 정상이면 리던던시 알고리즘을 수행하여 복구가능성이 있는 칩인지를 가리고(38) 종료한다.

그런데, 상기와 같은 처리절차에 의해 수행되는 종래의 시험방법은 장애 비트수에 관계없이 전체 패턴(M/R,M/C,CKBD의 합은 30N)의 시험을 끝내야 복구가능성 탐색 처리절차를 수행할 수 있다.

여기서, 4MDAM일 경우 ×1 모드에서 캐치 램(17) 안으로의 에러 저장 시간은

에러 저장 시간 30N×RATE(M/R,M/C,CKBD의 합은 30N)

=30×4194304개×180nS(사이클 타임)

=22.6초가 된다.

그러므로 메모리 소자가 4메가 비트 장애일 경우 20초 이상의 시험시간을 각 칩당 소비하게 된다. 더군다나, 4메가 비트 장애일 경우 복구가능성으로 판정될 수 없음에도 불구하고 복구가능성 탐색 처리절차인 리던던시 알고리즘을 수행해야 하는 문제점을 안고 있다.

따라서, 상기 종래기술의 문제점을 해결하기 위하여 안출된 본 발명의 메모리 시험시 장애가 발생한 비트의 수를 미리 계수하여 예비 행/열의 비트수 보다 큰 비트수가 장애가 발생하였을 경우 불필요한 시험시간을 줄일 수 있는 메모리 소자의 시험시간 단축 방법을 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 전자소자기술연합평의회(JEDCE)의 표준 기능인 시험모드(×8 모드)를 삽입하여 시험시간을 단축시킬 수 있는 메모리 소자의 시험시간 단축방법을 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명은, 메모리 패턴의 정상여부 시험시 장애 비트수를 미리 계수하여 만약 장애발생 비트수가 예비 행/열의 비트 수 보다 클 경우 전체 패턴의 점검 절차를 중지시키고 리던던시 알고리즘의 수행도 생략하도록 하였다. 또한, 시험을 수행함에 있어 평상모드(×1 모드) 대신에 전자소자기술연합평의회(JEDEC)의 표준기능인 시험모드(×8 모드)를 삽입하여 프로그램을 발생하므로서 시험시간의 7/8 단축이 가능하도록 하였다.

이하, 제3도를 참조하여 본 발명의 일실시예를 상세히 설명한다.

제3도는 본 발명에 따른 일실시예의 상세 처리 흐름도이다.

도면에 의거하여 처리절차를 살펴보면, 초기단계에서 MBT 모드(×8 모드)로 세트하고, 초기 장치 비트를 0으로 세트한다(41).

그런후 패턴시작 어드레스를 X=0, Y=0로 세트하며(42), 시험대상 패턴의 시작 어드레스를 받아서 마지막 어드레스 까지 시험을 진행하여 정상여부를 판단한다(43). 시험은 첫번째 장애시 시험을 중단하는 것으로 하여 장애발생시 시험패턴을 바로 중단된다.

상기 시험결과(43) 정상이면 패턴이 CKBD 패턴인지를 비교하여(44) CKBD 패턴이면 종료하고, 아니면 패턴을 M/R→M/C→CHKD의 순으로 변경해 나가면서(45), 상기 (42)와 (43)단계를 반복수행 한다. 상기 시험결과(43) 정상이 아니고 장애가 발생되면 장애 비트수를 하나씩 늘리면서 장애 비트수를 계수한다(46). 그리고 장애 비트의 수가 예비 행/열(8K 비트) 수를 초과하는지 판단하여(47) 초과했으면 나머지 패턴의 시험과 리던던시 알고리즘을 생략하고 종료하며, 초과하지 않았으면 ×8 모드의 장애 좌표를 받아들여(48) 평상 모드(×1 모드)로 변경한다(49).

그런후 MBT의 장애 어드레스에 대해 어느 비트가 장애인지를 알기 위해 ×1 모드로 시험을 진행하고(50) 여기에서 또다른 변수(장애 비트 A)에다 그 번지의 장애 비트갯수(×1 모드에서)를 합산계수하고(51) 현재까지의 장애 비트수가 예비 행/열(8K) 수를 초과하는지 판단하여 초과된다면 MBT 모드에서 처리하여 나머지 패턴과 리던던시 알고리즘을 생략하고 종료하며, 초과하지 않으면 캐치 램(17)에 에러결과를 저장하고 계속적인 MBT의 진행을 위해 다시 MBT 모드(×8 모드)로 변환한다(53,54). 장애가 발생했던 어드레스에 대한 처리가 끝났으므로 장애가 발생했던 어드레스가 마지막 어드레스인지를 판단하여(55) 아니면 장애가 발생했던 어드레스 +로 어드레스를 증가시켜 상기 (42)단계 이후의 처리절차를 재수행한다(56). 그런데 마지막 어드레스이면 패턴이 CKBD인지를 비교하여(57) 패턴이 CKBD이면 리던던시 알고리즘을 수행하여 복구 가능성이 있는 칩인지를 가리고(58) 종료하며, 패턴이 CKBD가 아니면 패턴을 M/R→M/C→CKBD의 순으로 변경하면서 상기 (42)단계 부터 재 수행한다(59).

상기와 같은 처리절차에 의해 수행되는 본 발명의 효과는 다음과 같다.

3개의 패턴에 대한 에러를 저장하여 복구가능성을 탐색한다고 할 때, 종래의 기술은 칩내의 에러비트 갯수에 관계없이 리던던시 알고리즘을 수행하였으나, 본 발명에 의하면 에러비트 갯수가 예비 행/열의 총합의 수보다 많으면 리던던시 알고리즘 수행을 생략 할 수 있고, 더구나 에러발생이 3개의 패턴중 첫번째 패턴에서 발생하였다면 나머지 2개의 패턴의 시험도 생략할 수가 있어 평상모드(×1 모드)일 경우 그만큼의 시험시간 단축이 가능하다. 또한, MBT(×8 모드)로 시험을 진행하게 되면 상기 평상모드시의 경우 보다 시험시간이 7/8 단축된다.

구체적으로 살펴보면, 종래기술에 의한 시험시간=M/R 시험시간+M/C 시험시간+CKBD 시험시간+리던던시 알고리즘 수행시간인데, 평상 모드일 경우는 첫번째 패턴에서 에러발생 비트가 예비 행/열 수보다 많으면 시험시간은 M/R 시험시간과 거의 동일하다. 또한, MBT 모드를 적용하면 시험시간은 M/R 시험시간의 1/8이 되는 것이다.

Claims (2)

1. 메모리 소자의 시험기에 적용되어 메모리 소자의 정상여부를 시험하는 방법에 있어서, 멀티 테스트 모드(Multi Test Mode)로 세팅시키는 제1단계(41)와, 상기 제1단계(41) 수행후, 패턴 시작 어드레스를 세트시키고 시험대상 패턴의 시작 어드레스를 받아서 마지막 어드레스까지 시험을 진행하여 정상여부를 판단하는 제2단계(42,43)와, 상기 제2단계(42,43) 수행후, 정상이면 패턴이 체커보드(CKBD)패턴인지를 비교하여 체커 보드 패턴이면 종료하고, 장애가 있으면 패턴을 마치 행(M/R→마치 열(M/R)→체커 보드(CHKD)의 순으로 변경해 나가면서 상기 제2단계(42,43)를 반복수행하는 제3단계와(44,45)와, 상기 제2단계(42,43) 수행후, 정상이 아니고 장애가 있으면 장애 비트수를 하나씩 늘리면서 장애 비트수를 계수하고 장애 비트의 수가 예비 행/열 수를 초과하는지 판단하는 제4단계(46,47)와, 상기 제4단계(46,47) 수행후, 장애 비트의 수가 예비 행/열 수를 초과했으면 나머지 패턴의 시험과 리던던시 알고리즘을 생략하고 종료하는 제5단계와, 상기 제4단계(46,47) 수행후, 장애 비트의 수가 예비 행/열 수를 초과하지 않았으면 장애 비트를 파악하여 캐치 램(17)에 저장하는 제6단계(48 내지 54)와, 상기 제6단계(48 내지 54) 수행후, 장애가 발생했던 어드레스가 마지막 어드레스가 아니면 어드레스를 증가시켜 상기 제2단계(42,43) 내지 상기 제6단계(48 내지 54)를 재 수행하고, 마지막 어드레스이면 패턴이 체커 보드인지를 판단하는 제7단계(55 내지 57), 및 상기 제7단계(55 내지 57) 수행후, 패턴이 체커보드이면 리던던시 알고리즘을 수행하여 복구가능성이 있는 칩인지를 가리고 종료하며, 패턴이 체커보드가 아니면 패턴을 마치 행(M/R)→마치 열(M/C)→체커 보드(CHKD)의 순으로 변경해 나가면서 상기 제2단계(42,43) 내지 상기 제7단계(55 내지 57)를 재수행하는 것을 특징으로 하는 제8단계(58,59)에 의해 수행되는 것을 특징으로 하는 메모리 소자의 시험시간 단축방법.
2. 제1항에 있어서, 제6단계(48 내지 52)는, 장애 좌표를 받아들이고 평상 모드(Normal Mode)로 변경하는 단계(48,49)와, 상기 단계(48,49) 수행후, 장애 어드레스에 대해 어느 비트가 장애인지를 알기 위해 평상 모드로 시험을 진행하고, 한번더 평상 모드의 장애 비트수를 계수하고 장애 비트의 수가 예비 행/열수를 초과하는지 판단하여 초과되면 종료시키고 초과되지 않으면 캐치 램(17)에 에러결과를 저장하는 단계(50 내지 53)와, 상기 단계(50 내지 53) 수행후, 멀티 비트 테스트 모드로 변환하는 단계(54)에 의해 수행되는 것을 특징으로 하는 메모리 소자의 시험시간 단축방법.